JP7158179B2 - 半導体チップ積層体および半導体チップ積層体の製造方法 - Google Patents

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Description

本発明は、第一電極を有する第一半導体チップと、第二電極を有する第二半導体チップとを電気的に接続した半導体チップ積層体などに関する。
近年、小型電子機器の小型化、高速化に伴って、電子部品の小型化、高実装密度化、高速化の要求が高まっており、半導体チップ同士を、ボンディングワイヤを用いずにダイレクトに電気的に接続するインターコネクト技術が重要となっている。特に、微細化が進んだ今日では、低温、低ダメージでの接合が求められる。
特許文献１に記載の半導体チップ積層体（図６、７）においては、第一半導体チップ１０１と第二半導体チップ１０２との接続において、金等の一種類の接合部（図６の例では接続部１０３、図７の例では接続部１０４）を介しダイレクトボンディングを行っている。
特開２００２－３０５２１５号公報
しかしながら、特許文献１の技術のように、接合材料に金を用いた場合、３５０℃での熱加圧が必要なため、冷却後の半導体チップの反り、撓みなどにより、接合部に影響を及ぼす。また、半導体チップを構成する材料が化合物半導体である場合は、熱や加圧によるダメージが懸念される。
また、第一半導体チップと第二半導体チップとが異なる材料からなり（例えば、第一半導体チップがシリコン、第二半導体チップがＧａＮ系の化合物半導体である場合）、互いに線膨張係数が異なる場合には、接合時と冷却後の温度差により、ボンディング時の位置合わせが困難となる。また、位置合わせができた場合においても、ボンディング後の接合部への応力による破断が生じる等の課題が生じる。
また、２５０℃程度の低温でボンディングする方法としては、はんだペーストを用いることが考えられる。この場合、接合時点でペースト状態であるため、第一半導体チップと二半導体チップとの間に所望のスペースの確保が困難となる。
また、微細化が進んだ半導体チップ同士におけるインターコネクトでは、半導体チップの配線や電極パターンは微細であるため、接合部も微小なサイズが必要になってくる。その際は従来の、実装基板等への半導体装置を搭載するはんだペースト等では粒子径が大きく、インターコネクト用の電極には大きすぎる。
また、さらには、インターコネクト技術においては、半導体チップと平行な方向における平面内に存在する電極同士が極端に狭くなるため、イオンマイグレーションにより電極間のショートが起こり易くなる。
本発明の一態様は、第一半導体チップと、第二半導体チップとが好適に接合された半導体チップ積層体を実現することを目的とする。
本発明の一態様は、第一半導体チップと、第二半導体チップとを好適に接合することができる半導体チップ積層体の製造方法を実現することを目的とする。
上記の課題を解決するために、本発明の一態様に係る半導体チップ積層体は、第一電極を有する第一半導体チップと、第二電極を有する第二半導体チップとを積層し、接続部を介して前記第一電極と前記第二電極とを電気的に接続した半導体チップ積層体であって、前記接続部は、前記第一半導体チップと前記第二半導体チップが積層される方向に沿って並ぶ第一柱状部と第二柱状部とを備えており、前記第一柱状部は、前記第二柱状部を構成する材料よりも熱に対する活性度が高い材料にて構成されており、前記第二柱状部よりも体積が小さくなっており、前記接続部は、高さ方向のアスペクト比が０．５以上であり、前記第一柱状部を構成する材料の結晶粒径は、前記第二柱状部を構成する材料の結晶粒径よりも小さい。
上記の課題を解決するために、本発明の一態様に係る半導体チップ積層体は、第一電極を有する第一半導体チップと、第二電極を有する第二半導体チップとを積層し、接続部を介して前記第一電極と前記第二電極とを電気的に接続した半導体チップ積層体であって、前記接続部は、前記第一半導体チップと前記第二半導体チップが積層される方向に沿って並ぶ第一柱状部と第二柱状部とを備えており、前記第一柱状部は、前記第二柱状部を構成する材料よりも熱に対する活性度が高い材料にて構成されており、前記第二柱状部よりも体積が小さくなっており、前記接続部は、高さ方向のアスペクト比が０．５以上であり、前記第二柱状部は、前記第一柱状部を構成する材料よりもイオンマイグレーションが発生しにくいまたはイオンマイグレーションの発生が同等の材料から構成される。
上記の課題を解決するために、本発明の一態様に係る半導体チップ積層体の製造方法は、第一電極を有する第一半導体チップと、第二電極を有する第二半導体チップとを積層し、接続部を介して前記第一電極と前記第二電極とを電気的に接続した半導体チップ積層体の製造方法であって、前記第一半導体チップまたは前記第二半導体チップに、前記接続部の一部となる第二柱状部を形成する第二柱状部形成工程と、前記第一半導体チップまたは前記第二半導体チップに、前記第一半導体チップと前記第二半導体チップが積層される方向に沿って、（１）前記第二柱状部を構成する材料よりも熱に対する活性度が高い材料にて構成されており、かつ、（２）前記第二柱状部よりも体積が小さい、前記接続部の一部となる第一柱状部を形成する第一柱状部形成工程と、前記第一柱状部を介して、前記第一半導体チップと前記第二半導体チップとを接合する接合工程と、を含み、前記接続部は、高さ方向のアスペクト比が０．５以上であり、前記第二柱状部は、前記第一柱状部を構成する材料よりもイオンマイグレーションが発生しにくいまたはイオンマイグレーションの発生が同等の材料から構成される。
上記の課題を解決するために、本発明の一態様に係る半導体チップ積層体の製造方法は、第一電極を有する第一半導体チップと、第二電極を有する第二半導体チップとを積層し、接続部を介して前記第一電極と前記第二電極とを電気的に接続した半導体チップ積層体の製造方法であって、前記第一半導体チップまたは前記第二半導体チップに、前記接続部の一部となる第二柱状部を形成する第二柱状部形成工程と、前記第一半導体チップまたは前記第二半導体チップに、前記第一半導体チップと前記第二半導体チップが積層される方向に沿って、（１）前記第二柱状部を構成する材料よりも熱に対する活性度が高い材料にて構成されており、かつ、（２）前記第二柱状部よりも体積が小さい、前記接続部の一部となる第一柱状部を形成する第一柱状部形成工程と、前記第一柱状部を介して、前記第一半導体チップと前記第二半導体チップとを接合する接合工程と、を含み、前記接続部は、高さ方向のアスペクト比が０．５以上であり、前記第一柱状部を構成する材料の結晶粒径は、前記第二柱状部を構成する材料の結晶粒径よりも小さい。
本発明の一態様によれば、第一半導体チップと、第二半導体チップとが好適に接合された半導体チップ積層体を実現することができる。
（ａ）は、本発明の実施形態１に係る半導体チップ積層体の構造を示す断面図であり、（ｂ）は、（ａ）における点線部分の拡大図である。 （ａ）～（ｅ）は、上記半導体チップ積層体の製造方法を説明するための図である。 （ａ）～（ｄ）は、上記半導体チップ積層体の製造方法の変形例としての製造方法を説明するための図である。 （ａ）は、本発明の実施形態２に係る半導体チップ積層体の構造を示す断面図であり、（ｂ）は、（ａ）における点線部分の拡大図である。 （ａ）～（ｄ）は、上記半導体チップ積層体の製造方法を説明するための図である。 従来の半導体チップ積層体の構造を示す断面図である。 従来の他の半導体チップ積層体の構造を示す断面図である。
〔実施形態１〕
以下、本発明の一実施形態について、詳細に説明する。
（半導体チップ積層体１Ａの構造）
図１の（ａ）は、本実施形態における半導体チップ積層体１Ａの構造を示す断面図であり、図１の（ｂ）は、（ａ）における点線部分の拡大図である。図１の（ａ）に示すように、半導体チップ積層体１Ａは、第一半導体チップ１０と、第二半導体チップ２０と、接続部３０Ａとを備えている。
第一半導体チップ１０は、第二半導体チップ２０と対向する面に第一電極１１を備えている。第二半導体チップ２０は、第一半導体チップ１０と対向する面に第二電極２１を備えている。
接続部３０Ａは、第一電極１１と第二電極２１とを電気的に接続する。接続部３０Ａは、図１の（ｂ）に示すように、第一柱状部３１と第二柱状部３２とからなっている。
第一柱状部３１は、柱状になっている。第一柱状部３１は、第一半導体チップ１０と第二半導体チップ２０が積層される方向（図１における上下方向）に垂直な断面の形状が矩形となっている。第一柱状部３１の一方の端部は、第二電極２１と接続されており、他方の端部は、第二柱状部３２と接続されている。
第二柱状部３２は、柱状になっている。第二柱状部３２は、第一半導体チップ１０と第二半導体チップ２０が積層される方向（図１における上下方向）に垂直な断面の形状が、第一柱状部３１の断面の形状と同様の大きさの矩形となっている。第二柱状部３２の一方の端部は、第一電極１１と接続されており、他方の端部は、第一柱状部３１と接続されている。
接続部３０Ａでは、第一柱状部３１が、第二柱状部３２を構成する材料よりも熱的活性度が高い材料にて構成される。本明細書における「熱的活性度」とは、熱に対する活性度のことであり、例えば、金属接合における金属原子の拡散のしやすさとして表すことができる。また、本明細書における「熱的活性度」は、拡散接合に係る温度の高低や接合時間の長短で表すことができる。
例えば、第一柱状部３１を構成する材料として、第二柱状部３２を構成する材料の融点よりも低い融点の材料を用いることにより、第一柱状部３１を構成する材料の熱的活性度を、第二柱状部３２を構成する材料の熱的活性度よりも高くすることができる。
第二柱状部３２は、例えば、メッキ法（例えば、電界メッキ、無電界メッキ）およびフォトリソグラフィにより形成することができる。第二柱状部３２を、メッキ法によって形成する場合、例えば、融点が高い順に、白金（融点１７７４℃）、パラジウム（融点１５５５℃）、ニッケル（融点１４５５℃）、銅（融点１０８３℃）、金（融点１０６３℃）、銀（融点９６１℃）、鉛（融点３２８℃）、錫（融点２３２℃）、インジウム（融点１５７℃）などを材料として用いることができる。
また、例えば、第一柱状部３１を構成する物質と、第二柱状部３２を構成する物質が同じ場合、第一柱状部３１を構成する材料として導電ナノ粒子を用いることにより、第一柱状部３１を構成する材料の熱的活性度を、第二柱状部３２を構成する材料の熱的活性度よりも高くすることができる。本明細書において、「導電ナノ粒子」とは、平均粒子径が１００ｎｍ以下の導電性を有する材料を意味する。導電ナノ粒子は、平均粒子径が小さいため、金属原子が移動しやすい。このため、第一半導体チップ１０と第二半導体チップ２０とを接合する際の接合温度を下げることができる。これにより、接続部３０Ａに加わる熱応力を低減することができる。導電ナノ粒子は、接合前の状態では溶剤などに分散されており、接合後には溶剤成分が分解・蒸発されることにより、導電ナノ粒子のみが焼結される。
このように、第一柱状部３１を熱的活性度の高い材料で構成することにより、微細化が求められるインターコネクトにおいて、低温で接合させることができる。これにより、接合を強固にすることができる。
ここで、半導体チップを実装回路基板に搭載する外部接続においては、接合部の径が２００μｍ～１ｍｍ程度、接合のピッチが４００μｍ～２ｍｍ程度である。これに対して、インターコネクトでは、半導体チップの電極の平面サイズ（電極の形状が正方形である場合は１辺の長さ、長方形である場合には短辺の長さ）が１００μｍ以下とすることが求められる。そのため、接続部３０Ａの断面サイズ（すなわち、第一半導体チップ１０と第二半導体チップ２０が積層される方向（図１における上下方向）に垂直な断面における長さ、断面の形状が円形や正多角形のように縦横に長短が無い場合には縦方向または横方向の長さ、断面の形状が楕円や長方形のように縦横に長短がある場合には短径や短辺の長さ）が、１００μｍ以下とすることが求められる。また、接続部３０Ａのピッチが２００μｍ程度以下とすることが求められる。また、積層する第一半導体チップ１０および第二半導体チップ２０の種類によっては、接続部３０Ａの断面サイズが２０μｍ以下（場合によっては、３μｍ以下）とし、接続部３０Ａのピッチが４０μｍ以下（場合によっては４μｍ以下）とすることが求められる。本実施形態の接続部３０Ａでは、第一柱状部３１を構成する材料として導電ナノ粒子を用いることより、半導体チップ同士を微細に電気的に接続するインターコネクトにおいて、上記の条件を満足する第一柱状部３１を形成することができる。
なお、ウエハプロセスで製造される半導体チップに対し、さらに２次配線を形成する場合は電極のサイズを大きくすることは可能であるが製造工程が煩雑になる。
例えば、第一柱状部３１を構成する物質として、金ナノ粒子を用いた場合、金ナノ粒子は２００～３００℃程度で焼結することができる。そのため、メッキなどにより形成された場合など、バルク状態における接合温度（３５０℃）よりも低い温度で接合することができる。
また、さらに低い温度で第一半導体チップ１０と第二半導体チップ２０とを接合したい場合には、第一柱状部３１を構成する物質として、銀ナノ粒子を用いることができる。これにより、接合温度を１００～２００℃まで低くすることができる。
また、第一半導体チップ１０と第二半導体チップ２０との接合における金属原子の拡散を促進することは、メッキ法においても可能である。具体的には、メッキ液の種類の調整、メッキ液への添加物の添加、または、メッキをゆっくり成長させることにより結晶粒子を小さくする。これにより、金属原子の拡散を促進することができる。また、金属原子の拡散を促進することにより、接合面が互いに異なる金属である場合、合金層の成長を促進することができる。また、接合面が互いに同じ金属であっても、接合部における金属原子の拡散が進みやすく、強固な接合が可能となる。これにより、拡散接合に要する加熱時間を短縮することができ、また、イオンマイグレーションを抑制することができる。
例えば、ＡＲやＶＲに用いられる眼鏡、またはゴーグルに搭載する小型ディスプレイにおいては、ＬＥＤ（Light Emitting Diode）駆動用ＬＳＩ（Large Scale Integration）チップ上にＬＥＤ素子を搭載した、１ｃｍ角程度の半導体チップ積層体がある。このような半導体チップ積層体では、ＬＥＤ素子の大きさは、短辺の長さが２０μｍ以下、高画素の場合には３μｍ以下である。また、ＬＥＤ素子には、接続部を短辺方向に１つ、長辺方向に２つ形成する必要がある。そのため、接続部の断面サイズは２０μｍ以下、高画素の場合には３μｍ以下にする必要がある。このため、半導体装置を実装回路基板に搭載する際に用いられるはんだペーストでは、粒径が２０～３０μｍ程度であるため、本発明の第一柱状部３１を形成することは困難である。これに対して、導電ナノ粒子を用いることにより、第一柱状部３１を簡便に形成することが可能である。
また、接続部を４０μｍ以下のピッチ（場合によっては、４μｍ以下のピッチ）で形成する場合には、接続部を構成する材料のイオンマイグレーションに注意する必要がある。ここで、ここで、イオンマイグレーションが起こり易い順番に材料を並べてみると、銀＞鉛≧銅＞錫＞金、パラジウム、白金の順になる。銀、鉛、錫などの比較的低温で接合できる材料を用いる場合、半導体チップの積層は行いやすいが、例えば接続部の全てをこれらの材料で構成すると、材料の体積が大きく、イオンマイグレーションが起こりやすくなってしまう。
そこで、第一柱状部３１を構成する材料を比較的低温で接合できる材料とし、第二柱状部３２を構成する材料を、第一柱状部を構成する材料よりもイオンマイグレーションが起こりにくい材料またはイオンマイグレーションの発生が同等の材料とすることが好ましい。なお、第二柱状部３２を構成する材料を、第一柱状部を構成する材料よりもイオンマイグレーションが起こりにくい材料とすることがより好ましい。第二柱状部３２は、第一柱状部３１よりも体積が大きくなるように形成する。これにより、イオンマイグレーションを抑制することができる。
例えば、第一柱状部３１を銀で形成する場合には、第二柱状部３２を銅で形成することにより、接続部を銀のみで形成する場合に比べて、イオンマイグレーションを抑制することができる。また、第二柱状部３２を錫で形成することにより、さらにイオンマイグレーションを抑制することができる。また、また、第二柱状部３２を金で形成することにより、さらにイオンマイグレーションを抑制することができる。また、第二柱状部３２をパラジウムまたは白金で形成することにより、金の場合と同様にイオンマイグレーションを抑制することができる。イオンマイグレーションは、製造工程において混入するレジスト残差などからの不純物イオン、使用環境の温度・湿度などに影響され、第二柱状部３２を銀よりもイオンマイグレーションが起こりにくい物質（例えば、鉛、銅、錫）で形成した場合にも、イオンマイグレーションが発生する場合がある。このような場合には、よりイオンマイグレーションが起こりにくい物質（例えば、金、パラジウム、白金）を用いて第二柱状部３２を形成すればよい。
また、例えば、接続部３０Ａのすべてを銅で形成してもイオンマイグレーションが発生しやすい場合には、第一柱状部３１を銅ナノ粒子で形成し、第二柱状部３２を錫で形成してもよい。また、第二柱状部３２を金、パラジウム、または白金で形成することにより、イオンマイグレーションをさらに抑制することができる。当該構成においてもイオンマイグレーションが発生する場合には、第一柱状部３１を錫で形成し、第二柱状部３２を金、パラジウム、または白金で形成することにより、イオンマイグレーションをさらに抑制することができる。なお、鉛フリーはんだは、錫の比率が９５％以上含有しており、錫が支配的であるため錫と同様にイオンマイグレーションが起こり易い。
次に、第一柱状部３１および第二柱状部３２の大きさについて説明する。第一柱状部３１の体積は、第二柱状部３２の体積よりも小さくする。また、第一柱状部３１の体積は、第一半導体チップ１０と第二半導体チップ２０とを十分に接合できる範囲において、できるだけ小さく形成することが好ましい。ここで、インターコネクトでは、上述のように、第一電極１１および第二電極２１の大きさを微細にする必要がある、そのため、第二柱状部３２を高さ方向（すなわち、第一半導体チップ１０と第二半導体チップ２０が積層される方向）の長さをできるだけ長くすることが好ましい。例えば、接続部３０Ａの断面サイズ（すなわち、第一半導体チップ１０と第二半導体チップ２０が積層される方向（図１における上下方向）に垂直な断面における長さ、断面の形状が円形や正多角形のように縦横に長短が無い場合には縦方向または横方向の長さ、断面の形状が楕円や長方形のように縦横に長短がある場合には短径や短辺の長さ）が２０～１００μｍである場合、第一柱状部３１の高さ方向の長さを５～５０００ｎｍとし、第二柱状部３２の高さ方向の長さを１０～２００μｍとしてもよい。また、接続部３０Ａの断面サイズが１～２０μｍである場合、第一柱状部３１の高さ方向の長さを５～５０００ｎｍとし、第二柱状部３２の高さ方向の長さを０．５～４０μｍとしてもよい。また、接続部３０Ａの高さ方向のアスペクト比（すなわち、断面サイズに対する高さ方向の長さ）を０．５～５とすることが好ましい。
また、イオンマイグレーションをさらに抑制するためには、熱的活性度が高い第一柱状部３１の材料における合金化率（すなわち、第一柱状部３１の全体体積に対する合金の比率）を高くすることが好ましい。
次に、第二半導体チップ２０として、ＧａＮ系、ＧａＡｓ系、ＧａＩｎ系などのＬＥＤチップ（ＬＥＤチップは一つのＬＥＤ素子で構成しても良いし、複数のＬＥＤ素子を含んでいても良い）を用い、第一半導体チップ１０として、Ｓｉ系からなるＬＥＤ駆動用ＬＳＩを用いる場合について説明する。この場合、第一半導体チップ１０と第二半導体チップ２０の線膨張係数が異なる。そのため、第一半導体チップ１０と第二半導体チップ２０を積層し、接続部３０Ａを介して電気的に接続する際には、接合温度を下げることが好ましい。本実施形態では、上述のように、第一柱状部３１が、第二柱状部３２を構成する材料よりも熱的活性度が高い材料にて構成されている。これにより、接合温度を下げることができる。これにより、第一半導体チップ１０と第二半導体チップ２０との間に線膨張係数の違いがあったとしても、接合時の位置合わせを容易にできる。
また、半導体チップ積層体では、接合後に室温に戻す際に、第一半導体チップと第二半導体チップとの間に歪が生じ、接合部に応力（熱応力）が発生する。これに対して、本実施形態における接続部３０Ａでは、上述のように、第一柱状部３１が熱的活性度の高い材料で構成されている。これにより、接合温度を低くすることができるため、熱応力を小さくすることができる。さらに、接続部３０Ａでは、第二柱状部３２が第一柱状部３１よりも体積が大きくなるように形成されている。これにより、接続部３０Ａに印加される熱応力を分散させることができる。これにより、熱応力を低減させることができるようになっている。具体的には、接続部３０Ａの高さ方向のアスペクト比を０．５以上とすることが好ましい。
なお、第二半導体チップ２０について、一つの素子または複数素子を含んでもよいとのべたが、これについてさらに詳細に説明する。第一半導体チップ１０の上に、一つの素子からなる第二半導体チップ２０を搭載する場合では、画素数に相当する数の第二半導体チップ２０を搭載することになる。また、複数の素子を含む第二半導体チップ２０を搭載する場合は、画素数に相当する素子数であれば、一つの第二半導体チップ２０を搭載するだけでもよいし、画素数に足りない場合は、画素数に相当する素子数となるように、第二半導体チップ２０を複数個塔載してもよい。なお、ここでは、第二半導体チップ２０について述べたが、第一半導体チップ１０についても、一つの素子のみを含んでいてもよいし、複数の素子を含んでいてもよい。
（半導体チップ積層体１Ａの製造方法）
図２の（ａ）～（ｅ）は、半導体チップ積層体１Ａの製造方法を説明するための図である。なお、図２では、第一電極１１および第二電極２１の図示を省略している。
半導体チップ積層体１Ａの製造では、図２の（ａ）に示すように、第一半導体チップ１０を用意する。
次に、図２の（ｂ）に示すように、第一半導体チップ１０の第一電極１１に、接続部３０Ａの一部である第二柱状部３２を形成する（第二柱状部形成工程）。第二柱状部３２は、メッキ法（例えば、電界メッキ、無電界メッキ）およびフォトリソグラフィにより形成することができる。
次に、図２の（ｃ）に示すように、第二柱状部３２上に第一柱状部３１を形成する（第一柱状部形成工程）。第一柱状部３１は、メッキ法（例えば、電界メッキ、無電界メッキ）によって形成することができる。具体的には、第二柱状部３２を形成するためのレジスト開口部が形成されたパターンを用いて、第二柱状部３２上に第一柱状部３１をメッキ法により形成する。このとき、第一柱状部３１を構成する材料の結晶粒径が、第二柱状部３２を構成する材料の結晶粒径よりも小さくなるようする。第一柱状部３１は、第二柱状部３２の体積よりも小さくなるように形成する。
次に、レジストを剥離する。なお、必要に応じて、アルゴンプラズマや酸素プラズマなどのプラズマ処理によってレジスト残差を除去しておいてもよい。これにより、接続部３０Ａからのイオンマイグレーションを抑制することができる。以上により、第一柱状部３１が第二柱状部３２上に形成される。すなわち、接続部３０Ａが形成される。
なお、第一柱状部３１は、上記の方法以外の方法によって形成してもよい。本発明の一態様では、以下に示す方法で第一柱状部３１を形成してもよい。まず、第二柱状部３２の形成後に、第二柱状部３２を形成した際に設けたレジストの剥離を行う。なお、必要に応じて、アルゴンプラズマや酸素プラズマなどのプラズマ処理によってレジスト残差を除去しておいてもよい。次に、第一柱状部３１を構成するための材料である導電ナノ粒子を第二柱状部３２に塗布する。導電ナノ粒子の塗布は、例えば、印刷法やインクジェット法によって行うことができる。インクジェット法は、少量多品種の塗布、または、微細領域への塗布において、１μｍレベルの領域に塗布できるものもあり、微細化に有利である。
例えば、第二柱状部３２を金を用いたメッキ法にて形成し、第一柱状部３１を金ナノ粒子を用いて形成する場合では、第二柱状部３２を構成する材料の粒径を１μｍ程度（１００ｎｍ～数μｍ）、第一柱状部３１を構成する材料の粒径を１～１００ｎｍ程度とする。
第一柱状部３１を形成した後に、第二半導体チップ２０を準備する。次に、図２の（ｄ）に示すように、接続部３０Ａに形成された接続部３０Ａと、第二半導体チップ２０の第二電極２１との位置合わせを行う。
次に、図２の（ｅ）に示すように、第二電極２１と接続部３０Ａとを熱圧着により接合する（接合工程）。換言すれば、第一柱状部３１を介して、第一半導体チップ１０と前記第二半導体チップ２０とを接合する。なお、本発明の一態様では、接続部３０Ａに第二電極２１を載せるだけでもよい。この場合には、接続部３０Ａに第二電極２１を載せた後に、合金層が所望の度合いまで成長するように、オーブンまたは炉を用いて加熱する。これにより、合金化を促進させることができる。合金層を所望の成長度合いとすることにより、イオンマイグレーションを抑制することができる。
具体的には、第二電極２１と接続部３０Ａとの接合は、フリップチップボンダーやマウンターなどによる搭載（このときに熱圧着することが好ましい）し、その後、オーブンまたは炉を用いて加熱する。
なお、本発明の一態様では、第一半導体チップ１０と第二半導体チップ２０とを接続部３０Ａを介して積層した半導体チップ積層体において、接続部３０Ａを保護するために、第一半導体チップ１０と第二半導体チップ２０との間に樹脂材料を設けてもよい。
また、本実施形態における製造方法では、第一半導体チップ１０側に第二柱状部３２および第一柱状部３１を形成したのち、第一半導体チップ１０と第二半導体チップ２０とを接合していたが、本発明の製造方法はこれに限られない。本発明の一態様における製造方法では、第二半導体チップ２０側に第二柱状部３２および第一柱状部３１を形成したのち、第一半導体チップ１０と第二半導体チップ２０とを接合する態様であってもよい。
〔変形例〕
次に、半導体チップ積層体１Ａの製造方法の変形例について説明する。図３の（ａ）～（ｄ）は、実施形態１における半導体チップ積層体１Ａの製造方法の変形例としての製造方法を説明するための図である。
本変形例における半導体チップ積層体１Ａの製造方法では、まず、図３の（ａ）に示すように、第一半導体チップ１０を用意する。次に、図３の（ｂ）に示すように、第一半導体チップ１０の第一電極１１に、接続部３０Ａの一部である第二柱状部３２を形成する。本工程は、実施形態１と同様であるため説明を省略する。
次に、図３の（ｃ）に示すように、第二半導体チップ２０に第一柱状部３１を形成する。第一柱状部３１は、メッキ法（例えば、電界メッキ、無電界メッキ）によって形成することができる。
そして、図３の（ｄ）に示すように、第一柱状部３１と第二柱状部３２とを熱圧着により接合することにより、接続部３０Ａが形成される。これにより、半導体チップ積層体１Ａを製造することができる。
なお、本発明の一態様の製造方法では、第一半導体チップ１０に第一柱状部３１を形成し、第二半導体チップ２０に第二柱状部３２を形成したのち、第一柱状部３１と第二柱状部３２とを熱圧着により接合する態様であってもよい。
〔実施形態２〕
本発明の他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。
（半導体チップ積層体１Ｂの構造）
図４は、（ａ）は、本実施形態における半導体チップ積層体１Ｂの構造を示す断面図であり、図４の（ｂ）は、（ａ）における点線部分の拡大図である。図４の（ａ）に示すように、半導体チップ積層体１Ｂは、実施形態１における接続部３０Ａに代えて接続部３０Ｂを備えている。
接続部３０Ｂは、１つの第一柱状部３１と、２つの第二柱状部３２とを備えており、第一柱状部３１が、２つの第二柱状部３２によって挟まれた構造となっている。
第二柱状部３２の一方は、一方の端部が第一半導体チップ１０の第一電極１１と接続されており、他方の端部が第一柱状部３１と接続されている。第二柱状部３２の他方は、一方の端部が第二半導体チップ２０の第二電極２１と接続されており、他方の端部が第一柱状部３１と接続されている。第一柱状部３１は、２つの第二柱状部３２の総体積よりも小さい体積となるように形成されている。
接続部３０Ｂでは、上述のように、第一柱状部３１の両側に第二柱状部３２が配置されている。そのため、第一柱状部３１と第二柱状部３２との合金を早く進めることができる。このため、合金化率が増加するので、実施形態１で述べた効果に加えて、イオンマイグレーションを抑制する効果を高めることができる。
また、接続部３０Ｂでは、イオンマイグレーションが発生しやすい第一柱状部３１を、第一半導体チップ１０および第二半導体チップ２０から離れた位置に配置されている。これにより、他の接続部３０Ｂとの間に、イオンマイグレーションに起因するショートが発生することを抑制することができる。
２つの第二柱状部３２を構成する材料は、第一柱状部３１を構成する材料よりも熱的活性度が低い材料であればよい。この条件を満たすのであれば、２つの第二柱状部３２を構成する材料は、同じ材料であってもよいし、それぞれ異なる材料であってもよい。なお、２つの第二柱状部３２を同じ材料で構成することにより、接続部３０Ｂを簡便に製造することができる。
（半導体チップ積層体１Ｂの製造方法）
図５の（ａ）～（ｄ）は、半導体チップ積層体１Ｂの製造方法を説明するための図である。
半導体チップ積層体１Ｂの製造方法では、図５の（ａ）に示すように、まず、第一半導体チップ１０を用意する。
次に、図５の（ｂ）に示すように、第一半導体チップ１０の第一電極１１に、接続部３０Ａの一部である第二柱状部３２を形成する。本工程は、実施形態１と同様であるため説明を省略する。
次に、図５の（ｃ）に示すように、第一半導体チップ１０に形成された第二柱状部３２上に、第一柱状部３１を形成する。また、第二半導体チップ２０の第二電極２１に、接続部３０Ａの一部である第二柱状部３２を形成する。
次に、図５の（ｃ）に示すように、第一半導体チップ１０に形成された第一柱状部３１と、第二半導体チップ２０に形成された第二柱状部３２との位置合わせを行う。
次に、図５の（ｄ）に示すように、第一半導体チップ１０に形成された第一柱状部３１と、第二半導体チップ２０に形成された第二柱状部３２とを熱圧着により接合する。これにより、接続部３０Ｂが形成され、第一半導体チップ１０と第二半導体チップとが接合される。なお、本発明の一態様では、第一半導体チップ１０に形成された第一柱状部３１に、第二半導体チップ２０に形成された第二柱状部３２を載せるだけでもよい。この場合には、第一半導体チップ１０に形成された第一柱状部３１に、第二半導体チップ２０に形成された第二柱状部３２を載せた後に、合金層が所望の度合いまで成長するように、オーブンまたは炉を用いて加熱する。これにより、合金化を促進させることができる。合金層を所望の成長度合いとすることにより、イオンマイグレーションを抑制することができる。この際、合金化率を高くしておくと、さらにイオンマイグレーションを抑制することができる。
なお、本発明の一態様では、第一半導体チップ１０と第二半導体チップ２０とを接続部３０Ｂを介して積層した半導体チップ積層体において、接続部３０Ｂを保護するために、第一半導体チップ１０と第二半導体チップ２０との間に樹脂材料を設けてもよい。
〔まとめ〕
本発明の態様１に係る半導体チップ積層体は、第一電極を有する第一半導体チップと、第二電極を有する第二半導体チップとを積層し、接続部を介して前記第一電極と前記第二電極とを電気的に接続した半導体チップ積層体であって、前記接続部は、前記第一半導体チップと前記第二半導体チップが積層される方向に沿って並ぶ第一柱状部と第二柱状部とを備えており、前記第一柱状部は、前記第二柱状部を構成する材料よりも熱に対する活性度が高い材料にて構成されており、前記第二柱状部よりも体積が小さくなっており、前記接続部は、高さ方向のアスペクト比が０．５以上である。
本発明の態様２に係る半導体チップ積層体は、上記態様１において、前記接続部の断面サイズは、１～１００μｍであり、前記第一柱状部の高さは、５～５０００ｎｍであり、前記第二柱状部の高さは、０．５～２００μｍであってもよい。
本発明の態様３に係る半導体チップ積層体は、上記態様１または２において、前記接続部の断面サイズは、１～２０μｍであり、前記第一柱状部の高さは、５～５０００ｎｍであり、前記第二柱状部の高さは、０．５～４０μｍであってもよい。
本発明の態様４に係る半導体チップ積層体は、上記態様１～３のいずれかにおいて、前記第一柱状部を構成する材料の結晶粒径は、前記第二柱状部を構成する材料の結晶粒径よりも小さい構成であってもよい。
本発明の態様５に係る半導体チップ積層体は、上記態様１～４のいずれかにおいて、前記第一柱状部を構成する材料の融点は、前記第二柱状部を構成する材料の融点よりも低い構成であってもよい。
本発明の態様６に係る半導体チップ積層体は、上記態様１～５のいずれかにおいて、前記第二柱状部は、前記第一柱状部を構成する材料よりもイオンマイグレーションが発生しにくいまたはイオンマイグレーションの発生が同等の材料から構成されてもよい。
本発明の態様７に係る半導体チップ積層体は、上記態様１～６のいずれかにおいて、前記第一半導体チップと前記第二半導体チップとは、互いに異なる線膨張係数を有する構成であってもよい。
本発明の態様８に係る半導体チップ積層体の製造方法は、第一電極を有する第一半導体チップと、第二電極を有する第二半導体チップとを積層し、接続部を介して前記第一電極と前記第二電極とを電気的に接続した半導体チップ積層体の製造方法であって、前記第一半導体チップまたは前記第二半導体チップに、前記接続部の一部となる第二柱状部を形成する第二柱状部形成工程と、前記第一半導体チップまたは前記第二半導体チップに、前記第一半導体チップと前記第二半導体チップが積層される方向に沿って、（１）前記第二柱状部を構成する材料よりも熱に対する活性度が高い材料にて構成されており、かつ、（２）前記第二柱状部よりも体積が小さい、前記接続部の一部となる第一柱状部を形成する第一柱状部形成工程と、前記第一柱状部を介して、前記第一半導体チップと前記第二半導体チップとを接合する接合工程と、を含み、前記接続部は、高さ方向のアスペクト比が０．５以上である。
本発明の態様９に係る半導体チップ積層体の製造方法は、上記態様８において、前記接続部の断面サイズは、１～１００μｍであり、前記第一柱状部の高さは、５～５０００ｎｍであり、前記第二柱状部の高さは、０．５～２００μｍであってもよい。
本発明の態様１０に係る半導体チップ積層体の製造方法は、上記態様８または９において、前記接続部の断面サイズは、１～２０μｍであり、前記第一柱状部の高さは、５～５０００ｎｍであり、前記第二柱状部の高さは、０．５～４０μｍであってもよい。
本発明の態様１１に係る半導体チップ積層体の製造方法は、上記態様８～１０のいずれかにおいて、前記第一柱状部形成工程において、導電ナノ粒子を用いて前記第一柱状部を形成してもよい。
本発明の態様１２に係る半導体チップ積層体の製造方法は、上記態様８～１１のいずれかにおいて、前記第一柱状部形成工程において、前記第二柱状部よりも融点が低い材料を用いて前記第一柱状部を形成してもよい。
本発明の態様１３に係る半導体チップ積層体の製造方法は、上記態様８～１２のいずれかにおいて、前記第二柱状部は、前記第一柱状部を構成する材料よりもイオンマイグレーションが発生しにくいまたはイオンマイグレーションの発生が同等の材料から構成されてもよい。
本発明の態様１４に係る半導体チップ積層体の製造方法は、上記態様８～１３のいずれかにおいて、前記第一半導体チップと前記第二半導体チップとは、互いに異なる線膨張係数を有する構成であってもよい。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
１Ａ、１Ｂ 半導体チップ積層体
１０ 第一半導体チップ
１１ 第一電極
２０ 第二半導体チップ
２１ 第二電極
３０Ａ、３０Ｂ 接続部
３１ 第一柱状部
３２ 第二柱状部

Claims (13)

  1. 第一電極を有する第一半導体チップと、第二電極を有する第二半導体チップとを積層し、接続部を介して前記第一電極と前記第二電極とを電気的に接続した半導体チップ積層体であって、
    前記接続部は、前記第一半導体チップと前記第二半導体チップが積層される方向に沿って並ぶ第一柱状部と第二柱状部とを備えており、
    前記第一柱状部は、
    前記第二柱状部を構成する材料よりも熱に対する活性度が高い材料にて構成されており、
    前記第二柱状部よりも体積が小さくなっており、
    前記接続部は、高さ方向のアスペクト比が０．５以上であり、
    前記第一柱状部を構成する材料の結晶粒径は、前記第二柱状部を構成する材料の結晶粒径よりも小さいことを特徴とする半導体チップ積層体。
  2. 第一電極を有する第一半導体チップと、第二電極を有する第二半導体チップとを積層し、接続部を介して前記第一電極と前記第二電極とを電気的に接続した半導体チップ積層体であって、
    前記接続部は、前記第一半導体チップと前記第二半導体チップが積層される方向に沿って並ぶ第一柱状部と第二柱状部とを備えており、
    前記第一柱状部は、
    前記第二柱状部を構成する材料よりも熱に対する活性度が高い材料にて構成されており、
    前記第二柱状部よりも体積が小さくなっており、
    前記接続部は、高さ方向のアスペクト比が０．５以上であり、
    前記第二柱状部は、前記第一柱状部を構成する材料よりもイオンマイグレーションが発生しにくいまたはイオンマイグレーションの発生が同等の材料から構成されることを特徴とする半導体チップ積層体。
  3. 前記接続部の断面サイズは、１～１００μｍであり、
    前記第一柱状部の高さは、５～５０００ｎｍであり、
    前記第二柱状部の高さは、０．５～２００μｍであることを特徴とする請求項１または２に記載の半導体チップ積層体。
  4. 前記接続部の断面サイズは、１～２０μｍであり、
    前記第一柱状部の高さは、５～５０００ｎｍであり、
    前記第二柱状部の高さは、０．５～４０μｍであることを特徴とする請求項１～３のいずれか１項に記載の半導体チップ積層体。
  5. 前記第一柱状部を構成する材料の融点は、前記第二柱状部を構成する材料の融点よりも低いことを特徴とする請求項１～４のいずれか１項に記載の半導体チップ積層体。
  6. 前記第一半導体チップと前記第二半導体チップとは、互いに異なる線膨張係数を有することを特徴とする請求項１～５のいずれか１項に記載の半導体チップ積層体。
  7. 第一電極を有する第一半導体チップと、第二電極を有する第二半導体チップとを積層し、接続部を介して前記第一電極と前記第二電極とを電気的に接続した半導体チップ積層体の製造方法であって、
    前記第一半導体チップまたは前記第二半導体チップに、前記接続部の一部となる第二柱状部を形成する第二柱状部形成工程と、
    前記第一半導体チップまたは前記第二半導体チップに、前記第一半導体チップと前記第二半導体チップが積層される方向に沿って、（１）前記第二柱状部を構成する材料よりも熱に対する活性度が高い材料にて構成されており、かつ、（２）前記第二柱状部よりも体積が小さい、前記接続部の一部となる第一柱状部を形成する第一柱状部形成工程と、
    前記第一柱状部を介して、前記第一半導体チップと前記第二半導体チップとを接合する接合工程と、を含み、
    前記接続部は、高さ方向のアスペクト比が０．５以上であり、
    前記第二柱状部は、前記第一柱状部を構成する材料よりもイオンマイグレーションが発生しにくいまたはイオンマイグレーションの発生が同等の材料から構成されることを特徴とする半導体チップ積層体の製造方法。
  8. 第一電極を有する第一半導体チップと、第二電極を有する第二半導体チップとを積層し、接続部を介して前記第一電極と前記第二電極とを電気的に接続した半導体チップ積層体の製造方法であって、
    前記第一半導体チップまたは前記第二半導体チップに、前記接続部の一部となる第二柱状部を形成する第二柱状部形成工程と、
    前記第一半導体チップまたは前記第二半導体チップに、前記第一半導体チップと前記第二半導体チップが積層される方向に沿って、（１）前記第二柱状部を構成する材料よりも熱に対する活性度が高い材料にて構成されており、かつ、（２）前記第二柱状部よりも体積が小さい、前記接続部の一部となる第一柱状部を形成する第一柱状部形成工程と、
    前記第一柱状部を介して、前記第一半導体チップと前記第二半導体チップとを接合する接合工程と、を含み、
    前記接続部は、高さ方向のアスペクト比が０．５以上であり、
    前記第一柱状部を構成する材料の結晶粒径は、前記第二柱状部を構成する材料の結晶粒径よりも小さいことを特徴とする半導体チップ積層体の製造方法。
  9. 前記接続部の断面サイズは、１～１００μｍであり、
    前記第一柱状部の高さは、５～５０００ｎｍであり、
    前記第二柱状部の高さは、０．５～２００μｍであることを特徴とする請求項７または８に記載の半導体チップ積層体の製造方法。
  10. 前記接続部の断面サイズは、１～２０μｍであり、
    前記第一柱状部の高さは、５～５０００ｎｍであり、
    前記第二柱状部の高さは、０．５～４０μｍであることを特徴とする請求項７～９のいずれか１項に記載の半導体チップ積層体の製造方法。
  11. 前記第一柱状部形成工程において、導電ナノ粒子を用いて前記第一柱状部を形成することを特徴とする請求項７～１０のいずれか１項に記載の半導体チップ積層体の製造方法。
  12. 前記第一柱状部形成工程において、前記第二柱状部よりも融点が低い材料を用いて前記第一柱状部を形成することを特徴とする請求項７～１１のいずれか１項に記載の半導体チップ積層体の製造方法。
  13. 前記第一半導体チップと前記第二半導体チップとは、互いに異なる線膨張係数を有することを特徴とする請求項７～１２のいずれか１項に記載の半導体チップ積層体の製造方法。
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