JP7153458B2

JP7153458B2 - 半導体装置及び電子機器

Info

Publication number: JP7153458B2
Application number: JP2018057799A
Authority: JP
Inventors: 絢也小川
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2018-03-26
Filing date: 2018-03-26
Publication date: 2022-10-14
Anticipated expiration: 2038-03-26
Also published as: CN110364219A; US10755796B2; CN110364219B; JP2019168392A; US20190295682A1

Description

本発明は、レギュレータを含む半導体装置及び電子機器に関する。

半導体装置や電子機器として、外部から受けた電源電圧に基づいて内部回路を動作させる電源電圧を生成するレギュレータを内蔵したものが製品化されている。

また、レギュレータを内蔵した半導体装置として、レギュレータで生成された電源電圧の電圧変動を抑える安定化容量、つまりコンデンサを外付けする為の外部端子を設けたものが知られている（例えば、特許文献１参照）。

特開平１０－１５０１５２号公報

特許文献１に記載されている半導体装置においては、その製造後、上記した外部端子を利用することで、レギュレータ自体の良否を判定する製品出荷前のテストを行う。そして、かかるテストで良品と判定された半導体装置の外部端子にコンデンサを接続したものを出荷する。

ところで、コンデンサを半導体装置の外部端子に接続したものの、製品出荷前に、当該コンデンサが外部端子から外れてしまう場合がある。

この際、コンデンサが外部端子の位置に存在した状態で当該外部端子との接続が不良となっている場合がある。しかしながら、このような接続不良の状態を目視で確認するのは困難であり、製品出荷に支障を来す場合があった。

そこで、本発明は、内蔵されているレギュレータの出力電圧の変動を抑えるために外付けされたコンデンサが正しく接続されているか否かを確認することができるテスト回路を含む半導体装置、及び電子機器を提供することを目的とする。

本発明に係る半導体装置は、所定の第１電圧を生成して第１のラインに印加するレギュレータを有する半導体装置であって、前記第１のラインに接続されており、部品を前記半導体装置に外付けする為の外部端子と、前記部品と前記外部端子との接続状態をテストするテスト回路と、を含み、前記テスト回路は、テスト開始信号を受けた場合に、前記レギュレータの動作を停止させると共に前記第１のラインを所定電位に接続することで前記部品を放電させ得るように構成されたテスト放電実行部と、前記テスト開始信号を受けてから、前記第１のラインの電圧が前記第１電圧よりも低い所定の第２電圧より低くなるまでに掛る時間を前記部品の放電継続期間として計測し、前記放電継続期間を表す情報を含むテスト結果信号を出力する放電継続期間計測部と、を有する。

また、本発明に係る電子機器は、メモリコントローラと、所定の第１電圧を生成し、前記第１電圧を第１のラインを介して前記メモリコントローラに供給するレギュレータと、前記第１のラインに接続されており、部品を外付けする為の外部端子と、テスト開始信号を受けた場合に、前記レギュレータの動作を停止させると共に前記第１のラインに所定電位を印加することで前記部品を放電させ得るように構成されたテスト放電実行部と、前記テスト開始信号を受けてから、前記第１のラインの電圧が前記第１電圧よりも低い所定の第２電圧より低くなるまでに掛る時間を放電継続期間として計測する放電継続期間計測部と、前記放電継続期間計測部で計測された前記放電継続期間を示す情報を含むテスト結果信号を外部に出力する第２の外部端子と、を有するメモリ制御チップと、前記メモリ制御チップの前記外部端子に外付けされている部品と、前記メモリコントローラによってデータの書込及び読出しが制御されるメモリセルアレイ部と、が配置されている基板を有する。

本発明では、第１電圧を生成して第１のラインに印加するレギュレータの動作をテスト信号に応じて停止させると共に、当該テスト信号に応じて第１のラインを所定電位に接続する。これにより、第１のラインに接続されている外部端子に外付けされている部品を放電させ、第１のラインの電圧を徐々に低下させる。ここで、当該テスト信号を受けてから、当該第１のラインの電圧が第２電圧より低くなるまでに掛る時間を部品の放電継続期間として計測し、この放電継続期間を示す情報を含むテスト結果を出力する。この際、規定の静電容量を有する部品が外部端子に正しく接続されていれば、その放電継続期間は所定の基準放電継続期間以上となる。

よって、本発明によれば、上記した結果に基づき、部品としての規定の静電容量を有するコンデンサが外部端子に正しく接続されているか否かを確認することが可能となる。

本発明に係る半導体装置としてのメモリ制御チップＭＣ、メモリセルアレイ部ＭＡ、及びコンデンサＣｓが配置されている基板１０を有する電子機器１００の構成を示すブロック図である。テスト回路２２の内部構成の一例を示すブロック図である。製品出荷前のテストを行うためのテストシステム３００の構成を示すブロック図である。テストシーケンスを示すタイムチャートである。テスト回路２２の変形例としてのテスト回路２２Ａの内部構成を示すブロック図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る半導体装置としてのメモリ制御チップＭＣ、メモリセルアレイ部ＭＡ、及びコンデンサＣｓが配置されている基板１０を有する電子機器１００の構成を示すブロック図である。

メモリセルアレイ部ＭＡには、夫々が２値又は多値のデータを記憶する複数のメモリセルが配置されている。メモリセルアレイ部ＭＡは、メモリ制御チップＭＣからの書込アクセスに応じて、指定されたアドレスに属する複数のメモリセルにデータを書き込む。また、メモリセルアレイ部ＭＡは、メモリ制御チップＭＣからの読出アクセスに応じて、指定されたアドレスに属する複数のメモリセルに書き込まれているデータを読み出して、メモリ制御チップＭＣに供給する。

メモリ制御チップＭＣは、半導体ＩＣチップであり、メモリコントローラ２０、レギュレータ２１、及びテスト回路２２を含む。

メモリコントローラ２０は、レギュレータ２１で生成された内部電源電圧ＶＤＬを受けて動作する。メモリコントローラ２０は、外部端子群Ｐ０を介して半導体ＩＣチップの外部から各種のコマンド信号ＣＭＤ（イネーブル信号、書込信号、読出信号等）、アドレスＡＤ又は書込用のデータＤＴを受ける。メモリコントローラ２０は、かかるコマンド信号ＣＭＤ、アドレスＡＤ及び書込用のデータＤＴに応じて、メモリセルアレイ部ＭＡに対して上記した書込アクセスを行う。また、メモリコントローラ２０は、コマンド信号ＣＭＤ、及びアドレスＡＤに応じて、メモリセルアレイ部ＭＡに対して上記した読出アクセスを行う。メモリコントローラ２０は、メモリセルアレイ部ＭＡから読み出されたデータを読出データＤＴとして、外部端子群Ｐ０を介して出力する。

レギュレータ２１は、半導体ＩＣチップの外部端子Ｐ１を介して外部電源電圧ＶＤＤを受け、当該外部電源電圧ＶＤＤに基づき、所定の電圧値を有する電圧を生成する。レギュレータ２１は、生成した電圧を内部電源電圧ＶＤＬとし、これを電源ラインＬｇを介してメモリコントローラ２０及びテスト回路２２に供給する。

尚、レギュレータ２１は、テスト回路２２から送出されたテスト実行信号ＳＴＡを自身のイネーブル端子ＥＮで受け、当該テスト実行信号ＳＴＡがテストの非実行を表す論理レベル０の状態にある場合にだけ、上記した内部電源電圧ＶＤＬの生成を行う。

一方、かかるテスト実行信号ＳＴＡがテストの実行を促す論理レベル１の状態にある場合には、レギュレータ２１は、内部電源電圧ＶＤＬの生成動作を停止すると共に、自身の出力端子をハイインピーダンス状態に設定する。

テスト回路２２は、半導体ＩＣチップの外部端子Ｐ２を介してテスト開始を促すテスト開始信号ＴＳＴを受けた場合に、先ず、テストの実行を促す例えば論理レベル１のテスト実行信号ＳＴＡをレギュレータ２１のイネーブル端子ＥＮに供給する。これにより、テスト回路２２は、レギュレータ２１の動作を停止させる。そして、テスト回路２２は、電源ラインＬｇの電圧に基づき、外付けの容量性の部品である、規定の静電容量を有するコンデンサＣｓが外部端子Ｐ４に正しく接続されているか否かを確認する為のテストを行う。尚、コンデンサＣｓは、レギュレータ２１で生成された内部電源電圧ＶＤＬの電圧変動を抑える安定化容量であり、その一端が半導体ＩＣチップの外部端子Ｐ４に外付けされており、他端には接地電位が印加されている。

テスト回路２２は、テスト結果を表すテスト結果信号ＴＲＤを半導体ＩＣチップの外部端子Ｐ３を介して出力する。

図２は、テスト回路２２の内部構成の一例を示すブロック図である。図２に示すように、テスト回路２２は、テスト制御部２１０、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）型のトランジスタ２１１、参照電圧生成回路２１２、比較回路２１３、及びカウンタ２１４を含む。

テスト制御部２１０は、外部端子Ｐ２を介してテスト開始を促す論理レベル１のテスト開始信号ＴＳＴを受けた場合には、例えば論理レベル１のテスト実行信号ＳＴＡをレギュレータ２１、トランジスタ２１１のゲート、及びカウンタ２１４に供給する。尚、テスト制御部２１０は、比較回路２１３から、テスト終了を促す例えば論理レベル１のテスト終了信号ＥＮＤが供給された場合には、テスト実行信号ＳＴＡの状態を論理レベル１から論理レベル０に遷移する。

トランジスタ２１１のドレインは電源ラインＬｇに接続されており、トランジスタ２１１のソースには接地電位が印加されている。トランジスタ２１１は、テスト実行信号ＳＴＡが論理レベル１の状態にある間に亘りオン状態となり、電源ラインＬｇに接地電位を印加する。尚、トランジスタ２１１は、テスト実行信号ＳＴＡが論理レベル０の状態にある場合にはオフ状態となり、電源ラインＬｇへの接地電位の印加を停止する。

参照電圧生成回路２１２は、所定電圧値を有する参照電圧Ｖｒｆを生成し、これを比較回路２１３に供給する。尚、参照電圧Ｖｒｆは、例えば外部端子Ｐ４にコンデンサＣｓが接続されていない状態でレギュレータ２１を動作状態から停止状態に遷移させた後に電源ラインＬｇに生じる電圧に、所定のマージン電圧を付加した電圧値を有する。

比較回路２１３は、電源ラインＬｇの電圧と参照電圧Ｖｒｆとを比較し、電源ラインＬｇの電圧が参照電圧Ｖｒｆ以上である場合には論理レベル０のテスト終了信号ＥＮＤを生成する。一方、電源ラインＬｇの電圧が参照電圧Ｖｒｆより低い場合には、テスト終了を促す論理レベル１のテスト終了信号ＥＮＤを生成する。

比較回路２１３は、生成したテスト終了信号ＥＮＤを、上記したテスト制御部２１０、及びカウンタ２１４に供給する。

カウンタ２１４は、論理レベル１のテスト実行信号ＳＴＡを受けている間に亘り、クロック信号ＣＬＫにおけるパルスの数をカウントしてカウント値を得る。カウンタ２１４は、論理レベル１のテスト終了信号ＥＮＤを受けた場合にカウント動作を停止すると共に、その停止時点でのカウント値を、コンデンサＣｓの放電継続期間とし、この放電継続期間を示す放電継続期間情報ＤＰＴを外部端子Ｐ３に供給する。

ここで、図２に示す実施例では、テスト回路２２は、放電継続期間情報ＤＰＴをテスト結果として表すテスト結果信号ＴＲＤを外部端子Ｐ３を介して出力する。

以下に、図１に示す基板１０の製品出荷前に行われるテストについて説明する。

図３は、当該製品出荷前のテストを行うためのテストシステム３００の構成を示すブロック図であり、図４は、当該テストのシーケンスを示すタイムチャートである。

尚、図３に示すテストシステム３００では、基板１０に配置されているメモリ制御チップＭＣの外部端子Ｐ２及びＰ３にテスタ４００が接続される。

先ず、基板１０に外部電源電圧ＶＤＤを投入してレギュレータ２１を動作させる。これによりレギュレータ２１は、内部電源電圧ＶＤＬを生成して電源ラインＬｇに印加する。この際、メモリ制御チップＭＣの外部端子Ｐ４にコンデンサＣｓが正しく接続されていれば、コンデンサＣｓが充電され、当該コンデンサＣｓ内に電荷が蓄積される。

その後、テスタ４００は、図４に示すようにテスト開始を促す論理レベル１のテスト開始信号ＴＳＴをメモリ制御チップＭＣの外部端子Ｐ２に供給する。

当該論理レベル１のテスト開始信号ＴＳＴに応じて、メモリ制御チップＭＣのテスト制御部２１０は、図４に示すように、論理レベル０から論理レベル１に遷移し、当該論理レベル１の状態を維持するテスト実行信号ＳＴＡを生成する。

論理レベル１のテスト実行信号ＳＴＡに応じて、レギュレータ２１は、内部電源電圧ＶＤＬの生成動作を停止すると共に、自身の出力端子をハイインピーダンス状態に設定する。

また、論理レベル１のテスト実行信号ＳＴＡに応じて、図４に示すようにトランジスタ２１１がオン状態となり、電源ラインＬｇに接地電位を印加する。

これにより、コンデンサＣｓに蓄積されていた電荷が放電され、それに伴い電源ラインＬｇの電圧が図４に示すように徐々に低下する。

また、テスト実行信号ＳＴＡが図４に示すように論理レベル０から論理レベル１に遷移した時点ｔ１から、カウンタ２１４が、クロック信号ＣＬＫにおけるパルス数のカウントを開始する。カウンタ２１４は、図４に示すようにテスト実行信号ＳＴＡが論理レベル１の状態を維持している間に亘りカウント動作を継続する。

ここで、電源ラインＬｇの電圧が徐々に低下し、図４の時点ｔ２にてその電圧が参照電圧Ｖｒｆを下回ると、比較回路２１３が、図４に示すように論理レベル１のテスト終了信号ＥＮＤをカウンタ２１４及びテスト制御部２１０に供給する。

カウンタ２１４は、この論理レベル１のテスト終了信号ＥＮＤに応じてカウント動作を停止すると共に、その停止時点でのカウント値を、コンデンサＣｓに蓄積されている電荷の放電に掛る放電継続期間を表す放電継続期間情報ＤＰＴとして出力する。例えば、図４に示す一例では、カウンタ２１４は、カウント値（ｎ＋３）（ｎは正の整数）を放電継続期間を表す放電継続期間情報ＤＰＴとして出力する。

すなわち、カウンタ２１４は、図４に示すように、時点ｔ１から、徐々に低下する電源ラインＬｇの電圧が参照電圧Ｖｒｆに至るまでの時間長を、コンデンサＣｓに蓄積されている電荷の放電に掛る放電継続期間として計測する。カウンタ２１４は、この計測した放電継続期間を表す放電継続期間情報ＤＰＴを含むテスト結果信号ＴＲＤを、外部端子Ｐ３を介してテスタ４００に供給する。

また、当該論理レベル１のテスト終了信号ＥＮＤに応じて、テスト制御部２１０は、図４に示すようにテスト実行信号ＳＴＡを、テスト実行を促す論理レベル１の状態からテスト非実行を表す論理レベル０の状態に遷移させる。更に、論理レベル０のテスト実行信号ＳＴＡに応じて、図４に示すように、トランジスタ２１１がオン状態からオフ状態に遷移すると共に、レギュレータ２１が内部電源電圧の生成動作を開始し、生成した電圧を電源ラインＬｇに印加する。これにより、電源ラインＬｇの電圧は図４に示すように徐々に上昇する。その後、電源ラインＬｇの電圧が参照電圧Ｖｒｆ以上になると、比較回路２１３は、図４に示すように、テスト終了信号ＥＮＤを論理レベル１の状態から論理レベル０に遷移させる。

よって、図４に示す時点ｔ２以降、レギュレータ２１が動作を開始し且つトランジスタ２１１がオン状態からオフ状態に遷移した時点で、テスト回路２２によるテスト動作が終了する。

テスタ４００は、テスト結果信号ＴＲＤに含まれる放電継続期間情報ＤＰＴにて示される放電継続期間が、所定の基準放電継続期間未満であるか否かを判定する。尚、基準放電継続期間とは、例えば規定の静電容量を有するコンデンサＣｓが外部端子Ｐ４に正しく接続されている際に、当該コンデンサＣｓに蓄積されている電荷を放電させたときにかかる放電継続期間として想定される範囲内の最下限の時間長を有する。

よって、規定の静電容量を有するコンデンサＣｓが外部端子Ｐ４に正しく接続されているならば、放電継続期間情報ＤＰＴにて示される放電継続期間は、基準放電継続期間以上となる。一方、コンデンサＣｓの静電容量が規定の静電容量に満たない場合、或いは、コンデンサＣｓが外部端子Ｐ４に正しく接続されていない場合には、放電継続期間情報ＤＰＴにて示される放電継続期間が基準放電継続期間未満となる。

そこで、テスタ４００は、図４に示す時点ｔ２以降に取り込んだ放電継続期間情報ＤＰＴにて示される放電継続期間が基準放電継続期間未満であると判定した場合には、コンデンサＣｓが正しく接続されていないことを例えば文字等で表す画像を表示部に表示させる。一方、放電継続期間情報ＤＰＴにて示される放電継続期間が基準放電継続期間以上であると判定した場合には、テスタ４００は、コンデンサＣｓが外部端子Ｐ４に正しく接続されていることを表す画像を表示部に表示させる。

ところで、放電継続期間情報ＤＰＴにて示される放電継続期間は、外部端子Ｐ４に接続されているコンデンサＣｓの静電容量に対応した時間長となる。そこで、放電継続期間と静電容量との対応関係を表すマップを予め作成しておき、テスタ４００にて、当該マップから、放電継続期間情報ＤＰＴにて示される放電継続期間に対応した静電容量を取得し、この静電容量を表す画像を表示部に表示させても良い。

以上のように、図２に示すテスト回路２２によれば、製品出荷前のテストで、レギュレータ２１で生成された内部電源電圧の変動を抑える為に外付けされたコンデンサＣｓが正しく接続されているか否かを確認することが可能となる。

尚、図２に示すテスト回路２２では、テスト結果を示す信号として、カウンタ２１４で計測された放電継続期間情報ＤＰＴを含むテスト結果信号ＴＲＤを外部端子Ｐ３を介して出力しているが、テスト結果信号の内容としては放電継続期間情報ＤＰＴに限定されない。

図５は、かかる点に鑑みて為された、図２に示すテスト回路２２の変形例としてのテスト回路２２Ａの内部構成を示すブロック図である。

図５に示す構成では、比較回路２１５及びレジスタ２１６を新たに追加した点を除く他の構成及びその動作は図２に示すものと同一である。そこで、以下に、比較回路２１５及びレジスタ２１６を中心として、テスト回路２２Ａの動作について説明する。

図５に示す構成では、カウンタ２１４は、計測した放電継続期間情報ＤＰＴを、外部端子Ｐ３及び比較回路２１５に供給する。

レジスタ２１６には、テスタ４００で用いた基準放電継続期間を表す情報が記憶されている。レジスタ２１６は、自身に記憶されている基準放電継続期間を表す基準放電継続期間情報ＥＶを比較回路２１５に供給する。

比較回路２１５は、上記した放電継続期間情報ＤＰＴにて示される放電継続期間と、基準放電継続期間情報ＥＶにて示される基準放電継続期間と、を比較する。つまり、比較回路２１５は、放電継続期間情報ＤＰＴにて示される放電継続期間が基準放電継続期間情報ＥＶにて示される基準放電継続期間未満であるか否かを判定する。

比較回路２１５は、放電継続期間情報ＤＰＴにて示される放電継続期間が基準放電継続期間情報ＥＶにて示される基準放電継続期間未満であると判定した場合には、コンデンサＣｓが外部端子Ｐ４に正しく接続されていないことを表す論理レベル１の接続状態情報ＥＲを生成する。

一方、放電継続期間情報ＤＰＴにて示される放電継続期間が基準放電継続期間情報ＥＶにて示される基準放電継続期間以上であると判定した場合には、比較回路２１５は、規定の静電容量を有するコンデンサＣｓが外部端子Ｐ４に正しく接続されていることを表す論理レベル０の接続状態情報ＥＲを生成する。

比較回路２１５は、生成した接続状態情報ＥＲを外部端子Ｐ３に供給する。この際、テスト回路２２Ａは、テスト結果として、当該接続状態情報ＥＲ及び放電継続期間情報ＤＰＴを含むテスト結果信号ＴＲＤを外部端子Ｐ３を介してテスタ４００に供給する。

テスタ４００は、テスト結果信号ＴＲＤに含まれる接続状態情報ＥＲにて表される内容を表す画像、つまり規定の静電容量を有するコンデンサＣｓが正しく接続されているか否かを表す画像を表示部に表示させる。また、テスタ４００は、放電継続期間情報ＤＰＴに基づき、前述した方法でコンデンサＣｓの静電容量を求め、この静電容量を表す画像を表示部に表示させる。

尚、図５に構成では、放電継続期間情報ＤＰＴ及び接続状態情報ＥＲを含むテスト結果信号ＴＲＤを外部端子Ｐ３から外部に出力しているが、接続状態情報ＥＲのみを含むテスト結果信号ＴＲＤを外部出力するようにしても良い。

また、図２及び図５に示す実施例では、テスト開始信号ＴＳＴに応じて、コンデンサＣｓに蓄積されている電荷を放電させるテスト放電実行部として、テスト制御部２１０及びトランジスタ２１１を採用しているが、かかる構成に限定されない。

また、図２及び図５に示す実施例では、コンデンサＣｓに蓄積されている電荷を放電させた際に掛る放電継続期間を計測する放電継続期間計測部として、参照電圧生成回路２１２、比較回路２１３及びカウンタ２１４を採用しているが、かかる構成に限定されない。

要するに、半導体装置としてのメモリ制御チップＭＣとしては、所定の第１電圧（ＶＤＬ）を生成して第１のライン（Ｌｇ）に印加するレギュレータ（２１）と、第１のラインに接続されており、部品（Ｃｓ）を外付けする為の外部端子（Ｐ４）と、以下の構成を有するテスト回路（２２）と、を含むものであれば良い。

テスト回路（２２）は、テスト放電実行部と、放電継続期間計測部と、を含む。

テスト放電実行部（２１０、２１１）は、テスト開始信号（ＴＳＴ）を受けた場合に、レギュレータ（２１）の動作を停止させると共に第１のライン（Ｌｇ）を所定電位（例えば接地電位）に接続することにより、外部端子に接続されている部品（Ｃｓ）を放電させる。放電継続期間計測部（２１２、２１３、２１４）は、テスト開始信号（ＴＳＴ）を受けてから、第１のライン（Ｌｇ）の電圧が第１電圧（ＶＤＬ）よりも低い所定の第２電圧（Ｖｒｆ）より低くなるまでに掛る時間を部品（Ｃｓ）の放電継続期間として計測し、この放電継続期間を表す情報（ＤＰＴ）を含むテスト結果信号（ＴＲＤ）を出力する。

１０基板
２０メモリコントローラ
２１レギュレータ
２２テスト回路
２１０テスト制御部
２１１トランジスタ
２１２参照電圧生成回路
２１３、２１５比較回路
２１４カウンタ
２１６レジスタ
Ｃｓコンデンサ
Ｍｃメモリ制御チップ

Claims

所定の第１電圧を生成して第１のラインに印加するレギュレータを有する半導体装置であって、
前記第１のラインに接続されており、部品を前記半導体装置に外付けする為の外部端子と、
前記部品と前記外部端子との接続状態をテストするテスト回路と、を含み、
前記テスト回路は、
テスト開始信号を受けた場合に、前記レギュレータの動作を停止させると共に前記第１のラインを所定電位に接続することで前記部品を放電させ得るように構成されたテスト放電実行部と、
前記テスト開始信号を受けてから、前記第１のラインの電圧が前記第１電圧よりも低い所定の第２電圧より低くなるまでに掛る時間を前記部品の放電継続期間として計測し、前記放電継続期間を表す情報を含むテスト結果信号を出力する放電継続期間計測部と、を有することを特徴とする半導体装置。
前記テスト放電実行部は、
前記テスト開始信号に応じて第１レベルを有するテスト実行信号を生成し、テスト終了信号を受けたときに前記テスト実行信号を前記第１レベルの状態から第２レベルの状態に遷移させるテスト制御部と、
前記テスト実行信号が前記第２レベルの状態にある間はオフ状態となり、前記テスト実行信号が前記第１レベルの状態にある間はオン状態となって前記所定電位として接地電位を前記第１のラインに印加するスイッチ素子と、を有し、
前記放電継続期間計測部は、
前記第１のラインの電圧と前記第２電圧とを比較し、前記第１のラインの電圧が前記第２電圧より低い場合にテスト終了を促す信号を前記テスト終了信号として生成する第１の比較回路と、
クロック信号を受け、前記テスト実行信号が論理レベル１である間に前記クロック信号のパルス数をカウントしてカウント値を得て、前記テスト終了信号に応じてカウント動作を停止すると共に前記カウント値を前記放電継続期間を表す情報として出力するカウンタと、を有することを特徴とする請求項１に記載の半導体装置。
所定の基準放電継続期間を表す情報を記憶するレジスタと、
前記レジスタに記憶されている前記基準放電継続期間と前記放電継続期間とを比較し、前記放電継続期間が前記基準放電継続期間以上である場合には前記部品が前記外部端子に正しく接続されていることを表し、前記放電継続期間が前記基準放電継続期間未満である場合には前記部品が前記外部端子に正しく接続されていないことを表す接続状態情報を生成する第２の比較回路と、を含み、
前記第２の比較回路は、生成した前記接続状態情報を前記テスト結果信号に含ませることを特徴とする請求項１又は２に記載の半導体装置。
メモリコントローラと、
所定の第１電圧を生成し、前記第１電圧を第１のラインを介して前記メモリコントローラに供給するレギュレータと、
前記第１のラインに接続されており、部品を外付けする為の外部端子と、
テスト開始信号を受けた場合に、前記レギュレータの動作を停止させると共に前記第１のラインに所定電位を印加することで前記部品を放電させ得るように構成されたテスト放電実行部と、
前記テスト開始信号を受けてから、前記第１のラインの電圧が前記第１電圧よりも低い所定の第２電圧より低くなるまでに掛る時間を放電継続期間として計測する放電継続期間計測部と、
前記放電継続期間計測部で計測された前記放電継続期間を示す情報を含むテスト結果信
号を外部に出力する第２の外部端子と、を有するメモリ制御チップと、
前記メモリ制御チップの前記外部端子に外付けされている前記部品と、
前記メモリコントローラによってデータの書込及び読出しが制御されるメモリセルアレイ部と、が配置されている基板を有することを特徴とする電子機器。