JP7143182B2 - Semiconductor device manufacturing method and semiconductor device - Google Patents
Semiconductor device manufacturing method and semiconductor device Download PDFInfo
- Publication number
- JP7143182B2 JP7143182B2 JP2018199007A JP2018199007A JP7143182B2 JP 7143182 B2 JP7143182 B2 JP 7143182B2 JP 2018199007 A JP2018199007 A JP 2018199007A JP 2018199007 A JP2018199007 A JP 2018199007A JP 7143182 B2 JP7143182 B2 JP 7143182B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- adhesive layer
- resin layer
- layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Laminated Bodies (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
本発明は、半導体装置の製造方法および半導体装置に関する。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device.
近年、半導体デバイスの更なる高密度化を主な目的として、複数の半導体チップないし半導体素子がその厚さ方向に集積された立体的構造を有する半導体デバイスを製造するための技術の開発が進められている。そのような技術の一つとして、いわゆるWOW(Wafer on Wafer)プロセスが知られている。WOWプロセスでは、ウエハを他のウエハに対して接着剤層を介して接合して積層する工程と、当該積層ウエハに対するその後の各種の加工工程とを含む一連の工程が、所定の回数、行われる。ウエハ接合工程では、例えば、トランジスタ作製工程、配線形成工程、および薄化工程を経て得られる薄いウエハが、厚いベースウエハに対し、或いは、既にウエハ接合工程を経てベースウエハ上に積層された他の薄いウエハに対し、接着剤層を介して接合されて積層される。所定数のウエハの積層を経て得られるウエハ積層体の、複数の半導体チップが積層された構造を有する半導体デバイスへの個片化は、ウエハ積層体の厚さ方向における複数のウエハに対する一括的な切断によって行われる。このようなWOWプロセスについては、例えば下記の特許文献1~3に記載されている。 In recent years, with the main objective of further increasing the density of semiconductor devices, there has been progress in the development of techniques for manufacturing semiconductor devices having a three-dimensional structure in which a plurality of semiconductor chips or semiconductor elements are integrated in the thickness direction. ing. A so-called WOW (Wafer on Wafer) process is known as one of such techniques. In the WOW process, a series of steps including a step of bonding and laminating a wafer to another wafer via an adhesive layer and subsequent various processing steps for the laminated wafer are performed a predetermined number of times. . In the wafer bonding process, for example, a thin wafer obtained through a transistor manufacturing process, a wiring forming process, and a thinning process is bonded to a thick base wafer, or another wafer already laminated on the base wafer through a wafer bonding process. It is bonded and laminated to a thin wafer via an adhesive layer. A wafer stack obtained by stacking a predetermined number of wafers is singulated into semiconductor devices having a structure in which a plurality of semiconductor chips are stacked. done by cutting. Such a WOW process is described, for example, in Patent Documents 1 to 3 below.
WOWプロセスにおいては、例えば上述のように、厚さの異なるウエハどうしが接着剤層を介して接合されるところ、この接合は、接着剤層を硬化させるための所定の高温条件を経て実現される。また、硬化後の接着剤層の熱膨張率は、ウエハの熱膨張率より大きく、両熱膨張率の差は相当程度に大きい。そのため、ウエハ接合工程を経た後に例えば常温に至ったウエハ積層体においては、ウエハと接着剤層との間の熱膨張率差に起因して反りが生じやすい。具体的には、厚いベースウエハとこれに積層される薄いウエハとの間において所定の高温条件で硬化して当該ウエハ間を接合する接着剤層は例えば、接合工程後の降温過程で両ウエハよりも大きく収縮するところ、例えば常温に至ったウエハ積層体は、当該接着剤層の収縮に対する抵抗がベースウエハより小さな薄いウエハの側に積層体端部が反りやすいのである。この反りの程度は、接着剤層を介して積層されるウエハが薄いほど大きくなる傾向にあり、また、積層される薄いウエハの数が増すほど、累積して大きくなる傾向にある。ウエハ積層体に対する各種の加工工程ごとに、許容される反りの程度には上限があるので、WOWプロセスによると、積層可能なウエハの数、即ち、製造目的の半導体装置にて多層化可能な半導体素子の総数は、当該上限による制約を受けることとなる。 In the WOW process, for example, as described above, wafers with different thicknesses are bonded via an adhesive layer, and this bonding is achieved through a predetermined high temperature condition for curing the adhesive layer. . Moreover, the thermal expansion coefficient of the cured adhesive layer is greater than that of the wafer, and the difference between the two thermal expansion coefficients is considerably large. Therefore, in the wafer laminate that has reached room temperature, for example, after the wafer bonding process, warpage is likely to occur due to the difference in coefficient of thermal expansion between the wafer and the adhesive layer. Specifically, an adhesive layer that hardens under a predetermined high-temperature condition between a thick base wafer and a thin wafer laminated thereon and bonds the wafers is, for example, thicker than both wafers in the process of lowering the temperature after the bonding process. For example, when the wafer laminate reaches room temperature, the edge of the laminate tends to warp toward the thin wafer side, where the resistance to shrinkage of the adhesive layer is smaller than that of the base wafer. The degree of this warp tends to increase as the thickness of the wafers laminated via the adhesive layer increases, and tends to increase cumulatively as the number of laminated thin wafers increases. Since there is an upper limit to the degree of warpage that can be allowed for each of the various processing steps for a wafer stack, the WOW process limits the number of wafers that can be stacked, that is, the number of semiconductors that can be multilayered in a semiconductor device for manufacturing purposes. The total number of elements will be constrained by the upper limit.
本発明は、以上のような事情のもとで考え出されたものであって、半導体素子の多層化を図るのに適した半導体装置製造方法および半導体装置を提供する。 SUMMARY OF THE INVENTION The present invention has been conceived under the circumstances as described above, and provides a semiconductor device manufacturing method and a semiconductor device suitable for multilayering semiconductor elements.
本発明の第1の側面によると、半導体装置製造方法が提供される。この半導体装置製造方法は、用意工程と、ウエハ接合工程と、樹脂層形成工程と、取外し工程とを含む。用意工程では、第1ウエハおよび補強第2ウエハが用意される。第1ウエハは、第1面、および、当該第1面とは反対の第2面を有する。補強第2ウエハは、第1ウエハより薄い第2ウエハと、補強用の支持基板と、これら第2ウエハおよび支持基板の間の仮接着剤層とを含む積層構造を有する。補強第2ウエハにおける仮接着剤層は、第2ウエハと支持基板との間の、事後的に解除可能な仮の接着状態を、実現するためのものである。ウエハ接合工程では、第1ウエハにおける第1面に接着剤層を介して補強第2ウエハにおける第2ウエハが接合される。この接合は、例えば、接着剤層を硬化させるための所定の高温条件を経て実現される。このようなウエハ接合工程より前に、第1ウエハの第1面、および/または、補強第2ウエハにおける第2ウエハの接合予定面は、形成される接着剤層との密着性の向上のためのシランカップリング剤処理等の表面処理が施されてもよい。ウエハ接合工程より後の樹脂層形成工程では、第1ウエハにおける第2面上に樹脂層が形成される。樹脂層は例えば硬化型の材料よりなり、樹脂層の構成材料としては、例えば、ウエハ接合用の上述の接着剤層を形成するための接着剤と同じ組成の接着剤を用いてもよい。当該樹脂層の形成は、例えば、樹脂層を硬化させるための所定の高温条件を経て実現される。このような樹脂層形成工程より前に、第1ウエハの第2面は、形成される樹脂層との密着性の向上のためのシランカップリング剤処理等の表面処理が施されてもよい。そして、取外し工程では、支持基板と第2ウエハとの間における仮接着剤層による仮接着状態が解除されて支持基板の取外しが行われる。 A first aspect of the present invention provides a semiconductor device manufacturing method. This semiconductor device manufacturing method includes a preparing process, a wafer bonding process, a resin layer forming process, and a removing process. In the preparation step, a first wafer and a reinforced second wafer are prepared. The first wafer has a first side and a second side opposite the first side. The reinforcing second wafer has a laminated structure including a second wafer thinner than the first wafer, a reinforcing supporting substrate, and a temporary adhesive layer between the second wafer and the supporting substrate. The temporary adhesive layer on the reinforcing second wafer is for realizing a temporary adhesive state between the second wafer and the support substrate that can be released later. In the wafer bonding step, the second wafer of the reinforcing second wafer is bonded to the first surface of the first wafer via the adhesive layer. This bonding is achieved, for example, through predetermined high temperature conditions for curing the adhesive layer. Prior to such a wafer bonding step, the first surface of the first wafer and/or the surface to be bonded of the second wafer of the reinforced second wafer is subjected to bonding in order to improve adhesion with the adhesive layer to be formed. A surface treatment such as treatment with a silane coupling agent may be applied. In the resin layer forming step after the wafer bonding step, a resin layer is formed on the second surface of the first wafer. The resin layer is made of, for example, a curable material, and the constituent material of the resin layer may be, for example, an adhesive having the same composition as the adhesive for forming the above-described adhesive layer for bonding wafers. Formation of the resin layer is realized, for example, through predetermined high-temperature conditions for curing the resin layer. Prior to such a resin layer forming step, the second surface of the first wafer may be subjected to surface treatment such as silane coupling agent treatment for improving adhesion to the resin layer to be formed. Then, in the removing step, the temporary adhesive state by the temporary adhesive layer between the supporting substrate and the second wafer is released, and the supporting substrate is removed.
本半導体装置製造方法における上述のウエハ接合工程では、仮接着剤層を介して支持基板が接合された状態にある相対的に薄い第2ウエハが、相対的に厚い第1ウエハに対して接着剤層を介して接合される。このようなウエハ接合工程を経て得られる、第1および第2ウエハを含むウエハ積層体(第2ウエハに接合している支持基板を伴う)においては、例えば常温に降温した場合、硬化した接着剤層の収縮に対する第2ウエハそれ自体の抵抗は、同接着剤層の収縮に対する第1ウエハの抵抗よりも、第2ウエハが第1ウエハより薄いために、小さい。しかしながら、硬化した接着剤層の収縮に対する抵抗について、第2ウエハに接合している支持基板が第2ウエハを補い得る。たとえ、第1および第2ウエハの厚さの差が大きくて、硬化後接着剤層の収縮に対する第2ウエハそれ自体の抵抗が第1ウエハの抵抗よりも相当程度に小さい場合であっても、第2ウエハにおける第1ウエハ接合側とは反対の側に接合している支持基板が、硬化後接着剤層の収縮に対する抵抗について第2ウエハを補うことが可能なのである。したがって、当該ウエハ積層体(第2ウエハに接合している支持基板を伴う)においては、第1および第2ウエハと接着剤層との間の熱膨張率差および両ウエハと接着剤層との非対称的な積層構成に起因する、反りの発生が、抑制される。 In the above-described wafer bonding step in the semiconductor device manufacturing method, the relatively thin second wafer to which the supporting substrate is bonded via the temporary adhesive layer is bonded to the relatively thick first wafer with an adhesive. Bonded through layers. In the wafer laminate including the first and second wafers (with the support substrate bonded to the second wafer) obtained through such a wafer bonding process, for example, when the temperature is lowered to room temperature, the cured adhesive The resistance of the second wafer itself to shrinkage of the layer is less than the resistance of the first wafer to shrinkage of the same adhesive layer because the second wafer is thinner than the first wafer. However, the support substrate bonding to the second wafer may compensate the second wafer for resistance to shrinkage of the cured adhesive layer. Even if the difference in thickness between the first and second wafers is large, the resistance of the second wafer itself to shrinkage of the cured adhesive layer is considerably less than that of the first wafer. The support substrate bonded to the second wafer on the opposite side of the first wafer bonding side can compensate the second wafer for resistance to shrinkage of the cured adhesive layer. Therefore, in the wafer stack (with the support substrate bonded to the second wafer), the thermal expansion difference between the first and second wafers and the adhesive layer and the difference between both wafers and the adhesive layer The occurrence of warping due to the asymmetrical lamination structure is suppressed.
加えて、本半導体装置製造方法においては、上述のように、第2ウエハから支持基板が分離されて取り外される工程(取外し工程)より前に、第1ウエハにおける第2面上に樹脂層が形成される工程(樹脂層形成工程)が行われる。このような樹脂層形成工程とそれより後の取外し工程とを経て例えば常温下にあるウエハ積層体においては、硬化後の接着剤層の収縮応力が第1ウエハの第1面に作用するとともに、硬化後の樹脂層の収縮応力が第1ウエハの第2面(前記第1面とは反対の第2面)に作用する。そのため、たとえ、第1および第2ウエハの厚さの差が大きくて、硬化後接着剤層の収縮に対する第2ウエハの抵抗が第1ウエハの抵抗よりも相当程度に小さい場合であっても、第1ウエハの第1面に作用する硬化後接着剤層の収縮応力(第1ウエハに対してその端部を第1面側へ変形させるように作用する)を、当該第1ウエハの第2面に作用する硬化後樹脂層の収縮応力でもって減殺ないし相殺することが可能である。したがって、樹脂層形成工程とそれより後の取外し工程とが行われるという上述の構成は、相対的に厚い第1ウエハと、相対的に薄い第2ウエハと、これら第1および第2ウエハの間の接着剤層とを含むウエハ積層体において、取外し工程を経た後の反りの発生を抑制するのに適する。 In addition, in the present semiconductor device manufacturing method, as described above, the resin layer is formed on the second surface of the first wafer before the step of separating and removing the support substrate from the second wafer (removing step). A step (resin layer forming step) is performed. After the resin layer forming step and the subsequent removing step, for example, in the wafer laminate at room temperature, the shrinkage stress of the cured adhesive layer acts on the first surface of the first wafer, The shrinkage stress of the cured resin layer acts on the second surface of the first wafer (the second surface opposite to the first surface). Therefore, even if the thickness difference between the first and second wafers is large, the resistance of the second wafer to shrinkage of the cured adhesive layer is considerably less than that of the first wafer. The shrinkage stress of the post-curing adhesive layer acting on the first surface of the first wafer (which acts on the first wafer to deform the end portion thereof toward the first surface side) is applied to the second surface of the first wafer. It is possible to reduce or cancel out the shrinkage stress of the cured resin layer acting on the surface. Therefore, the above-described configuration in which the resin layer forming step and the subsequent removing step are performed requires a relatively thick first wafer, a relatively thin second wafer, and a thin film between the first and second wafers. and the adhesive layer of the wafer laminate, it is suitable for suppressing the occurrence of warpage after passing through the removal process.
以上のように、本半導体装置製造方法は、製造プロセス中のウエハ積層体において反りの発生を抑制するのに適する。そして、製造プロセス中のウエハ積層体における反りの程度が小さいほど、当該ウエハ積層体に対する各種加工を高精度で実施しやすく、当該ウエハ積層体の多層化、ひいては、製造される半導体装置における半導体素子の多層化を、図りやすい。したがって、本半導体装置製造方法は、半導体素子の多層化を図るのに適する。 As described above, this semiconductor device manufacturing method is suitable for suppressing the occurrence of warpage in the wafer stack during the manufacturing process. The smaller the degree of warpage in the wafer laminate during the manufacturing process, the easier it is to perform various processing on the wafer laminate with high precision, and the multilayering of the wafer laminate and, in turn, the semiconductor element in the manufactured semiconductor device. It is easy to plan multi-layering. Therefore, this semiconductor device manufacturing method is suitable for multilayering semiconductor elements.
本半導体装置製造方法は、好ましくは、少なくとも一つのウエハ追加工程と、当該ウエハ追加工程ごとに行われる少なくとも一つの樹脂層追加工程と、ウエハ追加工程ごとに行われる少なくとも一つの取外し工程とを更に含む。ウエハ追加工程では、第1ウエハより薄い第2ウエハと、補強用の支持基板と、当該第2ウエハおよび支持基板の間の仮接着剤層とを含む積層構造を有する補強第2ウエハにおける第2ウエハが、第1ウエハ上の別の第2ウエハに接着剤層を介して接合される。第1ウエハ上の別の第2ウエハとは、上述のウエハ接合工程において第1ウエハの第1面に接合された第2ウエハ、または、先行のウエハ追加工程において第1ウエハ上に追加的に積層された第2ウエハである。補強第2ウエハにおける仮接着剤層は、第2ウエハと支持基板との間の、事後的に解除可能な仮の接着状態を、実現するためのものである。ウエハ追加工程での接合は、例えば、接着剤層を硬化させるための所定の高温条件を経て実現される。このようなウエハ追加工程より前に、第1ウエハ上の第2ウエハの接合予定面、および/または、補強第2ウエハにおける第2ウエハの接合予定面は、形成される接着剤層との密着性の向上のためのシランカップリング剤処理等の表面処理が施されてもよい。ウエハ追加工程より後の樹脂層追加工程では、第1ウエハの第2面側の樹脂層上に追加の樹脂層が形成される。樹脂層は例えば硬化型の材料よりなり、樹脂層の構成材料としては、例えば、ウエハ接合用の上記接着剤層を形成するための接着剤と同じ組成の接着剤を用いてもよい。当該樹脂層の形成は、例えば、樹脂層を硬化させるための所定の高温条件を経て実現される。このような樹脂層追加工程により、第1ウエハの厚さ方向に積み重なる複数の樹脂層を含んで第2面上に密着している多層樹脂部が形成されることとなる。この多層樹脂部に含まれる樹脂層の数は、ウエハ間の接着剤層の合計数と同じである。このような樹脂層追加工程より前に、第1ウエハの第2面側の樹脂層表面は、追加形成される樹脂層との密着性の向上のためのシランカップリング剤処理等の表面処理が施されてもよい。そして、樹脂層追加工程より後の取外し工程では、ウエハ追加工程を経た補強第2ウエハにおける支持基板と第2ウエハとの間における仮接着剤層による仮接着状態が解除されて支持基板の取外しが行われる。 This semiconductor device manufacturing method preferably further comprises at least one wafer adding step, at least one resin layer adding step performed for each wafer adding step, and at least one removing step performed for each wafer adding step. include. In the wafer adding step, the second reinforcing second wafer having a laminated structure including a second wafer thinner than the first wafer, a supporting substrate for reinforcement, and a temporary adhesive layer between the second wafer and the supporting substrate. A wafer is bonded via an adhesive layer to another second wafer on the first wafer. A separate second wafer on the first wafer means the second wafer bonded to the first surface of the first wafer in the wafer bonding process described above, or additionally on the first wafer in the preceding wafer adding process. It is the 2nd wafer laminated|stacked. The temporary adhesive layer on the reinforcing second wafer is for realizing a temporary adhesive state between the second wafer and the support substrate that can be released later. Bonding in the wafer addition process is realized, for example, through predetermined high-temperature conditions for curing the adhesive layer. Prior to such a wafer addition step, the planned bonding surface of the second wafer on the first wafer and/or the planned bonding surface of the second wafer on the reinforcing second wafer is in close contact with the formed adhesive layer. A surface treatment such as a silane coupling agent treatment may be applied to improve the properties. In the resin layer adding step after the wafer adding step, an additional resin layer is formed on the resin layer on the second surface side of the first wafer. The resin layer is made of, for example, a curable material, and the constituent material of the resin layer may be, for example, an adhesive having the same composition as the adhesive for forming the adhesive layer for bonding wafers. Formation of the resin layer is realized, for example, through predetermined high-temperature conditions for curing the resin layer. By such a resin layer adding step, a multilayer resin portion including a plurality of resin layers stacked in the thickness direction of the first wafer and in close contact with the second surface is formed. The number of resin layers included in this multilayer resin portion is the same as the total number of adhesive layers between wafers. Before such a resin layer addition step, the surface of the resin layer on the second surface side of the first wafer is subjected to surface treatment such as treatment with a silane coupling agent for improving adhesion to the resin layer to be additionally formed. may be applied. Then, in the removing step after the resin layer adding step, the temporary bonding state by the temporary adhesive layer between the supporting substrate and the second wafer in the reinforced second wafer that has undergone the wafer adding step is released, and the supporting substrate can be removed. done.
本半導体装置製造方法における上述のウエハ追加工程では、相対的に厚い第1ウエハ上に上述のウエハ接合工程または先行のウエハ追加工程にて接着剤層を介して接合された第2ウエハに対して、仮接着剤層を介して支持基板が接合された状態にある相対的に薄い新たな第2ウエハが、新たな接着剤層を介して接合される。このようなウエハ追加工程を経て得られる、第1ウエハおよび複数の第2ウエハを含むウエハ積層体(最も後に積層された第2ウエハに接合している支持基板を伴う)においては、例えば常温に降温した場合、硬化した各接着剤層の収縮に対する各第2ウエハそれ自体の抵抗は、同接着剤層の収縮に対する第1ウエハの抵抗よりも、各第2ウエハが第1ウエハより薄いために、小さい。しかしながら、硬化した各接着剤層の収縮に対する抵抗について、補強第2ウエハにおける支持基板が各第2ウエハを補い得る。たとえ、第1および各第2ウエハの厚さの差が大きくて、硬化後の各接着剤層の収縮に対する各第2ウエハそれ自体の抵抗が第1ウエハの抵抗よりも相当程度に小さい場合であっても、補強第2ウエハにおける支持基板が、硬化後の各接着剤層の収縮に対する抵抗について各第2ウエハを補うことが可能なのである。したがって、各ウエハ追加工程を経て得られるウエハ積層体(最も後に積層された第2ウエハに接合している支持基板を伴う)においては、互いに異なる熱膨張率を示す第1ウエハおよび複数の第2ウエハと複数の接着剤層との所定の非対称的な積層構成に起因する、反りの発生が、抑制される。 In the above-described wafer adding step in the semiconductor device manufacturing method, the second wafer bonded to the relatively thick first wafer via the adhesive layer in the above-described wafer bonding step or the preceding wafer adding step , a relatively thin new second wafer to which the supporting substrate is bonded via the temporary adhesive layer is bonded via the new adhesive layer. In a wafer stack including a first wafer and a plurality of second wafers (accompanied by a support substrate bonded to the last stacked second wafer) obtained through such a wafer addition process, for example, at room temperature When the temperature is lowered, the resistance of each second wafer itself to shrinkage of each cured adhesive layer is lower than that of the first wafer to shrinkage of the same adhesive layer, because each second wafer is thinner than the first wafer. ,small. However, the support substrate in the reinforcing second wafer may compensate each second wafer for resistance to shrinkage of each cured adhesive layer. Even if the thickness difference between the first and each second wafer is large, the resistance of each second wafer itself to shrinkage of each adhesive layer after curing is considerably less than that of the first wafer. Even so, the supporting substrate in the stiffening second wafer can compensate each second wafer for resistance to shrinkage of each adhesive layer after curing. Therefore, in the wafer stack (accompanied by the support substrate bonded to the last stacked second wafer) obtained through each wafer addition process, the first wafer and the plurality of second wafers exhibiting different thermal expansion coefficients The occurrence of warpage due to the predetermined asymmetric lamination configuration of the wafer and multiple adhesive layers is suppressed.
加えて、本半導体装置製造方法の上述の好ましい構成においては、ウエハ追加工程を経た補強第2ウエハにおける第2ウエハから支持基板が分離されて取り外される工程(取外し工程)より前に、第1ウエハの第2面側の樹脂層上に追加の樹脂層が形成される工程(樹脂層追加工程)が行われる。このような樹脂層追加工程とそれより後の取外し工程とを経て例えば常温下にあるウエハ積層体においては、第1ウエハの第1面側に位置する各接着剤層の収縮応力が直接的または間接的に第1ウエハの第1面に作用するとともに、第1ウエハの第2面に密着している多層樹脂部の各樹脂層の収縮応力が合して第1ウエハの第2面に作用する。そして、製造プロセス中のウエハ積層体が補強第2ウエハの支持基板を伴わない状態において、第1ウエハの第1面側にある接着剤層の総数と、第2面側にある樹脂層の総数とは、同じである。そのため、たとえ、第1および第2ウエハの厚さの差が大きくて、硬化後の各接着剤層の収縮に対する各第2ウエハの抵抗が第1ウエハの抵抗よりも相当程度に小さい場合であっても、第1ウエハの第1面側に作用する各接着剤層の総収縮応力(第1ウエハに対してその端部を第1面側へ変形させるように作用する)を、当該第1ウエハの第2面側に作用する各樹脂層の総収縮応力でもって減殺ないし相殺することが可能である。したがって、ウエハ追加工程ごとに樹脂層追加工程とそれより後の取外し工程とが行われるという上述の構成は、相対的に厚い第1ウエハと、相対的に薄い複数の第2ウエハと、それぞれがウエハ間に介在している複数の接着剤層とを含むウエハ積層体において、取外し工程を経た後の反りの発生を抑制するのに適する。 In addition, in the preferred configuration of the present semiconductor device manufacturing method, before the step of separating and removing the support substrate from the second wafer in the reinforcing second wafer that has undergone the wafer adding step (removing step), the first wafer A step of forming an additional resin layer on the resin layer on the second surface side of the (resin layer adding step) is performed. In a wafer laminate that is at room temperature, for example, after undergoing such a resin layer addition step and a subsequent removal step, the shrinkage stress of each adhesive layer located on the first surface side of the first wafer directly or Indirectly acting on the first surface of the first wafer, the contraction stress of each resin layer of the multi-layered resin portion in close contact with the second surface of the first wafer is combined and acts on the second surface of the first wafer. do. and the total number of adhesive layers on the first surface side of the first wafer and the total number of resin layers on the second surface side of the first wafer when the wafer stack during the manufacturing process is not accompanied by the supporting substrate of the reinforced second wafer. is the same as Therefore, even if the thickness difference between the first and second wafers is large, the resistance of each second wafer to shrinkage of each adhesive layer after curing is considerably less than the resistance of the first wafer. However, the total shrinkage stress of each adhesive layer acting on the first surface side of the first wafer (which acts on the first wafer to deform the end portion thereof toward the first surface side) is It is possible to reduce or cancel out the total shrinkage stress of each resin layer acting on the second surface side of the wafer. Therefore, the above-described configuration in which the resin layer adding step and the subsequent removing step are performed for each wafer adding step is a relatively thick first wafer, a plurality of relatively thin second wafers, and It is suitable for suppressing the occurrence of warpage after the wafer stack including a plurality of adhesive layers interposed between the wafers after the detachment process.
以上のように、本半導体装置製造方法の上述の好ましい構成は、ウエハの多層化が図られる製造プロセス中のウエハ積層体において、反りの発生を抑制するのに適する。WOWプロセスにおいては、積層されるウエハの数が増すほどウエハ積層体の反りの程度は累積して大きくなる傾向にあるものの、本半導体装置製造方法の上述の好ましい構成は、そのような反りの程度を抑制するのに適するのである。 As described above, the preferred configuration of the semiconductor device manufacturing method described above is suitable for suppressing the occurrence of warpage in a wafer stack during a manufacturing process in which a multi-layered wafer is intended. In the WOW process, as the number of stacked wafers increases, the degree of warpage of the wafer stack tends to accumulate. is suitable for suppressing
本半導体装置製造方法は、好ましくは、第1ウエハの第2面側に対する研削によって当該第1ウエハを薄化する工程(研削工程)を更に含む。この研削工程により、第1ウエハの第2面上の多層樹脂部を除去したうえで、第1ウエハを所定の厚さにまで薄化することが可能である。 This semiconductor device manufacturing method preferably further includes a step (grinding step) of thinning the first wafer by grinding the second surface side of the first wafer. By this grinding process, it is possible to thin the first wafer to a predetermined thickness after removing the multilayer resin portion on the second surface of the first wafer.
本発明の第2の側面によると、半導体装置が提供される。この半導体装置は、第1ウエハと、第2ウエハと、接着剤層と、樹脂層とを含む積層構造を有する。第1ウエハは、第1面、および、当該第1面とは反対の第2面を有する。第2ウエハは、第1ウエハの第1面側に位置し、且つ、第1ウエハより薄い。接着剤層は、第1ウエハと第2ウエハとの間に介在している。接着剤層は、例えば、所定の高温条件を経て硬化されたものである。樹脂層は、第1ウエハにおける第2面上に密着している。樹脂層は、例えば、所定の高温条件を経て硬化されたものである。 A second aspect of the present invention provides a semiconductor device. This semiconductor device has a laminated structure including a first wafer, a second wafer, an adhesive layer, and a resin layer. The first wafer has a first side and a second side opposite the first side. The second wafer is located on the first surface side of the first wafer and is thinner than the first wafer. An adhesive layer is interposed between the first wafer and the second wafer. The adhesive layer is, for example, cured through a predetermined high temperature condition. The resin layer is in close contact with the second surface of the first wafer. The resin layer is, for example, hardened through predetermined high-temperature conditions.
このような構成の半導体装置においては、例えば常温下にて、第1ウエハの第1面側に位置する接着剤層の収縮応力が第1ウエハの第1面に作用するとともに、第1ウエハの第2面側に位置する樹脂層の収縮応力が第1ウエハの第2面に作用する。そのため、本半導体装置においては、たとえ、第1および第2ウエハの厚さの差が大きくて、接着剤層の収縮に対する第2ウエハの抵抗が第1ウエハの抵抗よりも相当程度に小さい場合であっても、第1ウエハの第1面に作用する接着剤層の収縮応力(第1ウエハに対してその端部を第1面側へ変形させるように作用する)を、当該第1ウエハの第2面に作用する樹脂層の収縮応力でもって減殺ないし相殺することが可能である。したがって、本半導体装置は、反りの発生を抑制するのに適する。反りの発生を抑制するのに適した本半導体装置は、例えば更なる加工を要する場合に当該加工を高精度で実施しやすく、半導体素子の多層化された半導体装置として適切に製造しやすい。したがって、本半導体装置は、半導体素子の多層化を図るのに適する。 In the semiconductor device having such a configuration, for example, at room temperature, the contraction stress of the adhesive layer located on the first surface side of the first wafer acts on the first surface of the first wafer, Contraction stress of the resin layer located on the second surface side acts on the second surface of the first wafer. Therefore, in the present semiconductor device, even if the difference in thickness between the first and second wafers is large, the resistance of the second wafer to contraction of the adhesive layer is much smaller than that of the first wafer. Even if there is a The contraction stress of the resin layer acting on the second surface can be reduced or offset. Therefore, this semiconductor device is suitable for suppressing the occurrence of warpage. This semiconductor device, which is suitable for suppressing the occurrence of warpage, can be easily processed with high precision when further processing is required, and can be appropriately manufactured as a semiconductor device having multiple layers of semiconductor elements. Therefore, this semiconductor device is suitable for multilayering semiconductor elements.
本発明の第3の側面によると、半導体装置が提供される。この半導体装置は、第1ウエハと、複数の第2ウエハと、複数の接着剤層と、多層樹脂部とを含む積層構造を有する。第1ウエハは、第1面、および、当該第1面とは反対の第2面を有する。複数の第2ウエハは、それぞれが第1ウエハより薄く、且つ、第1ウエハの第1面側に位置して当該第1ウエハの厚さ方向に並んでいる。複数の接着剤層のそれぞれは、隣り合うウエハ間に介在して当該ウエハどうしを接合している。各接着剤層は、例えば、所定の高温条件を経て硬化されたものである。多層樹脂部は、第1ウエハの厚さ方向に積み重なる複数の樹脂層を含み、且つ、第1ウエハにおける第2面上に密着している。多層樹脂部の各樹脂層は、例えば、所定の高温条件を経て硬化されたものである。このような多層樹脂部に含まれる樹脂層の数は、それぞれがウエハ間に介在する接着剤層の合計数と同じである。 A third aspect of the present invention provides a semiconductor device. This semiconductor device has a laminated structure including a first wafer, a plurality of second wafers, a plurality of adhesive layers, and a multilayer resin portion. The first wafer has a first side and a second side opposite the first side. The plurality of second wafers are each thinner than the first wafer, positioned on the first surface side of the first wafer, and arranged in the thickness direction of the first wafer. Each of the plurality of adhesive layers is interposed between adjacent wafers to bond the wafers together. Each adhesive layer is cured, for example, under predetermined high-temperature conditions. The multilayer resin portion includes a plurality of resin layers stacked in the thickness direction of the first wafer, and is in close contact with the second surface of the first wafer. Each resin layer of the multilayer resin portion is, for example, cured under a predetermined high temperature condition. The number of resin layers contained in such a multilayer resin portion is the same as the total number of adhesive layers interposed between the wafers.
このような構成の半導体装置においては、例えば常温下にて、第1ウエハの第1面側に位置する各接着剤層の収縮応力が直接的または間接的に第1ウエハの第1面に作用するとともに、第1ウエハの第2面側に位置する多層樹脂部の収縮応力が第1ウエハの第2面に作用する。そして、本半導体装置において、第1ウエハの第1面側にある接着剤層の総数と、第2面側にある多層樹脂部に含まれる樹脂層の総数とは、同じである。そのため、本半導体装置においては、たとえ、第1および第2ウエハの厚さの差が大きくて、各接着剤層の収縮に対する各第2ウエハの抵抗が第1ウエハの抵抗よりも相当程度に小さい場合であっても、第1ウエハの第1面に作用する各接着剤層の総収縮応力(第1ウエハに対してその端部を第1面側へ変形させるように作用する)を、当該第1ウエハの第2面に作用する多層樹脂部の総収縮応力でもって減殺ないし相殺することが可能である。したがって、本半導体装置は、反りの発生を抑制するのに適する。WOWプロセスにおいては、積層されるウエハの数が増すほどウエハ積層体の反りの程度は累積して大きくなる傾向にあるものの、本半導体装置は、そのような反りの程度を抑制するのに適するのである。反りの発生を抑制するのに適した本半導体装置は、例えば更なる加工を要する場合に当該加工を高精度で実施しやすく、半導体素子の多層化された半導体装置として適切に製造しやすい。したがって、本半導体装置は、半導体素子の多層化を図るのに適する。 In the semiconductor device having such a configuration, for example, at normal temperature, the contraction stress of each adhesive layer located on the first surface side of the first wafer directly or indirectly acts on the first surface of the first wafer. At the same time, the contraction stress of the multi-layered resin portion positioned on the second surface side of the first wafer acts on the second surface of the first wafer. In this semiconductor device, the total number of adhesive layers on the first surface side of the first wafer is the same as the total number of resin layers included in the multilayer resin portion on the second surface side. Therefore, in the present semiconductor device, even if the thickness difference between the first and second wafers is large, the resistance of each second wafer to shrinkage of each adhesive layer is considerably smaller than that of the first wafer. Even in the case of the It is possible to reduce or cancel out the total shrinkage stress of the multilayer resin portion acting on the second surface of the first wafer. Therefore, this semiconductor device is suitable for suppressing the occurrence of warpage. In the WOW process, as the number of stacked wafers increases, the degree of warping of the wafer stack tends to accumulate. be. This semiconductor device, which is suitable for suppressing the occurrence of warpage, can be easily processed with high precision when further processing is required, and can be appropriately manufactured as a semiconductor device having multiple layers of semiconductor elements. Therefore, this semiconductor device is suitable for multilayering semiconductor elements.
図1から図9は、本発明の一の実施形態に係る半導体装置製造方法を表す。この製造方法は、半導体素子がその厚さ方向に集積された立体的構造を有する半導体装置を製造するための方法であり、図1から図9は製造過程を部分断面図で表すものである。 1 to 9 show a semiconductor device manufacturing method according to one embodiment of the present invention. This manufacturing method is for manufacturing a semiconductor device having a three-dimensional structure in which semiconductor elements are integrated in the thickness direction, and FIGS.
本半導体装置製造方法においては、まず、図1(a)に示すように、ウエハ11および補強ウエハ12Rが用意される(用意工程)。
In this semiconductor device manufacturing method, first, as shown in FIG. 1A, a
ウエハ11は、面11a、および、これとは反対の面11bを有する。ウエハ11は、面11aの側に各種の半導体素子(図示略)が既に作り込まれ且つ当該半導体素子に必要な配線構造等(図示略)が面11a上に既に形成されている、半導体ウエハである。ウエハ11をなすための半導体ウエハの構成材料としては、例えば、シリコン(Si)、ゲルマニウム(Ge)、炭化ケイ素(SiC)、ガリウムヒ素(GaAs)、窒化ガリウム(GaN)、およびインジウムリン(InP)が挙げられる。このようなウエハ11の厚さは、製造プロセス中の当該ウエハ11を含むウエハ積層体の強度を確保するという観点からは、好ましくは300μm以上、より好ましくは500μm以上、より好ましくは700μm以上である。後述の研削工程における研削時間の短縮化の観点からは、ウエハ11の厚さは、好ましくは1000μm以下、より好ましくは900μm以下、より好ましくは800μm以下である。
補強ウエハ12Rは、ウエハ12と、支持基板Sと、これらウエハ12および支持基板Sの間の仮接着剤層13とを含む積層構造を有する。
The reinforcing
ウエハ12は、面12a、および、これとは反対の面12bを有する。ウエハ12は、面12aの側に各種の半導体素子(図示略)が既に作り込まれ且つ当該半導体素子に必要な配線構造等(図示略)が面12a上に既に形成されている、半導体ウエハである。或いは、ウエハ12は、面12aの側に各種の半導体素子(図示略)が既に作り込まれたものであって、当該半導体素子に必要な配線構造等が面12a上に後に形成されるものであってもよい。ウエハ12をなすための半導体ウエハの構成材料としては、例えば、ウエハ11をなすための半導体ウエハの構成材料として上掲したものを採用することができる。また、ウエハ12は、上述のウエハ11よりも薄い。ウエハ12の厚さは、製造される半導体装置の薄型化や小型化の観点からは、好ましくは100μm以下、より好ましくは50μm以下、より好ましくは30μm以下、より好ましくは10μm以下である。作り込まれる半導体素子の特性を確保するという観点からは、ウエハ12の厚さは、好ましくは1μm以上、より好ましくは2μm以上、より好ましくは2.5μm以上である。
補強ウエハ12Rにおける支持基板Sは、薄いウエハ12を補強するためのものである。支持基板Sとしては、例えば、シリコンウエハやガラスウエハが挙げられる。支持基板Sの厚さは、補強要素としての機能を確保するという観点からは、好ましくは300μm以上、より好ましくは500μm以上、より好ましくは700μm以上である。支持基板Sの厚さは例えば800μm以下である。このような支持基板Sは、ウエハ12の面12aの側に仮接着剤層13を介して接合されている。
The supporting substrate S in the reinforcing
仮接着剤層13は、ウエハ12と支持基板Sとの間の、事後的に解除可能な仮の接着状態を、実現するためのものである。このような仮接着剤層13を形成するための接着剤としては、例えば、所定の温度領域では仮接着剤層13において粘着性ないし接着性を発現させる高分子材料であって当該温度領域を超える高温域に軟化点を有する高分子材料を含有して、ウエハ12を形成するための後記の研削加工に耐えうる接着力や、加熱を伴う後記のウエハ接合工程等に耐えうる耐熱性、後記の取外し工程を適切に行うための軽剥離機能を兼ね備える接着剤が、用いられる。仮接着剤層13形成用の接着剤としては、例えば、シリコーン系粘着剤、アクリル系粘着剤、または、ワックスタイプの接着剤を採用することができる。仮接着剤層13形成用の接着剤としては、特開2008-13589号公報、特開2008-13590号公報、または特開2008-49443号公報に記載のものを採用してもよい。以上のような仮接着剤層13の厚さは、例えば1~20μmである。
The temporary
このような構成の補強ウエハ12Rは、例えば次のような工程を経て、作製することができる。まず、図2(a)に示すように、支持基板S上に仮接着剤層13を形成する。具体的には、仮接着剤層13形成用の接着剤組成物を支持基板S上に例えばスピンコーティングによって塗布して仮接着剤組成物層を形成し、加熱によって当該組成物層を乾燥させて、仮接着剤層13を形成することができる。当該加熱の温度は例えば100~300℃であり、加熱時間は例えば30秒~30分間である。次に、図2(b)および図2(c)に示すように、支持基板Sとウエハ12’とを仮接着剤層13を介して接合する。ウエハ12’は、面12a、および、これとは反対の面12b’を有する。ウエハ12’は、面12aの側に各種の半導体素子(図示略)が既に作り込まれ且つ当該半導体素子に必要な配線構造等(図示略)が面12a上に既に形成されている、半導体ウエハである。本接合工程では、例えば、支持基板Sとウエハ12’とを仮接着剤層13を介して加圧しつつ貼り合わせた後、加熱を経て仮接着剤層2を固化させ、これら支持基板Sとウエハ12’とを仮接着剤層2によって接着させる。貼り合わせにおいて、加圧力は例えば300~5000g/cm2であり、温度は例えば30~200℃である。また、仮接着剤層13による接着において、加熱温度は例えば100~300℃であり、加熱時間は例えば30秒~30分間である。そして、ウエハ12’を薄化して、図2(d)に示すように上述のウエハ12を形成する。具体的には、支持基板Sに支持された状態にあるウエハ12’に対してその面12b’の側からグラインド装置を使用して研削加工を行うことによって、ウエハ12’を所定の厚さに至るまで薄化し、ウエハ12を形成することができる。以上のようにして、ウエハ12と、支持基板Sと、これらの間の仮接着剤層13とを含む積層構造の補強ウエハ12Rを作製することができる。補強ウエハ12Rにおけるウエハ12の面12bは、後記の接着剤層21との密着性の向上のためのシランカップリング剤処理等の表面処理が施されてもよい。
The reinforcing
本半導体装置製造方法においては、次に、例えばウエハ11の面11a上に、図1(b)に示すように接着剤層21が形成された後、図1(c)に示すように、当該ウエハ11と補強ウエハ12Rのウエハ12とが接着剤層21を介して接合される(ウエハ接合工程)。
In this semiconductor device manufacturing method, next, for example, an
接着剤層21は、ウエハ11,12間の接合状態を実現するためのものであり、熱硬化型接着剤よりなる。当該熱硬化型接着剤をなすための粘着剤主成分としては、例えば、ポリオルガノシルセスキオキサン、ベンゾシクロブテン(BCB)樹脂、およびノボラック系エポキシ樹脂が挙げられる。各種加熱条件や温度変動を含む本方法における温度環境に耐えうる良好な耐熱性や耐クラック性を実現するという観点からは、接着剤層21の形成には、ポリオルガノシルセスキオキサン含有熱硬化型接着剤を採用するのが好ましい。ポリオルガノシルセスキオキサン含有熱硬化型接着剤としては、例えば国際公開第2016/204114号に記載の接着剤を採用することができる。また、接着剤層21をなすための熱硬化型接着剤の耐熱性に関し、当該接着剤の熱分解温度は、好ましくは200℃以上、より好ましくは260℃以上、より好ましくは300℃以上である。熱分解温度は、示差熱熱重量同時測定装置を使用して行う熱重量分析によって得られる曲線、即ち、分析対象である試料についての所定昇温範囲での熱重量の温度依存性を表す曲線における、昇温過程初期の重量減少のない或いは一定割合でわずかに漸減している部分の接線と、昇温過程初期に続く昇温過程中期の有意な重量減少が生じている部分内にある変曲点での接線との交点が示す温度とする。示差熱熱重量同時測定装置としては、例えば、セイコーインスツル株式会社製の商品名「TG-DTA6300」を使用することができる。このような接着剤層21の形成においては、例えば、接着剤層21形成用の接着剤組成物をウエハ11の面11aにスピンコーティングによって塗布して接着剤組成物層を形成し、加熱によって当該組成物層を乾燥させて固化させる。このときの加熱温度は例えば50~150℃であり、加熱時間は例えば5~120分間である。このような接着剤層21の形成より前に、ウエハ11の面11aは、接着剤層21との密着性の向上のためのシランカップリング剤処理等の表面処理が施されてもよい。また、本実施形態では、ウエハ11の面11a上に接着剤層21を形成するのに代えて、ウエハ12の面12b上に接着剤層21を形成してもよい。
The
ウエハ接合工程においては、具体的には、ウエハ11と、補強ウエハ12Rないしウエハ12とを、接着剤層21を介して加圧しつつ貼り合せた後、加熱によって接着剤層21を硬化させる。貼り合わせにおいて、加圧力は例えば300~5000g/cm2であり、温度は例えば30~200℃である。接着剤層21の硬化において、加熱温度は例えば30~200℃であり、加熱時間は例えば5~120分間である。また、接着剤層21の厚さは、例えば0.5~20μmである。
Specifically, in the wafer bonding process, the
本半導体装置製造方法においては、次に、図1(d)に示すように樹脂層31が形成される(樹脂層形成工程)。樹脂層31は例えば硬化型の材料よりなり、樹脂層31の構成材料としては、例えば、上述の接着剤層21を形成するための接着剤と同じ組成の熱硬化型接着剤を採用することができる。樹脂層31の形成においては、例えば、樹脂層31形成用の接着剤組成物をウエハ11の面11bにスピンコーティングによって塗布して接着剤組成物層を形成し、加熱によって当該組成物層を乾燥させ且つ当該組成物中の硬化成分を硬化させる。このときの加熱温度は例えば30~200℃であり、加熱時間は例えば5~120分間である。このような樹脂層31の形成より前に、ウエハ11の面11bは、樹脂層31との密着性の向上のためのシランカップリング剤処理等の表面処理が施されてもよい。
In this semiconductor device manufacturing method, next, a
次に、ウエハ12と支持基板Sとの間における仮接着剤層13による仮接着状態が解除されて、図3に示すように、ウエハ12から支持基板Sが取り外される(取外し工程)。具体的には、所定の高温加熱によって接着力の低下する上述の仮接着剤層13に対して軽剥離化用の当該加熱を行った後、ウエハ12に対して支持基板Sを例えばスライドさせることによって、ウエハ12ないしこれを含むウエハ積層体から支持基板Sを分離して取り外すことができる。本工程において、加熱温度は例えば130~250℃であり、加熱時間は例えば30秒~15分間である。上述の補強ウエハ12Rにおけるウエハ12がその面12a側に絶縁膜や配線パターンを含む配線構造等を伴わないものである場合、本取外し工程の後、ウエハ12の面12a上に配線構造等が形成される。後記の取外し工程の後においても同様である。
Next, the temporary adhesive state by the temporary
次に、図4に示すように、取外し工程を経て得られるウエハ積層体において、異なるウエハ(ウエハ11とウエハ12)に形成されている半導体素子間の電気的接続のための貫通電極41が形成される。例えば、ウエハ12と接着剤層21とを貫通してウエハ11上の上記配線構造(図示略)に至る開口部の形成、当該開口部の内壁面への絶縁膜(図示略)の形成、絶縁膜表面へのバリア層(図示略)の形成、バリア層表面への電気めっき用シード層(図示略)の形成、および、電気めっき法による開口部内への銅など導電材料の充填を経るなどして、貫通電極41を形成することができる。貫通電極41により、ウエハ11の面11aの側に形成されている配線構造(図示略)と、ウエハ12の面12aの側に形成されている配線構造(図示略)とが、電気的に接続される。
Next, as shown in FIG. 4, through
本半導体装置製造方法においては、次に、上述のようにして得られるウエハ積層体におけるウエハ12の面12a上に例えば、図5(a)に示すように接着剤層21が形成された後、図5(b)に示すように、当該ウエハ12と新たな補強ウエハ12Rのウエハ12(追加のウエハ12)とが接着剤層21を介して接合される(ウエハ追加工程)。
In this semiconductor device manufacturing method, next, after the
ウエハ追加工程における接着剤層21の形成においては、例えば、接着剤層21形成用の接着剤組成物をウエハ接合体におけるウエハ12の面12aにスピンコーティングによって塗布して接着剤組成物層を形成し、加熱によって当該組成物層を固化させる。当該加熱の温度は例えば50~150℃であり、加熱時間は例えば5~120分間である。このような接着剤層21の形成より前に、ウエハ接合体におけるウエハ12の面12aは、接着剤層21との密着性の向上のためのシランカップリング剤処理等の表面処理が施されてもよい。
In forming the
ウエハ追加工程に供される補強ウエハ12Rは、追加のウエハ12と、支持基板Sと、これらの間の仮接着剤層13とを含む積層構造を有する。この補強ウエハ12Rの構成および作製手法については、ウエハ接合工程に関して上述した補強ウエハ12Rの構成および作製手法と同様である。ウエハ追加工程にて形成される上述の接着剤層21は、このような補強ウエハ12Rにおける追加のウエハ12の面12b上に形成されてもよい。
The
ウエハ追加工程においては、具体的には、ウエハ12と、新たな補強ウエハ12Rないし追加のウエハ12とを、接着剤層21を介して加圧しつつ貼り合せた後、加熱によって接着剤層21を硬化させる。貼り合わせにおいて、加圧力は例えば300~5000g/cm2であり、温度は例えば30~200℃である。接着剤層21の硬化において、加熱温度は例えば30~200℃であり、加熱時間は例えば5~120分間である。また、接着剤層21の厚さは、例えば0.5~20μmである。
Specifically, in the wafer addition process, after the
本半導体装置製造方法においては、次に、図5(c)に示すように、追加の樹脂層31が形成される(樹脂層追加工程)。樹脂層31は例えば硬化型の材料よりなり、樹脂層31の構成材料としては、例えば、上述の接着剤層21を形成するための接着剤と同じ組成の熱硬化型接着剤を採用することができる。樹脂層31の形成においては、例えば、樹脂層31形成用の接着剤組成物を、ウエハ11の面11b側に既に形成されている樹脂層31上にスピンコーティングによって塗布して接着剤組成物層を形成し、加熱によって当該組成物層を乾燥させ且つ当該組成物中の硬化成分を硬化させる。このときの加熱温度は例えば30~200℃であり、加熱時間は例えば5~120分間である。このような追加の樹脂層31の形成より前に、ウエハ11の面11b側に既に形成されている樹脂層31の表面は、追加の樹脂層31との密着性の向上のためのシランカップリング剤処理等の表面処理が施されてもよい。以上のような樹脂層追加工程により、ウエハ11の厚さ方向に積み重なる複数の樹脂層31を含んで面11b上に密着している多層樹脂部30が形成されることとなる。樹脂層追加工程は、ウエハ追加工程ごとに行われるところ、多層樹脂部30に含まれる樹脂層31の数は、それぞれがウエハ間に介在する接着剤層21の合計数と同じである。
In this semiconductor device manufacturing method, next, as shown in FIG. 5C, an
次に、補強ウエハ12Rにおけるウエハ12と支持基板Sとの間における仮接着剤層13による仮接着状態が解除されて、図6に示すように、図中最上位のウエハ12から支持基板Sが取り外される(取外し工程)。具体的には、図3を参照して上述した取外し工程と同様にして支持基板Sが取り外される。
Next, the temporary adhesive state by the temporary
次に、図7に示すように、取外し工程を経て得られるウエハ積層体において、異なるウエハに形成されている半導体素子間の電気的接続のための貫通電極41が形成される。例えば、追加のウエハ12とその直下の接着剤層21とを貫通してウエハ12上の上記配線構造(図示略)に至る開口部の形成、当該開口部の内壁面への絶縁膜(図示略)の形成、絶縁膜表面へのバリア層(図示略)の形成、バリア層表面への電気めっき用シード層(図示略)の形成、および、電気めっき法による開口部内への銅など導電材料の充填を経るなどして、貫通電極41を形成することができる。貫通電極41により、例えば、図中上位の追加のウエハ12の面12aの側に形成されている配線構造(図示略)と、図中下位のウエハ12の面12aの側に形成されている配線構造(図示略)とが、電気的に接続される。
Next, as shown in FIG. 7, through
本半導体装置製造方法においては、図5(a)および図5(b)を参照して上述したウエハ追加工程と、図5(c)を参照して上述した樹脂層追加工程と、図6を参照して上述した取外し工程と、図7を参照して上述した貫通電極形成工程とを含む一連の過程が、製造目的の半導体装置の半導体素子積層数に応じた所定の回数、行われる。樹脂層追加工程およびその後の取外し工程は、ウエハ追加工程ごとに行われる。図8には、当該一連の過程が2回行われて得られるウエハ積層体を一例として表す。 In this semiconductor device manufacturing method, the wafer addition step described above with reference to FIGS. 5A and 5B, the resin layer addition step described above with reference to FIG. A series of processes including the removal process described above with reference and the through electrode formation process described above with reference to FIG. 7 are performed a predetermined number of times according to the number of laminated semiconductor elements of the semiconductor device to be manufactured. The resin layer adding process and the subsequent removing process are performed for each wafer adding process. FIG. 8 shows, as an example, a wafer stack obtained by performing the series of steps twice.
本半導体装置製造方法においては、次に、図9に示すように研削工程が行われる。具体的には、ウエハ11の面11b側に対する研削加工によって多層樹脂部30を除去したうえで、ウエハ11を所定の厚さにまで薄化する。薄化後のウエハ11の厚さは、例えば5~400μmである。この後、最も後に積層されたウエハ12の面12a側にて外部接続用バンプ(図示略)を形成してもよい。或いは、薄化後のウエハ11を貫通してウエハ11の面11a側の配線構造(図示略)と電気的に接続している貫通電極(図示略)を形成し、当該貫通電極と電気的に接続している外部接続用バンプ(図示略)をウエハ11の面11b側に形成してもよい。
In this semiconductor device manufacturing method, next, a grinding step is performed as shown in FIG. Specifically, the
以上のようにして、半導体素子がその厚さ方向に多層化された半導体装置を製造することができる。この半導体装置は、ダイシングして個片化されてもよい。 As described above, a semiconductor device in which semiconductor elements are multi-layered in the thickness direction can be manufactured. This semiconductor device may be individualized by dicing.
本半導体装置製造方法における、図1(b)および図1(c)を参照して上述したウエハ接合工程では、仮接着剤層13を介して支持基板Sが接合された状態にある相対的に薄いウエハ12が、相対的に厚いウエハ11に対して接着剤層21を介して接合される。このようなウエハ接合工程を経て得られる、ウエハ11,12を含むウエハ積層体(ウエハ12に接合している支持基板Sを伴う)においては、例えば常温に降温した場合、硬化した接着剤層21の収縮に対するウエハ12それ自体の抵抗は、同接着剤層21の収縮に対するウエハ11の抵抗よりも、ウエハ12がウエハ11より薄いために、小さい。しかしながら、硬化した接着剤層21の収縮に対する抵抗について、ウエハ12に接合している支持基板Sがウエハ12を補い得る。たとえ、両ウエハ11,12の厚さの差が大きくて、硬化後の接着剤層21の収縮に対するウエハ12それ自体の抵抗がウエハ11の抵抗よりも相当程度に小さい場合であっても、ウエハ12におけるウエハ11接合側とは反対の側に接合している支持基板Sが、硬化後の接着剤層21の収縮に対する抵抗についてウエハ12を補うことが可能なのである。したがって、ウエハ接合工程を経て得られる当該ウエハ積層体(ウエハ12に接合している支持基板Sを伴う)においては、ウエハ11,12と接着剤層21との間の熱膨張率差およびウエハ11,12と接着剤層21との非対称的な積層構成に起因する、反りの発生が、抑制される。
In the wafer bonding step described above with reference to FIGS.
本半導体装置製造方法においては、図3を参照して上述したようにウエハ12から支持基板Sが分離されて取り外される工程(取外し工程)より前に、図1(d)を参照して上述したように、ウエハ11における面11b上に樹脂層31が形成される工程(樹脂層形成工程)が行われる。このような樹脂層形成工程とその後の取外し工程とを経て例えば常温下にあるウエハ積層体においては、硬化後の接着剤層21の収縮応力がウエハ11の面11aに作用するとともに、硬化後の樹脂層31の収縮応力がウエハ11の面11bに作用する。そのため、たとえ、両ウエハ11,12の厚さの差が大きくて、硬化後の接着剤層21の収縮に対するウエハ12の抵抗がウエハ11の抵抗よりも相当程度に小さい場合であっても、ウエハ11の面11aに作用する硬化後の接着剤層21の収縮応力(ウエハ11に対してその端部を面11a側へ変形させるように作用する)を、当該ウエハ11の面11bに作用する硬化後の樹脂層31の収縮応力でもって減殺ないし相殺することが可能である。したがって、樹脂層形成工程とその後の取外し工程とが行われるという上述の構成は、相対的に厚いウエハ11と、相対的に薄いウエハ12と、これらウエハ11,12間の接着剤層21とを含むウエハ積層体において、取外し工程を経た後の反りの発生を抑制するのに適する。そして、ウエハ11の面11aに作用する硬化後の接着剤層21の収縮応力を、ウエハ11の面11bに作用する硬化後の樹脂層31の収縮応力でもって相殺ないし充分に減殺するという観点からは、接着剤層21における熱膨張率(α1)と弾性率(E1)と厚さ(t1)とによって表現される、接着剤層21がその被着体に作用する応力に係るパラメータσ1(=α1×E1×t1)に対する、樹脂層31における熱膨張率(α2)と弾性率(E2)と厚さ(t2)とによって表現される、樹脂層31がその被着体に作用する応力に係るパラメータσ2(=α2×E2×t2)の比の値(σ2/σ1)は、好ましくは0.8~1.2、より好ましくは0.9~1.1、より好ましくは0.95~1.05である。
In this semiconductor device manufacturing method, before the step (removal step) of separating and removing the support substrate S from the
本半導体装置製造方法における、図5(a)および図5(b)を参照して上述したウエハ追加工程では、相対的に厚いウエハ11上にウエハ接合工程または先行のウエハ追加工程にて接着剤層21を介して接合されたウエハ12に対して、仮接着剤層13を介して支持基板Sが接合された状態にある相対的に薄い追加のウエハ12が、新たな接着剤層21を介して接合される。このようなウエハ追加工程を経て得られる、ウエハ11および複数のウエハ12を含むウエハ積層体(最も後に積層されたウエハ12に接合している支持基板Sを伴う)においては、例えば常温に降温した場合、硬化した各接着剤層21の収縮に対する各ウエハ12それ自体の抵抗は、同接着剤層21の収縮に対するウエハ11の抵抗よりも、各ウエハ12がウエハ11より薄いために、小さい。しかしながら、硬化した接着剤層21の収縮に対する抵抗について、補強ウエハ12Rにおける支持基板Sが各ウエハ12を補い得る。たとえ、ウエハ11と各ウエハ12との厚さの差が大きくて、硬化後の各接着剤層21の収縮に対する各ウエハ12それ自体の抵抗がウエハ11の抵抗よりも相当程度に小さい場合であっても、補強ウエハ12Rにおける支持基板Sが、硬化後の各接着剤層21の収縮に対する抵抗について各ウエハ12を補うことが可能なのである。したがって、各ウエハ追加工程を経て得られるウエハ積層体(最も後に積層されたウエハ12に接合している支持基板Sを伴う)においては、互いに異なる熱膨張率を示すウエハ11および複数のウエハ12と複数の接着剤層21との所定の非対称的な積層構成に起因する、反りの発生が、抑制される。
In the wafer adding process described above with reference to FIGS. 5A and 5B in this semiconductor device manufacturing method, an adhesive is applied onto the relatively
本半導体装置製造方法においては、ウエハ追加工程を経た補強ウエハ12Rにおけるウエハ12から支持基板Sが分離されて取り外される工程(取外し工程)より前に、ウエハ11の面11b側の樹脂層31上に追加の樹脂層31が形成される工程(樹脂層追加工程)が行われる。このような樹脂層追加工程とその後の取外し工程とを経て例えば常温下にあるウエハ積層体においては、ウエハ11の面11a側に位置する各接着剤層21の収縮応力が直接的または間接的にウエハ11の面11aに作用するとともに、ウエハ11の面11bに密着している多層樹脂部30の各樹脂層31の収縮応力が合してウエハ11の面11bに作用する。そして、製造プロセス中のウエハ積層体が補強ウエハ12Rの支持基板Sを伴わない状態において、ウエハ11の面11a側にある接着剤層21の総数と、面11b側にある樹脂層31の総数とは、同じである。そのため、たとえ、ウエハ11と各ウエハ12との厚さの差が大きくて、硬化後の各接着剤層21の収縮に対する各ウエハ12の抵抗がウエハ11の抵抗よりも相当程度に小さい場合であっても、ウエハ11の面11a側に作用する各接着剤層21の総収縮応力(ウエハ11に対してその端部を面11a側へ変形させるように作用する)を、当該ウエハ11の面11b側に作用する各樹脂層31の総収縮応力でもって減殺ないし相殺することが可能である。したがって、ウエハ追加工程ごとに樹脂層追加工程とその後の取外し工程とが行われるという上述の構成は、相対的に厚いウエハ11と、相対的に薄い複数のウエハ12と、それぞれがウエハ間に介在している複数の接着剤層21とを含むウエハ積層体において、取外し工程を経た後の反りの発生を抑制するのに適する。そして、ウエハ11の面11aに作用する各接着剤層21の総収縮応力を、ウエハ11の面11bに作用する多層樹脂部30ないし各樹脂層31の総収縮応力でもって相殺ないし充分に減殺するという観点からは、ウエハ追加工程ごとに追加的に形成される一の接着剤層21における熱膨張率(α1)と弾性率(E1)と厚さ(t1)とによって表現される、当該接着剤層21がその被着体に作用する応力に係るパラメータσ1(=α1×E1×t1)に対する、当該ウエハ追加工程に応じて行われる樹脂層追加工程で追加的に形成される一の樹脂層31における熱膨張率(α2)と弾性率(E2)と厚さ(t2)とによって表現される、当該樹脂層31がその被着体に作用する応力に係るパラメータσ2(=α2×E2×t2)の比の値(σ2/σ1)は、好ましくは0.8~1.2、より好ましくは0.9~1.1、より好ましくは0.95~1.05である。
In this semiconductor device manufacturing method, before the step (removing step) of separating and removing the supporting substrate S from the
以上のように、本半導体装置製造方法は、製造プロセス中のウエハ積層体において反りの発生を抑制するのに適する。WOWプロセスにおいては、積層されるウエハの数が増すほどウエハ積層体の反りの程度は累積して大きくなる傾向にあるものの、本半導体装置製造方法は、そのような反りの程度を抑制するのに適するのである。そして、製造プロセス中のウエハ積層体における反りの程度が小さいほど、当該ウエハ積層体に対する各種加工(例えば、貫通電極41を形成するための上記の各種加工)を高精度で実施しやすく、当該ウエハ積層体の多層化、ひいては、製造される半導体装置における半導体素子の多層化を、図りやすい。したがって、本半導体装置製造方法は、半導体素子の多層化を図るのに適する。そして、このような本半導体装置製造方法における上述の樹脂層形成工程を経て得られるウエハ積層体ないし半導体装置は、半導体素子の多層化を図るのに適するものである。 As described above, this semiconductor device manufacturing method is suitable for suppressing the occurrence of warpage in the wafer stack during the manufacturing process. In the WOW process, as the number of stacked wafers increases, the degree of warpage of the wafer stack tends to accumulate. It is suitable. Further, the smaller the degree of warpage in the wafer stack during the manufacturing process, the easier it is to perform various processing (for example, the above-described various processing for forming the through electrodes 41) on the wafer stack with high accuracy. It is easy to increase the number of layers in the laminated body and, in turn, increase the number of semiconductor elements in the semiconductor device to be manufactured. Therefore, this semiconductor device manufacturing method is suitable for multilayering semiconductor elements. The wafer laminate or semiconductor device obtained through the resin layer forming step in the present semiconductor device manufacturing method is suitable for multi-layering of semiconductor elements.
〔実施例1〕
〈接着剤組成物の作製〉
後記のようにして得られるエポキシ基含有のポリオルガノシルセスキオキサン100質量部と、プロピレングリコールモノメチルエーテルアセテート115質量部と、アンチモン系スルホニウム塩(商品名「SI-150L」,三新化学工業株式会社製)0.1質量部と、(4-ヒドロキシフェニル)ジメチルスルホニウムメチルサルファイト(商品名「サンエイドSI助剤」,三新化学工業株式会社製)0.01質量部とを混合し、接着剤組成物(接着剤組成物C)を得た。
[Example 1]
<Preparation of adhesive composition>
100 parts by mass of an epoxy group-containing polyorganosilsesquioxane obtained as described below, 115 parts by mass of propylene glycol monomethyl ether acetate, and an antimony-based sulfonium salt (trade name “SI-150L”, Sanshin Chemical Industry Co., Ltd. Company) 0.1 parts by mass and (4-hydroxyphenyl) dimethylsulfonium methyl sulfite (trade name “San-Aid SI Auxiliary”, manufactured by Sanshin Chemical Industry Co., Ltd.) 0.01 parts by mass are mixed and adhered. An adhesive composition (adhesive composition C) was obtained.
〈ポリオルガノシルセスキオキサンの合成〉
還流冷却器と、窒素ガス導入管と、撹拌装置と、温度計とを備えた300mLのフラスコ内で、窒素ガスを導入しながら、2-(3,4-エポキシシクロヘキシル)エチルトリメトキシシラン161.5mmol(39.79g)と、フェニルトリメトキシシラン9mmol(1.69g)と、溶媒としてのアセトン165.9gとを混合して50℃に昇温した。次に、当該混合物に、5%炭酸カリウム水溶液4.7g(炭酸カリウムとして1.7mmol)を5分かけて滴下し、続いて水1700mmol(30.6g)を20分かけて滴下した。滴下操作の間、混合物に著しい温度上昇は生じなかった。当該滴下操作の後、フラスコ内に窒素ガスを導入しながら、50℃で4時間、重縮合反応を行った。重縮合反応後の反応溶液中の生成物を分析したところ、数平均分子量は1900であり、分子量分散度は1.5であった。そして、静置されて冷却された反応溶液について、相分離によって生じる下層液(水相)が中性になるまで水洗を繰り返した後、上層液を分取し、1mmHgおよび40℃の条件で溶媒量が25質量%になるまで上層液から溶媒を留去し、無色透明の液状の生成物(エポキシ基含有ポリオルガノシルセスキオキサン)を得た。
<Synthesis of polyorganosilsesquioxane>
In a 300 mL flask equipped with a reflux condenser, a nitrogen gas inlet, a stirrer, and a thermometer, 161 of 2-(3,4-epoxycyclohexyl)ethyltrimethoxysilane was added while introducing nitrogen gas. 5 mmol (39.79 g), 9 mmol (1.69 g) of phenyltrimethoxysilane, and 165.9 g of acetone as a solvent were mixed and heated to 50°C. Next, 4.7 g of a 5% potassium carbonate aqueous solution (1.7 mmol as potassium carbonate) was added dropwise to the mixture over 5 minutes, followed by dropwise addition of 1700 mmol (30.6 g) of water over 20 minutes. No significant temperature rise occurred in the mixture during the dropping operation. After the dropping operation, a polycondensation reaction was performed at 50° C. for 4 hours while introducing nitrogen gas into the flask. Analysis of the product in the reaction solution after the polycondensation reaction revealed a number average molecular weight of 1,900 and a molecular weight dispersity of 1.5. Then, the reaction solution left to stand and cooled was repeatedly washed with water until the lower layer liquid (aqueous phase) generated by phase separation became neutral, and then the upper layer liquid was separated and subjected to solvent treatment under the conditions of 1 mmHg and 40°C. The solvent was distilled off from the upper layer liquid until the amount reached 25% by mass to obtain a colorless and transparent liquid product (epoxy group-containing polyorganosilsesquioxane).
〈ウエハ積層体の作製〉
まず、第1シリコンウエハおよび補強第2シリコンウエハを用意した。第1シリコンウエハは、直径が300mmであり、厚さが775μmであり、一方の面にシランカップリング剤処理を施したものである。第1シリコンウエハのシランカップリング剤処理においては、第1シリコンウエハの一方の面に対するシランカップリング剤(商品名「KBE403」,信越化学工業株式会社製)のスピンコーティングによる塗布、および、その後の120℃での5分間の加熱を行った。補強第2シリコンウエハは、次のようにして作製した。
<Fabrication of wafer laminate>
First, a first silicon wafer and a second reinforced silicon wafer were prepared. The first silicon wafer has a diameter of 300 mm and a thickness of 775 μm, and one surface thereof is treated with a silane coupling agent. In the silane coupling agent treatment of the first silicon wafer, a silane coupling agent (trade name “KBE403”, manufactured by Shin-Etsu Chemical Co., Ltd.) was applied to one surface of the first silicon wafer by spin coating, and then Heating at 120° C. for 5 minutes was performed. A reinforced second silicon wafer was produced as follows.
まず、支持基板たるシリコン基板(直径300mm,厚さ775μm)上に、仮接着剤層形成用の接着剤組成物をスピンコーティングによって塗布して仮接着剤組成物層を形成し、200℃での2分間の加熱とその後の230℃での4分間の加熱とを行って当該組成物層を乾燥させて、仮接着剤層を形成した。仮接着剤層形成用の接着剤組成物は、ジエチレングリコールジビニルエーテル0.24質量部と、p-ヒドロキシスチレン/スチレン共重合体(商品名「マルカリンカー CST-50」,p-ヒドロキシスチレンとスチレンとのモル比は50:50,重量平均分子量は4400,軟化点は150℃,丸善石油化学株式会社製)5.4質量部と、ポリビニルブチラール樹脂(商品名「エスレック KS-1」,分子量は2.7×104,軟化点が200℃の熱可塑性樹脂,積水化学工業株式会社製)1.8質量部と、ポリカプロラクトン(商品名「プラクセル H1P」,重量平均分子量は10000,軟化点が100℃の熱可塑性樹脂,株式会社ダイセル製)1.8質量部と、重合促進剤としてのトランス桂皮酸(pKaは4.44,和光純薬工業株式会社製)0.18質量部と、界面活性剤としてのフッ素系オリゴマー(商品名「F-554」,DIC株式会社製)0.045質量部と、溶剤としてのシクロヘキサノン22質量部とを混合して調製したものである。次に、シリコン基板と第2シリコンウエハ(直径300mm,厚さ775μm)とを仮接着剤層を介して接合した。具体的には、シリコン基板と第2シリコンウエハとを温度150℃および加圧力3000g/cm2の条件で加圧しつつ仮接着剤層を介して貼り合わせた後、230℃での5分間の加熱を経てシリコン基板と第2シリコンウエハとを仮接着剤層を介して接合した。次に、シリコン基板に支持された状態にある第2シリコンウエハに対してグラインド装置(株式会社ディスコ製)を使用して研削加工を行うことによって、第2シリコンウエハを厚さ10μmまで薄化した。次に、薄化された第2シリコンウエハの表面(研削加工面)にシランカップリング剤(商品名「KBE403」,信越化学工業株式会社製)をスピンコーティングによって塗布した後、120℃での5分間の加熱を行った(シランカップリング剤処理)。上述の補強第2シリコンウエハは、このようにして作製したものである。 First, on a silicon substrate (300 mm in diameter, 775 μm in thickness) serving as a supporting substrate, an adhesive composition for forming a temporary adhesive layer was applied by spin coating to form a temporary adhesive composition layer, which was heated at 200°C. The composition layer was dried by heating for 2 minutes followed by heating at 230° C. for 4 minutes to form a temporary adhesive layer. The adhesive composition for forming the temporary adhesive layer includes 0.24 parts by mass of diethylene glycol divinyl ether, p-hydroxystyrene/styrene copolymer (trade name "Marukalinker CST-50", p-hydroxystyrene and styrene The molar ratio is 50:50, the weight average molecular weight is 4400, the softening point is 150 ° C., manufactured by Maruzen Petrochemical Co., Ltd.) 5.4 parts by mass, and polyvinyl butyral resin (trade name “S-Lec KS-1”, molecular weight is 2 .7×10 4 , a thermoplastic resin having a softening point of 200° C., manufactured by Sekisui Chemical Co., Ltd.) and 1.8 parts by mass of polycaprolactone (trade name “PLAXEL H1P”, weight average molecular weight of 10,000, softening point of 100 ℃ thermoplastic resin, manufactured by Daicel Co., Ltd.) 1.8 parts by mass, trans cinnamic acid (pKa is 4.44, manufactured by Wako Pure Chemical Industries, Ltd.) 0.18 parts by mass as a polymerization accelerator, and surfactant It was prepared by mixing 0.045 parts by mass of a fluorine-based oligomer (trade name “F-554”, manufactured by DIC Corporation) as an agent and 22 parts by mass of cyclohexanone as a solvent. Next, the silicon substrate and a second silicon wafer (300 mm in diameter, 775 μm in thickness) were bonded via a temporary adhesive layer. Specifically, the silicon substrate and the second silicon wafer are pressed together via a temporary adhesive layer while applying pressure at a temperature of 150° C. and a pressure of 3000 g/cm 2 , and then heated at 230° C. for 5 minutes. Then, the silicon substrate and the second silicon wafer were bonded via the temporary adhesive layer. Next, the second silicon wafer was thinned to a thickness of 10 μm by grinding the second silicon wafer supported by the silicon substrate using a grinder (manufactured by Disco Co., Ltd.). . Next, a silane coupling agent (trade name “KBE403”, manufactured by Shin-Etsu Chemical Co., Ltd.) was applied by spin coating to the surface (grinding surface) of the thinned second silicon wafer, and then heated at 120°C for 5 minutes. A minute of heating was performed (silane coupling agent treatment). The above-mentioned reinforced second silicon wafer is produced in this way.
ウエハ積層体の作製においては、次に、第1シリコンウエハのシランカップリング剤処理面(第1面)に上記の接着剤組成物Cをスピンコーティングによって塗布して接着剤組成物層を形成した後、この組成物層を伴う第1シリコンウエハについて、80℃で4分間の加熱を行い、続いて100℃で2分間の加熱を行った。これにより、接着剤組成物層を乾燥させ、第1シリコンウエハの第1面上に厚さ2.5μmの接着剤層を形成した。次に、当該接着剤層付き第1シリコンウエハと、上述の補強ウエハにおける薄化ウエハとを、第1シリコンウエハ上の接着剤層を介して加圧しつつ貼り合わせた後、150℃で30分間の加熱を行い、続いて170℃で30分間の加熱を行い、これによって当該接着剤層を硬化させて接合した。貼り合わせは、温度50℃および加圧力3000g/cm2の条件で行った。 In the production of the wafer laminate, next, the adhesive composition C was applied to the silane coupling agent-treated surface (first surface) of the first silicon wafer by spin coating to form an adhesive composition layer. Afterwards, the first silicon wafer with this composition layer was heated at 80° C. for 4 minutes, followed by heating at 100° C. for 2 minutes. This dried the adhesive composition layer to form an adhesive layer with a thickness of 2.5 μm on the first surface of the first silicon wafer. Next, the first silicon wafer with the adhesive layer and the thinned wafer of the reinforcing wafer are bonded together while applying pressure via the adhesive layer on the first silicon wafer, and then at 150° C. for 30 minutes. followed by heating at 170° C. for 30 minutes to cure and join the adhesive layer. The bonding was performed under conditions of a temperature of 50° C. and a pressure of 3000 g/cm 2 .
ウエハ積層体の作製においては、次に、第1シリコンウエハにおける、第2シリコンウエハ接合面(第1面)とは反対の側の面(第2面)に樹脂層を形成した。具体的には、まず、第1シリコンウエハの第2面にシランカップリング剤(商品名「KBE403」,信越化学工業株式会社製)をスピンコーティングによって塗布した後、120℃での5分間の加熱を行った(シランカップリング剤処理)。次に、樹脂層形成用の接着剤組成物Cを第1シリコンウエハのシランカップリング剤処理面(第2面)にスピンコーティングによって塗布して接着剤組成物層を形成した後、80℃で4分間の加熱を行い、続いて100℃で2分間の加熱を行い、接着剤組成物層を乾燥させた。次に、この組成物層を伴う第1シリコンウエハについて、150℃で30分間の加熱を行い、続いて170℃で30分間の加熱を行った。これにより、接着剤組成物層を乾燥させ且つ硬化させて、第1シリコンウエハの第2面上に厚さ2.5μmの樹脂層を形成した。 In the production of the wafer laminate, next, a resin layer was formed on the surface (second surface) of the first silicon wafer opposite to the bonding surface (first surface) of the second silicon wafer. Specifically, first, a silane coupling agent (trade name “KBE403”, manufactured by Shin-Etsu Chemical Co., Ltd.) was first applied to the second surface of the first silicon wafer by spin coating, and then heated at 120° C. for 5 minutes. was performed (silane coupling agent treatment). Next, an adhesive composition C for forming a resin layer was applied to the silane coupling agent-treated surface (second surface) of the first silicon wafer by spin coating to form an adhesive composition layer, and then heated at 80°C. Heating was performed for 4 minutes, followed by heating at 100° C. for 2 minutes to dry the adhesive composition layer. Next, the first silicon wafer with this composition layer was heated at 150° C. for 30 minutes, followed by heating at 170° C. for 30 minutes. Thereby, the adhesive composition layer was dried and cured to form a resin layer having a thickness of 2.5 μm on the second surface of the first silicon wafer.
次に、支持基板たるシリコン基板と薄化された第2シリコンウエハとの間における仮接着剤層による仮接着状態を解除して、第2シリコンウエハからシリコン基板を取り外した。具体的には、235℃での5分間の加熱処理を経た後、第2シリコンウエハに対してシリコン基板を1mm/秒の相対速度でスライドさせて、第2シリコンウエハないしこれを含むウエハ積層体からシリコン基板を取り外した。その後、第2シリコンウエハ上の仮接着剤残渣をプロピレングリコールモノメチルエーテルを用いて洗浄除去した。以上のようにして、実施例1のウエハ積層体を作製した。 Next, the temporary adhesive state by the temporary adhesive layer between the silicon substrate serving as the support substrate and the thinned second silicon wafer was released, and the silicon substrate was removed from the second silicon wafer. Specifically, after undergoing a heat treatment at 235° C. for 5 minutes, the silicon substrate was slid against the second silicon wafer at a relative speed of 1 mm/sec to obtain a second silicon wafer or a wafer stack including the same. Removed the silicon substrate from the After that, the temporary adhesive residue on the second silicon wafer was washed off using propylene glycol monomethyl ether. As described above, the wafer laminate of Example 1 was produced.
本実施例のウエハ積層体について、形状測定装置(商品名「LTV-3000」,株式会社コベルコ科研製)を使用して、SEMI規格(具体的にはSEMI MF1451-0707)に定められるSORI(反り量)を測定したところ、9.5μmであった。本測定においては、測定対象物の自重たわみに関する補正を経て得られる当該測定対象物の表面形状データから最小二乗参照平面が算出され、前記表面形状データにおける当該最小二乗参照平面からの偏差の最大値と最小値との差分に、前記反り量は相当する。 For the wafer laminate of this example, using a shape measuring device (trade name "LTV-3000", manufactured by Kobelco Research Institute, Inc.), the SORI (warp Amount) was measured to be 9.5 μm. In this measurement, a least-squares reference plane is calculated from the surface shape data of the object to be measured, which is obtained by correcting the self-weight deflection of the object. and the minimum value.
〈膜厚測定〉
上記の接着剤組成物Cをシリコンウエハ(直径300mm,厚さ775μm)上にスピンコーティングによって塗布して接着剤組成物層を形成した。1回のスピンコーティングに供して使用した接着剤組成物Cは20gであり、スピンコーティングに係る回転速度は1200rpmとした。そして、基材上の接着剤組成物層に対し、80℃で4分間の加熱を行い、続いて100℃で2分間の加熱を行い、接着剤組成物層を乾燥させた。次に、150℃で30分間の加熱を行い、続いて170℃で30分間の加熱を行い、これにより、硬化した塗膜を基材上に形成した。形成された塗膜について、微細形状測定機(商品名「サーフコーダ ET 4000A」,株式会社小坂研究所製)を使用して厚さを測定したところ、2.5μmであった。実施例1の上述のウエハ積層体は、このような硬化塗膜を、第1および第2シリコンウエハを接合する接着剤層として含むのに加えて、第1シリコンウエハの第2面に密着している樹脂層としても含むものである。
<Film thickness measurement>
The above adhesive composition C was applied onto a silicon wafer (300 mm in diameter, 775 μm in thickness) by spin coating to form an adhesive composition layer. The amount of adhesive composition C used for one spin coating was 20 g, and the rotation speed for spin coating was 1200 rpm. Then, the adhesive composition layer on the substrate was heated at 80° C. for 4 minutes and then at 100° C. for 2 minutes to dry the adhesive composition layer. Next, heating was performed at 150° C. for 30 minutes, followed by heating at 170° C. for 30 minutes, thereby forming a cured coating film on the substrate. The thickness of the formed coating film was measured using a fine shape measuring machine (trade name: "Surfcorder ET 4000A", manufactured by Kosaka Laboratory Ltd.) and found to be 2.5 µm. In addition to including such a cured coating as an adhesive layer bonding the first and second silicon wafers, the above-described wafer stack of Example 1 adheres closely to the second surface of the first silicon wafer. It is also included as a resin layer.
〈熱膨張率測定〉
上記の接着剤組成物Cをシリコンウエハ(直径300mm,厚さ775μm)上にスピンコーティングによって塗布して接着剤組成物層を形成した後、基材上の接着剤組成物層に対し、80℃で4分間の加熱を行い、続いて100℃で2分間の加熱を行い、接着剤組成物層を乾燥させた。次に、150℃で30分間の加熱を行い、続いて170℃で30分間の加熱を行い、これにより、硬化した塗膜(厚さ2.5μm)を基材上に形成した。この塗膜について、熱膨張率測定装置(商品名「分光エリプソメータ」,SCI社製)を使用して測定される25℃から250℃までの膜厚データに基づき、熱膨張率を求めたところ、68ppm/℃であった。
<Thermal expansion coefficient measurement>
After applying the above adhesive composition C on a silicon wafer (diameter 300 mm, thickness 775 μm) by spin coating to form an adhesive composition layer, the adhesive composition layer on the substrate was heated at 80 ° C. for 4 minutes, followed by heating at 100° C. for 2 minutes to dry the adhesive composition layer. Next, heating was performed at 150° C. for 30 minutes, followed by heating at 170° C. for 30 minutes, thereby forming a cured coating film (2.5 μm thick) on the substrate. The coefficient of thermal expansion of this coating film was determined based on film thickness data from 25° C. to 250° C. measured using a thermal expansion coefficient measuring device (trade name “Spectroscopic Ellipsometer”, manufactured by SCI). It was 68 ppm/°C.
〈弾性率測定〉
上記の接着剤組成物Cをシリコンウエハ(直径300mm,厚さ775μm)上にスピンコーティングによって塗布して接着剤組成物層を形成した後、80℃で4分間の加熱を行い、続いて100℃で2分間の加熱を行い、接着剤組成物層を乾燥させた。次に、基材上の接着剤組成物層に対し、150℃で30分間の加熱を行い、続いて170℃で30分間の加熱を行い、これにより、硬化した塗膜(厚さ2.5μm)を基材上に形成した。この塗膜について、微小硬度計(商品名「ENT-2100」,株式会社エリオニクス製)を使用して弾性率を測定したところ、4.9GPaであった。
<Elastic modulus measurement>
After applying the above adhesive composition C on a silicon wafer (diameter 300 mm, thickness 775 μm) by spin coating to form an adhesive composition layer, heating was performed at 80 ° C. for 4 minutes, followed by 100 ° C. for 2 minutes to dry the adhesive composition layer. Next, the adhesive composition layer on the substrate is heated at 150° C. for 30 minutes, followed by heating at 170° C. for 30 minutes, thereby forming a cured coating film (2.5 μm thick). ) was formed on the substrate. The elastic modulus of this coating film was measured using a microhardness tester (trade name: ENT-2100, manufactured by Elionix Co., Ltd.) and found to be 4.9 GPa.
[比較例1]
第1シリコンウエハの第2面上への樹脂層の形成を行わないこと以外は実施例1のウエハ積層体と同様にして、比較例1のウエハ積層体を作製した。本比較例のウエハ積層体について、実施例1のウエハ積層体と同様にして、形状測定装置(商品名「LTV-3000」,株式会社コベルコ科研製)を使用して反り量を測定したところ、47.4μmであった。
[Comparative Example 1]
A wafer laminate of Comparative Example 1 was produced in the same manner as the wafer laminate of Example 1, except that the resin layer was not formed on the second surface of the first silicon wafer. For the wafer laminate of this comparative example, the amount of warpage was measured using a shape measuring device (trade name "LTV-3000", manufactured by Kobelco Research Institute, Inc.) in the same manner as for the wafer laminate of Example 1. It was 47.4 μm.
[評価]
実施例1のウエハ積層体では、比較例1のウエハ積層体と比較して、反りが約1/5に低減された。また、実施例1のウエハ積層体において、ウエハ間の接着剤層の厚さ(t1)は上述のように2.5μmであり、且つ、上述の熱膨張率測定および弾性率測定の結果から理解できるように当該接着剤層ないし塗膜の熱膨張率(α1)は68ppm/℃であり且つ弾性率(E1)は4.9GPaである。これとともに、実施例1のウエハ積層体において、第1シリコンウエハの第2面上に形成される樹脂層の厚さ(t2)は上述のように2.5μmであり、且つ、上述の熱膨張率測定および弾性率測定の結果から理解できるように当該樹脂層ないし塗膜の熱膨張率(α2)は68ppm/℃であり且つ弾性率(E2)は4.9GPaである。すなわち、実施例1のウエハ積層体において、ウエハ間の接着剤層がその被着体に作用する応力に係るパラメータσ1(=α1×E1×t1)に対する、第1シリコンウエハの第2面上の樹脂層がその被着体に作用する応力に係るパラメータσ2(=α2×E2×t2)の比の値(σ2/σ1)は、1である。したがって、実施例1のウエハ積層体においては、第1シリコンウエハの第1面に作用する硬化後の接着剤層の収縮応力が、第1シリコンウエハの第2面に作用する硬化後の樹脂層の収縮応力でもって充分に減殺されているのである。
[evaluation]
In the wafer stack of Example 1, the warp was reduced to about 1/5 compared with the wafer stack of Comparative Example 1. Further, in the wafer laminate of Example 1, the thickness (t 1 ) of the adhesive layer between the wafers was 2.5 μm as described above, and from the results of the above-described thermal expansion coefficient measurement and elastic modulus measurement, As can be seen, the coefficient of thermal expansion (α 1 ) of the adhesive layer or coating is 68 ppm/° C. and the elastic modulus (E 1 ) is 4.9 GPa. Along with this, in the wafer laminate of Example 1, the thickness (t 2 ) of the resin layer formed on the second surface of the first silicon wafer was 2.5 μm as described above, and the heat treatment described above was performed. As can be understood from the results of expansion coefficient measurement and elastic modulus measurement, the resin layer or coating film has a thermal expansion coefficient (α 2 ) of 68 ppm/°C and an elastic modulus (E 2 ) of 4.9 GPa. That is, in the wafer laminate of Example 1, the first silicon wafer for the parameter σ 1 (=α 1 ×E 1 ×t 1 ) relating to the stress that the adhesive layer between the wafers acts on the adherend. The ratio (σ 2 /σ 1 ) of the parameter σ 2 (=α 2 ×E 2 ×t 2 ) relating to the stress acting on the adherend by the resin layers on the two surfaces is one. Therefore, in the wafer laminate of Example 1, the shrinkage stress of the adhesive layer after curing acting on the first surface of the first silicon wafer causes the resin layer after curing acting on the second surface of the first silicon wafer. is sufficiently reduced by the shrinkage stress of .
S 支持基板
11 ウエハ(第1ウエハ)
11a 面(第1面)
11b 面(第2面)
12R 補強ウエハ(補強第2ウエハ)
12 ウエハ(第2ウエハ)
12a 面
12b 面
13 仮接着剤層
21 接着剤層
30 多層樹脂部
31 樹脂層
41 貫通電極
11a surface (first surface)
11b surface (second surface)
12R reinforced wafer (second reinforced wafer)
12 wafer (second wafer)
Claims (5)
前記第1ウエハにおける前記第1面に接着剤層を介して前記補強第2ウエハにおける前記第2ウエハを接合する工程と、
前記第1ウエハにおける前記第2面上に樹脂層を形成する工程と、
前記支持基板と前記第2ウエハとの間における前記仮接着剤層による仮接着状態を解除して前記支持基板を取り外す工程と、を含み、
前記接着剤層における熱膨張率(α 1 )と弾性率(E 1 )と厚さ(t 1 )とによって表現される、当該接着剤層がその被着体に作用する応力に係るパラメータσ 1 (=α 1 ×E 1 ×t 1 )に対する、前記樹脂層における熱膨張率(α 2 )と弾性率(E 2 )と厚さ(t 2 )とによって表現される、当該樹脂層がその被着体に作用する応力に係るパラメータσ 2 (=α 2 ×E 2 ×t 2 )の比の値(σ 2 /σ 1 )は、0.8~1.2である半導体装置製造方法。 A first wafer having a first side and a second side opposite to the first side, a second wafer thinner than the first wafer, a support substrate, and temporary bonding between the second wafer and the support substrate providing a reinforced second wafer having a laminated structure including an agent layer;
bonding the second wafer of the reinforcing second wafer to the first surface of the first wafer via an adhesive layer;
forming a resin layer on the second surface of the first wafer;
and removing the support substrate by releasing the temporary adhesive state between the support substrate and the second wafer by the temporary adhesive layer ,
A parameter σ 1 related to the stress that the adhesive layer exerts on its adherend, expressed by the coefficient of thermal expansion (α 1 ), elastic modulus (E 1 ), and thickness (t 1 ) of the adhesive layer The resin layer is expressed by the coefficient of thermal expansion (α 2 ), the elastic modulus (E 2 ), and the thickness (t 2 ) of the resin layer with respect to (=α 1 ×E 1 ×t 1 ). A method of manufacturing a semiconductor device, wherein a ratio (σ 2 /σ 1 ) of a parameter σ 2 (=α 2 ×E 2 ×t 2 ) relating to stress acting on an object is 0.8 to 1.2 .
前記ウエハ追加工程ごとに行われる少なくとも一つの、前記第1ウエハの前記第2面側の樹脂層上に追加の樹脂層を形成する工程と、
前記ウエハ追加工程ごとに行われる少なくとも一つの、前記支持基板と前記第2ウエハとの間における前記仮接着剤層による仮接着状態を解除して前記支持基板を取り外す工程と、を更に含み、
前記ウエハ追加工程ごとに追加的に形成される一の接着剤層における熱膨張率(α 1 )と弾性率(E 1 )と厚さ(t 1 )とによって表現される、当該接着剤層がその被着体に作用する応力に係るパラメータσ 1 (=α 1 ×E 1 ×t 1 )に対する、当該ウエハ追加工程に応じて行われる樹脂層追加工程で追加的に形成される一の樹脂層における熱膨張率(α 2 )と弾性率(E 2 )と厚さ(t 2 )とによって表現される、当該樹脂層がその被着体に作用する応力に係るパラメータσ 2 (=α 2 ×E 2 ×t 2 )の比の値(σ 2 /σ 1 )は、0.8~1.2である、請求項1に記載の半導体装置製造方法。 The second wafer in the reinforced second wafer having a laminated structure including a second wafer thinner than the first wafer, a support substrate, and a temporary adhesive layer between the second wafer and the support substrate, at least one wafer addition step of bonding to a second wafer on the wafer via an adhesive layer;
forming an additional resin layer on at least one resin layer on the second surface side of the first wafer;
At least one step of removing the support substrate by canceling the temporary adhesive state by the temporary adhesive layer between the support substrate and the second wafer, which is performed for each of the wafer addition steps ;
The adhesive layer , which is expressed by the coefficient of thermal expansion (α 1 ), the modulus of elasticity (E 1 ), and the thickness (t 1 ) of the adhesive layer additionally formed in each wafer addition process, is One resin layer additionally formed in the resin layer adding process performed according to the wafer adding process with respect to the parameter σ 1 (=α 1 ×E 1 ×t 1 ) related to the stress acting on the adherend A parameter σ 2 ( = α 2 × _ _ 2. The method of manufacturing a semiconductor device according to claim 1, wherein the ratio (σ 2 /σ 1 ) of E 2 ×t 2 ) is 0.8 to 1.2 .
前記第1ウエハの前記第1面側に位置し、且つ、当該第1ウエハより薄い、第2ウエハと、
前記第1および第2ウエハの間に介在している接着剤層と、
前記第1ウエハにおける前記第2面上に密着している樹脂層と、を含む積層構造を有し、
前記接着剤層における熱膨張率(α 1 )と弾性率(E 1 )と厚さ(t 1 )とによって表現される、当該接着剤層がその被着体に作用する応力に係るパラメータσ 1 (=α 1 ×E 1 ×t 1 )に対する、前記樹脂層における熱膨張率(α 2 )と弾性率(E 2 )と厚さ(t 2 )とによって表現される、当該樹脂層がその被着体に作用する応力に係るパラメータσ 2 (=α 2 ×E 2 ×t 2 )の比の値(σ 2 /σ 1 )は、0.8~1.2である半導体装置。 a first wafer having a first side and a second side opposite the first side;
a second wafer located on the first surface side of the first wafer and thinner than the first wafer;
an adhesive layer interposed between the first and second wafers;
and a resin layer in close contact with the second surface of the first wafer ,
A parameter σ 1 related to the stress that the adhesive layer exerts on its adherend, expressed by the coefficient of thermal expansion (α 1 ), elastic modulus (E 1 ), and thickness (t 1 ) of the adhesive layer The resin layer is expressed by the coefficient of thermal expansion (α 2 ), the elastic modulus (E 2 ), and the thickness (t 2 ) of the resin layer with respect to (=α 1 ×E 1 ×t 1 ). A semiconductor device in which a ratio (σ 2 /σ 1 ) of a parameter σ 2 (=α 2 ×E 2 ×t 2 ) relating to stress acting on an adherent is 0.8 to 1.2 .
それぞれが前記第1ウエハより薄く、且つ、前記第1ウエハの前記第1面側に位置して当該第1ウエハの厚さ方向に並んでいる、複数の第2ウエハと、
それぞれが、隣り合うウエハ間に介在して当該ウエハどうしを接合している、複数の接着剤層と、
前記第1ウエハの厚さ方向に積み重なる、前記接着剤層の総数と同数の樹脂層、を含み、且つ、前記第1ウエハにおける前記第2面上に密着している、多層樹脂部と、を含む積層構造を有し、
前記第1ウエハの前記第1面側からm番目(mは、1から前記複数の接着剤層の数の間の整数である)の接着剤層における熱膨張率(α 1 )と弾性率(E 1 )と厚さ(t 1 )とによって表現される、当該接着剤層がその被着体に作用する応力に係るパラメータσ 1 (=α 1 ×E 1 ×t 1 )に対する、前記第1ウエハの前記第2面側からn番目(nは、前記mと同じ整数である)の樹脂層における熱膨張率(α 2 )と弾性率(E 2 )と厚さ(t 2 )とによって表現される、当該樹脂層がその被着体に作用する応力に係るパラメータσ 2 (=α 2 ×E 2 ×t 2 )の比の値(σ 2 /σ 1 )は、0.8~1.2である半導体装置。 a first wafer having a first side and a second side opposite the first side;
a plurality of second wafers, each thinner than the first wafer, positioned on the first surface side of the first wafer and arranged in the thickness direction of the first wafer;
a plurality of adhesive layers, each interposed between and bonding adjacent wafers;
a multi-layered resin portion including resin layers stacked in the thickness direction of the first wafer, the same number as the total number of the adhesive layers, and in close contact with the second surface of the first wafer; has a laminated structure containing
The coefficient of thermal expansion (α 1 ) and the modulus of elasticity ( E 1 ) and thickness ( t 1 ) , the first _ Expressed by the coefficient of thermal expansion (α 2 ), the modulus of elasticity (E 2 ), and the thickness (t 2 ) of the n-th (n is the same integer as m) resin layer from the second surface side of the wafer The value of the ratio (σ 2 /σ 1 ) of the parameter σ 2 (=α 2 ×E 2 ×t 2 ) related to the stress that the resin layer acts on the adherend is 0.8 to 1. 2 semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018199007A JP7143182B2 (en) | 2018-10-23 | 2018-10-23 | Semiconductor device manufacturing method and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018199007A JP7143182B2 (en) | 2018-10-23 | 2018-10-23 | Semiconductor device manufacturing method and semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020068250A JP2020068250A (en) | 2020-04-30 |
JP7143182B2 true JP7143182B2 (en) | 2022-09-28 |
Family
ID=70388608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018199007A Active JP7143182B2 (en) | 2018-10-23 | 2018-10-23 | Semiconductor device manufacturing method and semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7143182B2 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001085453A (en) | 1999-09-10 | 2001-03-30 | Rohm Co Ltd | Method of manufacturing semiconductor device |
JP2014013801A (en) | 2012-07-03 | 2014-01-23 | Tokyo Ohka Kogyo Co Ltd | Laminated body |
WO2018075444A1 (en) | 2016-10-21 | 2018-04-26 | Raytheon Company | Transfer method providing thermal expansion matched devices |
WO2018083961A1 (en) | 2016-11-01 | 2018-05-11 | 信越化学工業株式会社 | Method for transferring device layer to transfer substrate and highly heat conductive substrate |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0824099B2 (en) * | 1989-05-26 | 1996-03-06 | 日本電気株式会社 | Alignment device |
-
2018
- 2018-10-23 JP JP2018199007A patent/JP7143182B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001085453A (en) | 1999-09-10 | 2001-03-30 | Rohm Co Ltd | Method of manufacturing semiconductor device |
JP2014013801A (en) | 2012-07-03 | 2014-01-23 | Tokyo Ohka Kogyo Co Ltd | Laminated body |
WO2018075444A1 (en) | 2016-10-21 | 2018-04-26 | Raytheon Company | Transfer method providing thermal expansion matched devices |
WO2018083961A1 (en) | 2016-11-01 | 2018-05-11 | 信越化学工業株式会社 | Method for transferring device layer to transfer substrate and highly heat conductive substrate |
Also Published As
Publication number | Publication date |
---|---|
JP2020068250A (en) | 2020-04-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9334424B2 (en) | Temporary adhesive for wafer processing, member for wafer processing using the same, wafer processed body, and method for producing thin wafer | |
TWI525171B (en) | Wafer processed body, wafer processing member, temporary processing material for wafer processing, and manufacturing method of thin wafer | |
TWI693269B (en) | Wafer processing body, temporary bonding material for wafer processing, and method for manufacturing thin wafer | |
KR102534496B1 (en) | Temporary adhering method and method for manufacturing thin wafer | |
CN105470188B (en) | Wafer processing body, temporary adhesive material for wafer processing, and method for manufacturing thin wafer | |
KR102494875B1 (en) | Wafer processing temporary bonding arrangement, wafer processing laminate, and thin wafer manufacturing method | |
TWI779232B (en) | Manufacturing method of thin wafer | |
JP5902114B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2006100784A (en) | Adhesive film for semiconductor use and semiconductor device using this film | |
JP3754700B1 (en) | Adhesive film for semiconductor and semiconductor device using the same | |
JP7143182B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP2019151696A (en) | Resin composition, resin film, and resin film sheet, for temporary-fixing | |
TWI728958B (en) | Photosensitive adhesive composition and semiconductor device | |
JP7285059B2 (en) | Semiconductor device manufacturing method | |
JP7324049B2 (en) | semiconductor equipment | |
TW202105489A (en) | Production method for semiconductor device, die-bonding film, and dicing/die-bonding integrated adhesive sheet | |
US11791284B2 (en) | Semiconductor device manufacturing method | |
TWI814968B (en) | Resin composition for temporary fixation, resin film for temporary fixation, sheet for temporary fixation, and method for manufacturing semiconductor device | |
WO2023058481A1 (en) | Method for manufacturing electronic component device | |
TW202230484A (en) | Method for manufacturing semiconductor device | |
KR102021302B1 (en) | Method for Manufacturing Device Substrate and Semiconductor Device | |
TW202230672A (en) | Method for manufacturing semiconductor device | |
JP2023055187A (en) | Manufacturing method of electronic component device | |
TW202344645A (en) | Protection tape and manufacturing method of semiconductor device | |
TW202044376A (en) | Wafer bonding film and manufacturing method capable of facilitating subsequent semiconductor packaging processing process and greatly improving overall processing efficiency and product yield |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210810 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220628 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220630 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220824 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220906 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220914 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7143182 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |