JP7138969B2 - 柱状半導体装置と、その製造方法 - Google Patents

柱状半導体装置と、その製造方法 Download PDF

Info

Publication number
JP7138969B2
JP7138969B2 JP2020524418A JP2020524418A JP7138969B2 JP 7138969 B2 JP7138969 B2 JP 7138969B2 JP 2020524418 A JP2020524418 A JP 2020524418A JP 2020524418 A JP2020524418 A JP 2020524418A JP 7138969 B2 JP7138969 B2 JP 7138969B2
Authority
JP
Japan
Prior art keywords
strip
material layer
shaped
semiconductor pillar
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020524418A
Other languages
English (en)
Other versions
JPWO2020202554A1 (ja
Inventor
富士雄 舛岡
望 原田
イーソ リ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Publication of JPWO2020202554A1 publication Critical patent/JPWO2020202554A1/ja
Application granted granted Critical
Publication of JP7138969B2 publication Critical patent/JP7138969B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0823—Several active elements per pixel in active matrix panels used to establish symmetry in driving, e.g. with polarity inversion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、柱状半導体装置と、その製造方法に関する。
近年、ＬＳＩ（Large Scale Integration)に３次元構造トランジスタが使われている。その中で、柱状半導体装置であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化、高性能化が求められている。
通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
図９に、ＮチャネルＳＧＴの模式構造図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１２０（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層１２１ａ、１２１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）が形成されている。このソース、ドレインとなるＮ+層１２１ａ、１２１ｂ間のＳｉ柱１２０の部分がチャネル領域１２２となる。このチャネル領域１２２を囲むようにゲート絶縁層１２３が形成されている。このゲート絶縁層１２３を囲むようにゲート導体層１２４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ+層１２１ａ、１２１ｂ、チャネル領域１２２、ゲート絶縁層１２３、ゲート導体層１２４が、全体として柱状に形成される。このため、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ+層の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
図１０に、ＳＲＡＭセル（Static Random Access Memory）回路図を示す。本ＳＲＡＭセル回路は２個のインバータ回路を含んでいる。１つのインバータ回路は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐｃ１と、駆動トランジスタとしてのＮチャネルＳＧＴ_Ｎｃ１と、から構成されている。もう１つのインバータ回路は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐｃ２と、駆動トランジスタとしてのＮチャネルＳＧＴ_Ｎｃ２と、から構成されている。ＰチャネルＳＧＴ_Ｐｃ１のゲートとＮチャネルＳＧＴ_Ｎｃ１のゲートが接続されている。ＰチャネルＳＧＴ_Ｐｃ２のドレインとＮチャネルＳＧＴ_Ｎｃ２のドレインが接続されている。ＰチャネルＳＧＴ_Ｐｃ２のゲートとＮチャネルＳＧＴ_Ｎｃ２のゲートが接続されている。ＰチャネルＳＧＴ_Ｐｃ１のドレインとＮチャネルＳＧＴ_Ｎｃ１のドレインが接続されている。
図１０に示すように、ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２のソースは電源端子Ｖｄｄに接続されている。そして、ＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２のソースはグランド端子Ｖｓｓに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２が２つのインバータ回路の両側に配置されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２のゲートはワード線端子ＷＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ１、ＰチャネルＳＧＴ_Ｐｃ１のドレインとビット線端子ＢＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ２のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ２、ＰチャネルＳＧＴ_Ｐｃ２のドレインと反転ビット線端子ＢＬＲｔに接続されている。このようにＳＲＡＭセルを有する回路は、２個のＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２と、４個のＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２、ＳＮ１、ＳＮ２とからなる合計６個のＳＧＴから構成されている（例えば、特許文献２を参照）。また、駆動用トランジスタを複数個、並列接続させて、ＳＲＡＭ回路の高速化を図れる。通常、ＳＲＡＭのメモリセルを構成するＳＧＴは、それぞれ、異なる半導体柱に形成されている。ＳＲＡＭセル回路の高集積化は、どのようにして、複数個のＳＧＴからなるＳＲＡＭセル面積を小さくするかである。
特開平２－１８８９６６号公報 米国特許出願公開第２０１０／０２１９４８３号明細書
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) C.Y.Ting，V.J.Vivalda，and H.G.Schaefer:"Study of planarized sputter-deposited SiO2"，J.Vac.Sci. Technol. 15(3)，p.p.1105-1112，May/June (1978) A.Raley, S.Thibaut, N. Mohanty, K. Subhadeep, S. Nakamura, etal. : "Self-aligned quadruple patterning integration using spacer on spacer pitch splitting at the resist level for sub-32nm pitch applications" Proc. Of SPIE Vol.9782, 2016
ＳＧＴを用いたＳＲＡＭ回路の高集積化が求められている。
本発明の観点に係る、柱状半導体装置の製造方法は、
基板上に、６個または８個のＳＧＴ（Surrounding Gate Transistor）より１つのセル領域を構成するＳＲＡＭ（Static Random Access Memory）回路の形成において、
半導体層上に、第１の材料層を形成する工程と、
前記セル領域において、前記第１の材料層上に、平面視で、第１の方向に、互いに平行し、且つ分離した４本または５本の帯状の第１マスク材料層を形成する工程と、
前記帯状の第１マスク材料層の下方、または上方に、前記セル領域において、平面視で、前記第１の方向に直交し、且つ互いに平行し、且つ分離した２本の帯状の第２マスク材料層が形成された状態で、
前記帯状の第１マスク材料層と、前記帯状の第２マスク材料層と、が重なった部分に、前記第１材料層と、前記帯状の第１マスク材料層と、前記帯状の第２のマスク材料層との、一部または全てからなる第３のマスク材料層を形成する工程と、
前記第３のマスク材料層をマスクに、前記半導体層をエッチングして、第１の線上に並んだ第１の組の半導体柱と、前記第１の線に平行した第２の線上に並んだ第２の組の半導体柱と、を形成する工程と、
前記第１の組の半導体柱の内の、前記第１の線上の一方の端に、第１の半導体柱があり、前記第２の組の半導体柱の内の、前記第２の線上にあって、且つ前記一方の端と反対の端に、第２の半導体柱があり、前記第１の線と直交する前記第１の半導体柱の中心を通る第１の中心線と、前記第２の線と、が交わる点に中心を持つ第３の半導体柱があり、 前記第２の線と直交する前記第２の半導体柱の中心を通る第２の中心線と、前記第１の線と、が交わる点に中心を持つ第４の半導体柱があり、前記第１の線上に中心を有し、且つ前記第４の半導体柱に隣り合った第５の半導体柱があり、前記第２の線上に中心を有し、且つ前記第３の半導体柱に隣り合った第６の半導体柱がある、配置に形成され、
平面視において、前記第６の半導体柱の、前記第１の中心線に平行した２つの外周接線の内側を延長した幅の中に、前記第１の組の半導体柱がない第１の半導体柱不在領域があり、前記第５の半導体柱の、前記第２の中心線に平行した２つの外周接線の内側を延長した幅の中に、前記第２の組の半導体柱がない第２の半導体柱不在領域がある配置に形成され、
前記第１の組の半導体柱と、前記第２の組の半導体柱を囲んでゲート絶縁層を形成する工程と、
前記第３の半導体柱と、前記第６の半導体柱と、の前記ゲート絶縁層を囲み、繋がった第１のゲート導体層と、前記第４の半導体柱と、前記第５の半導体柱との、前記ゲート絶縁層と、を囲み繋がった第２のゲート導体層と、前記第１の半導体柱の前記ゲート絶縁層を囲んだ第３のゲート導体層と、前記第２の半導体柱の前記ゲート絶縁層を囲んだ第４のゲート導体層とを形成する工程と、
前記第１の組の半導体柱の、底部に繋がって形成した第１の不純物領域と、前記第１のゲート導体層と、を接続する第１のコンタクトホールを、前記第１の半導体柱不在領域上に形成し、前記第２の組の半導体柱の、底部に繋がって形成した第２の不純物領域と、前記第２のゲート導体層と、を接続する第２のコンタクトホールを、前記第２の半導体柱不在領域上に形成し、
前記第１のゲート導体層が、垂直方向において、前記第３の半導体柱と、前記第６の半導体柱との、第１のチャネル領域の側面全体で接し、前記第２のゲート導体層が、垂直方向において、前記第４の半導体柱と、前記第５の半導体柱との、第２のチャネル領域の側面全体で接して形成されている、
ことを特徴とする。
前記製造方法は、
前記第１の組の半導体柱と、前記第２の組の半導体柱と、を形成すると同時に、前記第１の半導体不在領域と、前記第２の半導体不在領域に、第７の半導体柱と、第８の半導体柱を形成して、その後に、前記第７の半導体柱と、前記第８の半導体柱を除去して、前記第１の半導体柱不在領域と、前記第２の半導体柱不在領域と、を形成する、
ことが望ましい。
前記製造方法は、
前記第１の半導体柱不在領域と、前記第２の半導体柱不在領域の、前記第１材料層、前記帯状の第１マスク材料層、前記帯状の第２マスク材料層の、いずれか、または全てを、前記第１の組の半導体柱と、前記第２の組の半導体柱と、の形成工程の前に、除去して、前記第１の半導体柱不在領域と、前記第２の半導体柱不在領域と、を形成する、
ことが望ましい。
前記製造方法は、
前記帯状の第１のマスク材料層を形成する工程において、
前記第１の材料層上に、平面視において、前記第１の方向に直交した方向に伸び、第１の帯状材料層を、その頂部上に有する第２の帯状材料層を形成する工程と、
全体を覆って、下から第２の材料層と、第３の材料層と、を形成する工程と、
前記第２の材料層と、前記第３の材料層の上面位置が、前記第１の帯状材料層の上面位置となるように平滑化する工程と、
平滑化された前記第２の材料層の頂部に、平滑化された前記第３の材料層と、前記第１の帯状材料層と、の側面に挟まれた第３の帯状材料層を形成する工程と、
平滑化された前記第３の材料層を除去する工程と、
前記第１の帯状材料層と、前記第３の帯状材料層と、をマスクにして、前記第２の材料層をエッチングして、前記第２の帯状材料層の両側側面に接した、第４の帯状材料層を形成する工程と、
全体を覆って、下から第４の材料層と、第５の材料層と、を形成する工程と、
前記第４の材料層と、前記第５の材料層の上面位置が、前記第１の帯状材料層の上面位置となるように平滑化する工程と、
平滑化された前記第４の材料層の頂部に、平滑化された前記第５の材料層と、前記第３の帯状材料層と、の側面に挟まれた第５の帯状材料層を形成する工程と、
前記第５の材料層を除去する工程と、
前記第１の帯状材料層と、前記第３の帯状材料層と、前記第５の帯状材料層と、をマスクにして、前記第４の材料層をエッチングして、前記第４の帯状材料層の側面に接した、第６の帯状材料層を形成する工程と、
前記第３の帯状材料層と、前記第４の帯状材料層と、を除去する工程と、を少なくとも有する、
ことが望ましい。
前記製造方法は、
前記第３の帯状材料層を形成する工程において、
前記第１の帯状材料層と、平滑化された前記第３の材料層と、をマスクにして、前記第２の材料層の頂部をエッチングして、第１の凹部を形成する工程と、
前記第１の凹部を埋め、且つその上面位置が前記第１の帯状材料層の上面位置と同じくする前記第３の帯状材料層を形成する工程と、を有する、
ことが望ましい。
前記製造方法は、
前記第５の帯状材料層を形成する工程において、
前記第１の帯状材料層と、前記第３の帯状材料層と、前記第５の材料層と、をマスクにして、前記第４の材料層の頂部をエッチングして、第２の凹部を形成する工程と、
前記第２の凹部を埋め、且つその上面位置が前記第１の帯状材料層の上面位置と同じくする前記第５の帯状材料層を形成する工程と、を有する、
ことが望ましい。
前記製造方法は、
前記帯状の第３マスク材料層を形成する工程において、
平面視において、前記第１の方向に伸びた第８の帯状材料層を、その頂部上に有し第９の帯状材料層を形成する工程と、
全体を覆って、下から第６の材料層と、第７の材料層と、を形成する工程と、
前記第６の材料層と、前記第７の材料層の上面位置が、前記第８の帯状材料層の上面位置となるように平滑化する工程と、
前記第８の帯状材料層と、前記第７の材料層をマスクにして、平滑化された前記第６の材料層の頂部をエッチングして、第３の凹部を形成する工程と、
前記第３の凹部を埋め、且つその上面位置が前記第８の帯状材料層の上面位置と同じくする第１０の帯状材料層を形成する工程と、
前記第７の材料層を除去する工程と、
前記第８の帯状材料層と、前記第１０の帯状材料層と、をマスクにして、前記第６の材料層をエッチングして、前記第９の帯状材料層の両側側面に接した、第１１の帯状材料層を形成する工程と、
前記第８の帯状材料層と、前記第９の帯状材料層と、を除去する工程と、有し、
前記第１０の帯状材料層と、前記第１１の帯状材料層により、前記帯状の第３マスク材料層を形成する、
ことが望ましい。
前記製造方法は、
平面視において、前記第２の帯状材料層と、前記第４の帯状材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
ことが望ましい。
前記製造方法は、
前記帯状の第１マスク材料層を形成する工程において、
前記第１の方向に、互いに平行した、２本の帯状の第５マスク材料層と、帯状の第６マスク材料層と、を形成する工程と、
前記帯状の第５マスク材料層の両側に接して、平面視において同じ幅を持つ帯状の第７マスク材料層を形成し、前記帯状の第７マスク材料層の形成と同時に、前記帯状の第６マスク材料層の両側に接して、平面視において同じ幅を持つ帯状の第８マスク材料層を形成する工程と、
前記帯状の第５マスク材料層と、前記帯状の第６マスク材料層と、を除去する工程と、を有し、
前記帯状の第７マスク材料層と、前記帯状の第８マスク材料層とが、平面視において、離れて、形成され、
前記帯状の第７マスク材料層と、前記帯状の第８マスク材料層と、により前記帯状の第１マスク材料層が形成される、
ことが望ましい。
前記製造方法は、
前記帯状の第２マスク材料層を形成する工程において、
前記第１の方向に、互いに平行した、２本の帯状の第９マスク材料層と、帯状の第１０マスク材料層と、を形成する工程と、
前記帯状の第９マスク材料層の両側に接して、平面視において同じ幅を持つ帯状の第１１マスク材料層を形成し、前記帯状の第１１マスク材料層の形成と同時に、前記帯状の第１０マスク材料層の両側に接して、平面視において同じ幅を持つ帯状の第１２マスク材料層を形成する工程と、
前記帯状の第１１マスク材料層と、前記帯状の第１２マスク材料層と、の間と、両側とに、平面視において同じ幅の帯状の第１３マスク材料層を形成する工程と、
前記帯状の第１１マスク材料層と、前記帯状の第１２マスク材料層と、を除去する工程と、を有し、
前記帯状の第９マスク材料層と、前記帯状の第１０マスク材料層と、前記帯状の第１１マスク材料層と、前記帯状の第１２マスク材料層と、の間と形成された前記帯状の第１３マスク材料層と、により前記帯状の第１マスク材料層が形成される、
ことが望ましい。
前記製造方法は、
平面視において、前記帯状の第１１マスク材料層と、前記帯状の第１２マスク材料層と、の間の幅が、前記帯状の第９マスク材料層と、前記帯状の第１０マスク材料層と、の幅と異なって形成される、
ことが望ましい。
前記製造方法は、
前記基板上に、平面視において、前記ＳＲＡＭ回路と離れてある１つのロジック回路領域の形成にあって、
前記第１の方向に伸延する第１の線、または前記第１の線に直交する方向に、前記第７の半導体柱と、第８の半導体柱と、前記第９の半導体柱と、前記第１０の半導体柱と、の形成に並行した工程を行い、前記第７の半導体柱と、前記第８の半導体柱と、の間隔、もしくは、前記第９の半導体柱と、前記第１０の半導体柱との間隔と、同じ間隔を有して、互いに隣り合った第１１の半導体柱と、第１２の半導体柱と、を形成する工程と、
前記第１１の半導体柱と、前記第１２の半導体柱とを囲んだ第３のゲート導体層が、垂直方向において、前記第１１の半導体柱と、前記第１２の半導体柱と、の第３のチャネル領域の側面全体で接している、
ことが望ましい。
前記製造方法は、
前記帯状の第２のマスク材料層を形成する工程と並行して、前記第１の方向に伸延する第１の線、または前記第１の線に直交する方向に、少なくとも４本の第１２の帯状材料層を形成する工程と、
第１の除去領域を形成する工程に並行し、平面視において、前記第１２の帯状材料層の少なくとも１本の領域に半導体柱を形成しない領域を形成する工程と、
平面視において、前記半導体柱を形成しない領域に、前記第３のゲート導体層、または第１１の半導体柱と、第１２の半導体柱と、の底部に繋がった第５の不純物領域と、配線導体層と、を接続するための第３のコンタクトホールを形成する工程、とを有する、
ことが望ましい。
前記製造方法は、
前記第１のコンタクトホールが、平面視において、前記第６の半導体柱の、前記第１の中心線に平行した２つの外周接線の内側を延長した幅の中に、少なくとも一部が重なり、且つ前記第１の半導体柱と、前記第５の半導体柱と、の間にあり、
前記第２のコンタクトホールが、平面視において、前記第５の半導体柱の、前記第２の中心線に平行した２つの外周接線の内側を延長した幅の中に、少なくとも一部が重なり、前記第２の半導体柱と、前記第６の半導体柱と、の間にある、
ことが望ましい。
前記製造方法は、
前記第１の組の半導体柱の、各々の底部に繋がった前記第１の不純物領域と、を繋げる第１の接続領域と、前記第２の組の半導体柱の、各々の底部に繋がった前記第２の不純物領域と、を繋げる第２の接続領域と、が金属層、合金層、またはドナーまたはアクセプタ不純物原子を含んだ半導体層により形成される、
ことが望ましい。
本発明の第２の観点に係る柱状半導体装置は、
基板上に、平面視において、第１の線上に３個または４個並んだ第１の組のＳＧＴ(Surrounding Gate Transistor)と、前記第１の線上に平行した第２の線上に３個または４個並んだ第２の組のＳＧＴと、から１つのセルを構成するＳＧＴよりなるＳＲＡＭ（Static Random Access Memory）回路において、
前記第１の組のＳＧＴの内の、前記第１の線上の一方の端に、第１の選択ＳＧＴが前記基板上の第１の半導体柱にあり、
前記第２の組のＳＧＴの内の、前記第２の線上にあって、且つ前記一方の端と反対の端に、第２の選択ＳＧＴが前記基板上の第２の半導体柱にあり、
前記第１の線と直交する前記第１の半導体柱の中心を通る第１の中心線と、前記第２の線と、が交わる点に中心を持つ駆動用または負荷用の第３のＳＧＴの第３の半導体柱と、
前記第２の線と直交する前記第２の半導体柱の中心を通る第２の中心線と、前記第１の線と、が交わる点に中心を持つ駆動用または負荷用の第４のＳＧＴの第４の半導体柱と、
前記第１の線上に中心を有し、且つ前記第４の半導体柱に隣り合った駆動用、または負荷用の第５のＳＧＴの第５の半導体柱と、
前記第２の線上に中心を有し、且つ前記第３の半導体柱に隣り合った駆動用、または負荷用の第６のＳＧＴの第６の半導体柱と、
繋がった前記第３のＳＧＴと、前記第６のＳＧＴと、の第１のゲート導体層が、垂直方向において、前記第３の半導体柱と、前記第６の半導体柱との第１のチャネル領域全体の側面で接続しており、
平面視において、前記第６の半導体柱の、前記第１の中心線に平行した２つの外周接線の内側を延長した幅の中に、少なくとも一部が重なり、前記第１の半導体柱と、前記第４の半導体柱と、前記第５の半導体柱との各々の底部に接続した第１の不純物領域と、前記第１のゲート導体層と、を電気的に接続するための第１のコンタクトホールと、
繋がった前記第４のＳＧＴと、前記第５のＳＧＴと、の第２のゲート導体層が、垂直方向において、前記第４の半導体柱と、前記第５の半導体柱との第２のチャネル領域全体の側面で接続しており、
平面視において、前記第５の半導体柱の、前記第２の中心線に平行した２つの外周接線の内側を延長した幅の中に、少なくとも一部が重なり、前記第２の半導体柱と、前記第３の半導体柱と、前記第６の半導体柱との各々の底部に接続した第２の不純物領域と、前記第２のゲート導体層と、を電気的に接続するための第２のコンタクトホールと、を有している、
ことを特徴とする。
前記柱状半導体装置は、
前記第１の組のＳＧＴと、前記第２の組のＳＧＴと、がそれぞれ３個の前記ＳＧＴよりなる前記ＳＲＡＭ回路において、
前記第３のＳＧＴが駆動用であれば、前記第４のＳＧＴが駆動用であり、前記第５のＳＧＴと、前記第６のＳＧＴと、が負荷用であり、
また、第３のＳＧＴが負荷用であれば、前記第４のＳＧＴが負荷用であり、前記第５のＳＧＴと、前記第６のＳＧＴと、が駆動用である、
ことが望ましい。
前記柱状半導体装置は、
前記第１の組のＳＧＴと、前記第２の組のＳＧＴと、がそれぞれ４個のＳＧＴよりなる前記ＳＲＡＭ回路において、
前記第４の半導体柱、または第５の半導体柱に隣り合ってあり、且つその中心が、前記第１の線上にある第７のＳＧＴの第７の半導体柱と、
前記第３の半導体柱、または第６の半導体柱に隣り合ってあり、且つその中心が、前記第２の線上にある第８のＳＧＴの第８の半導体柱と、
前記第７のＳＧＴが駆動用であれば、前記第８のＳＧＴが駆動用である、
または、前記第７のＳＧＴが負荷用であれば、前記第８のＳＧＴが負荷用であり、
繋がった前記第３のＳＧＴと、前記第６のＳＧＴと、前記第８のＳＧＴの第３のゲート導体層が、垂直方向において、前記第３の半導体柱と、前記第６の半導体柱、前記第８のＳＧＴとの第３のチャネル領域全体の側面で接続しており、
平面視において、前記第１の中心線に平行した、前記第３の半導体柱、前記第６の半導体柱、前記第８の半導体柱の内の真ん中にある半導体柱の２つの外周接線の内側を延長した幅の中に、前記第１の半導体柱と、前記４の半導体柱と、前記第５の半導体柱と、前記第７の半導体柱の底部に接続した第３の不純物領域と、前記第３のゲート導体層と、を接続する第３のコンタクトホールと、
繋がった前記第４のＳＧＴと、前記第５のＳＧＴと、前記第７のＳＧＴの第４のゲート導体層が、垂直方向において、前記第４の半導体柱と、前記第５の半導体柱、前記第７のＳＧＴとの第４のチャネル領域全体の側面で接続しており、
平面視において、前記第１の中心線に平行した、前記第４の半導体柱、前記第５の半導体柱、第７の半導体柱の内の真ん中にある半導体柱の２つの外周接線の内側を延長した幅の中に、前記第２の半導体柱と、前記第３の半導体柱と、前記第６の半導体柱と、前記第８の半導体柱の底部に接続した第４の不純物領域と、前記第４のゲート導体層と、を接続する第４のコンタクトホールと、を有した、
ことが望ましい。
前記柱状半導体装置は、
平面視において、前記第１のコンタクトホールの前記第１の線と直交した中心線は、前記第１の半導体柱の中心と、前記第５の半導体柱の中心との、中間点より、片方にずれてあり、
平面視において、前記第２のコンタクトホールの前記第２の線と直交した中心線は、前記第２の半導体柱の中心と、前記第６の半導体柱の中心との、中間点より、前記片方と反対方向にずれ、
前記第１のコンタクトホールの中心線の前記第１の線上でのずれと、前記第２のコンタクトホールの中心線の前記第２の線上でのずれとが、同じ長さである、
ことが望ましい。
前記柱状半導体装置は、
前記基板上の、前記ＳＲＡＭ回路と離れにある１つ回路領域のロジック回路にあって、
前記第１の線と同じ方向、または前記第１の線に直交する方向に、少なくとも、前記第３の半導体柱と、前記第６の半導体柱と、の同じ間隔を有する第９の半導体柱と、第１０の半導体柱と、を有し、
前記第９の半導体柱に形成される第９のＳＧＴと、前記第１０の半導体柱に形成される第１０のＳＧＴとの、互いに繋がった第５のゲート導体層が、垂直方向において、前記第９の半導体柱と、前記第１０の半導体柱との第３のチャネル領域全体の側面で接続している、
ことが望ましい。
前記柱状半導体装置は、
平面視において、前記第９の半導体柱と、前記第１０の半導体柱の形状が、円形状、矩形状、または楕円状である、
ことが望ましい。
前記柱状半導体装置は、
平面視において、前記１つの回路領域の、前記第１の線と同じ方向、または前記第１の線に直交する方向に、繋がって第２の回路領域があり、
前記第１の線と同じ方向、または前記第１の線に直交する方向に、少なくとも、前記第３の半導体柱と、前記第６の半導体柱と、の同じ間隔を有する第１１の半導体柱と、第１２の半導体柱と、を有し、
前記第１１の半導体柱に形成される第１１のＳＧＴと、前記第１２の半導体柱に形成される第１２のＳＧＴとの、互いに繋がった第６のゲート導体層が、垂直方向において、前記第１１の半導体柱と、前記第１２の半導体柱との第４のチャネル領域全体の側面で接続している、
ことが望ましい。
前記柱状半導体装置は、
前記第１の組の半導体柱の、各々の底部に繋がった前記第１の不純物領域と、を繋げる第１の接続領域と、前記第２の組の半導体柱の、各々の底部に繋がった前記第２の不純物領域と、を繋げる第２の接続領域と、が金属層、合金層、またはドナーまたはアクセプタ不純物原子を含んだ半導体層により形成される、
ことが望ましい。
本発明によれば、高密度の柱状半導体装置が実現する。
第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第７実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第７実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第７実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第７実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第８実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第８実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 従来例のＳＧＴを示す模式構造図である。 従来例のＳＧＴを用いたＳＲＡＭセル回路図である。
以下、本発明の実施形態に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
以下、図１Ａ～図１ＹＹを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。
図１Ａに示すように、Ｐ層基板１上にＮ層２をエピタキシャル結晶成長法により形成する。そして、Ｎ層２の表層にＮ+層３とＰ+層４、５をイオン注入法により形成する。そして、ｉ層（真性型Ｓｉ層）６を形成する。そして、例えば、ＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3、以後ＡｌＯと称する）層、ＳｉＯ2層よりなるマスク材料層７を形成する。なお、ｉ層６はドナーまたはアクセプタ不純物を少量に含むＮ型、またはＰ型のＳｉで形成されてもよい。そして、窒化シリコン（ＳｉＮ）層８を堆積する。そして、ＳｉＯ2層からなるマスク材料層９を堆積する。そして、ＳｉＮ層からなるマスク材料層１０を堆積する。
次に図１Ｂに示すように、リソグラフィ法により形成した平面視においてＹ方向に伸延した帯状レジスト層（図示せず）をマスクにして、マスク材料層１０をエッチングする。これにより、平面視においてＹ方向に伸延した帯状マスク材料層１０ａを形成する。なお、この帯状マスク材料層１０ａを等方性エッチングすることにより、帯状マスク材料層１０ａの幅を、レジスト層の幅より細くなるように形成してもよい。これにより、リソグラフィ法で形成できる最小のレジスト層の幅より小さい幅を持つ帯状マスク材料層１０ａを形成することができる。そして、帯状マスク材料層１０ａをエッチングマスクにして、マスク材料層９を、例えばＲＩＥ（Reactive Ion Etching）により、エッチングして帯状マスク材料層９ａを形成する。等方エッチングにより形成した帯状マスク材料層１０ａの断面は底部の幅が、頂部の幅より大きい台形状になるのに対して、帯状マスク材料層９ａの断面はＲＩＥによりエッチングされるので、矩形状となる。この矩形断面は、帯状マスク材料層９ａをマスクにした、エッチングパターンの精度向上に繋がる。
次に、図１Ｃに示すように、帯状マスク材料層９ａをマスクにして、ＳｉＮ層８を、例えばＲＩＥ法によりエッチングして、帯状ＳｉＮ層８ａを形成する。前述の帯状マスク材料層１０ａは、ＳｉＮ層８のエッチングの前に除去してもよく、または残存させていてもよい。
次に、図１Ｄに示すように、全体に、ＡＬＤ（Atomic Layered Deposition）法によりＳｉＧｅ層１２と、ＳｉＯ2層１３と、をマスク材料層７、帯状ＳｉＮ層８ａ、帯状マスク材料層９ａを覆って形成する。この場合、ＳｉＧｅ層１２の断面は頂部で丸みＲ１を生じる。この丸みＲ１は帯状ＳｉＮ層８ａより上部になるように形成するのが望ましい。
次に、図１Ｅに示すように、全体を、例えばフローＣＶＤ（Flow Chemical Vapor Deposition）法によるＳｉＯ2層（図示せず）で覆い、そして、CMP(Chemical Mechanical Polishing)により、上表面位置が帯状マスク材料層９ａ上表面位置になるようにＳｉＯ2層１３と、ＳｉＧｅ層１２と、を研磨して、ＳｉＯ2層１３ａ、ＳｉＧｅ層１２ａ、１２ｂを形成する。この場合、ＳｉＧｅ層１２ａ、１２ｂの頂部側面は垂直であることが望ましい。このためには、ＳｉＯ2層１３と、ＳｉＧｅ層１２の研磨工程において、図１ＤにおけるＳｉＧｅ層１２頂部の丸みＲ１が除去されていることが望ましい。
次に、図１Ｆに示すように、ＳｉＯ2層１３、帯状マスク材料層９ａをマスクにして、ＳｉＧｅ層１２ａ、１２ｂの頂部をエッチングして凹部１４ａ、１４ｂを形成する。この凹部１４ａ、１４ｂの底部位置は、マスク材料層９ａの下部位置にあるように、そして、ＳｉＧｅ層１２ａ、１２ｂの頂部の丸みＲ１がエッチングなされることが望ましい。ＳｉＯ2層と、ＳｉＧｅ層１２の研磨工程において、図１ＤにおけるＳｉＧｅ層１２頂部の丸みＲ１が除去されたことにより、外周側面が垂直な凹部１４ａ、１４ｂが形成される。
次に、図１Ｇに示すように、全体にＳｉＮ層（図示せず）を被覆し、全体をＣＭＰ法により、上表面位置がマスク材料層９ａ上表面位置になるようにＳｉＮ層を研磨する。これにより、帯状マスク材料層９ａの両側に、平面視においてＳｉＧｅ層１２ａ、１２ｂの頂部形状と同じ形状を有する帯状マスク材料層１５ａ、１５ｂが形成される。
そして、図１Ｈに示すように、ＳｉＯ2層１３を除去する。
次に、図１Ｉに示すように、帯状マスク材料層９ａ、１５ａ、１５ｂをマスクにして、ＳｉＧｅ層１２ａ、１２ｂをエッチングして、帯状ＳｉＧｅ層１２ａａ、１２ａｂを形成する。この場合、平面視において、帯状ＳｉＧｅ層１２ａａと、帯状ＳｉＧｅ層１２ａｂとの幅は同じになる。
次に、図１Ｊに示すように、全体を覆って、ＡＬＤ法によるＳｉＮ層１６と、ＦＣＶＤ法によるＳｉＯ2層１３ｂと、を形成する。この場合、図１Ｄと同様に、ＳｉＮ層１６の頂部に生じる丸みＲ２は、帯状マスク材料層９ａより上部にあるのが望ましい。
次に、このＳｉＯ2層１３ｂと、ＳｉＮ層１６と、の上表面位置が、マスク材料層９ａの上面位置と同じくなるように研磨する。そして、図１Ｅ、図１Ｆと同様の工程を行い、図１Ｋに示すように、ＳｉＮ層１６Ａ、１６Ｂの上にあって、且つ帯状マスク材料層１５ａ、１５ｂと、ＳｉＯ2層１３ｂａに挟まれた凹部１４Ａ、１４Ｂを形成する。
図１Ｌに示すように、帯状ＳｉＧｅ層１２ａａ、１２ａｂの両側側面に接した、帯状ＳｉＮ層１６ａ、１６ｂと、帯状マスク材料層１５ａ、１５ｂの両側側面に接した帯状マスク材料層１７ａ、１７ｂと、を形成する。
次に、ＡＬＤ法により、全体を覆ってＳｉＧｅ層（図示せず）を形成する。そして、全体を覆ってＳｉＯ2層（図示せず）を形成する。そして、このＳｉＯ2層と、ＳｉＧｅ層と、の上表面位置が、帯状マスク材料層９ａの上面位置と同じくなるように研磨する。そして、図１Ｅ～図１Ｉと同様の工程を行い、図１Ｍに示すように、帯状ＳｉＮ層１６ａ、１６ｂの両側側面に接した、帯状ＳｉＧｅ層１８ａ、１８ｂと、帯状マスク材料層１７ａ、１７ｂの両側側面に接した帯状マスク材料層１９ａ、１９ｂと、を形成する。
次に、ＡＬＤ法により、全体を覆ってＳｉＮ層（図示せず）を形成する。そして、全体を覆ってＳｉＯ2層（図示せず）を形成する。そして、このＳｉＯ2層と、ＳｉＮ層と、の上表面位置が、帯状マスク材料層９ａの上面位置と同じくなるように研磨する。そして、図１Ｅ～図１Ｉと同様の工程を行い、図１Ｎに示すように、帯状ＳｉＧｅ層１８a、１８ｂの両側側面に接した、帯状ＳｉＮ層２０ａ、２０ｂと、帯状マスク材料層１９ａ、１９ｂの両側側面に接した帯状マスク材料層２１ａ、２１ｂと、を形成する。
次に、帯状マスク材料層１５ａ、１５ｂ、１９ａ、１９ｂと、帯状ＳｉＧｅ層１２ａａ、１２ａｂ、１８ａ、１８ｂをエッチングにより除去する。これにより、図１Ｏに示すように、マスク材料層７上に、帯状ＳｉＮ層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂと、帯状ＳｉＮ層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂ上のマスク材料層９ａ、１７ａ、１７ｂ、２１ａ、２１ｂが形成される。
次に、全体にＳｉＯ2層（図示せず）を被覆する。そして、図１Ｐに示すように、ＣＭＰ法により、ＳｉＯ2層の上表面位置が、帯状マスク材料層９ａの上表面位置になるように研磨して、ＳｉＯ2層２２を形成する。そして、全体にＳｉＮ層２４とＳｉＧｅ層（図示せず）を形成する。そして、Ｘ方向に伸延したＳｉＮ層による帯状マスク材料層２６を形成する。そして、リソグラフィ法とＲＩＥ法と、により形成した帯状マスク材料層２６をマスクにしてＳｉＧｅ層をエッチングして、Ｘ方向に伸延した帯状ＳｉＧｅ層２５を形成する。
次に、図１Ｃ～図１Ｉと同様な工程を行うことにより、図１Ｑに示すように、帯状ＳｉＧｅ層２５の両側側面に接した、ＳｉＮ層による帯状マスク材料層２８ａ、２８ｂと、帯状マスク材料層２６の両側側面に接した帯状マスク材料層２７ａ、２７ｂと、を形成する。
次に、図１Ｒに示すように、帯状マスク材料層２６と、帯状ＳｉＧｅ層２５と、を除去して、ＳｉＮ層２４上に、平面視において、Ｘ方向に伸延した帯状マスク材料層２８ａ、２８ｂと、帯状マスク材料層２８ａ、２８ｂ上の帯状マスク材料層２７ａ、２７ｂと、を形成する。
次に、図１Ｓに示すように、帯状マスク材料層２７ａ、２７ｂ、２８ａ、２８ｂをマスクにしてＳｉＮ層２４、帯状マスク材料層９ａ、１７ａ、１７ｂ、２１ａ、２１ｂ、８ａ、１６ａ、１６ｂ、２０ａ、２０ｂと、ＳｉＯ2層２２と、をエッチングする。これにより、帯状マスク材料層２７ａ、２８ａの下に、帯状ＳｉＮ層２４ａと、平面視において、正方形状のマスク材料層２１ａａ、２１ｂａ、１７ａａ、１７ｂａ、９ａａと、正方形状マスク材料層２１ａａ、２１ｂａ、１７ａａ、１７ｂａ、９ａａの下に位置する正方形状のマスク材料層２０ａａ、２０ｂａ、１６ａａ、１６ｂａ、８ａａと、が形成される。同じく、帯状マスク材料層２７ｂ、２８ｂの下に、帯状ＳｉＮ層２４ｂと、平面視において、正方形状のマスク材料層２１ｂａ、２１ｂｂ、１７ｂａ、１７ｂｂ、９ａｂと、正方形状マスク材料層２１ｂａ、２１ｂｂ、１７ｂａ、１７ｂｂ、９ａｂのしたに位置する正方形状のマスク材料層２０ｂａ（図示せず）、２０ｂｂ（図示せず）、１６ｂａ（図示せず）、１６ｂｂ（図示せず）、８ａｂと、が形成される。また、同時に、帯状ＳｉＮ層２４ａの下にあって帯状マスク材料層２１ａａ、２１ｂａ、１７ａａ、１７ｂａ、９ａａ、２０ａａ、２０ｂａ、１６ａａ、１６ｂａ、８ａａの間に、ＳｉＯ2層２２ａが形成される。同様に、帯状ＳｉＮ層２４ｂの下にあって帯状マスク材料層２１ｂａ、２１ｂｂ、１７ｂａ、１７ｂｂ、９ａｂ、２０ｂａ、２０ｂｂ、１６ｂａ、１６ｂｂ、８ａｂの間に、ＳｉＯ2層２２ｂ（図示せず）が形成される。
次に、図１Ｔに示すように、帯状マスク材料層２７ａ、２７ｂ、２８ａ、２８ｂ、帯状ＳｉＮ層２４ａ、２４ｂ、ＳｉＯ2層２２ａ、２２ｂを除去する。これにより、マスク材料層７上に、平面視において正方形状マスク材料層２１ａａ、２１ａｂ、２１ｂａ、２１ｂｂ、１７ａａ、１７ａｂ、１７ｂａ、１７ｂｂ、９ａａ、９ｂａと、正方形状ＳｉＮ材料層２０ａａ、２０ａｂ、２０ｂａ、２０ｂｂ、１６ａａ、１６ａｂ、１６ｂａ、１６ｂｂ、８ａａ、８ａｂと、が形成される。
次に、正方形状マスク材料層２１ａａ、２１ａｂ、２１ｂａ、２１ｂｂ、１７ａａ、１７ａｂ、１７ｂａ、１７ｂｂ、９ａａ、９ａｂと、正方形状ＳｉＮ材料層２０ａａ、２０ａｂ、２０ｂａ、２０ｂｂ、１６ａａ、１６ａｂ、１６ｂａ、１６ｂｂ、８ａａ、８ａｂと、をマスクにしてマスク材料層７をＲＩＥ法によりエッチングする。そして、正方形状マスク材料層２１ａａ、２１ａｂ、２１ｂａ、２１ｂｂ、１７ａａ、１７ａｂ、１７ｂａ、１７ｂｂ、９ａａ、９ａｂと、正方形状ＳｉＮ材料層２０ａａ、２０ａｂ、２０ｂａ、２０ｂｂ、１６ａａ、１６ａｂ、１６ｂａ、１６ｂｂ、８ａａ、８ａｂと、を除去する。これにより、図１Ｕに示すように、ｉ層６上にマスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、７ｇ、７ｈ、７ｉ、７ｊを形成する。例えば、マスク材料層７のＲＩＥエッチングの前に、正方形状マスク材料層２１ａａ、２１ａｂ、２１ｂａ、２１ｂｂ、１７ａａ、１７ａｂ、１７ｂａ、１７ｂｂ、９ａａ、９ａｂと、正方形状ＳｉＮ層２０ａａ、２０ａｂ、２０ｂａ、２０ｂｂ、１６ａａ、１６ａｂ、１６ｂａ、１６ｂｂ、８ａａ、８ａｂの片方、または両方を軽い等方性エッチングする。これにより、平面視における、マスク材料層７ａ～７ｊの形状を円形にする。
次に、図１Ｖに示すように、マスク材料層７ａ～７ｊをマスクにして、ｉ層６をエッチングして、Ｎ+層３と、Ｐ+層４との上に、Ｓｉ柱６ａ、６ｂ、６ｃ，６ｄ，６ｅ、６ｆ、６ｇ、６ｈ、６ｉ、６ｊを形成する。
次に、ＦＣＶＤ法でＳｉＯ2層（図示せず）を被覆し、その後にＣＭＰ法により、表面位置がマスク材料層７ａ～７ｊの頂部位置になるように研磨する。そして、リソグラフィ法と、ＲＩＥエッチング法と、により、マスク材料層７ｂ、７ｉと、Ｓｉ柱６ｂ、６ｉを除去する。そして、ＦＣＶＤ法で形成したＳｉＯ2層を除去する。これにより、図１Ｗに示すように、Ｎ+層３と、Ｐ+層４、５との上に、Ｓｉ柱６ａ、６ｃ，６ｄ，６ｅ、６ｆ、６ｇ、６ｈ、６ｊが形成される。
次に、図１Ｘに示すように、マスク材料層７ａ～７ｊ（マスク材料層７ｂ、７ｉはない）側面を囲んだマスク材料層３０ａ、３０ｂ、３０ｃ、３０ｄと、Ｓｉ柱６ａ～６ｊ（Ｓｉ柱６ｂ、６ｉはない）の側面を囲んだマスク材料層３１ａ、３１ｂ、３１ｃ、３１ｄ（図示せず）を形成する。そして、全体にＦＣＶＤ法でＳｉＯ2層（図示せず）を被覆し、その後にＣＭＰ法により、表面位置がマスク材料層７ａ～７ｊ（マスク材料層７ｂ、７ｉはない）の頂部位置になるように研磨する。そして、この平滑面上に、平面視においてＳｉ柱６ａ、６ｃ、６ｄ、６ｅに繋がった、例えばＳｉＯ2層による、帯状マスク材料層３３ａと、Ｓｉ柱６ｆ、６ｇ、６ｈ、６ｊに繋がった、例えばＳｉＯ2層による、帯状マスク材料層３３ｂと、を形成する。そして、マスク材料層３０ａ、３０ｂ、３０ｃ、３０ｄ、７ａ～７ｊ、３３ａ、３３ｂをマスクにして、ＲＩＥにより、ＳｉＯ2層、Ｎ+層３、Ｐ+層４、５、Ｎ層２、Ｐ層１をエッチングする。これにより、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅの下部にあって、且つＰ層１上に、Ｎ層２ａと、Ｎ+層３ａ、３ｂ、Ｐ+層４ａによるＳｉ柱台５ａが形成される。同様に、Ｓｉ柱６ｆ、６ｇ、６ｈ、６ｊの下部にあって、且つＰ層１上に、Ｎ層２ｂと、Ｎ+層３ｃ（図示せず）、３ｄ（図示せず）、Ｐ+層４ｂによるＳｉ柱台５ｂが形成される。そして、マスク材料層３３ａの下にあって、Ｓｉ柱６ａ、６ｃ間にＳｉＯ2層３２ａが形成される。同様に、マスク材料層３３ｂの下にあって、Ｓｉ柱６ｈ、６ｊ間にＳｉＯ2層３２ｂ（図示せず）が形成される。
次に、図１Ｙに示すように、マスク材料層３３ａ、３３ｂ、ＳｉＯ2層３２ａ、３２ｂ、マスク材料層３０ａ、３０ｂ、３０ｃ、３０ｄ、３１ａ、３１ｂ、３１ｃ、３１ｄを除去する。
次に、図１Ｚに示すように、Ｎ+層３ａ、３ｂ、３ｃ、３ｄ、Ｐ+層４ａ、４ｂ、Ｎ層２ａ、２ｂの外周部と、Ｐ層基板１上にＳｉＯ2層３４を形成する。そして、ＡＬＤ法により、全体を覆って、ＨｆＯ 2 層（図示せず）、ＴｉＮ層（図示せず）、ＳｉＯ2層（図示せず）を形成する。この場合、Ｓｉ柱６ｃ、６ｄ、６ｅ間のＴｉＮ層は、側面同士で接触している。同様に、Ｓｉ柱６ｆ、６ｇ、６ｈ間のＴｉＮ層は、側面同士で接触している。そして、ＣＭＰ法により、ＨｆＯ 2 層、ＴｉＮ層、ＳｉＯ2層の上面位置が、マスク材料層７ａ～７ｊの上面位置になるように研磨する。そして、ＲＩＥ法により、ＳｉＯ 2 層をエッチバックエッチングする。そして、このＳｉＯ２層をマスクにして、ＴｉＮ層とＨｆＯ 2 層を、上面位置がＳｉ柱６ａ～６ｊの上部位置になるようにエッチングする。そして、ＣＶＤ法により、全体を覆って、ＳｉＮ層（図示せず）を形成する。そして、ＣＭＰ法により、上表面位置がマスク材料層７ａ～７ｊの上表面位置になるように、ＳｉＮ層を研磨する。これにより、Ｓｉ柱６ａ～６ｊの頂部外周に、平面視において等幅の、ＳｉＮ層３７ａ、３７ｂ、３７ｃ、３７ｄが形成される。
そして、マスク材料層７ａ～７ｊの上面に、平面視において、Ｓｉ柱６ａ、６ｄ、６ｇ、６ｊに接するマスク材料層３８ａ、３８ｂ、３８ｃ、３８ｄを形成する。そして、マスク材料層７ａ～７ｊ、３７ａ、３７ｂ、３７ｃ、３７ｄ、３８ａ、３８ｂ、３８ｃ、３８ｄをマスクにして、平面視において、マスク材料層３７ａ、３７ｂ、３７ｃ、３７ｄの外周部にあるＳｉＯ2層と、ＴｉＮ層とをエッチングする。これにより、Ｓｉ柱６ａの外周部に繋がるＴｉＮ層４０ａと、Ｓｉ柱６ｃ、６ｄ、６ｅの外周部に繋がるＴｉＮ層４０ｂと、Ｓｉ柱６ｆ、６ｇ、６ｈの外周部に繋がるＴｉＮ層４０ｃと、Ｓｉ柱６ｊの外周部に繋がるＴｉＮ層４０ｄ（図示せず）と、が形成される。マスク材料層３８ａ、３８ｂ、３８ｃ、３８ｄの下にも、ＴｉＮ層（図示せず）が形成される。そして、マスク材料層３８ａ～３８ｄ、３７ａ～３７ｄ、７ａ～７ｊを除去する。ＴｉＮ層４０ａ、４０ｂ、４０ｃ、４０ｄはＳＧＴのゲート導体層である。このゲート導体層は、ＳＧＴの閾値電圧の設定に寄与する層であり、単層または複数層からなるゲート導体材料層から形成してもよい。このゲート導体材料層は、Ｓｉ柱６ｃ、６ｄ、６ｅ間、及びＳｉ柱６ｆ、６ｇ、６ｈ間の側面全体に接して形成される。なお、ゲート導体材料層の堆積に続けて、例えばタングステン（Ｗ）層を堆積して、図１Ｚに示す工程を行うことによって、マスク材料層３８ａ、３８ｂ、３８ｃ、３８ｄの下に、配線導体層としてのＷ層が形成される。このＷ層は、他の導体材料層であってもよい。
次に、図１ＸＸに示すように、全体をＳｉＯ2層（図示せず）で覆い、その後にＣＭＰ法により、ＳｉＯ2層を上表面位置がＳｉ柱６ａ～６ｊの頂部の上表面位置になるように研磨する。そして、ＳｉＯ2層の上部をＲＩＥ法により、その上表面位置がＴｉＮ層４０ａ～４０ｄ頂部位置まで、エッチングする。そして、Ｓｉ柱６ａ～６ｊの頂部外周部にＳｉＮ層４２を形成する。
そして、Ｓｉ柱６ｃ、６ｈの頂部をＳｉＯ2層（図示せず）で覆いた後、選択エピタキシャル結晶成長法によりドナー不純物を含んだＮ+層４３ａをＳｉ柱６ａの頂部を囲んで形成する。同時にＳｉ柱６ｄの頂部を覆ったＮ+層４３ｃと、Ｓｉ柱６ｅの頂部を覆ったＮ+層４３ｄ（図示せず）と、Ｓｉ柱６ｆの頂部を覆ったＮ+層４３ｅ（図示せず）と、Ｓｉ柱６ｇの頂部を覆ったＮ+層４３ｆ（図示せず）と、Ｓｉ柱６ｊの頂部を覆ったＮ+層４３ｈ（図示せず）を形成する。そして、Ｓｉ柱６ｃ、６ｈの頂部を覆ったＳｉＯ2層を除去する。そして、Ｓｉ柱６ａ、６ｄ、６ｅ、６ｆ、６ｇ、６ｊを覆って、ＳｉＯ2層（図示せず）を形成する。そして、選択エピタキシャル結晶成長法によりアクセプタ不純物を含んだＰ+層４３ｂ、４３ｇをＳｉ柱６ｃ、６ｈの頂部を囲んで形成する。そして、熱処理により、Ｎ+層４３ａ、４３ｃ、４３ｄ、４３ｅ、４３ｆ、４３ｈのドナー不純物をＳｉ柱６ａ、６ｄ、６ｅ、６ｆ、６ｇ、６ｊの頂部に拡散させて、Ｎ+層４４ａ、４４ｃ、４４ｄ、４４ｅ（図示せず）、４４ｆ（図示せず）、４４ｈ（図示せず）を形成する。同時に、Ｐ+層４３ｂ、４３ｇからアクセプタ不純物を拡散させて、Ｐ+層４４ｂ、４４ｇを形成する。
次に、図１ＹＹに示すように、全体を覆って上表面が平坦なＳｉＯ2層４６を形成する。そして、Ｎ+層３ａとＰ+層４ａと、の境界面上と、ＴｉＮ層４０ｂ上と、に形成したコンタクトホール４７ａを介して接続配線金属層Ｃ１を形成する。同時に、Ｎ+層３ｄとＰ+層４ｂと、の境界面上と、ＴｉＮ層４０ｂと、の上に形成したコンタクトホール４７ｂ（図示せず）を介して接続配線金属層Ｃ２（図示せず）を形成する。全体を覆って上表面が平坦なＳｉＯ2層４８を形成する。そして、ＴｉＮ層４０ａ、４０ｄ上に形成したコンタクトホール４９ａ、４９ｂを介して、ワード配線金属層ＷＬを形成する。全体を覆って上表面が平坦なＳｉＯ2層５０を形成する。そして、Ｎ+層４３ｃ、４３ｄ上に形成したコンタクトホール５１ａ、５１ｂを介して、グランド配線金属層Ｖｓｓ１を形成する。同時に、Ｎ+層４３ｅ、４３ｆ上に形成したコンタクトホール５１ｃ、５１ｄを介して、グランド配線金属層Ｖｓｓ２を形成する。そして、全体を覆って上表面が平坦なＳｉＯ2層５２を形成する。そして、Ｐ+層４３ｂ、４３ｇ上に形成したコンタクトホール５３ａ、５３ｂを介して電源配線金属層Ｖｄｄを形成する。そして、全体を覆って上表面が平坦なＳｉＯ2層５４を形成する。そして、Ｎ+層４３ａ、４３ｈ上に形成したコンタクトホール５５ａ、５５ｂを介してビット出力配線金属層ＢＬ，反転ビット出力配線金属層ＲＢＬを形成する。これにより、Ｐ層基板１上にＳＲＡＭセル回路が形成される。本ＳＲＡＭ回路では、Ｓｉ柱６ｃ、６ｈに負荷ＳＧＴが形成され、Ｓｉ柱６ｄ、６ｅ、６ｆ、６ｇに駆動ＳＧＴが形成され、Ｓｉ柱６ａ、６ｊに選択ＳＧＴが形成されている。
図１ＹＹに示すように、１つのＳＲＡＭセル領域において、Ｘ方向に順番で並んだ選択ＳＧＴ（第１の選択ＳＧＴ）のＳｉ柱６ａ（第１の半導体柱）、負荷ＳＧＴ（第７のＳＧＴ）のＳｉ柱６ｃ（第７の半導体柱）、駆動ＳＧＴ（第５のＳＧＴ）のＳｉ柱６ｄ（第５の半導体柱）、駆動ＳＧＴ（第４のＳＧＴ）のＳｉ柱６ｅ（第４の半導体柱）よりなる第１のＳｉ柱列と、駆動ＳＧＴ（第３のＳＧＴ）のＳｉ柱６ｆ（第３の半導体柱）、駆動ＳＧＴ（第６のＳＧＴ）のＳｉ柱６ｇ（第６の半導体柱）、負荷ＳＧＴ（第８のＳＧＴ）のＳｉ柱６ｈ（第８の半導体柱）、選択ＳＧＴ（第２の選択ＳＧＴ）のＳｉ柱６ｊ（第２の半導体柱）よりなる第２のＳｉ柱列と、がＹ方向に平行して並んで形成されている。そして、Ｙ方向の１つの線上にＳｉ柱６ａと、Ｓｉ柱６ｆとの中心があり、同じくＹ方向の１つの線上にＳｉ柱６ｃと、Ｓｉ柱６ｈとの中心があり、同じくＹ方向の１つの線上にＳｉ柱６ｅと、Ｓｉ柱６ｊとの中心がある。Ｓｉ柱６ｇの外周の、Ｙ方向と平行した２つの接線で挟まれた第１の帯領域上の中に、少なくとも一部が重なり、Ｓｉ柱６ａの下部不純物領域Ｎ+層３ａ、Ｓｉ柱６ｃの下部不純物領域Ｐ+層４ａと、ゲートＴｉＮ層４０ｃを繋げるコンタクトホール４７ａ（第１のコンタクトホール）が形成されている。そして、Ｓｉ柱６ｄの外周の、Ｙ方向と平行した２つの接線で挟まれた第２の帯領域の中に、少なくとも一部が重なり、Ｓｉ柱６ｈの下部不純物領域Ｐ+層４ｂ、Ｓｉ柱６ｊの下部不純物領域Ｎ+層３ｄと、ゲートＴｉＮ層４０ｂを繋げるコンタクトホール４７ｂ（第２のコンタクトホール）が形成さている。
なお、本実施形態で説明したＳＲＡＭ回路においては、駆動ＳＧＴは、並列接続された２つのＳＧＴ（Ｓｉ柱６ｄ、６ｅと、Ｓｉ柱６ｆ、６ｇと、に形成されたＳＧＴ）より形成されている。これに対して、回路設計要求によって、駆動ＳＧＴは１個のＳＧＴより形成し、負荷ＳＧＴを並列接続した２つのＳＧＴより形成してもよい。また、駆動ＳＧＴと負荷ＳＧＴの、平面視における位置を替えても、ＳＲＡＭセル動作上問題ない。上記のことから、セル内のＳＧＴの配置と構造とには下記に示す特徴が供される。
[特徴１]
本実施形態の、平面視で、上段のＳｉ柱列（６ａ、６ｃ、６ｄ、６ｅ）の選択ＳＧＴのＳｉ柱６ａは、Ｘ方向の左端にある。そして、下段のＳｉ柱列（６ｆ、６ｇ、６ｈ、６ｊ）の選択ＳＧＴのＳｉ柱６ｊは右端にある。
[特徴２]
上段のＮ+層３ａ、Ｐ+層４ａ、ゲートＴｉＮ層４０ｃと、を接続するためのコンタクトホール４７ａが、選択ＳＧＴと、負荷ＳＧＴ、または駆動ＳＧＴのいずれかと、の間にある。同じく、下段のＮ+層３ｄ、Ｐ+層４ｂ、ゲートＴｉＮ層４０ｃと、を接続するためのコンタクトホール４７ａが、選択ＳＧＴと、負荷ＳＧＴ、または駆動ＳＧＴのいずれかと、の間にある。
[特徴３]
平面視において、コンタクトホール４７ａのＹ方向に伸延した幅の中に、下段のＳｉ柱６ｇが存在する。そして、平面視において、コンタクトホール４７ｂのＹ方向に伸延した幅の中に、上段のＳｉ柱６ｄが存在する。
[特徴４]
上段において、負荷ＳＧＴと駆動ＳＧＴとのゲート電極であるＴｉＮ層４０ｂが、Ｓｉ柱６ｃ、６ｄ、６ｅ間において、垂直方向におけるゲート領域全体の側面で接して形成されている。同様に、下段において、負荷ＳＧＴと駆動ＳＧＴとのゲート電極であるＴｉＮ層４０ｃが、Ｓｉ柱６ｆ、６ｇ、６ｈ間において、垂直方向におけるゲート領域全体の側面で接して形成されている。
なお、図１Ｐ～図１Ｓにおいて述べたように、Ｙ方向に伸延した帯状マスク材料層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂに直交して、Ｘ方向に伸延した帯状マスク材料層２７ａ、２７ｂ、２８ａ、２８ｂを、帯状ＳｉＮ材料層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂを形成したのと同様な方法により形成した。これにより、Ｘ方向、Ｙ方向共に、高精度で、且つ高密度に、Ｓｉ柱６ａ～６ｊが形成される。そして、本実施形態の説明では、帯状マスク材料層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂを形成した後に、帯状マスク材料層２８ａ、２８ｂを形成した。これに対して、帯状マスク材料層２８ａ、２８ｂを形成した後に、帯状ＳｉＮ材料層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂを形成する工程でも、同じく高精度で、且つ高密度にＳｉ柱６ａ～６ｊを形成することができる。また、設計において、Ｙ方向に余裕がある場合は、本方法を用いないで、マスク材料層を全面に形成した後に、リソグラフィ法とＲＩＥエッチング法により、直接に帯状マスク材料層２７ａ、２７ｂ、２８ａ、２８ｂを形成してもよい。また、Ｘ方向に余裕がある場合は、本方法を用いないで、マスク材料層を全面に形成した後に、リソグラフィ法とＲＩＥエッチング法により、直接に帯状マスク材料層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂ、または、帯状マスク材料層９ａ、１７ａ、１７ｂ、２１ａ、２１ｂを形成してもよい。また、Ｙ方向に伸延した帯状ＳｉＮ材料層８ａ、１６ａ、１６ｂ、２ａ、２０ｂを帯状マスク材料層９ａ、１７ａ、１７ｂ、２１ａ、２１ｂを用いないＳＡＤＰ（Self Aligned Double Patterning、例えば非特許文献３を参照）、ＳＡＱＰ（Self Aligned Quadruple Patterning、例えば非特許文献３を参照）を用いて形成しても良い。同様に、帯状ＳｉＧｅ層１２ａａ、１２ａｂ、１８ａ、１８ｂ、帯状ＳｉＮ層２８ａ、２８ｂの形成も、ＳＡＤＰまたはＳＡＱＰを用いて形成してもよい。
また、図１Ｖ、図１Ｗで説明したように、Ｓｉ柱６ｂ、６ｉを形成した後に、これらＳｉ柱６ｂ、６ｉを除去して、コンタクトホール４７ａ、４７ｂ形成領域を作った。これに対して、図１Ｔにおける正方形状マスク材料層２１ａａ、２１ａｂ、２１ｂａ、２１ｂｂ、１７ａａ、１７ａｂ、１７ｂａ、１７ｂｂ、９ａａ、９ｂａと、正方形状ＳｉＮ材料層２０ａａ、２０ａｂ、２０ｂａ、２０ｂｂ、１６ａａ、１６ａｂ、１６ｂａ、１６ｂｂ、８ａａ、８ａｂを形成した後に、正方形状マスク材料層１７ａａ、１７ｂｂ、正方形状ＳｉＮ材料層１６ａａ、１６ｂｂを除去することにより、コンタクトホール４７ａ、４７ｂ形成領域を作ることができる。また、図１Ｕにおけるマスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、７ｇ、７ｈ、７ｉ、７ｊを形成した後に、マスク材料層７ｂ、７ｉを除去することにより、コンタクトホール４７ａ、４７ｂ形成領域を作ることができる。上記のように、本実施形態で説明した方法以外にもある。これ以外の方法によって、コンタクトホール４７ａ、４７ｂ形成領域を作ってもよい。
また、図１YYに示すように、Ｓｉ柱６ａ～６ｅの下部に、SGTのソースまたはドレインとなるＮ+層３ａ～３ｄ、Ｐ+層４ａ、４ｄがＳｉ柱台５ａ、５ｂ上で、繋がって形成された。これに対し、Ｎ+層３ａ～３ｄ、Ｐ+層４ａ、４ｂは、Ｓｉ柱６ａ～６ｅの底部にあり、かつＮ+層３ａ、３ｂ、Ｐ+層４ａ間を金属層、合金層を介して繋げてもよい。また、Ｎ+層３ａ～３ｄ、Ｐ+層４ａ、４ｂは、Ｓｉ柱６ａ～６ｅの底部側面に接続して形成してもよい。上記のように、ＳＧＴのソース、またはドレインとなるＮ+層３ａ、３ｂ、Ｐ+層４ａは、Ｓｉ柱の底部の内部、または側面外側に接して、その外周に形成されていてもよい。そして、各々が他の導体材料で電気的に繋がっていてもよい。
第１実施形態の製造方法によれば、次のような８つの特徴が得られる。
[特徴１]
本実施形態では、図１Ｗに示したように、形成したＳｉ柱６ｂ、６ｉを除去した。そして、平面視において、Ｓｉ柱６ｂを除去した領域に、Ｎ+層３ａと、Ｐ+層４ａと、ゲートＴｉＮ層４０ｃと、を接続する接続配線金属層Ｃ１を形成するためのコンタクトホール４７ａを形成した。同様に、Ｓｉ柱６ｉを除去した領域に、Ｎ+層３ｄと、Ｐ+層４ｂと、ゲートＴｉＮ層４０ｂと、接続配線金属層Ｃ２とを接続するためのコンタクトホール４７ｂを形成した。これによって、Ｘ方向において、ゲートＴｉＮ層４０ｂが繋がったＳｉ柱６ｃ、６ｄ、６ｅ間と、ゲートＴｉＮ層４０ｃが繋がったＳｉ柱６ｆ、６ｇ、６ｈ間と、の距離を可能な限り短くして、コンタクトホールＣ１、Ｃ２を形成するための領域を形成することができた。これによりＳＲＡＭセルのＸ方向における長さを小さくすることがでた。そして、平面視において、コンタクトホールＣ１、Ｃ２をＳｉ柱６ａ、６ｃ間と、Ｓｉ柱６ｈ、６ｊ間と、の領域に形成できたことにより、ＳＲＡＭセルのＹ方向における長さを小さくすることができる。これにより、ＳＲＡＭセルの高集積化が図れる。
[特徴２]
従来のＳＧＴを用いたＳＲＡＭセルでは、平面視において、Ｓｉ柱底部に繋がるＮ+層とＰ+層をつなげるコンタクトホールのＹ方向に延長上にはＳｉ柱は形成されていない（例えば、非特許文献２参照）。これに対して、本実施形態では、１つのＳＲＡＭセル領域において、コンタクトホール４７ａのＹ方向の延長上には、Ｓｉ柱６ｇが存在しており、同じくコンタクトホール４７ｂのＹ方向の延長上には、Ｓｉ柱６ｄが存在している。これにより、Ｘ方向のＳＲＡＭセルの長さを小さくできる。これは、ＳＲＡＭセルの高集積化に繋がる。
[特徴３]
本実施形態では、図１Ｚに示すように、Ｓｉ柱６ｃ，６ｄ，６ｅと、Ｓｉ柱６ｆ，６ｇ，６ｈと、の外周に繋がったゲートＴｉＮ層４０ｂ、４０ｃは、Ｓｉ柱６ｃ，６ｄ，６ｅ間と、Ｓｉ柱６ｆ，６ｇ，６ｈ間と、のゲート部分の側面全体で接触している。一方、Ｓｉ柱６ａ、６ｊのゲートＴｉＮ層４０ａ、４０ｄは独立に形成されている。ゲートＴｉＮ層４０ｂ、４０ｃは、Ｓｉ柱７ｃ，７ｄ，７ｅ間と、Ｓｉ柱７ｆ，７ｇ，７ｈ間と、のゲート部分の側面全体で接触していることは、Ｓｉ柱６ｃ，６ｄ，６ｅ間と、Ｓｉ柱６ｆ，６ｇ，６ｈ間と、の距離を、ゲートＨｆＯ 2 層３５の厚さと、ゲートＴｉＮ層４０ｂ、４０ｃの厚さと、を加えた２倍の厚さまで短く出来ることを示している。そして、図１Ｗで示したように、Ｓｉ柱６ｂ、６ｉを除去したことにより、ゲートＴｉＮ層４０ａ、４０ｄをゲートＴｉＮ層４０ｂ、４０ｃから離して形成することができる。これは、図１Ｗに示すように、平面視において、高密度にＳｉ柱６ａ～６ｊを形成した後に、Ｓｉ柱７ｂ、７ｉを除去して、平面視においてＳｉ柱のない領域を形成したことによる。これにより、平面視において、除去したＳｉ柱６ｂ、６ｉの領域上に、コンタクトホール４７ａ、４７ｂを形成することができる。これにより、ＳＲＡＭセルの高密度化が図れる。
[特徴４]
本実施形態では、図１Ｖに示されたように、１つのＳＲＡＭセル領域に１０個のＳｉ柱６ａ～６ｊが形成された。この内、Ｘ方向において、１列のＳｉ柱６ｃ、６ｈを形成するための帯状ＳｉＮ層８ａの形成のみにリソグラフィ法を用いた。他の８個のＳｉ柱（６ｃ、６ｈを除く６ａ～６ｊ）を形成するための帯状ＳｉＧｅ層１２ａａ、１２ａｂ、１８ａ、１８ｂ、帯状ＳｉＮ層１６ａ、１６ｂ、２０ａ、２０ｂはＡＬＤ法で形成され、リソグラフィ法を用いていない。ＡＬＤ法では、材料層を１原子層、または１分子層ごと制御よく堆積できる。これにより、平面視において、帯状ＳｉＧｅ層１２ａａ、１２ａｂ、１８ａ、１８ｂ、帯状ＳｉＮ層１６ａ、１６ｂ、２０ａ、２０ｂの厚さを、設計からの要求に応じて、高精度で、且つ狭くすることができる。これにより、Ｓｉ柱７ａ～７ｊ間の距離と、Ｓｉ柱７ａ～７ｊ間の直径と、をリソグラフィの制約なしに、高精度で且つ、小さくできる。これにより、ＳＲＡＭセルの高集積化が図れる。
[特徴５]
同様に、図１Ｋ、図１Ｌに示したように、ＡＬＤ法で形成した帯状ＳｉＮ層１６ａ、１６ｂと、この帯状ＳｉＮ層１６ａ、１６ｂ上に、帯状ＳｉＮ層１６ａ、１６ｂの頂部形状をそのまま残存させた形状を有する帯状マスク材料層１７ａ、１７ｂを形成した。この帯状マスク材料層１７ａ、１７ｂをマスクにしてＳｉＮ層１６Ａ、１６Ｂをエッチングすることに、ＲＩＥエッチングに際の、平面視における加工寸法のバラツキに繋がるＳｉＮ層１６Ａ、１６Ｂ側面のエッチングが抑えられるので、Ｓｉ柱７ａ～７ｊの平面視における直径をリソグラフィの制約なしに高精度で且つ、小さくできる。これにより、リソグラフィによるセル高集積化に対する制限をなくして、セル設計を行うことができる。これにより、ＳＲＡＭセルの高精度化、且つ高集積化が図れる。
[特徴６]
セル高集積化が進むと、Ｓｉ柱６ａ～６ｊの平面視における直径と、Ｓｉ柱６ａ～６ｊ間距離との両方の高精度化と高密度化が求められる。これに対して、本実施形態では、例えば図１Ｄ～図１Ｏに示したように、Ｘ方向断面において、帯状ＳｉＮ層８ａの両側面に、形成される帯状ＳｉＧｅ層１２ａａ、１２ａｂ、１８ａ、１８ｂと、帯状ＳｉＮ層１６ａ、１６ｂ、２０ａ、２０ｂとの両方を、高精度で且つ狭く形成できる。帯状ＳｉＮ層１６ａ、１６ｂ、２０ａ、２０ｂの厚さの高精度化は、Ｓｉ柱６ａ～６ｊの直径の高精度化に繋がる。そして、帯状ＳｉＧｅ層１２ａａ、１２ａｂ、１８ａ、１８ｂの厚さの高精度化は、Ｓｉ柱６ａ～６ｊ間距離の高精度化に繋がる。これにより、ＳＲＡＭセルの高精度化と高集積化が図れる。
[特徴７]
帯状マスク材料層１５ａ、１５ｂ、１７ａ、１７ｂは、ＳｉＧｅ層１２ａ、１２ｂ、ＳｉＮ層１６Ａ，１６ＢのＲＩＥ法によりエッチング時に、エッチングイオンが当たっている部分が、低いエッチング速度であるがエッチングされる。帯状マスク材料層１５ａ、１５ｂ、１７ａ、１７ｂが、例えば低辺が上辺より長い台形状であると、エッチング中に帯状マスク材料層１５ａ、１５ｂ、１７ａ、１７ｂの底辺部分が、エッチングされる。これにより、平面視における帯状マスク材料層１５ａ、１５ｂ、１７ａ、１７ｂのマスク層端の位置がエッチング時間と共に変化する。これにより、帯状ＳｉＧｅ層１２ａａ、１２ａｂ、帯状ＳｉＮ層１６ａ、１６ｂを、断面視において、矩形状に形成することを困難にさせる。これに対して、本実施形態では、帯状ＳｉＮ層８ａ、帯状マスク材料層９ａの両側に、垂直方向に同じ厚さを有するＳｉＧｅ層１２ａ、１２ｂ、ＳｉＮ層１６Ａ、１６Ｂを形成した。そして、ＳｉＧｅ層１２ａ、１２ｂ、ＳｉＮ層１６Ａ、１６Ｂの頂部形状をそのまま残存させた帯状マスク材料層１５ａ、１５ｂ、１７ａ、１７ｂを、形成した。これにより、断面が矩形状の帯状マスク材料層１５ａ、１５ｂ、１７ａ、１７ｂが形成される。更に、断面が矩形状の帯状マスク材料層１５ａ、１５ｂ、１７ａ、１７ｂをマスクに、ＳｉＧｅ層１２ａ、１２ｂ、ＳｉＮ層１６Ａ，１６Ｂをエッチングすることにより、断面が矩形状の帯状ＳｉＧｅ層１２ａａ、１２ａｂ、帯状ＳｉＮ層１６ａ、１６ｂが形成される。これにより、ＳＲＡＭセルの高精度化と、高集積化とが図れる。
[特徴８]
例えば、図１Ｅ～図１Ｉに示すように、帯状ＳｉＧｅ層１２ａａ、１２ａｂのエッチングマスクである帯状マスク材料層１５ａ、１５ｂにおいて、帯状ＳｉＮ層８ａ、帯状マスク材料層９ａを覆って、ＡＬＤ法によりＳｉＧｅ層１２を堆積させた。そして、ＳｉＯ2層（図示せず）を堆積させた。そして、ＣＭＰ法により、ＳｉＯ2層と、ＳｉＧｅ層１２を、その上表面位置が、帯状マスク材料層９ａの上表面位置になるように研磨した。この研磨により、ＳｉＧｅ層１２の上部丸みＲ１を除去した。この上部丸みＲ１の除去により、凹み１４ａ、１４ｂの形状は、ＳｉＧｅ層１２ａ、１２ｂの両側面の帯状マスク材料層９ａと、ＳｉＯ2層１３の側面形状に沿い、且つ垂直方向に等幅の帯状ＳｉＧｅ層１２ａ、１２ｂの形状に沿って形成される。このため、凹部１４ａ、１４ｂの断面形状は、ほぼ矩形状に形成される。これにより、帯状マスク材料層１５ａ、１５ｂの断面形状を、垂直方向において、等幅の形状が保持されて、全体を見ると、ほぼ矩形状にされる。これは、ＲＩＥ法により帯状マスク材料層１５ａ、１５ｂをマスクにしてＳｉＧｅ層１２ａをエッチングすることにより形成した帯状ＳｉＧｅ層１２ａａ、１２ａｂを、平面視、断面視共に高精度に形成できることを示している。同様にして、帯状ＳｉＮ層１６ａ、１６ｂ、２０ａ、２０ｂ、帯状ＳｉＧｅ層１８ａ、１８ｂを高精度に形成できる。
（第２実施形態）
以下、図２Ａ～図２Ｆを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
図２Ａに示すように、図１Ｃに示した帯状ＳｉＮ層８ａ、マスク材料層９ａに替えて、最初に帯状マスク材料層６１をエッチングマスクにして形成した帯状ＳｉＧｅ層６０を形成する。
そして、図１Ｄ～図１Ｍで示した、同様の工程を行う。これにより、図２Ｂに示すように、頂部上に帯状マスク材料層６１を有した帯状ＳｉＧｅ層６０の両側に、等幅の、頂部上に帯状マスク材料層６３ａ、６３ｂを有した帯状ＳｉＮ層６２ａ、６２ｂが形成される。そして、帯状ＳｉＮ層６２ａ、６２ｂの両側に、等幅の、頂部に帯状マスク材料層６５ａ、６５ｂを有した帯状ＳｉＧｅ層６４ａ、６４ｂが形成される。そして、帯状ＳｉＧｅ層６４ａ、６４ｂの両側に、頂部に帯状マスク材料層６７ａ、６７ｂを有した帯状ＳｉＮ層６６ａ、６６ｂを形成する。
次に、図１Ｎ～図１Ｔで示した、同様の工程を行う。これにより、図２Ｃに示すように、マスク材料層７上に、平面視において、頂部上に正方形状マスク材料層７１ａ、７１ｂ、７１ｃ、７１ｄ、７１ｅ、７１ｆ、７１ｇ、７１ｈを有した正方形状ＳｉＮ層７０ａ、７０ｂ、７０ｃ、７０ｄ、７０ｅ（図示せず）、７０ｆ（図示せず）、７０ｇ、７０ｈ（図示せず）が形成される。
次に、図１Ｕ、図１Ｖと同じ工程を行う。これにより、図２Ｄに示すように、Ｎ+層３ｃ、Ｐ+層４ｃ、４ｄ上に頂部上にマスク材料層７２ａ、７２ｂ、７２ｃ、７２ｄ、７２ｅ、７２ｆ、７２ｇ、７２ｈを有した、Ｓｉ柱７３ａ、７３ｂ、７３ｃ、７３ｄ、７３ｅ（図示せず）、７３ｆ（図示せず）、７３ｇ、７３ｈ（図示せず）が形成される。
次に、図２Ｅに示すように、マスク材料層７２ｂ、７２ｇ、Ｓｉ柱７３ｂ、７３ｇを除去する。
次に、図１Ｚ～図１ＹＹと同じ工程を行う。これにより、図２Ｆに示すように、Ｓｉ柱７３ａ、７３ｃ、７３ｄの下に、Ｎ層２ｃａ、Ｎ+層３ｃａ、３ｃｂ、Ｐ+層４ｃａが形成される。同様に、Ｓｉ柱７３ｅ、７３ｆ、７３ｈの下に、Ｎ層２ｃｂ、Ｎ+層３ｄａ（図示せず）、３ｄｂ（図示せず）、Ｐ+層４ｃｂが形成される。そして、Ｓｉ柱７３ａ～７３ｈを囲んで、ゲート絶縁層であるＨｆＯ 2 層７５が形成される。そして、ＨｆＯ 2 層７５を囲んでゲートＴｉＮ層７６ａ、７６ｂ、７６ｃ（図示せず）、７６ｄを形成する。そして、Ｓｉ柱７３ａ、７３ｄ、７３ｅ、７３ｈの頂部上に、Ｎ+層７８ａ、７８ｃ、７８ｄ（図示せず）、７８ｆ（図示せず）と、Ｓｉ柱７３ａ、７３ｄ、７３ｅ、７３ｈの頂部にＮ+層７７ａ、７７ｃ、７７ｄ（図示せず）、７７ｅ（図示せず）を形成する。同じく、Ｓｉ柱７３ｃ、７３ｆの頂部上にＰ+層７８ｂ、７８ｅ（図示せず）を、そして頂部にＰ+層７７ｂ、７７ｅ（図示せず）を形成する。そして、Ｎ+層３ｃａ、Ｐ+層４ｃａ境界上と、ゲートＴｉＮ層７６ｃ上に形成したコンタクトホール８０ａを介して、形成した金属層（図示せず）により、Ｎ+層３ｃａ、Ｐ+層４ｃａと、ゲートＴｉＮ層７６ｃとの接続を行う。同時に、Ｎ+層３ｄｂ、Ｐ+層４ｃｂ境界上と、ゲートＴｉＮ層７６ｂ上に形成したコンタクトホール８１ｂを介して、形成した金属層（図示せず）により、Ｎ+層３ｄｂ、Ｐ+層４ｃｂと、ゲートＴｉＮ層７６ｂとの接続を行う。そして、ゲートＴｉＮ層７６ａ上に形成したコンタクトホール８１ａと、ゲートＴｉＮ層７６ｄ上に形成したコンタクトホール８０ｂと、を介して、ゲートＴｉＮ層７６ａ、７６ｄと、ワード配線金属層ＷＬと、が接続される。そして、Ｐ+層７８ｂ、７８ｅ上に形成したコンタクトホール８２ａ、８２ｂを介して、Ｐ+層７８ｂ、７８ｅと電源配線金属層Ｖｄｄが接続される。そして、コンタクトホール８３ａを介して、Ｎ+層７８ｃとグランド配線金属層Ｖｓｓ１が接続される。同時に、コンタクトホール８３ｂを介して、Ｎ+層７８ｄとグランド配線金属層Ｖｓｓ２が接続される。そして、コンタクトホール８４ａを介して、Ｎ+層７８ａと反転ビット配線金属層ＲＢＬが接続される。同時に、コンタクトホール８４ｂを介して、Ｎ+層７８ｆとビット配線金属層ＢＬが接続される。これにより、Ｐ層基板１上に６個のＳＧＴよりなるＳＲＡＭセルが形成される。
本実施形態の製造方法によれば、次のような特徴が得られる。
[特徴１]
第１実施形態では、図１Ｍに示されたように、マスク材料層７上に形成した、５本の帯状ＳｉＮ層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂを用いて８個のＳＧＴよりなるＳＲＡＭセルを形成した。これに対し、本実施形態では、図２Ｂに示されるように、４本の帯状ＳｉＮ層６２ａ、６２ｂ、６６ａ、６６ｂを用いて、６個のＳＧＴよりなるＳＲＡＭセルを形成することができる。これにより、工程の簡略化が図れる。
[特徴２]
本実施形態では、第１実施形態と同様に、Ｓｉ柱７３ｃ、７３ｄと、Ｓｉ柱７３ｅ、７３ｆの外周に繋がったゲートＴｉＮ層７６ｂ、７６ｃは、Ｓｉ柱７３ｃ、７３ｄ間と、Ｓｉ柱７３ｅ，７３ｆ間と、でゲート部分の側面全体で接触している。一方、Ｓｉ柱７３ａ、７３ｈでは、ゲートＴｉＮ層７６ａ、７６ｄは独立に形成される。このように、ゲートＴｉＮ層７６ｂ、７６ｃが、Ｓｉ柱７３ｃ，７３ｄ間と、Ｓｉ柱７３ｅ、７３ｆ間と、の側面全体で接触していることは、Ｓｉ柱７３ｃ、７３ｄ間と、Ｓｉ柱７３ｅ、７３ｆ間と、の距離を、ゲートＨｆＯ層７５と、ゲートＴｉＮ層７６ｂ、７６ｃと、を加えた厚さの２倍まで短く出来ることを示している。これにより、ＳＲＡＭセルの高集積化が図れる。
[特徴３]
平面視における帯状ＳｉＧｅ層６０の幅を違えることによって、図２Ｆに示した、コンタクトホール８０ａ、８０ｂを形成するための、Ｓｉ柱７３ａ、７３ｃ間、及びＳｉ柱７３ｆ、７３ｈ間の距離を最適にできる。コンタクトホール８０ａ、８０ｂを形成するための領域に余裕がある場合は、帯状ＳｉＧｅ層６０の幅を小さくする。また、コンタクトホール８０ａ、８０ｂを形成するための領域に余裕がない場合は、帯状ＳｉＧｅ層６０の幅を大きくする。このように、帯状ＳｉＧｅ層６０の幅を、コンタクトホール８０ａ、８０ｂの形成の難易に合わせて、変えることによって、最適なＳＲＡＭセルの高集積化が図れる。
（第３実施形態）
以下、図３Ａ、図３Ｂを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
図１Ａ～図１Qまでの工程を行う。そして、図３Ａに示すように、リソグラフィ法とＲＩＥエッチングにより、平面視において、図１QにおけるＳｉＮ層１６ａ上の領域の帯状マスク材料層２７ａ、２８ａを除去して、頂部上に帯状マスク材料層２７Ａ、２７Ｂを有する帯状ＳｉＮ層２８Ａ，２８Ｂを形成する。同時に、平面視において、ＳｉＮ層１６ｂ上の帯状マスク材料層２７ｂ、２８ｂを除去して、頂部に帯状マスク材料層２７Ｃ、２７Ｄを有する帯状ＳｉＮ層２８Ｃ，２８Ｄ（図示せず）形成する。
次に、図１Ｓ、図１Ｔに示した工程を行うことにより、図３Ｂに示すように、マスク材料層７上に、平面視において正方形状マスク材料層２１ａａ、２１ｂａ、２１ａｂ、２１ｂｂ、１７ｂａ、１７ａｂ、９ａａ、９ａｂと、正方形状マスク材料層２０ａａ、２０ａｂ、２０ｂａ（図示せず）、２０ｂｂ（図示せず）、１６ａｂ、８ａａ、８ａｂと、が形成される。この場合、図１ＳにおけるＳｉＮ層１６ａａ、１６ｂｂ、マスク材料層１７ａａ、１７ｂｂがない。そして、図１Ｘ～図１ＹＹまでの工程を行うことによって、第１実施形態と同じ構造を有するＳＲＡＭセルがＰ層基板１上に形成される。
本実施形態の製造方法によれば、次のような特徴が得られる。
[特徴１]
第１実施形態では、Ｓｉ柱６ｂ、６ｉ、マスク材料層７ｂ、７ｉを形成した後に、このＳｉ柱６ｂ、６ｉ、マスク材料層７ｂ、７ｉを除去した。この場合、垂直方向に高さのあるＳｉ柱６ｂ、６ｉを、エッチング終点の位置が、他のＳｉ柱６ａ、６ｃ，６ｄ，６ｅ、６ｆ、６ｈ、６ｊの底部の位置と同じになるように、制御よくエッチングして除去しなければいけない。これに対し、本実施形態では、第１実施形態における図１Qに示した最上面にあるマスク材料層２７ａ、２７ｂ、２８ａ、２８ｂをエッチングすればよい。この場合、エッチング終点は、エッチングストッパーであるマスク材料層７となり、第１実施形態のようなエッチング終点の位置に関する制御性の問題がない。
[特徴２]
第１実施形態では、図１Ｖ、図１Ｗで説明したように、Ｓｉ柱６ａ～６ｊを形成した後に、Ｓｉ柱６ｂ、６ｉを除去して、コンタクトホール４７ａ、４７ｂ形成領域を作った。これに対して、図１Ｔにおける正方形状マスク材料層２１ａａ、２１ａｂ、２１ｂａ、２１ｂｂ、１７ａａ、１７ａｂ、１７ｂａ、１７ｂｂ、９ａａ、９ｂａと、正方形状ＳｉＮ材料層２０ａａ、２０ａｂ、２０ｂａ、２０ｂｂ、１６ａａ、１６ａｂ、１６ｂａ、１６ｂｂ、８ａａ、８ａｂを形成した後に、正方形状マスク材料層１７ａａ、１７ｂｂ、正方形状ＳｉＮ材料層１６ａａ、１６ｂｂを除去することにより、コンタクトホール４７ａ、４７ｂ形成領域を作ることができる。また、図１Ｕにおけるマスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、７ｇ、７ｈ、７ｉ、７ｊを形成した後に、マスク材料層７ｂ、７ｉを除去することにより、コンタクトホール４７ａ、４７ｂ形成領域を作ることができる。これらの方法に比べて、本実施形態では、帯状マスク材料層２７ａ、２７ｂ形成後に、リソグラフィ法とＲＩＥエッチングにより、コンタクトホール４７ａ、４７ｂ形成領域上の帯状マスク材料層２７ａ、２７ｂ、帯状マスク材料層２８ａ、２８ｂを除去しているのに特徴がある。
（第４実施形態）
以下、図４Ａ～図４Ｃを参照しながら、本発明の第４実施形態に係る、ＳＧＴを用いたＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
図１Ａで示した工程を行った後、マスク材料層７上に、全体にＳｉＧｅ層（図示せず）とマスク材料層（図示せず）とを形成する。そして、リソグラフィ法とＲＩＥエッチング法により、図４Ａに示すように、平面視において、Ｙ方向に伸延した２つの帯状マスク材料層９０ａ、９０ｂを形成する。そして、帯状マスク材料層９０ａ、９０ｂをマスクにして、ＳｉＧｅ層をＲＩＥエッチングして、Ｙ方向に伸延した帯状ＳｉＧｅ層９１ａ、９１ｂを形成する。
次に、全体にＳｉＮ層（図示せず）をＡＬＤ法により形成する。そして、図１Ｄ～図１Ｉまでの工程を行い、図４Ｂに示すように、帯状マスク材料層９０ａ、９０ｂの両側に形成された帯状マスク材料層９１ａａ、９１ａｂ、９１ｂａ、９１ｂｂと、この帯状マスク材料層９１ａａ、９１ａｂ、９１ｂａ、９１ｂｂの下にあって、且つＳｉＧｅ層９１ａ、９１ｂの両側側面に接した帯状ＳｉＮ層９２ａａ、９２ａｂ、９２ｂａ、９２ｂｂを形成する。帯状マスク材料層９１ａｂと帯状マスク材料層９１ｂａは、離れて形成する。同様に、帯状ＳｉＮ層９２ａｂと帯状ＳｉＮ層９２ｂａは、離れて形成される。
次に、図４Ｃに示すように、帯状マスク材料層９０ａ、９０ｂと、帯状ＳｉＧｅ層９１ａ、９１ｂを除去する。これにより、マスク材料層７上に、平面視においてＹ方向に伸延した帯状マスク材料層９１ａａ、９１ａｂ、９１ｂａ、９１ｂｂと、帯状ＳｉＮ層９２ａａ、９２ａｂ、９２ｂａ、９２ｂｂと、が形成される。そして、図２Ｃ～図２Ｆの工程を行うことにより、図２Ｆと同じ６個のＳＧＴよりなるＳＲＡＭセルが形成される。
本実施形態の製造方法によれば、次のような特徴が得られる。
[特徴１]
第２実施形態では、帯状ＳｉＧｅ層６０の両側に、３回の繰り返し帯状柱形成工程を行って、帯状ＳｉＮ層６２ａ、６２ｂ、６６ａ、６６ｂ、帯状ＳｉＧｅ層６４ａ、６４ｂを形成した。これに対して、本実施形態では、同時に形成した帯状ＳｉＧｅ層９１ａ、９１ｂの両側に、１回の帯状材料層形成工程のみで、帯状ＳｉＮ層９２ａａ、９２ａｂ、９２ｂａ、９２ｂｂを形成した。これにより工程の簡易化が図れる。
[特徴２]
平面視における帯状ＳｉＮ層９２ａｂ、９２ｂａ間の幅を、帯状ＳｉＧｅ層９１ａ、９１ｂの幅と違えることによって、図２Ｆに示した、コンタクトホール８０ａ、８０ｂを形成するための、Ｓｉ柱７３ａ、７３ｃ間、及びＳｉ柱７３ｆ、７３ｈ間の距離を最適にできる。コンタクトホール８０ａ、８０ｂを形成するための領域に余裕がある場合は、帯状ＳｉＮ層９２ａｂ、９２ｂａ間の幅を、帯状ＳｉＧｅ層９１ａ、９１ｂの幅より狭くする。また、コンタクトホール８０ａ、８０ｂを形成するための領域に余裕がない場合は、帯状ＳｉＮ層９２ａｂ、９２ｂａ間の幅を、帯状ＳｉＧｅ層９１ａ、９１ｂの幅より大きくする。個のように、帯状ＳｉＮ層９２ａｂ、９２ｂａ間の幅を、コンタクトホール８０ａ、８０ｂの形成の難易に合わせて、変えることによって、最適なＳＲＡＭセルの高集積化が図れる。
（第５実施形態）
以下、図５Ａ～図５Ｅを参照しながら、本発明の第５実施形態に係る、ＳＧＴロジック回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
例えば、マイクロプロセッサ装置では、同じ半導体チップ上に、ＳＲＡＭ回路と、ロジック回路と、が形成されている。第２実施形態では、ＳＲＡＭセル領域にＹ方向に伸延した４本の頂部に帯状マスク材料層６３ａ、６３ｂ、６７ａ、６７ｂを有する帯状ＳｉＮ層６２ａ、６２ｂ、６６ａ、６６ｂが形成された。同様に、第４実施形態では、ＳＲＡＭセル領域にＹ方向に伸延した４本の、頂部に帯状マスク材料層９１ａａ、９１ａｂ、９１ｂａ、９１ｂｂを有する、帯状ＳｉＮ層９２ａａ、９２ａｂ、９２ｂａ、９２ｂｂが形成された。これらを形成すると同時に、ロジック回路領域に、図５Ａに示すように、同じく頂部に帯状マスク材料層９４ａａ、９４ａｂ、９４ｂａ、９４ｂｂを有する、帯状ＳｉＮ層９５ａａ、９５ａｂ、９５ｂａ、９５ｂｂを形成する。
次に、図５Ｂに示すように、帯状マスク材料層９４ａａ、帯状ＳｉＮ層９５ａａを除去する。
次に、図５Ｃに示すように、平面視において、帯状マスク材料層９４ａｂ、９４ｂａ、９４ｂｂと、帯状ＳｉＮ層９５ａｂ、９５ｂａ、９５ｂｂの上下部分を除去して、頂部に帯状マスク材料層９４ＡＢ，９４ＢＡ、９４ＢＢを有した、帯状ＳｉＮ層９５ＡＢ，９５ＢＡ、９５ＢＢを形成する。
次に、帯状マスク材料層９４ＡＢ，９４ＢＡ、９４ＢＢと、帯状ＳｉＮ層９５ＡＢ，９５ＢＡ、９５ＢＢと、をマスクにマスク材料層７をエッチングして、帯状マスク材料層７Ａ，７Ｂ，７Ｃを形成する。そして、図５Ｄに示すように、帯状マスク材料層９４ＡＢ，９４ＢＡ、９４ＢＢと、帯状ＳｉＮ層９５ＡＢ，９５ＢＡ、９５ＢＢと、帯状マスク材料層７Ａ，７Ｂ，７Ｃとの、いずれか、または全層をマスクにして、ｉ層６と、Ｐ+層９３と、の上部をエッチングして、帯状Ｓｉ柱９７ａ、９７ｂ、９７ｃを形成する。 次に、第２実施形態、及び第４実施形態の工程に平行して、Ｐ層基板１上に、平面視において、帯状Ｓｉ柱９７ａ、９７ｂ、９７ｃを囲んで、Ｐ層基板１、Ｎ層２Ａ、Ｐ+層９３ａよりなるＳｉ柱台９６を形成する。
次に、図５Ｅに示すように、第２実施形態、及び第４実施形態の工程に平行して、Ｓｉ柱台９６と帯状Ｓｉ柱９７ａ、９７ｂ、９７ｃと、の底部を囲んだ、ＳｉＯ2層３４と、Ｓｉ柱９７ａ、９７ｂ、９７ｃの側面を囲んだゲートＨｆＯ 2 層７５と、ゲートＨｆＯ 2 層７５の側面を囲んだゲートＴｉＮ層１００と、ゲートＴｉＮ層１００を囲んだＳｉＯ2層４１と、ＳｉＯ2層４１上にあって、且つＳｉ柱９７ａ、９７ｂ、９７ｃの頂部の外周を囲んだＳｉＮ層４２と、Ｓｉ柱９７ａ、９７ｂ、９７ｃの頂部にあるＰ+層１０２ａ、１０２ｂ、１０２ｃと、Ｐ+層１０２ａ、１０２ｂ、１０２ｃ上にあるＰ+層１０１ａ、１０１ｂ、１０１ｃと、Ｐ+層１０１ａ、１０１ｂ、１０１ｃを覆ったＳｉＯ2層４６、５０と、ＳｉＯ2層５０からＰ+層９３ａ上面に繋がるコンタクトホール１０３ｂと、ＳｉＯ2層５０からゲートＴｉＮ層１００上面に繋がるコンタクトホール１０３ａと、ＳｉＯ2層５０からＰ+層１０１ａ、１０１ｂ、１０１ｃ上面に繋がるコンタクトホール１０３ｃ、１０３ｄ、１０３ｅと、コンタクトホール１０３ａを介して、ゲートＴｉＮ層１００に繋がるゲート配線金属層Ｇと、コンタクトホール１０３ｂを介して、Ｐ+層９３ａと繋がるドレイン配線金属層Ｄと、コンタクトホール１０３ｃ、１０３ｄ、１０３ｅを介してＰ+層１０１ａ、１０１ｂ、１０１ｃと繋がるソース配線金属層Ｓと、この上にＳｉＯ2層５２、５４と、が形成される。これにより、ＳＲＡＭ回路と同時に、同一Ｐ層基板１上の、ロジック回路領域に、３個のＳＧＴが並列接続された回路が形成される。コンタクトホール１０３ａ、１０３ｂは、平面視において、除去した帯状マスク材料層９４ａａ、帯状ＳｉＮ層９５ａａの領域に形成する。
本実施形態の製造方法によれば、次のような特徴が得られる。
[特徴１]
本実施形態では、帯状Ｓｉ柱９７ａ、９７ｂ、９７ｃに形成されたＳＧＴのゲートＴｉＮ層１００が側面全体で接触するように形成されている。この場合、ゲートＴｉＮ層１００は、その厚さを、ゲート層として機能する最小まで薄くしておれば、３個の帯状Ｓｉ柱９７ａ、９７ｂ、９７ｃに形成された３個のＳＧＴは、細密で形成されることになる。そして、この細密の３個のＳＧＴを形成するために、平面視において、除去した帯状マスク材料層９４ａａ、帯状ＳｉＮ層９５ａａの領域が、ゲート配線金属層Ｇ，ドレイン配線金属層Ｄとの接続のためのコンタクトホール１０３ａ、１０３ｂ形成領域として有効に利用される。これにより、高密度のロジックＳＧＴ回路が形成される。
[特徴２]
本実施形態における、高密度ロジック回路における帯状Ｓｉ柱９７ａ、９７ｂ、９７ｃ形成を含め、のほとんどの工程を、第２実施形態と、第４実施形態で説明した工程と同じくできる。これにより、同一Ｐ層基板１上に、高密度のＳＲＡＭ回路と高密度のロジック回路を、同時に、且つ少ない工程で形成することができる。なお、本実施形態の説明では、ロジック回路のゲートＨｆＯ 2 層７５と、ゲートＴｉＮ層１００を、ＳＲＡＭ回路と同じ材料層を用いて説明した。これに対して、ロジック回路と、ＳＲＡＭ回路の動作最適化のため、ロジック回路のゲートＨｆＯ 2 層７５と、ゲートＴｉＮ層１００と、をＳＲＡＭ回路と替えても良い。この変更により工程数の増加は、全体の工程数から見ると、コスト増加への影響は少ない。
[特徴３]
本実施形態の説明では、１つの回路領域に、Ｙ方向に伸延した４本の帯状マスク材料層９４ａａ、９４ａｂ、９４ｂａ、９４ｂｂを頂部上に有する帯状ＳｉＮ層９５ａａ、９５ａｂ、９５ｂａ、９５ｂｂを形成したが、この回路領域にＸ方向に隣接して、同じくＹ方向に伸延した４本の帯状マスク材料層を頂部上に有する帯状ＳｉＮ層を形成することできる。これにより、Ｙ方向に伸延した８本の帯状マスク材料層を頂部上に有する帯状ＳｉＮ層よりなる新しい回路領域を形成することができる。この新しい回路領域の中で、除去する帯状マスク材料層、帯状ＳｉＮ層を選択することにより、新たな高密度のロジック回路が形成できる。同様に、Ｙ方向にも回路領域を広げることにより新たな高密度ロジック回路を形成することができる。
[特徴４]
本実施形態の説明では、１つの回路領域に、Ｙ方向に伸延した４本の帯状マスク材料層９４ａａ、９４ａｂ、９４ｂａ、９４ｂｂを頂部上に有する帯状ＳｉＮ層９５ａａ、９５ａｂ、９５ｂａ、９５ｂｂを形成したが、Ｘ方向に伸延した４本の帯状マスク材料層９４ａａ、９４ａｂ、９４ｂａ、９４ｂｂを頂部上に有する帯状ＳｉＮ層９５ａａ、９５ａｂ、９５ｂａ、９５ｂｂを形成してロジック回路を形成することができる。このことは、回路設計の自由度を大きくでき、ロジック回路領域の高集積化に繋がる。
（第６実施形態）
以下、図６Ａ～図６Ｃを参照しながら、本発明の第６実施形態に係る、ＳＧＴを用いたインバータ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
ロジック回路領域に、図５Ａに示したように、頂部に帯状マスク材料層９４ａａ、９４ａｂ、９４ｂａ、９４ｂｂを有する、帯状ＳｉＮ層９５ａａ、９５ａｂ、９５ｂａ、９５ｂｂを形成する（Ｙ方向に平行に並べて形成しても良い）。そして、図６Ａに示すように、帯状マスク材料層９４ａｂ、帯状ＳｉＮ層９５ａｂを除去する。図５ＡにおけるＰ+層９３は、平面視において、帯状ＳｉＮ層９５ａａとＳｉＮ層９５ｂａの中間に境をもって、ＳｉＮ層９５ａａ側に帯状Ｎ+層９３ａａが形成され、ＳｉＮ層９５ｂａ、９５ｂｂ側に帯状Ｐ+層９３ｂｂが形成されている。
次に、図５Ｄで説明した同じ工程を行い、図６Ｂに示すように、帯状マスク材料層７Ｄ、７Ｂ、７Ｃを頂部に有する帯状Ｓｉ柱９７ｄ、９７ｂ、９７ｃと、平面視において、帯状Ｓｉ柱９７ｄ、９７ｂ、９７ｃを囲み、Ｐ層基板１、Ｎ層２Ａ、Ｎ+層９３Ａ、Ｐ+層９３ＢよりなるＳｉ柱台９６ａを形成する。
次に、図６Ｃに示すように、第２実施形態、及び第４実施形態の工程に平行して、Ｓｉ柱台９６ａと帯状Ｓｉ柱９７ｄ、９７ｂ、９７ｃと、の底部を囲んだ、ＳｉＯ2層３４と、Ｓｉ柱９７ｄ、９７ｂ、９７ｃの側面を囲んだゲートＨｆＯ 2 層１０５と、ゲートＨｆＯ 2 層１０５の側面を囲んだゲートＴｉＮ層１０６と、ゲートＴｉＮ層１０６を囲んだＳｉＯ2層４１と、ＳｉＯ2層４１上にあって、且つＳｉ柱９７ｄ、９７ｂ、９７ｃの頂部の外周を囲んだＳｉＮ層４２と、Ｓｉ柱９７ｄ、９７ｂ、９７ｃの頂部にあるＮ+層１０７ａ、Ｐ+層１０７ｂ、１０７ｃと、Ｎ+層１０７ａ、Ｐ+層１０７ｂ、１０７ｃ上にあるＮ+層１０８ａ、Ｐ+層１０８ｂ、１０８ｃと、Ｎ+層１０８ａ、Ｐ+層１０８ｂ、１０８ｃを覆ったＳｉＯ2層４６、５０と、ＳｉＯ2層５０からＮ+層９３ＡとＰ+層９３Ｂの境界上面に繋がるコンタクトホール１０９ｃと、ＳｉＯ2層５０からゲートＴｉＮ層１０６上面に繋がるコンタクトホール１０９ｂと、ＳｉＯ2層５０からＮ+層１０８ａ上面に繋がるコンタクトホール１０９ａと、Ｐ+層１０８ｂ、１０８ｃ上面に繋がるコンタクトホール１０９ｄ、１０９ｅと、コンタクトホール１０９ｂを介して、ゲートＴｉＮ層１０６に繋がる入力配線金属層Ｖｉｎと、コンタクトホール１０９ｃを介して、Ｎ+層９３Ａ、Ｐ+層９３Ｂと繋がる出力配線金属層Ｖｏｕｔと、コンタクトホール１０９ａを介してＮ+層１０８ａと繋がるグランド配線金属層Ｖｓｓと、コンタクトホール１０９ｄ、１０９ｅを介してＰ+層１０８ｂ、１０８ｃと繋がる電源配線金属層Ｖｄｄと、この上にＳｉＯ2層５２、５４と、が形成される。なお、Ｓｉ柱９７ｂ、９７ｃ間のゲートＴｉＮ層１０６は、垂直方向において、ゲート領域側面の全体で接して形成される。これにより、ＳＲＡＭ回路と同時に、同一Ｐ層基板１上の、ロジック回路領域に、３個のＳＧＴによるインバータ回路が形成される。コンタクトホール１０９ａ、１０９ｃは、平面視において、除去した帯状マスク材料層９４ａｂ、帯状ＳｉＮ層９５ａｂの領域に形成する。
本実施形態の製造方法によれば、次のような特徴が得られる。
[特徴１]
本実施形態では、帯状Ｓｉ柱９７ｂ、９７ｃに形成されたＳＧＴのゲートＴｉＮ層１０６が側面全体で接触するように形成されている。この場合、ゲートＴｉＮ層１０６は、その厚さを、ゲート層として機能する最小まで薄くしておれば、２個の帯状Ｓｉ柱９７ｂ、９７ｃに形成された２個のＳＧＴは、細密で形成されることになる。加えて、この細密の２個のＳＧＴを形成するために、平面視において、除去した帯状マスク材料層９４ａｂ、帯状ＳｉＮ層９５ａｂの領域が、出力配線金属層Ｖｏｕｔとの接続のためのコンタクトホール１０９ｃと、入力配線金属層Ｖｉｎとの接続のためのコンタクトホール１０９ｂと、の形成領域として有効に利用される。これにより、高密度のインバータＳＧＴ回路が形成される。
[特徴２]
本実施形態における、高密度インバータ回路における帯状Ｓｉ柱９７ｄ、９７ｂ、９７ｃ形成を含め、ほとんどの工程を、第２実施形態と、第４実施形態で説明したＳＲＡＭ回路を形成する工程と同じくできる。これにより、同一Ｐ層基板１上に、高密度のＳＲＡＭ回路と高密度のインバータ回路を、同時に、且つ少ない工程で形成することができる。なお、本実施形態の説明では、インバータ回路のゲートＨｆＯ 2 層１０５と、ゲートＴｉＮ層１０６を、ＳＲＡＭ回路と同じ材料層を用いて説明した。これに対して、インバータ回路と、ＳＲＡＭ回路の動作最適化のため、インバータ回路のゲートＨｆＯ 2 層１０５と、ゲートＴｉＮ層１０６と、をＳＲＡＭ回路と替えても良い。この変更により工程数の増加は、全体の工程数から見ると、コスト増加への影響は少ない。
[特徴３]
第５実施形態との違いは、Ｓｉ柱台９６ａのＮ+層９３Ａ、Ｐ+層９３Ｂと、除去する帯状マスク材料層９４ａｂ、帯状ＳｉＮ層９５ａｂと、を変えただけである。このことは、同じＰ層基板１上に、高密度のＳＲＡＭ回路と、３個のＳＧＴが並列接続した高密度ＳＧＴと、高密度インバータＳＧＴ回路と、を同時に形成されることを示している。
[特徴４]
本実施形態の説明では、駆動用として、並列接続した２つのＮチャネルＳＧＴを用いた場合について説明したが、帯状マスク材料層９４ｂａ、帯状ＳｉＮ層９６ｂａを除去する方法により、負荷用に２個のＰチャネルＳＧＴを並列接続した高密度インバータ回路を同時に形成することができる。
[特徴５]
本実施形態の説明では、１つの回路領域に、Ｙ方向に伸延した４本の帯状マスク材料層９４ａａ、９４ａｂ、９４ｂａ、９４ｂｂを頂部上に有する帯状ＳｉＮ層９５ａａ、９５ａｂ、９５ｂａ、９５ｂｂを形成したが、この回路領域にＸ方向に隣接して、同じくＹ方向に伸延した４本の帯状マスク材料層を頂部上に有する帯状ＳｉＮ層を形成することできる。これにより、Ｙ方向に伸延した８本の帯状マスク材料層を頂部上に有する帯状ＳｉＮ層よりなる新しい回路領域を形成することができる。この新しい回路領域の中で、除去する帯状マスク材料層、帯状ＳｉＮ層を選択することにより、新たな高密度のロジック回路が形成できる。同様に、Ｙ方向にも回路領域を広げることにより新たな高密度ロジック回路を形成することができる。
（第７実施形態）
以下、図７Ａ～図７Ｄを参照しながら、本発明の第７実施形態に係る、ＳＧＴを用いたＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
図１Ａで示した工程を行った後、マスク材料層７上に、全体にＳｉＮ層（図示せず）とマスク材料層（図示せず）とを形成する。そして、リソグラフィ法とＲＩＥエッチング法により、図７Ａに示すように、平面視において、Ｙ方向に伸延した２つの帯状マスク材料層１１５ａ、１１５ｂを形成する。そして、帯状マスク材料層１１５ａ、１１５ｂをマスクにして、ＳｉＮ層をＲＩＥエッチングして、Ｙ方向に伸延した帯状ＳｉＮ層１１６ａ、１１６ｂを形成する。
次に、全体にＳｉＧｅ層（図示せず）をＡＬＤ法により形成する。そして、図１Ｄ～図１Ｉまでの工程を行い、図７Ｂに示すように、帯状マスク材料層１１５ａ、１１５ｂの両側に形成した帯状マスク材料層１１７ａａ、１１７ａｂ、１１７ｂａ、１１７ｂｂと、この帯状マスク材料層１１７ａａ、１１７ａｂ、１１７ｂａ、１１７ｂｂの下にあって、且つＳｉＮ層１１６ａ、１１６ｂの両側側面に接した帯状ＳｉＧｅ層１１８ａａ、１１８ａｂ、１１８ｂａ、１１８ｂｂを形成する。帯状マスク材料層１１７ａｂと帯状マスク材料層１１７ｂａは、離れて形成する。同様に、帯状ＳｉＧｅ層１１８ａｂと帯状ＳｉＧｅ層１１８ｂａは、離れて形成される。
次に、図７Ｃに示すように、図１Ｎで説明した同じ方法を用いて、帯状マスク材料層１１７ａａ、１１７ｂｂの外側に、帯状マスク材料層１１９ａ、１１９ｃを形成する。同時に、帯状マスク材料層１１７ａｂ、１１７ｂａ間に帯状マスク材料層１１９ｂが形成される。そして、帯状マスク材料層１１９ａ、１１９ｂ、１１９ｃの下に帯状ＳｉＮ層１２０ａ、１２０ｂ、１２０ｃを形成する。この場合、帯状ＳｉＮ層１２０ｂの幅と、帯状ＳｉＮ層１１６ａ、１１６ｂの幅と、帯状ＳｉＮ層１２０ａ、１２０ｃの幅と、を同じにすることが望ましい。
次に、図７Ｄに示すように、帯状マスク材料層１１７ａａ、１１７ａｂ、１１７ｂａ、１１７ｂｂ、帯状ＳｉＧｅ層１１８ａａ、１１８ａｂ、１１８ｂａ、１１８ｂｂを除去する。これにより、マスク材料層７上に、平面視においてＹ方向に伸延した帯状マスク材料層１１５ａ、１１５ｂ、１１９ａ、１１９ｂ、１１９ｃと、帯状ＳｉＮ層１１６ａ、１１６ｂ、１２０ａ、１２０ｂ、１２０ｃと、が形成される。そして、図１Ｐ～図１ＹＹの工程を行うことにより、図１ＹＹと同じ８個のＳＧＴよりなるＳＲＡＭセルが形成される。
本実施形態の製造方法によれば、次のような特徴が得られる。
第１実施形態では、帯状ＳｉＮ層８ａの両側に、４回の繰り返し帯状柱形成工程を行って、帯状ＳｉＮ層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂ、帯状ＳｉＧｅ層１２ａａ。１２ａｂ、１８ａ、１８ｂを形成した。これに対して、本実施形態では、同時に形成した帯状ＳｉＮ層１１６ａ、１１６ｂの両側に、２回の帯状材料層形成工程のみで、帯状ＳｉＮ層１１６ａ、１１６ｂ、１２０ａ、１２０ｂ、１２０ｃを形成した。これにより工程の簡易化が図れる。
（第８実施形態）
以下、図８Ａ、図８Ｂを参照しながら、本発明の第８実施形態に係る、ＳＧＴを用いたＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
図１Ａ～図１Ｃの工程を行い、帯状マスク材料層９ａ、帯状ＳｉＮ層８ａより幅が広い、帯状マスク材料層９ＡＡ、帯状ＳｉＮ層８ＡＡをマスク材料層７上に形成する。そして、以後、図１Ｄ～図１Ｎまでの工程を行う。これにより、図８Ａに示すように、帯状マスク材料層９ＡＡ、帯状ＳｉＮ層８ＡＡの両側に、帯状マスク材料層１５ａ、１５ｂ、１７ａ、１７ｂ、１９ａ、１９ｂ、２１ａ、２１ｂと、帯状ＳｉＧｅ層１２ａａ、１２ａｂ、１８ａ、１８ｂ、帯状ＳｉＮ層１６ａ、１６ｂ、２０ａ、２０ｂが、マスク材料層７上に、形成される。
そして、図１Ｏから図１Ｗの工程を行うことにより、図８Ｂに示すように、平面視において、Ｓｉ柱７ａ、７ｄ、７ｅ、７ｆ、７ｇ、７ｊが円形状であるのに対して、Ｓｉ柱７ＣＣ，７ＨＨは、楕円形状または細長形状となる。そして、以後、図１Ｘ～図１ＹＹまでの工程を行うことによりＰ層基板１上にＳＲＡＭセルを形成することができる。この場合、Ｓｉ柱７Ｃ，７Ｈの断面面積が、Ｓｉ柱７ａ、７ｄ、７ｅ、７ｆ、７ｇ、７ｊの断面面積より大きくなる。
本実施形態の製造方法によれば、次のような特徴が得られる。
[特徴１]
負荷ＳＧＴが形成されるＹ方向に並んだＳｉ柱７ＣＣ、７ＨＨの断面面積は、駆動、及び選択ＳＧＴを形成Ｓｉ柱７ａ、７ｄ、７ｅ、７ｆ、７ｇ、７ｊの断面面積を容易により大きくできるため、負荷ＳＧＴに流れる電流を大きくできる。これにより、ＳＲＡＭセルの動作マージンを大きくできる。また、同様に、駆動ＳＧＴを形成するＳｉ柱７ｄ、７ｇの平面視形状を楕円形状または細長形状にして、断面面積を大きくして、駆動電流を大きくできる。このように、指定されたＳｉ柱の断面を楕円形状または細長形状にすることにより、容易にセル面積の増加を抑えて、性能向上ができる。
[特徴２]
同様に、図２で示した第２実施形態に対しても、同様にＳｉ柱７３ｃ、７３ｆに形成する負荷ＳＧＴに流れる電流を大きくできる。同様に、Ｓｉ柱７３ａ、７３ｄ、７３ｅ、７３ｈにも適用できる。図４で示した第４実施形態に対しても、同様に、適用できる。上記に共通することは、同時に形成されるＹ方向に延びる、Ｓｉ柱を形成するための帯状マスク材料層の幅を、変えることによって、Ｓｉ柱の平面視形状を、設計要求に応じて、円形状、楕円状、または細長形状にすることができる。これは、他の実施形態にも適用できる。
なお、本発明に係る実施形態では、１つの半導体柱に１個のＳＧＴを形成したが、２個以上を形成する回路形成においても、本発明を適用できる。
また、第１実施形態において、マスク材料層７はＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3、以後ＡｌＯと称する）層、ＳｉＯ2層より形成した。そして、窒化シリコン（ＳｉＮ）層８を堆積した。そして、ＳｉＯ2層からなるマスク材料層９を堆積した。そして、ＳｉＮ層からなるマスク材料層１０を堆積した。これらマスク材料層７、９、１０、ＳｉＮ層８は、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、図１Ｄに示したように、全体に、ＡＬＤ法によりＳｉＧｅ層１２を帯状マスク材料層７、８ａ、９ａを覆って形成した。このＳｉＧｅ層１２は、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層をもちいてもよい。このことは、帯状ＳｉＧｅ層１８ａ、１８ｂにおいても、同様である。また、帯状ＳｉＧｅ層１２ａａ、１２ａｂと、帯状ＳｉＧｅ層１８ａ、１８ｂの材料母体は同じでなくても良い。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態における、帯状マスク材料層１５ａ、１５ｂ、１７ａ、１７ｂ、１９ａ、１９ｂ、２１ａ、２１ｂと、帯状マスク材料層１６ａ、１６ｂ、２０ａ、２０ｂは、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いることができる。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、帯状マスク材料層９ａ、１５ａ、１５ｂ、１７ａ、１７ｂ、１９ａ、１９ｂ、２１ａ、２１ｂのそれぞれの上表面と、底部の位置が、同じのように形成したが、本発明の目的に合うならば、それぞれの上表面と、底部の位置が垂直方向で異なっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、帯状マスク材料層９ａ、１５ａ、１５ｂ、１７ａ、１７ｂ、１９ａ、１９ｂ、２１ａ、２１ｂの厚さ、及び形状は、ＣＭＰによる研磨、及びＲＩＥエッチング、洗浄により変化する。この変化は、本発明の目的に合う程度の内であれば、問題ない。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、図１Ｑ～図１Ｓに示す、ＳｉＯ2層２２、ＳｉＮ層２４、帯状ＳｉＧｅ層２５、ＳｉＮ層による帯状マスク材料層２６、帯状マスク材料層２７ａ、２７ｂ、２８ａ、２８ｂは、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む材料層を用いることができる。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｓｉ柱６ｂ、６ｉを除去した。このように、回路設計に合わせて、形成したＳｉ柱６ａ～６ｊのいずれかを、リソグラフィ法と、エッチングにより除去してもよい。ＳＲＡＭセル回路以外の回路においても、一度形成したＳｉ柱を、回路設計に合わせて、除去できる。また、第４実施形態のように、帯状マスク材料層２７ａ、２７ｂ、２８ａ、２８ｂの、平面視における、任意の領域をエッチングして、Ｓｉ柱６ａ～６ｊのいずれかを形成しないことができる。本実施形態が提供する方法は、ＳＲＡＭセル回路以外の回路形成に適用できる。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、図１Ｚに示したように、ゲート金属層として、ＴｉＮ層４０ａ、４０ｂ、４０ｃ、４０ｄを用いた。このＴｉＮ層４０ａ、４０ｂ、４０ｃ、４０ｄは、本発明の目的に合う材料であれば、単層または複数層よりなる材料層を用いることができる。ＴｉＮ層４０ａ、４０ｂ、４０ｃ、４０ｄは、少なくとも所望の仕事関数を持つ、単層または複数層の金属層などの導体層より形成できる。この外側に、たとえばＷ層などの他の導電層を形成してもよい。この場合、Ｗ層はゲート金属層を繋げる金属配線層の役割を行う。Ｗ層以外に単層、または複数層の金属層を用いても良い。また、ゲート絶縁層として、ＨｆＯ 2 層３５を用い、ゲート材料層としてＴｉＮ層４０ａ、４０ｂ、４０ｃ、４０ｄを用いたが、それぞれを単層または複数層よりなる他の材料層を用いてもよいこのことは、本発明に係るその他の実施形態においても同様である。
本実施形態における、Ｘ方向とＹ方向とは、直交している必要はない。回路としての機能を満足するものであれば、Ｘ方向とＹ方向が、直角よりずれていても良い。
第５実施形態では、平面視において、矩形状の帯状Ｓｉ柱９７ａ、９７ｂ、９７ｃを形成した。帯状Ｓｉ柱９７ａ、９７ｂ、９７ｃの平面視における形状は、円形、楕円、正方形などの他の形状であってもよい。第６実施形態においても同様である。また、回路領域によって、これらの形状は、回路設計の要求に従い、任意の形状を選んでも良い。同様に、第１実施形態におけるＳＲＡＭセルにおける、Ｓｉ柱６ａ～６ｊの、平面視における形状も、円形だけでなく楕円であってもよい。この楕円も、その長軸及び短軸が、Ｘ方向及びＹ方向に一致していなくても良い。また、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるSi柱が混在して形成されてもよい。これらのこのことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、Ｓｉ柱６ａ～６ｊの底部に接続してＮ+層３ａ、３ｂ、３ｃ、３ｄ、Ｐ+層４ａ、４ｂを形成した。Ｎ+層３ａ、３ｂ、３ｃ、３ｄ、Ｐ+層４ａ、４ｂ上面に金属、シリサイドなどの合金層を形成してもよい。また、Ｓｉ柱６ａ～６ｊの底部の外周に例えばエピタキシャル結晶成長法により形成したドナー、またはアクセプタ不純物原子を含んだＰ+層、またはＮ+層を形成してＳＧＴのソース、またはドレイン不純物領域を形成してもよい。この場合、エピタキシャル結晶成長法で形成されたＮ+層またはＰ+層に接したＳｉ柱内部にＮ+層またはＰ+層が形成されていても、いなくてもよい。または、これらＰ+層、Ｎ+層に接して、Ｐ層基板１に平行に伸延した金属層、または合金層を設けても良い。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、図１ＸＸに示したように、選択エピタキシャル結晶成長法を用いて、Ｎ+層４３ａ、４３ｃ、４３ｄ、４３ｅ、４３ｆ、４３ｈ、Ｐ+層４３ｂ、４３ｇを形成した。そして、熱拡散によりＳｉ柱６ａ～６ｊの頂部にＮ+層４４ａ、４４ｃ、４４ｄ、４４ｅ、４４ｆ、４４ｈ、Ｐ+層４４ｂ、４４ｇを形成した。選択エピタキシャル結晶成長法により形成した、Ｎ+層４３ａ、４３ｃ、４３ｄ、４３ｅ、４３ｆ、４３ｈ、Ｐ+層４３ｂ、４３ｇは、単結晶層であるので、熱拡散によるＳｉ柱６ａ～６ｊの頂部に形成されたＮ+層４４ａ、４４ｃ、４４ｄ、４４ｅ、４４ｆ、４４ｈ、Ｐ+層４４ｂ、４４ｇがなくても、ＳＧＴのソース、またはドレインとなる。上記のように、Ｓｉ柱６ａ～６ｊの頂部、または底部に接続した、Ｎ+層、Ｐ+層の形成方法は、ソースまたはドレインとしての機能を得るものであれば、ここで記載した方法以外の方法で形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、図１ＸＸに示した、Ｎ+層４３ａ、４３ｃ、４３ｄ、４３ｅ、４３ｆ、４３ｈ、Ｐ+層４３ｂ、４３ｇの形成を選択エピタキシャル結晶成長法により行った。これらＮ+層４３ａ、４３ｃ、４３ｄ、４３ｅ、４３ｆ、４３ｈ、Ｐ+層４３ｂ、４３ｇの形成を、通常のエピタキシャル結晶成長法を行い、その後にリソグラフィ法とエッチングにより形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｐ層基板１上にＳＧＴを形成したが、Ｐ層基板１の代わりにＳＯＩ（Silicon On Insulator）基板を用いても良い。または、基板としての役割を行うものであれば他の材料基板を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｓｉ柱６ａから６ｊの上下に、同じ極性の導電性を有するＮ+層４４ａ、４４ｃ、４４ｄ、４４ｆ、４４ｈ、Ｐ+層４４ｂ、４４ｇとＮ+層３ａ、３ｂ、３ｃ、３ｄ、Ｐ+層４ａ、４ｂを用いて、ソース、ドレインを構成するＳＧＴについて説明したが、極性が異なるソース、ドレインを有するトンネル型ＳＧＴに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、ゲートＨｆＯ 2 層３５、ゲートＴｉＮ層４０ａ、４０ｂ、４０ｃ、４０を形成した後に、Ｎ+層４３ａ，４３ｃ，４３ｄ，４３ｅ、４３ｆ、４４ａ、４４ｃ、４４ｄ、４４ｅ、４４ｆ、４４ｈ、Ｐ+層４３ｂ、４３ｇ、４４ｂ、４４ｇを形成した。これに対し、Ｎ+層４３ａ，４３ｃ，４３ｄ，４３ｅ、４３ｆ、４４ａ、４４ｃ、４４ｄ、４４ｅ、４４ｆ、４４ｈ、Ｐ+層４３ｂ、４３ｇ、４４ｂ、４４ｇを形成した後に、ゲートＨｆＯ 2 層３５、ゲートＴｉＮ層４０ａ、４０ｂ、４０ｃ、４０ｄを形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、上記各実施形態では、チャネル、ソース、ドレインなどの半導体領域としてＳｉ（シリコン）を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、ＳｉＧｅのようにＳｉを含んだ半導体材料、またはＳｉ以外の半導体材料を用いた、柱状半導体装置にも適用可能である。
また、第１実施形態では、Ｓｉ柱６ａ～６ｊは単体のＳｉ層より形成したが、垂直方向において異なる半導体母体からなる半導体層を積層してＳＧＴのチャネルを形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路との混在回路に対しても適用することができる。
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
本発明に係る、柱状半導体装置の製造方法によれば、高密度の柱状半導体装置が得られる。
１ Ｐ層基板
１ａ ＳｉＯ２基板
２、２ａ、２ｂ、２Ａ Ｎ層
３、３ａ、３ｂ、３ｃ、３ｄ、４３ａ、４３ｃ、４３ｄ、４３ｅ、４３ｆ、４３ｇ、４３ｈ、４４ａ、４４ｃ、４４ｄ、４４ｅ、４４ｆ、４４ｇ、４４ｈ、６６ａ、６６ｃ、６６ｄ、６６ｆ、９３Ａ、１０７ａ、１０８ａ Ｎ+層
３Ａ、３Ｂ、９３ａａ 帯状Ｎ+層
４Ａ、９３ｂｂ 帯状Ｐ+層
４、４ａ、４ｃ、４ｄ、５、５ａ、４３ｂ、４３ｇ、４４ｂ、４４ｇ、６６ｂ、６６ｅ、９３ａ、９３Ｂ，１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ、１０２ｃ、１０７ｂ、１０７ｃ、１０８ｂ、１０８ｃ Ｐ+層
６ ｉ層
７、８、９、１０、２６、７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、７ｇ、７ｈ、７ｉ、７ｊ、３０ａ、３０ｂ、３０ｃ、３０ｄ、３１ａ、３１ｂ、３１ｃ、３１ｄ、３８ａ、３８ｂ、３８ｃ、３８ｄ、６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅ、６０ｆ マスク材料層
７Ａ、７Ｂ，７Ｃ，７ＣＣ，７ＨＨ，９ａ、１０ａ、１５ａ、１５ｂ、１７ａ、１７ｂ、１９ａ、１９ｂ，２１ａ、２１ｂ、２６、２７ａ、２７ｂ、２７Ａ，２７Ｂ、２７Ｃ、２７Ｄ、２８ａ、２８ｂ、３３ａ、３３ｂ、１５Ａ，１５Ｂ、１７Ａ，１７Ｂ、８１、８３ａ、８３ｂ、８５ａ、８５ｂ、８７ａ、８７ｂ、９０ａ、９０ｂ、９１ａａ、９１ａｂ、９１ｂａ、９１ｂｂ、９４ａａ、９４ａｂ、９４ｂａ、９４ｂｂ、９４ＡＢ、９４ＢＡ、９４ＢＢ、１１５ａ、１１５ｂ、１１７ａａ、１１７ａｂ、１１７ｂａ、１１７ｂｂ、１１９ａ、１１９ｂ、１１９ｃ 帯状マスク材料層
９Ａａ，９Ａｂ、１７Ａａ、１７Ａｂ，１７Ｂａ、１７Ｂｂ 正方形状マスク材料層
８、１６、１６Ａ、１６Ｂ，２４、４２ ＳｉＮ層
８ａ、１６ａ、１６ｂ、１６Ａ，１６Ｂ、２０ａ、２０ｂ、２４ａ、２４ｂ、８２ａ、８２ｂ、８６ａ、８６ｂ、９２ａａ、９２ａｂ、９２ｂａ、９２ｂｂ、９５ａａ、９５ＡＢ、９５ＢＡ、９５ＢＢ、１１６ａ、１１６ｂ、１２０ａ、１２０ｂ、１２０ｃ 帯状ＳｉＮ層
８Ａａ，８Ａｂ、１６ＡＡ，１６ＡＢ，１６ＢＡ、１６ＢＢ 正方形状ＳｉＮ層
１２、１２ａ、１２ｂ、１８ａ、１８ｂ ＳｉＧｅ層
１２ａａ、１２ａｂ、１８ａ、１８ｂ、２５、１２Ａａ、１２Ａｂ、８０、９１ａ、９１ｂ、１１８ａａ、１１８ａｂ、１１８ｂａ、１１８ｂｂ 帯状ＳｉＧｅ層
６ａ、６ｂ、６ｃ、６Ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６Ｈ、６ｇ、６ｊ、７３ａ、７３ｂ、７３ｃ、７３ｄ、７３ｅ、７３ｆ、７３ｇ、７３ｈ Ｓｉ柱
９７ａ、９７ｂ、９７ｃ 帯状Ｓｉ柱
５ａ、５ｂ、９６、９６ａ Ｓｉ柱台
１３、１３ａ、１３ｂ、１３ｂａ、２２、２２ａ、２２ｂ、３２ａ、３２ｂ、３４、４６、４８、５０、５２、５４ ＳｉＯ2層
Ｒ１、Ｒ２ 丸み
１４ａ、１４ｂ、１４Ａ，１４Ｂ，１０６ 凹み
８ａａ、８ａｂ、９ａａ、９ａｂ、１６ａａ、１６ｂａ、１６ｂｂ、１７ａａ、１７ｂａ、１７ｂｂ、２０ａａ、２０ｂａ、２０ｂｂ、２１ａａ、２１ｂａ、２１ｂｂ 正方形状マスク材料層
６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６ｈ、６ｉ、６ｊ、６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６０ｆ、６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６１ｆ Ｓｉ柱
３５、６３、７５、１０５ ＨｆＯ 2 層
４０ａ、４０ｂ、４０ｃ、４０ｄ、６５ａ、６５ｂ、６５ｃ、６５ｄ、１００、１０６ ＴｉＮ層
４７ａ、４７ｂ、４９ａ、４９ｂ、５１ａ、５１ｂ、５１ｃ、５１ｄ、５３ａ、５３ｂ、５５ａ、５５ｂ、６９ａ、６９ｂ、７１ａ、７１ｂ、７３ａ、７３ｂ、７４ａ、７４ｂ、１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ、１０３ｅ、１０９ａ、１０９ｂ、１０９ｃ、１０９ｄ、１０９ｅ コンタクトホール
ＷＬ ワード配線金属層
ＢＬ ビット配線金属層
ＲＢＬ 反転ビット配線金属層
Ｖｓｓ１，Ｖｓｓ２ グランド配線金属層
Ｖｄｄ 電源配線金属層
Ｃ１、Ｃ２ 接続配線金属層
Ｄ ドレイン配線金属層
Ｓ ソース配線金属層
Ｇ ゲート配線金属層
Ｖｄｄ 電源配線金属層
Ｖｓｓ グランド配線金属層
Ｖｉｎ 入力配線金属層
Ｖｏｕｔ 出力配線金属層

Claims (29)

  1. 基板上に、６個または８個のＳＧＴ（Surrounding Gate Transistor）より１つのセル領域を構成するＳＲＡＭ（Static Random Access Memory）回路の形成において、
    半導体層上に、第１の材料層を形成する工程と、
    前記セル領域において、前記第１の材料層上に、平面視で、第１の方向に、互いに平行し、且つ分離した４本または５本の帯状の第１マスク材料層を形成する工程と、
    前記帯状の第１マスク材料層の下方、または上方に、前記セル領域において、平面視で、前記第１の方向に直交し、且つ互いに平行し、且つ分離した２本の帯状の第２マスク材料層が形成された状態で、
    前記帯状の第１マスク材料層と、前記帯状の第２マスク材料層と、が重なった部分に、前記第１の材料層と、前記帯状の第１マスク材料層と、前記帯状の第２のマスク材料層との、一部または全てからなる第３のマスク材料層を形成する工程と、
    前記第３のマスク材料層をマスクに、前記半導体層をエッチングして、第１の線上に並んだ第１の組の半導体柱と、前記第１の線に平行した第２の線上に並んだ第２の組の半導体柱と、を形成する工程と、
    前記第１の組の半導体柱の内の、前記第１の線上の一方の端に、第１の半導体柱があり、前記第２の組の半導体柱の内の、前記第２の線上にあって、且つ前記一方の端と反対の端に、第２の半導体柱があり、前記第１の線と直交する前記第１の半導体柱の中心を通る第１の中心線と、前記第２の線と、が交わる点に中心を持つ第３の半導体柱があり、
    前記第２の線と直交する前記第２の半導体柱の中心を通る第２の中心線と、前記第１の線と、が交わる点に中心を持つ第４の半導体柱があり、前記第１の線上に中心を有し、且つ前記第４の半導体柱に隣り合った第５の半導体柱があり、前記第２の線上に中心を有し、且つ前記第３の半導体柱に隣り合った第６の半導体柱がある、配置に形成され、
    平面視において、前記第６の半導体柱の、前記第１の中心線に平行した２つの外周接線の内側を延長した第１の帯領域の中に、少なくとも一部が重なって、前記第１の組の半導体柱がない第１の半導体柱不在領域があり、前記第５の半導体柱の、前記第２の中心線に平行した２つの外周接線の内側を延長した第２の帯領域の中に、少なくとも一部が重なって、前記第２の組の半導体柱がない第２の半導体柱不在領域がある配置に形成され、
    前記第１の組の半導体柱と、前記第２の組の半導体柱を囲んでゲート絶縁層を形成する工程と、
    前記第３の半導体柱と、前記第６の半導体柱と、の前記ゲート絶縁層を囲み、繋がった第１のゲート導体層と、前記第４の半導体柱と、前記第５の半導体柱との、前記ゲート絶縁層と、を囲み繋がった第２のゲート導体層と、前記第１の半導体柱の前記ゲート絶縁層を囲んだ第３のゲート導体層と、前記第２の半導体柱の前記ゲート絶縁層を囲んだ第４のゲート導体層とを形成する工程と、
    前記第１の組の半導体柱の、底部に繋がって形成した第１の不純物領域と、前記第１のゲート導体層と、を接続する第１のコンタクトホールを、前記第１の半導体柱不在領域上に形成し、前記第２の組の半導体柱の、底部に繋がって形成した第２の不純物領域と、前記第２のゲート導体層と、を接続する第２のコンタクトホールを、前記第２の半導体柱不在領域上に形成し、
    前記第１のゲート導体層が、垂直方向において、前記第３の半導体柱と、前記第６の半導体柱との、第１のチャネル領域の側面全体で接し、前記第２のゲート導体層が、垂直方向において、前記第４の半導体柱と、前記第５の半導体柱との、第２のチャネル領域の側面全体で接して形成されている、
    ことを、特徴とする柱状半導体装置の製造方法。
  2. ８個の前記ＳＧＴにより１つのセル領域を構成する前記ＳＲＡＭ回路を形成する工程において、
    平面視で、前記第１の方向に、互いに平行し、且つ分離した５本の前記帯状の第１マスク材料層の内の中央の１本の中央帯状第１マスク材料層と、前記第１の方向に直交し、且つ互いに平行し、且つ分離した２本の前記帯状の第２マスク材料層と、が重なった２つの重なり領域に、前記第１の半導体柱、前記第２の半導体柱、前記第３の半導体柱、前記第４の半導体柱、前記第５の半導体柱、前記第６の半導体柱の形成と同じ工程により、第７の半導体柱と、第８の半導体柱と、を形成する、
    ことを特徴にする請求項１に記載の柱状半導体装置の製造方法。
  3. 前記第１の組の半導体柱と、前記第２の組の半導体柱と、を形成すると同時に、前記第１の半導体柱不在領域と、前記第２の半導体柱不在領域に、第９の半導体柱と、第１０の半導体柱を形成して、その後に、前記第９の半導体柱と、前記第１０の半導体柱を除去して、前記第１の半導体柱不在領域と、前記第２の半導体柱不在領域と、を形成する、
    ことを特徴にする請求項１に記載の柱状半導体装置の製造方法。
  4. 前記第１の半導体柱不在領域と、前記第２の半導体柱不在領域との、前記第１の材料層、前記帯状の第１マスク材料層、前記帯状の第２マスク材料層の、いずれか、または全てを、前記第１の組の半導体柱と、前記第２の組の半導体柱と、の形成工程の前に、除去して、前記第１の半導体柱不在領域と、前記第２の半導体柱不在領域と、を形成する、
    ことを特徴にする請求項１に記載の柱状半導体装置の製造方法。
  5. 前記帯状の第１マスク材料層を形成する工程において、
    前記第１の材料層上に、平面視において、前記第１の方向に直交した方向に伸び、第１の帯状材料層を、その頂部上に有する第２の帯状材料層を形成する工程と、
    全体を覆って、下から第２の材料層と、第３の材料層と、を形成する工程と、
    前記第２の材料層と、前記第３の材料層の上面位置が、前記第１の帯状材料層の上面位置となるように平滑化する工程と、
    平滑化された前記第２の材料層の頂部に、平滑化された前記第３の材料層と、前記第１の帯状材料層と、の側面に挟まれた第３の帯状材料層を形成する工程と、
    平滑化された前記第３の材料層を除去する工程と、
    前記第１の帯状材料層と、前記第３の帯状材料層と、をマスクにして、前記第２の材料層をエッチングして、前記第２の帯状材料層の両側側面に接した、第４の帯状材料層を形成する工程と、
    全体を覆って、下から第４の材料層と、第５の材料層と、を形成する工程と、
    前記第４の材料層と、前記第５の材料層の上面位置が、前記第１の帯状材料層の上面位置となるように平滑化する工程と、
    平滑化された前記第４の材料層の頂部に、平滑化された前記第５の材料層と、前記第３の帯状材料層と、の側面に挟まれた第５の帯状材料層を形成する工程と、
    前記第５の材料層を除去する工程と、
    前記第１の帯状材料層と、前記第３の帯状材料層と、前記第５の帯状材料層と、をマスクにして、前記第４の材料層をエッチングして、前記第４の帯状材料層の側面に接した、第６の帯状材料層を形成する工程と、
    前記第３の帯状材料層と、前記第４の帯状材料層と、を除去する工程と、を少なくとも有する、
    ことを特徴にする請求項１に記載の柱状半導体装置の製造方法。
  6. 前記第３の帯状材料層を形成する工程において、
    前記第１の帯状材料層と、平滑化された前記第３の材料層と、をマスクにして、前記第２の材料層の頂部をエッチングして、第１の凹部を形成する工程と、
    前記第１の凹部を埋め、且つその上面位置が前記第１の帯状材料層の上面位置と同じくする前記第３の帯状材料層を形成する工程と、を有する、
    ことを特徴とする請求項５に記載の柱状半導体装置の製造方法。
  7. 前記第５の帯状材料層を形成する工程において、
    前記第１の帯状材料層と、前記第３の帯状材料層と、前記第５の材料層と、をマスクにして、前記第４の材料層の頂部をエッチングして、第２の凹部を形成する工程と、
    前記第２の凹部を埋め、且つその上面位置が前記第１の帯状材料層の上面位置と同じくする前記第５の帯状材料層を形成する工程と、を有する、
    ことを特徴とする請求項５に記載の柱状半導体装置の製造方法。
  8. 前記帯状の第２マスク材料層を形成する工程において、
    平面視において、前記第１の方向に伸びた第８の帯状材料層を、その頂部上に有する第９の帯状材料層を形成する工程と、
    全体を覆って、下から第６の材料層と、第７の材料層と、を形成する工程と、
    前記第６の材料層と、前記第７の材料層の上面位置が、前記第８の帯状材料層の上面位置となるように平滑化する工程と、
    前記第８の帯状材料層と、前記第７の材料層をマスクにして、平滑化された前記第６の材料層の頂部をエッチングして、第３の凹部を形成する工程と、
    前記第３の凹部を埋め、且つその上面位置が前記第８の帯状材料層の上面位置と同じくする第１０の帯状材料層を形成する工程と、
    前記第７の材料層を除去する工程と、
    前記第８の帯状材料層と、前記第１０の帯状材料層と、をマスクにして、前記第６の材料層をエッチングして、前記第９の帯状材料層の両側側面に接した、第１１の帯状材料層を形成する工程と、
    前記第８の帯状材料層と、前記第９の帯状材料層と、を除去する工程と、有し、
    前記第１０の帯状材料層と、前記第１１の帯状材料層により、前記帯状の第２マスク材料層を形成する、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  9. 平面視において、前記第２の帯状材料層と、前記第４の帯状材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
    ことを特徴とする請求項５に記載の柱状半導体装置の製造方法。
  10. 前記帯状の第１マスク材料層を形成する工程において、
    前記第１の方向に、互いに平行した、２本の帯状の第５マスク材料層と、帯状の第６マスク材料層と、を形成する工程と、
    前記帯状の第５マスク材料層の両側に接して、平面視において同じ幅を持つ帯状の第７マスク材料層を形成し、前記帯状の第７マスク材料層の形成と同時に、前記帯状の第６マスク材料層の両側に接して、平面視において同じ幅を持つ帯状の第８マスク材料層を形成する工程と、
    前記帯状の第５マスク材料層と、前記帯状の第６マスク材料層と、を除去する工程と、を有し、
    前記帯状の第７マスク材料層と、前記帯状の第８マスク材料層とが、平面視において、離れて、形成され、
    前記帯状の第７マスク材料層と、前記帯状の第８マスク材料層と、により前記帯状の第１マスク材料層が形成される、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  11. 前記帯状の第１マスク材料層を形成する工程において、
    前記第１の方向に、互いに平行した、２本の帯状の第９マスク材料層と、帯状の第１０マスク材料層と、を形成する工程と、
    前記帯状の第９マスク材料層の両側に接して、平面視において同じ幅を持つ帯状の第１１マスク材料層を形成し、前記帯状の第１１マスク材料層の形成と同時に、前記帯状の第１０マスク材料層の両側に接して、平面視において同じ幅を持つ帯状の第１２マスク材料層を形成する工程と、
    前記帯状の第１１マスク材料層と、前記帯状の第１２マスク材料層と、の間と、両側とに、平面視において同じ幅の帯状の第１３マスク材料層を形成する工程と、
    前記帯状の第１１マスク材料層と、前記帯状の第１２マスク材料層と、を除去する工程と、を有し、
    前記帯状の第９マスク材料層と、前記帯状の第１０マスク材料層と、前記帯状の第１３マスク材料層と、により前記帯状の第１マスク材料層が形成される、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  12. 平面視において、前記帯状の第１１マスク材料層と、前記帯状の第１２マスク材料層と、の間の幅が、前記帯状の第９マスク材料層と、前記帯状の第１０マスク材料層と、の幅と異なって形成される、
    ことを特徴とする請求項１１に記載の柱状半導体装置の製造方法。
  13. 前記基板上に、平面視において、前記ＳＲＡＭ回路と離れてある１つのロジック回路領域の形成にあって、
    前記第１の方向に伸延する第１の線、または前記第１の線に直交する方向に、前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、前記第４の半導体柱と、前記第５の半導体柱と、前記第６の半導体柱と、の形成に並行した工程を行い、前記第３の半導体柱と、前記第６の半導体柱と、の間隔、もしくは、前記第４の半導体柱と、前記第５の半導体柱との間隔と、同じ間隔を有して、互いに隣り合った少なくとも２つの第９の半導体柱と、第１０の半導体柱と、を形成する工程と、
    前記第９の半導体柱と、前記第１０の半導体柱とを囲んだ第３のゲート導体層が、垂直方向において、前記第９の半導体柱と、前記第１０の半導体柱と、の第３のチャネル領域の側面全体で接している、
    ことを、特徴とする請求項１に記載の柱状半導体装置の製造方法。
  14. 前記帯状の第１マスク材料層を形成する工程と並行して、前記第１の方向に伸延する第１の線、または前記第１の線に直交する方向に、少なくとも３本の第３の帯状のマスク材料層を形成する工程と、
    前記第１の半導体柱不在領域、前記第２の半導体柱不在領域を形成する工程に並行し、平面視において、前記第３の帯状のマスク材料層の少なくとも１本の領域に半導体柱を形成しない第３の半導体柱不在領域を形成する工程と、
    平面視において、前記第３の半導体柱不在領域に、前記第３のゲート導体層と、前記第９の半導体柱と、前記第１０の半導体柱と、の底部に繋がった第３の不純物領域と、の少なくとも一方と接続するための第３のコンタクトホールを形成する工程、とを有する、
    ことを、特徴とする請求項１３に記載の柱状半導体装置の製造方法。
  15. 前記第１の組の半導体柱の、各々の底部に繋がった前記第１の不純物領域を繋げる第１の接続領域と、前記第２の組の半導体柱の、各々の底部に繋がった前記第２の不純物領域を繋げる第２の接続領域と、が金属層、合金層、またはドナー若しくはアクセプタ不純物原子を含んだ半導体層により形成される、
    ことを、特徴とする請求項１に記載の柱状半導体装置の製造方法。
  16. 前記第３の不純物領域を繋げる第３の接続領域が金属層、合金層、またはドナー若しくはアクセプタ不純物原子を含んだ半導体層により形成される、
    ことを、特徴とする請求項１４に記載の柱状半導体装置の製造方法。
  17. 前記第９の半導体柱と、前記第１０の半導体柱との平面視における形状が、円形状、楕円状、または細長形状に形成される、
    ことを、特徴とする請求項１３に記載の柱状半導体装置の製造方法。
  18. 前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、前記第４の半導体柱と、を第１の組とし、前記第５の半導体柱と、前記第６の半導体柱と、を第２の組にして、
    前記第１の組と、第２の組との、平面形状が、円形、または前記第１の線方向に長辺を持つ楕円状、または細長形状である、
    ことを、特徴とする請求項１に記載の柱状半導体装置の製造方法。
  19. 前記第７の半導体柱と、前記第８の半導体柱との、平面形状が、円形、または前記第１の線方向に長辺を持つ楕円状、または細長形状である、
    ことを、特徴とする請求項２に記載の柱状半導体装置の製造方法。
  20. 基板上に、平面視において、第１の線上に３個または４個並んだ第１の組のＳＧＴ(Surrounding Gate Transistor)と、前記第１の線上に平行した第２の線上に３個または４個並んだ第２の組のＳＧＴと、から１つのセルを構成するＳＧＴよりなるＳＲＡＭ（Static Random Access Memory）回路において、
    前記第１の組のＳＧＴの内の、前記第１の線上の一方の端に、第１の選択ＳＧＴが前記基板上の第１の半導体柱にあり、
    前記第２の組のＳＧＴの内の、前記第２の線上にあって、且つ前記一方の端と反対の端に、第２の選択ＳＧＴが前記基板上の第２の半導体柱にあり、
    前記第１の線と直交する前記第１の半導体柱の中心を通る第１の中心線と、前記第２の線と、が交わる点に中心を持つ駆動用または負荷用の第３のＳＧＴの第３の半導体柱と、
    前記第２の線と直交する前記第２の半導体柱の中心を通る第２の中心線と、前記第１の線と、が交わる点に中心を持つ駆動用または負荷用の第４のＳＧＴの第４の半導体柱と、
    前記第１の線上に中心を有し、且つ前記第４の半導体柱に隣り合った駆動用、または負荷用の第５のＳＧＴの第５の半導体柱と、
    前記第２の線上に中心を有し、且つ前記第３の半導体柱に隣り合った駆動用、または負荷用の第６のＳＧＴの第６の半導体柱と、
    繋がった前記第３のＳＧＴと、前記第６のＳＧＴと、の第１のゲート導体層が、垂直方向において、前記第３の半導体柱と、前記第６の半導体柱との第１のチャネル領域全体の側面で接続しており、
    平面視において、前記第６の半導体柱の、前記第１の中心線に平行した２つの外周接線の内側を延長した第１の帯領域の中に、少なくとも一部が重なり、前記第１の半導体柱と、前記第４の半導体柱と、前記第５の半導体柱との各々の底部に接続した前記第１の線上に延びた第１の不純物領域と、前記第１のゲート導体層と、を電気的に接続するための第１のコンタクトホールと、
    繋がった前記第４のＳＧＴと、前記第５のＳＧＴと、の第２のゲート導体層が、垂直方向において、前記第４の半導体柱と、前記第５の半導体柱との第２のチャネル領域全体の側面で接続しており、
    平面視において、前記第５の半導体柱の、前記第２の中心線に平行した２つの外周接線の内側を延長した第２の帯領域の中に、少なくとも一部が重なり、前記第２の半導体柱と、前記第３の半導体柱と、前記第６の半導体柱との各々の底部に接続した前記第２の線上に延びた第２の不純物領域と、前記第２のゲート導体層と、を電気的に接続するための第２のコンタクトホールと、を有し、
    平面視において、前記第１のゲート導体層が、前記第１の帯領域に少なくとも重なり、前記第１の線に向かって突出し、前記第２のゲート導体層が、前記第２の帯領域に少なくとも重なり、前記第２の線に向かって突出している、
    ことを、特徴とする柱状半導体装置。
  21. 前記第１の組のＳＧＴと、前記第２の組のＳＧＴと、がそれぞれ３個の前記ＳＧＴよりなる前記ＳＲＡＭ回路において、
    前記第３のＳＧＴが駆動用であれば、前記第４のＳＧＴが駆動用であり、前記第５のＳＧＴと、前記第６のＳＧＴと、が負荷用であり、
    また、第３のＳＧＴが負荷用であれば、前記第４のＳＧＴが負荷用であり、前記第５のＳＧＴと、前記第６のＳＧＴと、が駆動用である、
    ことを、特徴とする請求項２０に記載の柱状半導体装置。
  22. 前記第１の組のＳＧＴと、前記第２の組のＳＧＴと、がそれぞれ４個のＳＧＴよりなる前記ＳＲＡＭ回路において、
    第５の半導体柱と、前記第１のコンタクトホールと、の間にあり、且つその中心が、前記第１の線上にある第７のＳＧＴの第７の半導体柱と、
    第６の半導体柱と、前記第２のコンタクトホールと、の間にあり、且つその中心が、前記第２の線上にある第８のＳＧＴの第８の半導体柱と、
    前記第７の半導体柱の中心と、前記第８の半導体柱の中心と、が前記第１の中心線と平行した第３の中心線上にあり、
    前記第７のＳＧＴが駆動用であれば、前記第８のＳＧＴが駆動用である、
    または、前記第７のＳＧＴが負荷用であれば、前記第８のＳＧＴが負荷用であり、
    繋がった前記第３のＳＧＴと、前記第６のＳＧＴと、前記第８のＳＧＴの第３のゲート導体層が、垂直方向において、前記第３の半導体柱と、前記第６の半導体柱、前記第８のＳＧＴとの第３のチャネル領域全体の側面で接続しており、
    繋がった前記第４のＳＧＴと、前記第５のＳＧＴと、前記第７のＳＧＴの第４のゲート導体層が、垂直方向において、前記第４の半導体柱と、前記第５の半導体柱、前記第７のＳＧＴとの第４のチャネル領域全体の側面で接続しており、
    前記第１の半導体柱と、前記第４の半導体柱と、前記第５の半導体柱と、の各々の底部に接続した前記第１の不純物領域に繋がった、前記第７の半導体柱の底部に接続した第３の不純物領域と、前記第２の半導体柱と、前記第３の半導体柱と、前記第６の半導体柱と、の各々の底部に接続した前記第２の不純物領域に繋がった、前記第８の半導体柱の底部に接続した第４の不純物領域と、を有した、
    ことを、特徴とする請求項２０に記載の柱状半導体装置。
  23. 平面視において、前記第１のコンタクトホールの前記第１の線と直交した中心線は、前記第１の半導体柱の中心と、前記第５の半導体柱の中心との、中間点より、片方にずれてあり、
    平面視において、前記第２のコンタクトホールの前記第２の線と直交した中心線は、前記第２の半導体柱の中心と、前記第６の半導体柱の中心との、中間点より、前記片方と反対方向にずれ、
    前記第１のコンタクトホールの中心線の前記第１の線上でのずれと、前記第２のコンタクトホールの中心線の前記第２の線上でのずれとが、同じ長さである、
    ことを、特徴とする請求項２２に記載の柱状半導体装置。
  24. 前記基板上の、前記ＳＲＡＭ回路と離れてある１つ回路領域のロジック回路にあって、
    前記第１の線と同じ方向、または前記第１の線に直交する方向に、少なくとも、前記第３の半導体柱と、前記第６の半導体柱と、の同じ間隔を有する第９の半導体柱と、第１０の半導体柱と、を有し、
    前記第９の半導体柱に形成される第９のＳＧＴと、前記第１０の半導体柱に形成される第１０のＳＧＴとの、互いに繋がった第５のゲート導体層が、垂直方向において、前記第９の半導体柱と、前記第１０の半導体柱との第３のチャネル領域全体の側面で接続している、
    ことを、特徴とする請求項２０に記載の柱状半導体装置。
  25. 平面視において、前記第９の半導体柱と、前記第１０の半導体柱の形状が、円形状、矩形状、または楕円状である、
    ことを、特徴とする請求項２４に記載の柱状半導体装置。
  26. 平面視において、前記１つの回路領域の、前記第１の線と同じ方向、または前記第１の線に直交する方向に、繋がって第２の回路領域があり、
    前記第１の線と同じ方向、または前記第１の線に直交する方向に、少なくとも、前記第３の半導体柱と、前記第６の半導体柱と、の同じ間隔を有する第１１の半導体柱と、第１２の半導体柱と、を有し、
    前記第１１の半導体柱に形成される第１１のＳＧＴと、前記第１２の半導体柱に形成される第１２のＳＧＴとの、互いに繋がった第６のゲート導体層が、垂直方向において、前記第１１の半導体柱と、前記第１２の半導体柱との第４のチャネル領域全体の側面で接続している、
    ことを、特徴とする請求項２４に記載の柱状半導体装置。
  27. 前記第１の組の半導体柱の、各々の底部に繋がった前記第１の不純物領域を繋げる第１の接続領域と、前記第２の組の半導体柱の、各々の底部に繋がった前記第２の不純物領域を繋げる第２の接続領域と、が金属層、合金層、またはドナー若しくはアクセプタ不純物原子を含んだ半導体層により形成される、
    ことを、特徴とする請求項２０に記載の柱状半導体装置。
  28. 前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、前記第４の半導体柱と、を第１の組とし、前記第５の半導体柱と、前記第６の半導体柱と、を第２の組にして、
    前記第１の組と、第２の組との、平面形状が、円形、または前記第１の線方向に長辺を持つ楕円状、または細長形状である、
    ことを、特徴とする請求項２０に記載の柱状半導体装置。
  29. 前記第７の半導体柱と、前記第８の半導体柱との、平面形状が、円形、または前記第１の線方向に長辺を持つ楕円状、または細長形状である、
    ことを、特徴とする請求項２２に記載の柱状半導体装置。
JP2020524418A 2019-04-05 2019-04-05 柱状半導体装置と、その製造方法 Active JP7138969B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/015146 WO2020202554A1 (ja) 2019-04-05 2019-04-05 柱状半導体装置と、その製造方法

Publications (2)

Publication Number Publication Date
JPWO2020202554A1 JPWO2020202554A1 (ja) 2021-04-30
JP7138969B2 true JP7138969B2 (ja) 2022-09-20

Family

ID=72667378

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020524418A Active JP7138969B2 (ja) 2019-04-05 2019-04-05 柱状半導体装置と、その製造方法

Country Status (6)

Country Link
US (1) US20220028869A1 (ja)
JP (1) JP7138969B2 (ja)
KR (1) KR102603854B1 (ja)
CN (1) CN113678242B (ja)
TW (1) TWI735197B (ja)
WO (1) WO2020202554A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022123633A1 (ja) * 2020-12-07 2022-06-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体メモリ装置とその製造方法
WO2022185540A1 (ja) * 2021-03-05 2022-09-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2022219704A1 (ja) * 2021-04-13 2022-10-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2022234655A1 (ja) * 2021-05-07 2022-11-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体の製造方法
WO2022239099A1 (ja) * 2021-05-11 2022-11-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド メモリ素子を有する半導体装置
WO2022269737A1 (ja) * 2021-06-22 2022-12-29 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2023017618A1 (ja) * 2021-08-13 2023-02-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体の製造方法
WO2023032025A1 (ja) * 2021-08-31 2023-03-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009128337A1 (ja) 2008-04-16 2009-10-22 日本電気株式会社 半導体装置およびその製造方法
JP2014003325A (ja) 2008-01-29 2014-01-09 Unisantis Electronics Singapore Pte Ltd 半導体記憶装置
JP2014099664A (ja) 2008-01-29 2014-05-29 Unisantis Electronics Singapore Pte Ltd 半導体記憶装置
JP2016046271A (ja) 2014-08-19 2016-04-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JPH06268173A (ja) * 1993-03-15 1994-09-22 Toshiba Corp 半導体記憶装置
US8378425B2 (en) 2008-01-29 2013-02-19 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device
WO2009096000A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置
WO2009095998A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置
WO2009095999A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014003325A (ja) 2008-01-29 2014-01-09 Unisantis Electronics Singapore Pte Ltd 半導体記憶装置
JP2014099664A (ja) 2008-01-29 2014-05-29 Unisantis Electronics Singapore Pte Ltd 半導体記憶装置
WO2009128337A1 (ja) 2008-04-16 2009-10-22 日本電気株式会社 半導体装置およびその製造方法
JP2016046271A (ja) 2014-08-19 2016-04-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置の製造方法

Also Published As

Publication number Publication date
CN113678242B (zh) 2024-06-04
TW202105685A (zh) 2021-02-01
US20220028869A1 (en) 2022-01-27
KR102603854B1 (ko) 2023-11-17
TWI735197B (zh) 2021-08-01
JPWO2020202554A1 (ja) 2021-04-30
CN113678242A (zh) 2021-11-19
WO2020202554A1 (ja) 2020-10-08
KR20210135283A (ko) 2021-11-12

Similar Documents

Publication Publication Date Title
JP7138969B2 (ja) 柱状半導体装置と、その製造方法
TWI718813B (zh) 三維半導體裝置的製造方法
JP7231282B2 (ja) 柱状半導体装置の製造方法
TWI742750B (zh) 柱狀半導體裝置及其製造方法
TWI710112B (zh) 柱狀半導體裝置的製造方法
JPWO2021005842A5 (ja)
JPWO2021005789A5 (ja)
WO2018070034A1 (ja) 柱状半導体装置の製造方法
TWI786561B (zh) 柱狀半導體裝置及其製造方法
JPWO2021176693A5 (ja)
WO2022113187A1 (ja) 柱状半導体装置の製造方法
TWI815229B (zh) 柱狀半導體記憶裝置及其製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200430

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200430

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210610

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210830

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220307

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220801

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220831

R150 Certificate of patent or registration of utility model

Ref document number: 7138969

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150