JP7133051B2 - Display device - Google Patents
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Description
本発明は、表示装置に関する。 The present invention relates to display devices.
画像を表示する表示装置は、複数の画素を備える。下記の特許文献1には、複数の画素の各々がメモリを含む、いわゆるMIP(Memory In Pixel)型の表示装置が記載されている。特許文献1記載の表示装置では、複数の画素の各々が、複数のメモリとこれらのメモリの切替え回路とを含んでいる。
A display device that displays an image includes a plurality of pixels.
特許文献1記載の表示装置では、各画素のメモリの切り替えは、切り替え回路を走査信号により操作する線順次走査によって行われる。従って、特許文献1記載の表示装置では、全部の画素のメモリの切り替えには、1フレーム時間が必要である。つまり、特許文献1記載の表示装置では、画像(フレーム)を変化させるために、1フレーム時間が必要である。
In the display device described in
本発明は、画像を短時間で変化させることができる表示装置を提供することを目的とする。 An object of the present invention is to provide a display device capable of changing an image in a short time.
本発明の一態様の表示装置は、画素電極と、該画素電極による表示を制御する副画素データを格納する第1メモリと第2メモリと、当該第1メモリと画素電極との間に設けられる第1メモリスイッチと、第2メモリと画素電極との間に設けられる第2メモリスイッチと、をそれぞれ備える複数の副画素と、各副画素の第1メモリスイッチに接続されている第1メモリ選択線と、第2メモリスイッチに接続されている第2メモリ選択線と、第1メモリ選択線と第2メモリ選択線に接続され、いずれか一方のメモリ選択線にメモリ選択信号を供給するメモリ選択回路と、を備える。複数の副画素は、メモリ選択回路からメモリ選択信号が供給されたメモリ選択線に応じて、第1メモリと第2メモリのいずれかに格納されている副画素データに基づいて画像を表示し、メモリ選択回路による第1メモリ選択線にメモリ選択信号を供給する期間の長さと第2メモリ選択線にメモリ選択信号を供給する期間の長さは同じである。 A display device of one embodiment of the present invention includes a pixel electrode, a first memory and a second memory storing sub-pixel data for controlling display by the pixel electrode, and provided between the first memory and the pixel electrode. a plurality of sub-pixels each comprising a first memory switch and a second memory switch provided between the second memory and the pixel electrode; and a first memory select coupled to the first memory switch of each sub-pixel. a second memory select line connected to the second memory switch; and a memory select line connected to the first memory select line and the second memory select line to provide a memory select signal to one of the memory select lines. a circuit; The plurality of sub-pixels display an image based on sub-pixel data stored in either the first memory or the second memory in response to a memory selection line to which a memory selection signal is supplied from the memory selection circuit; The length of the period during which the memory selection signal is supplied to the first memory selection line by the memory selection circuit and the length of the period during which the memory selection signal is supplied to the second memory selection line are the same.
本発明を実施するための形態(実施形態)につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。 A form (embodiment) for carrying out the present invention will be described in detail with reference to the drawings. The present invention is not limited by the contents described in the following embodiments. In addition, the components described below include those that can be easily assumed by those skilled in the art and those that are substantially the same. Furthermore, the components described below can be combined as appropriate. It should be noted that the disclosure is merely an example, and those skilled in the art will naturally include within the scope of the present invention any appropriate modifications that can be easily conceived while maintaining the gist of the invention. In addition, in order to make the description clearer, the drawings may schematically show the width, thickness, shape, etc. of each part compared to the actual embodiment, but this is only an example, and the interpretation of the present invention is not intended. It is not limited. In addition, in this specification and each figure, the same reference numerals may be given to the same elements as those described above with respect to the existing figures, and detailed description thereof may be omitted as appropriate.
(実施形態)
[全体構成]
図1は、実施形態の表示装置の全体構成の概要を示す図である。表示装置1は、第1パネル2と、第1パネル2に対向配置された第2パネル3と、を含む。表示装置1は、画像を表示する表示領域DAと、表示領域DAの外側の額縁領域GDと、を有する。表示領域DAにおいて、第1パネル2と第2パネル3との間には、液晶層が封入されている。
(embodiment)
[overall structure]
FIG. 1 is a diagram showing an overview of the overall configuration of a display device according to an embodiment. The
なお、実施形態では、表示装置1は、液晶層を使用した液晶表示装置としたが、本開示はこれに限定されない。表示装置1は、液晶層に代えて有機EL(Electro-Luminescence)素子を使用した有機EL表示装置であっても良い。
In the embodiment, the
表示領域DA内には、複数の画素Pixが、第1パネル2及び第2パネル3の主面と平行なX方向にN列(Nは、自然数)、第1パネル2及び第2パネル3の主面と平行且つX方向と交差するY方向にM行(Mは、自然数)のマトリクス状に配置されている。額縁領域GD内には、インタフェース回路4と、ソース線駆動回路5と、共通電極駆動回路6と、反転駆動回路7と、メモリ選択回路8と、ゲート線駆動回路9と、ゲート線選択回路10とが、配置されている。なお、これら複数の回路のうち、インタフェース回路4と、ソース線駆動回路5と、共通電極駆動回路6と、反転駆動回路7と、メモリ選択回路8とをICチップに組み込み、ゲート線駆動回路9と、ゲート線選択回路10とを第1パネル上に形成した構成を採用することも可能である。或いは、ICチップに組み込まれる回路群を表示装置外のプロセッサに形成し、それらと表示装置とを接続する構成も採用可能である。
In the display area DA, a plurality of pixels Pix are arranged in N columns (N is a natural number) in the X direction parallel to the main surfaces of the
M×N個の画素Pixの各々は、複数の副画素SPixを含む。実施形態では、複数の副画素SPixは、R(赤)、G(緑)及びB(青)の3個とするが、本開示はこれに限定されない。複数の副画素SPixは、R(赤)、G(緑)及びB(青)にW(白)を加えた4個であっても良い。或いは、複数の副画素SPixは、色が異なる5個以上であっても良い。 Each of the M×N pixels Pix includes a plurality of sub-pixels SPix. In the embodiment, the multiple sub-pixels SPix are R (red), G (green), and B (blue), but the present disclosure is not limited to this. The plurality of sub-pixels SPix may be R (red), G (green), and B (blue) plus W (white). Alternatively, the plurality of sub-pixels SPix may be five or more with different colors.
実施形態では、複数の副画素SPixが3個であるので、表示領域DA内には、M×N×3個の副画素SPixが配置されていることになる。また、実施形態では、M×N個の画素Pixの各々の3個の副画素SPixがX方向に配置されているので、M×N個の画素Pixの1つの行には、N×3個の副画素SPixが配置されていることになる。 In the embodiment, since there are three sub-pixels SPix, M×N×3 sub-pixels SPix are arranged in the display area DA. In addition, in the embodiment, since three sub-pixels SPix for each of the M×N pixels Pix are arranged in the X direction, one row of the M×N pixels Pix has N×3 sub-pixels SPix. sub-pixels SPix are arranged.
各副画素SPixは、複数のメモリを含む。実施形態では、複数のメモリは、第1メモリから第3メモリまでの3個とするが、本開示はこれに限定されない。複数のメモリは、2個であっても良いし、4個以上であっても良い。 Each sub-pixel SPix includes multiple memories. In the embodiment, the number of memories is three from the first memory to the third memory, but the present disclosure is not limited to this. The number of memories may be two, or four or more.
実施形態では、複数のメモリが3個であるので、表示領域DA内には、M×N×3×3個のメモリが配置されていることになる。また、実施形態では、各副画素SPixが3個のメモリを含んでいるので、M×N個の画素Pixの1つの行には、N×3×3個のメモリが配置されていることになる。 In the embodiment, since there are three memories, M×N×3×3 memories are arranged in the display area DA. Also, in the embodiment, since each sub-pixel SPix includes three memories, N×3×3 memories are arranged in one row of M×N pixels Pix. Become.
各副画素SPixは、各々が含む第1のメモリから第3のメモリまでの内の選択された1個のメモリに格納されている副画素データに基づいて、当該副画素SPixの表示が実施される。つまり、M×N×3個の副画素SPixに含まれるM×N×3×3個のメモリの集合は、3個のフレームメモリと同等である。 Each sub-pixel SPix is displayed based on the sub-pixel data stored in one memory selected from the first to third memories included in each sub-pixel SPix. be. That is, a set of M×N×3×3 memories included in M×N×3 sub-pixels SPix is equivalent to three frame memories.
インタフェース回路4は、シリアル-パラレル変換回路4aと、タイミングコントローラ4bと、を含む。タイミングコントローラ4bは、設定レジスタ4cを含む。シリアル-パラレル変換回路4aには、コマンドデータCMD及び画像データIDが、外部回路からシリアルに供給される。外部回路は、ホストCPU(Central Processing Unit)又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。
The interface circuit 4 includes a serial-
シリアル-パラレル変換回路4aは、供給されたコマンドデータCMDをパラレルに変換して、設定レジスタ4cに出力する。設定レジスタ4cには、ソース線駆動回路5、反転駆動回路7、メモリ選択回路8、ゲート線駆動回路9及びゲート線選択回路10を制御するための値がコマンドデータCMDに基づいて設定される。
The serial-
シリアル-パラレル変換回路4aは、供給された画像データIDをパラレルに変換して、タイミングコントローラ4bに出力する。タイミングコントローラ4bは、設定レジスタ4cに設定された値に基づいて、画像データIDをソース線駆動回路5に出力する。また、タイミングコントローラ4bは、設定レジスタ4cに設定された値に基づいて、反転駆動回路7、メモリ選択回路8、ゲート線駆動回路9及びゲート線選択回路10を制御する。
The serial-
共通電極駆動回路6、反転駆動回路7及びメモリ選択回路8には、基準クロック信号CLKが、外部回路から供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。
A reference clock signal CLK is supplied to the common
液晶表示装置の画面の焼き付きを抑制するための駆動方式として、コモン反転、カラム反転、ライン反転、ドット反転、フレーム反転などの駆動方式が知られている。 Common inversion, column inversion, line inversion, dot inversion, and frame inversion drive methods are known as drive methods for suppressing burn-in on the screen of a liquid crystal display device.
表示装置1は、上記の各駆動方式のいずれを採用することも可能である。実施形態では、表示装置1は、コモン反転駆動方式を採用する。表示装置1がコモン反転駆動方式を採用するので、共通電極駆動回路6は、基準クロック信号CLKに同期して、共通電極の電位(コモン電位)を反転する。反転駆動回路7は、タイミングコントローラ4bの制御下で、基準クロック信号CLKに同期して、副画素電極の電位を反転させる。これにより、表示装置1は、コモン反転駆動方式を実現することができる。実施形態では、表示装置1は、液晶に電圧が印加されていない場合に黒色を表示し、液晶に電圧が印加されている場合に白色を表示する、いわゆるノーマリーブラック液晶表示装置とする。ノーマリーブラック液晶表示装置では、副画素電極の電位とコモン電位とが同相の場合には、黒色が表示され、副画素電極の電位とコモン電位とが異相の場合には、白色が表示される。
The
基準クロック信号CLKが、本発明の基準信号に対応する。 Reference clock signal CLK corresponds to the reference signal of the present invention.
表示装置にて画像を表示させるべく、各副画素SPixの第1メモリから第3メモリまでに副画素データを格納する必要がある。各メモリに副画素データを格納するために、ゲート線駆動回路9は、タイミングコントローラ4bの制御下で、M×N個の画素Pixの内の1つの行を選択するためのゲート信号を出力する。
In order to display an image on a display device, subpixel data must be stored in the first to third memories of each subpixel SPix. In order to store the sub-pixel data in each memory, the gate
各副画素が1個のメモリを有するMIP型液晶表示装置では、1つの行(画素行(副画素行))当たり1本のゲート線が配置される。しかしながら、実施形態では、各副画素SPixが、第1メモリから第3メモリまでの3個のメモリを含んでいる。そこで、実施形態では、1つの行当たり、3本のゲート線が配置されている。3本のゲート線は、1つの行に含まれる副画素SPixの各々の第1メモリから第3メモリまでに夫々電気的に接続されている。なお、副画素SPixが、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、1つの行当たり、6本のゲート線が配置される。 In a MIP type liquid crystal display device in which each sub-pixel has one memory, one gate line is arranged per row (pixel row (sub-pixel row)). However, in the embodiment, each sub-pixel SPix includes three memories, first through third. Therefore, in the embodiment, three gate lines are arranged per row. The three gate lines are electrically connected to each of the first to third memories of the sub-pixels SPix included in one row. When the sub-pixel SPix operates with an inverted gate signal obtained by inverting the gate signal in addition to the gate signal, six gate lines are arranged per row.
1つの行当たりに配置されている3本又は6本のゲート線が、本発明のゲート線群に対応する。実施形態では、表示装置1は、M行の画素Pixを有するので、M群のゲート線群が配置されている。
Three or six gate lines arranged per row correspond to the gate line group of the present invention. In the embodiment, since the
ゲート線駆動回路9は、M行の画素Pixに対応して、M個の出力端子を有している。ゲート線駆動回路9は、タイミングコントローラ4bの制御下で、M行の内の1つの行を選択するためのゲート信号を、M個の出力端子から順次出力する。
The gate
ゲート線選択回路10は、タイミングコントローラ4bの制御下で、1つの行に配置された3本のゲート線の内の1本を選択する。これにより、ゲート線駆動回路9から出力されたゲート信号は、1つの行に配置された3本のゲート線の内の選択された1本に、供給される。
The gate
ソース線駆動回路5は、タイミングコントローラ4bの制御下で、ゲート信号によって選択されているメモリに副画素データを夫々出力する。これにより、各副画素の第1メモリ~第3メモリに順次副画素データが夫々格納される。
The source line driving circuit 5 outputs the sub-pixel data to the memory selected by the gate signal under the control of the
表示装置1は、M行の画素Pixを線順次走査することによって、1個のフレームデータの副画素データが各副画素SPixの第1メモリにされる。そして、表示装置1は、線順次走査を3回実行することによって、各副画素SPixの第1メモリから第3メモリに3個のフレームデータが格納される。
これに際し、表示装置1は、1つの行の走査ごとに第1のメモリへの書き込み、第2のメモリへの書き込み、第3のメモリへの書き込みを行う手順を採用することも可能である。かかる走査を第1列から第M列まで実施することにより、一度の線順次走査で各副画素SPixの第1メモリから第3メモリまでに副画素データを格納することができる。
In the
At this time, the
実施形態では、1つの行当たり、3本のメモリ選択線が配置されている。3本のメモリ選択線は、1つの行に含まれるN×3個の副画素SPixの各々の第1メモリから第3メモリまでに夫々電気的に接続されている。なお、副画素SPixが、メモリ選択信号に加えて、メモリ選択信号を反転した反転メモリ選択信号とで動作する場合には、1つの行当たり、6本のメモリ選択線が配置される。 In the embodiment, three memory select lines are arranged per row. The three memory selection lines are electrically connected from the first memory to the third memory of each of the N×3 sub-pixels SPix included in one row. When the sub-pixel SPix operates with an inverted memory selection signal obtained by inverting the memory selection signal in addition to the memory selection signal, six memory selection lines are arranged per row.
1つの行当たりに配置されている3本又は6本のメモリ選択線が、本発明のメモリ選択線群に対応する。実施形態では、表示装置1は、M行の画素Pixを有するので、M群のメモリ選択線群が配置されている。
Three or six memory selection lines arranged per row correspond to the memory selection line group of the present invention. In the embodiment, since the
メモリ選択回路8は、タイミングコントローラ4bの制御下で、基準クロック信号CLKに同期して、各副画素SPixの第1メモリから第3メモリまでの内の1個を、同時に選択する。より詳細には、全ての副画素SPixの第1メモリが同時に選択される。或いは、全ての副画素SPixの第2メモリが同時に選択される。全ての副画素SPixの第3メモリが同時に選択される。従って、表示装置1は、各副画素SPixの第1メモリから第3メモリまでの選択を切り替えることによって、3つの画像の内の1つの画像を表示させることができる。これにより、表示装置1は、画像を一斉に変化させることができ、画像を短時間で変化させることができる。また、表示装置1は、各副画素SPixの第1メモリから第3メモリまでの選択を順次切り替えることによって、アニメーション表示(動画像表示)を行うことができる。
The
[断面構造]
図2は、実施形態の表示装置の断面図である。図2に示すように、表示装置1は、第1パネル2と、第2パネル3と、液晶層30とを含む。第2パネル3は、第1パネル2と対向して配置される。液晶層30は、第1パネル2と第2パネル3との間に設けられる。第2パネル3の一主面たる表面が、画像を表示させるための表示面1aである。
[Cross-sectional structure]
FIG. 2 is a cross-sectional view of the display device of the embodiment. As shown in FIG. 2 , the
表示面1a側の外部から入射した光は、第1パネル2の反射電極15によって反射されて表示面1aから出射する。実施形態の表示装置1は、この反射光を利用して、表示面1aに画像を表示する反射型液晶表示装置である。なお、本明細書において、表示面1aと平行な方向をX方向とし、表示面1aと平行な面においてX方向と交差する方向をY方向とする。また、表示面1aに垂直な方向をZ方向とする。
Light incident on the
第1パネル2は、第1基板11と、絶縁層12と、反射電極15と、配向膜18とを有する。第1基板11は、ガラス基板又は樹脂基板が例示される。第1基板11の表面には、図示しない回路素子や、ゲート線、データ線等の各種配線が設けられる。回路素子は、TFT(Thin Film Transistor)等のスイッチング素子や、容量素子を含む。
The
絶縁層12は、第1基板11の上に設けられ、回路素子や各種配線等の表面を全体として平坦化している。反射電極15は、絶縁層12の上に複数設けられる。配向膜18は、反射電極15と液晶層30との間に設けられる。反射電極15は、各副画素SPixごとに矩形状に設けられている。反射電極15は、アルミニウム(Al)又は銀(Ag)で例示される金属で形成されている。また、反射電極15は、これらの金属材料と、ITO(Indium Tin Oxide)で例示される透光性導電材料と、を積層した構成としても良い。反射電極15は、良好な反射率を有する材料が用いられ、外部から入射する光を拡散反射させる反射板として機能する。
The insulating
反射電極15によって反射された光は、拡散反射によって散乱されるものの、表示面1a側に向かって一様な方向に進む。また、反射電極15に印加される電圧レベルが変化することにより、当該反射電極上の液晶層30における光の透過状態、すなわち副画素ごとの光の透過状態が変化する。すなわち、反射電極15は、副画素電極としての機能も有する。
Although the light reflected by the
第2パネル3は、第2基板21と、カラーフィルタ22と、共通電極23と、配向膜28と、1/4波長板24と、1/2波長板25と、偏光板26とを含む。第2基板21の両面のうち、第1パネル2と対向する面に、カラーフィルタ22及び共通電極23が、この順で設けられる。共通電極23と液晶層30との間に配向膜28が設けられる。第2基板21の、表示面1a側の面に、1/4波長板24、1/2波長板25及び偏光板26が、この順で積層されている。
The
第2基板21は、ガラス基板又は樹脂基板が例示される。共通電極23は、ITOで例示される透光性導電材料で形成されている。共通電極23は、複数の反射電極15と対向して配置され、各副画素SPixに対する共通の電位を供給する。カラーフィルタ22は、R(赤)、G(緑)、及び、B(青)の3色のフィルタを有することが例示されるが、本開示はこれに限定されない。
The
液晶層30は、ネマティック(Nematic)液晶を含んでいることが例示される。液晶層30は、共通電極23と反射電極15との間の電圧レベルが変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層30を透過する光を副画素SPix毎に変調する。
The
外光等が表示装置1の表示面1a側から入射する入射光となり、第2パネル3及び液晶層30を透過して反射電極15に到達する。そして、入射光は各副画素SPixの反射電極15で反射される。かかる反射光は、副画素SPix毎に変調されて表示面1aから出射される。これにより、画像の表示が行われる。
External light or the like becomes incident light that enters from the
[回路構成]
図3は、実施形態の表示装置の画素内での副画素の配置を示す図である。画素Pixは、R(赤)の副画素SPixRと、G(緑)の副画素SPixGと、B(青)の副画素SPixBと、を含む。副画素SPixR、SPixG及びSPixBは、X方向に配列されている。
[Circuit configuration]
FIG. 3 is a diagram showing the arrangement of sub-pixels within a pixel of the display device of the embodiment. The pixel Pix includes an R (red) sub-pixel SPix R , a G (green) sub-pixel SPix G , and a B (blue) sub-pixel SPix B. The sub-pixels SPix R , SPix G and SPix B are arranged in the X direction.
副画素SPixRは、メモリブロック50と、反転スイッチ61と、を含む。メモリブロック50は、第1メモリ51と、第2メモリ52と、第3メモリ53と、を含む。反転スイッチ61、第1メモリ51、第2メモリ52及び第3メモリ53は、Y方向に配列されている。
Subpixel SPix R includes a
第1メモリ51、第2メモリ52及び第3メモリ53の各々は、1ビットのデータを格納するメモリセルとするが、本開示はこれに限定されない。第1メモリ51、第2メモリ52及び第3メモリ53の各々は、2ビット以上のデータを格納するメモリセルであっても良い。
Each of the
反転スイッチ61は、第1メモリ51、第2メモリ52及び第3メモリ53と、副画素電極(反射電極)15(図2参照)との間に電気的に接続されている。反転スイッチ61は、反転駆動回路7から供給される、基準クロック信号CLKに同期して反転する表示信号に基づいて、第1メモリ51、第2メモリ52及び第3メモリ53の内の選択された1個のメモリから出力される副画素データを一定周期毎に反転して、副画素電極15に出力する。
The
表示信号が反転する周期は、共通電極23の電位(コモン電位)が反転する周期と同じである。 The cycle in which the display signal is inverted is the same as the cycle in which the potential of the common electrode 23 (common potential) is inverted.
反転スイッチ61が、本発明のスイッチ回路に対応する。
The
図4は、実施形態の表示装置の回路構成を示す図である。図4では、各副画素SPixの内の2×2個の副画素SPixを示している。
FIG. 4 is a diagram showing the circuit configuration of the display device of the embodiment. FIG. 4
副画素SPixは、メモリブロック50及び反転スイッチ61に加えて、液晶LQと、保持容量Cと、副画素電極15(図2参照)と、を含む。
In addition to the
共通電極駆動回路6は、各副画素SPixに共通するコモン電位VCOMを、基準クロック信号CLKに同期して反転させて、共通電極23(図2参照)に出力する。共通電極駆動回路6は、基準クロック信号CLKを共通電極23にそのままコモン電位VCOMとして出力しても良いし、電流駆動能力を増幅するバッファ回路を介して共通電極23にコモン電位VCOMとして出力しても良い。
The common
ゲート線駆動回路9は、M行の画素Pixに対応して、M個の出力端子を有している。ゲート線駆動回路9は、タイミングコントローラ4bから供給される制御信号Sig4に基づいて、M行の内の1つの行を選択するためのゲート信号を、M個の出力端子から順次出力する。
The gate
ゲート線駆動回路9は、制御信号Sig4(スキャン開始信号及びクロックパルス信号)に基づいて、ゲート信号をM個の出力端子から順次出力するスキャナ回路であっても良い。或いは、ゲート線駆動回路9は、符号化された制御信号Sig4を復号化し、該制御信号Sig4で指定された出力端子にゲート信号を出力するデコーダ回路であっても良い。
The gate
ゲート線選択回路10は、M行の画素Pixに対応して、M個のスイッチSW4_1、SW4_2、・・・を含む。M個のスイッチSW4_1、SW4_2、・・・は、タイミングコントローラ4bから供給される制御信号Sig5によって共通に制御される。
The gate
第1パネル2上には、M行の画素Pixに対応して、M群のゲート線群GL1、GL2、・・・が配置されている。M群のゲート線群GL1、GL2、・・・の各々は、当該行の第1メモリ51(図3参照)に電気的に接続された第1ゲート線GCLaと、第2メモリ52(図3参照)に電気的に接続された第2ゲート線GCLbと、第3メモリ53(図3参照)に電気的に接続された第3ゲート線GCLcと、を含む。M群のゲート線群GL1、GL2、・・・の各々は、表示領域DA(図1参照)内において、X方向に沿う。
On the
M個のスイッチSW4_1、SW4_2、・・・の各々は、制御信号Sig5が第1の値の場合には、ゲート線駆動回路9の出力端子と、第1ゲート線GCLaと、を電気的に接続する。M個のスイッチSW4_1、SW4_2、・・・の各々は、制御信号Sig5が第2の値の場合には、ゲート線駆動回路9の出力端子と、第2ゲート線GCLbと、を電気的に接続する。M個のスイッチSW4_1、SW4_2、・・・の各々は、制御信号Sig5が第3の値の場合には、ゲート線駆動回路9の出力端子と、第3ゲート線GCLcと、を電気的に接続する。 Each of the M switches SW4_1 , SW4_2 , . Connect electrically. Each of the M switches SW4_1 , SW4_2 , . Connect electrically. Each of the M switches SW4_1 , SW4_2 , . Connect electrically.
ゲート線駆動回路9の出力端子と、第1ゲート線GCLaと、が電気的に接続された場合には、ゲート信号が、各副画素SPixの第1メモリ51に供給される。ゲート線駆動回路9の出力端子と、第2ゲート線GCLbと、が電気的に接続された場合には、ゲート信号が、各副画素SPixの第2メモリ52に供給される。ゲート線駆動回路9の出力端子と、第3ゲート線GCLcと、が電気的に接続された場合には、ゲート信号が、各副画素SPixの第3メモリ53に供給される。
When the output terminal of the gate
第1パネル2上には、N×3列の副画素SPixに対応して、N×3本のソース線SGL1、SGL2、・・・が配置されている。各ソース線SGL1、SGL2、・・・の各々は、表示領域DA(図1参照)内において、Y方向に沿う。ソース線駆動回路5は、ゲート信号によって選択されている各副画素SPixの3個のメモリに対して、ソース線SGL1、SGL2、・・・を介して、副画素データを夫々出力する。
On the
ゲート信号が供給された行の副画素SPixは、ゲート信号が供給されたゲート線GCLに応じて、ソース線SGLに供給されている副画素データを、第1メモリ51から第3メモリ53までの内の1つのメモリに格納する。
The sub-pixels SPix in the row supplied with the gate signal store the sub-pixel data supplied to the source line SGL from the
メモリ選択回路8は、スイッチSW2と、ラッチ71と、スイッチSW3と、を含む。スイッチSW2は、タイミングコントローラ4bから供給される制御信号Sig2によって制御される。
The memory selection circuit 8 includes a switch SW2, a
画像を表示する場合、つまり、M×N×3個の第1メモリ51、第2メモリ52及び第3メモリ53の内のいずれかから画像データを読み出す場合について説明する。この場合には、タイミングコントローラ4bは、第1の値の制御信号Sig2をスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第1の値の制御信号Sig2に基づいて、オン状態になる。これにより、基準クロック信号CLKがラッチ71に供給される。
A case of displaying an image, that is, a case of reading out image data from one of the M.times.N.times.3
画像を表示しない場合、つまり、M×N×3個の第1メモリ51、M×N×3個の第2メモリ52及びM×N×3個の第3メモリ53の内のいずれからも画像データを読み出さない場合について説明する。この場合には、タイミングコントローラ4bは、第2の値の制御信号Sig2をスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第2の値の制御信号Sig2に基づいて、オフ状態になる。これにより、基準クロック信号CLKがラッチ71に供給されない。
When images are not displayed, that is, images are displayed from any of the M×N×3
ラッチ71は、スイッチSW2がオン状態で基準クロック信号CLKが供給される場合には、基準クロック信号CLKのハイレベルを基準クロック信号CLKの1周期保持する。ラッチ71は、スイッチSW2がオフ状態で基準クロック信号CLKが供給されない場合には、ハイレベルを保持する。
When the switch SW2 is turned on and the reference clock signal CLK is supplied, the
第1パネル2上には、M行の画素Pixに対応して、M群のメモリ選択線群SL1、SL2、・・・が配置されている。M群のメモリ選択線群SL1、SL2、・・・の各々は、当該行の第1メモリ51に電気的に接続された第1メモリ選択線SELaと、第2メモリ52に電気的に接続された第2メモリ選択線SELbと、第3メモリ53に電気的に接続された第3メモリ選択線SELcと、を含む。M群のメモリ選択線群SL1、SL2、・・・の各々は、表示領域DA(図1参照)内において、X方向に沿う。
On the
スイッチSW3は、タイミングコントローラ4bから供給される制御信号Sig3によって制御される。スイッチSW3は、制御信号Sig3が第1の値の場合には、ラッチ71の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaと、を電気的に接続する。スイッチSW3は、制御信号Sig3が第2の値の場合には、ラッチ71の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第2メモリ選択線SELbと、を電気的に接続する。スイッチSW3は、制御信号Sig3が第3の値の場合には、ラッチ71の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第3メモリ選択線SELcとを電気的に接続する。
The switch SW3 is controlled by a control signal Sig3 supplied from the
各副画素SPixは、メモリ選択信号が供給されたメモリ選択線SELに応じて、第1メモリ51から第3メモリ53までの内の1つのメモリに格納されている副画素データに基づいて、液晶層を変調する。その結果、表示面に画像(フレーム)が表示される。
Each sub-pixel SPix selects the liquid crystal based on the sub-pixel data stored in one of the
第1パネル2上には、M行の画素Pixに対応して、M本の表示信号線FRP1、FRP2、・・・が配置されている。M本の表示信号線FRP1、FRP2、・・・の各々は、表示領域DA(図1参照)内において、X方向に延在している。なお、反転スイッチ61が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する場合には、1つの行当たり、表示信号線FRP及び第2表示信号線xFRPが設けられる。
M display signal lines FRP 1 , FRP 2 , . . . are arranged on the
1つの行当たりに配置されている1本又は2本の表示信号線が、本発明の表示信号線に対応する。 One or two display signal lines arranged per row correspond to the display signal lines of the present invention.
反転駆動回路7は、スイッチSW1を含む。スイッチSW1は、タイミングコントローラ4bから供給される制御信号Sig1によって制御される。スイッチSW1は、制御信号Sig1が第1の値の場合には、基準クロック信号CLKを各表示信号線FRP1、FRP2、・・・に供給する。これにより、基準クロック信号CLKに同期して、副画素電極15の電位が反転する。スイッチSW1は、制御信号Sig1が第2の値の場合には、基準電位(接地電位)GNDを各表示信号線FRP1、FRP2、・・・に供給する。
The inversion drive circuit 7 includes a switch SW1. The switch SW 1 is controlled by a control signal Sig 1 supplied from the
図5は、実施形態の表示装置の副画素の回路構成を示す図である。図5では、1個の副画素SPixを示している。 FIG. 5 is a diagram showing the circuit configuration of a sub-pixel of the display device of the embodiment. FIG. 5 shows one sub-pixel SPix.
副画素SPixは、メモリブロック50を含む。メモリブロック50は、第1メモリ51と、第2メモリ52と、第3メモリ53と、スイッチGsw1からGsw3までと、スイッチMsw1からMsw3までと、を含む。
A sub-pixel SPix includes a
スイッチGsw1の制御入力端子は、第1ゲート線GCLaに電気的に接続されている。スイッチGsw1は、第1ゲート線GCLaにハイレベルのゲート信号が供給されたらオン状態になり、ソース線SGL1と、第1メモリ51の入力端子と、の間を電気的に接続する。これにより、第1メモリ51に、ソース線SGL1に供給される副画素データが格納される。
A control input terminal of the switch Gsw1 is electrically connected to the first gate line GCLa . The switch Gsw 1 is turned on when a high-level gate signal is supplied to the first gate line GCL a to electrically connect the source line SGL 1 and the input terminal of the
スイッチGsw2の制御入力端子は、第2ゲート線GCLbに電気的に接続されている。スイッチGsw2は、第2ゲート線GCLbにハイレベルのゲート信号が供給されたらオン状態になり、ソース線SGL1と、第2メモリ52の入力端子と、の間を電気的に接続する。これにより、第2メモリ52に、ソース線SGL1に供給される副画素データが格納される。
A control input terminal of the switch Gsw2 is electrically connected to the second gate line GCLb . The switch Gsw 2 is turned on when a high-level gate signal is supplied to the second gate line GCL b to electrically connect the source line SGL 1 and the input terminal of the
スイッチGsw3の制御入力端子は、第3ゲート線GCLcに電気的に接続されている。スイッチGsw3は、第3ゲート線GCLcにハイレベルのゲート信号が供給されたらオン状態になり、ソース線SGL1と、第3メモリ53の入力端子と、の間を電気的に接続する。これにより、第3メモリ53に、ソース線SGL1に供給される副画素データが格納される。
A control input terminal of the switch Gsw3 is electrically connected to the third gate line GCLc . The switch Gsw 3 is turned on when a high level gate signal is supplied to the third gate line GCL c to electrically connect the source line SGL 1 and the input terminal of the
なお、スイッチGsw1からGsw3までがハイレベルのゲート信号で動作する場合には、図5に示すように、ゲート線群GL1は、第1ゲート線GCLaから第3ゲート線GCLcまでを含む。ハイレベルのゲート信号で動作するスイッチは、Nチャネルトランジスタが例示されるが、本開示はこれに限定されない。 When the switches Gsw1 to Gsw3 operate with high-level gate signals, as shown in FIG. 5, the gate line group GL1 extends from the first gate line GCLa to the third gate line GCLc . including. A switch that operates with a high-level gate signal is exemplified by an N-channel transistor, but the present disclosure is not limited to this.
一方、スイッチGsw1からGsw3までが、ゲート信号に加えて、ゲート信号を反転した反転ゲート信号とで動作する場合には、ゲート線群GL1は、第1ゲート線GCLaから第3ゲート線GCLcまでに加えて、反転ゲート信号が供給される第4ゲート線xGCLaから第6ゲート線xGCLcまでを更に含む。ゲート信号と、反転ゲート信号と、で動作するスイッチは、トランスファーゲートが例示されるが、本開示はこれに限定されない。 On the other hand, when the switches Gsw 1 to Gsw 3 operate with the inverted gate signals obtained by inverting the gate signals in addition to the gate signals, the gate line group GL 1 is connected to the first gate line GCL a to the third gates GCL a. In addition to the line GCL- c , it further includes a fourth gate line xGCL- a to a sixth gate line xGCL- c to which an inverted gate signal is supplied. A switch operating with a gate signal and an inverted gate signal is exemplified by a transfer gate, but the present disclosure is not limited thereto.
入力端子が第1ゲート線GCLaに電気的に接続され、出力端子が第4ゲート線xGCLaに電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第4ゲート線xGCLaに供給することが可能である。同様に、入力端子が第2ゲート線GCLbに電気的に接続され、出力端子が第5ゲート線に電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第5ゲート線xGCLbに供給することが可能である。同様に、入力端子が第3ゲート線GCLcに電気的に接続され、出力端子が第6ゲート線に電気的に接続されたインバータ回路を設けることで、反転ゲート信号を第6ゲート線xGCLcに供給することが可能である。 By providing an inverter circuit having an input terminal electrically connected to the first gate line GCL a and an output terminal electrically connected to the fourth gate line xGCL a , the inverted gate signal is transferred to the fourth gate line xGCL a . can be supplied. Similarly, by providing an inverter circuit whose input terminal is electrically connected to the second gate line GCL b and whose output terminal is electrically connected to the fifth gate line, the inverted gate signal is transferred to the fifth gate line xGCL b . can be supplied to Similarly, by providing an inverter circuit whose input terminal is electrically connected to the third gate line GCL c and whose output terminal is electrically connected to the sixth gate line, the inverted gate signal is transferred to the sixth gate line xGCL c . can be supplied to
スイッチMsw1の制御入力端子は、第1メモリ選択線SELaに電気的に接続されている。スイッチMsw1は、第1メモリ選択線SELaにハイレベルのメモリ選択信号が供給されたらオン状態になり、第1メモリ51の出力端子と、反転スイッチ61の入力端子と、の間を電気的に接続する。これにより、第1メモリ51に格納されている副画素データが、反転スイッチ61に供給される。
A control input terminal of the switch Msw1 is electrically connected to the first memory selection line SELa . The switch Msw 1 is turned on when a high-level memory selection signal is supplied to the first memory selection line SEL a , electrically connecting the output terminal of the
スイッチMsw2の制御入力端子は、第2メモリ選択線SELbに電気的に接続されている。スイッチMsw2は、第2メモリ選択線SELbにハイレベルのメモリ選択信号が供給されたらオン状態になり、第2メモリ52の出力端子と、反転スイッチ61の入力端子と、の間を電気的に接続する。これにより、第2メモリ52に格納されている副画素データが、反転スイッチ61に供給される。
A control input terminal of the switch Msw2 is electrically connected to the second memory select line SELb. The switch Msw 2 is turned on when a high-level memory selection signal is supplied to the second memory selection line SEL b to electrically connect the output terminal of the
スイッチMsw3の制御入力端子は、第3メモリ選択線SELcに電気的に接続されている。スイッチMsw3は、第3メモリ選択線SELcにハイレベルのメモリ選択信号が供給されたらオン状態になり、第3メモリ53の出力端子と、反転スイッチ61の入力端子と、の間を電気的に接続する。これにより、第3メモリ53に格納されている副画素データが、反転スイッチ61に供給される。
A control input terminal of the switch Msw3 is electrically connected to the third memory select line SELc . The switch Msw 3 is turned on when a high-level memory selection signal is supplied to the third memory selection line SEL c to electrically connect the output terminal of the
なお、スイッチMsw1からMsw3までがハイレベルのメモリ選択信号で動作する場合には、図5に示すように、メモリ選択線群SL1は、第1メモリ選択線SELaから第3メモリ選択線SELcまでを含む。ハイレベルのゲート信号で動作するスイッチは、Nチャネルトランジスタが例示されるが、本開示はこれに限定されない。 When the switches Msw 1 to Msw 3 operate with high - level memory selection signals, as shown in FIG. Including up to line SEL c . A switch that operates with a high-level gate signal is exemplified by an N-channel transistor, but the present disclosure is not limited to this.
一方、スイッチMsw1からMsw3までが、メモリ選択信号に加えて、メモリ選択信号を反転した反転メモリ選択信号とで動作する場合には、メモリ選択線群SL1は、第1メモリ選択線SELaから第3メモリ選択線SELcまでに加えて、反転メモリ選択信号が供給される第4メモリ選択線xSELaから第6メモリ選択線xSELcまでを更に含む。メモリ選択信号と、反転メモリ選択信号と、で動作するスイッチは、トランスファーゲートが例示されるが、本開示はこれに限定されない。 On the other hand, when the switches Msw 1 to Msw 3 are operated by an inverted memory selection signal obtained by inverting the memory selection signal in addition to the memory selection signal, the memory selection line group SL 1 is connected to the first memory selection line SEL. In addition to the third memory select lines SEL c from a to the third memory select lines SEL c, it further includes a fourth memory select line xSEL a to a sixth memory select line xSEL c to which an inverted memory select signal is supplied. A transfer gate is exemplified as a switch operating with a memory select signal and an inverted memory select signal, but the present disclosure is not limited thereto.
入力端子が第1メモリ選択線SELaに電気的に接続され、出力端子が第4メモリ選択線xSELaに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第4メモリ選択線xSELaに供給することが可能である。同様に、入力端子が第2メモリ選択線SELbに電気的に接続され、出力端子が第5メモリ選択線xSELbに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第5メモリ選択線xSELbに供給することが可能である。同様に、入力端子が第3メモリ選択線SELcに電気的に接続され、出力端子が第6メモリ選択線xSELcに電気的に接続されたインバータ回路を設けることで、反転メモリ選択信号を第6メモリ選択線xSELcに供給することが可能である。 By providing an inverter circuit whose input terminal is electrically connected to the first memory selection line SELa and whose output terminal is electrically connected to the fourth memory selection line xSELa , the inverted memory selection signal is used as the fourth memory selection line. It can be supplied to line xSEL a . Similarly, by providing an inverter circuit whose input terminal is electrically connected to the second memory selection line SELb and whose output terminal is electrically connected to the fifth memory selection line xSELb , the inverted memory selection signal is 5 memory select lines xSEL-- b . Similarly, by providing an inverter circuit whose input terminal is electrically connected to the third memory selection line SELc and whose output terminal is electrically connected to the sixth memory selection line xSELc , the inverted memory selection signal is 6 memory select lines xSEL-- c .
反転スイッチ61には、基準クロック信号CLKに同期して反転する表示信号が、表示信号線FRP1から供給される。反転スイッチ61は、表示信号に基づいて、第1メモリ51、第2メモリ52又は第3メモリ53に格納されている副画素データをそのまま又は反転して、副画素電極15に供給する。副画素電極15と共通電極23との間には、液晶LQ及び保持容量Cが、設けられている。保持容量Cは、副画素電極15と共通電極23との間の電圧を保持する。液晶LQは、副画素電極15と共通電極23との間の電圧に基づいて分子の方向が変化し、副画素画像を表示する。
A display signal that is inverted in synchronization with the reference clock signal CLK is supplied from the display signal line FRP1 to the
なお、反転スイッチ61が表示信号で動作する場合には、図5に示すように、1本の表示信号線FRP1が、設けられる。一方、反転スイッチ61が、表示信号に加えて、表示信号を反転した反転表示信号とで動作する場合には、表示信号線FRP1に加えて、第2表示信号線xFRP1が更に設けられる。そして、入力端子が表示信号線FRP1に電気的に接続され、出力端子が第2表示信号線xFRP1に電気的に接続されたインバータ回路を設けることで、反転表示信号を第2表示信号線xFRP1に供給することが可能である。
Incidentally, when the inverting
図6は、実施形態の表示装置の副画素のメモリの回路構成を示す図である。図6は、第1メモリ51の回路構成を示す図である。なお、第2メモリ52及び第3メモリ53の回路構成は、第1メモリ51の回路構成と同様であるので、図示及び説明を省略する。
FIG. 6 is a diagram showing a circuit configuration of a sub-pixel memory of the display device according to the embodiment. FIG. 6 is a diagram showing the circuit configuration of the
第1メモリ51は、インバータ回路81と、インバータ回路81に逆方向に電気的に並列接続されたインバータ回路82と、を含むSRAM(Static Random Access Memory)セル構造を有する。インバータ回路81の入力端子及びインバータ回路82の出力端子が、ノードN1を構成し、インバータ回路81の出力端子及びインバータ回路82の入力端子が、ノードN2を構成する。インバータ回路81及び82は、高電位側の電源供給線VDD及び低電位側の電源供給線VSSから供給される電力を使用して、動作する。
The
ノードN1は、スイッチGsw1の出力端子に電気的に接続されている。ノードN2は、スイッチMsw1の入力端子に電気的に接続されている。 The node N1 is electrically connected to the output terminal of the switch Gsw1 . Node N2 is electrically connected to the input terminal of switch Msw1 .
図6では、スイッチGsw1として、トランスファーゲートが用いられている例を示している。スイッチGsw1の一方の制御入力端子は、第1ゲート線GCLaに電気的に接続されている。スイッチGsw1の他方の制御入力端子は、第4ゲート線xGCLaに電気的に接続されている。第4ゲート線xGCLaには、第1ゲート線GCLaに供給されるゲート信号を反転した、反転ゲート信号が供給される。 FIG. 6 shows an example in which a transfer gate is used as the switch Gsw1 . One control input terminal of the switch Gsw1 is electrically connected to the first gate line GCLa . The other control input terminal of the switch Gsw1 is electrically connected to the fourth gate line xGCLa . An inverted gate signal obtained by inverting the gate signal supplied to the first gate line GCL- a is supplied to the fourth gate line xGCL- a .
スイッチGsw1の入力端子は、ソース線SGL1に電気的に接続されている。スイッチGsw1の出力端子は、ノードN1に電気的に接続されている。スイッチGsw1は、第1ゲート線GCLaに供給されるゲート信号がハイレベル且つ第4ゲート線xGCLaに供給される反転ゲート信号がローレベルになると、オン状態になり、ソース線SGL1と、ノードN1と、の間を電気的に接続する。これにより、ソース線SGL1に供給される副画素データが、第1メモリ51に格納される。
An input terminal of the switch Gsw1 is electrically connected to the source line SGL1 . The output terminal of switch Gsw1 is electrically connected to node N1. The switch Gsw1 is turned on when the gate signal supplied to the first gate line GCL- a becomes high level and the inverted gate signal supplied to the fourth gate line xGCL - a becomes low level. , and the node N1. Thereby, the sub-pixel data supplied to the source line SGL 1 is stored in the
図6では、スイッチMsw1として、トランスファーゲートが用いられている例を示している。スイッチMsw1の一方の制御入力端子は、第1メモリ選択線SELaに電気的に接続されている。スイッチMsw1の他方の制御入力端子は、第4メモリ選択線xSELaに電気的に接続されている。第4メモリ選択線xSELaには、第1メモリ選択線SELaに供給されるメモリ選択信号を反転した、反転メモリ選択信号が供給される。 FIG. 6 shows an example in which a transfer gate is used as the switch Msw1 . One control input terminal of the switch Msw1 is electrically connected to the first memory selection line SELa . The other control input terminal of the switch Msw1 is electrically connected to the fourth memory selection line xSELa . An inverted memory selection signal obtained by inverting the memory selection signal supplied to the first memory selection line SEL a is supplied to the fourth memory selection line xSEL a .
スイッチMsw1の入力端子は、ノードN2に電気的に接続されている。スイッチMsw1の出力端子は、ノードN3に接続されている。ノードN3は、第1メモリ51の出力ノードであり、反転スイッチ61(図5参照)に電気的に接続されている。スイッチMsw1は、第1メモリ選択線SELaに供給されるメモリ選択信号がハイレベル且つ第4メモリ選択線xSELaに供給される反転メモリ選択信号がローレベルになると、オン状態になる。これにより、ノードN2が、スイッチMsw1及びノードN3を経由して、反転スイッチ61の入力端子に、電気的に接続される。これにより、第1メモリ51に格納されている副画素データが、反転スイッチ61に供給される。
なお、スイッチGsw1及びMsw1の両方がオフ状態の場合には、副画素データが、インバータ回路81及び82で構成されるループを循環する。従って、第1メモリ51は、副画素データを保持し続ける。
The input terminal of switch Msw1 is electrically connected to node N2. The output terminal of switch Msw1 is connected to node N3. A node N3 is an output node of the
Note that when both the switches Gsw 1 and Msw 1 are in the OFF state, the sub-pixel data circulates through the loop formed by the
なお、実施形態では、第1メモリ51がSRAMである場合を例に挙げて説明したが、本開示はこれに限定されない。第1メモリ51の他の例は、DRAM(Dynamic Random Access Memory)が例示される。
In addition, although the case where the
図7は、実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。反転スイッチ61は、インバータ回路91と、Nチャネルトランジスタ92及び95と、Pチャネルトランジスタ93及び94と、を含む。
FIG. 7 is a diagram showing a circuit configuration of an inversion switch of a sub-pixel of the display device according to the embodiment; Inverting
インバータ回路91の入力端子、Pチャネルトランジスタ94のゲート端子及びNチャネルトランジスタ95のゲート端子は、ノードN4に接続されている。ノードN4は、反転スイッチ61の入力ノードであり、第1メモリ51、第2メモリ52及び第3メモリ53のノードN3に電気的に接続されている。ノードN4には、第1メモリ51、第2メモリ52又は第3メモリ53から副画素データが供給される。インバータ回路91は、高電位側の電源供給線VDD及び低電位側の電源供給線VSSから供給される電力を使用して、動作する。
The input terminal of the
Nチャネルトランジスタ92のソース及びドレインの内の一方は、第2表示信号線xFRP1に電気的に接続されている。Nチャネルトランジスタ92のソース及びドレインの内の他方は、ノードN5に電気的に接続されている。
One of the source and drain of the N-
Pチャネルトランジスタ93のソース及びドレインの内の一方は、表示信号線FRP1に電気的に接続されている。Pチャネルトランジスタ93のソース及びドレインの内の他方は、ノードN5に電気的に接続されている。
One of the source and drain of the P-
Pチャネルトランジスタ94のソース及びドレインの内の一方は、第2表示信号線xFRP1に電気的に接続されている。Pチャネルトランジスタ94のソース及びドレインの内の他方は、ノードN5に電気的に接続されている。 One of the source and drain of the P-channel transistor 94 is electrically connected to the second display signal line xFRP1. The other of the source and drain of P-channel transistor 94 is electrically connected to node N5.
Nチャネルトランジスタ95のソース及びドレインの内の一方は、表示信号線FRP1に電気的に接続されている。Nチャネルトランジスタ95のソース及びドレインの内の他方は、ノードN5に電気的に接続されている。
One of the source and drain of the N-
ノードN5は、反転スイッチ61の出力ノードであり、反射電極(副画素電極)15に電気的に接続されている。
A node N5 is an output node of the inverting
第1メモリ51、第2メモリ52又は第3メモリ53から供給される副画素データがハイレベルである場合には、インバータ回路91の出力信号は、ローレベルになる。インバータ回路91の出力信号がローレベルであると、Nチャネルトランジスタ92はオフ状態になり、Pチャネルトランジスタ93はオン状態になる。
When the sub-pixel data supplied from the
また、第1メモリ51、第2メモリ52又は第3メモリ53から供給される副画素データがハイレベルである場合には、Pチャネルトランジスタ94はオフ状態になり、Nチャネルトランジスタ95はオン状態になる。
Also, when the subpixel data supplied from the
従って、第1メモリ51、第2メモリ52又は第3メモリ53から供給される副画素データがハイレベルである場合には、表示信号線FRP1に供給される表示信号が、Pチャネルトランジスタ93及びNチャネルトランジスタ95を介して、副画素電極15に供給される。
Therefore, when the sub-pixel data supplied from the
表示信号線FRP1に供給される表示信号は、基準クロック信号CLKに同期して、反転する。共通電極23に供給されるコモン電位も、基準クロック信号CLKに同期して、表示信号と同相で、反転する。表示信号とコモン電位とが同相である場合、液晶LQは、電圧が印加されないので、分子の方向が変化しない。これにより、副画素は、黒表示(反射光を透過させない状態。反射光がカラーフィルタを透過せず、色が表示されない状態)となる。これにより、表示装置1は、コモン反転駆動方式を実現することができる。
The display signal supplied to the display signal line FRP1 is inverted in synchronization with the reference clock signal CLK. The common potential supplied to the
第1メモリ51、第2メモリ52又は第3メモリ53から供給される副画素データがローレベルである場合には、インバータ回路91の出力信号は、ハイレベルになる。インバータ回路91の出力信号がハイレベルであると、Nチャネルトランジスタ92はオン状態になり、Pチャネルトランジスタ93はオフ状態になる。
When the sub-pixel data supplied from the
また、第1メモリ51、第2メモリ52又は第3メモリ53から供給される副画素データがローレベルである場合には、Pチャネルトランジスタ94はオン状態になり、Nチャネルトランジスタ95はオフ状態になる。
Also, when the subpixel data supplied from the
従って、第1メモリ51、第2メモリ52又は第3メモリ53から供給される副画素データがローレベルである場合には、第2表示信号線xFRP1に供給される反転表示信号が、Nチャネルトランジスタ92及びPチャネルトランジスタ94を介して、副画素電極15に供給される。
Therefore, when the sub-pixel data supplied from the
第2表示信号線xFRP1に供給される反転表示信号は、基準クロック信号CLKに同期して、反転する。共通電極23に供給されるコモン電位は、基準クロック信号CLKに同期して、表示信号と異相で、反転する。表示信号とコモン電位とが異相である場合、液晶LQは、電圧が印加されるので、分子の方向が変化する。これにより、副画素は、白表示(反射光を透過させる状態。反射光がカラーフィルタを透過して色が表示される状態)となる。これにより、表示装置1は、コモン反転駆動方式を実現することができる。
The inverted display signal supplied to the second display signal line xFRP1 is inverted in synchronization with the reference clock signal CLK. The common potential supplied to the
図8は、実施形態の表示装置の副画素のレイアウトの概要を示す図である。反転スイッチ61、第1メモリ51、第2メモリ52及び第3メモリ53は、Y方向に配列されている。第1メモリ51、第2メモリ52及び第3メモリ53の出力ノードであるノードN3は、反転スイッチ61の入力ノードであるノードN4に電気的に接続されている。反転スイッチ61の出力ノードであるノードN5は、副画素電極15に電気的に接続されている。
FIG. 8 is a diagram showing an overview of the layout of sub-pixels of the display device of the embodiment. The reversing
第1メモリ51は、第1ゲート線GCLaと、第4ゲート線xGCLaと、第1メモリ選択線SELaと、第4メモリ選択線xSELaと、ソース線SGL1と、高電位側の電源供給線VDDと、低電位側の電源供給線VSSと、に電気的に接続されている。
The
第2メモリ52は、第2ゲート線GCLbと、第5ゲート線xGCLbと、第2メモリ選択線SELbと、第5メモリ選択線xSELbと、ソース線SGL1と、高電位側の電源供給線VDDと、低電位側の電源供給線VSSと、に電気的に接続されている。
The
第3メモリ53は、第3ゲート線GCLcと、第6ゲート線xGCLcと、第3メモリ選択線SELcと、第6メモリ選択線xSELcと、ソース線SGL1と、高電位側の電源供給線VDDと、低電位側の電源供給線VSSと、に電気的に接続されている。
The
反転スイッチ61は、表示信号線FRP1と、第2表示信号線xFRP1と、高電位側の電源供給線VDDと、低電位側の電源供給線VSSと、に電気的に接続されている。
The
[動作]
図9は、実施形態の表示装置の動作タイミングを示すタイミング図である。図9の全体にわたって、共通電極駆動回路6は、基準クロック信号CLKに同期して反転するコモン電位を、共通電極23に供給する。
[motion]
FIG. 9 is a timing chart showing operation timings of the display device of the embodiment. Throughout FIG. 9, the common
タイミングt0からタイミングt3までは、1つの行のN×3個の副画素SPixの各々に含まれる第1メモリ51から第3メモリ53までへの副画素データの書き込み期間である。
A period from timing t0 to timing t3 is a writing period of subpixel data from the
タイミングt0において、タイミングコントローラ4bは、第1の値の制御信号Sig5を、ゲート線選択回路10内のスイッチSW4に出力する。スイッチSW4は、ゲート線駆動回路9の出力端子と、第1ゲート線GCLaと、を電気的に接続する。ゲート線駆動回路9は、ゲート信号を、各行の第1ゲート線GCLaに出力する。第1ゲート線GCLaにハイレベルのゲート信号が供給されると、当該行に属する副画素SPixの各々の第1メモリ51が、副画素データの書き込み先として選択される。
At timing t 0 , the
また、タイミングt0において、ソース線駆動回路5は、「A」という画像(フレーム)を表示するための副画素データを、ソース線SGLに出力する。これにより、各行に属する副画素SPixの各々の第1メモリ51には、「A」という画像を表示するための副画素データが、夫々書き込まれる。
また、タイミングt0~t1に亘って、かかる動作が第1行から第M行まで線順次により実施される。これにより、全副画素SPixの第1メモリには、画像「A」を形成するための信号が書き込まれ、保存される。
Also, at timing t0 , the source line driving circuit 5 outputs sub-pixel data for displaying an image (frame) of "A" to the source line SGL. Thereby, the sub-pixel data for displaying the image "A" is written in the
In addition, such an operation is performed line-sequentially from the 1st row to the Mth row over the timings t 0 to t 1 . As a result, signals for forming the image "A" are written and stored in the first memories of all the sub-pixels SPix.
タイミングt1において、タイミングコントローラ4bは、第2の値の制御信号Sig5を、ゲート線選択回路10内のスイッチSW4に出力する。スイッチSW4は、ゲート線駆動回路9の出力端子と、第2ゲート線GCLbと、を電気的に接続する。ゲート線駆動回路9は、ゲート信号を、各行の第2ゲート線GCLbに出力する。第2ゲート線GCLbにハイレベルのゲート信号が供給されると、当該行に属する副画素SPixの各々の第2メモリ52が、副画素データの書き込み先として選択される。
At timing t 1 , the
また、タイミングt1において、ソース線駆動回路5は、「B」という画像(フレーム)を表示するための副画素データを、ソース線SGLに出力する。これにより、各行に属する副画素SPixの各々の第2メモリ52には、「B」という画像を表示するための副画素データが、夫々書き込まれる。
また、タイミングt1~t2に亘って、かかる動作が第1行から第M行まで線順次により実施される。これにより、全副画素SPixの第2メモリには、画像「B」を形成するための信号が書き込まれ、保存される。
Also, at timing t1, the source line driving circuit 5 outputs sub-pixel data for displaying an image (frame) of "B" to the source line SGL. Thereby, the sub-pixel data for displaying the image "B" is written in the
Moreover, such an operation is performed line-sequentially from the first row to the M-th row over the timings t 1 to t 2 . As a result, signals for forming the image "B" are written and stored in the second memories of all the sub-pixels SPix.
タイミングt2において、タイミングコントローラ4bは、第3の値の制御信号Sig5を、ゲート線選択回路10内のスイッチSW4に出力する。スイッチSW4は、ゲート線駆動回路9の出力端子と、第3ゲート線GCLcと、を電気的に接続する。ゲート線駆動回路9は、ゲート信号を、各行の第3ゲート線GCLcに出力する。第3ゲート線GCLcにハイレベルのゲート信号が供給されると、当該行に属する副画素SPixの各々の第3メモリ53が、副画素データの書き込み先として選択される。
At timing t 2 , the
また、タイミングt2において、ソース線駆動回路5は、「C」という画像(フレーム)を表示するための副画素データを、ソース線SGLに出力する。これにより、各行に属する副画素SPixの各々第3メモリ53には、「C」という画像を表示するための副画素データが、夫々書き込まれる。
また、タイミングt2~t3に亘って、かかる動作が第1行から第M行まで線順次により実施される。これにより、全副画素SPixの第3メモリには、画像「C」を形成するための信号が書き込まれ、保存される。
Also, at timing t2, the source line driving circuit 5 outputs sub-pixel data for displaying an image (frame) of "C" to the source line SGL. As a result, the sub-pixel data for displaying the image "C" is written in each
Moreover, such an operation is performed line-sequentially from the first row to the M-th row over the timings t 2 to t 3 . As a result, signals for forming the image "C" are written and stored in the third memories of all the sub-pixels SPix.
表示装置1は、タイミングt0からタイミングt3までと同様の動作をM回繰り返すことにより、各副画素SPixに含まれる第1メモリ51から第3メモリ53までに、「A」、「B」及び「C」という3つの画像を表示するための副画素データを書き込むことができる。
The
タイミングt4からタイミングt10までは、「A」、「B」及び「C」という3つの画像(3つのフレーム)を順次切り替えて表示するアニメーション表示(動画像表示)期間である。 A period from timing t4 to timing t10 is an animation display (moving image display) period in which three images (three frames) of "A", "B" and "C" are sequentially switched and displayed.
タイミングt4において、タイミングコントローラ4bは、第1の値の制御信号Sig2を、メモリ選択回路8内のスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第1の値の制御信号Sig2に基づいて、オン状態になる。これにより、基準クロック信号CLKが、ラッチ71に供給される。
At timing t 4 , the
また、タイミングt4において、タイミングコントローラ4bは、第1の値の制御信号Sig3を、メモリ選択回路8内のスイッチSW3に出力する。スイッチSW3は、ラッチ71の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaと、を電気的に接続する。これにより、メモリ選択信号が、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaに供給される。
At timing t 4 , the
各々の第1メモリ選択線SELaに接続されている各第1メモリ51は、「A」という画像を表示するための副画素データを、反転スイッチ61に出力する。これにより、タイミングt4において、表示装置1は、「A」という画像を表示する。
Each
タイミングt5において、タイミングコントローラ4bは、第2の値の制御信号Sig2を、メモリ選択回路8内のスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第1の値の制御信号Sig2に基づいて、オン状態になる。これにより、基準クロック信号CLKが、ラッチ71に供給される。
At timing t 5 , the
また、タイミングt5において、タイミングコントローラ4bは、第2の値の制御信号Sig3を、メモリ選択回路8内のスイッチSW3に出力する。スイッチSW3は、ラッチ71の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第2メモリ選択線SELbと、を電気的に接続する。これにより、メモリ選択信号が、M群のメモリ選択線群SL1、SL2、・・・の各々の第2メモリ選択線SELbに供給される。
Also, at timing t 5 , the
各々の第2メモリ選択線SELbに接続されている各第2メモリ52は、「B」という画像を表示するための副画素データを、反転スイッチ61に出力する。これにより、タイミングt5において、表示装置1は、「B」という画像を表示する。
Each
タイミングt6において、タイミングコントローラ4bは、第2の値の制御信号Sig2を、メモリ選択回路8内のスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第1の値の制御信号Sig2に基づいて、オン状態になる。これにより、基準クロック信号CLKが、ラッチ71に供給される。
At timing t 6 , the
また、タイミングt6において、タイミングコントローラ4bは、第3の値の制御信号Sig3を、メモリ選択回路8内のスイッチSW3に出力する。スイッチSW3は、ラッチ71の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第3メモリ選択線SELcと、を電気的に接続する。これにより、メモリ選択信号が、M群のメモリ選択線群SL1、SL2、・・・の各々の第3メモリ選択線SELcに供給される。
Also, at timing t6, the
第3メモリ選択線SELcに接続されている各第3メモリ53は、「C」という画像を表示するための副画素データを、反転スイッチ61に出力する。これにより、タイミングt6において、表示装置1は、「C」という画像を表示する。
Each
タイミングt7からタイミングt9までの各部の動作は、タイミングt4からタイミングt6までの各部の動作と同様であるので、説明を省略する。 The operation of each part from timing t7 to timing t9 is the same as the operation of each part from timing t4 to timing t6, so the explanation is omitted.
上記したように、表示装置1は、タイミングt4からタイミングt10までの期間において、「A」、「B」及び「C」という3つの画像(3つのフレーム)を順次切り替えて表示するアニメーション表示(動画像表示)を行うことができる。 As described above, the display device 1 performs animation display in which three images (three frames) of "A", "B" and "C" are sequentially switched and displayed in the period from timing t4 to timing t10 . (moving image display) can be performed.
タイミングt10からタイミングt12までは、「A」という画像を表示する静止画表示期間である。 A period from timing t10 to timing t12 is a still image display period during which an image "A" is displayed.
タイミングt10において、タイミングコントローラ4bは、第2の値の制御信号Sig2を、メモリ選択回路8内のスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第2の値の制御信号Sig2に基づいて、オフ状態になる。これにより、基準クロック信号CLKが、ラッチ71に供給されない。ラッチ71は、ハイレベルを保持する。
At timing t 10 , the
また、タイミングt10において、タイミングコントローラ4bは、第1の値の制御信号Sig3を、メモリ選択回路8内のスイッチSW3に出力する。スイッチSW3は、ラッチ71の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第1メモリ選択線SELaと、を電気的に接続する。上記と同様の駆動により、タイミングt10からタイミングt12までにおいて、表示装置1は、「A」という画像を静止画表示する。
Also, at timing t 10 , the
なお、「A」という画像を静止画表示している静止画表示期間内のタイミングt11において、各副画素SPixに含まれる第2メモリ52に、「X」という画像(フレーム)を表示するための副画素データを書き込むことができる。
In order to display an image (frame) of "X" in the
タイミングt11において、タイミングコントローラ4bは、第2の値の制御信号Sig5を、ゲート線選択回路10内のスイッチSW4に出力する。スイッチSW4は、ゲート線駆動回路9の出力端子と、第2ゲート線GCLbと、を電気的に接続する。ゲート線駆動回路9は、ゲート信号を、各行の第2ゲート線GCLbに出力する。第2ゲート線GCLbにハイレベルのゲート信号が供給されると、当該行に属する副画素SPixの各々の第2メモリ52が、副画素データの書き込み先として選択される。
At timing t 11 , the
また、タイミングt11において、ソース線駆動回路5は、「X」という画像を表示するための副画素データを、ソース線SGLに出力する。これにより、各行に属する副画素SPixの各々の第2メモリ52には、「X」という画像を表示するための副画素データが、夫々書き込まれる。
Also, at timing t11 , the source line driving circuit 5 outputs the sub-pixel data for displaying the image "X" to the source line SGL. As a result, the sub-pixel data for displaying the image "X" is written in the
表示装置1は、タイミングt11と同様の動作をM回繰り返すことにより、各副画素SPixに含まれる第2メモリ52に、「X」という画像(フレーム)を表示するための副画素データを書き込むことができる。
The
なお、図9では、「A」という画像を静止画表示している静止画表示期間内のタイミングt11において、各副画素SPixに含まれる第2メモリ52に、「X」という画像を表示するための副画素データを書き込む場合について説明した。しかしながら、例えば、アニメーション表示(動画像表示)期間内の、「C」及び「A」という画像をアニメーション表示(動画像表示)しているタイミングt6からタイミングt8までにおいて、各副画素SPixに含まれる第2メモリ52に、「X」という画像を表示するための副画素データを書き込むことも可能である。
In FIG. 9, at timing t11 within the still image display period during which the image "A" is displayed as a still image, the image "X" is displayed in the
タイミングt12以降は、「X」、「C」及び「A」という3つの画像(3つのフレーム)を順次切り替えて表示するアニメーション表示(動画像表示)期間である。 After timing t12 , it is an animation display (moving image display) period in which three images (three frames) of "X", "C" and "A" are sequentially switched and displayed.
タイミングt12において、タイミングコントローラ4bは、第2の値の制御信号Sig2を、メモリ選択回路8内のスイッチSW2に出力する。スイッチSW2は、タイミングコントローラ4bから供給される第1の値の制御信号Sig2に基づいて、オン状態になる。これにより、基準クロック信号CLKが、ラッチ71に供給される。
At timing t 12 , the
また、タイミングt12において、タイミングコントローラ4bは、第2の値の制御信号Sig3を、メモリ選択回路8内のスイッチSW3に出力する。スイッチSW3は、ラッチ71の出力端子と、M群のメモリ選択線群SL1、SL2、・・・の各々の第2メモリ選択線SELbと、を電気的に接続する。これにより、メモリ選択信号が、M群のメモリ選択線群SL1、SL2、・・・の各々の第2メモリ選択線SELbに供給される。
Also, at timing t 12 , the
各々の第2メモリ選択線SELbに接続されている各第2メモリ52は、「X」という画像を表示するための副画素データを、反転スイッチ61に出力する。これにより、タイミングt12において、表示装置1は、「X」という画像を表示する。
Each
タイミングt13からタイミングt14までの各部の動作は、タイミングt6からタイミングt7までの各部の動作と同様であるので、説明を省略する。 The operation of each part from timing t13 to timing t14 is the same as the operation of each part from timing t6 to timing t7 , so the explanation is omitted.
タイミングt15以降の各部の動作は、タイミングt12からタイミングt14までの各部の動作と同様であるので、説明を省略する。 Since the operation of each unit after timing t15 is the same as the operation of each unit from timing t12 to timing t14 , description thereof will be omitted.
特許文献1記載の表示装置では、複数の画素の各々が含む複数のメモリの切り替えは、走査信号を使用した線順次走査によって行われる。従って、特許文献1記載の表示装置では、全部の画素の複数のメモリの切り替えには、1フレーム時間が必要である。つまり、特許文献1記載の表示装置では、画像(フレーム)を変化させるために、1フレーム時間が必要である。
In the display device described in
一方、実施形態の表示装置1では、表示領域DA外に設けられるメモリ選択回路8が、各副画素SPixの第1メモリ51から第3メモリ53までの内の1個を、同時に選択する。従って、表示装置1は、各副画素SPixの第1メモリ51から第3メモリ53までの選択を切り替えることによって、3つの画像(3つのフレーム)の内の1つの画像(フレーム)を表示することができる。これにより、表示装置1は、画像を一斉に変化させることができ、画像を短時間で変化させることができる。また、表示装置1は、各副画素SPixの第1メモリ51から第3メモリ53までの選択を順次切り替えることによって、アニメーション表示(動画像表示)を行うことができる。
On the other hand, in the
また、特許文献1記載の表示装置では、各画素が、メモリを切り替えるために、メモリ選択制御回路及び書換指示回路を含む。従って、特許文献1記載の表示装置は、画像表示パネルの微細化及び高精細化の要請に応えることができない。
Further, in the display device described in
一方、実施形態の表示装置1では、副画素データの書き込み時には、額縁領域GDに配置されたゲート線選択回路10が、第1メモリ51から第3メモリ53までのいずれかを選択する。また、副画素データの読み出し時には、額縁領域GDに配置されたメモリ選択回路8が、第1メモリ51から第3メモリ53までのいずれかを選択する。従って、各画素Pixが、メモリを切り替えるための回路を含む必要がない。これにより、表示装置1は、上記の如き効果に加えて、さらに画像表示パネルの微細化及び高精細化の要請に応えることが可能である。
On the other hand, in the
さらに、実施形態の表示装置1では、第1メモリ51から第3メモリ53までのいずれか1つに格納されている副画素データに基づいて画像を表示している期間に、第1メモリ51から第3メモリ53までの他のいずれか1つに、副画素データを書き込むこともできる。これにより、表示装置1は、画像を表示しながら、他の画像の副画素データを書き込むことも可能である。
Furthermore, in the
[適用例]
図10は、実施形態の表示装置の適用例を示す図である。図10は、表示装置1を電子棚札に適用した例を示す図である。
[Application example]
FIG. 10 is a diagram illustrating an application example of the display device of the embodiment. FIG. 10 is a diagram showing an example in which the
図10に示すように、表示装置1A、1B及び1Cは、それぞれ棚102に取り付けられている。表示装置1A、1B及び1Cの各々は、上述した表示装置1と同様の構成を有する。表示装置1A、1B及び1Cは、床面103からの高さが互いに異なって設置され、且つ、パネル傾斜角度が互いに異なるように設置されている。ここで、パネル傾斜角度は、表示面1aの法線と水平方向とがなす角度である。表示装置1A、1B及び1Cは、光源としての照明器具100からの入射光110を反射することにより、画像120を観察者105側に出射する。
As shown in FIG. 10,
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも1つを行うことができる。 Although preferred embodiments of the present invention have been described above, the present invention is not limited to such embodiments. The content disclosed in the embodiment is merely an example, and various modifications can be made without departing from the scope of the present invention. Appropriate changes that do not deviate from the gist of the present invention naturally belong to the technical scope of the present invention. At least one of various omissions, replacements, and modifications of the components can be made without departing from the scope of each embodiment and each modification described above.
1、1A、1B、1C 表示装置
1a 表示面
2 第1パネル
3 第2パネル
4 インタフェース回路
4a シリアル-パラレル変換回路
4b タイミングコントローラ
4c 設定レジスタ
5 ソース線駆動回路
6 共通電極駆動回路
7 反転駆動回路
8 メモリ選択回路
9 ゲート線駆動回路
10 ゲート線選択回路
11 第1基板
15 副画素電極(反射電極)
21 第2基板
23 共通電極
30 液晶層
50 メモリブロック
51 第1メモリ
52 第2メモリ
53 第3メモリ
61 反転スイッチ
FRP 表示信号線
GL ゲート線群
GCL ゲート線
Pix 画素
SPix 副画素
SL メモリ選択線群
SEL メモリ選択線
21
Claims (5)
各副画素の前記第1メモリスイッチに接続されている第1メモリ選択線と、第2メモリスイッチに接続されている第2メモリ選択線と、
前記第1メモリ選択線と前記第2メモリ選択線に接続され、いずれか一方のメモリ選択線にメモリ選択信号を供給するメモリ選択回路と、
前記複数の副画素に共通なコモン電位が供給される共通電極と、
前記コモン電位を基準信号に同期して反転させて、前記共通電極に出力する、共通電極駆動回路と、
を備え、
前記複数の副画素は、
前記メモリ選択回路から前記メモリ選択信号が供給された前記メモリ選択線に応じて、前記第1メモリと第2メモリのいずれかに格納されている前記副画素データに基づいて画像を表示し、
前記メモリ選択回路は、
動画像を表示する場合に前記基準信号を通過させ、静止画像を表示する場合に前記基準信号を遮断するスイッチを有し、動画像を表示する場合に、前記第1メモリ選択線及び前記第2メモリ選択線のいずれか一方のメモリ選択線に前記メモリ選択信号を前記基準信号の1周期供給し、静止画像を表示する場合に、前記第1メモリ選択線及び前記第2メモリ選択線のいずれか一方のメモリ選択線に前記メモリ選択信号を供給し続け、
動画像を表示する場合に、前記メモリ選択回路による第1メモリ選択線にメモリ選択信号を供給する期間の長さと前記第2メモリ選択線にメモリ選択信号を供給する期間の長さは、前記基準信号の1周期であり、互いに同じである、
表示装置。 a pixel electrode, a first memory and a second memory for storing sub-pixel data for controlling display by the pixel electrode, a first memory switch provided between the first memory and the pixel electrode, and a second memory a plurality of sub-pixels each comprising a second memory switch provided between the pixel electrode;
a first memory selection line connected to the first memory switch of each sub-pixel; a second memory selection line connected to the second memory switch;
a memory selection circuit connected to the first memory selection line and the second memory selection line and supplying a memory selection signal to one of the memory selection lines;
a common electrode supplied with a common potential common to the plurality of sub-pixels;
a common electrode driving circuit that inverts the common potential in synchronization with a reference signal and outputs the common potential to the common electrode;
with
The plurality of sub-pixels are
displaying an image based on the sub-pixel data stored in either the first memory or the second memory in accordance with the memory selection line to which the memory selection signal is supplied from the memory selection circuit;
The memory selection circuit
a switch for passing the reference signal when displaying a moving image and blocking the reference signal when displaying a still image; When the memory selection signal is supplied to one of the memory selection lines for one period of the reference signal to display a still image, either the first memory selection line or the second memory selection line is selected. continuing to supply the memory selection signal to one memory selection line;
When displaying a moving image, the length of the period during which the memory selection circuit supplies the memory selection signal to the first memory selection line and the length of the period during which the memory selection signal is supplied to the second memory selection line are determined according to the above criteria. one period of the signal and identical to each other ;
display device.
動画像を表示する場合に、前記第1メモリ選択線に前記メモリ選択信号を供給した後、前記第2メモリ選択線に前記メモリ選択信号を供給し、その直後に再度前記第1メモリ選択線に前記メモリ選択信号を供給する
請求項1に記載の表示装置。 The memory selection circuit
When displaying a moving image, after the memory selection signal is supplied to the first memory selection line, the memory selection signal is supplied to the second memory selection line, and immediately after that, the first memory selection line is supplied again. 2. The display device of claim 1, wherein the memory selection signal is provided.
請求項2に記載の表示装置。 3. The display device according to claim 2, wherein when displaying a moving image, the length of the period during which the memory selection circuit supplies the memory selection signal to each memory selection line is equal to one cycle of the reference signal. .
当該第3メモリスイッチと前記メモリ選択回路に接続される第3メモリ選択線をさらに備え、
前記複数の副画素は、
前記メモリ選択回路から前記メモリ選択信号が供給された前記メモリ選択線に応じて、前記第1メモリ、第2メモリ及び第3メモリのいずれかに格納されている前記副画素データに基づいて画像を表示し、
動画像を表示する場合に、前記メモリ選択回路による第1メモリ選択線にメモリ選択信号を供給する期間の長さと、前記第2メモリ選択線にメモリ選択信号を供給する期間の長さと、前記第3メモリ選択線にメモリ選択信号を供給する期間の長さは、前記基準信号の1周期であり、すべて同じである、
請求項1から3のいずれか1項に記載の表示装置。 each subpixel is further provided with a third memory for storing subpixel data displayed by the pixel electrode; and a third memory switch provided between the third memory and the pixel electrode;
further comprising a third memory selection line connected to the third memory switch and the memory selection circuit;
The plurality of sub-pixels are
selecting an image based on the sub-pixel data stored in one of the first memory, the second memory and the third memory according to the memory selection line to which the memory selection signal is supplied from the memory selection circuit; display and
When displaying a moving image, the length of the period during which the memory selection circuit supplies the memory selection signal to the first memory selection line, the length of the period during which the memory selection signal is supplied to the second memory selection line, and the length of the period during which the memory selection signal is supplied to the second memory selection line; 3. The length of the period of supplying the memory selection signal to the memory selection lines is one cycle of the reference signal , all of which are the same.
The display device according to any one of claims 1 to 3.
を更に備え、
前記各副画素は、
いずれかのメモリから出力される前記副画素データに基づいて、前記第1表示信号線と第2表示信号線のいずれかを副画素電極に接続するスイッチ回路を更に備えており、
前記メモリ選択回路は、
動画像を表示する場合に、前記基準信号に基づいて前記共通電極駆動回路と同期しており、各メモリ選択線に供給されるメモリ選択信号を供給する期間における前記コモン電位の反転駆動期間の長さは、前記基準信号の1周期であり、すべて同じである、
請求項1から4のいずれか1項に記載の表示装置。 a first display signal line that supplies a display signal in phase with the common potential; a second display signal line that supplies a display signal in phase opposite to the common potential;
further comprising
Each of the sub-pixels is
a switch circuit that connects either the first display signal line or the second display signal line to the subpixel electrode based on the subpixel data output from any of the memories;
The memory selection circuit
When displaying a moving image, it is synchronized with the common electrode driving circuit based on the reference signal, and the length of the inversion driving period of the common potential in the period of supplying the memory selection signal supplied to each memory selection line. is one period of the reference signal , all the same;
The display device according to any one of claims 1 to 4.
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