JP7130928B2 - semiconductor equipment - Google Patents

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Description

本明細書が開示する技術は、半導体装置に関する。 The technology disclosed in this specification relates to a semiconductor device.

特許文献１に半導体装置が開示されている。この半導体装置は、半導体素子と、
下面が半導体素子の上面にはんだ層を介して接合された金属体とを備える。 A semiconductor device is disclosed in Patent Document 1. This semiconductor device includes a semiconductor element,
and a metal body having a lower surface bonded to the upper surface of the semiconductor element via a solder layer.

特開２０１６－５８４８７号公報JP 2016-58487 A

上記した半導体装置では、製造時、半導体素子と金属体との間が、はんだ付けによって互いに接合される。半導体素子の上面は、金属体の下面よりも面積が大きいので、半導体素子の上面に接触するはんだ層の端部は、いわゆるフィレット形状（裾広がりの形状）を成す。ここで、はんだ層の線膨張係数は比較的に大きいので、はんだ層の形状によっては、半導体装置の使用時におけるはんだ層の熱膨張に起因して、半導体素子に過大な熱応力が作用し得る。この点に関して、工業製品である半導体装置では、不可避的に生じる製造誤差に起因して、はんだ層の形状にも個体差が生じ得る。特に、はんだの量が相対的に過多である場合は、はんだが金属体の側面をせり上がることによって、はんだ層のフィレット角度（フィレット形状の端部の角度）が意図せず大きくなることがある。フィレット角度が大きくなるほど、半導体素子の狭い範囲にはんだ層が厚く存在することになるので、半導体素子に与えられる熱応力は局所的に大きくなる。その結果、半導体装置の使用時において、はんだから半導体素子へと局所的に作用する大きな応力が、半導体素子に損傷を与える可能性がある。本明細書では、半導体素子の上面と金属体の下面とを互いに接合するはんだが、金属体の側面に沿って大きくせり上がることを抑制する技術を提供する。 In the semiconductor device described above, the semiconductor element and the metal body are joined to each other by soldering during manufacturing. Since the upper surface of the semiconductor element has a larger area than the lower surface of the metal body, the end of the solder layer in contact with the upper surface of the semiconductor element forms a so-called fillet shape (a shape that spreads toward the bottom). Here, since the coefficient of linear expansion of the solder layer is relatively large, depending on the shape of the solder layer, excessive thermal stress may act on the semiconductor element due to the thermal expansion of the solder layer during use of the semiconductor device. . In this respect, semiconductor devices, which are industrial products, may have individual differences in the shape of solder layers due to unavoidable manufacturing errors. In particular, when the amount of solder is relatively excessive, the fillet angle of the solder layer (the angle at the end of the fillet shape) may unintentionally increase due to the solder rising up the sides of the metal body. . The larger the fillet angle, the thicker the solder layer exists in a narrower area of the semiconductor element, so the thermal stress applied to the semiconductor element locally increases. As a result, when the semiconductor device is used, a large stress acting locally from the solder to the semiconductor element may damage the semiconductor element. This specification provides a technique for suppressing the solder that joins the upper surface of the semiconductor element and the lower surface of the metal body from rising significantly along the side surfaces of the metal body.

本明細書が開示する半導体装置は、半導体素子と、その下面が前記半導体素子の上面にはんだ層を介して接合された金属体とを備えており、半導体素子の上面のはんだ層に接触する第１接合領域は、金属体の下面のはんだ層に接触する第２接合領域よりも大きく、金属体の側面には、金属体の下面から離れた位置に凹部が設けられている。 A semiconductor device disclosed in the present specification includes a semiconductor element and a metal body whose lower surface is bonded to the upper surface of the semiconductor element via a solder layer. The first bonding area is larger than the second bonding area that contacts the solder layer on the bottom surface of the metal body, and the side surface of the metal body is provided with a recess at a position spaced apart from the bottom surface of the metal body.

上記した半導体装置では、半導体素子の上面においてはんだ層に接触する第１接合領域が、金属体の下面においてはんだ層に接触する第２接合領域よりも大きい。このような構成によると、半導体装置の製造工程において、半導体素子の上面と金属体の下面との間をはんだ付けするときに、過剰なはんだが金属体の側面をせり上がるおそれがある。しかしながら、金属体の側面には凹部が設けられており、金属体の側面をせり上がるはんだは、凹部に収容されていく。これにより、はんだが金属体の側面に沿って大きくせり上がることが抑制され、はんだ層のフィレット角度も比較的に小さく抑えられる。 In the semiconductor device described above, the first junction region in contact with the solder layer on the upper surface of the semiconductor element is larger than the second junction region in contact with the solder layer on the lower surface of the metal body. According to such a configuration, when soldering the top surface of the semiconductor element and the bottom surface of the metal body in the manufacturing process of the semiconductor device, excessive solder may rise up the side surfaces of the metal body. However, the side surface of the metal body is provided with a recess, and the solder that rises up the side surface of the metal body is accommodated in the recess. As a result, the solder is prevented from rising significantly along the side surface of the metal body, and the fillet angle of the solder layer is also kept relatively small.

半導体装置１０の断面図である。2 is a cross-sectional view of the semiconductor device 10; FIG. 半導体素子１２と導体スペーサ１８とを接合するはんだ層５４を示す。Solder layer 54 joining semiconductor element 12 and conductive spacer 18 is shown. 凹部を有さない導体スペーサ１１８の場合のはんだ層５４を示す。Solder layer 54 is shown for conductor spacers 118 without recesses. フィレット形状の端部における熱応力の試算を説明する図であって、（Ａ）は導体スペーサ１８によるはんだ層５４の端部の形状を示し、（Ｂ）は凹部を有さない導体スペーサ１１８によるはんだ層５４の端部の形状を示す。FIG. 4 is a diagram for explaining the trial calculation of the thermal stress at the end of the fillet shape, (A) showing the shape of the end of the solder layer 54 due to the conductor spacer 18, and (B) showing the shape of the end of the solder layer 54 due to the conductor spacer 118 having no recess. The shape of the end of the solder layer 54 is shown. 半導体装置１０の導体スペーサ１８の製造方法を説明する図であって、金属板１９を用意する工程を示す。FIG. 4 is a view for explaining the method of manufacturing the conductor spacer 18 of the semiconductor device 10, showing a step of preparing a metal plate 19; 半導体装置１０の導体スペーサ１８の製造方法を説明する図であって、図５で用意した金属板１９をプレス加工する工程を示す。6A and 6B are diagrams for explaining a method of manufacturing the conductor spacer 18 of the semiconductor device 10, and show a step of pressing the metal plate 19 prepared in FIG. 半導体装置１０の導体スペーサ１８の製造方法を説明する図であって、図６でプレス加工した金属部材１８’の側面１８’ｃに凹部１８ｄを形成する工程を示す。FIG. 7 is a view for explaining a method of manufacturing the conductor spacer 18 of the semiconductor device 10, and shows a step of forming a recess 18d in the side surface 18'c of the metal member 18' pressed in FIG.

図面を参照して、実施例の半導体装置１０の説明をする。図１は、半導体装置１０の断面図である。半導体装置１０は、一例ではあるが、図１に示すように両面冷却構造を有する。但し、本明細書における技術は、両面冷却構造に限定されるものではなく、他の構造を有する半導体装置にも採用することができる。半導体装置１０は、半導体素子１２、導体スペーサ１８、下面側導体板２０、上面側導体板２２、第１放熱板２４、第２放熱板２６、モールド樹脂３２を備える。半導体素子１２は、モールド樹脂３２内に封止されている。モールド樹脂３２は、絶縁性を有する材料で構成されている。特に限定されないが、モールド樹脂３２を構成する材料は、エポキシ樹脂といった熱硬化性の樹脂材料であってもよい。 A semiconductor device 10 of an embodiment will be described with reference to the drawings. FIG. 1 is a cross-sectional view of a semiconductor device 10. FIG. The semiconductor device 10 has a double-sided cooling structure as shown in FIG. 1, although it is an example. However, the technology in this specification is not limited to a double-sided cooling structure, and can be applied to semiconductor devices having other structures. The semiconductor device 10 includes a semiconductor element 12 , a conductor spacer 18 , a lower conductor plate 20 , an upper conductor plate 22 , a first radiator plate 24 , a second radiator plate 26 and a mold resin 32 . The semiconductor element 12 is sealed within the mold resin 32 . The mold resin 32 is made of an insulating material. Although not particularly limited, the material forming the mold resin 32 may be a thermosetting resin material such as epoxy resin.

半導体素子１２は、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、又はＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子である。また半導体素子１２は、例えばシリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、又は窒化ガリウム（ＧａＮ）といった各種の半導体材料を用いて構成されることができる。半導体素子１２は、上面電極１４と下面電極１６とを備える。上面電極１４は半導体素子１２の上面１２ａに位置しており、下面電極１６は半導体素子１２の下面１２ｂに位置している。上面電極１４及び下面電極１６を構成する材料には、特に限定されないが、例えばアルミニウム系又はその他の金属を採用することができる。 The semiconductor element 12 is, for example, a power semiconductor element such as a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) or an IGBT (Insulated Gate Bipolar Transistor). The semiconductor element 12 can also be constructed using various semiconductor materials such as silicon (Si), silicon carbide (SiC), or gallium nitride (GaN). The semiconductor element 12 has a top electrode 14 and a bottom electrode 16 . The upper electrode 14 is located on the upper surface 12 a of the semiconductor element 12 , and the lower electrode 16 is located on the lower surface 12 b of the semiconductor element 12 . Although there are no particular restrictions on the material that constitutes the upper surface electrode 14 and the lower surface electrode 16, for example, aluminum-based or other metals can be used.

導体スペーサ１８は、例えば銅、又はその他の金属といった導電性を有する材料を用いて構成されている。導体スペーサ１８は、概して板形状あるいはブロック形状の部材であり、上面１８ａと、上面１８ａとは反対側に位置する下面１８ｂと、上面１８ａと下面１８ｂとの間に広がる四つの側面１８ｃを有する。導体スペーサ１８は、モールド樹脂３２内に位置している。後述するが、導体スペーサ１８の上面１８ａは、上面側導体板２２の下面２２ｂとはんだ層５６を介して接続されている。また導体スペーサ１８の下面１８ｂは、半導体素子１２の上面電極１４とはんだ層５４を介して接合されている。これにより、半導体素子１２の上面電極１４は、導体スペーサ１８を介して上面側導体板２２に電気的、熱的に接続されている。ここで、導体スペーサ１８は、本明細書が開示する技術における金属体の一例である。 The conductor spacer 18 is made of a conductive material such as copper or other metal. The conductor spacer 18 is generally a plate-shaped or block-shaped member, and has an upper surface 18a, a lower surface 18b located opposite to the upper surface 18a, and four side surfaces 18c extending between the upper surface 18a and the lower surface 18b. The conductor spacer 18 is located inside the molding resin 32 . The top surface 18a of the conductor spacer 18 is connected to the bottom surface 22b of the top-side conductor plate 22 via a solder layer 56, which will be described later. The lower surface 18b of the conductor spacer 18 is joined to the upper surface electrode 14 of the semiconductor element 12 with a solder layer 54 interposed therebetween. Thereby, the upper electrode 14 of the semiconductor element 12 is electrically and thermally connected to the upper conductor plate 22 via the conductor spacer 18 . Here, the conductor spacer 18 is an example of a metal body in the technology disclosed in this specification.

導体スペーサ１８の側面１８ｃには、凹部１８ｄが形成されている。凹部１８ｄは、導体スペーサ１８の下面１８ｂから離れて位置しており、本実施例では一例として、導体スペーサ１８の厚み方向の中央に設けられている。凹部１８ｄは、溝形状で形成されており、導体スペーサ１８の周囲を連続的に一巡している。但し、凹部１８ｄの構成は様々に変更可能であり、例えば、導体スペーサ１８の周囲を断続的に一巡する溝形状であってもよい。あるいは、凹部１８ｄは、円形、長円形又は多角形の開口を有する複数の穴が、導体スペーサ１８の周囲を一巡するように配列されたものであってもよい。 A side surface 18c of the conductor spacer 18 is formed with a recess 18d. The recess 18d is located apart from the lower surface 18b of the conductor spacer 18, and is provided at the center of the conductor spacer 18 in the thickness direction as an example in this embodiment. The recess 18 d is formed in a groove shape and continuously loops around the conductor spacer 18 . However, the configuration of the concave portion 18d can be changed in various ways, and for example, it may have a groove shape intermittently looping around the conductor spacer 18 . Alternatively, the recess 18 d may be formed by arranging a plurality of holes having circular, oval or polygonal openings around the conductor spacer 18 .

下面側導体板２０及び上面側導体板２２は、例えば銅、又はその他の金属といった導電性を有する材料を用いて構成されている。下面側導体板２０は、概して板形状の部材であり、上面２０ａと、上面２０ａとは反対側に位置する下面２０ｂとを有する。前述したように、下面側導体板２０の下面２０ｂは、モールド樹脂３２の内部において、半導体素子１２の下面電極１６とはんだ層５２を介して接合されている。これにより、上面側導体板２２は、半導体素子１２と電気的に接続されている。一方、下面側導体板２０の下面２０ｂは、モールド樹脂３２の外部に露出している。下面側導体板２０は、半導体素子１２と熱的にも接続されており、半導体素子１２で発生した熱は第１放熱板２４へと伝達される。 The lower surface side conductor plate 20 and the upper surface side conductor plate 22 are made of a conductive material such as copper or other metals. The lower-surface-side conductor plate 20 is generally a plate-shaped member, and has an upper surface 20a and a lower surface 20b located on the opposite side of the upper surface 20a. As described above, the lower surface 20b of the lower surface-side conductor plate 20 is joined to the lower surface electrode 16 of the semiconductor element 12 via the solder layer 52 inside the mold resin 32 . Thereby, the upper-surface-side conductor plate 22 is electrically connected to the semiconductor element 12 . On the other hand, the lower surface 20 b of the lower surface side conductor plate 20 is exposed to the outside of the mold resin 32 . The lower-surface-side conductor plate 20 is also thermally connected to the semiconductor element 12 , and heat generated by the semiconductor element 12 is transferred to the first radiator plate 24 .

同様に、上面側導体板２２もまた、概して板形状の部材であり、上面２２ａと、上面２２ａとは反対側に位置する下面２２ｂとを有する。上面側導体板２２の上面２２ａは、モールド樹脂３２の内部において、導体スペーサ１８の下面１８ｂとはんだ層５６を介して接合されている。一方、上面側導体板２２の上面２２ａは、モールド樹脂３２の外部に露出している。上面側導体板２２は、導体スペーサ１８を介して半導体素子１２と熱的にも接続されており、半導体素子１２で発生した熱は第２放熱板２６へと伝達される。 Similarly, the upper surface-side conductor plate 22 is also a generally plate-shaped member, and has an upper surface 22a and a lower surface 22b located on the opposite side of the upper surface 22a. The upper surface 22a of the upper-surface-side conductor plate 22 is joined to the lower surface 18b of the conductor spacer 18 via the solder layer 56 inside the mold resin 32 . On the other hand, the upper surface 22 a of the upper surface-side conductor plate 22 is exposed to the outside of the mold resin 32 . The top-side conductor plate 22 is also thermally connected to the semiconductor element 12 via the conductor spacer 18 , and heat generated in the semiconductor element 12 is transferred to the second radiator plate 26 .

第１放熱板２４及び第２放熱板２６は、例えばアルミニウム、アルミニウム合金、銅、銅合金又はその他の金属といった、熱伝導性に優れた材料で構成されている。第１放熱板２４及び第２放熱板２６は複数のフィン２４ａ、２６ａをそれぞれ有する。第１放熱板２４は、第１絶縁シート２８を介して、下面側導体板２０の下面２０ｂに熱的に接続されている。第２放熱板２６は、第２絶縁シート３０を介して、上面側導体板２２の上面２２ａに熱的に接続されている。絶縁シート２８、３０は、例えば樹脂といった、絶縁性を有する材料を用いて構成されることができる。放熱板２４、２６は複数のフィン２４ａ、２６ａから外部（例えば大気中や冷媒中）に放出する。即ち、半導体装置１０は、半導体素子１２で発生した熱が第１放熱板２４及び第２放熱板２６によって外部へと放出される両面冷却構造を有する。 The first heat sink 24 and the second heat sink 26 are made of a material with excellent thermal conductivity, such as aluminum, aluminum alloy, copper, copper alloy, or other metals. The first heat sink 24 and the second heat sink 26 have a plurality of fins 24a, 26a, respectively. The first radiator plate 24 is thermally connected to the lower surface 20 b of the lower surface side conductor plate 20 via the first insulating sheet 28 . The second radiator plate 26 is thermally connected to the upper surface 22 a of the upper conductor plate 22 via the second insulating sheet 30 . The insulating sheets 28 and 30 can be made of an insulating material such as resin. Heat radiation plates 24 and 26 emit heat to the outside (for example, into the air or refrigerant) from a plurality of fins 24a and 26a. That is, the semiconductor device 10 has a double-sided cooling structure in which the heat generated by the semiconductor element 12 is radiated to the outside by the first heat sink 24 and the second heat sink 26 .

上記した半導体装置１０では、半導体素子１２の上面電極１４においてはんだ層５４に接触する第１接合領域Ｒ１が、導体スペーサ１８の下面１８ｂにおいてはんだ層５４に接触する第２接合領域Ｒ２よりも大きい（図２参照）。このような構成によると、半導体装置１０の製造工程において、半導体素子１２の上面電極１４と導体スペーサ１８の下面１８ｂとの間をはんだ付けするときに、過剰なはんだが導体スペーサ１８の側面１８ｃをせり上がるおそれがある。しかしながら、導体スペーサ１８の側面１８ｃには凹部１８ｄが設けられており、導体スペーサ１８の側面１８ｃをせり上がるはんだは、凹部１８ｄに収容されていく。これにより、はんだが導体スペーサ１８の側面１８ｃに沿って大きくせり上がることが抑制され、はんだ層５４のフィレット角度θＡは比較的に小さい角度に維持される。 In the semiconductor device 10 described above, the first bonding region R1 in contact with the solder layer 54 on the upper surface electrode 14 of the semiconductor element 12 is larger than the second bonding region R2 in contact with the solder layer 54 on the lower surface 18b of the conductor spacer 18 ( See Figure 2). According to such a configuration, in the manufacturing process of the semiconductor device 10, when soldering between the upper surface electrode 14 of the semiconductor element 12 and the lower surface 18b of the conductor spacer 18, excess solder may damage the side surface 18c of the conductor spacer 18. There is a risk of climbing up. However, the side surface 18c of the conductor spacer 18 is provided with a recess 18d, and the solder rising up the side surface 18c of the conductor spacer 18 is accommodated in the recess 18d. As a result, the solder is prevented from rising significantly along the side surface 18c of the conductor spacer 18, and the fillet angle θA of the solder layer 54 is maintained at a relatively small angle.

上記に対して、図１で示した半導体装置１０が、図３に示すような凹部１８ｄを有さない導体スペーサ１１８を用いて構成されるとする。この場合、半導体素子１２の上面電極１４と導体スペーサ１１８の下面１１８ｂとの間に位置する過剰なはんだは、導体スペーサ１１８の側面１１８ｃを大きくせり上がってしまう。その結果、本実施例の導体スペーサ１８を採用した場合と比較して、凹部１８ｄを有さない導体スペーサ１１８を採用した場合のはんだ層５４のフィレット角度θＢは大きくなる（図３で示す角度θＢは、図２で示す角度θＡよりも大きい）。即ち、図３に示す導体スペーサ１１８の構造では、はんだ層５４のフィレット角度θＢが意図せず大きくなることがある。その結果、半導体素子１２の狭い範囲にはんだ層５４が厚く存在することになり、はんだ層５４の熱膨張に起因して半導体素子１２に与えられる熱応力が局所的に大きくなる可能性がある。 In contrast to the above, assume that the semiconductor device 10 shown in FIG. 1 is configured using the conductor spacer 118 that does not have the recess 18d as shown in FIG. In this case, the excessive solder positioned between the upper surface electrode 14 of the semiconductor element 12 and the lower surface 118b of the conductor spacer 118 greatly rises the side surface 118c of the conductor spacer 118. FIG. As a result, the fillet angle θ B of the solder layer 54 when the conductor spacer 118 without the recess 18d is used is larger than when the conductor spacer 18 of this embodiment is used (the angle shown in FIG. 3). θ B is greater than the angle θ A shown in FIG. 2). That is, in the structure of the conductor spacer 118 shown in FIG. 3, the fillet angle θ B of the solder layer 54 may unintentionally increase. As a result, the solder layer 54 is thickly present in a narrow area of the semiconductor element 12 , and thermal stress applied to the semiconductor element 12 due to thermal expansion of the solder layer 54 may locally increase.

図４を参照して、はんだ層５４の熱膨張に起因して半導体素子１２に与えられる熱応力（特に、フィレット形状の端部における熱応力）について説明する。図４（Ａ）は、本実施例における導体スペーサ１８によるはんだ層５４の端部の形状（図２参照）を示し、図４（Ｂ）は凹部１８ｄを有さない導体スペーサ１１８によるはんだ層５４の端部の形状（図３参照）を示している。はんだ層５４に生じる熱応力σは、次式で試算できる。
σ ＝ Ｅ・ｈ・α・ΔＴ
ここで、Ｅはヤング率、αは線膨張係数、ΔＴは温度変化、ｈはフィレット高さ（はんだ層５４が導体スペーサ１８の側面１８ｃをせり上がった高さ）を示す。一例として、半導体装置１０の温度が０℃から１００℃まで上昇したとして、はんだの線膨張係数を２８．９×１０－６μｍ／℃、はんだのヤング率を１７．２×１０－３Ｎ／μｍ２とすると、はんだ層５４に生じる熱応力σは次のように求められる。図４（Ａ）に示すフィレット形状の場合、フィレット高さｈＡを２００（μｍ）とすると、単位面積当たりに与える応力σＡは、０．０１０（Ｎ／μｍ２）となる。その計算式は、下記の通りである。
σＡ ＝ １７．２×１０-３（Ｎ／μｍ２）×２８．９×１０－６（μｍ／℃）×２００（μｍ／μｍ２）×（１００－０）（℃） ＝ ０．０１０（Ｎ／μｍ２）
また、同様に図４（Ｂ）のフィレット形状の場合、フィレット高さｈＢを３００（μｍ）とすると、単位面積当たりに与える応力σＢは、０．０１５（Ｎ／μｍ２）となる。その計算式は、下記の通りである。
σＢ ＝ １７．２×１０-３（Ｎ／μｍ２）×２８．９×１０－６（μｍ／℃）×３００（μｍ／μｍ２）×（１００－０）（℃） ＝ ０．０１５（Ｎ／μｍ２）
上記したように、はんだ層５４に生じる熱応力は、図４（Ａ）に示すフィレット形状（実施例）の場合では０．０１０（Ｎ／μｍ２）となるのに対し、図４（Ｂ）のフィレット形状の場合では０．０１５（Ｎ／μｍ２）となり、本技術を採用することではんだ層５４に生じる熱応力は３３％低減することができる。即ち、製造時におけるはんだのせり上がり（即ち、フィレット角度の増大）を抑制することによって、半導体装置１０の使用時においてはんだ層５４に生じる熱応力を低減し、半導体素子１２に損傷を与えることを防止し得る。 Referring to FIG. 4, the thermal stress applied to semiconductor element 12 due to the thermal expansion of solder layer 54 (in particular, the thermal stress at the end of the fillet shape) will be described. FIG. 4A shows the shape of the end portion of the solder layer 54 formed by the conductor spacer 18 in this embodiment (see FIG. 2), and FIG. shows the shape of the end of the (see FIG. 3). The thermal stress σ generated in the solder layer 54 can be calculated by the following equation.
σ = E・h・α・ΔT
Here, E is the Young's modulus, α is the linear expansion coefficient, ΔT is the temperature change, and h is the fillet height (the height of the solder layer 54 rising from the side surface 18c of the conductor spacer 18). As an example, assuming that the temperature of the semiconductor device 10 rises from 0° C. to 100° C., the linear expansion coefficient of solder is 28.9×10 −6 μm/° C., and the Young’s modulus of solder is 17.2×10 −3 N/. Assuming μm 2 , the thermal stress σ occurring in the solder layer 54 is obtained as follows. In the case of the fillet shape shown in FIG. 4A, when the fillet height h A is 200 (μm), the stress σ A applied per unit area is 0.010 (N/μm 2 ). The calculation formula is as follows.
σ A = 17.2 × 10 -3 (N/μm 2 ) × 28.9 × 10 -6 (μm/°C) × 200 (μm/μm 2 ) × (100-0) (°C) = 0.010 (N/μm 2 )
Similarly, in the case of the fillet shape of FIG. 4B, if the fillet height h B is 300 (μm), the stress σ B applied per unit area is 0.015 (N/μm 2 ). The calculation formula is as follows.
σ B = 17.2 × 10 -3 (N/μm 2 ) × 28.9 × 10 -6 (μm/°C) × 300 (μm/μm 2 ) × (100-0) (°C) = 0.015 (N/μm 2 )
As described above, the thermal stress generated in the solder layer 54 is 0.010 (N/μm 2 ) in the case of the fillet shape (example) shown in FIG. is 0.015 (N/μm 2 ) in the case of the fillet shape of , and the thermal stress generated in the solder layer 54 can be reduced by 33% by adopting this technique. That is, by suppressing solder swelling (that is, an increase in fillet angle) during manufacturing, the thermal stress generated in the solder layer 54 during use of the semiconductor device 10 is reduced, and damage to the semiconductor element 12 is prevented. can be prevented.

図５～７を参照して、半導体装置１０における導体スペーサ１８の製造方法を説明する。第１工程として、図５に示すように、導体スペーサ１８の仕上がりの厚みと同じ金属板１９を用意する。一例ではあるが、この金属板１９は銅のような導電性に優れた材料で構成されていればよく、この金属板１９の厚み寸法は２００μｍ程度でよい。第２工程として、図６に示すように、用意した金属板１９を導体スペーサ１８の寸法にプレス加工して、導体スペーサ１８の半製品である金属部材１８’を作製する。一例ではあるが、導体スペーサ１８の平面寸法は、５００μｍ×５００μｍ程度でよい。最後に第３工程として、図７に示すように、プレス加工した金属部材１８’の側面１８’ｃに切削加工をして凹部１８ｄを形成する。一例ではあるが、金属部材１８’の下面１８’ｂから５０μｍ程度離れた位置に、高さ１００μｍ程度、奥行き５０μｍ程度の凹部１８ｄを形成すればよい。以上の製造工程によって、半導体装置１０における導体スペーサ１８が完成する。また、導体スペーサ１８の製造工程を除いて、半導体装置１０は従来と同様の製造工程で製造することができる。 A method of manufacturing the conductor spacer 18 in the semiconductor device 10 will be described with reference to FIGS. As a first step, as shown in FIG. 5, a metal plate 19 having the same finished thickness as the conductor spacer 18 is prepared. As an example, the metal plate 19 may be made of a highly conductive material such as copper, and the thickness of the metal plate 19 may be approximately 200 μm. As a second step, as shown in FIG. 6, the prepared metal plate 19 is press-worked to the size of the conductor spacer 18 to fabricate a metal member 18' which is a semi-finished product of the conductor spacer 18. As shown in FIG. As an example, the planar dimensions of the conductor spacer 18 may be approximately 500 μm×500 μm. Finally, as a third step, as shown in FIG. 7, the side surface 18'c of the pressed metal member 18' is cut to form a concave portion 18d. As an example, a concave portion 18d having a height of about 100 μm and a depth of about 50 μm may be formed at a position about 50 μm away from the lower surface 18'b of the metal member 18'. Through the manufacturing steps described above, the conductor spacer 18 in the semiconductor device 10 is completed. Moreover, except for the manufacturing process of the conductor spacer 18, the semiconductor device 10 can be manufactured by the same manufacturing process as the conventional one.

以上、いくつかの具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書又は図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものである。 Although several specific examples have been described in detail above, these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or drawings exhibit technical usefulness alone or in various combinations.

１０：半導体装置
１２：半導体素子
１２ａ：半導体素子の上面
１２ｂ：半導体素子の下面
１４：上面電極
１６：下面電極
１８、１１８：導体スペーサ
１８ａ：導体スペーサの上面
１８ｂ、１１８ｂ：導体スペーサの下面
１８ｃ、１１８ｃ：導体スペーサの側面
１８ｄ：導体スペーサの凹部
２０：下面側導体板
２０ａ：下面側導体板の上面
２０ｂ：下面側導体板の下面
２２：上面側導体板
２２ａ：上面側導体板の上面
２２ｂ：上面側導体板の下面
２４、２６：放熱板
２４ａ、２６ａ：フィン
２８、３０：絶縁シート
３２：モールド樹脂
５２、５４、５６：はんだ層 10: semiconductor device 12: semiconductor element 12a: upper surface 12b of semiconductor element: lower surface 14: upper surface electrode 16: lower surface electrode 18, 118: conductor spacer 18a: upper surface 18b, 118b of conductor spacer: lower surface 18c of conductor spacer, 118c: side surface 18d of conductor spacer: recess 20 of conductor spacer: lower conductor plate 20a: upper surface 20b of lower conductor plate: lower surface 22 of lower conductor plate: upper conductor plate 22a: upper surface 22b of upper conductor plate: Lower surfaces 24, 26 of upper-surface-side conductor plate: Radiator plates 24a, 26a: Fins 28, 30: Insulating sheet 32: Mold resin 52, 54, 56: Solder layer

Claims (1)

半導体素子と、
下面が前記半導体素子の上面にはんだ層を介して接合された金属体と、
を備えており、
前記半導体素子の前記上面において前記はんだ層に接触する第１接合領域は、前記金属体の前記下面において前記はんだ層に接触する第２接合領域よりも大きく、
前記金属体の側面の一部であって、且つ、前記金属体の前記下面から離れた範囲に、凹部が設けられており、
前記はんだ層の一部は、前記金属体の前記下面から前記側面に沿って前記凹部内まで延びている、
半導体装置。

a semiconductor element;
a metal body having a lower surface bonded to the upper surface of the semiconductor element via a solder layer;
and
a first bonding region contacting the solder layer on the top surface of the semiconductor element is larger than a second bonding region contacting the solder layer on the bottom surface of the metal body;
A concave portion is provided in a portion of the side surface of the metal body and in a range away from the lower surface of the metal body,
A portion of the solder layer extends from the lower surface of the metal body along the side surface into the recess,
semiconductor device.
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Citations (4)

* Cited by examiner, † Cited by third party
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JP2002110893A (en) 2000-10-04 2002-04-12 Denso Corp Semiconductor device
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JPH07221265A (en) * 1994-01-28 1995-08-18 Hitachi Ltd Power semiconductor module

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110893A (en) 2000-10-04 2002-04-12 Denso Corp Semiconductor device
US20050218482A1 (en) 2004-04-01 2005-10-06 Peter Chou Top finger having a groove and semiconductor device having the same
JP2012186273A (en) 2011-03-04 2012-09-27 Denso Corp Semiconductor device, metal block and manufacturing method of the same
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