JP7130928B2 - semiconductor equipment - Google Patents
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Description
本明細書が開示する技術は、半導体装置に関する。 The technology disclosed in this specification relates to a semiconductor device.
特許文献1に半導体装置が開示されている。この半導体装置は、半導体素子と、
下面が半導体素子の上面にはんだ層を介して接合された金属体とを備える。
A semiconductor device is disclosed in Patent Document 1. This semiconductor device includes a semiconductor element,
and a metal body having a lower surface bonded to the upper surface of the semiconductor element via a solder layer.
上記した半導体装置では、製造時、半導体素子と金属体との間が、はんだ付けによって互いに接合される。半導体素子の上面は、金属体の下面よりも面積が大きいので、半導体素子の上面に接触するはんだ層の端部は、いわゆるフィレット形状(裾広がりの形状)を成す。ここで、はんだ層の線膨張係数は比較的に大きいので、はんだ層の形状によっては、半導体装置の使用時におけるはんだ層の熱膨張に起因して、半導体素子に過大な熱応力が作用し得る。この点に関して、工業製品である半導体装置では、不可避的に生じる製造誤差に起因して、はんだ層の形状にも個体差が生じ得る。特に、はんだの量が相対的に過多である場合は、はんだが金属体の側面をせり上がることによって、はんだ層のフィレット角度(フィレット形状の端部の角度)が意図せず大きくなることがある。フィレット角度が大きくなるほど、半導体素子の狭い範囲にはんだ層が厚く存在することになるので、半導体素子に与えられる熱応力は局所的に大きくなる。その結果、半導体装置の使用時において、はんだから半導体素子へと局所的に作用する大きな応力が、半導体素子に損傷を与える可能性がある。本明細書では、半導体素子の上面と金属体の下面とを互いに接合するはんだが、金属体の側面に沿って大きくせり上がることを抑制する技術を提供する。 In the semiconductor device described above, the semiconductor element and the metal body are joined to each other by soldering during manufacturing. Since the upper surface of the semiconductor element has a larger area than the lower surface of the metal body, the end of the solder layer in contact with the upper surface of the semiconductor element forms a so-called fillet shape (a shape that spreads toward the bottom). Here, since the coefficient of linear expansion of the solder layer is relatively large, depending on the shape of the solder layer, excessive thermal stress may act on the semiconductor element due to the thermal expansion of the solder layer during use of the semiconductor device. . In this respect, semiconductor devices, which are industrial products, may have individual differences in the shape of solder layers due to unavoidable manufacturing errors. In particular, when the amount of solder is relatively excessive, the fillet angle of the solder layer (the angle at the end of the fillet shape) may unintentionally increase due to the solder rising up the sides of the metal body. . The larger the fillet angle, the thicker the solder layer exists in a narrower area of the semiconductor element, so the thermal stress applied to the semiconductor element locally increases. As a result, when the semiconductor device is used, a large stress acting locally from the solder to the semiconductor element may damage the semiconductor element. This specification provides a technique for suppressing the solder that joins the upper surface of the semiconductor element and the lower surface of the metal body from rising significantly along the side surfaces of the metal body.
本明細書が開示する半導体装置は、半導体素子と、その下面が前記半導体素子の上面にはんだ層を介して接合された金属体とを備えており、半導体素子の上面のはんだ層に接触する第1接合領域は、金属体の下面のはんだ層に接触する第2接合領域よりも大きく、金属体の側面には、金属体の下面から離れた位置に凹部が設けられている。 A semiconductor device disclosed in the present specification includes a semiconductor element and a metal body whose lower surface is bonded to the upper surface of the semiconductor element via a solder layer. The first bonding area is larger than the second bonding area that contacts the solder layer on the bottom surface of the metal body, and the side surface of the metal body is provided with a recess at a position spaced apart from the bottom surface of the metal body.
上記した半導体装置では、半導体素子の上面においてはんだ層に接触する第1接合領域が、金属体の下面においてはんだ層に接触する第2接合領域よりも大きい。このような構成によると、半導体装置の製造工程において、半導体素子の上面と金属体の下面との間をはんだ付けするときに、過剰なはんだが金属体の側面をせり上がるおそれがある。しかしながら、金属体の側面には凹部が設けられており、金属体の側面をせり上がるはんだは、凹部に収容されていく。これにより、はんだが金属体の側面に沿って大きくせり上がることが抑制され、はんだ層のフィレット角度も比較的に小さく抑えられる。 In the semiconductor device described above, the first junction region in contact with the solder layer on the upper surface of the semiconductor element is larger than the second junction region in contact with the solder layer on the lower surface of the metal body. According to such a configuration, when soldering the top surface of the semiconductor element and the bottom surface of the metal body in the manufacturing process of the semiconductor device, excessive solder may rise up the side surfaces of the metal body. However, the side surface of the metal body is provided with a recess, and the solder that rises up the side surface of the metal body is accommodated in the recess. As a result, the solder is prevented from rising significantly along the side surface of the metal body, and the fillet angle of the solder layer is also kept relatively small.
図面を参照して、実施例の半導体装置10の説明をする。図1は、半導体装置10の断面図である。半導体装置10は、一例ではあるが、図1に示すように両面冷却構造を有する。但し、本明細書における技術は、両面冷却構造に限定されるものではなく、他の構造を有する半導体装置にも採用することができる。半導体装置10は、半導体素子12、導体スペーサ18、下面側導体板20、上面側導体板22、第1放熱板24、第2放熱板26、モールド樹脂32を備える。半導体素子12は、モールド樹脂32内に封止されている。モールド樹脂32は、絶縁性を有する材料で構成されている。特に限定されないが、モールド樹脂32を構成する材料は、エポキシ樹脂といった熱硬化性の樹脂材料であってもよい。
A
半導体素子12は、例えばMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)、又はIGBT(Insulated Gate Bipolar Transistor)などのパワー半導体素子である。また半導体素子12は、例えばシリコン(Si)、炭化ケイ素(SiC)、又は窒化ガリウム(GaN)といった各種の半導体材料を用いて構成されることができる。半導体素子12は、上面電極14と下面電極16とを備える。上面電極14は半導体素子12の上面12aに位置しており、下面電極16は半導体素子12の下面12bに位置している。上面電極14及び下面電極16を構成する材料には、特に限定されないが、例えばアルミニウム系又はその他の金属を採用することができる。
The
導体スペーサ18は、例えば銅、又はその他の金属といった導電性を有する材料を用いて構成されている。導体スペーサ18は、概して板形状あるいはブロック形状の部材であり、上面18aと、上面18aとは反対側に位置する下面18bと、上面18aと下面18bとの間に広がる四つの側面18cを有する。導体スペーサ18は、モールド樹脂32内に位置している。後述するが、導体スペーサ18の上面18aは、上面側導体板22の下面22bとはんだ層56を介して接続されている。また導体スペーサ18の下面18bは、半導体素子12の上面電極14とはんだ層54を介して接合されている。これにより、半導体素子12の上面電極14は、導体スペーサ18を介して上面側導体板22に電気的、熱的に接続されている。ここで、導体スペーサ18は、本明細書が開示する技術における金属体の一例である。
The
導体スペーサ18の側面18cには、凹部18dが形成されている。凹部18dは、導体スペーサ18の下面18bから離れて位置しており、本実施例では一例として、導体スペーサ18の厚み方向の中央に設けられている。凹部18dは、溝形状で形成されており、導体スペーサ18の周囲を連続的に一巡している。但し、凹部18dの構成は様々に変更可能であり、例えば、導体スペーサ18の周囲を断続的に一巡する溝形状であってもよい。あるいは、凹部18dは、円形、長円形又は多角形の開口を有する複数の穴が、導体スペーサ18の周囲を一巡するように配列されたものであってもよい。
A
下面側導体板20及び上面側導体板22は、例えば銅、又はその他の金属といった導電性を有する材料を用いて構成されている。下面側導体板20は、概して板形状の部材であり、上面20aと、上面20aとは反対側に位置する下面20bとを有する。前述したように、下面側導体板20の下面20bは、モールド樹脂32の内部において、半導体素子12の下面電極16とはんだ層52を介して接合されている。これにより、上面側導体板22は、半導体素子12と電気的に接続されている。一方、下面側導体板20の下面20bは、モールド樹脂32の外部に露出している。下面側導体板20は、半導体素子12と熱的にも接続されており、半導体素子12で発生した熱は第1放熱板24へと伝達される。
The lower surface
同様に、上面側導体板22もまた、概して板形状の部材であり、上面22aと、上面22aとは反対側に位置する下面22bとを有する。上面側導体板22の上面22aは、モールド樹脂32の内部において、導体スペーサ18の下面18bとはんだ層56を介して接合されている。一方、上面側導体板22の上面22aは、モールド樹脂32の外部に露出している。上面側導体板22は、導体スペーサ18を介して半導体素子12と熱的にも接続されており、半導体素子12で発生した熱は第2放熱板26へと伝達される。
Similarly, the upper surface-
第1放熱板24及び第2放熱板26は、例えばアルミニウム、アルミニウム合金、銅、銅合金又はその他の金属といった、熱伝導性に優れた材料で構成されている。第1放熱板24及び第2放熱板26は複数のフィン24a、26aをそれぞれ有する。第1放熱板24は、第1絶縁シート28を介して、下面側導体板20の下面20bに熱的に接続されている。第2放熱板26は、第2絶縁シート30を介して、上面側導体板22の上面22aに熱的に接続されている。絶縁シート28、30は、例えば樹脂といった、絶縁性を有する材料を用いて構成されることができる。放熱板24、26は複数のフィン24a、26aから外部(例えば大気中や冷媒中)に放出する。即ち、半導体装置10は、半導体素子12で発生した熱が第1放熱板24及び第2放熱板26によって外部へと放出される両面冷却構造を有する。
The
上記した半導体装置10では、半導体素子12の上面電極14においてはんだ層54に接触する第1接合領域R1が、導体スペーサ18の下面18bにおいてはんだ層54に接触する第2接合領域R2よりも大きい(図2参照)。このような構成によると、半導体装置10の製造工程において、半導体素子12の上面電極14と導体スペーサ18の下面18bとの間をはんだ付けするときに、過剰なはんだが導体スペーサ18の側面18cをせり上がるおそれがある。しかしながら、導体スペーサ18の側面18cには凹部18dが設けられており、導体スペーサ18の側面18cをせり上がるはんだは、凹部18dに収容されていく。これにより、はんだが導体スペーサ18の側面18cに沿って大きくせり上がることが抑制され、はんだ層54のフィレット角度θAは比較的に小さい角度に維持される。
In the
上記に対して、図1で示した半導体装置10が、図3に示すような凹部18dを有さない導体スペーサ118を用いて構成されるとする。この場合、半導体素子12の上面電極14と導体スペーサ118の下面118bとの間に位置する過剰なはんだは、導体スペーサ118の側面118cを大きくせり上がってしまう。その結果、本実施例の導体スペーサ18を採用した場合と比較して、凹部18dを有さない導体スペーサ118を採用した場合のはんだ層54のフィレット角度θBは大きくなる(図3で示す角度θBは、図2で示す角度θAよりも大きい)。即ち、図3に示す導体スペーサ118の構造では、はんだ層54のフィレット角度θBが意図せず大きくなることがある。その結果、半導体素子12の狭い範囲にはんだ層54が厚く存在することになり、はんだ層54の熱膨張に起因して半導体素子12に与えられる熱応力が局所的に大きくなる可能性がある。
In contrast to the above, assume that the
図4を参照して、はんだ層54の熱膨張に起因して半導体素子12に与えられる熱応力(特に、フィレット形状の端部における熱応力)について説明する。図4(A)は、本実施例における導体スペーサ18によるはんだ層54の端部の形状(図2参照)を示し、図4(B)は凹部18dを有さない導体スペーサ118によるはんだ層54の端部の形状(図3参照)を示している。はんだ層54に生じる熱応力σは、次式で試算できる。
σ = E・h・α・ΔT
ここで、Eはヤング率、αは線膨張係数、ΔTは温度変化、hはフィレット高さ(はんだ層54が導体スペーサ18の側面18cをせり上がった高さ)を示す。一例として、半導体装置10の温度が0℃から100℃まで上昇したとして、はんだの線膨張係数を28.9×10-6μm/℃、はんだのヤング率を17.2×10-3N/μm2とすると、はんだ層54に生じる熱応力σは次のように求められる。図4(A)に示すフィレット形状の場合、フィレット高さhAを200(μm)とすると、単位面積当たりに与える応力σAは、0.010(N/μm2)となる。その計算式は、下記の通りである。
σA = 17.2×10-3(N/μm2)×28.9×10-6(μm/℃)×200(μm/μm2)×(100-0)(℃) = 0.010(N/μm2)
また、同様に図4(B)のフィレット形状の場合、フィレット高さhBを300(μm)とすると、単位面積当たりに与える応力σBは、0.015(N/μm2)となる。その計算式は、下記の通りである。
σB = 17.2×10-3(N/μm2)×28.9×10-6(μm/℃)×300(μm/μm2)×(100-0)(℃) = 0.015(N/μm2)
上記したように、はんだ層54に生じる熱応力は、図4(A)に示すフィレット形状(実施例)の場合では0.010(N/μm2)となるのに対し、図4(B)のフィレット形状の場合では0.015(N/μm2)となり、本技術を採用することではんだ層54に生じる熱応力は33%低減することができる。即ち、製造時におけるはんだのせり上がり(即ち、フィレット角度の増大)を抑制することによって、半導体装置10の使用時においてはんだ層54に生じる熱応力を低減し、半導体素子12に損傷を与えることを防止し得る。
Referring to FIG. 4, the thermal stress applied to
σ = E・h・α・ΔT
Here, E is the Young's modulus, α is the linear expansion coefficient, ΔT is the temperature change, and h is the fillet height (the height of the
σ A = 17.2 × 10 -3 (N/μm 2 ) × 28.9 × 10 -6 (μm/°C) × 200 (μm/μm 2 ) × (100-0) (°C) = 0.010 (N/μm 2 )
Similarly, in the case of the fillet shape of FIG. 4B, if the fillet height h B is 300 (μm), the stress σ B applied per unit area is 0.015 (N/μm 2 ). The calculation formula is as follows.
σ B = 17.2 × 10 -3 (N/μm 2 ) × 28.9 × 10 -6 (μm/°C) × 300 (μm/μm 2 ) × (100-0) (°C) = 0.015 (N/μm 2 )
As described above, the thermal stress generated in the
図5~7を参照して、半導体装置10における導体スペーサ18の製造方法を説明する。第1工程として、図5に示すように、導体スペーサ18の仕上がりの厚みと同じ金属板19を用意する。一例ではあるが、この金属板19は銅のような導電性に優れた材料で構成されていればよく、この金属板19の厚み寸法は200μm程度でよい。第2工程として、図6に示すように、用意した金属板19を導体スペーサ18の寸法にプレス加工して、導体スペーサ18の半製品である金属部材18’を作製する。一例ではあるが、導体スペーサ18の平面寸法は、500μm×500μm程度でよい。最後に第3工程として、図7に示すように、プレス加工した金属部材18’の側面18’cに切削加工をして凹部18dを形成する。一例ではあるが、金属部材18’の下面18’bから50μm程度離れた位置に、高さ100μm程度、奥行き50μm程度の凹部18dを形成すればよい。以上の製造工程によって、半導体装置10における導体スペーサ18が完成する。また、導体スペーサ18の製造工程を除いて、半導体装置10は従来と同様の製造工程で製造することができる。
A method of manufacturing the
以上、いくつかの具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書又は図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものである。 Although several specific examples have been described in detail above, these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or drawings exhibit technical usefulness alone or in various combinations.
10:半導体装置
12:半導体素子
12a:半導体素子の上面
12b:半導体素子の下面
14:上面電極
16:下面電極
18、118:導体スペーサ
18a:導体スペーサの上面
18b、118b:導体スペーサの下面
18c、118c:導体スペーサの側面
18d:導体スペーサの凹部
20:下面側導体板
20a:下面側導体板の上面
20b:下面側導体板の下面
22:上面側導体板
22a:上面側導体板の上面
22b:上面側導体板の下面
24、26:放熱板
24a、26a:フィン
28、30:絶縁シート
32:モールド樹脂
52、54、56:はんだ層
10: semiconductor device 12:
Claims (1)
下面が前記半導体素子の上面にはんだ層を介して接合された金属体と、
を備えており、
前記半導体素子の前記上面において前記はんだ層に接触する第1接合領域は、前記金属体の前記下面において前記はんだ層に接触する第2接合領域よりも大きく、
前記金属体の側面の一部であって、且つ、前記金属体の前記下面から離れた範囲に、凹部が設けられており、
前記はんだ層の一部は、前記金属体の前記下面から前記側面に沿って前記凹部内まで延びている、
半導体装置。
a semiconductor element;
a metal body having a lower surface bonded to the upper surface of the semiconductor element via a solder layer;
and
a first bonding region contacting the solder layer on the top surface of the semiconductor element is larger than a second bonding region contacting the solder layer on the bottom surface of the metal body;
A concave portion is provided in a portion of the side surface of the metal body and in a range away from the lower surface of the metal body,
A portion of the solder layer extends from the lower surface of the metal body along the side surface into the recess,
semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017172223A JP7130928B2 (en) | 2017-09-07 | 2017-09-07 | semiconductor equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017172223A JP7130928B2 (en) | 2017-09-07 | 2017-09-07 | semiconductor equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019047094A JP2019047094A (en) | 2019-03-22 |
JP7130928B2 true JP7130928B2 (en) | 2022-09-06 |
Family
ID=65815668
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017172223A Active JP7130928B2 (en) | 2017-09-07 | 2017-09-07 | semiconductor equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7130928B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7172847B2 (en) * | 2019-05-15 | 2022-11-16 | 株式会社デンソー | semiconductor equipment |
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US20050218482A1 (en) | 2004-04-01 | 2005-10-06 | Peter Chou | Top finger having a groove and semiconductor device having the same |
JP2012186273A (en) | 2011-03-04 | 2012-09-27 | Denso Corp | Semiconductor device, metal block and manufacturing method of the same |
JP2015126057A (en) | 2013-12-26 | 2015-07-06 | トヨタ自動車株式会社 | Method of manufacturing semiconductor module |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07221265A (en) * | 1994-01-28 | 1995-08-18 | Hitachi Ltd | Power semiconductor module |
-
2017
- 2017-09-07 JP JP2017172223A patent/JP7130928B2/en active Active
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2012186273A (en) | 2011-03-04 | 2012-09-27 | Denso Corp | Semiconductor device, metal block and manufacturing method of the same |
JP2015126057A (en) | 2013-12-26 | 2015-07-06 | トヨタ自動車株式会社 | Method of manufacturing semiconductor module |
Also Published As
Publication number | Publication date |
---|---|
JP2019047094A (en) | 2019-03-22 |
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Date | Code | Title | Description |
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A711 | Notification of change in applicant |
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|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200731 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210519 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210804 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220726 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220808 |
|
R151 | Written notification of patent or utility model registration |
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