JP7128559B2 - 水晶共振器と制御回路との集積構造及びその集積方法 - Google Patents

水晶共振器と制御回路との集積構造及びその集積方法 Download PDF

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Description

本発明は、半導体技術分野に関し、特に水晶共振器と制御回路との集積構造及びその集積方法に関する。
水晶共振器は、圧電結晶の逆圧電効果を利用して作られる共振器デバイスであり、水晶発振器とフィルタの重要な素子であり、高周波電子信号に広く応用されており、正確な計時、周波数標準とフィルタなどの測定と信号処理システムに必要とする周波数制御機能を実現する。
半導体技術の絶えない発展や集積回路の普及に伴い、各種の部品のサイズも小型化する傾向がある。しかしながら、現在の水晶共振器は、他の半導体部品との集積が困難であるだけでなく、さらに水晶共振器のサイズもより大きい。
例えば、現在でよく見られる水晶共振器は、表面実装型の水晶共振器を含み、それは、具体的には、ベースと上蓋とを金属溶接（又は接着剤）によって接着し、密閉室を形成し、水晶共振器の圧電共振片は、前記密閉室内に位置し、且つ圧電共振片の電極をパッド又はリード線によって対応する回路に電気的に接続させる。このような水晶共振器に基づき、そのデバイスのサイズをさらに縮小することは困難であり、且つ形成される水晶共振器は、半田付けまたは接着の方式によって、対応する集積回路に電気的に接続する必要があり、それにより前記水晶共振器のサイズをさらに制限する。
本発明の目的は、従来の水晶共振器のサイズが比較的に大きく、且つ集積しにくいという問題を解決するために、水晶共振器と制御回路との集積方法を提供することである。
上記技的課題を解決するために、本発明によれば、
制御回路が形成されるデバイスウェハを提供するステップと、
前記デバイスウェハの正面から前記デバイスウェハをエッチングし、水晶共振器の下キャビティを形成するステップと、
前記デバイスウェハの正面上に上電極、圧電ウェハ及び下電極を含む圧電共振片を形成し、前記圧電共振片が前記下キャビティの上方に位置することにより、第１接続構造を形成し、前記圧電共振片の前記上電極と前記下電極が前記第１接続構造によって前記制御回路に電気的に接続されるステップと、
前記デバイスウェハの正面上にキャッピング層を形成し、前記キャッピング層が前記圧電共振片をマスクし、且つ前記圧電共振片及び前記デバイスウェハと共に前記水晶共振器の上キャビティを囲んで形成するステップと、
前記デバイスウェハの背面上に半導体チップを結合することにより、第２接続構造を形成し、前記半導体チップが前記第２接続構造によって前記制御回路に電気的に接続されるステップと、を含む水晶共振器と制御回路との集積構造が提供される。
本発明の別の目的は、水晶共振器と制御回路との集積構造を提供することであり、構造は、
制御回路及び正面において露出する下キャビティが形成されるデバイスウェハと、
上電極、圧電ウェハ及び下電極を含み、前記デバイスウェハの正面上に形成され、且つ前記下キャビティに対応する圧電共振片と、
前記圧電共振片の前記上電極と前記下電極を前記制御回路に接続させるための第１接続構造と、
前記デバイスウェハの正面上に形成され、且つ前記圧電共振片をマスクし、且つ前記圧電共振片及び前記デバイスウェハと共に前記上キャビティを囲んで形成するキャッピング層と、
前記デバイスウェハの背面上に結合される半導体チップと、
前記半導体チップを前記制御回路に電気的に接続させるための第２接続構造と、を含む。
本発明によって提供される水晶共振器の集積方法において、半導体プレーンプロセスによって、制御回路が形成されるデバイスウェハ内に下キャビティを形成し、且つ圧電共振片を該デバイスウェハの正面上に形成し、また、さらに半導体プレーンプロセスを利用してキャッピング層を形成し、圧電共振片を上キャビティ内にキャッピングし、それにより制御回路と水晶共振器を同じウェハ上に集積できることを実現する。また、半導体チップを該デバイスウェハの背面上にさらに集積することも可能であり、水晶共振器の集積度を大幅に向上させ、且つ水晶共振器のパラメータ（例えば、水晶共振器の温度ドリフトと周波数補正などの本来の偏差）をオンチップ変調することを実現でき、水晶共振器の性能を向上させるのに有利である。
以上から分かるように、本発明によって提供される水晶共振器は、水晶共振器に他の半導体部品との集積を実現させ、デバイスの集積度を向上させることができるだけでなく、さらに、従来の水晶共振器（例えば、表面実装型の水晶共振器）に比べて、本発明によって提供される水晶共振器は、サイズがより小さく、水晶共振器の小型化を実現するのに有利であり、且つ製造コストの低減及び水晶共振器の消費電力を低減させることができる。
本発明の一実施例における水晶共振器の集積方法のフローチャットである。 本発明の一実施例における水晶共振器の集積方法の製造過程における構成模式図である。 本発明の一実施例における水晶共振器の集積方法の製造過程における構成模式図である。 本発明の一実施例における水晶共振器の集積方法の製造過程における構成模式図である。 本発明の一実施例における水晶共振器の集積方法の製造過程における構成模式図である。 本発明の一実施例における水晶共振器の集積方法の製造過程における構成模式図である。 本発明の一実施例における水晶共振器の集積方法の製造過程における構成模式図である。 本発明の一実施例における水晶共振器の集積方法の製造過程における構成模式図である。 本発明の一実施例における水晶共振器の集積方法の製造過程における構成模式図である。 本発明の一実施例における水晶共振器の集積方法の製造過程における構成模式図である。 本発明の一実施例における水晶共振器の集積方法の製造過程における構成模式図である。 本発明の一実施例における水晶共振器の集積方法の製造過程における構成模式図である。 本発明の一実施例における水晶共振器の集積方法の製造過程における構成模式図である。 本発明の一実施例における水晶共振器の集積方法の製造過程における構成模式図である。
本発明の主旨は、水晶共振器と制御回路との集積構造及びその集積方法を提供し、半導体プレーンプロセスによって水晶共振片と半導体チップをいずれも制御回路が形成されるデバイスウェハ上に形成することである。一方、形成される水晶共振器のデバイスのサイズをさらに縮小することができ、他方、さらに前記水晶共振器を他の半導体部品と集積させ、デバイスの集積度を向上させることができる。
以下は、本発明によって提供される水晶共振器と制御回路との集積構造及びその集積方法について、添付図面と具体的な実施例を結び付けて、さらに詳細に説明する。以下の説明に基づき、本発明の利点及び特徴は、より明確になる。説明すべきことは、添付図面は、いずれも非常に簡略化される形式を採用し、且つ正確でない比率を使用し、本発明の実施例の目的の説明を容易かつ明確に補助するためにのみ用いられる。
図１は、本発明の一実施例における水晶共振器の集積方法のフローチャットであり、図２ａ～図２ｋは、本発明の一実施例における水晶共振器の集積方法の製造過程における構成模式図である。以下は、本実施例において水晶共振器を形成する各ステップについて、添付図面を結び付けて詳細に説明する。
ステップＳ１００では、具体的には図２ａに示すように、デバイスウェハ１００を提供し、前記デバイスウェハ１００内に制御回路１１０が形成される。
具体的には、前記デバイスウェハ１００は、対向する正面１００Ｕ及び背面１００Ｄを有し、前記制御回路１１０は、複数の相互接続構造を含み、且つ相互接続構造の少なくとも一部は、前記デバイスウェハの正面まで延在する。そのうち、前記制御回路１１０は、例えば後に形成される圧電共振片に対して電気信号を印加するために用いることができる。
そのうち、同じデバイスウェハ１００上に複数の水晶共振器を同時に製造することができるので、前記デバイスウェハ１００上に複数のデバイス領域ＡＡが対応して定義されており、前記制御回路１１０が前記デバイス領域ＡＡ内に形成される。
さらに、前記制御回路１１０は、第一の回路１１１と第二の回路１１２を含み、前記第一の回路１１１と第二の回路１１２は、後に形成される圧電共振片の上電極と下電極に電気的に接続されるために用いられる。
引き続き図２ａに示すように、前記第一の回路１１１は、第一のトランジスタと、第１相互接続構造１１１ａと、第三の相互接続構造１１１ｂとを含み、前記第一のトランジスタは、前記デバイスウェハ１００内に埋め込まれ、前記第１相互接続構造１１１ａと第三の相互接続構造１１１ｂは、いずれも前記第一のトランジスタに接続され、且つ前記デバイスウェハ１００の正面まで延在する。そのうち、前記第１相互接続構造１１１ａは、例えば前記第一のトランジスタのドレインに接続され、前記第２相互接続構造１１１ｂは、例えば前記第一のトランジスタのソースに接続される。
同様に、前記第二の回路１１２は、第二のトランジスタと、第２相互接続構造１１２ａと、第四の相互接続構造１１２ｂとを含み、前記第二のトランジスタは、前記デバイスウェハ１００内に埋め込まれ、前記第２相互接続構造１１２ａと第四の相互接続構造１１２ｂは、いずれも前記第二のトランジスタに接続され、且つ前記デバイスウェハ１００の正面まで延在する。そのうち、前記第２相互接続構造１１２ａは、例えば前記第二のトランジスタのドレインに接続され、前記第四の相互接続構造１１２ｂは、例えば前記第二のトランジスタのソースに接続される。
本実施例において、前記デバイスウェハ１００は、ベースウェハ１００Ａと、前記ベースウェハ１００Ａ上に形成される誘電層１００Ｂとを含む。また、前記第一のトランジスタと前記第二のトランジスタがいずれも前記ベースウェハ１００Ａ上に形成され、前記誘電層１００Ｂは、前記第一のトランジスタと第二のトランジスタを覆い、前記第三の相互接続構造１１１ｂ、前記第１相互接続構造１１１ａ、前記第２相互接続構造１１２ａ及び前記第四の相互接続構造１１２ｂがいずれも前記誘電層１００Ｂ内に形成され、且つ前記誘電層１００Ｂの前記ベースウェハから離れる表面まで延在する。
なお、前記ベースウェハ１００Ａは、シリコンウェハであってもよいし、シリコンオンインシュレータ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ、ＳＯＩ）であってもよい。前記ベースウェハ１００Ａがシリコンオンインシュレータウェハである場合、前記ベースウェハは具体的には、背面１００Ｄから正面１００Ｕに沿って順次積層して設けられるベース層、埋め込み酸化物層及びトップシリコン層を含んでもよい。
ステップＳ２００では、具体的に図２ｂに示すように、前記デバイスウェハ１００の正面から前記デバイスウェハをエッチングし、前記水晶共振器の下キャビティ１２０を形成する。具体的には、前記下キャビティ１２０は、前記デバイスウェハの正面１００Ｕから露出しており、前記下キャビティ１２０は、例えば後に形成される圧電共振片に振動空間を提供するために用いられる。
本実施例では、前記下キャビティ１２０が前記デバイスウェハの前記誘電層１００Ｂ内に形成され、また各前記デバイス領域ＡＡ内にいずれも前記下キャビティ１２０が形成される。すなわち、前記下キャビティ１２０を形成する方法は、前記誘電層１００Ｂを前記ベースウェハ１００Ａにエッチングし、前記誘電層１００Ｂ内に前記下キャビティ１２０を形成するステップを含む。そのうち、前記下キャビティ１２０の深さは、実際の需要に応じて調整することができ、ここでは限定しない。例えば、前記下キャビティ１２０が前記誘電層１００Ｂ内にのみ形成されてもよく、又は、前記下キャビティ１２０が前記誘電層１００Ｂから前記ベースウェハ１００Ａまでさらに延在してもよいなどである。
説明すべきことは、添付図面では、下キャビティ１２０と、第一の回路と、第二の回路との間の位置関係を例示的に示しているだけであり、認識すべきことは、具体的な方案では、実際の回路のレイアウトに応じて、第一の回路と第二の回路の配置方式を対応して調整してもよく、ここでは限定しない。
上述したように、前記ベースウェハ１００Ａはさらに、シリコンオンインシュレータウェハであってもよい。前記ベースウェハ１００Ａがシリコンオンインシュレータウェハである場合、前記下キャビティを形成するとき、前記下キャビティを誘電層から前記埋め込み酸化物層までさらに延在させるために、トップシリコン層をさらにエッチングしてもよい。
ステップＳ３００では、具体的には図２ｃ～２ｅに示すように、前記デバイスウェハ１００の正面上に上電極２３０、圧電ウェハ２２０及び下電極２１０を含む圧電共振片２００を形成し、そのうち、前記圧電共振片２００のエッジが前記下キャビティ１２０の側壁に当接され、前記圧電共振片２００を前記下キャビティ１２０に対応させ、また第１接続構造を形成し、前記圧電共振片の上電極２３０と下電極２１０は、前記第１接続構造によって前記制御回路に電気的に接続される。
本実施例では、下電極２１０は、第一の回路１１１に電気的に接続され（具体的には、下電極２１０は、第１相互接続構造１１１ａに電気的に接続される）、上電極２３０は、第二の回路１１２に電気的に接続される（具体的には、上電極２３０は、第２相互接続構造１１２ａに電気的に接続される）。従って、前記制御回路１１０によって電気信号を前記圧電共振片２００に伝達し、前記圧電共振片２００内に電界を発生させることにより、前記電界の大きさに応じて圧電共振片２００に相応程度の機械的な変形を発生させることができる。圧電共振片２００内の電界の方向が逆であるとき、圧電共振片２００の変形方向もそれに応じて変化する。このため、前記制御回路１２０を利用して圧電共振片２００に対して交流電流を印加するとき、圧電共振片２００の変形方向は、電界の正負に応じて収縮または膨張の交互変化を行うことにより、機械的振動が発生する。
具体的には、前記圧電共振片２００の形成方法は、例えば以下のステップを含む。
ステップ１、具体的には図２ｃに示すように、前記デバイスウェハの１００の正面１００Ｕの設定位置上に下電極２１０を形成する。本実施例では、前記下電極２１０は、前記下キャビティ１２０の周囲を囲み、且つ前記第一の回路１１１の第１相互接続構造１１１ａに電気的に接続される。従って、すなわち、前記下電極２１０を前記第１相互接続構造１１１ａによって前記第一のトランジスタに電気的に接続させることができ、それにより第一のトランジスタを利用して電気信号を制御して前記下電極２１０上に印加させることができる。
説明すべきことは、本実施例では、下電極２１０は、前記第１相互接続構造１１１ａを覆い、且つさらに下電極２１０が前記第三の相互接続構造１１１ｂを覆っていないようにする。また、下電極２１０は、前記第四の相互接続構造１１２ｂと第２相互接続構造１１２ａを覆っていない。
そのうち、前記下電極２１０の材質は、例えば銀である。また、薄膜堆積プロセス、フォトリソグラフィプロセス及びエッチングプロセスを順次利用して前記下電極２１０を形成してもよいし、又は、蒸着法を利用して前記下電極２１０を形成してもよい。
ステップ２、引き続き図２ｃに示すように、圧電ウェハ２２０を前記下電極２１０に結合し、前記圧電ウェハ２２０は、前記下キャビティ１２０の上方に位置する。具体的には、前記圧電ウェハ２２０のエッジが前記下キャビティ１２０の側壁に当接され、且つ前記下電極２１０上に位置し、そのうち、前記圧電ウェハ２２０は、例えば水晶ウェハであってもよい。
ステップ３、引き続き図２ｃに示すように、前記圧電ウェハ２２０上に上電極２３０を形成する。下電極２１０と同様に、前記上電極２３０はさらに、蒸着プロセス又は薄膜堆積プロセスを採用して形成してもよく、その材質は例えば銀である。
説明すべきことは、本実施例では、半導体プロセスにより、前記下電極２１０、圧電ウェハ２２０、上電極２３０を前記デバイスウェハ１００上に順次形成する。しかしながら、他の実施例では、上電極と下電極を圧電ウェハの両側上にそれぞれ形成し、且つ三者を全体として前記デバイスウェハ上に結合してもよい。
なお、上述したように、形成される圧電共振片２００において、その上電極２３０と下電極２１０は、第１接続構造によって前記第２相互接続構造１１２ａと第１相互接続構造１１１ａに電気的に接続される。
具体的には、前記第１接続構造は、第１接続部材と第２接続部材を含み、そのうち、前記第１接続部材が、前記第１相互接続構造１１１ａと前記圧電共振片の下電極２１０に接続され、前記第２接続部材が、前記第２相互接続構造１１２ａと前記圧電共振片の上電極２３０に接続される。
本実施例では、前記下電極２１０は、前記デバイスウェハ１００の正面上に位置し、且つ前記圧電ウェハ２２０の下方に位置し、且つ前記圧電ウェハ２２０から延在し、それによって前記下電極２１０が前記第１相互接続構造１１１ａを覆う。したがって、前記下電極２１０の前記圧電ウェハから延出する部分が前記第１接続部材を構成すると考えられる。
無論、他の実施例では、前記下電極を形成する前に、前記デバイスウェハ１００上に第１接続部材を形成し、且つ前記第１接続部材を前記第１相互接続構造に電気的に接続させてもよい。また、前記下電極を形成した後に、前記第１接続部材を前記下電極２１０に電気的に接続させてもよい。このとき、前記第１接続部材は、例えば再配線層を含み、前記再配線層が前記第１相互接続構造に接続され、また、前記デバイスウェハ上に前記下電極を形成した後に、前記再配線層が前記下電極２１０に電気的に接続される。
さらに、上電極２３０を形成した後に、前記第２接続部材を形成し、それによって、上電極２３０と前記第２相互接続構造１１２ａとの電気的な接続を実現する。そのうち、前記第２接続部材は、相互接続線と導電性プラグ（例えば、第三の導電性プラグ）で構成されてもよく、前記第三の導電性プラグの底部が前記第２相互接続構造１１２ａに接続され、前記第三の導電性プラグの頂部が前記相互接続線の一端に接続され、また前記相互接続線の他端が上電極２３０を少なくとも部分的に覆って前記上電極２３０に接続される。具体的には、前記第２接続部材の形成方法は、
まず、具体的には図２ｄに示すように、前記デバイスウェハ１００の正面上に樹脂封止層３００を形成し、そのうち、前記樹脂封止層３００は、前記圧電ウェハ２２０を覆い、且つ前記上電極２３０から露出しており、前記樹脂封止層３００の材質は、例えばポリイミドであるステップと、
次に、図２ｄに示すように、前記樹脂封止層３００内にビアホール３００ａを形成し、前記ビアホール３００ａは、前記樹脂封止層３００を貫通し、それによって前記第２相互接続構造１１２ａを露出させるステップと、
引き続き図２ｅに示すように、前記ビアホール３００ａ内に導電材料を充填して導電性プラグ（例えば、第三の導電性プラグ３１０）を形成し、前記第三の導電性プラグ３１０の底部が前記第２相互接続構造１１２ａに電気的に接続され、前記第三の導電性プラグ３１０の頂部が前記樹脂封止層３００から露出しているステップと、
次に、引き続き図２ｅに示すように、前記樹脂封止層３００上に相互接続線３２０を形成し、且つ前記樹脂封止層を除去するそのうち、前記相互接続線３２０の一端が前記上電極２３０に接続され、前記相互接続線３２０の他端が前記第三の導電性プラグ３１０に電気的に接続されることにより、前記上電極２３０は、前記相互接続線３２０と前記第三の導電性プラグ３１０によって前記第二の回路１１２の第２相互接続構造１１２ａに接続されるステップと、を含む。
無論、代替案として、前記上電極が前記圧電ウェハ上に形成され、且つ前記圧電ウェハからさらに延在し、上電極延在部を構成し、このとき、第三の導電性プラグを前記上電極の延在部の下方に位置させ、且つ第２接続部材の第三の導電性プラグの底部を前記第２相互接続構造に接続させ、また、前記第２接続部材の第三の導電性プラグの頂部を上電極延在部に接続させ、且つ前記上電極延在部を支持することができる。
代替案では、前記上電極を形成する前に、前記第２接続部材の前記第三の導電性プラグを形成してもよい。具体的には、前記上電極と前記第２接続部材の第三の導電性プラグの形成方法は、
まず、前記デバイスウェハ１００上に樹脂封止層を形成し、本実施例において、前記樹脂封止層は、前記デバイスウェハ１００を覆い、且つ前記圧電ウェハ２２０から露出しているステップと、
次に、前記樹脂封止層上にビアホールを形成し、且つ前記ビアホール内に導電材料を充填して第三の導電性プラグを形成し、前記第三の導電性プラグが前記第２相互接続構造１１２ａに電気的に接続されるステップと、
次に、前記圧電ウェハ２２０上に上電極が形成され、前記上電極は前記圧電ウェハ２２０を少なくとも部分的に覆い、且つ前記圧電ウェハ２２０から前記樹脂封止層まで延在し、前記第三の導電性プラグを覆うことにより、前記上電極は、前記第三の導電性プラグによって前記第２相互接続構造１１２ａに電気的に接続されるステップと、を含む。
ステップＳ４００では、具体的には図２ｆ～図２ｇに示すように、前記デバイスウェハ１００の正面上にキャッピング層４２０を形成し、前記キャッピング層４２０が圧電共振片２００をマスクし、且つ前記圧電共振片２００及び前記デバイスウェハと前記水晶共振器の上キャビティ４００を囲んで形成する。
すなわち、前記圧電共振片２００は、すなわち、前記上キャビティ４００内に封止されており、それによって前記圧電共振片２００は、前記下キャビティ１２０及び前記上キャビティ４００内で振動することができる。
具体的には、前記キャッピング層４２０を形成して前記上キャビティ４００を囲んで形成する方法は、例えば以下のステップを含む。
ステップ１、具体的には図２ｆに示すように、前記デバイスウェハ１００の表面上に犠牲層４１０を形成し、前記犠牲層４１０が前記圧電共振片２００を覆う。
ステップ２、引き続き図２ｆに示すように、前記デバイスウェハ１００の表面上に、前記犠牲層４１０の表面及び側壁を覆うキャッピング材料層を形成し、それによって前記犠牲層４１０を覆う。本実施例では、前記キャッピング材料層はさらに、前記デバイスウェハの表面を延在して覆う。
そのうち、前記犠牲層４１０によって占有される空間は、後に形成される必要がある上キャビティに対応する。したがって、前記犠牲層の高さを調整することによって、最終的に形成される上キャビティの高さを相応に調整することができる。認識すべきことは、前記上キャビティの高さは、実際の需要に応じて調整することができ、ここでは制限しない。
ステップ３、具体的には図２ｇに示すように、前記キャッピング材料層内に少なくとも一つの開口４２０ａを形成し、前記キャッピング層４２０を構成し、そのうち、前記開口４２０ａは、前記犠牲層４１０から露出している。
ステップ４、引き続き図２ｇに示すように、前記開口４２０ａによって前記犠牲層４１０を除去し、前記上キャビティ４００を形成する。
選択的な方案において、具体的には図２ｈに示すように、前記キャッピング層４２０上の前記開口を封止し、前記上キャビティ４００を封止し、且つ前記圧電共振片２００を前記上キャビティ４００内にキャッピングさせるステップをさらに含む。具体的には、前記開口内に封止プラグ４３０を形成することにより、前記上キャビティ４００を密封する。
引き続き図２ｈに示すように、前記キャッピング層４２０を封止した後に、さらに前記デバイスウェハ１００の正面１００Ｕ上に第一の樹脂封止層６１０を形成してもよく、前記第一の樹脂封止層６１０を利用してデバイスウェハ全体の正面上の構造を覆い（前記キャッピング層の前記上キャビティの外側に位置する外表面と第一の配線層を覆うことを含む）、第一の樹脂封止層６１０の下方の構造を保護する。
ステップＳ５００では、具体的には図２ｉ～図２ｌに示すように、前記デバイスウェハの背面上に半導体チップを結合し、前記半導体チップが第２接続構造によって前記制御回路に電気的に接続される。
そのうち、前記半導体チップに例えば駆動回路が形成され、前記駆動回路は、電気信号を提供するために用いられ、前記電気信号は、前記制御回路を通過し、さらに前記圧電共振片２００上に伝達され、前記圧電共振片２００の機械的な変形を制御する。
具体的には、前記第２接続構造は、導電性プラグと接続線を含む。このとき、例えば、前記接続線と前記導電性プラグを利用し、前記制御回路の接続ポートをデバイスウェハの正面からデバイスウェハの背面に引き出してもよい。
そのうち、前記第２接続構造の形成方法は例えば、
まず、具体的には図２ｃに示すように、前記デバイスウェハ１００の正面上に接続線を形成し、前記接続線が前記制御回路に電気的に接続され、本実施例では、前記デバイスウェハ１００の正面上に第一の接続線５１１と第二の接続線５１２が形成され、前記第一の接続線５１１が前記第三の相互接続構造１１１ｂに電気的に接続され、前記第二の接続線５１２が前記第四の相互接続構造１１２ｂに電気的に接続されるステップと、
次に、具体的には図２ｊに示すように、前記デバイスウェハ１００の背面から前記デバイスウェハをエッチングし、接続孔を形成し、前記接続孔は、いずれも前記デバイスウェハ１００を貫通し、前記接続線を露出させ、本実施例では、接続孔を形成するとき、第一の接続孔と第二の接続孔を形成することを含み、前記第一の接続孔と第二の接続孔は、それぞれ前記第一の接続線５１１と前記第二の接続線５１２から露出しているステップと、
なお、具体的には図２ｉに示すように、前記デバイスウェハをエッチングして第一の接続孔と第二の接続孔を形成する前に、前記デバイスウェハ１００の背面から前記デバイスウェハ１００を薄型化し、前記デバイスウェハの厚さを縮小してもよいステップと、従って、第一の接続孔と第二の接続孔を形成するとき、形成される接続孔の深さを減少することができ、形成される接続孔のトポグラフィを確保するのに有利であるステップと、
次に、具体的には図２ｊに示すように、前記接続孔内に導電材料を充填し、導電性プラグを形成し、前記導電性プラグの一端が前記接続線に接続され、前記導電性プラグの他端が前記半導体チップに電気的に接続されるために用いられるステップと、を含む。
本実施例では、すなわち、第一の導電性プラグ５２１と第二の導電性プラグ５２２が対応して形成され、前記第一の導電性プラグ５２１の一端が第一の接続線５１１に接続され、前記第一の導電性プラグ５２１の他端が前記半導体チップ５００に電気的に接続されるために用いられ、前記第二の導電性プラグ５２２の一端が第二の接続線５１２に接続され、前記第二の導電性プラグ５２２の他端が前記半導体チップ５００に電気的に接続されるために用いられる。
説明すべきことは、本実施例の第２接続構造の形成方法では、前記導電性プラグは、接続線を形成した後に、デバイスウェハ１００の背面から前記デバイスウェハをエッチングして形成される。しかしながら、他の実施例では、前記導電性プラグは、接続線を形成する前に、前記デバイスウェハの正面から形成されてもよい。
例えば、他の実施例では、前記第２接続構造の形成方法は、
まず、前記デバイスウェハ１００の正面から前記デバイスウェハをエッチングし、接続孔を形成し、本実施例では、前記第一の樹脂封止層を形成する前に、前記デバイスウェハをエッチングし、前記接続孔を形成する（同様に、第一の接続孔と第二の接続孔を形成することを含んでもよい）ステップと、
次に、前記接続孔内に導電材料を充填し、導電性プラグを形成し、本実施例では、第一の導電性プラグ５２１と第二の導電性プラグ５２２をそれぞれ形成することができるステップと、
次に、前記デバイスウェハの正面上に接続線を形成し、前記接続線が前記導電性プラグ及び前記制御回路に接続される。本実施例では、第一の接続線５１１と第二の接続線５１２を形成することを含み、前記第一の接続線５１１が前記第一の導電性プラグ５２１と前記第三の相互接続構造１１１ｂに接続され、前記第二の再配線層５１２が前記第二の導電性プラグ５２２と第四の相互接続構造１１２ｂに接続されるステップと、
次に、前記導電性プラグが露出しているまで、前記デバイスウェハ１００の背面から前記デバイスウェハを薄型化する。本実施例では、第一の導電性プラグ５２１と前記第二の導電性プラグ５２２を露出させ、前記半導体チップ５００に電気的に接続するために用いられる。又は、前記第一の導電性プラグと第二の導電性プラグが前記デバイスウェハを貫通するとき、デバイスウェハの背面からデバイスウェハを薄型化するステップは、省略されてもよいステップと、を含む。
選択的な方案において、前記第２接続構造の形成方法は、
まず、具体的には図２ｋに示すように、前記デバイスウェハ１００の背面上に、前記導電性プラグを覆う引き出し線を形成し、本実施例では、第一の引き出し線５３１と第二の引き出し線５３２を形成することを含み、前記第一の引き出し線５３１が前記第一の導電性プラグ５２１を覆い、前記第二の引き出し線５３２が前記第二の導電性プラグ５２２を覆うステップと、
次に、引き続き図２ｋに示すように、前記デバイスウェハ１００の背面上に樹脂封止層５４０を形成し、前記樹脂封止層５４０が前記第一の引き出し線５３１と前記第二の引き出し線５３２を覆うステップと、
次に、前記樹脂封止層５４０内に接触孔を形成し、且つ前記接触孔内に導電材料を充填して接続スタッドを形成し、前記接続スタッドの底部が前記引き出し線に電気的に接続され、前記接続スタッドの頂部が前記半導体チップに電気的に接続されるために用いられ、本実施例では、第一の接触孔と第二の接触孔を形成し、且つ前記第一の接触孔と前記第二の接触孔内に導電材料を充填し、第一の接続スタッド５５１と第二の接続スタッド５５２をそれぞれ形成することを含み、前記第一の接続スタッド５５１の底部が前記第一の引き出し線５３１に電気的に接続され、前記第一の接続スタッド５５１の頂部が前記半導体チップに電気的に接続されるために用いられ、前記第二の接続スタッド５５２の底部が前記第二の引き出し線５３２に電気的に接続され、前記第二の接続スタッド５５２の頂部が前記半導体チップに電気的に接続されるために用いられるステップと、をさらに含む。
認識すべきことは、前記引き出し線を設けることにより、制御回路の接続ポートをデバイスウェハ１００の背面上に柔軟に設けることができる（例えば、半導体チップを接続するための接続ポートを前記下キャビティの位置上に近接させることにより、半導体チップを水晶共振器全体の中間領域に対応して結合させることができる）と考えられる。
本実施例では、具体的には図２ｋと図２ｌに示すように、前記引き出し線は、前記導電性プラグを覆い、且つ前記下キャビティ１２０に近接する方向に延在することにより（すなわち、デバイス中心方向に延在する）、後に前記半導体チップを結合するとき、半導体チップ５００を対応してデバイス中心方向に設けることができる。本実施例では、前記第一の引き出し線５３１は、前記第一の導電性プラグ５２１を覆い、且つ前記下キャビティ１２０に近接する方向に延在し、第二の引き出し線５３２は、前記第二の導電性プラグ５２２を覆い且つ前記下キャビティ１２０に近接する方向に延在する。また、前記第一の接続スタッド５５１は、前記第一のリード線層５３１の前記下キャビティ１２０に近接する端部に接続され、前記第二の接続スタッド５５２は、前記第二のリード線層５３２の前記下キャビティ１２０に近接する端部に接続される。
さらに、前記半導体チップは、前記デバイスウェハ１００に対して異種チップを構成する。すなわち、前記半導体チップの下地材質は、前記デバイスウェハ１００の下地材質と異なる。例えば、本実施例において、デバイスウェハ１００の下地材質がシリコンである場合、前記異種チップの下地材質は、ＩＩＩ－Ｖ族半導体材料又はＩＩ－ＶＩ族半導体材料（具体的には例えば、ゲルマニウム、シリコンゲルマニウム又はガリウム砒素などを含む）であってもよい。
選択的な方案では、具体的には図２ｍに示すように、前記デバイスウェハ１００上に第二の鈍化層６２０を形成し、前記第二の樹脂封止層６２０は、前記半導体チップを覆い、また前記樹脂封止層５４０を覆う。
理解できるように、前記第二の樹脂封止層６２０を利用して薄型化された面上のデバイスウェハ構造全体を覆い、第二の樹脂封止層６２０の下方の構造をキャッピングし、且つ第二の樹脂封止層６２０を保護する。そのうち、前記第二の樹脂封止層６２０の材質は、例えばフォトレジストを含む。
説明すべきことは、本実施例において、デバイスウェハの正面上に圧電共振片とキャッピング層を優先的に順に形成し、次にデバイスウェハの背面上に半導体チップを結合する。しかしながら、他の実施例では、デバイスウェハの背面上に半導体チップを優先的に結合し、次にデバイスウェハの正面上に圧電共振片とキャッピング層を順に形成してもよい。
具体的には、別の実施例では、水晶共振器と制御回路との集積方法は、
まず、前記デバイスウェハの背面上に半導体チップを結合し、且つ前記半導体チップを第２接続構造によって前記制御回路に電気的に接続させるステップと、
次に、前記デバイスウェハの背面上に第二の樹脂封止層を形成し、前記半導体チップを覆うステップと、
次に、前記デバイスウェハの正面から前記デバイスウェハをエッチングし、前記水晶共振器の下キャビティを形成するステップと、
次に、前記デバイスウェハの正面上に前記圧電共振片と前記キャッピング層を順に形成し、且つ前記圧電共振片の上電極と下電極を第１接続構造によって前記制御回路に電気的に接続させるステップと、を含む。
以上のような形成方法に基づき、本実施例では、形成される水晶共振器と制御回路との集積構造について説明したが、具体的には図２ａ～図２ｍを結び付けてもよく、前記水晶共振器は、
デバイスウェハ１００であって、前記デバイスウェハ１００内に制御回路が形成され、また、前記デバイスウェハ１００内にさらに下キャビティ１２０が形成され、前記下キャビティ１２０が前記デバイスウェハの正面から露出しており、本実施例では、前記制御回路における少なくとも一部の相互接続構造は、前記デバイスウェハ１００の正面まで延在するデバイスウェハ１００と、
圧電共振片２００であって、上電極２３０、圧電ウェハ２２０及び下電極２１０を含み、前記圧電共振片２００が前記デバイスウェハ１００の正面上に形成され、且つ前記下キャビティに対応し、本実施例では、前記圧電共振片２００のエッジが前記下キャビティ１２０の側壁に当接される圧電共振片２００と、
第１接続構造であって、前記圧電共振片２００の上電極２３０及び下電極２１０を制御回路に電気的に接続させるための第１接続構造と、
キャッピング層４２０であって、前記デバイスウェハ１００の正面上に形成され、且つ前記圧電共振片２００をマスクし、且つ前記キャッピング層４２０はさらに、前記圧電共振片及び前記デバイスウェハと上キャビティ４００を囲んで形成するキャッピング層４２０と、
半導体チップ５００であって、前記デバイスウェハ１００の背面上に結合され、そのうち、前記半導体チップに例えば駆動回路が形成され、電気信号を発生させるために用いられ、且つ電気信号を前記制御回路１００によって圧電共振片２００上に伝達する半導体チップ５００と、
第２接続構造であって、前記半導体チップ５００を前記制御回路に接続させるための第２接続構造と、を含む。
さらに、前記半導体チップ５００は、前記デバイスウェハ１００に対して異種チップを構成することができる。すなわち、前記半導体チップの下地材質は、前記デバイスウェハ１００の下地材質と異なる。例えば、本実施例において、デバイスウェハ１００の下地材質がシリコンである場合、前記異種チップの下地材質は、ＩＩＩ－Ｖ族半導体材料又はＩＩ－ＶＩ族半導体材料（具体的には例えば、ゲルマニウム、シリコンゲルマニウム又はガリウム砒素などを含む）であってもよい。
デバイスウェハ１００内に下キャビティ１２０を形成し、且つ半導体プロセス技術を利用してキャッピング層４２０を形成することにより、前記圧電共振片２００を上キャビティ４００内にキャッピングすることにより、前記圧電共振片２００は、前記上キャビティ４００と前記下キャビティ１２０内に振動することを確保することができ、したがって、圧電共振片２００は、制御回路と同じデバイスウェハ上に集積することができる。同時に、半導体チップをデバイスウェハ１００上にさらに結合することも可能であり、さらに半導体チップを利用し且つ前記制御回路１１０を経て、水晶共振器の温度ドリフトと周波数補正などの本来の偏差をオンチップ変調することを実現でき、水晶共振器の性能を向上させるのに有利である。以上から分かるように、本実施例における圧電共振片は、デバイスの集積度を向上させることができるだけでなく、さらに半導体プロセスに基づいて形成される水晶共振器のサイズがより小さいので、デバイスの消費電力をさらに低減させることができる。
引き続き図２ａに示すように、前記制御回路は、第一の回路１１１と第二の回路１１２を含み、前記第一の回路１１１と前記第二の回路１１２は、前記圧電共振片２００の上電極と下電極に電気的に接続される。
具体的には、前記第一の回路１１１は、第一のトランジスタと、第１相互接続構造１１１ａと、第三の相互接続構造１１１ｂとを含み、前記第一のトランジスタは、前記デバイスウェハ１００内に埋め込まれ、前記第１相互接続構造１１１ａと第三の相互接続構造１１１ｂは、いずれも前記第一のトランジスタに電気的に接続され、且ついずれも前記デバイスウェハ１００の正面まで延在する。そのうち、前記第１相互接続構造１１１ａは、前記下電極２１０に電気的に接続され、前記第三の相互接続構造１１１ｂは、前記半導体チップに電気的に接続される。
同様に、前記第二の回路１１２は、第二のトランジスタと、第２相互接続構造１１２ａと、第四の相互接続構造１１２ｂとを含み、前記第二のトランジスタは、前記デバイスウェハ１００内に埋め込まれ、前記第２相互接続構造１１２ａと第四の相互接続構造１１２ｂは、いずれも前記第二のトランジスタに電気的に接続され、且ついずれも前記デバイスウェハ１００の正面まで延在する。そのうち、前記第２相互接続構造１１２ａは、前記上電極２３０に電気的に接続され、前記第四の相互接続構造１１２ｂは、前記半導体チップに電気的に接続される。
さらに、前記第１接続構造は、第１接続部材と第２接続部材を含み、前記第１接続部材が、前記第１相互接続構造１１１ａと前記圧電共振片の下電極２１０に接続され、前記第２接続部材が、前記第２相互接続構造１１２ａと前記圧電共振片の上電極２３０に接続される。
本実施例では、前記下電極２１０は、前記デバイスウェハ１００の正面上に形成され、且つ前記下キャビティ１２０の周囲を囲み、また、前記下電極２１０はさらに、前記圧電ウェハ２２０から横方向に延在して下電極延在部を構成し、前記下電極延在部は、前記第一の回路１１１の前記第１相互接続構造１１１ａを覆い、それによって前記下電極２１０が前記第一の回路１１１の第１相互接続構造１１１ａに電気的に接続される。したがって、前記下電極延在部は、前記第１接続部材を構成すると考えられる。
また、前記上電極２３０が前記圧電ウェハ２２０上に形成され、且つ前記上電極２３０を前記第２接続部材によって前記第二の回路１１２の前記第２相互接続構造１１２ａに電気的に接続させる。
具体的には、前記上電極２３０と前記第二の回路１１２の第２接続部材は、導電性プラグ（例えば第三の導電性プラグ）と相互接続線を含む。前記第三の導電性プラグが前記デバイスウェハ１００の正面上に形成され、且つ前記第三の導電性プラグの底部が前記第２相互接続構造１１２ａに接続される。また、前記相互接続線の一端が前記上電極２３０を覆い、前記相互接続線の他端が前記第三の導電性プラグの頂部を覆い、それによって前記相互接続線が前記第三の導電性プラグに接続される。認識すべきことは、このとき、さらに前記第三の導電性プラグを利用して前記相互接続線を支持してもよい。
なお、他の実施例では、前記第２接続部材は、導電性プラグのみを含み、且つ前記導電性プラグの一端を前記上電極２３０に電気的に接続させ、前記導電性プラグの他端を前記第２相互接続構造１１２ａに接続させる。例えば、前記上電極を圧電ウェハから前記導電性プラグの端部まで延在させる。
さらに、前記第２接続構造は、導電性プラグと接続線を含む。そのうち、前記導電性プラグは、前記デバイスウェハ１００を貫通し、それによって、前記導電性プラグの一端が前記デバイスウェハの正面まで延在し、また前記導電性プラグの他端が前記デバイスウェハの背面まで延在し、且つ前記半導体チップ５００に電気的に接続され、また、前記接続線が前記デバイスウェハ１００の正面上に形成され、前記接続線が前記導電性プラグと前記制御回路に接続される。
本実施例では、第２接続構造の導電性プラグは、第一の導電性プラグ５２１と第二の導電性プラグ５２２を含み、また、接続線は、第一の接続線５１１と第二の接続線５１２を含む。そのうち、第一の接続線５１１は、前記第一の導電性プラグ５２１と前記第三の相互接続構造１１１ｂに接続され、前記第二の接続線５１２は、前記第二の導電性プラグ５２２と第四の相互接続構造１１２ｂに接続される。
すなわち、前記導電性プラグと前記接続線を利用し、制御回路において半導体チップを電気的に接続するための接続ポートは、デバイスウェハの正面からデバイスウェハの背面に引き出すことができることを実現し、それにより半導体チップをデバイスウェハの背面上に設け、且つデバイスウェハの背面から制御回路に電気的に接続することができる。
選択的な方案において、前記第２接続構造は、引き出し線と接続スタッドをさらに含む。前記引き出し線が前記デバイスウェハ１００の背面上に形成され、前記引き出し線の一端が前記導電性プラグに接続され、前記接続スタッドの底部が前記引き出し線の他端に電気的に接続され、前記接続スタッドの頂部が前記半導体チップ５００に電気的に接続される。
本実施例では、前記第２接続構造における引き出し線は、第一の引き出し線５３１と第二の引き出し線５３２を含み、また、前記接続スタッドは、第一の接続スタッド５５１と第二の接続スタッド５５２を含む。前記第一の引き出し線５３１の一端が前記第一の導電性プラグ５２１に接続され、前記第一の接続スタッド５５１の底部が前記第一の引き出し線５３１の他端に電気的に接続され、前記第一の接続スタッド５５１の頂部が前記半導体チップ５００に電気的に接続され、また、前記第二の引き出し線５３２の一端が前記第二の導電性プラグ５２２に接続され、前記第二の接続スタッド５５２の底部が前記第二の引き出し線５３２の他端に電気的に接続され、前記第二の接続スタッド５５２の頂部が前記半導体チップ５００に電気的に接続される。
さらに、前記引き出し線は、前記導電性プラグを覆う基礎上で、前記下キャビティ１２０に近接する方向にも延在する。本実施例では、すなわち前記第一の引き出し線５３１は、前記第一の導電性プラグ５２１を覆い、且つ前記下キャビティ１２０に近接する方向に延在し、また、第一の接続スタッド５５１は、前記第一の引き出し線５３１の下キャビティ１２０に近接する端部に接続される。従って、半導体チップ５００を下キャビティ１２０に近接する位置上に結合し、半導体チップ５００をデバイスの中心位置に近接させることができる。
引き続き図２ａに示すように、本実施例では、前記デバイスウェハ１００は、ベースウェハ１００Ａと誘電層１００Ｂを含む。そのうち、前記第一のトランジスタと前記第二のトランジスタは、いずれも前記ベースウェハ１００Ａ上に形成され、前記誘電層１００Ｂは、前記ベースウェハ１００Ａ上に形成され且つ前記第一のトランジスタと前記第二のトランジスタを覆い、また前記第三の相互接続構造１１１ｂ、前記第１相互接続構造１１１ａ、前記第四の相互接続構造１１２ｂ及び前記第２相互接続構造１１２ａは、いずれも前記誘電層１００Ｂ内に形成され、且つ前記誘電層１００Ｂの前記ベースウェハ１００Ａから離れる表面まで延在する。
引き続き図２ｍに示すように、本実施例の前記キャッピング層４００内に少なくとも一つの開口を形成し、且つ前記開口内に封止プラグ４３０が充填され、前記上キャビティ４００を封止することにより、前記圧電共振片２００を前記上キャビティ４００内に封止させる。
また、前記水晶共振器は、第一の樹脂封止層６１０をさらに含み、前記第一の樹脂封止層６１０が前記デバイスウェハ１００の正面上に形成され、且つ前記第一の樹脂封止層６１０は、前記キャッピング層４２０の前記上キャビティ４００の外側に位置する外表面を覆う。すなわち、前記第一の樹脂封止層６１０を利用し、デバイスウェハ構造全体の正面上の構造を覆い、第一の樹脂封止層６１０の下方の構造を保護する。また、前記水晶共振器は、第二の樹脂封止層６２０をさらに含み、前記第二の樹脂封止層６２０が前記デバイスウェハ１００の背面上に形成され、且つ前記半導体チップを覆う。前記第一の樹脂封止層６１０と第二の樹脂封止層６２０を利用して前記水晶共振器をパッケージングすると考えられる。
以上を纏め、本発明によって提供される水晶共振器の集積方法において、制御回路が形成されるデバイスウェハ内に下キャビティを形成し、且つ圧電共振片をさらに該デバイスウェハ上に形成し、次に、さらに半導体プレーンプロセスによってキャッピング層を形成し、前記圧電共振片を上キャビティ内にキャッピングすることにより水晶共振器を構成し、それにより制御回路と水晶共振器を同じデバイスウェハ上に集積することを実現する。それに基づき、例えば駆動回路が形成される半導体チップを該デバイスウェハ上にさらに結合してもよく、即ち半導体チップ、制御回路及び水晶共振器は、いずれも同じデバイスウェハ上に集積され、それにより水晶共振器の温度ドリフトと周波数補正などの本来の偏差をオンチップ変調することを実現するのに有利である。且つ、従来の水晶共振器（例えば、表面実装型の水晶共振器）に比べて、本発明において半導体プレーンプロセスに基づいて形成される水晶共振器は、サイズがより小さいため、水晶共振器の消費電力を対応して低減させることができる。なお、本発明における水晶共振器は、他の半導体部品との集積も容易であるため、デバイスの集積度を向上させるのに有利である。それとともに、本発明における圧電共振片は、デバイスウェハの背面に形成することができ、水晶共振器のプロセスの自由度を向上させるのに有利である。
上記の記述は、本発明の好ましい実施例に対する記述にすぎず、本発明の範囲に対するいかなる限定ではなく、当業者は、上記掲示される内容に基づいて行ったいかなる変更、修飾も、特許請求の範囲の保護範囲に属する。
１００－デバイスウェハ、ＡＡ－デバイス領域、１００Ｕ－正面、１００Ｄ－背面、１００Ａ－ベースウェハ、１００Ｂ－誘電層、１１０－制御回路、１１１－第一の回路、１１１ａ－第１相互接続構造、１１１ｂ－第三の相互接続構造、１１２－第二の回路、１１２ａ－第２相互接続構造、１１２ｂ－第四の相互接続構造、１２０－下キャビティ、２００－圧電共振片、２１０－下電極、２２０－圧電ウェハ、２３０－上電極、３００－樹脂封止層、３００ａ－ビアホール、３１０－第三の導電性プラグ、３２０－相互接続線、４００－上キャビティ、４１０－犠牲層、４２０－キャッピング層、４２０ａ－開口、４３０－封止プラグ、５００－半導体チップ、５１１－第一の接続線、５１２－第二の接続線、５２１－第一の導電性プラグ、５２２－第二の導電性プラグ、５３１－第一の引き出し線、５３２－第二の引き出し線、５４０－隔離誘電層、５５１－第一の接続スタッド、５５２－第二の接続スタッド、６１０－第一の樹脂封止層、６２０－第二の樹脂封止層。

Claims (28)

  1. 水晶共振器と制御回路との集積方法であって、
    制御回路が形成されるデバイスウェハを提供するステップと、
    前記デバイスウェハの正面から前記デバイスウェハをエッチングし、水晶共振器の下キャビティを形成するステップと、
    前記デバイスウェハの正面上に上電極、圧電ウェハ及び下電極を含む圧電共振片を形成し、前記圧電共振片が前記下キャビティの上方に位置することにより、第１接続構造を形成し、前記圧電共振片の前記上電極と前記下電極が前記第１接続構造によって前記制御回路に電気的に接続されるステップと、
    前記デバイスウェハの正面上にキャッピング層を形成し、前記キャッピング層が前記圧電共振片をマスクし、且つ前記圧電共振片及び前記デバイスウェハと共に前記水晶共振器の上キャビティを囲んで形成するステップと、
    前記デバイスウェハの背面上に半導体チップを結合することにより、第２接続構造を形成し、前記半導体チップが前記第２接続構造によって前記制御回路に電気的に接続されるステップと、を含む、ことを特徴とする水晶共振器と制御回路との集積方法。
  2. 前記デバイスウェハは、ベースウェハと、前記ベースウェハ上に形成される誘電層とを含み、前記下キャビティが前記誘電層に形成される、ことを特徴とする請求項１に記載の水晶共振器と制御回路との集積方法。
  3. 前記ベースウェハは、シリコンオンインシュレータベースであり、背面から正面に向かう方向に従って順次積層して設けられるベース層、埋め込み酸化物層及びトップシリコン層を含み、また、前記下キャビティはさらに、前記誘電層から前記埋め込み酸化物層まで延在する、ことを特徴とする請求項２に記載の水晶共振器と制御回路との集積方法。
  4. 前記圧電共振片を形成するステップは、
    前記デバイスウェハの正面の設定位置上に前記下電極を形成するステップと、
    前記圧電ウェハを前記下電極に結合するステップと、
    前記圧電ウェハ上に前記上電極を形成するステップと、を含み、又は
    前記圧電共振片の前記上電極と前記下電極を前記圧電ウェハ上に形成し、これらの三者を全体として前記デバイスウェハの正面上に結合するステップを含む、ことを特徴とする請求項１に記載の水晶共振器と制御回路との集積方法。
  5. 前記下電極を形成するステップは、蒸着プロセス又は薄膜堆積プロセスを含み、
    前記上電極を形成するステップは、蒸着プロセス又は薄膜堆積プロセスを含む、ことを特徴とする請求項４に記載の水晶共振器と制御回路との集積方法。
  6. 前記制御回路は、第１相互接続構造と第２相互接続構造を含み、前記第１接続構造は、第１接続部材と第２接続部材を含み、
    前記第１接続部材が、前記第１相互接続構造と前記圧電共振片の前記下電極に接続され、前記第２接続部材が、前記第２相互接続構造と前記圧電共振片の前記上電極に接続される、ことを特徴とする請求項１に記載の水晶共振器と制御回路との集積方法。
  7. 前記下電極は、前記デバイスウェハの正面上に位置し、且つ前記圧電ウェハの下方から延出して前記第１相互接続構造に電気的に接続され、前記圧電ウェハから延出する前記下電極の部分は、前記第１接続部材を構成する、ことを特徴とする請求項６に記載の水晶共振器と制御回路との集積方法。
  8. 前記下電極を形成する前に、前記デバイスウェハ上に前記第１接続部材を形成し、前記第１接続部材が前記第１相互接続構造に電気的に接続され、また、前記デバイスウェハ上に前記下電極を形成した後に、前記第１接続部材が前記下電極に電気的に接続される、ことを特徴とする請求項６に記載の水晶共振器と制御回路との集積方法。
  9. 前記第１接続部材は、再配線層を含み、前記再配線層が前記第１相互接続構造に接続され、また、前記デバイスウェハ上に前記下電極を形成した後に、前記第１相互接続構造が前記下電極に電気的に接続される、ことを特徴とする請求項８に記載の水晶共振器と制御回路との集積方法。
  10. 前記第２接続部材を形成するステップは、
    前記デバイスウェハの正面上に樹脂封止層を形成するステップと、
    前記樹脂封止層上にビアホールを形成し、且つ前記ビアホール内に導電材料を充填して、底部が前記第２相互接続構造に電気的に接続されるとともに頂部が前記樹脂封止層において露出する導電性プラグを形成するステップと、
    前記上電極を形成した後に、前記上電極は、前記圧電ウェハから前記導電性プラグの頂部まで延在し、前記導電性プラグに電気的に接続され、又は、前記上電極を形成した後に、前記樹脂封止層上に、一端が前記上電極を覆うとともに他端が前記導電性プラグを覆う相互接続線を形成するステップと、
    前記樹脂封止層を除去するステップと、を含む、ことを特徴とする請求項６に記載の水晶共振器と制御回路との集積方法。
  11. 前記キャッピング層を形成して前記上キャビティを囲んで形成するステップは、
    前記デバイスウェハの正面上に、前記圧電共振片を覆う犠牲層を形成するステップと、
    前記デバイスウェハの正面上に、前記犠牲層が覆われるように前記犠牲層の表面及び側壁を覆うキャッピング材料層を形成するステップと、
    前記キャッピング材料層内に少なくとも一つの開口を形成し、前記キャッピング層を構成し、前記開口は、前記犠牲層から露出しており、且つ前記開口によって前記犠牲層を除去し、前記上キャビティを形成するステップと、を含む、ことを特徴とする請求項１に記載の水晶共振器と制御回路との集積方法。
  12. 前記上キャビティを形成した後に、
    前記キャッピング層上の前記開口を封止し、前記上キャビティを封止し、且つ前記圧電共振片を前記上キャビティ内にキャッピングさせるステップをさらに含む、ことを特徴とする請求項１１に記載の水晶共振器と制御回路との集積方法。
  13. 前記第２接続構造を形成するステップは、
    前記デバイスウェハの正面から前記デバイスウェハをエッチングし、接続孔を形成するステップと、
    前記接続孔内に導電材料を充填し、導電性プラグを形成するステップと、
    前記デバイスウェハの正面上に、前記導電性プラグ及び前記制御回路に接続される接続線を形成するステップと、
    前記導電性プラグが露出するまで、前記デバイスウェハの背面から前記デバイスウェハを薄型化し、前記半導体チップに電気的に接続されるために用いられるステップと、を含む、ことを特徴とする請求項１に記載の水晶共振器と制御回路との集積方法。
  14. 前記第２接続構造を形成するステップは、
    前記デバイスウェハの正面上に、前記制御回路に電気的に接続される接続線を形成するステップと、
    前記デバイスウェハの背面から前記デバイスウェハをエッチングし、前記接続線を露出させるように前記デバイスウェハを貫通する接続孔を形成するステップと、
    前記接続孔内に導電材料を充填して、一端が前記接続線に接続され、他端が前記半導体チップに電気的に接続されるために用いられる導電性プラグを形成するステップと、を含む、ことを特徴とする請求項１に記載の水晶共振器と制御回路との集積方法。
  15. 前記第２接続構造を形成するステップは、
    前記デバイスウェハの背面上に、前記導電性プラグを覆う引き出し線を形成するステップと、
    前記デバイスウェハの背面上に、前記引き出し線を覆う樹脂封止層を形成するステップと、
    前記樹脂封止層上に接触孔を形成し、且つ前記接触孔内に導電材料を充填して、底部が前記引き出し線に電気的に接続され、頂部が前記半導体チップに電気的に接続されるために用いられる接続スタッドを形成するステップと、
    前記半導体チップを結合するとき、前記半導体チップを、前記樹脂封止層上に結合させ、且つ前記接続スタッドの頂部に電気的に接続させるステップと、をさらに含む、ことを特徴とする請求項１３又は１４に記載の水晶共振器と制御回路との集積方法。
  16. 前記キャッピング層を形成した後に、また前記半導体チップを結合する前に、
    前記デバイスウェハの正面上に、前記デバイスウェハの正面と前記キャッピング層の前記上キャビティの外側に位置する外表面を覆う第１樹脂封止層を形成するステップをさらに含み、
    前記半導体チップを結合した後に、前記デバイスウェハの背面上に、前記半導体チップを覆う第２樹脂封止層を形成するステップをさらに含む、ことを特徴とする請求項１に記載の水晶共振器と制御回路との集積方法。
  17. 前記デバイスウェハの正面上に前記圧電共振片と前記キャッピング層を優先的に順に形成し、次に前記デバイスウェハの背面上に前記半導体チップを結合し、
    又は、前記デバイスウェハの背面上に前記半導体チップを優先的に結合し、次に前記デバイスウェハの正面上に前記圧電共振片と前記キャッピング層を順に形成する、ことを特徴とする請求項１に記載の水晶共振器と制御回路との集積方法。
  18. 水晶共振器と制御回路との集積構造であって、
    制御回路及び正面において露出する下キャビティが形成されるデバイスウェハと、
    上電極、圧電ウェハ及び下電極を含み、前記デバイスウェハの正面上に形成され、且つ前記下キャビティに対応する圧電共振片と、
    前記圧電共振片の前記上電極と前記下電極を前記制御回路に接続させるための第１接続構造と、
    前記デバイスウェハの正面上に形成され、且つ前記圧電共振片をマスクし、且つ前記圧電共振片及び前記デバイスウェハと共に上キャビティを囲んで形成するキャッピング層と、
    前記デバイスウェハの背面上に結合される半導体チップと、
    前記半導体チップを前記制御回路に電気的に接続させるための第２接続構造と、を含む、ことを特徴とする水晶共振器と制御回路との集積構造。
  19. 前記デバイスウェハは、ベースウェハと、前記ベースウェハ上に形成される誘電層とを含み、前記下キャビティが前記誘電層に形成される、ことを特徴とする請求項１８に記載の水晶共振器と制御回路との集積構造。
  20. 前記ベースウェハは、シリコンオンインシュレータベースであり、背面から正面に向かう方向に従って順次積層して設けられるベース層、埋め込み酸化物層及びトップシリコン層を含み、また、前記下キャビティはさらに、前記誘電層から前記埋め込み酸化物層まで延在する、ことを特徴とする請求項１９に記載の水晶共振器と制御回路との集積方法。
  21. 前記制御回路は、第１相互接続構造と第２相互接続構造を含み、前記第１接続構造は、第１接続部材と第２接続部材を含み、
    そのうち、前記第１接続部材が、前記第１相互接続構造と前記圧電共振片の前記下電極に接続され、前記第２接続部材が、前記第２相互接続構造と前記圧電共振片の前記上電極に接続される、ことを特徴とする請求項１８に記載の水晶共振器と制御回路との集積構造。
  22. 前記下電極が前記デバイスウェハの正面上に形成され、且つ前記圧電ウェハから延出して前記第１相互接続構造に電気に接続され、前記下電極の前記圧電ウェハから延出する部分は、前記第１接続部材を構成する、ことを特徴とする請求項２１に記載の水晶共振器と制御回路との集積構造。
  23. 前記第２接続部材は、一端が前記上電極に電気的に接続され、他端が前記第２相互接続構造に電気的に接続される導電性プラグを含む、ことを特徴とする請求項２１に記載の水晶共振器と制御回路との集積構造。
  24. 前記第２接続部材は、
    底部が前記第２相互接続構造に電気的に接続されるように前記デバイスウェハの正面上に形成される導電性プラグと、
    一端が前記上電極を覆い、他端が前記導電性プラグの頂部を覆うことにより、前記導電性プラグに接続される相互接続線と、を含む、ことを特徴とする請求項２１に記載の水晶共振器と制御回路との集積構造。
  25. 前記第２接続構造は、
    前記デバイスウェハを貫通することにより、一端が前記デバイスウェハの正面まで延在し、他端が前記デバイスウェハの背面まで延在し、且つ前記半導体チップに電気的に接続される導電性プラグと、
    前記導電性プラグ及び前記制御回路に接続されるように前記デバイスウェハの正面上に形成される接続線と、を含む、ことを特徴とする請求項１８に記載の水晶共振器と制御回路との集積構造。
  26. 前記第２接続構造は、
    一端が前記導電性プラグに接続されるように前記デバイスウェハの背面上に形成される引き出し線と、
    底部が前記引き出し線の他端に電気的に接続され、頂部が前記半導体チップに電気的に接続される接続スタッドと、をさらに含む、ことを特徴とする請求項２５に記載の水晶共振器と制御回路との集積構造。
  27. 前記キャッピング層内に少なくとも一つの開口が形成され、且つ前記開口内に封止プラグが充填されることにより、前記上キャビティを封止する、ことを特徴とする請求項１８に記載の水晶共振器と制御回路との集積構造。
  28. 前記キャッピング層の前記上キャビティの外側に位置する外表面を覆うように前記デバイスウェハの正面上に形成される第１樹脂封止層と、
    前記半導体チップを覆うように前記デバイスウェハの背面上に形成される第２樹脂封止層と、をさらに含む、ことを特徴とする請求項１８に記載の水晶共振器と制御回路との集積構造。
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