JP7122229B2 - 半導体装置及びそれを用いた電力変換装置 - Google Patents
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Description
実施例1に係る炭化珪素半導体装置の構造について図1を用いて説明する。図1は複数のSiCパワーMISFETが搭載された半導体チップの要部上面図である。
実施例1による炭化珪素半導体装置の製造方法について、以下図面を用いて工程順に説明する。図8は実施例1における半導体装置の製造方法を説明する工程図である。
工程P1ではエピタキシャル層(ドリフト層)を形成する。まず、図9に示すように、n+型の4H-SiC基板107を用意する。n+型のSiC基板107には、n型不純物が導入されている。このn型不純物は、例えば窒素(N)であり、このn型不純物の不純物濃度は、例えば1×1018~1×1021cm-3の範囲である。また、n+型のSiC基板107は珪素面と炭素面と異方性のある極性面を有しており、本実施の形態においてはn+型のSiC基板107の表面は(0001)珪素面とするが、炭素面の利用をなんら制限するものではない。
工程P2では各種不純物を注入する。図9に示すように、n+型のSiC基板107の裏面(第2主面)から所定の深さ(第7深さL7)を有して、n+型のSiC基板107の裏面にn+型のドレイン領域108を形成する。n+型のドレイン領域108の不純物濃度は、例えば1×1019~1×1021cm-3の範囲である。
工程P3では活性化アニールを行う。マスクM15を除去した後、図示は省略するが、SiCエピタキシャル基板の表面上および裏面上に、例えばプラズマCVD法により炭素(C)膜を堆積する。炭素(C)膜の厚さは、例えば0.03μm程度である。この炭素(C)膜により、SiCエピタキシャル基板の表面および裏面を被覆した後、SiCエピタキシャル基板に1500℃以上の温度で2~3分間程度の熱処理を施す。これにより、SiCエピタキシャル基板にイオン注入した各不純物の活性化を行う。熱処理後に、炭素(C)膜を、例えば酸素プラズマ処理により除去する。
工程P4ではトレンチを形成する。図14は並列接続されたSiCパワーMISFETの要部上面図、図15Aは、図14のトレンチが形成されている領域を通る線分AA’における要部断面図、図15Bは図14のトレンチが形成されていない領域を通る線分BB’の要部断面図である。図15A、図15Bに示すように、マスクM16を絶縁膜、例えば酸化珪素膜で形成する。マスクM16の厚さは、のちの工程で形成するゲート絶縁膜110より厚い方が好ましく、例えば0.01~4μm程度である。マスクM16には、後の工程においてトレンチ106が形成される領域に開口部分が設けられている(図15A)。以降の工程は、図14の線分AA’における要部断面図である図16~図24を参照して説明する。
工程P5ではゲートスタックを形成する。図17に示すように、エピタキシャル層101の表面とトレンチ106表面および厚い絶縁膜117表面上に、等方的な堆積法によってゲート絶縁膜110を形成する。ゲート絶縁膜110は底面135及び側面133aで均一な膜厚となる。ゲート絶縁膜110は、例えば熱CVD法により形成されたSiO2膜からなる。ゲート絶縁膜110の厚さは、例えば0.005~0.15μm程度である。なお、ゲート絶縁膜110はトレンチの底部のみ選択的に厚くしても良く、その場合は例えば炭素面を基板主面に採用し、熱酸化によってゲート絶縁膜110を形成するとよい。絶縁膜117の膜厚はゲート絶縁膜110の膜厚以下でも良いが、より厚い方が好ましい。具体的には、絶縁膜117の膜厚が、ゲート絶縁膜110の膜厚の3倍以上あれば効果的に絶縁膜電界を低減することができる。
工程P6では各種電極を形成する。図20に示すように、ボディ層102の表面上に、ゲート電極111およびゲート絶縁膜110を覆うように、例えばプラズマCVD法により層間絶縁膜112を形成する。
実施例2による炭化珪素半導体装置の製造方法について、要点のみ、図28を用いて説明する。
実施例4による炭化珪素半導体装置の製造方法について説明する。図示は省略するが、実施例1あるいは2あるいは3において、p型の電位固定層430を形成する際に、p型の電位固定層430と同じマスクを用いてn型の不純物をp型の電位固定層より高エネルギーのイオン注入することによって実現される。
実施例5による炭化珪素半導体装置の製造方法について実施例1との相違点を説明する。
実施例6による炭化珪素半導体装置の製造方法については、実施例1において、p型の電位固定層630形成時のマスクの開口部をストライプ型から島型に変更することで実現できる。p型の電位固定層630のトレンチ長手方向と垂直な方向のピッチはトレンチ606のピッチと等しいことが好ましいが、例えば倍周期にしても良い。また、p型の電位固定層630のトレンチ長手方向と垂直な方向の幅は例えば0.3μm~1.0μmの範囲である。
Claims (13)
- 第1導電型のSiC基板と、
前記SiC基板の第1主面に形成され、前記SiC基板の不純物濃度よりも低い不純物濃度を有する第1導電型のエピタキシャル層と、
前記SiC基板の前記第1主面に対向する第2主面に形成されるドレイン領域と、
前記エピタキシャル層に形成される第2導電型の第1及び第2のボディ層と、
前記第1のボディ層に形成される第1導電型の第1のソース領域と、
前記第2のボディ層に形成される第1導電型の第2のソース領域と、
前記第1及び前記第2のボディ層に挟まれた前記エピタキシャル層であるJFET領域と前記第1のボディ層とに接し、前記エピタキシャル層の不純物濃度よりも高い不純物濃度を有する第1導電型の第1の第1領域と、
前記JFET領域と前記第2のボディ層とに接し、前記エピタキシャル層の不純物濃度よりも高い第1導電型の第2の第1領域と、
前記JFET領域に形成される第2導電型の第2領域と、
前記第1のソース領域、前記第1のボディ層及び前記第1の第1領域に延在して形成される第1のトレンチと、
前記第2のソース領域、前記第2のボディ層及び前記第2の第1領域に延在して形成される第2のトレンチと、
前記第1のトレンチ及び前記第2のトレンチの内壁に形成される絶縁膜と、
前記第1のトレンチ及び前記第2のトレンチの前記絶縁膜上に形成されるゲート電極とを有し、
前記第1及び前記第2の第1領域、前記JFET領域及び前記第2領域を覆うように、第2導電型の第3領域を有する半導体装置。 - 請求項1において、
前記第1及び前記第2のボディ層、前記第1及び前記第2のソース領域、前記第1及び前記第2の第1領域は、平面視においてストライプパターンを有し、
前記第1のトレンチ及び前記第2のトレンチを通る直線は前記ストライプパターンの長手方向と交差する半導体装置。 - 請求項1において、
前記第2領域は、前記第1及び前記第2の第1領域よりも深く形成されている半導体装置。 - 請求項1において、
前記第2領域の直下に、前記エピタキシャル層の不純物濃度よりも高い不純物濃度を有する第1導電型の第4領域を有する半導体装置。 - 請求項2において、
前記第2領域は、前記ストライプパターンの長手方向に延在するストライプパターンを有する半導体装置。 - 第1導電型のSiC基板と、
前記SiC基板の第1主面に形成され、前記SiC基板の不純物濃度よりも低い不純物濃度を有する第1導電型のエピタキシャル層と、
前記SiC基板の前記第1主面に対向する第2主面に形成されるドレイン領域と、
前記エピタキシャル層に形成される第2導電型の第1及び第2のボディ層と、
前記第1のボディ層に形成される第1導電型の第1のソース領域と、
前記第2のボディ層に形成される第1導電型の第2のソース領域と、
前記第1及び前記第2のボディ層に挟まれた前記エピタキシャル層であるJFET領域と前記第1のボディ層とに接し、前記エピタキシャル層の不純物濃度よりも高い不純物濃度を有する第1導電型の第1の第1領域と、
前記JFET領域と前記第2のボディ層とに接し、前記エピタキシャル層の不純物濃度よりも高い第1導電型の第2の第1領域と、
前記JFET領域に形成される第2導電型の第2領域と、
前記第1のソース領域、前記第1のボディ層及び前記第1の第1領域に延在して形成される第1のトレンチと、
前記第2のソース領域、前記第2のボディ層及び前記第2の第1領域に延在して形成される第2のトレンチと、
前記第1のトレンチ及び前記第2のトレンチの内壁に形成される絶縁膜と、
前記第1のトレンチ及び前記第2のトレンチの前記絶縁膜上に形成されるゲート電極とを有し、
前記第1及び前記第2のボディ層、前記第1及び前記第2のソース領域、前記第1及び前記第2の第1領域は、平面視においてストライプパターンを有し、
前記第1のトレンチ及び前記第2のトレンチを通る直線は前記ストライプパターンの長手方向と交差し、
前記第2領域は、前記第1のトレンチ及び前記第2のトレンチに挟まれる領域に、平面視において島状に形成される半導体装置。 - 請求項1において、
前記第1のボディ層に形成され、前記第1のボディ層の不純物濃度よりも高い不純物濃度を有する第2導電型の第1の第5領域と、
前記第2のボディ層に形成され、前記第2のボディ層の不純物濃度よりも高い不純物濃度を有する第2導電型の第2の第5領域と、
前記第1のソース領域、前記第1の第5領域、前記第2のソース領域、及び前記第2の第5領域を接続するソース電極とを有する半導体装置。 - 請求項7において、
前記第2領域は、前記ソース電極と接続される半導体装置。 - 請求項8において、
前記ソース電極は、前記第2領域周辺の前記JFET領域と接する半導体装置。 - 電源電位と、
基準電位と、
負荷入力電位と、
前記電源電位と前記負荷入力電位との間に接続される第1のスイッチング素子と、
前記基準電位と前記負荷入力電位との間に接続される第2のスイッチング素子と、
前記第1のスイッチング素子及び前記第2のスイッチング素子を制御する制御回路とを有し、
前記第1のスイッチング素子及び前記第2のスイッチング素子として、請求項1~9のいずれか1項に記載の半導体装置を用いる電力変換装置。 - 請求項10において、
前記第1のスイッチング素子に、逆並列に接続される第1のダイオードと、
前記第2のスイッチング素子に、逆並列に接続される第2のダイオードとを有する電力変換装置。 - 直流電力を交流電力に変換する電力変換装置と、
前記電力変換装置により駆動されるモータとを有し、
前記電力変換装置として、請求項10に記載の電力変換装置を用いるモータシステム。 - 車輪と、
前記車輪に接続される駆動軸とを有し、
請求項12に記載のモータシステムにより前記駆動軸に動力を入出力可能とされる車両。
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