JP7122119B2 - light emitting diode - Google Patents

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Description

本発明は、発光ダイオードおよびトンネル接合層の製造方法に関する。 The present invention relates to light emitting diodes and methods for fabricating tunnel junction layers.

ｐ型不純物を含むｐ型半導体層とｎ型不純物を含むｎ型半導体層との間に、ｐ型半導体層およびｎ型半導体層よりもバンドギャップが小さい活性層を挟み込んでなる発光ダイオードが、広く用いられている。 A light-emitting diode in which an active layer having a bandgap smaller than that of the p-type semiconductor layer and the n-type semiconductor layer is sandwiched between a p-type semiconductor layer containing p-type impurities and an n-type semiconductor layer containing n-type impurities is widely used. used.

特許文献１には、ｐ型半導体層と活性層（放射生成層）とｎ型半導体層とを含み且つインコヒーレントな光を放射する第１放射生成活性層と、ｐ型半導体層と活性層（放射生成層）とｎ型半導体層とを含み且つ第１放射生成活性層と類似の波長の光を放射する第２放射生成活性層とを、垂直に重ね合わせて配置するとともに、第１放射生成活性層と第２放射生成活性層との間にトンネル接合層を形成してなる発光ダイオードが記載されている。 Patent Document 1 discloses a first radiation-generating active layer that includes a p-type semiconductor layer, an active layer (radiation-generating layer), and an n-type semiconductor layer and emits incoherent light, a p-type semiconductor layer, and an active layer ( a second radiation-generating active layer comprising a radiation-generating layer) and an n-type semiconductor layer and emitting light of a wavelength similar to that of the first radiation-generating active layer, arranged in vertical superimposition, and the first radiation-generating active layer comprising: A light emitting diode is described comprising a tunnel junction layer formed between an active layer and a second radiation-producing active layer.

特表２００９－５２２７５５号公報Japanese translation of PCT publication No. 2009-522755

ここで、複数の発光部を、トンネル接合部を介して積層する構成を採用した場合、トンネル接合部を介して直列接続される複数の発光部に順方向電流を流すことができるようになるため、複数の発光部のそれぞれを発光させることが可能になる。
しかしながら、このような構成を採用した場合、それぞれの発光部から出力される光の一部を、発光ダイオードの外部に取り出すことができず、発光ダイオードの発光出力が低下することがあった。
本発明は、トンネル接合部を介して複数の発光部を積層してなる発光ダイオードの発光出力を向上させることを目的とする。 Here, when a configuration in which a plurality of light emitting units are stacked via a tunnel junction is adopted, a forward current can flow through the plurality of light emitting units connected in series via the tunnel junction. , it is possible to cause each of the plurality of light emitting units to emit light.
However, when such a configuration is adopted, part of the light output from each light emitting portion cannot be extracted to the outside of the light emitting diode, and the light emitting output of the light emitting diode may decrease.
SUMMARY OF THE INVENTION An object of the present invention is to improve the light output of a light-emitting diode in which a plurality of light-emitting portions are stacked via a tunnel junction.

本発明の発光ダイオードは、化合物半導体とｐ型不純物とを含む第１ｐ型層と、化合物半導体とｎ型不純物とを含む第１ｎ型層と、化合物半導体を含むとともに当該第１ｐ型層と当該第１ｎ型層とに挟まれた第１活性層とを有する第１発光部と、化合物半導体とｐ型不純物とを含む第２ｐ型層と、化合物半導体とｎ型不純物とを含む第２ｎ型層と、化合物半導体を含むとともに当該第２ｐ型層と当該第２ｎ型層とに挟まれた第２活性層とを有し、前記第１発光部と同一波長で発光する第２発光部と、ＡｌｘＧａ１－ｘＡｓ（０＜ｘ≦０．３）とｐ型不純物とを含み、前記第１ｐ型層に対峙する第３ｐ型層と、（ＡｌｘＧａ１－ｘ）ｙＩｎ１－ｙＰ（０≦ｘ≦０．２， ０．４≦ｙ≦０．６）とｎ型不純物とを含み、前記第２ｎ型層に対峙する第３ｎ型層とを有し、前記第１発光部と前記第２発光部とに挟まれるとともに当該第３ｐ型層と当該第３ｎ型層とでトンネル接合を形成するトンネル接合部とを備え、前記第３ｐ型層は、前記第１ｐ型層よりも膜厚が小さく、且つバンドギャップが小さく、前記トンネル接合部は、前記第３ｐ型層と前記第３ｎ型層との境界部に設けられ、ｎ型不純物を当該第３ｎ型層よりも高い濃度で含む高濃度ｎ型不純物含有層をさらに有し、前記高濃度ｎ型不純物含有層は、前記第３ｎ型層および前記第３ｐ型層よりも薄いことを特徴とする。
このような発光ダイオードにおいて、前記高濃度ｎ型不純物含有層におけるｎ型不純物の濃度が、１×１０２０ｃｍ－３以上１×１０２１ｃｍ－３以下であることを特徴とすることができる。
さらにまた、前記第３ｎ型層におけるｎ型不純物の濃度は、前記第２ｎ型層と対峙する側よりも前記第３ｐ型層と対峙する側が高いことを特徴とすることができる。
また、前記第３ｐ型層におけるｐ型不純物の濃度は、前記第１ｐ型層と対峙する側よりも前記第３ｎ型層と対峙する側が高いことを特徴とすることができる。
さらに、前記第１活性層および前記第２活性層は、ともに、井戸層と障壁層とを含む単一量子井戸構造または多重量子井戸構造を有しており、前記井戸層は、（ＡｌｘＧａ１－ｘ）ｙＩｎ１－ｙＡｓｚＰ１－ｚ（０≦ｘ≦０．２，０．７≦ｙ≦１．０，０．７≦ｚ≦１．０）で構成され、前記障壁層は、ＡｌｘＧａ１－ｘＡｓｚＰ１－ｚ（０≦ｘ≦０．３，０．７≦ｚ≦１．０）で構成されることを特徴とすることができる。
さらにまた、前記第１ｐ型層、前記第２ｐ型層および前記第３ｐ型層は、ｐ型不純物としてそれぞれＣを含んでおり、前記第１ｎ型層、前記第２ｎ型層および前記第３ｎ型層は、ｎ型不純物としてそれぞれＴｅを含んでいることを特徴とすることができる。
また、前記第３ｎ型層は、前記第２ｎ型層よりも膜厚が小さく、且つバンドギャップが小さいことを特徴とすることができる。 A light emitting diode of the present invention includes a first p-type layer containing a compound semiconductor and a p-type impurity, a first n-type layer containing a compound semiconductor and an n-type impurity, and a compound semiconductor, the first p-type layer and the first p-type layer. a first light emitting portion having a first active layer sandwiched between 1 n-type layers; a second p-type layer containing a compound semiconductor and p-type impurities; and a second n-type layer containing a compound semiconductor and n-type impurities. a second light emitting portion including a compound semiconductor and having a second active layer sandwiched between the second p-type layer and the second n-type layer and emitting light at the same wavelength as the first light emitting portion ; a third p-type layer containing Ga 1-x As ( 0<x≦0.3 ) and a p-type impurity and facing the first p-type layer; (Al x Ga 1-x ) y In 1-y P (0≤x≤0.2, 0.4≤y≤0.6) and a third n-type layer containing an n-type impurity and facing the second n-type layer; a tunnel junction portion sandwiched between the second light emitting portion and forming a tunnel junction with the third p-type layer and the third n-type layer, wherein the third p-type layer is thicker than the first p-type layer; It has a small thickness and a small bandgap, and the tunnel junction is provided at a boundary between the third p-type layer and the third n-type layer and contains n-type impurities at a higher concentration than the third n-type layer. A high-concentration n-type impurity containing layer is further provided, and the high-concentration n-type impurity containing layer is thinner than the third n-type layer and the third p-type layer.
In such a light-emitting diode, the concentration of the n-type impurity in the high-concentration n-type impurity containing layer can be 1×10 20 cm −3 or more and 1×10 21 cm −3 or less.
Furthermore, the concentration of the n-type impurity in the third n-type layer may be higher on the side facing the third p-type layer than on the side facing the second n-type layer.
Further, the p-type impurity concentration in the third p-type layer may be higher on the side facing the third n-type layer than on the side facing the first p-type layer.
Further, both the first active layer and the second active layer have a single quantum well structure or a multiple quantum well structure including well layers and barrier layers, and the well layers are made of (Al x Ga 1-x ) y In 1-y As z P 1-z (0≤x≤0.2, 0.7≤y≤1.0, 0.7≤z≤1.0), and the barrier The layer may be characterized by being composed of Al x Ga 1-x As z P 1-z (0≦x≦0.3, 0.7≦z≦1.0).
Furthermore, the first p-type layer, the second p-type layer and the third p-type layer each contain C as a p-type impurity, and the first n-type layer, the second n-type layer and the third n-type layer can be characterized in that each contains Te as an n-type impurity.
Further, the third n-type layer can be characterized by having a smaller film thickness and a smaller bandgap than the second n-type layer.

また、他の観点から捉えると、本発明の発光ダイオードは、Ａｌ、ＧａおよびＡｓとｐ型不純物とを含む第１ｐ型層と、Ａｌ、ＧａおよびＡｓとｎ型不純物とを含む第１ｎ型層と、ＩＩＩ－Ｖ族半導体を含むとともに当該第１ｐ型層と当該第１ｎ型層とに挟まれた第１活性層とを有する第１発光部と、Ａｌ、ＧａおよびＡｓとｐ型不純物とを含む第２ｐ型層と、Ａｌ、ＧａおよびＡｓとｎ型不純物とを含む第２ｎ型層と、ＩＩＩ－Ｖ族半導体を含むとともに当該第２ｐ型層と当該第２ｎ型層とに挟まれた第２活性層とを有し、前記第１発光部と同一波長で発光する第２発光部と、Ａｌ、ＧａおよびＡｓとｐ型不純物とを含み、前記第１ｐ型層に対峙する第３ｐ型層と、Ｇａ、ＩｎおよびＰとｎ型不純物とを含み、前記第２ｎ型層に対峙する第３ｎ型層とを有し、前記第１発光部と前記第２発光部とに挟まれるとともに当該第３ｐ型層と当該第３ｎ型層とでトンネル接合を形成するトンネル接合部とを備え、前記第３ｐ型層は、前記第１ｐ型層よりも膜厚が小さく、且つバンドギャップが小さく、前記トンネル接合部は、前記第３ｐ型層と前記第３ｎ型層との境界部に設けられ、ｎ型不純物を当該第３ｎ型層よりも高い濃度で含む高濃度ｎ型不純物含有層をさらに有し、前記高濃度ｎ型不純物含有層は、前記第３ｎ型層および前記第３ｐ型層よりも薄いことを特徴とする。
このような発光ダイオードにおいて、前記第３ｎ型層は、前記第３ｐ型層よりもバンドギャップが大きいことを特徴とすることができる。
また、前記第１ｐ型層および前記第２ｎ型層は、不純物を除いて共通の組成を有することを特徴とすることができる。
さらに、前記第３ｐ型層および前記第３ｎ型層は、それぞれが直接遷移型半導体で構成されることを特徴とすることができる。
さらにまた、前記第３ｎ型層におけるｎ型不純物の濃度が、１×１０２０ｃｍ－３以上１×１０２１ｃｍ－３以下であることを特徴とすることができる。
また、前記第３ｎ型層は、前記第２ｎ型層よりも膜厚が小さく、且つバンドギャップが小さいことを特徴とすることができる。 From another point of view, the light emitting diode of the present invention comprises a first p-type layer containing Al, Ga and As and p-type impurities, and a first n-type layer containing Al, Ga and As and n-type impurities. a first light emitting portion including a III-V group semiconductor and having a first active layer sandwiched between the first p-type layer and the first n-type layer; and Al, Ga, As, and p-type impurities. a second n-type layer containing Al, Ga and As and n-type impurities; and a third group III-V semiconductor sandwiched between the second p-type layer and the second n-type layer. a second light emitting portion having two active layers and emitting light at the same wavelength as the first light emitting portion; and a third p-type layer containing Al, Ga and As and p-type impurities and facing the first p-type layer. and a third n-type layer that contains Ga, In, P, and n-type impurities and faces the second n-type layer, and is sandwiched between the first light-emitting portion and the second light-emitting portion and the third n-type layer. a tunnel junction portion forming a tunnel junction with a 3p-type layer and the third n-type layer , wherein the third p-type layer has a smaller film thickness and a smaller bandgap than the first p-type layer, and the tunnel the junction further includes a high-concentration n-type impurity containing layer provided at a boundary between the third p-type layer and the third n-type layer and containing n-type impurities at a higher concentration than the third n-type layer; The high-concentration n-type impurity containing layer is thinner than the third n-type layer and the third p-type layer.
In such a light-emitting diode, the third n-type layer may have a bandgap larger than that of the third p-type layer.
Also, the first p-type layer and the second n-type layer may have a common composition except impurities.
Further, the third p-type layer and the third n-type layer may each be composed of a direct transition semiconductor.
Furthermore, the density of the n-type impurity in the third n-type layer is 1×10 20 cm −3 or more and 1×10 21 cm −3 or less.
Further, the third n-type layer can be characterized by having a smaller film thickness and a smaller bandgap than the second n-type layer.

また、他の観点から捉えると、本発明は、有機気相成長法を用いたトンネル接合層の製造方法であって、前記トンネル接合層の積層対象となる化合物半導体層に対し、ＩＩＩ族元素を含む第１原料ガスと、Ｖ族元素を含む第２原料ガスと、第１の導電型のドーパントを含む第３原料ガスとを供給する第１工程と、前記第１原料ガス、前記第２原料ガスおよび前記第３原料ガスの供給を停止し、前記第１の導電型とは逆の第２の導電型を示すドーパントを含む第４原料ガスを供給する第２工程と、前記第４原料ガスの供給を継続するとともに、ＩＩＩ族元素を含む第５原料ガスと、Ｖ族元素を含む第６原料ガスとをさらに供給する第３工程とを有している。
このようなトンネル接合層の製造方法において、前記第１原料ガスは、ＩＩＩ族元素としてＡｌおよびＧａを含み、前記第２原料ガスは、Ｖ族元素としてＡｓを含み、前記第３原料ガスは、第１の導電型のドーパントとしてＣを含み、前記第４原料ガスは、第２の導電型のドーパントとしてＴｅを含み、前記第５原料ガスは、ＩＩＩ族元素としてＧａおよびＩｎを含み、前記第６原料ガスは、Ｖ族元素としてＰを含むことを特徴とすることができる。
また、前記トンネル接合層の積層対象となる化合物半導体層は、Ａｌ、ＧａおよびＡｓを含んでいることを特徴とすることができる。
さらに、前記第１工程では、前記第３原料ガスの流量を時間の経過とともに増大させ、前記第３工程では、前記第４原料ガスの流量を時間の経過とともに減少させることを特徴とすることができる。
さらにまた、前記第１工程を開始する前に、前記トンネル接合層の積層対象の温度を１００℃～１５０℃低下させ、前記第３工程が終了した後に、当該トンネル接合層が形成された当該積層対象の温度を１００℃～１５０℃上昇させることを特徴とすることができる。 From another point of view, the present invention provides a method for manufacturing a tunnel junction layer using an organic vapor phase epitaxy method, wherein a group III element is added to a compound semiconductor layer to be stacked for the tunnel junction layer. a first source gas containing a group V element, a second source gas containing a group V element, and a third source gas containing a dopant of a first conductivity type; a second step of stopping the supply of the gas and the third source gas and supplying a fourth source gas containing a dopant exhibiting a second conductivity type opposite to the first conductivity type; and a third step of further supplying a fifth source gas containing the group III element and a sixth source gas containing the group V element.
In such a tunnel junction layer manufacturing method, the first raw material gas contains Al and Ga as group III elements, the second raw material gas contains As as a group V element, and the third raw material gas contains: C is included as a first conductivity type dopant, the fourth source gas includes Te as a second conductivity type dopant, the fifth source gas includes Ga and In as Group III elements, and the 6 source gas can be characterized by containing P as a group V element.
Further, the compound semiconductor layer to be stacked with the tunnel junction layer may contain Al, Ga and As.
Furthermore, in the first step, the flow rate of the third source gas is increased over time, and in the third step, the flow rate of the fourth source gas is decreased over time. can.
Furthermore, before starting the first step, the temperature of the object to be laminated with the tunnel junction layer is lowered by 100° C. to 150° C., and after the completion of the third step, the lamination in which the tunnel junction layer is formed It can be characterized by raising the temperature of the object by 100°C to 150°C.

本発明によれば、トンネル接合部を介して複数の発光部を積層してなる発光ダイオードの発光出力を向上させることができる。 According to the present invention, it is possible to improve the light emission output of a light-emitting diode in which a plurality of light-emitting portions are stacked via tunnel junctions.

本実施の形態が適用される半導体層形成基板の断面構成を示す図である。It is a figure which shows the cross-sectional structure of the semiconductor layer formation board|substrate with which this Embodiment is applied. 半導体層形成基板におけるトンネル接合層の周辺の構造を説明するための図である。FIG. 4 is a diagram for explaining the structure around the tunnel junction layer in the semiconductor layer forming substrate; 半導体層形成基板の製造方法を説明するためのフローチャートである。4 is a flow chart for explaining a method of manufacturing a semiconductor layer formed substrate; トンネル接合層の製造方法を説明するためのタイミングチャートである。4 is a timing chart for explaining a method of manufacturing a tunnel junction layer; 発光素子層を含む半導体発光素子の断面構成を示す図である。It is a figure which shows the cross-sectional structure of the semiconductor light-emitting device containing a light-emitting-element layer. 半導体発光素子の製造方法を説明するためのフローチャートである。4 is a flow chart for explaining a method for manufacturing a semiconductor light emitting device; 実施例１および比較例の半導体発光素子の順方向電流と発光出力との関係を示す図である。FIG. 2 is a diagram showing the relationship between the forward current and the light emission output of the semiconductor light emitting devices of Example 1 and Comparative Example; 実施例１、２の半導体発光素子の発光出力および順方向電圧の関係を示す図である。FIG. 2 is a diagram showing the relationship between light output and forward voltage of the semiconductor light emitting devices of Examples 1 and 2; （ａ）、（ｂ）は実施例１、３のトンネル接合層のＴＥＭ写真である。(a) and (b) are TEM photographs of tunnel junction layers of Examples 1 and 3. FIG. 実施例１、３の半導体発光素子の順方向電圧の関係を示す図である。3 is a diagram showing the relationship of forward voltages of the semiconductor light emitting devices of Examples 1 and 3. FIG. 実施例１、３のトンネル接合層の二次イオン質量分析（ＳＩＭＳ）の結果を示す図である。FIG. 4 is a diagram showing the results of secondary ion mass spectroscopy (SIMS) of tunnel junction layers of Examples 1 and 3;

以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。なお、以下の説明で参照する図面における各部の大きさや厚さ等は、実際の寸法とは異なっている場合がある。また、以下では、３元素以上で構成されるＩＩＩ－Ｖ族半導体に関し、各元素の組成比を省略した形（例えば「ＡｌＧａＩｎＡｓＰ」など）で記述する場合がある。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. Note that the size, thickness, etc. of each part in the drawings referred to in the following description may differ from the actual dimensions. In the following, III-V semiconductors composed of three or more elements may be described by omitting the composition ratio of each element (for example, "AlGaInAsP").

＜半導体層形成基板の構成＞
図１は、本実施の形態が適用される半導体層形成基板１の断面構成を示す図である。
この半導体層形成基板１は、成長基板１ａと、成長基板１ａ上に複数の半導体層を積層してなり、通電により発光する発光素子層１０とを備えている。なお、詳細は後述するが、この発光素子層１０は、それぞれがｐｎ接合を有する複数の発光層（発光ダイオード）を積み重ねてなり、これら発光層間には、トンネル効果により逆方向（ｎ型層からｐ型層）に電流を流すトンネル接合層（トンネルダイオード）を設けてなる、所謂ダブルスタック型の発光ダイオードとして機能する。 <Structure of Semiconductor Layer Forming Substrate>
FIG. 1 is a diagram showing a cross-sectional configuration of a semiconductor layer forming substrate 1 to which the present embodiment is applied.
The semiconductor layer forming substrate 1 includes a growth substrate 1a and a light emitting element layer 10 which is formed by laminating a plurality of semiconductor layers on the growth substrate 1a and which emits light when an electric current is applied. Although details will be described later, the light-emitting element layer 10 is formed by stacking a plurality of light-emitting layers (light-emitting diodes) each having a pn junction. It functions as a so-called double-stacked light-emitting diode in which a tunnel junction layer (tunnel diode) for passing current is provided in a p-type layer).

［成長基板］
本実施の形態において、成長基板１ａは、化合物半導体（ＩＩＩ－Ｖ族半導体）の単結晶で構成される。この種の成長基板１ａとしては、ＧａＡｓやＩｎＰ等を例示することができる。 [Growth substrate]
In this embodiment, the growth substrate 1a is composed of a single crystal of a compound semiconductor (III-V group semiconductor). GaAs, InP, and the like can be exemplified as this type of growth substrate 1a.

［発光素子層］
発光素子層１０は、成長基板１ａに積層されるｎ型コンタクト層１１と、ｎ型コンタクト層１１に積層される第１発光層１２と、第１発光層１２に積層されるトンネル接合層１３と、トンネル接合層１３に積層される第２発光層１４と、第２発光層１４に積層されるｐ型コンタクト層１５とを有している。以下では、発光素子層１０の構成要素について、順番に説明を行う。 [Light emitting element layer]
The light-emitting element layer 10 includes an n-type contact layer 11 stacked on the growth substrate 1a, a first light-emitting layer 12 stacked on the n-type contact layer 11, and a tunnel junction layer 13 stacked on the first light-emitting layer 12. , a second light-emitting layer 14 stacked on the tunnel junction layer 13 and a p-type contact layer 15 stacked on the second light-emitting layer 14 . Below, the constituent elements of the light emitting element layer 10 will be described in order.

（ｎ型コンタクト層）
電子をキャリアとするｎ型コンタクト層１１は、図示しないｎ電極（負電極部３０：後述する図５参照）を設けるための層である。本実施の形態のｎ型コンタクト層１１は、成長基板１ａの表面（成長面）と格子整合する化合物半導体（ＩＩＩ－Ｖ族半導体）で構成される。 (n-type contact layer)
The n-type contact layer 11, which uses electrons as carriers, is a layer for providing an n-electrode (negative electrode portion 30: see FIG. 5 described later) (not shown). The n-type contact layer 11 of the present embodiment is composed of a compound semiconductor (III-V group semiconductor) that lattice-matches the surface (growth surface) of the growth substrate 1a.

そして、ｎ型コンタクト層１１には、ｎ型不純物がドープされていることが好ましく、ｎ型不純物を５×１０１７～２×１０１９ｃｍ－３の濃度で含有すると、抵抗の上昇を抑制できるとともに結晶性の劣化を招きにくいという点で好ましい。ここで、ｎ型不純物としては、特に限定されないが、例えばＴｅ、ＳｉあるいはＳｅ等が挙げられる。 The n-type contact layer 11 is preferably doped with an n-type impurity. When the n-type impurity is contained at a concentration of 5×10 17 to 2×10 19 cm −3 , an increase in resistance can be suppressed. In addition, it is preferable in that the deterioration of crystallinity is less likely to occur. Here, the n-type impurity is not particularly limited, but examples thereof include Te, Si, Se, and the like.

（第１発光層）
第１発光部の一例としての第１発光層１２は、所謂ダブルヘテロ接合および量子井戸構造を有し、通電により発光する層である。 (First light emitting layer)
The first light-emitting layer 12 as an example of the first light-emitting portion is a layer that has a so-called double heterojunction and quantum well structure and emits light when energized.

本実施の形態の第１発光層１２は、ｎ型コンタクト層１１に積層される第１ｎ型クラッド層１２１と、第１ｎ型クラッド層１２１に積層される第１活性層１２２と、第１活性層１２２に積層される第１ｐ型クラッド層１２３とを有している。また、第１活性層１２２は、複数の第１井戸層１２２１と複数の第１障壁層１２２２とを、交互に積層した構造を有している。 The first light emitting layer 12 of the present embodiment includes a first n-type clad layer 121 laminated on the n-type contact layer 11, a first active layer 122 laminated on the first n-type clad layer 121, and a first active layer 122 and a first p-type cladding layer 123 stacked on the first p-type cladding layer 123 . The first active layer 122 has a structure in which a plurality of first well layers 1221 and a plurality of first barrier layers 1222 are alternately laminated.

〔第１ｎ型クラッド層〕
第１ｎ型層の一例としての第１ｎ型クラッド層１２１は、第１ｐ型クラッド層１２３とともに、第１活性層１２２へのキャリア（正孔および電子）の注入および閉じ込めを行う層である。本実施の形態の第１ｎ型クラッド層１２１は、ｎ型コンタクト層１１と格子整合する化合物半導体（ＩＩＩ－Ｖ族半導体）で構成される。 [First n-type clad layer]
The first n-type clad layer 121 as an example of the first n-type layer is a layer that injects and confines carriers (holes and electrons) into the first active layer 122 together with the first p-type clad layer 123 . The first n-type cladding layer 121 of the present embodiment is composed of a compound semiconductor (III-V group semiconductor) lattice-matched to the n-type contact layer 11 .

ここで、第１ｎ型クラッド層１２１は、ｎ型コンタクト層１１よりも、バンドギャップが大きいことが好ましい。 Here, the first n-type cladding layer 121 preferably has a bandgap larger than that of the n-type contact layer 11 .

そして、第１ｎ型クラッド層１２１には、ｎ型不純物がドープされていることが好ましく、ｎ型不純物を５×１０１７～１×１０１９ｃｍ－３の濃度で含有すると、量子井戸構造を有する第１活性層１２２へのキャリア注入効果を得やすくなるとともに、第１ｎ型クラッド層１２１内でのキャリアによる光吸収を減らせるという点で好ましい。このとき、第１ｎ型クラッド層１２１は、ｎ型コンタクト層１１と同じｎ型不純物を含んでいることが好ましい。 The first n-type cladding layer 121 is preferably doped with an n-type impurity. When the n-type impurity is contained at a concentration of 5×10 17 to 1×10 19 cm −3 , it has a quantum well structure. This is preferable in that the effect of injecting carriers into the first active layer 122 can be easily obtained and light absorption by carriers in the first n-type cladding layer 121 can be reduced. At this time, the first n-type cladding layer 121 preferably contains the same n-type impurity as the n-type contact layer 11 .

〔第１活性層〕
第１活性層１２２は、電子および正孔の再結合により発光する層である。また、本実施の形態の第１活性層１２２は、第１井戸層１２２１と第１障壁層１２２２とを交互に重ね合わせた、所謂多重量子井戸構造（ＭＱＷ）を有する層となっている。なお、第１活性層１２２（第１井戸層１２２１および第１障壁層１２２２）は、基本的に、ｎ型不純物およびｐ型不純物を含まない。ただし、製造時に、第１ｎ型クラッド層１２１からｎ型不純物が拡散してきたり、第１ｐ型クラッド層１２３からｐ型不純物が拡散してきたりすることがあり得る。 [First active layer]
The first active layer 122 is a layer that emits light by recombination of electrons and holes. Further, the first active layer 122 of the present embodiment is a layer having a so-called multiple quantum well structure (MQW) in which the first well layers 1221 and the first barrier layers 1222 are alternately laminated. Note that the first active layer 122 (the first well layer 1221 and the first barrier layer 1222) basically does not contain n-type impurities and p-type impurities. However, during manufacturing, n-type impurities may diffuse from the first n-type clad layer 121 and p-type impurities may diffuse from the first p-type clad layer 123 .

｛第１井戸層｝
井戸層の一例としての第１井戸層１２２１は、隣接する２つの第１障壁層１２２２によって挟み込まれる層である。ただし、この例において、図中最も下側（第１ｎ型クラッド層１２１側）に位置する第１井戸層１２２１は、第１ｎ型クラッド層１２１と第１障壁層１２２２とによって挟み込まれる。また、この例において、図中最も上側（第１ｐ型クラッド層１２３側）に位置する第１井戸層１２２１は、第１ｐ型クラッド層１２３と第１障壁層１２２２とによって挟み込まれる。したがって、この例において、第１井戸層１２２１の層数は、第１障壁層１２２２の層数よりも１層だけ多い。本実施の形態の第１井戸層１２２１は、第１ｎ型クラッド層１２１および第１ｐ型クラッド層１２３と格子整合する化合物半導体（ＩＩＩ－Ｖ族半導体）で構成される。そして、第１井戸層１２２１には、（ＡｌｘＧａ１－ｘ）ｙＩｎ１－ｙＡｓｚＰ１－ｚ（０≦ｘ≦０．２，０．７≦ｙ≦１．０，０．７≦ｚ≦１．０）を用いることが好ましい。また、第１井戸層１２２１には、直接遷移型の化合物半導体（ＩＩＩ－Ｖ族半導体）を用いることが好ましい。 {First well layer}
A first well layer 1221 as an example of a well layer is a layer sandwiched between two adjacent first barrier layers 1222 . However, in this example, the first well layer 1221 located on the lowermost side (first n-type cladding layer 121 side) in the drawing is sandwiched between the first n-type cladding layer 121 and the first barrier layer 1222 . Also, in this example, the first well layer 1221 located on the uppermost side (first p-type clad layer 123 side) in the drawing is sandwiched between the first p-type clad layer 123 and the first barrier layer 1222 . Therefore, in this example, the number of layers of the first well layers 1221 is one more than the number of layers of the first barrier layers 1222 . The first well layer 1221 of the present embodiment is composed of a compound semiconductor (III-V group semiconductor) that lattice-matches the first n-type cladding layer 121 and the first p-type cladding layer 123 . The first well layer 1221 contains (Al x Ga 1-x ) y In 1-y As z P 1-z (0≤x≤0.2, 0.7≤y≤1.0, 0. 7≤z≤1.0) is preferably used. Further, it is preferable to use a direct transition type compound semiconductor (III-V group semiconductor) for the first well layer 1221 .

ここで、第１井戸層１２２１は、第１ｎ型クラッド層１２１および第１ｐ型クラッド層１２３よりも、膜厚が小さいことが好ましい。また、第１井戸層１２２１は、第１ｎ型クラッド層１２１および第１ｐ型クラッド層１２３よりも、バンドギャップが小さいことが好ましい。 Here, the thickness of the first well layer 1221 is preferably smaller than that of the first n-type clad layer 121 and the first p-type clad layer 123 . Also, the first well layer 1221 preferably has a smaller bandgap than the first n-type cladding layer 121 and the first p-type cladding layer 123 .

｛第１障壁層｝
障壁層の一例としての第１障壁層１２２２は、自身に隣接する第１障壁層１２２２とともに第１井戸層１２２１を挟み込む層である。本実施の形態の第１障壁層１２２２は、第１井戸層１２２１と格子整合する化合物半導体（ＩＩＩ－Ｖ族半導体）で構成される。そして、第１障壁層１２２２には、ＡｌｘＧａ１－ｘＡｓｚＰ１－ｚ（０≦ｘ≦０．３，０．７≦ｚ≦１．０）を用いることが好ましい。また、第１障壁層１２２２には、直接遷移型の化合物半導体（ＩＩＩ－Ｖ族半導体）を用いることが好ましい。 {First barrier layer}
The first barrier layer 1222 as an example of a barrier layer is a layer sandwiching the first well layer 1221 with the adjacent first barrier layer 1222 . The first barrier layer 1222 of this embodiment is composed of a compound semiconductor (III-V group semiconductor) lattice-matched to the first well layer 1221 . It is preferable to use Al x Ga 1-x As z P 1-z (0≦x≦0.3, 0.7≦z≦1.0) for the first barrier layer 1222 . Further, it is preferable to use a direct transition type compound semiconductor (III-V group semiconductor) for the first barrier layer 1222 .

ここで、第１障壁層１２２２は、第１ｎ型クラッド層１２１および第１ｐ型クラッド層１２３よりも、膜厚が小さいことが好ましい。また、第１障壁層１２２２は、第１井戸層１２２１よりも、膜厚が大きいことが好ましい。さらに、第１障壁層１２２２は、第１ｎ型クラッド層１２１および第１ｐ型クラッド層１２３よりも、バンドギャップが小さいことが好ましい。さらにまた、第１障壁層１２２２は、第１井戸層１２２１よりも、バンドギャップが大きいことが好ましい。 Here, the thickness of the first barrier layer 1222 is preferably smaller than that of the first n-type clad layer 121 and the first p-type clad layer 123 . Also, the first barrier layer 1222 preferably has a thickness larger than that of the first well layer 1221 . Furthermore, first barrier layer 1222 preferably has a smaller bandgap than first n-type clad layer 121 and first p-type clad layer 123 . Furthermore, the first barrier layer 1222 preferably has a larger bandgap than the first well layer 1221 .

〔第１ｐ型クラッド層〕
第１ｐ型層あるいは化合物半導体層の一例としての第１ｐ型クラッド層１２３は、第１ｎ型クラッド層１２１とともに、第１活性層１２２へのキャリアの注入および閉じ込めを行う層である。本実施の形態の第１ｐ型クラッド層１２３は、第１井戸層１２２１と格子整合する化合物半導体（ＩＩＩ－Ｖ族半導体）で構成される。 [First p-type clad layer]
The first p-type clad layer 123 as an example of a first p-type layer or a compound semiconductor layer is a layer that injects and confines carriers into the first active layer 122 together with the first n-type clad layer 121 . The first p-type cladding layer 123 of this embodiment is composed of a compound semiconductor (III-V group semiconductor) lattice-matched to the first well layer 1221 .

ここで、第１ｐ型クラッド層１２３は、第１ｎ型クラッド層１２１と、膜厚を同じにすることが好ましい。また、第１ｐ型クラッド層１２３は、第１ｎ型クラッド層１２１と、バンドギャップを同じにすることが好ましい。 Here, the first p-type clad layer 123 preferably has the same film thickness as the first n-type clad layer 121 . Also, the first p-type clad layer 123 preferably has the same bandgap as the first n-type clad layer 121 .

そして、第１ｐ型クラッド層１２３には、ｐ型不純物がドープされていることが好ましく、ｐ型不純物を１×１０１７～５×１０１８ｃｍ－３の濃度で含有すると、量子井戸構造を有する第１活性層１２２へのキャリア注入効果を得やすくなるとともに、第１ｐ型クラッド層１２３内でのキャリアによる光吸収を減らせるという点で好ましい。ここで、ｐ不純物としては、特に限定されないが、例えばＣ、ＭｇあるいはＺｎ等が挙げられる。このとき、第１ｐ型クラッド層１２３のｐ型不純物の濃度は、第１ｎ型クラッド層１２１のｎ型不純物の濃度よりも低くすることが好ましい。また、第１ｐ型クラッド層１２３は、第１ｎ型クラッド層１２１と、含まれる不純物を除いて同組成とすることが好ましい。 The first p-type cladding layer 123 is preferably doped with a p-type impurity. When the p-type impurity is contained at a concentration of 1×10 17 to 5×10 18 cm −3 , it has a quantum well structure. This is preferable in that the effect of injecting carriers into the first active layer 122 can be easily obtained and light absorption by carriers in the first p-type cladding layer 123 can be reduced. Here, the p-impurity is not particularly limited, but examples thereof include C, Mg, Zn, and the like. At this time, the p-type impurity concentration of the first p-type clad layer 123 is preferably lower than the n-type impurity concentration of the first n-type clad layer 121 . Also, the first p-type clad layer 123 preferably has the same composition as the first n-type clad layer 121 except for impurities contained therein.

（トンネル接合層）
トンネル接合部の一例としてのトンネル接合層１３は、第１発光層１２と第２発光層１４とを接続する層である。また、トンネル接合層１３は、自身を介して直列に接続された第１発光層１２および第２発光層１４に、自身のトンネル接合を利用して、第２発光層１４側から第１発光層１２側に向かう順方向電流を流すための層である。 (tunnel junction layer)
A tunnel junction layer 13 as an example of a tunnel junction is a layer that connects the first light emitting layer 12 and the second light emitting layer 14 . In addition, the tunnel junction layer 13 connects the first light emitting layer 12 and the second light emitting layer 14 connected in series through itself to the first light emitting layer 14 from the second light emitting layer 14 side using its own tunnel junction. It is a layer for passing a forward current toward the 12 side.

トンネル接合層１３は、第１発光層１２の第１ｐ型クラッド層１２３に積層されるｐ型トンネル層１３１と、第２発光層１４の第２ｎ型クラッド層１４１（詳細は後述する）の積層対象となるｎ型トンネル層１３３とを有している。また、トンネル接合層１３は、ｐ型トンネル層１３１とｎ型トンネル層１３３との間に設けられた、高濃度ｎ型不純物含有層１３２をさらに有している。したがって、本実施の形態のトンネル接合層１３は、第１ｐ型クラッド層１２３に積層されるｐ型トンネル層１３１と、ｐ型トンネル層１３１に積層される高濃度ｎ型不純物含有層１３２と、高濃度ｎ型不純物含有層１３２に積層されるｎ型トンネル層１３３と有していることになる。 The tunnel junction layer 13 is a stack object of the p-type tunnel layer 131 stacked on the first p-type clad layer 123 of the first light-emitting layer 12 and the second n-type clad layer 141 of the second light-emitting layer 14 (details will be described later). It has an n-type tunnel layer 133 that becomes Tunnel junction layer 13 further has high-concentration n-type impurity containing layer 132 provided between p-type tunnel layer 131 and n-type tunnel layer 133 . Therefore, the tunnel junction layer 13 of the present embodiment includes the p-type tunnel layer 131 stacked on the first p-type cladding layer 123, the high-concentration n-type impurity containing layer 132 stacked on the p-type tunnel layer 131, It has an n-type tunnel layer 133 stacked on the high-concentration n-type impurity containing layer 132 .

〔ｐ型トンネル層〕
第３ｐ型層の一例としてのｐ型トンネル層１３１は、ｎ型トンネル層１３３および高濃度ｎ型不純物含有層１３２とともに、トンネル接合を形成する層である。本実施の形態のｐ型トンネル層１３１は、第１ｐ型クラッド層１２３と格子整合する、少なくともＧａ（ＩＩＩ族元素）およびＡｓ（Ｖ族元素）を含む化合物半導体（ＩＩＩ－Ｖ族半導体）で構成される。そして、ｐ型トンネル層１３１には、ＡｌｘＧａ１－ｘＡｓ（０≦ｘ≦０．３）を用いることが好ましい。また、ｐ型トンネル層１３１には、直接遷移型の化合物半導体（ＩＩＩ－Ｖ族半導体）を用いることが好ましい。 [p-type tunnel layer]
The p-type tunnel layer 131 as an example of the third p-type layer is a layer forming a tunnel junction together with the n-type tunnel layer 133 and the high-concentration n-type impurity containing layer 132 . The p-type tunnel layer 131 of the present embodiment is composed of a compound semiconductor (III-V group semiconductor) containing at least Ga (group III element) and As (group V element) lattice-matched to the first p-type cladding layer 123. be done. It is preferable to use Al x Ga 1-x As (0≦x≦0.3) for the p-type tunnel layer 131 . Further, it is preferable to use a direct transition type compound semiconductor (III-V group semiconductor) for the p-type tunnel layer 131 .

ここで、ｐ型トンネル層１３１は、第１発光層１２の第１ｐ型クラッド層１２３よりも、膜厚が小さいことが好ましい。また、ｐ型トンネル層１３１は、第１発光層１２の第１ｐ型クラッド層１２３よりも、バンドギャップが小さいことが好ましい。 Here, the p-type tunnel layer 131 preferably has a smaller film thickness than the first p-type cladding layer 123 of the first light emitting layer 12 . Also, the p-type tunnel layer 131 preferably has a smaller bandgap than the first p-type cladding layer 123 of the first light emitting layer 12 .

そして、ｐ型トンネル層１３１には、ｐ型不純物がドープされている。ここで、ｐ型トンネル層１３１は、第１発光層１２の第１ｐ型クラッド層１２３と同じｐ型不純物を含んでいることが好ましい。また、ｐ型トンネル層１３１のｐ型不純物の濃度は、第１発光層１２の第１ｐ型クラッド層１２３のｐ型不純物の濃度よりも高いことが好ましい。 The p-type tunnel layer 131 is doped with p-type impurities. Here, the p-type tunnel layer 131 preferably contains the same p-type impurity as the first p-type cladding layer 123 of the first light emitting layer 12 . Also, the p-type impurity concentration of the p-type tunnel layer 131 is preferably higher than the p-type impurity concentration of the first p-type cladding layer 123 of the first light emitting layer 12 .

〔ｎ型トンネル層〕
第３ｎ型層の一例としてのｎ型トンネル層１３３は、ｐ型トンネル層１３１および高濃度ｎ型不純物含有層１３２とともにトンネル接合を形成する層である。本実施の形態のｎ型トンネル層１３３は、ｐ型トンネル層１３１と格子整合する、少なくともＧａ、Ｉｎ（ＩＩＩ族元素）およびＰ（Ｖ族元素）を含む化合物半導体（ＩＩＩ－Ｖ族半導体）で構成される。そして、ｎ型トンネル層１３３には、（ＡｌｘＧａ１－ｘ）ｙＩｎ１－ｙＰ（０≦ｘ≦０．２， ０．４≦ｙ≦０．６）を用いることが好ましい。また、ｎ型トンネル層１３３には、直接遷移型の化合物半導体（ＩＩＩ－Ｖ族半導体）を用いることが好ましい。 [n-type tunnel layer]
The n-type tunnel layer 133 as an example of the third n-type layer is a layer forming a tunnel junction together with the p-type tunnel layer 131 and the high-concentration n-type impurity containing layer 132 . The n-type tunnel layer 133 of the present embodiment is a compound semiconductor (III-V group semiconductor) containing at least Ga, In (group III element), and P (group V element) lattice-matched to the p-type tunnel layer 131. Configured. (Al x Ga 1-x ) y In 1-y P (0≦x≦0.2, 0.4≦y≦0.6) is preferably used for the n-type tunnel layer 133 . Further, it is preferable to use a direct transition type compound semiconductor (III-V group semiconductor) for the n-type tunnel layer 133 .

ここで、ｎ型トンネル層１３３は、ｐ型トンネル層１３１よりも、膜厚が小さいことが好ましい。また、ｎ型トンネル層１３３は、ｐ型トンネル層１３１よりも、バンドギャップが大きいことが好ましい。 Here, the n-type tunnel layer 133 preferably has a smaller film thickness than the p-type tunnel layer 131 . Also, the n-type tunnel layer 133 preferably has a larger bandgap than the p-type tunnel layer 131 .

そして、ｎ型トンネル層１３３には、ｎ型不純物がドープされている。ここで、ｎ型トンネル層１３３は、第１発光層１２の第１ｎ型クラッド層１２１と同じｎ型不純物を含んでいることが好ましい。また、ｎ型トンネル層１３３のｎ型不純物の濃度は、第２発光層１４の第２ｎ型クラッド層１４１（詳細は後述する）のｎ型不純物の濃度よりも高いことが好ましい。さらに、ｎ型トンネル層１３３のｎ型不純物の濃度は、ｐ型トンネル層１３１のｐ型不純物の濃度よりも低いことが好ましい。 The n-type tunnel layer 133 is doped with an n-type impurity. Here, the n-type tunnel layer 133 preferably contains the same n-type impurity as the first n-type cladding layer 121 of the first light emitting layer 12 . Also, the n-type impurity concentration of the n-type tunnel layer 133 is preferably higher than the n-type impurity concentration of the second n-type cladding layer 141 (details will be described later) of the second light emitting layer 14 . Furthermore, the n-type impurity concentration of the n-type tunnel layer 133 is preferably lower than the p-type impurity concentration of the p-type tunnel layer 131 .

〔高濃度ｎ型不純物含有層〕
高濃度ｎ型不純物含有層１３２は、ｐ型トンネル層１３１とｎ型トンネル層１３３との間に介在して、トンネル接合層１３の電気的な抵抗を低下させるための層である。本実施の形態の高濃度ｎ型不純物含有層１３２は、ｐ型トンネル層１３１およびｎ型トンネル層１３３のぞれぞれと格子整合する、ＩＩＩ－Ｖ族半導体で構成される。そして、高濃度ｎ型不純物含有層１３２には、ＩＩＩ族元素としてＧａおよびＩｎが、Ｖ族元素としてＡｓおよびＰが、それぞれ含まれ得る。また、高濃度ｎ型不純物含有層１３２には、直接遷移型の化合物半導体（ＩＩＩ－Ｖ族半導体）を用いることが好ましい。 [High-concentration n-type impurity containing layer]
High-concentration n-type impurity containing layer 132 is a layer interposed between p-type tunnel layer 131 and n-type tunnel layer 133 to reduce electrical resistance of tunnel junction layer 13 . The high-concentration n-type impurity containing layer 132 of the present embodiment is composed of a III-V group semiconductor lattice-matched to each of the p-type tunnel layer 131 and the n-type tunnel layer 133 . The high-concentration n-type impurity containing layer 132 may contain Ga and In as group III elements, and As and P as group V elements, respectively. Further, it is preferable to use a direct transition type compound semiconductor (III-V group semiconductor) for the high-concentration n-type impurity containing layer 132 .

ここで、高濃度ｎ型不純物含有層１３２は、ｐ型トンネル層１３１よりも、膜厚が小さいことが好ましい。また、高濃度ｎ型不純物含有層１３２は、ｎ型トンネル層１３３よりも、膜厚が小さいことが好ましい。 Here, the high-concentration n-type impurity containing layer 132 preferably has a smaller film thickness than the p-type tunnel layer 131 . Also, the high-concentration n-type impurity containing layer 132 preferably has a smaller film thickness than the n-type tunnel layer 133 .

そして、高濃度ｎ型不純物含有層１３２には、ｎ型不純物がドープされている。ここで、高濃度ｎ型不純物含有層１３２は、ｎ型トンネル層１３３と同じｎ型不純物を含んでいることが好ましい。また、高濃度ｎ型不純物含有層１３２のｎ型不純物の濃度は、ｎ型トンネル層１３３のｎ型不純物の濃度よりも高い。さらに、高濃度ｎ型不純物含有層１３２のｎ型不純物の濃度は、ｐ型トンネル層１３１のｐ型不純物の濃度よりも高い。そして、順方向電圧の低減を図るという観点からすれば、高濃度ｎ型不純物含有層１３２のｎ型不純物の濃度は、１×１０２０ｃｍ－３以上１×１０２１ｃｍ－３以下であることが好ましい。 The high-concentration n-type impurity containing layer 132 is doped with n-type impurities. Here, the high-concentration n-type impurity containing layer 132 preferably contains the same n-type impurity as the n-type tunnel layer 133 . Also, the n-type impurity concentration of the high-concentration n-type impurity containing layer 132 is higher than the n-type impurity concentration of the n-type tunnel layer 133 . Furthermore, the n-type impurity concentration of the high-concentration n-type impurity containing layer 132 is higher than the p-type impurity concentration of the p-type tunnel layer 131 . From the viewpoint of reducing the forward voltage, the n-type impurity concentration of the high-concentration n-type impurity containing layer 132 should be 1×10 20 cm −3 or more and 1×10 21 cm −3 or less. is preferred.

なお、ここでは、ｐ型トンネル層１３１とｎ型トンネル層１３３との間に、高濃度ｎ型不純物含有層１３２が存在する場合を例として説明を行ったが、これに限られない。例えばｎ型トンネル層１３３自身が、高濃度（例えば１×１０２０ｃｍ－３以上１×１０２１ｃｍ－３以下）のｎ型不純物を含むものとなっていてもよい。 Here, the case where the high-concentration n-type impurity containing layer 132 exists between the p-type tunnel layer 131 and the n-type tunnel layer 133 has been described as an example, but the present invention is not limited to this. For example, the n-type tunnel layer 133 itself may contain a high-concentration (for example, 1×10 20 cm −3 or more and 1×10 21 cm −3 or less) n-type impurity.

（第２発光層）
第２発光部の一例としての第２発光層１４は、所謂ダブルヘテロ接合および量子井戸構造を有し、通電により発光する層である。本実施の形態において、第２発光層１４は、第１発光層１２と同一波長で発光する。なお、本実施の形態における同一波長は、例えば第２発光層１４の発光波長におけるピーク波長が、第１発光層１２の発光波長におけるピーク波長に対し、±１０ｎｍ（より好ましくは±５ｎｍ）の範囲内にあることをいう。したがって、第１発光層１２および第２発光層１４のそれぞれの発光波長のピーク波長が、完全に一致している必要はない。 (Second light emitting layer)
The second light-emitting layer 14 as an example of the second light-emitting portion is a layer that has a so-called double heterojunction and quantum well structure and emits light when energized. In this embodiment, the second light-emitting layer 14 emits light at the same wavelength as the first light-emitting layer 12 . The same wavelength in the present embodiment is, for example, the range where the peak wavelength of the emission wavelength of the second light emitting layer 14 is ±10 nm (more preferably ±5 nm) with respect to the peak wavelength of the light emission wavelength of the first light emitting layer 12. It means something inside. Therefore, the peak wavelengths of the emission wavelengths of the first light-emitting layer 12 and the second light-emitting layer 14 do not need to match completely.

また、第１発光層１２および第２発光層１４の発光波長については、特に制限されるものではないが、赤色領域から近赤外領域の範囲であることが好ましく、近赤外領域の範囲であることがより好ましい。 Further, the emission wavelengths of the first light-emitting layer 12 and the second light-emitting layer 14 are not particularly limited, but are preferably in the range from the red region to the near-infrared region. It is more preferable to have

ここで、第２発光層１４は、第１発光層１２と異なる構造（材料、組成、厚さ、不純物濃度等）を採用してもかまわないが、より容易に、第２発光層１４の発光波長を第１発光層１２の発光波長に近づけるという観点からすれば、第２発光層１４の構造を、第１発光層１２の構造と共通化することが好ましい。以下では、第２発光層１４の構造を、第１発光層１２の構造と共通化した場合を例として説明を行う。 Here, the second light-emitting layer 14 may adopt a structure (material, composition, thickness, impurity concentration, etc.) different from that of the first light-emitting layer 12. From the viewpoint of bringing the wavelength closer to the emission wavelength of the first light emitting layer 12 , it is preferable to share the structure of the second light emitting layer 14 with that of the first light emitting layer 12 . An example in which the structure of the second light-emitting layer 14 and the structure of the first light-emitting layer 12 are shared will be described below.

本実施の形態の第２発光層１４は、ｎ型トンネル層１３３に積層される第２ｎ型クラッド層１４１と、第２ｎ型クラッド層１４１に積層される第２活性層１４２と、第２活性層１４２に積層される第２ｐ型クラッド層１４３とを有している。また、第２活性層１４２は、複数の第２井戸層１４２１と複数の第２障壁層１４２２とを、交互に積層した構造を有している。 The second light emitting layer 14 of the present embodiment includes a second n-type clad layer 141 laminated on the n-type tunnel layer 133, a second active layer 142 laminated on the second n-type clad layer 141, and a second active layer 142 and a second p-type clad layer 143 stacked thereon. The second active layer 142 has a structure in which a plurality of second well layers 1421 and a plurality of second barrier layers 1422 are alternately laminated.

〔第２ｎ型クラッド層〕
第２ｎ型層の一例としての第２ｎ型クラッド層１４１は、第２ｐ型クラッド層１４３とともに、第２活性層１４２へのキャリア（正孔および電子）の注入および閉じ込めを行う層である。本実施の形態の第２ｎ型クラッド層１４１は、トンネル接合層１３のｎ型トンネル層１３３と格子整合する化合物半導体（ＩＩＩ－Ｖ族半導体）で構成される。 [Second n-type clad layer]
The second n-type clad layer 141 as an example of the second n-type layer is a layer that injects and confines carriers (holes and electrons) into the second active layer 142 together with the second p-type clad layer 143 . The second n-type cladding layer 141 of the present embodiment is composed of a compound semiconductor (III-V group semiconductor) lattice-matched with the n-type tunnel layer 133 of the tunnel junction layer 13 .

ここで、第２ｎ型クラッド層１４１は、トンネル接合層１３のｎ型トンネル層１３３よりも、膜厚が大きいことが好ましい。また、第２ｎ型クラッド層１４１は、トンネル接合層１３のｎ型トンネル層１３３よりも、バンドギャップが大きいことが好ましい。 Here, the second n-type cladding layer 141 preferably has a film thickness greater than that of the n-type tunnel layer 133 of the tunnel junction layer 13 . Also, the second n-type cladding layer 141 preferably has a larger bandgap than the n-type tunnel layer 133 of the tunnel junction layer 13 .

そして、第２ｎ型クラッド層１４１には、ｎ型不純物がドープされていることが好ましく、ｎ型不純物を５×１０１７～１×１０１９ｃｍ－３の濃度で含有すると、量子井戸構造を有する第２活性層１４２へのキャリア注入効果を得やすくなるとともに、第２ｎ型クラッド層１４１内でのキャリアによる光吸収を減らせるという点で好ましい。このとき、第２ｎ型クラッド層１４１は、トンネル接合層１３のｎ型トンネル層１３３と同じｎ型不純物を含んでいることが好ましい。また、第２ｎ型クラッド層１４１のｎ型不純物の濃度は、トンネル接合層１３のｎ型トンネル層１３３のｎ型不純物の濃度よりも低いことが好ましい。さらに、第２ｎ型クラッド層１４１は、第１ｎ型クラッド層１２１と、同組成とすることが好ましい。さらにまた、第２ｎ型クラッド層１４１は、第１ｐ型クラッド層１２３と、含まれる不純物を除いて同組成とすることが好ましい。 The second n-type cladding layer 141 is preferably doped with an n-type impurity. When the n-type impurity is contained at a concentration of 5×10 17 to 1×10 19 cm −3 , it has a quantum well structure. This is preferable in that the effect of carrier injection into the second active layer 142 can be easily obtained and light absorption by carriers in the second n-type cladding layer 141 can be reduced. At this time, the second n-type cladding layer 141 preferably contains the same n-type impurity as the n-type tunnel layer 133 of the tunnel junction layer 13 . Also, the n-type impurity concentration of the second n-type cladding layer 141 is preferably lower than the n-type impurity concentration of the n-type tunnel layer 133 of the tunnel junction layer 13 . Furthermore, the second n-type clad layer 141 preferably has the same composition as the first n-type clad layer 121 . Furthermore, the second n-type clad layer 141 preferably has the same composition as the first p-type clad layer 123 except for impurities contained therein.

〔第２活性層〕
第２活性層１４２は、電子および正孔の再結合により発光する層である。また、本実施の形態の第２活性層１４２は、第２井戸層１４２１と第２障壁層１４２２とを交互に重ね合わせた、所謂多重量子井戸構造（ＭＱＷ）を有する層となっている。なお、第２活性層１４２（第２井戸層１４２１および第２障壁層１４２２）も、基本的に、ｎ型不純物およびｐ型不純物を含まない。ただし、製造時に、第２ｎ型クラッド層１４１からｎ型不純物が拡散してきたり、第２ｐ型クラッド層１４３からｐ型不純物が拡散してきたりすることがあり得る。 [Second active layer]
The second active layer 142 is a layer that emits light by recombination of electrons and holes. Further, the second active layer 142 of the present embodiment is a layer having a so-called multiple quantum well structure (MQW) in which the second well layers 1421 and the second barrier layers 1422 are alternately laminated. The second active layer 142 (the second well layer 1421 and the second barrier layer 1422) also basically does not contain n-type impurities and p-type impurities. However, during manufacturing, n-type impurities may diffuse from the second n-type cladding layer 141 and p-type impurities may diffuse from the second p-type cladding layer 143 .

｛第２井戸層｝
井戸層の一例としての第２井戸層１４２１は、隣接する２つの第２障壁層１４２２によって挟み込まれる層である。ただし、この例において、図中最も下側（第２ｎ型クラッド層１４１側）に位置する第２井戸層１４２１は、第２ｎ型クラッド層１４１と第２障壁層１４２２とによって挟み込まれる。また、この例において、図中最も上側（第２ｐ型クラッド層１４３側）に位置する第２井戸層１４２１は、第２ｐ型クラッド層１４３と第２障壁層１４２２とによって挟み込まれる。したがって、この例において、第２井戸層１４２１の層数は、第２障壁層１４２２の層数よりも１層だけ多い。本実施の形態の第２井戸層１４２１は、第２ｎ型クラッド層１４１および第２ｐ型クラッド層１４３と格子整合する化合物半導体（ＩＩＩ－Ｖ族半導体）で構成される。そして、第２井戸層１４２１には、（ＡｌｘＧａ１－ｘ）ｙＩｎ１－ｙＡｓｚＰ１－ｚ（０≦ｘ≦０．２，０．７≦ｙ≦１．０，０．７≦ｚ≦１．０）を用いることが好ましい。また、第２井戸層１４２１には、直接遷移型の化合物半導体（ＩＩＩ－Ｖ族半導体）を用いることが好ましい。 {Second well layer}
A second well layer 1421 as an example of a well layer is a layer sandwiched between two adjacent second barrier layers 1422 . However, in this example, the second well layer 1421 located on the lowermost side (on the second n-type clad layer 141 side) in the drawing is sandwiched between the second n-type clad layer 141 and the second barrier layer 1422 . In this example, the second well layer 1421 located on the uppermost side (on the second p-type cladding layer 143 side) in the figure is sandwiched between the second p-type cladding layer 143 and the second barrier layer 1422 . Therefore, in this example, the number of layers of the second well layers 1421 is one more than the number of layers of the second barrier layers 1422 . The second well layer 1421 of this embodiment is composed of a compound semiconductor (III-V group semiconductor) that lattice-matches the second n-type cladding layer 141 and the second p-type cladding layer 143 . Then, the second well layer 1421 contains (Al x Ga 1-x ) y In 1-y As z P 1-z (0≦x≦0.2, 0.7≦y≦1.0, 0. 7≤z≤1.0) is preferably used. Further, it is preferable to use a direct transition type compound semiconductor (III-V group semiconductor) for the second well layer 1421 .

ここで、第２井戸層１４２１は、第２ｎ型クラッド層１４１および第２ｐ型クラッド層１４３よりも、膜厚が小さいことが好ましい。また、第２井戸層１４２１は、第２ｎ型クラッド層１４１および第２ｐ型クラッド層１４３よりも、バンドギャップが小さいことが好ましい。そして、第２井戸層１４２１は、第１井戸層１２２１と共通の構成とすることが好ましい。 Here, the thickness of the second well layer 1421 is preferably smaller than that of the second n-type clad layer 141 and the second p-type clad layer 143 . Also, the second well layer 1421 preferably has a smaller bandgap than the second n-type clad layer 141 and the second p-type clad layer 143 . It is preferable that the second well layer 1421 and the first well layer 1221 have the same structure.

｛第２障壁層｝
障壁層の一例としての第２障壁層１４２２は、自身に隣接する第２障壁層１４２２とともに第２井戸層１４２１を挟み込む層である。本実施の形態の第２障壁層１４２２は、第２井戸層１４２１と格子整合する化合物半導体（ＩＩＩ－Ｖ族半導体）で構成される。そして、第２障壁層１４２２には、ＡｌｘＧａ１－ｘＡｓｚＰ１－ｚ（０≦ｘ≦０．３，０．７≦ｚ≦１．０）を用いることが好ましい。また、第２障壁層１４２２には、直接遷移型の化合物半導体（ＩＩＩ－Ｖ族半導体）を用いることが好ましい。 {Second barrier layer}
The second barrier layer 1422 as an example of a barrier layer is a layer sandwiching the second well layer 1421 with the adjacent second barrier layer 1422 . The second barrier layer 1422 of this embodiment is composed of a compound semiconductor (III-V group semiconductor) lattice-matched to the second well layer 1421 . It is preferable to use Al x Ga 1-x As z P 1-z (0≦x≦0.3, 0.7≦z≦1.0) for the second barrier layer 1422 . Further, it is preferable to use a direct transition type compound semiconductor (III-V group semiconductor) for the second barrier layer 1422 .

ここで、第２障壁層１４２２は、第２ｎ型クラッド層１４１および第２ｐ型クラッド層１４３よりも、膜厚が小さいことが好ましい。また、第２障壁層１４２２は、第２井戸層１４２１よりも、膜厚が大きいことが好ましい。さらに、第２障壁層１４２２は、第２ｎ型クラッド層１４１および第２ｐ型クラッド層１４３よりも、バンドギャップが小さいことが好ましい。さらにまた、第２障壁層１４２２は、第２井戸層１４２１よりも、バンドギャップが大きいことが好ましい。そして、第２障壁層１４２２は、第１障壁層１２２２と共通の構成とすることが好ましい。 Here, the thickness of the second barrier layer 1422 is preferably smaller than that of the second n-type clad layer 141 and the second p-type clad layer 143 . Moreover, it is preferable that the second barrier layer 1422 has a film thickness larger than that of the second well layer 1421 . Furthermore, second barrier layer 1422 preferably has a smaller bandgap than second n-type clad layer 141 and second p-type clad layer 143 . Furthermore, the second barrier layer 1422 preferably has a bandgap larger than that of the second well layer 1421 . The second barrier layer 1422 preferably has the same structure as the first barrier layer 1222 .

〔第２ｐ型クラッド層〕
第２ｐ型層の一例としての第２ｐ型クラッド層１４３は、第２ｎ型クラッド層１４１とともに、第２活性層１４２へのキャリアの注入および閉じ込めを行う層である。本実施の形態の第２ｐ型クラッド層１４３は、第２井戸層１４２１と格子整合する化合物半導体（ＩＩＩ－Ｖ族半導体）で構成される。 [Second p-type clad layer]
The second p-type clad layer 143 as an example of the second p-type layer is a layer that injects and confines carriers into the second active layer 142 together with the second n-type clad layer 141 . The second p-type cladding layer 143 of this embodiment is composed of a compound semiconductor (III-V group semiconductor) lattice-matched to the second well layer 1421 .

ここで、第２ｐ型クラッド層１４３は、第２ｎ型クラッド層１４１と、膜厚を同じにすることが好ましい。また、第２ｐ型クラッド層１４３は、第２ｎ型クラッド層１４１と、バンドギャップを同じにすることが好ましい。 Here, it is preferable that the second p-type clad layer 143 and the second n-type clad layer 141 have the same film thickness. Moreover, the second p-type clad layer 143 preferably has the same bandgap as the second n-type clad layer 141 .

そして、第２ｐ型クラッド層１４３には、ｐ型不純物がドープされていることが好ましく、ｐ型不純物を１×１０１７～５×１０１８ｃｍ－３の濃度で含有すると、量子井戸構造を有する第２活性層１４２へのキャリア注入効果を得やすくなるとともに、第２ｐ型クラッド層１４３内でのキャリアによる光吸収を減らせるという点で好ましい。このとき、第２ｐ型クラッド層１４３は、第１ｐ型クラッド層１２３と同じｐ型不純物を含んでいることが好ましい。また、第２ｐ型クラッド層１４３のｐ型不純物の濃度は、第２ｎ型クラッド層１４１のｎ型不純物の濃度よりも低くすることが好ましい。また、第２ｐ型クラッド層１４３は、第２ｎ型クラッド層１４１と、含まれる不純物を除いて同組成とすることが好ましい。 The second p-type cladding layer 143 is preferably doped with a p-type impurity. When the p-type impurity is contained at a concentration of 1×10 17 to 5×10 18 cm −3 , it has a quantum well structure. This is preferable in that the effect of carrier injection into the second active layer 142 can be easily obtained and light absorption by carriers in the second p-type cladding layer 143 can be reduced. At this time, the second p-type clad layer 143 preferably contains the same p-type impurities as the first p-type clad layer 123 . In addition, the p-type impurity concentration of the second p-type clad layer 143 is preferably lower than the n-type impurity concentration of the second n-type clad layer 141 . Moreover, the second p-type clad layer 143 preferably has the same composition as that of the second n-type clad layer 141 except for impurities contained therein.

（ｐ型コンタクト層）
正孔をキャリアとするｐ型コンタクト層１５は、図示しないｐ電極（正電極部２０：後述する図５参照）を設けるための層である。本実施の形態のｐ型コンタクト層１５は、第２ｐ型クラッド層１４３と格子整合する化合物半導体（ＩＩＩ－Ｖ族半導体）で構成される。 (p-type contact layer)
The p-type contact layer 15 using holes as carriers is a layer for providing a p-electrode (not shown) (positive electrode portion 20: see FIG. 5 described later). The p-type contact layer 15 of this embodiment is composed of a compound semiconductor (III-V group semiconductor) lattice-matched to the second p-type cladding layer 143 .

ここで、ｐ型コンタクト層１５は、第２ｐ型クラッド層１４３よりも、膜厚が大きいことが好ましい。また、ｐ型コンタクト層１５は、第２ｐ型クラッド層１４３よりも、バンドギャップが小さいことが好ましい。 Here, the p-type contact layer 15 preferably has a thickness larger than that of the second p-type clad layer 143 . Also, the p-type contact layer 15 preferably has a smaller bandgap than the second p-type cladding layer 143 .

そして、ｐ型コンタクト層１５には、ｐ型不純物がドープされていることが好ましく、ｐ型不純物を５×１０１７～２×１０１９ｃｍ－３の濃度で含有すると、抵抗の上昇を抑制できるとともに結晶性の劣化を招きにくいという点で好ましい。また、ｐ型コンタクト層１５は、第２ｐ型クラッド層１４３と同じｐ型不純物を含んでいることが好ましい。さらに、ｐ型コンタクト層１５のｐ型不純物の濃度は、第２ｐ型クラッド層１４３のｐ型不純物の濃度よりも、高くすることが好ましい。 The p-type contact layer 15 is preferably doped with a p-type impurity. When the p-type impurity is contained at a concentration of 5×10 17 to 2×10 19 cm −3 , an increase in resistance can be suppressed. In addition, it is preferable in that the deterioration of crystallinity is less likely to occur. Also, the p-type contact layer 15 preferably contains the same p-type impurity as the second p-type cladding layer 143 . Furthermore, the p-type impurity concentration of the p-type contact layer 15 is preferably higher than the p-type impurity concentration of the second p-type cladding layer 143 .

＜トンネル接合層の構成＞
図２は、図１に示すトンネル接合層１３周辺の構造を説明するための図である。図２において、上段はトンネル接合層１３の層構成を、中段はトンネル接合層１３内の不純物の濃度（ドーパント濃度）分布の第１の例を、下段はトンネル接合層１３内の不純物の濃度（ドーパント濃度）分布の第２の例を、それぞれ示している。 <Structure of Tunnel Junction Layer>
FIG. 2 is a diagram for explaining the structure around the tunnel junction layer 13 shown in FIG. In FIG. 2, the upper part shows the layer structure of the tunnel junction layer 13, the middle part shows a first example of the impurity concentration (dopant concentration) distribution in the tunnel junction layer 13, and the lower part shows the impurity concentration (dopant concentration) in the tunnel junction layer 13. A second example of dopant concentration) distribution is shown respectively.

［厚さの関係］
まず、図中上段に示すように、トンネル接合層１３において、ｐ型トンネル層１３１の厚さをｐ型トンネル層厚さｔａとし、高濃度ｎ型不純物含有層１３２の厚さをｎ型高濃度層厚さｔｂとし、ｎ型トンネル層１３３の厚さをｎ型トンネル層厚さｔｃとしたとき、これらは、ｔｂ＜ｔａ、ｔｂ＜ｔｃの関係を有していることが望ましい。 [Relationship of thickness]
First, as shown in the upper part of FIG. When the thickness of the n-type tunnel layer 133 is tb and the thickness of the n-type tunnel layer 133 is tc, it is desirable that these have the relationships of tb<ta and tb<tc.

［不純物の濃度の関係］
また、図中上段に示すように、トンネル接合層１３において、ｐ型トンネル層１３１にはｐ型不純物（図中では（ｐ）と表記）が、高濃度ｎ型不純物含有層１３２およびｎ型トンネル層１３３にはそれぞれｎ型不純物（図中では（ｎ）と表記）が、それぞれ添加されている。そして、図中中段および下段に示すように、高濃度ｎ型不純物含有層１３２におけるｎ型不純物の濃度は、ｎ型トンネル層１３３におけるｎ型不純物の濃度よりも高くなっていることが望ましい。また、図中中段および下段に示すように、ｐ型トンネル層１３１におけるｐ型不純物の濃度（ドーパント濃度）は、ｎ型トンネル層１３３におけるｎ型不純物の濃度（ドーパント濃度）よりも高くなっていることが望ましい。 [Relationship of Impurity Concentration]
As shown in the upper part of the figure, in the tunnel junction layer 13, the p-type tunnel layer 131 contains p-type impurities (denoted as (p) in the figure), the high-concentration n-type impurity containing layer 132 and the n-type tunnel. Each layer 133 is doped with an n-type impurity (denoted as (n) in the drawing). As shown in the middle and lower parts of the figure, the n-type impurity concentration in the high-concentration n-type impurity containing layer 132 is preferably higher than the n-type impurity concentration in the n-type tunnel layer 133 . Further, as shown in the middle and lower parts of the figure, the p-type impurity concentration (dopant concentration) in the p-type tunnel layer 131 is higher than the n-type impurity concentration (dopant concentration) in the n-type tunnel layer 133 . is desirable.

ここで、図中中段に示す第１の例のように、ｐ型トンネル層１３１におけるｐ型不純物の濃度を、厚さ方向においてほぼ一定とし、ｎ型トンネル層１３３におけるｎ型不純物の濃度を、厚さ方向においてほぼ一定とすることができる。また、また、図中下段に示す第２の例のように、ｐ型トンネル層１３１におけるｐ型不純物の濃度を、第１ｐ型クラッド層１２３との境界部よりも高濃度ｎ型不純物含有層１３２との境界部において高くし、ｎ型トンネル層１３３におけるｎ型不純物の濃度を、第２ｎ型クラッド層１４１との境界部よりも高濃度ｎ型不純物含有層１３２との境界部において高くすることができる。 Here, as in the first example shown in the middle of the figure, the p-type impurity concentration in the p-type tunnel layer 131 is substantially constant in the thickness direction, and the n-type impurity concentration in the n-type tunnel layer 133 is It can be substantially constant in the thickness direction. Further, as in the second example shown in the lower part of the figure, the concentration of the p-type impurity in the p-type tunnel layer 131 is set higher than that of the boundary portion with the first p-type cladding layer 123 by the n-type impurity containing layer 132. and the n-type impurity concentration in the n-type tunnel layer 133 is higher at the boundary with the high-concentration n-type impurity containing layer 132 than at the boundary with the second n-type cladding layer 141. can.

なお、図中下段に示す例では、ｐ型トンネル層１３１におけるｐ型不純物の濃度およびｎ型トンネル層１３３におけるｎ型不純物の濃度が、厚さ方向において直線状に変化するようになっているが、これに限られるものではなく、曲線状であってもよいし、階段状であってもかまわない。 In the example shown in the lower part of the figure, the p-type impurity concentration in the p-type tunnel layer 131 and the n-type impurity concentration in the n-type tunnel layer 133 change linearly in the thickness direction. , but not limited thereto, and may be curved or stepped.

＜半導体層形成基板の製造方法＞
図３は、図１に示す半導体層形成基板１の製造方法を説明するためのフローチャートである。なお、本実施の形態の半導体層形成基板１は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて、成長基板１ａ上に発光素子層１０を形成することで得られる。ただし、これに限られるものではなく、例えばＭＢＥ（Molecular Beam Epitaxy）法を用いてもかまわない。 <Manufacturing Method of Semiconductor Layer Forming Substrate>
FIG. 3 is a flow chart for explaining a method of manufacturing the semiconductor layer forming substrate 1 shown in FIG. The semiconductor layer forming substrate 1 of the present embodiment is obtained by forming the light emitting element layer 10 on the growth substrate 1a using the MOCVD (Metal Organic Chemical Vapor Deposition) method. However, the method is not limited to this, and for example, the MBE (Molecular Beam Epitaxy) method may be used.

［ｎ型コンタクト層形成工程］
まず、成長基板１ａが設置されたチャンバ内に、キャリアガスと、ｎ型コンタクト層１１を構成する各元素（ＩＩＩ族元素、Ｖ族元素、ｎ型不純物を構成する元素）の原料ガスとを供給する（ステップ１０）。ステップ１０では、成長基板１ａ上に、ｎ型コンタクト層１１が積層される。 [N-type contact layer forming step]
First, a carrier gas and raw material gases of elements (group III elements, group V elements, and elements forming n-type impurities) constituting the n-type contact layer 11 are supplied into a chamber in which the growth substrate 1a is placed. (step 10). In step 10, an n-type contact layer 11 is laminated on the growth substrate 1a.

［第１ｎ型クラッド層形成工程］
次に、ｎ型コンタクト層１１を積層した成長基板１ａが設置されたチャンバ内に、引き続きキャリアガスを供給するとともに、第１ｎ型クラッド層１２１を構成する各元素（ＩＩＩ族元素、Ｖ族元素、ｎ型不純物を構成する元素）の原料ガスを供給する（ステップ２０）。ステップ２０では、ｎ型コンタクト層１１上に、第１ｎ型クラッド層１２１が積層される。 [First n-type cladding layer forming step]
Next, a carrier gas is continuously supplied into the chamber in which the growth substrate 1a on which the n-type contact layer 11 is laminated is installed, and each element (group III element, group V element, (elements constituting n-type impurities) is supplied (step 20). In step 20 , a first n-type cladding layer 121 is laminated on the n-type contact layer 11 .

［第１活性層形成工程］
続いて、第１ｎ型クラッド層１２１までを積層した成長基板１ａが設置されたチャンバ内に、引き続きキャリアガスを供給するとともに、第１井戸層１２２１を構成する各元素（ＩＩＩ族元素、Ｖ族元素）の原料ガスと、第１障壁層１２２２を構成する各元素（ＩＩＩ族元素、Ｖ族元素）の原料ガスとを、交互に供給する（ステップ３０）。ステップ３０では、第１ｎ型クラッド層１２１上に、第１井戸層１２２１と第１障壁層１２２２とを交互に積層してなる、第１活性層１２２が形成される。 [First active layer forming step]
Subsequently, a carrier gas is continuously supplied into the chamber in which the growth substrate 1a having the layers up to the first n-type cladding layer 121 is installed, and each element (group III element, group V element) constituting the first well layer 1221 is ) and each element (group III element, group V element) constituting the first barrier layer 1222 are alternately supplied (step 30). In step 30 , the first active layer 122 is formed on the first n-type cladding layer 121 by alternately stacking first well layers 1221 and first barrier layers 1222 .

［第１ｐ型クラッド層形成工程］
それから、第１活性層１２２までを積層した成長基板１ａが設置されたチャンバ内に、引き続きキャリアガスを供給するとともに、第１ｐ型クラッド層１２３を構成する各元素（ＩＩＩ族元素、Ｖ族元素、ｐ型不純物を構成する元素）の原料ガスを供給する（ステップ４０）。ステップ４０では、第１活性層１２２上に、第１ｐ型クラッド層１２３が積層される。
以上により、ｎ型コンタクト層１１上に、第１発光層１２が形成される。 [First p-type cladding layer forming step]
Then, a carrier gas is continuously supplied into the chamber in which the growth substrate 1a on which the first active layer 122 is laminated is installed, and each element (group III element, group V element, (elements constituting p-type impurities) is supplied (step 40). At step 40 , a first p-type cladding layer 123 is deposited on the first active layer 122 .
As described above, the first light emitting layer 12 is formed on the n-type contact layer 11 .

［ｐ型トンネル層形成工程］
次に、第１ｐ型クラッド層１２３までを積層した成長基板１ａが設置されたチャンバ内に、引き続きキャリアガスを供給するとともに、ｐ型トンネル層１３１を構成する各元素（ＩＩＩ族元素、Ｖ族元素、ｐ型不純物を構成する元素）の原料ガスを供給する（ステップ５０）。ステップ５０では、第１ｐ型クラッド層１２３上に、ｐ型トンネル層１３１が積層される。 [P-type tunnel layer forming step]
Next, a carrier gas is continuously supplied into the chamber in which the growth substrate 1a having the layers up to the first p-type cladding layer 123 is installed, and each element (group III element, group V element) constituting the p-type tunnel layer 131 is , elements constituting p-type impurities) are supplied (step 50). At step 50 , a p-type tunnel layer 131 is deposited on the first p-type cladding layer 123 .

［ｎ型トンネル層形成工程］
続いて、ｐ型トンネル層１３１までを積層した成長基板１ａが設置されたチャンバ内に、引き続きキャリアガスを供給するとともに、ｎ型トンネル層１３３を構成する各元素（ＩＩＩ族元素、Ｖ族元素、ｎ型不純物を構成する元素）の原料ガスを供給する（ステップ６０）。ステップ６０では、ｐ型トンネル層１３１上に、ｎ型トンネル層１３３が積層される。 [N-type tunnel layer forming step]
Subsequently, a carrier gas is continuously supplied into the chamber in which the growth substrate 1a having the layers up to the p-type tunnel layer 131 is installed, and each element constituting the n-type tunnel layer 133 (group III element, group V element, (elements constituting n-type impurities) is supplied (step 60). At step 60 , an n-type tunnel layer 133 is deposited over the p-type tunnel layer 131 .

ここで、本実施の形態では、ステップ５０からステップ６０への移行段階において、チャンバ内に供給する原料ガス等に工夫を施している。これにより、ｐ型トンネル層１３１とｎ型トンネル層１３３との間に、ｎ型不純物の濃度がｎ型トンネル層１３３よりも高い高濃度ｎ型不純物含有層１３２を形成しているのであるが、その詳細については後述する。
以上により、第１発光層１２上に、トンネル接合層１３が形成される。 Here, in the present embodiment, in the transition stage from step 50 to step 60, the raw material gas and the like supplied into the chamber are devised. As a result, between the p-type tunnel layer 131 and the n-type tunnel layer 133, a high-concentration n-type impurity containing layer 132 having an n-type impurity concentration higher than that of the n-type tunnel layer 133 is formed. The details will be described later.
As described above, the tunnel junction layer 13 is formed on the first light emitting layer 12 .

［第２ｎ型クラッド層形成工程］
次に、ｎ型トンネル層１３３までを積層した成長基板１ａが設置されたチャンバ内に、引き続きキャリアガスを供給するとともに、第２ｎ型クラッド層１４１を構成する各元素（ＩＩＩ族元素、Ｖ族元素、ｎ型不純物を構成する元素）の原料ガスを供給する（ステップ７０）。ステップ７０では、ｎ型トンネル層１３３上に、第２ｎ型クラッド層１４１が積層される。 [Second n-type cladding layer forming step]
Next, a carrier gas is continuously supplied into the chamber in which the growth substrate 1a having the layers up to the n-type tunnel layer 133 is installed, and each element (group III element, group V element) constituting the second n-type cladding layer 141 is , elements constituting n-type impurities) are supplied (step 70). At step 70 , a second n-type cladding layer 141 is deposited over the n-type tunnel layer 133 .

［第２活性層形成工程］
続いて、第２ｎ型クラッド層１４１までを積層した成長基板１ａが設置されたチャンバ内に、引き続きキャリアガスを供給するとともに、第２井戸層１４２１を構成する各元素（ＩＩＩ族元素、Ｖ族元素）の原料ガスと、第２障壁層１４２２を構成する各元素（ＩＩＩ族元素、Ｖ族元素）の原料ガスとを、交互に供給する（ステップ８０）。ステップ８０では、第２ｎ型クラッド層１４１上に、第２井戸層１４２１と第２障壁層１４２２とを交互に積層してなる、第２活性層１４２が形成される。 [Second Active Layer Forming Step]
Subsequently, a carrier gas is continuously supplied into the chamber in which the growth substrate 1a having the layers up to the second n-type cladding layer 141 is installed, and each element (group III element, group V element) constituting the second well layer 1421 is ) and each element (group III element, group V element) constituting the second barrier layer 1422 are alternately supplied (step 80). In step 80 , a second active layer 142 is formed on the second n-type cladding layer 141 by alternately stacking second well layers 1421 and second barrier layers 1422 .

［第２ｐ型クラッド層形成工程］
それから、第２活性層１４２までを積層した成長基板１ａが設置されたチャンバ内に、引き続きキャリアガスを供給するとともに、第２ｐ型クラッド層１４３を構成する各元素（ＩＩＩ族元素、Ｖ族元素、ｐ型不純物を構成する元素）の原料ガスを供給する（ステップ９０）。ステップ９０では、第２活性層１４２上に、第２ｐ型クラッド層１４３が積層される。
以上により、トンネル接合層１３上に、第２発光層１４が形成される。 [Second p-type clad layer forming step]
Then, a carrier gas is continuously supplied into the chamber in which the growth substrate 1a on which the second active layer 142 is laminated is installed, and each element (group III element, group V element, (elements constituting p-type impurities) is supplied (step 90). At step 90 , a second p-type cladding layer 143 is deposited over the second active layer 142 .
As described above, the second light emitting layer 14 is formed on the tunnel junction layer 13 .

［ｐ型コンタクト層形成工程］
そして、第２ｐ型クラッド層１４３までを積層した成長基板１ａが設置されたチャンバ内に、引き続きキャリアガスを供給するとともに、ｐ型コンタクト層１５を構成する各元素（ＩＩＩ族元素、Ｖ族元素、ｐ型不純物を構成する元素）の原料ガスを供給する（ステップ１００）。ステップ１００では、第２ｐ型クラッド層１４３上に、ｐ型コンタクト層１５が積層される。
以上により、成長基板１ａに、ｎ型コンタクト層１１と、第１発光層１２と、トンネル接合層１３と、第２発光層１４と、ｐ型コンタクト層１５とを、この順に積層してなる半導体層形成基板１が得られる。 [P-type contact layer forming step]
Then, a carrier gas is continuously supplied into the chamber in which the growth substrate 1a having the layers up to the second p-type cladding layer 143 is installed, and each element constituting the p-type contact layer 15 (group III element, group V element, (elements constituting p-type impurities) is supplied (step 100). At step 100 , the p-type contact layer 15 is laminated on the second p-type cladding layer 143 .
As described above, the semiconductor obtained by stacking the n-type contact layer 11, the first light-emitting layer 12, the tunnel junction layer 13, the second light-emitting layer 14, and the p-type contact layer 15 in this order on the growth substrate 1a. A layered substrate 1 is obtained.

＜トンネル接合層の製造方法＞
ではここで、上述した半導体層形成基板１の製造方法のうちのトンネル接合層１３の製造方法について、より詳細な説明を行う。
図４は、トンネル接合層１３の製造方法を説明するためのタイミングチャートである。図４において、横軸は経過時間（図には「成長時間」と表記）を示している。また、図４には、トンネル接合層１３の製造で実行される３つの工程（第１工程～第３工程）と、各工程でチャンバ内に供給される各種原料ガスとの関係を示している。ここで、第１工程は図３のステップ５０に対応しており、第３工程は図３のステップ６０に対応している。 <Manufacturing Method of Tunnel Junction Layer>
Now, the method of manufacturing the tunnel junction layer 13 among the methods of manufacturing the semiconductor layer forming substrate 1 described above will be described in more detail.
FIG. 4 is a timing chart for explaining the method of manufacturing the tunnel junction layer 13. As shown in FIG. In FIG. 4, the horizontal axis indicates elapsed time (denoted as "growth time" in the figure). FIG. 4 also shows the relationship between the three processes (first to third processes) executed in the manufacture of the tunnel junction layer 13 and various source gases supplied into the chamber in each process. . Here, the first process corresponds to step 50 in FIG. 3, and the third process corresponds to step 60 in FIG.

なお、ここでは、ｐ型トンネル層１３１を「ＡｌＧａＡｓ」で、高濃度ｎ型不純物含有層１３２およびｎ型トンネル層１３３を「ＧａＩｎＰ」で、ｐ型不純物を「Ｃ」で、ｎ型不純物を「Ｔｅ」で、それぞれ構成する場合を例として説明を行う。 Here, the p-type tunnel layer 131 is "AlGaAs", the high-concentration n-type impurity containing layer 132 and the n-type tunnel layer 133 are "GaInP", the p-type impurity is "C", and the n-type impurity is " Te”, respectively, will be described as an example.

本実施の形態では、上述したように、トンネル接合層１３がＭＯＣＶＤによって形成される。なお、ここでは、Ｈ２（水素）がキャリアガスであり、ＣＢｒ４（テトラブロモメタン）がＣ原料ガスであり、ＴＭＧ（トリメチルガリウム）がＧａ原料ガスであり、ＴＭＡｌ（トリメチルアルミニウム）がＡｌ原料ガスであり、ＡｓＨ３（アルシン）がＡｓ原料ガスであり、ＤＥＴｅ（ジエチルテルル）がＴｅ原料ガスであり、ＴＭＩｎ（トリメチルインジウム）がＩｎ原料ガスであり、ＰＨ３（ホスフィン）がＰ原料ガスであるものとして、説明を行う。 In this embodiment, as described above, the tunnel junction layer 13 is formed by MOCVD. Here, H 2 (hydrogen) is the carrier gas, CBr 4 (tetrabromomethane) is the C raw material gas, TMG (trimethylgallium) is the Ga raw material gas, and TMAl (trimethylaluminum) is the Al raw material. AsH 3 (arsine) is an As source gas, DETe (diethyltellurium) is a Te source gas, TMIn (trimethylindium) is an In source gas, and PH 3 (phosphine) is a P source gas. I will explain as if.

［第１工程の前工程］
第１工程の前工程、すなわち、図３に示すステップ１０～ステップ４０において、チャンバ内の成長基板１ａの温度（基板温度）は、第１の成長温度（例えば６５０℃程度）に設定される。そして、第１工程の前工程（実際にはステップ４０）の終了から第１工程の開始への移行に際して、基板温度は、第１の成長温度から、第１の成長温度よりも１００℃～１５０℃低い第２の成長温度（例えば５００℃）に設定される。なお、第１工程、第２工程および第３工程のすべてにおいて、基板温度は、第２の成長温度に維持される。 [Pre-process of the first process]
In steps 10 to 40 shown in FIG. 3, the temperature of the growth substrate 1a (substrate temperature) in the chamber is set to the first growth temperature (for example, about 650.degree. C.). Then, at the transition from the end of the pre-process of the first process (actually step 40) to the start of the first process, the substrate temperature is changed from the first growth temperature to 100° C. to 150° C. higher than the first growth temperature. C. lower second growth temperature (eg, 500.degree. C.). The substrate temperature is maintained at the second growth temperature in all of the first, second and third steps.

［第１工程］
第１工程では、キャリアガスと、ｐ型トンネル層１３１の原材料となる各種原料ガスである、Ｃ原料ガス（ｐ型不純物を構成する元素を含む：第３原料ガスに対応）、Ｇａ原料ガス（ＩＩＩ族元素を含む：第１原料ガスに対応）、Ａｌ原料ガス（ＩＩＩ族元素を含む：第１原料ガスに対応）、Ａｓ原料ガス（Ｖ族を含む：第２原料ガスに対応））とを、チャンバ内に供給する。
そして、第１工程は、第１工程開始時刻ｔ０から第１工程終了時刻ｔ１に至る第１期間Ｔ１にわたって行われる。 [First step]
In the first step, a carrier gas and various raw material gases that serve as raw materials for the p-type tunnel layer 131, such as a C raw material gas (including an element constituting a p-type impurity: corresponding to a third raw material gas), a Ga raw material gas ( containing group III elements: corresponding to the first raw material gas), Al raw material gas (containing group III elements: corresponding to the first raw material gas), and As raw material gas (containing group V elements: corresponding to the second raw material gas)); is fed into the chamber.
The first step is performed over a first period T1 from the first step start time t0 to the first step end time t1.

［第２工程］
第１工程に続く第２工程では、第１工程で供給していた、ｐ型トンネル層１３１の原材料となる各種原料ガスの供給をすべて停止し、キャリアガスと、Ｔｅ原料ガス（ｎ型不純物を構成する元素を含む：第４原料ガスに対応）とを、チャンバ内に供給する。
第２工程は、第１工程終了時刻（第２工程開始時刻）ｔ１から第２工程終了時刻ｔ２に至る第２期間Ｔ２にわたって行われる。本実施の形態において、第２期間Ｔ２は第１期間Ｔ１よりも短いことが望ましい。 [Second step]
In the second step following the first step, the supply of all the various raw material gases that are the raw materials of the p-type tunnel layer 131, which were supplied in the first step, is stopped, and the carrier gas and the Te raw material gas (which contains n-type impurities are (corresponding to the fourth source gas) are supplied into the chamber.
The second process is performed over a second period T2 from the first process end time (second process start time) t1 to the second process end time t2. In this embodiment, the second period T2 is preferably shorter than the first period T1.

［第３工程］
第２工程に続く第３工程では、キャリアガスと、高濃度ｎ型不純物含有層１３２およびｎ型トンネル層１３３の原材料となる各種原料ガス（Ｔｅ原料ガス（ｎ型不純物を構成する元素を含む：第４原料ガスに対応）、Ｇａ原料ガス（ＩＩＩ族元素を含む：第５原料ガスに対応）、Ｉｎ原料ガス（ＩＩＩ族元素を含む：第５原料ガスに対応）、Ｐ原料ガス（Ｖ族元素を含む：第６原料ガスに対応））とを、チャンバ内に供給する。
第３工程は、第２工程終了時刻（第３工程開始時刻）ｔ２から第３工程終了時刻ｔ３に至る第３期間Ｔ３にわたって行われる。本実施の形態において、第３期間Ｔ３は第２期間Ｔ２よりも長いことが望ましい。 [Third step]
In the third step following the second step, a carrier gas and various raw material gases (Te raw material gas (including elements constituting n-type impurities: 4th source gas), Ga source gas (containing group III element: corresponding to 5th source gas), In source gas (containing group III element: corresponding to 5th source gas), P source gas (group V including the element: corresponding to the sixth source gas)) is supplied into the chamber.
The third process is performed over a third period T3 from the second process end time (third process start time) t2 to the third process end time t3. In this embodiment, the third period T3 is preferably longer than the second period T2.

［第３工程の後工程］
第３工程の後工程、すわち、図３に示すステップ７０～ステップ１００において、チャンバ内の成長基板１ａの温度（基板温度）は、第１の成長温度（例えば６５０℃程度）に設定される。したがって、第３工程（実際にはステップ６０）の終了からステップ７０の開始への移行に際して、基板温度は、第２の成長温度から、第２の成長温度よりも１００℃～１５０℃高い第１の成長温度（例えば６５０℃）に再設定される。 [Post-process of the 3rd process]
In the post-process of the third process, that is, steps 70 to 100 shown in FIG. 3, the temperature of the growth substrate 1a (substrate temperature) in the chamber is set to the first growth temperature (for example, about 650.degree. C.). . Therefore, upon transition from the end of the third step (actually step 60) to the start of step 70, the substrate temperature is changed from the second growth temperature to a first temperature 100° C. to 150° C. higher than the second growth temperature. is reset to a growth temperature of (eg, 650° C.).

なお、第１工程～第３工程において、その前後（第１工程の前工程および第３工程の後工程）よりも成長温度を低下させているのは、トンネル接合層１３に、他の層よりも多量の不純物（ｐ型不純物あるいはｎ型不純物）をドープするためである。 In the first to third steps, the reason why the growth temperature is lower than before and after (the step before the first step and the step after the third step) is that the tunnel junction layer 13 has a higher temperature than the other layers. This is because a large amount of impurity (p-type impurity or n-type impurity) is also doped.

＜半導体発光素子の構成＞
図５は、発光素子層１０を含む半導体発光素子２の断面構成を示す図である。ここで、図５から明らかなように、半導体発光素子２は、発光素子層１０を含む一方、発光素子層１０とともに半導体層形成基板１を構成していた成長基板１ａを含んでいない。 <Structure of Semiconductor Light Emitting Device>
FIG. 5 is a diagram showing a cross-sectional structure of the semiconductor light emitting device 2 including the light emitting device layer 10. As shown in FIG. Here, as is clear from FIG. 5, the semiconductor light emitting device 2 includes the light emitting device layer 10, but does not include the growth substrate 1a that constitutes the semiconductor layer forming substrate 1 together with the light emitting device layer 10. FIG.

この半導体発光素子２は、上述した発光素子層１０と、発光素子層１０のｐ型コンタクト層１５に接続される正電極部２０と、発光素子層１０のｎ型コンタクト層１１に接続される負電極部３０とを備えている。ここで、正電極部２０は、発光素子層１０における第１発光層１２および第２発光層１４のｐ電極として機能する。一方、負電極部３０は、発光素子層１０における第１発光層１２および第２発光層１４のｎ電極として機能する。また、正電極部２０は、さらに、発光素子層１０における第１発光層１２および第２発光層１４から正電極部２０側に出力される光を、負電極部３０側に反射する反射膜としても機能する。ここで、正電極部２０は、各半導体発光素子２の図中下側に、ほぼ全面にわたって形成される。これに対し、負電極部３０は、各半導体発光素子２の図中上側に、一部領域に島状に形成される。 The semiconductor light emitting device 2 includes the light emitting device layer 10 described above, a positive electrode portion 20 connected to the p-type contact layer 15 of the light emitting device layer 10, and a negative electrode portion 20 connected to the n-type contact layer 11 of the light emitting device layer 10. and an electrode section 30 . Here, the positive electrode portion 20 functions as a p-electrode for the first light-emitting layer 12 and the second light-emitting layer 14 in the light-emitting element layer 10 . On the other hand, the negative electrode portion 30 functions as an n-electrode for the first light-emitting layer 12 and the second light-emitting layer 14 in the light-emitting element layer 10 . In addition, the positive electrode portion 20 further serves as a reflective film that reflects light output from the first light emitting layer 12 and the second light emitting layer 14 in the light emitting element layer 10 to the positive electrode portion 20 side toward the negative electrode portion 30 side. also works. Here, the positive electrode portion 20 is formed on the lower side of each semiconductor light emitting element 2 in the figure, covering substantially the entire surface thereof. On the other hand, the negative electrode portion 30 is formed in an island shape in a partial region on the upper side of each semiconductor light emitting element 2 in the drawing.

［正電極部］
正電極部２０は、発光素子層１０のｐ型コンタクト層１５に積層されるｐ電極層２１と、ｐ電極層２１に積層される反射層２２と、反射層２２に積層される拡散防止層２３とを備えている。また、正電極部２０は、拡散防止層２３に積層される接合層２４と、接合層２４に積層される内部電極層２５と、内部電極層２５に積層される支持基板２６と、支持基板２６に積層されて外部に露出する外部電極層２７とをさらに備えている。 [Positive electrode part]
The positive electrode portion 20 includes a p-electrode layer 21 stacked on the p-type contact layer 15 of the light-emitting element layer 10, a reflective layer 22 stacked on the p-electrode layer 21, and a diffusion prevention layer 23 stacked on the reflective layer 22. and The positive electrode portion 20 includes a bonding layer 24 laminated on the diffusion prevention layer 23, an internal electrode layer 25 laminated on the bonding layer 24, a support substrate 26 laminated on the internal electrode layer 25, and a support substrate 26 and an external electrode layer 27 which is laminated on and exposed to the outside.

（ｐ電極層）
ｐ電極層２１は、発光素子層１０における第１発光層１２および第２発光層１４に対し、面方向に電流を拡散させて供給するために設けられる。そして、ｐ電極層２１は、厚さ方向に貫通する複数の貫通孔が設けられた透光層２１１と、これら複数の貫通孔のそれぞれを充填するように設けられた複数の柱状電極層２１２とを有している。 (p electrode layer)
The p-electrode layer 21 is provided for diffusing and supplying current in the plane direction to the first light-emitting layer 12 and the second light-emitting layer 14 in the light-emitting element layer 10 . The p-electrode layer 21 includes a light-transmitting layer 211 provided with a plurality of through-holes penetrating in the thickness direction, and a plurality of columnar electrode layers 212 provided to fill the plurality of through-holes, respectively. have.

〔透光層〕
透光層２１１は、絶縁性を有しており、発光素子層１０における第１発光層１２および第２発光層１４から出力される光を透過する。そして、透光層２１１には、ＳｉＯ２等を用いることができる。 [Translucent layer]
The light-transmitting layer 211 has insulating properties and transmits light output from the first light-emitting layer 12 and the second light-emitting layer 14 in the light-emitting element layer 10 . SiO 2 or the like can be used for the transparent layer 211 .

〔柱状電極層〕
柱状電極層２１２は、導電性を有しており、発光素子層１０のｐ型コンタクト層１５とオーミック接触する。そして、柱状電極層２１２には、ＡｕＢｅ等を用いることができる。 [Column electrode layer]
The columnar electrode layer 212 has conductivity and makes ohmic contact with the p-type contact layer 15 of the light emitting element layer 10 . AuBe or the like can be used for the columnar electrode layer 212 .

（反射層）
反射層２２は、導電性を有しており、発光素子層１０における第１発光層１２および第２発光層１４から出力される光を反射する。そして、反射層２２には、ＡｇＰｄＣｕ（ＡＰＣ）合金、Ａｕ、Ｃｕ、Ａｇ、Ａｌ、Ｐｔ等の金属あるいはこれらの合金等を用いることができる。 (reflective layer)
The reflective layer 22 is conductive and reflects light emitted from the first light emitting layer 12 and the second light emitting layer 14 in the light emitting element layer 10 . The reflective layer 22 can be made of AgPdCu (APC) alloy, metals such as Au, Cu, Ag, Al, Pt, or alloys thereof.

（拡散防止層）
拡散防止層２３は、導電性を有しており、接合層２４や支持基板２６等に含まれる金属が、反射層２２側に拡散して反射層２２と反応するのを抑制するために設けられる。そして、拡散防止層２３には、Ｎｉ、Ｔｉ、Ｐｔ、Ｃｒ、Ｔａ、Ｗ、Ｍｏ等の金属を用いることができ、また、これらから選ばれた複数の金属層を積層した構成とすることもできる。 (Diffusion prevention layer)
The anti-diffusion layer 23 has conductivity, and is provided to suppress the metal contained in the bonding layer 24, the support substrate 26, and the like from diffusing toward the reflective layer 22 and reacting with the reflective layer 22. . Metals such as Ni, Ti, Pt, Cr, Ta, W, and Mo can be used for the diffusion prevention layer 23, and a plurality of metal layers selected from these metal layers can be laminated. can.

（接合層）
接合層２４は、導電性を有しており、発光素子層１０に形成された拡散防止層２３と、支持基板２６に形成された内部電極層２５とを接合するために設けられる。そして、接合層２４には、化学的に安定で、融点の低いＡｕ系の共晶金属等を用いることができる。なお、Ａｕ系の共晶金属としては、例えば、ＡｕＧｅ、ＡｕＳｎ、ＡｕＳｉ、ＡｕＩｎ等が挙げられる。 (bonding layer)
The bonding layer 24 has conductivity and is provided for bonding the diffusion prevention layer 23 formed on the light emitting element layer 10 and the internal electrode layer 25 formed on the support substrate 26 . For the bonding layer 24, an Au-based eutectic metal or the like that is chemically stable and has a low melting point can be used. Au-based eutectic metals include, for example, AuGe, AuSn, AuSi, and AuIn.

（内部電極層）
内部電極層２５は、導電性を有しており、接合層２４と支持基板２６とを電気的に接続するために設けられる。そして、内部電極層２５には、各種金属材料を用いることができ、また、複数の金属層を積層した構成とすることもできる。 (Internal electrode layer)
The internal electrode layer 25 has conductivity and is provided to electrically connect the bonding layer 24 and the support substrate 26 . Various metal materials can be used for the internal electrode layers 25, and a structure in which a plurality of metal layers are laminated can also be used.

（支持基板）
支持基板２６は、導電性を有しており、半導体層形成基板１から成長基板１ａを取り外すことで得られる発光素子層１０を、物理的に支持するために設けられる。この例では、発光素子層１０（第１発光層１２および第２発光層１４）と支持基板２６との間に反射層２２を設けているため、支持基板２６として、第１発光層１２および第２発光層１４から出力される光を吸収する材料を用いることもできる。そして、支持基板２６には、Ｇｅウエハ、Ｓｉウエハ、ＧａＡｓウエハ、ＧａＰウエハ等を用いることができる。 (support substrate)
The supporting substrate 26 has conductivity and is provided to physically support the light emitting element layer 10 obtained by removing the growth substrate 1 a from the semiconductor layer forming substrate 1 . In this example, since the reflective layer 22 is provided between the light-emitting element layer 10 (the first light-emitting layer 12 and the second light-emitting layer 14) and the support substrate 26, the support substrate 26 includes the first light-emitting layer 12 and the second light-emitting layer 14. A material that absorbs the light output from the second light emitting layer 14 can also be used. A Ge wafer, Si wafer, GaAs wafer, GaP wafer, or the like can be used for the support substrate 26 .

（外部電極層）
外部電極層２７は、導電性を有しており、外部に設けられた配線（図示せず）と電気的に接続するために設けられる。そして、外部電極層２７には、各種金属材料を用いることができ、また、複数の金属層を積層した構成とすることもできる。 (external electrode layer)
The external electrode layer 27 has conductivity and is provided for electrical connection with wiring (not shown) provided outside. Various metal materials can be used for the external electrode layer 27, and a structure in which a plurality of metal layers are laminated can also be used.

［負電極部］
負電極部３０には、各種金属を用いることができ、また、複数の金属層を積層した構成とすることもできる。 [Negative electrode part]
Various metals can be used for the negative electrode section 30, and a structure in which a plurality of metal layers are laminated can also be used.

＜半導体発光素子の製造方法＞
次に、図５に示す半導体発光素子２の製造方法を、具体例を挙げて説明する。
図６は、半導体発光素子２の製造方法を説明するためのフローチャートである。 <Method for Manufacturing Semiconductor Light Emitting Device>
Next, a method for manufacturing the semiconductor light emitting device 2 shown in FIG. 5 will be described with a specific example.
FIG. 6 is a flow chart for explaining the method for manufacturing the semiconductor light emitting device 2. As shown in FIG.

［正電極部形成工程］
まず、成長基板１ａと発光素子層１０とを有する半導体層形成基板１のｐ型コンタクト層１５上に、正電極部２０を形成する（ステップ１１０）。ここで、ステップ１１０の正電極部形成工程は、以下に説明する複数の工程（この例ではステップ１１１～ステップ１１７）を含んでいる。 [Positive electrode forming step]
First, the positive electrode portion 20 is formed on the p-type contact layer 15 of the semiconductor layer forming substrate 1 having the growth substrate 1a and the light emitting element layer 10 (step 110). Here, the step 110 of forming the positive electrode section includes a plurality of steps (steps 111 to 117 in this example) described below.

（ｐ電極層形成工程）
ステップ１１０の正電極部形成工程では、最初に、発光素子層１０のｐ型コンタクト層１５上にｐ電極層２１を形成する（ステップ１１１）。ただし、ステップ１１１のｐ電極層形成工程では、先に透光層２１１を形成し（ステップ１１１ａ）、続いて柱状電極層２１２を形成する（ステップ１１１ｂ）。 (P-electrode layer forming step)
In the step 110 of forming the positive electrode portion, first, the p-electrode layer 21 is formed on the p-type contact layer 15 of the light-emitting element layer 10 (step 111). However, in the step 111 of forming the p-electrode layer, the translucent layer 211 is first formed (step 111a), and then the columnar electrode layer 212 is formed (step 111b).

〔透光層形成工程〕
ステップ１１１ａの透光層形成工程では、ｐ型コンタクト層１５上にＣＶＤによりＳｉＯ２を全面にわたって積層した後、柱状電極層２１２の形成対象となる部位にエッチングによる孔あけ加工を施し、複数の貫通孔を形成する。このとき、ＳｉＯ２の厚さは０．３μｍ程度とする。これにより、ＳｉＯ２からなる透光層２１１が得られる。 [Translucent layer forming step]
In the light-transmitting layer forming process of step 111a, after SiO 2 is deposited over the entire surface of the p-type contact layer 15 by CVD, the portions to be formed of the columnar electrode layers 212 are perforated by etching to form a plurality of through holes. form a hole. At this time, the thickness of SiO 2 is about 0.3 μm. As a result, a transparent layer 211 made of SiO 2 is obtained.

〔柱状電極層形成工程〕
ステップ１１１ｂの柱状電極層形成工程では、透光層２１１に形成された複数の貫通孔のそれぞれに、蒸着によりＡｕＢｅを充填し、複数の柱状電極層２１２を形成する。このとき、ＡｕＢｅの厚さは透光層２１１の厚さと同じにする。以上により、透光層２１１と複数の柱状電極層２１２とを含むｐ電極層２１が得られる。 [Column Electrode Layer Forming Step]
In the columnar electrode layer forming step of step 111b, each of the plurality of through holes formed in the translucent layer 211 is filled with AuBe by vapor deposition to form the plurality of columnar electrode layers 212 . At this time, the thickness of AuBe is made the same as the thickness of the transparent layer 211 . As described above, the p-electrode layer 21 including the light-transmitting layer 211 and the plurality of columnar electrode layers 212 is obtained.

（反射層形成工程）
次に、ｐ電極層２１上に、蒸着によりＡｕを積層し、反射層２２を形成する（ステップ１１２）。このとき、反射層２２の厚さは０．７μｍ程度とする。 (Reflection layer forming step)
Next, Au is deposited on the p-electrode layer 21 by vapor deposition to form the reflective layer 22 (step 112). At this time, the thickness of the reflective layer 22 is about 0.7 μm.

（拡散防止層形成工程）
続いて、反射層２２上に、蒸着によりＰｔおよびＴｉをこの順に積層し、Ｐｔ層とＴｉ層とを積層してなる拡散防止層２３を形成する（ステップ１１３）。このとき、拡散防止層２３の厚さは０．５μｍ程度とする。 (Diffusion prevention layer forming step)
Subsequently, Pt and Ti are deposited in this order on the reflective layer 22 by vapor deposition to form the diffusion prevention layer 23 composed of the Pt layer and the Ti layer (step 113). At this time, the thickness of the diffusion prevention layer 23 is set to about 0.5 μm.

（接合層形成工程）
次いで、拡散防止層２３上に、蒸着によりＡｕＧｅを積層し、接合層２４を形成する（ステップ１１４）。このとき、接合層２４の厚さは１．０μｍ程度とする。この時点では、成長基板１ａを含む半導体層形成基板１の発光素子層１０におけるｐ型コンタクト層１５には、ｐ電極層２１、反射層２２、拡散防止層２３および接合層２４が積層された状態となっている。以下では、半導体層形成基板１にｐ電極層２１～接合層２４を積層したものを、『第１積層体』と称する。 (Joining layer forming step)
Next, AuGe is deposited on the diffusion prevention layer 23 by vapor deposition to form the bonding layer 24 (step 114). At this time, the thickness of the bonding layer 24 is set to about 1.0 μm. At this point, the p-electrode layer 21, the reflective layer 22, the anti-diffusion layer 23, and the bonding layer 24 are laminated on the p-type contact layer 15 in the light emitting element layer 10 of the semiconductor layer forming substrate 1 including the growth substrate 1a. It has become. Hereinafter, a structure in which the p-electrode layer 21 to the bonding layer 24 are laminated on the semiconductor layer forming substrate 1 is referred to as a "first laminate".

（内部電極層形成工程）
また、上記第１積層体とは別に、Ｇｅウエハからなる支持基板２６を用意する。そして、この支持基板２６の一方の面（表面）に、蒸着によりＰｔおよびＡｕをこの順に積層し、Ｐｔ層とＡｕ層とを積層してなる内部電極層２５を形成する（ステップ１１５）。このとき、内部電極層２５の厚さは、Ｐｔ層は０．１μｍ程度、Ａｕ層は０．５μｍ程度とする。 (Internal electrode layer forming step)
In addition to the first laminate, a support substrate 26 made of a Ge wafer is prepared. Then, Pt and Au are deposited in this order on one surface (front surface) of the supporting substrate 26 to form the internal electrode layer 25 by stacking the Pt layer and the Au layer (step 115). At this time, the thickness of the internal electrode layer 25 is about 0.1 μm for the Pt layer and about 0.5 μm for the Au layer.

（外部電極層形成工程）
次に、上記支持基板２６の他方の面（裏面）に、蒸着によりＰｔおよびＡｕをこの順に積層し、Ｐｔ層とＡｕ層とを積層してなる外部電極層２７を形成する（ステップ１１６）。このとき、外部電極層２７の厚さは、Ｐｔ層は０．１μｍ程度、Ａｕ層は０．５μｍ程度とする。この時点では、支持基板２６の表面には内部電極層２５が、その裏面には外部電極層２７が、それぞれ積層された状態となっている。以下では、支持基板２６に内部電極層２５および外部電極層２７を積層したものを、『第２積層体』と称する。 (External electrode layer forming step)
Next, Pt and Au are laminated in this order on the other surface (rear surface) of the support substrate 26 by vapor deposition to form the external electrode layer 27 by laminating the Pt layer and the Au layer (step 116). At this time, the thickness of the external electrode layer 27 is about 0.1 μm for the Pt layer and about 0.5 μm for the Au layer. At this point, the internal electrode layer 25 is laminated on the front surface of the support substrate 26, and the external electrode layer 27 is laminated on the rear surface thereof. Hereinafter, the structure in which the internal electrode layers 25 and the external electrode layers 27 are laminated on the support substrate 26 is referred to as a "second laminate".

（接合工程）
それから、上記第１積層体における接合層２４と、上記第２積層体における内部電極層２５とを対峙且つ接触させた状態で、加熱および加圧を行うことにより、第１積層体と第２積層体とを接合する（ステップ１１７）。このとき、加熱温度は４００℃程度とし、加える圧力は５００ｋｇｆ程度とする。この時点では、成長基板１ａおよび発光素子層１０を含む半導体層形成基板１と、正電極部２０とが積層された状態となっている。以下では、半導体層形成基板１と正電極部２０とを積層したものを、『第３積層体』と称する。
以上により、ステップ１１０の正電極部形成工程が完了する。 (Joining process)
Then, while the bonding layers 24 of the first laminate and the internal electrode layers 25 of the second laminate are facing and in contact with each other, heat and pressure are applied to separate the first laminate and the second laminate. The body is joined (step 117). At this time, the heating temperature is about 400° C. and the applied pressure is about 500 kgf. At this point, the semiconductor layer forming substrate 1 including the growth substrate 1a and the light emitting element layer 10 and the positive electrode portion 20 are laminated. Hereinafter, a laminate of the semiconductor layer forming substrate 1 and the positive electrode portion 20 is referred to as a "third laminate".
Thus, the step 110 of forming the positive electrode portion is completed.

［成長基板除去工程］
続いて、上記第３積層体に対し、ウェットエッチングを行うことで、半導体層形成基板１における成長基板１ａと発光素子層１０とを分離し、第３積層体から成長基板１ａを除去する（ステップ１２０）。この時点では、発光素子層１０と正電極部２０とが積層された状態となっており、発光素子層１０のｎ型コンタクト層１１が外部に露出している。以下では、発光素子層１０と正電極部２０とを積層したものを、『第４積層体』と称する。 [Growth substrate removal step]
Subsequently, wet etching is performed on the third stacked body to separate the growth substrate 1a and the light emitting element layer 10 in the semiconductor layer forming substrate 1, and the growth substrate 1a is removed from the third stacked body (step 120). At this point, the light emitting element layer 10 and the positive electrode portion 20 are in a laminated state, and the n-type contact layer 11 of the light emitting element layer 10 is exposed to the outside. Hereinafter, a laminate of the light emitting element layer 10 and the positive electrode portion 20 is referred to as a "fourth laminate".

［負電極部形成工程］
次に、上記第４積層体における発光素子層１０のｎ型コンタクト層１１上に、複数の負電極部３０を形成する（ステップ１３０）。この例では、ｎ型コンタクト層１１上に、蒸着によりＡｕＧｅ－Ｎｉ合金、ＴｉおよびＡｕをこの順に積層し、ＡｕＧｅ－Ｎｉ合金層、Ｔｉ層およびＡｕ層をこの順に積層してなる負電極部３０を得る。このとき、負電極部３０の厚さは、ＡｕＧｅ－Ｎｉ合金層は０．５μｍ程度、Ｔｉ層は０．２μｍ程度、Ａｕ層は１．０μｍ程度とする。この時点では、発光素子層１０と正電極部２０とを積層してなる第４積層体のうち、発光素子層１０のｎ型コンタクト層１１が形成されている面に、複数の負電極部３０がマトリクス上に配置された状態となっている。以下では、発光素子層１０に正電極部２０および複数の負電極部３０を積層したものを、『第５積層体』と称する。 [Negative electrode forming step]
Next, a plurality of negative electrode portions 30 are formed on the n-type contact layer 11 of the light emitting element layer 10 in the fourth laminate (step 130). In this example, on the n-type contact layer 11, an AuGe-Ni alloy, Ti and Au are laminated in this order by vapor deposition, and a negative electrode section 30 formed by laminating an AuGe-Ni alloy layer, a Ti layer and an Au layer in this order. get At this time, the thickness of the negative electrode portion 30 is about 0.5 μm for the AuGe—Ni alloy layer, about 0.2 μm for the Ti layer, and about 1.0 μm for the Au layer. At this point, a plurality of negative electrode portions 30 are formed on the surface of the light emitting element layer 10 on which the n-type contact layer 11 is formed in the fourth laminate formed by laminating the light emitting element layer 10 and the positive electrode portion 20. are arranged on the matrix. Hereinafter, the stack of the positive electrode portion 20 and the plurality of negative electrode portions 30 on the light emitting element layer 10 is referred to as a "fifth laminate".

［分割工程］
最後に、上記第５積層体に対し、ウェットエッチングおよびレーザ照射を行うことで、第５積層体を複数の半導体発光素子２に分割する（ステップ１４０）。ステップ１４０の分割工程では、各半導体発光素子２のそれぞれに負電極部３０が１つずつ含まれるように、個片化を行う。
以上により、それぞれが発光素子層１０と正電極部２０と負電極部３０とを有する、半導体発光素子２が得られる。 [Dividing process]
Finally, wet etching and laser irradiation are performed on the fifth laminate to divide the fifth laminate into a plurality of semiconductor light emitting devices 2 (step 140). In the division process of step 140, individualization is performed so that each semiconductor light emitting device 2 includes one negative electrode portion 30 each.
As described above, the semiconductor light emitting device 2 each having the light emitting device layer 10, the positive electrode portion 20, and the negative electrode portion 30 is obtained.

＜半導体発光素子の発光動作＞
では、このようにして得られた半導体発光素子２の発光動作について説明を行う。
半導体発光素子２の正電極部２０および負電極部３０に順方向電圧を印加すると、発光素子層１０には、ｐ型コンタクト層１５からｎ型コンタクト層１１に向かう電流（順方向電流）が流れる。このとき、本実施の形態では、第１発光層１２および第２発光層１４を、トンネル接合層１３を介して接続しているため、上記順方向電流の流れが妨げられにくくなっている。 <Light Emitting Operation of Semiconductor Light Emitting Element>
The light emitting operation of the semiconductor light emitting device 2 thus obtained will now be described.
When a forward voltage is applied to the positive electrode portion 20 and the negative electrode portion 30 of the semiconductor light emitting device 2, a current (forward current) flows through the light emitting device layer 10 from the p-type contact layer 15 to the n-type contact layer 11. . At this time, in the present embodiment, since the first light-emitting layer 12 and the second light-emitting layer 14 are connected via the tunnel junction layer 13, the forward current flow is less likely to be hindered.

そして、第１発光層１２および第２発光層１４のそれぞれに順方向電流が流れることにより、第１発光層１２および第２発光層１４は、同一波長の光を出力する。このとき、第１発光層１２からは、主としてｎ型コンタクト層１１側（図５において上側）とトンネル接合層１３側（図５において下側）とに向かって、光が出力される。これに対し、第２発光層１４からは、主としてトンネル接合層１３側（図５において上側）とｐ型コンタクト層１５側（図５において下側）とに向かって、光が出力される。 When a forward current flows through each of the first light emitting layer 12 and the second light emitting layer 14, the first light emitting layer 12 and the second light emitting layer 14 output light of the same wavelength. At this time, light is emitted from the first light emitting layer 12 mainly toward the n-type contact layer 11 side (upper side in FIG. 5) and the tunnel junction layer 13 side (lower side in FIG. 5). On the other hand, light is emitted from the second light emitting layer 14 mainly toward the tunnel junction layer 13 side (upper side in FIG. 5) and the p-type contact layer 15 side (lower side in FIG. 5).

このとき、第１発光層１２および第２発光層１４から、図５の上側に出力される光は、ｎ型コンタクト層１１を介して半導体発光素子２の外部に出力される（図中矢印方向参照）。これに対し、第１発光層１２および第２発光層１４から、図５の下側に出力される光は、反射層２２によって反射され、ｎ型コンタクト層１１側（図５において上側）に向かう。 5 from the first light emitting layer 12 and the second light emitting layer 14 is output to the outside of the semiconductor light emitting element 2 through the n-type contact layer 11 (in the direction of the arrow in the figure). reference). On the other hand, the light emitted from the first light emitting layer 12 and the second light emitting layer 14 to the lower side of FIG. 5 is reflected by the reflective layer 22 and directed toward the n-type contact layer 11 side (upper side in FIG. 5). .

この間、発光素子層１０では、第１発光層１２および第２発光層１４から出力される光が、トンネル接合層１３を通過することになる。ここで、本実施の形態では、トンネル接合層１３におけるｎ型トンネル層１３３を、Ｐを含むＩＩＩ－Ｖ族半導体（リン化物）で構成している。このため、ｎ型トンネル層１３３を、Ａｓを含むＩＩＩ－Ｖ族半導体（ヒ化物）で構成した場合と比較して、そのバンドギャップを大きくすることが可能となる。その結果、第１発光層１２および第２発光層１４から出力される光が、ｎ型トンネル層１３３で吸収されにくくなり、発光素子層１０ひいては半導体発光素子２の発光出力を向上させることができる。 During this time, light emitted from the first light emitting layer 12 and the second light emitting layer 14 passes through the tunnel junction layer 13 in the light emitting element layer 10 . Here, in the present embodiment, the n-type tunnel layer 133 in the tunnel junction layer 13 is composed of a III-V group semiconductor (phosphide) containing P. Therefore, the bandgap can be increased compared to the case where the n-type tunnel layer 133 is made of a group III-V semiconductor (arsenide) containing As. As a result, the light emitted from the first light emitting layer 12 and the second light emitting layer 14 is less likely to be absorbed by the n-type tunnel layer 133, and the light emitting output of the light emitting element layer 10 and the semiconductor light emitting element 2 can be improved. .

また、本実施の形態では、トンネル接合層１３におけるｐ型トンネル層１３１とｎ型トンネル層１３３との境界部に、高濃度ｎ型不純物含有層１３２を設けている。このため、キャリアの増加に伴ってトンネル接合層１３の低抵抗化が図られることとなり、半導体発光素子２における順方向電圧の増大を抑制することができる。 Further, in the present embodiment, a high-concentration n-type impurity containing layer 132 is provided at the boundary between the p-type tunnel layer 131 and the n-type tunnel layer 133 in the tunnel junction layer 13 . As a result, the resistance of the tunnel junction layer 13 is reduced as the number of carriers increases, and an increase in forward voltage in the semiconductor light emitting device 2 can be suppressed.

さらに、本実施の形態では、発光素子層１０を製造する際に、第１発光層１２および第２発光層１４については、成長温度を６５０℃～７００℃とする一方、トンネル接合層１３については、成長温度を上記温度よりも１００℃～１５０℃低下させている。例えばＭＯＣＶＤ法でＧａＩｎＰを形成する場合、ＧａＩｎＰのＰＬピークエネルギー（≒バンドギャップ）は、成長温度を６５０℃とした場合に最小となり、その前後では６５０℃の場合よりも大きくなる。このため、トンネル接合層１３を形成する際の成長温度を６５０℃よりも低くすることで、第１発光層１２および第２発光層１４から出力される光に対するトンネル接合層１３の透過率を、より高くできるものと考える。 Furthermore, in the present embodiment, when manufacturing the light-emitting element layer 10, the growth temperature for the first light-emitting layer 12 and the second light-emitting layer 14 is set to 650° C. to 700° C., while the tunnel junction layer 13 is set to , the growth temperature is lowered by 100° C. to 150° C. from the above temperature. For example, when GaInP is formed by the MOCVD method, the PL peak energy (≈bandgap) of GaInP is minimized when the growth temperature is 650°C, and becomes larger around 650°C than at 650°C. Therefore, by setting the growth temperature at the time of forming the tunnel junction layer 13 to be lower than 650° C., the transmittance of the tunnel junction layer 13 with respect to the light emitted from the first light emitting layer 12 and the second light emitting layer 14 is reduced to Think you can go higher.

＜その他＞
なお、本実施の形態では、２つの発光層（第１発光層１２および第２発光層１４）を、１つのトンネル接合層１３を介して接続する場合を例として説明を行ったが、これに限られるものではない。例えば３以上の発光層と２以上のトンネル接合層１３とを、交互に接続する構成としてもよい。 <Others>
In this embodiment, the case where two light-emitting layers (first light-emitting layer 12 and second light-emitting layer 14) are connected via one tunnel junction layer 13 is described as an example. It is not limited. For example, three or more light-emitting layers and two or more tunnel junction layers 13 may be alternately connected.

また、本実施の形態では、第１発光層１２における第１活性層１２２および第２発光層１４における第２活性層１４２のそれぞれにおいて、所謂多重量子井戸構造を採用していたが、これに限られるものではない。例えば、所謂単一量子井戸構造を採用してもよいし、単なるダブルヘテロ接合の構造を採用してもかまわない。 Further, in the present embodiment, each of the first active layer 122 in the first light emitting layer 12 and the second active layer 142 in the second light emitting layer 14 employs a so-called multiple quantum well structure. It is not something that can be done. For example, a so-called single quantum well structure may be adopted, or a simple double heterojunction structure may be adopted.

さらに、本実施の形態では、発光素子層１０を含む半導体発光素子２として、反射層２２を備えた構成を例として説明を行ったが、半導体発光素子２の構造については、適宜設計変更して差し支えない。 Furthermore, in the present embodiment, the semiconductor light emitting device 2 including the light emitting device layer 10 has been described as having the reflective layer 22. However, the structure of the semiconductor light emitting device 2 may be changed in design as appropriate. It's okay.

さらにまた、本実施の形態では、トンネル接合層１３におけるｐ型トンネル層１３１とｎ型トンネル層１３３との間に、高濃度ｎ型不純物含有層１３２を設けていたが、高濃度ｎ型不純物含有層１３２は必須ではない。すなわち、トンネル接合層１３は、ｐ型トンネル層１３１とｎ型トンネル層１３３とを直接に積層した構成であってもよい。 Furthermore, in the present embodiment, the high-concentration n-type impurity containing layer 132 is provided between the p-type tunnel layer 131 and the n-type tunnel layer 133 in the tunnel junction layer 13. Layer 132 is not required. That is, the tunnel junction layer 13 may have a structure in which the p-type tunnel layer 131 and the n-type tunnel layer 133 are directly laminated.

以下、実施例に基づいて本発明をさらに詳細に説明する。ただし、本発明は、その要旨を超えない限り、以下の実施例に限定されるものではない。
本発明者は、トンネル接合層１３の構成を種々異ならせた半導体層形成基板１の作製を行うとともに、これら半導体層形成基板１から得られた半導体発光素子２に関し、各種特性に関する評価を行った。 The present invention will be described in more detail below based on examples. However, the present invention is not limited to the following examples as long as the gist thereof is not exceeded.
The present inventors produced semiconductor layer-forming substrates 1 having different configurations of tunnel junction layers 13, and evaluated various characteristics of the semiconductor light-emitting devices 2 obtained from these semiconductor layer-forming substrates 1. .

ここで、表１は、実施例１の半導体層形成基板１の作製条件を示している。また、表２は、実施例１～３および比較例の半導体層形成基板１におけるトンネル接合層の関係を示している。 Here, Table 1 shows the manufacturing conditions of the semiconductor layer forming substrate 1 of Example 1. Table 2 shows the relationship of the tunnel junction layers in the semiconductor layer forming substrates 1 of Examples 1 to 3 and Comparative Example.

Figure 0007122119000001
Figure 0007122119000001

Figure 0007122119000002
Figure 0007122119000002

＜実施例１の半導体層形成基板＞
では、表１を参照しつつ、実施例１の半導体層形成基板１について説明を行う。
［成長基板］
成長基板１ａには、ドーパントとしてｎ型不純物であるＳｉを添加した、ＧａＡｓ単結晶からなるウエハを用いた。用いたウエハのキャリア濃度は、１．０×１０１８（／ｃｍ３）であった（表１には「１．０Ｅ＋１８」と表記。以下同様）。ここで、成長基板１ａにおけるキャリア濃度は、５．０×１０１７～２．０×１０１８（／ｃｍ３）の範囲より選択することが望ましい。そして、成長基板１ａの厚さは３５０（μｍ）とし、成長基板１ａにおける結晶成長面のオフ角は１５°とした。 <Semiconductor Layer Forming Substrate of Example 1>
Now, referring to Table 1, the semiconductor layer forming substrate 1 of Example 1 will be described.
[Growth substrate]
As the growth substrate 1a, a wafer made of GaAs single crystal to which Si, which is an n-type impurity, was added as a dopant was used. The carrier concentration of the wafer used was 1.0×10 18 (/cm 3 ) (denoted as “1.0E+18” in Table 1; the same applies hereinafter). Here, it is desirable to select the carrier concentration in the growth substrate 1a from the range of 5.0×10 17 to 2.0×10 18 (/cm 3 ). The thickness of the growth substrate 1a was set to 350 (μm), and the off angle of the crystal growth surface in the growth substrate 1a was set to 15°.

［発光素子層］
発光素子層１０の構成は以下の通りである。なお、ここでは、発光素子層１０（より具体的には第１発光層１２および第２発光層１４）の発光波長（設計値）を８１０ｎｍとした。
（ｎ型コンタクト層）
ｎ型コンタクト層１１には、ＡｌＧａＡｓを用いた。ｎ型コンタクト層１１には、ドーパントとして、ｎ型不純物であるＴｅを５．０×１０１７（／ｃｍ３）の濃度となるように添加した。ｎ型コンタクト層１１の厚さは、５．００（μｍ）とした。 [Light emitting element layer]
The structure of the light emitting element layer 10 is as follows. Here, the emission wavelength (design value) of the light emitting element layer 10 (more specifically, the first light emitting layer 12 and the second light emitting layer 14) was set to 810 nm.
(n-type contact layer)
AlGaAs was used for the n-type contact layer 11 . Te, which is an n-type impurity, was added to the n-type contact layer 11 as a dopant so as to have a concentration of 5.0×10 17 (/cm 3 ). The thickness of the n-type contact layer 11 was set to 5.00 (μm).

（第１発光層）
第１発光層１２の構成は以下の通りである。
〔第１ｎ型クラッド層〕
第１ｎ型クラッド層１２１には、ＡｌＧａＡｓを用いた。第１ｎ型クラッド層１２１には、ドーパントとして、ｎ型不純物であるＴｅを１．０×１０１８（／ｃｍ３）の濃度となるように添加した。第１ｎ型クラッド層１２１の厚さは、０．２０（μｍ）とした。 (First light emitting layer)
The configuration of the first light emitting layer 12 is as follows.
[First n-type clad layer]
AlGaAs was used for the first n-type clad layer 121 . Te, which is an n-type impurity, was added as a dopant to the first n-type cladding layer 121 so as to have a concentration of 1.0×10 18 (/cm 3 ). The thickness of the first n-type cladding layer 121 was set to 0.20 (μm).

〔第１活性層〕
第１活性層１２２の構成は以下の通りである。なお、ここでは、第１井戸層１２２１を１８層とし、第１障壁層１２２２を１７層とした。 [First active layer]
The configuration of the first active layer 122 is as follows. Here, the first well layers 1221 are 18 layers, and the first barrier layers 1222 are 17 layers.

｛第１井戸層｝
第１井戸層１２２１には、ＡｌＧａＩｎＡｓＰを用いた。第１井戸層１２２１には、ドーパントを添加していない（アンドープ（表１には「ＵＮ」と表記。以下同様）。第１井戸層１２２１の厚さは、０．００３３（μｍ）とした。したがって、すべて（１８層）の第１井戸層１２２１の厚さの合計値は、０．０５９４（μｍ）となる。 {First well layer}
AlGaInAsP was used for the first well layer 1221 . No dopant was added to the first well layer 1221 (undoped (denoted as “UN” in Table 1; the same shall apply hereinafter)). The thickness of the first well layer 1221 was set to 0.0033 (μm). Therefore, the total thickness of all (18 layers) first well layers 1221 is 0.0594 (μm).

｛第１障壁層｝
第１障壁層１２２２には、ＡｌＧａＡｓＰを用いた。第１障壁層１２２２には、ドーパントを添加していない（アンドープ）。第１障壁層１２２２の厚さは、０．００７（μｍ）とした。したがって、すべて（１７層）の第１障壁層１２２２の厚さの合計値は、０．１１９（μｍ）となる。 {First barrier layer}
AlGaAsP was used for the first barrier layer 1222 . A dopant is not added to the first barrier layer 1222 (undoped). The thickness of the first barrier layer 1222 was set to 0.007 (μm). Therefore, the total thickness of all (17 layers) first barrier layers 1222 is 0.119 (μm).

〔第１ｐ型クラッド層〕
第１ｐ型クラッド層１２３には、Ａｌ０．４５Ｇａ０．５５Ａｓ（表１には「Ａｌ０．４５Ｇａ０．５５Ａｓ」と表記。以下同様）を用いた。第１ｐ型クラッド層１２３には、ドーパントとして、ｐ型不純物であるＣを８．０×１０１７（／ｃｍ３）の濃度となるように添加した。第１ｐ型クラッド層１２３の厚さは、０．２０（μｍ）とした。 [First p-type clad layer]
Al 0.45 Ga 0.55 As (indicated as “Al 0.45 Ga 0.55 As” in Table 1; hereinafter the same) was used for the first p-type cladding layer 123 . C, which is a p-type impurity, was added as a dopant to the first p-type cladding layer 123 so as to have a concentration of 8.0×10 17 (/cm 3 ). The thickness of the first p-type cladding layer 123 was set to 0.20 (μm).

（トンネル接合層）
トンネル接合層１３の構成は以下の通りである。
〔ｐ型トンネル層〕
ｐ型トンネル層１３１には、Ａｌ０．２５Ｇａ０．７５Ａｓを用いた。ｐ型トンネル層１３１には、ドーパントとして、ｐ型不純物であるＣを４．０×１０１９（／ｃｍ３）の濃度となるように添加した。ｐ型トンネル層１３１の厚さは、０．０２０（μｍ）とした。 (tunnel junction layer)
The configuration of the tunnel junction layer 13 is as follows.
[p-type tunnel layer]
Al 0.25 Ga 0.75 As was used for the p-type tunnel layer 131 . C, which is a p-type impurity, was added as a dopant to the p-type tunnel layer 131 so as to have a concentration of 4.0×10 19 (/cm 3 ). The thickness of the p-type tunnel layer 131 was set to 0.020 (μm).

〔ｎ型トンネル層〕
ｎ型トンネル層１３３には、Ｇａ０．５１Ｉｎ０．４９Ｐを用いた。ｎ型トンネル層１３３には、ドーパントとして、ｎ型不純物であるＴｅを２．５×１０１９（／ｃｍ３）の濃度となるように添加した。ｎ型トンネル層１３３の厚さは、０．０１５（μｍ）とした。 [n-type tunnel layer]
Ga 0.51 In 0.49 P was used for the n-type tunnel layer 133 . Te, which is an n-type impurity, was added to the n-type tunnel layer 133 as a dopant so as to have a concentration of 2.5×10 19 (/cm 3 ). The thickness of the n-type tunnel layer 133 was set to 0.015 (μm).

〔高濃度ｎ型不純物含有層〕
実施例１では、トンネル接合層１３を、図４に示す手順で作製した。このため、表１には記載していないが、ｐ型トンネル層１３１とｎ型トンネル層１３３との間には、ｎ型トンネル層１３３よりもｎ型不純物であるＴｅを多く含む高濃度ｎ型不純物含有層１３２が存在する（詳細は後述する）。 [High-concentration n-type impurity containing layer]
In Example 1, the tunnel junction layer 13 was produced by the procedure shown in FIG. For this reason, although not shown in Table 1, between the p-type tunnel layer 131 and the n-type tunnel layer 133, a high-concentration n-type layer containing more Te as an n-type impurity than the n-type tunnel layer 133 is provided. An impurity-containing layer 132 is present (details will be described later).

（第２発光層）
第２発光層１４の構成は以下の通りである。なお、ここでは、第２発光層１４における各層の構成を、基本的に、上記第１発光層１２と共通にした。 (Second light emitting layer)
The configuration of the second light emitting layer 14 is as follows. In addition, here, the structure of each layer in the second light-emitting layer 14 is basically the same as that of the first light-emitting layer 12 described above.

〔第２ｎ型クラッド層〕
第２ｎ型クラッド層１４１には、Ａｌ０．４５Ｇａ０．５５Ａｓを用いた。第２ｎ型クラッド層１４１には、ドーパントとして、ｎ型不純物であるＴｅを１．０×１０１８（／ｃｍ３）の濃度となるように添加した。第２ｎ型クラッド層１４１の厚さは、０．２０（μｍ）とした。 [Second n-type clad layer]
Al 0.45 Ga 0.55 As was used for the second n-type clad layer 141 . In the second n-type cladding layer 141, Te, which is an n-type impurity, was added as a dopant to a concentration of 1.0×10 18 (/cm 3 ). The thickness of the second n-type cladding layer 141 was set to 0.20 (μm).

〔第２活性層〕
第２活性層１４２の構成は以下の通りである。なお、ここでは、第２井戸層１４２１を１８層とし、第２障壁層１４２２を１７層とした。 [Second active layer]
The configuration of the second active layer 142 is as follows. Here, the second well layers 1421 are 18 layers, and the second barrier layers 1422 are 17 layers.

｛第２井戸層｝
第２井戸層１４２１には、ＡｌＧａＩｎＡｓＰを用いた。第２井戸層１４２１には、ドーパントを添加していない（アンドープ）。第２井戸層１４２１の厚さは、０．００３３（μｍ）とした。したがって、すべて（１８層）の第２井戸層１４２１の厚さの合計値は、０．０５９４（μｍ）となる。 {Second well layer}
AlGaInAsP was used for the second well layer 1421 . A dopant is not added to the second well layer 1421 (undoped). The thickness of the second well layer 1421 was set to 0.0033 (μm). Therefore, the total thickness of all (18 layers) of the second well layers 1421 is 0.0594 (μm).

｛第２障壁層｝
第２障壁層１４２２には、ＡｌＧａＡｓＰを用いた。第２障壁層１４２２には、ドーパントを添加していない（アンドープ）。第２障壁層１４２２の厚さは、０．００７（μｍ）とした。したがって、すべて（１７層）の第２障壁層１４２２の厚さの合計値は、０．１１９（μｍ）となる。 {Second barrier layer}
AlGaAsP was used for the second barrier layer 1422 . A dopant is not added to the second barrier layer 1422 (undoped). The thickness of the second barrier layer 1422 was set to 0.007 (μm). Therefore, the total thickness of all (17 layers) of the second barrier layers 1422 is 0.119 (μm).

〔第２ｐ型クラッド層〕
第２ｐ型クラッド層１４３には、ＡｌＧａＡｓを用いた。第２ｐ型クラッド層１４３には、ドーパントとして、ｐ型不純物であるＣを８．０×１０１７（／ｃｍ３）の濃度となるように添加した。第２ｐ型クラッド層１４３の厚さは、０．２０（μｍ）とした。 [Second p-type clad layer]
AlGaAs was used for the second p-type clad layer 143 . The second p-type cladding layer 143 was doped with C, which is a p-type impurity, at a concentration of 8.0×10 17 (/cm 3 ) as a dopant. The thickness of the second p-type clad layer 143 was set to 0.20 (μm).

（ｐ型コンタクト層）
ｐ型コンタクト層１５には、ＡｌＧａＡｓを用いた。ｐ型コンタクト層１５には、ドーパントとしてｐ型不純物であるＣを、３．０×１０１８（／ｃｍ３）の濃度となるように添加した。ｐ型コンタクト層１５の厚さは、３．５０（μｍ）とした。 (p-type contact layer)
AlGaAs was used for the p-type contact layer 15 . C, which is a p-type impurity, was added as a dopant to the p-type contact layer 15 so as to have a concentration of 3.0×10 18 (/cm 3 ). The thickness of the p-type contact layer 15 was set to 3.50 (μm).

＜各実施例および比較例の半導体層形成基板の関係＞
続いて、表２を参照しつつ、各実施例（実施例１～３）および比較例の半導体層形成基板１におけるトンネル接合層１３の関係（共通点および相違点）について説明を行う。ここで、表２は、ｐ型トンネル層１３１を構成する材料と、ｎ型トンネル層１３３を構成する材料と、高濃度ｎ型不純物含有層１３２の有無と、ｐ型トンネル層１３１およびｎ型トンネル層１３３のそれぞれにおける不純物濃度の分布状態とを示している。 <Relationship between Semiconductor Layer Forming Substrates of Examples and Comparative Examples>
Next, with reference to Table 2, the relationship (common points and differences) of the tunnel junction layers 13 in the semiconductor layer forming substrates 1 of each example (examples 1 to 3) and the comparative example will be described. Here, Table 2 shows the materials forming the p-type tunnel layer 131, the materials forming the n-type tunnel layer 133, the presence or absence of the high-concentration n-type impurity containing layer 132, the p-type tunnel layer 131 and the n-type tunnel. 2 shows the distribution state of the impurity concentration in each of the layers 133. FIG.

最初に、ｐ型トンネル層１３１を構成する材料について説明を行う。実施例１～３および比較例では、ｐ型トンネル層１３１をＡｌＧａＡｓで構成している。 First, the material forming the p-type tunnel layer 131 will be described. In Examples 1 to 3 and Comparative Example, the p-type tunnel layer 131 is made of AlGaAs.

次に、ｎ型トンネル層１３３を構成する材料について説明を行う。実施例１～３では、ｎ型トンネル層１３３をＧａＩｎＰで構成している。これに対し、比較例では、ｎ型トンネル層１３３をＡｌＧａＡｓで構成している。 Next, materials forming the n-type tunnel layer 133 will be described. In Examples 1 to 3, the n-type tunnel layer 133 is made of GaInP. On the other hand, in the comparative example, the n-type tunnel layer 133 is made of AlGaAs.

続いて、高濃度ｎ型不純物含有層１３２の有無について説明を行う。実施例１、２および比較例では、高濃度ｎ型不純物含有層１３２を設けている（「あり」と記載）。これに対し、実施例３では、高濃度ｎ型不純物含有層１３２を設けていない（「なし」と記載）。 Next, the presence or absence of the high-concentration n-type impurity containing layer 132 will be described. In Examples 1 and 2 and Comparative Example, the high-concentration n-type impurity containing layer 132 is provided (denoted as "present"). In contrast, in Example 3, the high-concentration n-type impurity containing layer 132 is not provided (described as "none").

最後に、ｐ型トンネル層１３１およびｎ型トンネル層１３３のそれぞれにおける不純物濃度の分布状態について説明を行う。実施例１、３および比較例では、ｐ型トンネル層１３１およびｎ型トンネル層１３３のそれぞれにおける不純物濃度を一定（図２の中段（第１の例）参照）としている。これに対し、実施例２では、ｐ型トンネル層１３１およびｎ型トンネル層１３３のそれぞれにおける不純物濃度を傾斜（図２の下段（第２の例）参照）させている。 Finally, the impurity concentration distribution in each of the p-type tunnel layer 131 and the n-type tunnel layer 133 will be described. In Examples 1 and 3 and Comparative Example, the impurity concentration in each of the p-type tunnel layer 131 and the n-type tunnel layer 133 is constant (see the middle (first example) of FIG. 2). On the other hand, in Example 2, the impurity concentration in each of the p-type tunnel layer 131 and the n-type tunnel layer 133 is graded (see the lower part of FIG. 2 (second example)).

したがって、実施例１と比較例とでは、ｎ型トンネル層１３３の構成材料が異なっている。また、実施例１と実施例２とでは、ｐ型トンネル層１３１およびｎ型トンネル層１３３のそれぞれにおける不純物濃度の分布状態が異なっている。さらに実施例１と実施例３とでは、高濃度ｎ型不純物含有層１３２の有無が異なっている。 Therefore, the constituent material of the n-type tunnel layer 133 differs between the first embodiment and the comparative example. In addition, the impurity concentration distributions in the p-type tunnel layer 131 and the n-type tunnel layer 133 are different between the first and second embodiments. Further, the presence or absence of the high-concentration n-type impurity containing layer 132 is different between the first embodiment and the third embodiment.

＜半導体発光素子＞
このようにして得られた実施例１～３および比較例の半導体層形成基板１を出発材料とし、図６に示す製造方法を用いて、半導体発光素子２を作製した。そして、得られた各半導体発光素子２に対し、各種評価を行った。 <Semiconductor light-emitting device>
Using the semiconductor layer forming substrates 1 of Examples 1 to 3 and Comparative Example obtained in this manner as starting materials, semiconductor light emitting devices 2 were manufactured using the manufacturing method shown in FIG. Then, various evaluations were performed on each of the obtained semiconductor light emitting devices 2 .

＜ｎ型トンネル層を構成する材料による違い＞
図７は、実施例１および比較例の半導体発光素子２の順方向電流ＩＦと発光出力Ｐｏとの関係を示している。図７において、横軸は順方向電流ＩＦ（ｍＡ）であり、縦軸は発光出力Ｐｏ（ｍＷ）である。 <Differences due to materials constituting the n-type tunnel layer>
FIG. 7 shows the relationship between the forward current IF and the light emission output Po of the semiconductor light emitting devices 2 of Example 1 and Comparative Example. In FIG. 7, the horizontal axis is the forward current IF (mA), and the vertical axis is the light emission output Po (mW).

図７より、実施例１の半導体発光素子２は、比較例の半導体発光素子２に比べて、発光出力Ｐｏが１０％程度向上していることがわかる。なお、図示はしていないが、実施例２および実施例３の各半導体発光素子２も、比較例の半導体発光素子２と比べて、発光出力Ｐｏが向上している。 As can be seen from FIG. 7, the semiconductor light emitting device 2 of Example 1 has a light emission output Po improved by about 10% compared to the semiconductor light emitting device 2 of the comparative example. Although not shown, each of the semiconductor light emitting devices 2 of Examples 2 and 3 also has an improved light emission output Po compared to the semiconductor light emitting device 2 of the comparative example.

以上より、トンネル接合層１３におけるｎ型トンネル層１３３を、ヒ化物（ＡｌＧａＡｓ）ではなくリン化物（ＧａＩｎＰ）で構成することにより、発光出力Ｐｏが向上することが理解される。 From the above, it is understood that the emission output Po is improved by forming the n-type tunnel layer 133 in the tunnel junction layer 13 from phosphide (GaInP) instead of arsenide (AlGaAs).

＜不純物濃度の分布状態による違い＞
図８は、実施例１、２の半導体発光素子２の発光出力Ｐｏおよび順方向電圧ＶＦの関係を示している。ここで、発光出力Ｐｏおよび順方向電圧ＶＦは、順方向電流ＩＦを１００（ｍＡ）とした場合の値である。 <Difference due to distribution state of impurity concentration>
FIG. 8 shows the relationship between the light emission output Po and the forward voltage VF of the semiconductor light emitting devices 2 of Examples 1 and 2. As shown in FIG. Here, the light emission output Po and the forward voltage VF are values when the forward current IF is 100 (mA).

図８より、実施例２の半導体発光素子２は、実施例１の半導体発光素子２に比べて、順方向電圧ＶＦが低下していることが分かる。ただし、実施例２の半導体発光素子２は、実施例１の半導体発光素子２に比べて、発光出力Ｐｏがわずかに低下していることもわかる。 As can be seen from FIG. 8, the forward voltage VF of the semiconductor light emitting device 2 of Example 2 is lower than that of the semiconductor light emitting device 2 of Example 1. FIG. However, it can also be seen that the light emission output Po of the semiconductor light emitting device 2 of Example 2 is slightly lower than that of the semiconductor light emitting device 2 of Example 1. FIG.

以上より、トンネル接合層１３におけるｐ型トンネル層１３１およびｎ型トンネル層１３３のそれぞれにおける不純物濃度の分布状態を傾斜させることにより、順方向電圧ＶＦが低下することが理解される。 From the above, it is understood that forward voltage VF is lowered by inclining the impurity concentration distribution in each of p-type tunnel layer 131 and n-type tunnel layer 133 in tunnel junction layer 13 .

＜高濃度ｎ型不純物濃含有層の有無による違い＞
図９（ａ）は実施例１のトンネル接合層１３のＴＥＭ写真であり、図９（ｂ）は実施例３のトンネル接合層１３のＴＥＭ写真である。 <Difference due to presence/absence of high-concentration n-type impurity-contained layer>
9A is a TEM photograph of the tunnel junction layer 13 of Example 1, and FIG. 9B is a TEM photograph of the tunnel junction layer 13 of Example 3. FIG.

図９（ａ）に示すように、実施例１では、トンネル接合層１３を構成するｐ型トンネル層１３１とｎ型トンネル層１３３との間に、別の層すなわち高濃度ｎ型不純物含有層１３２が存在しているものと考えられる。これに対し、図９（ｂ）に示すように、実施例３では、トンネル接合層１３を構成するｐ型トンネル層１３１とｎ型トンネル層１３３とが直接に対峙しているようにみえることから、高濃度ｎ型不純物含有層１３２は存在していないものと考えられる。 As shown in FIG. 9A, in Example 1, another layer, that is, a high-concentration n-type impurity containing layer 132 is provided between the p-type tunnel layer 131 and the n-type tunnel layer 133 that constitute the tunnel junction layer 13. is considered to exist. On the other hand, as shown in FIG. 9B, in Example 3, the p-type tunnel layer 131 and the n-type tunnel layer 133 constituting the tunnel junction layer 13 seem to directly face each other. , the high-concentration n-type impurity containing layer 132 does not exist.

図１１は、実施例１、３のトンネル接合層１３の二次イオン質量分析（ＳＩＭＳ：Secondary Ion Mass Spectrometry）の結果を示す図である。ここでは、ＣＡＭＥＣＡ社製のＩＭＳ ７ｆ－Ａｕｔｏを使用し、対象となる試料を削りながら分析するＤ－ＳＩＭＳ（ダイナミックモード）にて測定を行った。図１１において、横軸は深さ（ｎｍ）であり、縦軸はｎ型不純物（ここではＴｅ）の濃度（ａｔｏｍｓ／ｃｍ３）である。ここで、図１１には、トンネル接合層１３の前後に存在する、第１ｐ型クラッド層１２３および第２ｎ型クラッド層１４１の分析結果も、併せて示している。そして、図１１には、深さから類推される第１ｐ型クラッド層１２３、ｐ型トンネル層１３１、ｎ型トンネル層１３３および第２ｎ型クラッド層１４１の位置関係も示している。ただし、これはあくまでも目安であって、実際の位置関係とは、若干のずれが存在し得る。 FIG. 11 is a diagram showing the results of secondary ion mass spectrometry (SIMS) of the tunnel junction layers 13 of Examples 1 and 3. FIG. Here, IMS 7f-Auto manufactured by CAMECA was used, and measurement was performed by D-SIMS (dynamic mode) that analyzes while scraping the target sample. In FIG. 11, the horizontal axis is the depth (nm), and the vertical axis is the concentration (atoms/cm 3 ) of the n-type impurity (here, Te). Here, FIG. 11 also shows analysis results of the first p-type cladding layer 123 and the second n-type cladding layer 141 that exist before and after the tunnel junction layer 13 . 11 also shows the positional relationship among the first p-type cladding layer 123, the p-type tunnel layer 131, the n-type tunnel layer 133, and the second n-type cladding layer 141, which can be inferred from the depth. However, this is only a guideline, and there may be a slight deviation from the actual positional relationship.

実施例１の場合、ｎ型不純物の濃度の最大値は、１．６×１０２０（ａｔｏｍｓ／ｃｍ３）であった。一方、実施例３の場合、ｎ型不純物の濃度の最大値は、３．０×１０１９（ａｔｏｍｓ／ｃｍ３）であった。すなわち、ｎ型不純物の濃度の最大値が、実施例１では１０２０オーダーとなったのに対し、実施例３では１０１９オーダーとなった。 In the case of Example 1, the maximum value of the n-type impurity concentration was 1.6×10 20 (atoms/cm 3 ). On the other hand, in the case of Example 3, the maximum value of the n-type impurity concentration was 3.0×10 19 (atoms/cm 3 ). That is, the maximum value of the n-type impurity concentration was 10 20 order in Example 1, whereas it was 10 19 order in Example 3.

図１０は、実施例１、３の半導体発光素子２の順方向電圧ＶＦの関係を示している。ここで、順方向電圧ＶＦは、図８に示した例と同様、順方向電流ＩＦを１００（ｍＡ）とした場合の値である。 FIG. 10 shows the relationship between the forward voltages VF of the semiconductor light emitting devices 2 of Examples 1 and 3. As shown in FIG. Here, the forward voltage VF is a value when the forward current IF is 100 (mA), as in the example shown in FIG.

図１０より、実施例１の半導体発光素子２は、実施例３の半導体発光素子２に比べて、順方向電圧ＶＦが低下していることが分かる。 As can be seen from FIG. 10, the forward voltage VF of the semiconductor light emitting device 2 of Example 1 is lower than that of the semiconductor light emitting device 2 of Example 3. FIG.

以上より、ｐ型トンネル層形成工程（ステップ５０（第１工程））とｎ型トンネル層形成工程（ステップ６０（第３工程））との間に、ＩＩＩ族原料ガスおよびＶ族原料ガスの供給を停止しつつｎ型不純物原料ガスを供給する工程（第２工程）を設けることで、順方向電圧ＶＦが低下することが理解される。また、トンネル接合層１３に高濃度ｎ型不純物含有層１３２を設けることにより、順方向電圧ＶＦが低下することが理解される。 As described above, the group III source gas and the group V source gas are supplied between the p-type tunnel layer forming step (step 50 (first step)) and the n-type tunnel layer forming step (step 60 (third step)). It is understood that the forward voltage VF is lowered by providing the step (second step) of supplying the n-type impurity source gas while stopping the . Further, it is understood that the forward voltage VF is lowered by providing the high-concentration n-type impurity containing layer 132 in the tunnel junction layer 13 .

１…半導体層形成基板、１ａ…成長基板、１０…発光素子層、１１…ｎ型コンタクト層、１２…第１発光層、１２１…第１ｎ型クラッド層、１２２…第１活性層、１２２１…第１井戸層、１２２２…第１障壁層、１２３…第１ｐ型クラッド層、１３…トンネル接合層、１３１…ｐ型トンネル層、１３２…高濃度ｎ型不純物含有層、１３３…ｎ型トンネル層、１４…第２発光層、１４１…第２ｎ型クラッド層、１４２…第２活性層、１４２１…第２井戸層、１４２２…第２障壁層、１４３…第２ｐ型クラッド層、１５…ｐ型コンタクト層、２０…正電極部、２１…ｐ電極層、２１１…透光層、２１２…柱状導電層、２２…反射層、２３…拡散防止層、２４…接合層、２５…内部電極層、２６…支持基板、２７…外部電極層、３０…負電極部 DESCRIPTION OF SYMBOLS 1... Semiconductor layer formation board|substrate 1a... Growth board|substrate 10... Light emitting element layer 11... N-type contact layer 12... First light emitting layer 121... First n-type clad layer 122... First active layer 1221... Second 1 well layer 1222 first barrier layer 123 first p-type cladding layer 13 tunnel junction layer 131 p-type tunnel layer 132 high concentration n-type impurity containing layer 133 n-type tunnel layer 14 Second light emitting layer 141 Second n-type clad layer 142 Second active layer 1421 Second well layer 1422 Second barrier layer 143 Second p-type clad layer 15 P-type contact layer DESCRIPTION OF SYMBOLS 20... Positive electrode part 21... P electrode layer 211... Light transmissive layer 212... Columnar conductive layer 22... Reflective layer 23... Diffusion prevention layer 24... Joining layer 25... Internal electrode layer 26... Support substrate , 27... External electrode layer, 30... Negative electrode part

Claims (12)

化合物半導体とｐ型不純物とを含む第１ｐ型層と、化合物半導体とｎ型不純物とを含む第１ｎ型層と、化合物半導体を含むとともに当該第１ｐ型層と当該第１ｎ型層とに挟まれた第１活性層とを有する第１発光部と、
化合物半導体とｐ型不純物とを含む第２ｐ型層と、化合物半導体とｎ型不純物とを含む第２ｎ型層と、化合物半導体を含むとともに当該第２ｐ型層と当該第２ｎ型層とに挟まれた第２活性層とを有し、前記第１発光部と同一波長で発光する第２発光部と、
ＡｌｘＧａ１－ｘＡｓ（０＜ｘ≦０．３）とｐ型不純物とを含み、前記第１ｐ型層に対峙する第３ｐ型層と、（ＡｌｘＧａ１－ｘ）ｙＩｎ１－ｙＰ（０≦ｘ≦０．２， ０．４≦ｙ≦０．６）とｎ型不純物とを含み、前記第２ｎ型層に対峙する第３ｎ型層とを有し、前記第１発光部と前記第２発光部とに挟まれるとともに当該第３ｐ型層と当該第３ｎ型層とでトンネル接合を形成するトンネル接合部と
を備え、
前記第３ｐ型層は、前記第１ｐ型層よりも膜厚が小さく、且つバンドギャップが小さく、
前記トンネル接合部は、前記第３ｐ型層と前記第３ｎ型層との境界部に設けられ、ｎ型不純物を当該第３ｎ型層よりも高い濃度で含む高濃度ｎ型不純物含有層をさらに有し、
前記高濃度ｎ型不純物含有層は、前記第３ｎ型層および前記第３ｐ型層よりも薄いことを特徴とする発光ダイオード。 a first p-type layer containing a compound semiconductor and a p-type impurity, a first n-type layer containing a compound semiconductor and an n-type impurity, and a compound semiconductor sandwiched between the first p-type layer and the first n-type layer a first light emitting unit having a first active layer;
a second p-type layer containing a compound semiconductor and a p-type impurity, a second n-type layer containing a compound semiconductor and an n-type impurity, and a compound semiconductor sandwiched between the second p-type layer and the second n-type layer a second light emitting section having a second active layer and emitting light at the same wavelength as the first light emitting section;
a third p-type layer containing Al x Ga 1-x As ( 0<x≦0.3 ) and a p-type impurity and facing the first p-type layer; (Al x Ga 1-x ) y In 1- a third n-type layer including yP ( 0≤x≤0.2 , 0.4≤y≤0.6) and an n-type impurity and facing the second n-type layer; a tunnel junction portion sandwiched between the portion and the second light emitting portion and forming a tunnel junction with the third p-type layer and the third n-type layer;
the third p-type layer has a smaller film thickness and a smaller bandgap than the first p-type layer;
The tunnel junction further includes a high-concentration n-type impurity containing layer provided at a boundary between the third p-type layer and the third n-type layer and containing n-type impurities at a higher concentration than the third n-type layer. death,
The light-emitting diode, wherein the high-concentration n-type impurity containing layer is thinner than the third n-type layer and the third p-type layer. 前記高濃度ｎ型不純物含有層におけるｎ型不純物の濃度が、１×１０２０ｃｍ－３以上１×１０２１ｃｍ－３以下であることを特徴とする請求項１記載の発光ダイオード。 2. The light-emitting diode according to claim 1, wherein the n-type impurity concentration in said high-concentration n-type impurity containing layer is 1×10 20 cm −3 or more and 1×10 21 cm −3 or less. 前記第３ｎ型層におけるｎ型不純物の濃度は、前記第２ｎ型層と対峙する側よりも前記第３ｐ型層と対峙する側が高いことを特徴とする請求項１または２記載の発光ダイオード。 3. The light-emitting diode according to claim 1, wherein the concentration of the n-type impurity in the third n-type layer is higher on the side facing the third p-type layer than on the side facing the second n-type layer. 前記第３ｐ型層におけるｐ型不純物の濃度は、前記第１ｐ型層と対峙する側よりも前記第３ｎ型層と対峙する側が高いことを特徴とする請求項１乃至３のいずれか１項記載の発光ダイオード。 4. The p-type impurity concentration in the third p-type layer is higher on the side facing the third n-type layer than on the side facing the first p-type layer. light-emitting diode. 前記第１活性層および前記第２活性層は、ともに、井戸層と障壁層とを含む単一量子井戸構造または多重量子井戸構造を有しており、
前記井戸層は、（ＡｌｘＧａ１－ｘ）ｙＩｎ１－ｙＡｓｚＰ１－ｚ（０≦ｘ≦０．２，０．７≦ｙ≦１．０，０．７≦ｚ≦１．０）で構成され、
前記障壁層は、ＡｌｘＧａ１－ｘＡｓｚＰ１－ｚ（０≦ｘ≦０．３，０．７≦ｚ≦１．０）で構成されること
を特徴とする請求項１乃至４のいずれか１項記載の発光ダイオード。 Both the first active layer and the second active layer have a single quantum well structure or a multiple quantum well structure including well layers and barrier layers,
The well layer is (Al x Ga 1-x ) y In 1-y As z P 1-z (0≤x≤0.2, 0.7≤y≤1.0, 0.7≤z≤1 .0),
4. The barrier layer is composed of Al x Ga 1-x As z P 1-z (0≦x≦0.3, 0.7≦z≦1.0). The light-emitting diode according to any one of Claims 1 to 3. 前記第１ｐ型層、前記第２ｐ型層および前記第３ｐ型層は、ｐ型不純物としてそれぞれＣを含んでおり、
前記第１ｎ型層、前記第２ｎ型層および前記第３ｎ型層は、ｎ型不純物としてそれぞれＴｅを含んでいること
を特徴とする請求項１乃至５のいずれか１項記載の発光ダイオード。 the first p-type layer, the second p-type layer and the third p-type layer each contain C as a p-type impurity,
6. The light emitting diode according to claim 1, wherein each of said first n-type layer, said second n-type layer and said third n-type layer contains Te as an n-type impurity. Ａｌ、ＧａおよびＡｓとｐ型不純物とを含む第１ｐ型層と、Ａｌ、ＧａおよびＡｓとｎ型不純物とを含む第１ｎ型層と、ＩＩＩ－Ｖ族半導体を含むとともに当該第１ｐ型層と当該第１ｎ型層とに挟まれた第１活性層とを有する第１発光部と、
Ａｌ、ＧａおよびＡｓとｐ型不純物とを含む第２ｐ型層と、Ａｌ、ＧａおよびＡｓとｎ型不純物とを含む第２ｎ型層と、ＩＩＩ－Ｖ族半導体を含むとともに当該第２ｐ型層と当該第２ｎ型層とに挟まれた第２活性層とを有し、前記第１発光部と同一波長で発光する第２発光部と、
Ａｌ、ＧａおよびＡｓとｐ型不純物とを含み、前記第１ｐ型層に対峙する第３ｐ型層と、Ｇａ、ＩｎおよびＰとｎ型不純物とを含み、前記第２ｎ型層に対峙する第３ｎ型層とを有し、前記第１発光部と前記第２発光部とに挟まれるとともに当該第３ｐ型層と当該第３ｎ型層とでトンネル接合を形成するトンネル接合部と
を備え、
前記第３ｐ型層は、前記第１ｐ型層よりも膜厚が小さく、且つバンドギャップが小さく、
前記トンネル接合部は、前記第３ｐ型層と前記第３ｎ型層との境界部に設けられ、ｎ型不純物を当該第３ｎ型層よりも高い濃度で含む高濃度ｎ型不純物含有層をさらに有し、
前記高濃度ｎ型不純物含有層は、前記第３ｎ型層および前記第３ｐ型層よりも薄いことを特徴とする発光ダイオード。 a first p-type layer containing Al, Ga and As and p-type impurities, a first n-type layer containing Al, Ga and As and n-type impurities, and the first p-type layer containing a group III-V semiconductor a first light emitting section having a first active layer sandwiched between the first n-type layer;
a second p-type layer containing Al, Ga and As and p-type impurities; a second n-type layer containing Al, Ga and As and n-type impurities; and the second p-type layer containing a group III-V semiconductor a second light emitting section having a second active layer sandwiched between the second n-type layer and emitting light at the same wavelength as the first light emitting section;
a third p-type layer containing Al, Ga and As and p-type impurities and facing the first p-type layer; and a third n-type layer containing Ga, In and P and n-type impurities and facing the second n-type layer. a tunnel junction portion sandwiched between the first light emitting portion and the second light emitting portion and forming a tunnel junction with the third p-type layer and the third n-type layer;
the third p-type layer has a smaller film thickness and a smaller bandgap than the first p-type layer;
The tunnel junction further includes a high-concentration n-type impurity containing layer provided at a boundary between the third p-type layer and the third n-type layer and containing n-type impurities at a higher concentration than the third n-type layer. death,
The light-emitting diode, wherein the high-concentration n-type impurity containing layer is thinner than the third n-type layer and the third p-type layer. 前記第３ｎ型層は、前記第３ｐ型層よりもバンドギャップが大きいことを特徴とする請求項７記載の発光ダイオード。 8. The light emitting diode according to claim 7, wherein the third n-type layer has a bandgap larger than that of the third p-type layer. 前記第１ｐ型層および前記第２ｎ型層は、不純物を除いて共通の組成を有することを特徴とする請求項７または８記載の発光ダイオード。 9. The light emitting diode according to claim 7, wherein said first p-type layer and said second n-type layer have a common composition except impurities. 前記第３ｐ型層および前記第３ｎ型層は、それぞれが直接遷移型半導体で構成されることを特徴とする請求項７乃至９のいずれか１項記載の発光ダイオード。 10. The light-emitting diode according to claim 7, wherein said third p-type layer and said third n-type layer are each composed of a direct transition semiconductor. 前記第３ｎ型層におけるｎ型不純物の濃度が、１×１０２０ｃｍ－３以上１×１０２１ｃｍ－３以下であることを特徴とする請求項７乃至１０のいずれか１項記載の発光ダイオード。 11. The light-emitting diode according to claim 7, wherein the concentration of the n-type impurity in the third n-type layer is 1×10 20 cm −3 or more and 1×10 21 cm −3 or less. . 前記第３ｎ型層は、前記第２ｎ型層よりも膜厚が小さく、且つバンドギャップが小さいことを特徴とする請求項１乃至１１のいずれか１項記載の発光ダイオード。12. The light emitting diode according to claim 1, wherein the third n-type layer has a smaller film thickness and a smaller bandgap than the second n-type layer.
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