JP7115637B2 - 半導体集積回路 - Google Patents

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Description

本発明は、半導体集積回路に係り、特に、電力用半導体集積回路（パワーＩＣ）に関する。
パワー半導体素子の高信頼性化、小型化、低コスト化を目的として、出力段の電力用半導体素子としての縦型ＭＯＳトランジスタと、縦型ＭＯＳトランジスタを制御する回路を構成する横型ＭＯＳトランジスタが同一半導体チップにモノリシックに集積（混載）されたパワーＩＣが提案されている（特許文献１参照）。例えば、インテリジェントパワースイッチ（ＩＰＳ）と呼ばれる車載用のパワーＩＣが挙げられる。
半導体チップとしてｎ型基板を用いた場合、基板の下面側は縦型ＭＯＳトランジスタのドレイン側に対応するが、基板の下面はバッテリが接続される高電位側の電源端子に接続され、電源電位が印加される。基板を電源電位に固定すると、フローティング電位で使用可能な回路用の横型ｐＭＯＳトランジスタを形成するためには、基板の上部にｐ型ウェル及びｎ型ウェルを設け、ｎ－ｐ－ｎ接合構造（多重拡散構造）を形成する必要がある。
車載用等の場合では、ハイサイド型パワーＩＣの電源端子には、一般に５０Ｖ～６０Ｖ程度以上の耐圧が要求される。ｎ型基板とｐ型ウェル（以下において「ｐウェル」と略記する。）の間に高電圧が印加された場合、ｎ－ｐ－ｎ接合構造においてパンチスルーの発生を防止する必要がある。
ハイサイド型パワーＩＣの通常動作時には、基板の下面に電源電位（第１電位）が印加され、基板の上部に設けられたｐウェルに、第１電位よりも低い接地電位（第２電位）が印加される。更に、基板の上部に設けられたｎ型ウェル（以下において「ｎウェル」と略記する。）に、第１電位よりも低く、且つ第２電位よりも高い第３電位が印加される。一方、ハイサイド型パワーＩＣの待機時等の特定時には、低消費電力化のため、ｎウェルに印加される第３電位を接地電位まで低下させる制御が行われる。
しかし、ｎウェルに印加される第３電位を低下させ、ｎウェルの電位とｐウェルの電位が等しい状態において、高温になるにつれてリーク電流が増大し、ｎ－ｐ－ｎ接合構造におけるパンチスルー耐圧が低下する。このため、パンチスルー耐圧の低下分を見込んだ設計とするか、待機時等の特定時にｎウェルの電位とｐウェルの電位が等しくならないように回路で制御する必要がある。
特開２０００－９１３４４号公報
上記課題に鑑み、本発明は、複数のウェルを有する多重拡散構造において、高温時のリーク電流を抑制し、パンチスルー耐圧を改善することができる半導体集積回路を提供することを目的とする。
本発明の一態様は、（ａ）第１導電型の半導体基体と、（ｂ）半導体基体の下面に設けられ、第１電位が印加される下面電極と、（ｃ）半導体基体の上面側に設けられ、第１電位よりも低い第２電位が印加される第２導電型の第１ウェルと、（ｄ）第１ウェル内に設けられた第１導電型の第２ウェルと、（ｅ）第１ウェルに設けられ、第２電位よりも高い第３電位を第２ウェルに供給するエッジ構造とを備える半導体集積回路であることを要旨とする。
本発明によれば、複数のウェルを有する多重拡散構造において、高温時のリーク電流を抑制し、パンチスルー耐圧を改善することができる半導体集積回路を提供することができる。
本発明の実施形態に係る半導体集積回路の一例を示す要部断面図である。 実施形態に係る半導体集積回路の一例を示す要部平面図である。 実施形態に係る半導体集積回路の一例を示す等価回路図である。 実施形態に係るエッジ構造の一例を示す等価回路図である。 比較例に係る半導体集積回路の一例を示す要部断面図である。 比較例に係る半導体集積回路のＩ－Ｖ特性を表すグラフである。 実施形態に係る半導体集積回路のＩ－Ｖ特性を表すグラフである。 実施形態の変形例に係る半導体集積回路の一例を示す要部断面図である。 実施形態の変形例に係る半導体集積回路の一例を示す要部平面図である。
以下において、図面を参照して本発明の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
実施形態において、半導体チップに出力段素子として集積化される半導体素子には、「第１主電極領域」及び「第２主電極領域」の用語が用いられている。「第１主電極領域」及び「第２主電極領域」は、主電流が流入若しくは流出する半導体素子の主電極領域である。「第１主電極領域」とは、出力段素子として集積化される半導体素子が絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であれば、エミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。また、出力段素子として集積化される半導体素子が電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）であれば、ソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。また、出力段素子として集積化される半導体素子が静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）であれば、アノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。
「第２主電極領域」とは、出力段素子として集積化される半導体素子がＩＧＢＴであれば、上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。また、出力段素子として集積化される半導体素子がＦＥＴやＳＩＴであれば、上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。また、出力段素子として集積化される半導体素子がＳＩサイリスタやＧＴＯであれば、上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。即ち、出力段素子として集積化される半導体素子の「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。また、「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。また、「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。
また、実施形態に係る半導体集積回路では、同一半導体チップに種々の半導体素子がモノリシックに集積化される。実施形態において、回路部に集積化される回路素子等の半導体素子の「第３主電極領域」及び「第４主電極領域」とは、ＦＥＴやＳＩＴの場合にはソース領域又はドレイン領域のいずれか一方となり、主電流が流入若しくは流出する半導体領域を意味する。ＭＩＳＦＥＴ等で対称構造の半導体素子となる場合は、バイアス関係を交換すれば「第３主電極領域」の機能と「第４主電極領域」の機能を交換可能な場合もある。回路部に集積化される回路素子等の半導体素子の「第５主電極領域」及び「第６主電極領域」もＦＥＴやＳＩＴのソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。
ＣＭＯＳ回路を構成する場合は、回路上の要請で、「第３主電極領域」～「第６主電極領域」のうちでいずれをソース領域又はドレイン領域とするかが決定される。回路部に集積化される回路素子等の半導体素子の「第１主端子領域」及び「第２主端子領域」、「第５主端子領域」及び「第６主端子領域」等も同様に、回路設計の要請で決まるソース領域又はドレイン領域のいずれか一方を意味する。また、ダイオードに関して用いられる「第３主端子領域」及び「第４主端子領域」の用語もアノード領域又はカソード領域のいずれかになる。
また、以下の説明における「上面」「下面」等の上下や左右等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また、以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、「ｎ」や「ｐ」に付す「＋」又は「－」は、「＋」又は「－」が付されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い（換言すれば、比抵抗が低い又は高い）半導体領域であることを意味する。但し、図面の表現において、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度（比抵抗）が厳密に同じであることを意味するものではない。
＜半導体集積回路＞
本発明の実施形態に係る半導体集積回路は、図１に示すように、同一の半導体チップに出力部１００及び回路部２００がモノリシックに集積されたハイサイド型パワーＩＣである。図１では、半導体基体（１，２）が、高不純物濃度で第１導電型（ｎ＋型）の半導体基板（Ｓｉウェハ）からなる低比抵抗層１上に、低比抵抗層１よりも低不純物濃度で第１導電型（ｎ－型）の高比抵抗層２がエピタキシャル成長された構造を例示する。実施形態に係る半導体集積回路では、半導体チップを構成する半導体基体（１，２）が、シリコン（Ｓｉ）からなる半導体材料を母材とする場合を例示的に説明するが、母材はＳｉに限定されない。なお、高比抵抗層２となるｎ－型の半導体基板（Ｓｉウェハ）の下面に、ｎ＋型の不純物添加層からなる低比抵抗層１をイオン注入や熱拡散で形成することで半導体基体（１，２）を構成してもよい。
半導体基板を低比抵抗層１とする場合、低比抵抗層１の不純物濃度は例えば２×１０１８ｃｍ－３～１×１０１９ｃｍ－３程度である。この場合、高比抵抗層２の不純物濃度は例えば１×１０１２ｃｍ－３～１×１０１６ｃｍ－３程度に選択でき、ここでは例えば１×１０１５ｃｍ－３～１×１０１６ｃｍ－３程度である。ｎ－型の半導体基板からなる高比抵抗層２の下面に、ｎ＋型の不純物添加層で低比抵抗層１を形成する場合は、低比抵抗層１の不純物濃度を５×１０１８ｃｍ－３～１×１０２１ｃｍ－３程度とすることが可能である。なお、低比抵抗層１の不純物濃度は一定でなくてもよく、低比抵抗層１に接続される下面電極２９との界面で１×１０２１ｃｍ－３程度まで高不純物濃度となるような不純物プロファイルでも構わない。例えば高比抵抗層２側の５×１０１８ｃｍ－３～２×１０１９ｃｍ－３程度の層と、下面電極側の３×１０１９ｃｍ－３～１×１０２１ｃｍ－３程度の層との複合構造でも構わない。
図１の右側には、出力部１００に集積化されるパワー半導体素子である出力段素子Ｔ０として、トレンチゲート型の縦型ｎＭＯＳトランジスタを例示する。低比抵抗層１の一部が出力段素子Ｔ０の第１主電極領域（ドレイン領域）として機能し、この第１主電極領域上に位置する高比抵抗層２の一部が出力段素子Ｔ０のドリフト層として機能する。低比抵抗層１の下面側にはドレイン電極となる下面電極２９が配置されている。下面電極２９は、第１電位端子（電源端子）ＶＣＣに接続される。第１電位端子ＶＣＣには、高電位側の第１電位（電源電位）Ｖ１が印加される。第１電位は、例えば１３Ｖ程度である。
出力部１００側に位置する高比抵抗層２の上部の一部には第２導電型（ｐ型）のボディ領域（ベース領域）３が配置されている。ボディ領域３の上部には、高比抵抗層２よりも高不純物濃度の第１導電型（ｎ＋型）の第２主電極領域（ソース領域）４ａ，４ｂが選択的に設けられている。ボディ領域３の上部には、第２主電極領域４ａ，４ｂに接するようにｐ＋型のベースコンタクト領域５が選択的に設けられている。ベースコンタクト領域５及び第２主電極領域４ａ，４ｂは出力端子ＯＵＴに接続される。
図１の単位セルに着目すれば、ボディ領域３の上面から掘り込まれた一対の対向するゲートトレンチ３０ａ，３０ｂが設けられている。ゲートトレンチ３０ａ，３０ｂは、少なくとも側面の一部がボディ領域３と接し、ボディ領域３よりも深く設けられている。図１の断面図では、一対のゲートトレンチ３０ａ，３０ｂとして見かけ上の例示がされているが、実際には図１の紙面の裏側で連続した、平面形状が環状の１つのトレンチでもよい。
ゲートトレンチ３０ａ，３０ｂのそれぞれの内部には、ゲートトレンチ３０ａ，３０ｂの内面に沿ってゲート絶縁膜６ａ，６ｂが設けられている。そして、ゲート絶縁膜６ａを介してゲート電極７ａがゲートトレンチ３０ａの内部に埋め込まれ、トレンチ型の制御電極構造（６ａ，７ａ）を構成している。また、ゲート絶縁膜６ｂを介してゲート電極７ｂがゲートトレンチ３０ｂの内部に埋め込まれ、トレンチ型の制御電極構造（６ｂ，７ｂ）を構成している。
ゲート絶縁膜６ａ，６ｂとしては、例えばシリコン酸化膜（ＳｉＯ２膜）等が使用可能であるが、ＳｉＯ２膜の他にもシリコン酸窒化（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜も使用可能である。或いは、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜でもよい。更にはこれらの単層膜内のいくつかを選択し、複数を積層した複合膜等も使用可能である。
ゲート電極７ａ，７ｂの材料としては、例えばｎ型不純物が高濃度に添加されたポリシリコン（ドープドポリシリコン）が使用可能であるが、ドープドポリシリコン（ＤＯＰＯＳ）の他にもタングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高融点金属、高融点金属とポリシリコンとのシリサイド等が使用可能である。更にゲート電極７ａ，７ｂの材料はポリシリコンと高融点金属のシリサイドとの複合膜であるポリサイドでもよい。
ゲート電極７ａは、ゲート絶縁膜６ａを介して、ボディ領域３のゲートトレンチ３０ａの右側面側の半導体領域の表面ポテンシャルを静電的に制御することにより、ボディ領域３のゲートトレンチ３０ａの側面側に反転チャネルを形成する。ゲート電極７ｂは、ゲート絶縁膜６ｂを介して、ボディ領域３のゲートトレンチ３０ｂの左側面側の半導体領域の表面ポテンシャルを静電的に制御することにより、ボディ領域３のゲートトレンチ３０ｂの側面側に反転チャネルを形成する。
出力段素子Ｔ０においては、上面側の第２主電極領域４ａ，４ｂと、第２主電極領域４ａ，４ｂに対向する下面側の低比抵抗層１の一部で構成される第１主電極領域の間を主電流が流れる。単位セルに着目すれば、縦型ｎＭＯＳトランジスタの主電流は、上面側に位置する２つの第２主電極領域４ａ，４ｂの近傍に、第２主電極領域４ａ，４ｂに対しそれぞれ定義される２つの反転チャネルを介して主電流がそれぞれ流れる。
図１の中央部及び中央部より左側に示した回路部２００は、出力段素子Ｔ０を制御する第１回路素子Ｔ１及び第２回路素子Ｔ２を含む。例えば第１回路素子Ｔ１を横型ｎＭＯＳトランジスタとし、第２回路素子Ｔ２をｐＭＯＳトランジスタとした相補型ＭＯＳ（ＣＭＯＳ）が回路素子として採用可能である。第１回路素子Ｔ１は、高比抵抗層２の上部に設けられた第２導電型（ｐ型）の第１ウェル（以下において「ｐウェル」と略記する。）８に設けられる。ｐウェル８の不純物濃度は例えば１×１０１６ｃｍ－３程度である。ｐウェル８の不純物濃度は、出力部１００側のボディ領域３の不純物濃度と略同一であってよい。ｐウェル８の深さは、出力部１００側のボディ領域３の深さと略同一であってよい。
第１回路素子Ｔ１は、ｐウェル８の上部に第１導電型（ｎ＋型）の第３主電極領域（ソース領域）１０と第４主電極領域（ドレイン領域）１１を対向させている。第３主電極領域１０及び第４主電極領域１１は、ｐウェル８の上部に互いに離間して選択的に設けられており、高比抵抗層２よりも高不純物濃度のｎ＋型半導体領域である。第３主電極領域１０及び第４主電極領域１１の不純物濃度は、出力部１００側の第２主電極領域４ａ，４ｂの不純物濃度と略同一であってよい。第３主電極領域１０及び第４主電極領域１１の深さは、出力部１００側の第２主電極領域４ａ，４ｂの深さと略同一であってよい。
ｐウェル８上には平面型の制御電極構造（１２，１３）が横方向に延在している。制御電極構造（１２，１３）は、第３主電極領域１０と第４主電極領域１１の間のｐウェル８上に設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に配置されたゲート電極１３を備える。ゲート絶縁膜１２としては、ゲート絶縁膜６ａ，６ｂと同様の材料が使用可能であり、例えばＳｉＯ２膜等が使用可能である。
ゲート電極１３は、ゲート絶縁膜１２を介して、ｐウェル８の表面ポテンシャルを静電的に制御することにより、ｐウェル８の表層に反転チャネルを形成する。ゲート電極１３の材料としては、ゲート電極７ａ，７ｂと同様の材料が使用可能であり、例えばＤＯＰＯＳ等が使用可能である。
第２回路素子Ｔ２は、ｐウェル８の上部に設けられ、高比抵抗層２よりも高不純物濃度の第１導電型（ｎ型）の第２ウェル（以下において「ｎウェル」と略記する。）９に設けられる。ｎウェル９の不純物濃度は例えば１×１０１７ｃｍ－３程度である。第２回路素子Ｔ２は、ｎウェル９の上部に第２導電型（ｐ＋型）の第５主電極領域（ソース領域）１５及び第６主電極領域（ドレイン領域）１６を対向させている。第５主電極領域１５及び第６主電極領域１６は、ｎウェル９の上部に互いに離間して選択的に設けられており、ｐウェル８よりも高不純物濃度のｐ＋型半導体領域である。
第２回路素子Ｔ２は、高比抵抗層２の上部のｐウェル８と、ｎウェル９と、ｐ＋型の第５主電極領域１５及び第６主電極領域１６との３重拡散構造でｐ－ｎ－ｐ接合構造を構成している。ｐ－ｎ－ｐ接合構造により、第２回路素子Ｔ２のバックゲート領域であるｎウェル９は、高比抵抗層２から電気的に絶縁分離されてフローティング電位で使用される。
ｎウェル９上には平面型の制御電極構造（１７，１８）が横方向に延在している。制御電極構造（１７，１８）は、第５主電極領域１５と第６主電極領域１６の間のｎウェル９上に設けられたゲート絶縁膜１７と、ゲート絶縁膜１７上に配置されたゲート電極１８を備える。ゲート電極１８は、ゲート絶縁膜１７を介して、ｎウェル９の表面ポテンシャルを静電的に制御することにより、ｎウェル９の表層に反転チャネルを形成する。なお、高比抵抗層２の上面の第１回路素子Ｔ１、第２回路素子Ｔ２及び出力段素子Ｔ０等の間には、図示を省略した局部絶縁膜（ＬＯＣＯＳ膜）等のフィールド酸化膜が選択的に設けられている。
第６主電極領域１６には、スイッチング素子Ｔ３が接続されている。スイッチング素子Ｔ３は、例えばｐＭＯＳトランジスタで構成されている。スイッチング素子Ｔ３は、ｎウェル９内に形成してもよく、或いは同一半導体チップ内の回路部２００とは異なる領域に形成してもよい。スイッチング素子Ｔ３のゲートは、インバータ３３を介して、出力段素子Ｔ０を駆動するための入力信号が入力される入力端子ＩＮが接続されている。
スイッチング素子Ｔ３は、通常動作時には、入力端子ＩＮからの入力信号に応じてオン状態となり、ＣＭＯＳを構成している第１回路素子Ｔ１及び第２回路素子Ｔ２に電源電圧を供給する。スイッチング素子Ｔ３は、通常動作時以外である待機時等の特定時には、入力信号に応じてオフ状態となり、ＣＭＯＳを構成している第１回路素子Ｔ１及び第２回路素子Ｔ２の電源電圧の供給を停止させて、低消費電力化を図ることができる。
ｐウェル８内には、ｐウェル８よりも高不純物濃度のｐ＋型のウェルコンタクト領域２８が設けられている。ウェルコンタクト領域２８には、第２電位端子ＧＮＤが接続されている。第２電位端子ＧＮＤには、高電位側の第１電位Ｖ１よりも低い低電位側の第２電位Ｖ２として、例えば接地電位が印加される。
更に、回路部２００は、ｎウェル９の外周部のｐウェル８内に設けられたエッジ構造（電位供給回路）２０１を備える。エッジ構造２０１は、通常動作時及び通常動作時以外である待機時等の特定時において常に、ｎウェル９の電位を、第２電位Ｖ２よりも高い第３電位Ｖ３に固定する。エッジ構造２０１は、エンハンスメント型（以下、「Ｅ型」という。）トランジスタＴ１１と、デプレッション型（以下、「Ｄ型」という。）トランジスタＴ１２と、定電圧ダイオード（ツェナーダイオード）Ｄ１とを備える。
Ｅ型トランジスタＴ１１は、ｎウェル９を共通領域とする第１主端子領域（ソース領域）と、ｐウェル８内にｎウェル９から離間して設けられたｎ－型の第２主端子領域（ドレイン領域）１９とを備える。更に、Ｅ型トランジスタＴ１１は、第１主端子領域をなすｎウェル９と第２主端子領域１９との間のｐウェル８上に設けられたゲート絶縁膜２１と、ゲート絶縁膜２１上に設けられた第１制御電極（ゲート電極）２２とを備える。第２主端子領域１９内には、第２主端子領域１９よりも高不純物濃度のｎ＋型のエッジコンタクト領域２０が設けられている。エッジコンタクト領域２０は、配線３１により、高比抵抗層２の上部に選択的に設けられたｎ＋型の基体コンタクト領域１４に接続されている。
ツェナーダイオードＤ１は、ｐウェル８内に設けられ、ｐウェル８よりも高不純物濃度のｐ型の第３主端子領域（アノード領域）２３と、第３主端子領域２３内に設けられたｎ＋型の第４主端子領域（カソード領域）２４とで構成される。第３主端子領域２３は、ｐウェル８内にｎウェル９及び第２主端子領域１９から離間して設けられている。第３主端子領域２３と第４主端子領域２４とのｐｎ接合によりツェナーダイオードＤ１が構成されている。
Ｄ型トランジスタＴ１２は、第４主端子領域２４との共有領域である第５主端子領域（ソース領域）と、第２主端子領域１９との共有領域である第６主端子領域（ドレイン領域）とを備える。第６主端子領域をなす第２主端子領域１９と、第５主端子領域をなす第４主端子領域２４の間のｐウェル８内に、Ｄ型トランジスタＴ１２のｎ型のチャネル形成領域２５が定義される。チャネル形成領域２５の一端は第４主端子領域２４に接している。チャネル形成領域２５の他端は第２主端子領域１９に接している。チャネル形成領域２５の不純物濃度は、第２主端子領域１９の不純物濃度より高くてもよく、第２主端子領域１９の不純物濃度と略同一でもよい。チャネル形成領域２５の不純物濃度は、ｐ型の第３主端子領域２３と重複する部分の導電型が反転可能な濃度（抵抗値）に調整されている。
更に、Ｄ型トランジスタＴ１２は、チャネル形成領域２５上に設けられたゲート絶縁膜２６と、ゲート絶縁膜２６上に設けられた第２制御電極（ゲート電極）２７とを備える。ゲート電極２７は、配線３２を介して第４主端子領域２４及びゲート電極２２に接続されている。
図２は、図１に示した回路部２００の平面図である。図２のＡ－Ａ方向から見た断面図が、図１に相当する。図２に示すように、ｐウェル８は、例えばｎウェル９の周囲を囲むように枠状（環状）に設けられている。エッジ構造２０１は、例えばｎウェル９の左側に配置されている。エッジ構造２０１は、ｎウェル９の外周部に複数個配置されていてもよい。なお、ｐウェル８、ｎウェル９及びエッジ構造２０１の平面レイアウトは特に限定されない。
図３は、図１に示した実施形態に係る半導体集積回路の等価回路図を示す。図３からも、実施形態に係る半導体集積回路は、出力部１００及び回路部２００を備えることが理解できる。回路部２００の第１回路素子Ｔ１及び第２回路素子Ｔ２は、例えば出力部１００を制御する制御回路の一部に相当する。図３では図示を省略するが、第２回路素子Ｔ２のドレイン側には図１に示したスイッチング素子Ｔ３が接続されている。図３に示すように、出力部１００の出力段素子Ｔ０には還流ダイオードＤ０が接続されている。出力段素子Ｔ０の第１主電極領域（ドレイン領域）が第１電位端子ＶＣＣに接続され、第２主電極領域（ソース領域）が出力端子ＯＵＴに接続されている。
図４は、図１に示した実施形態に係る半導体集積回路のエッジ構造２０１の等価回路を示す。Ｅ型トランジスタＴ１１の第１主端子領域（ソース領域）はｎウェル９と等電位の電位供給端子ＶＮＷに接続されている。Ｅ型トランジスタＴ１１の第２主端子領域（ドレイン領域）は第１電位端子ＶＣＣに接続されている。Ｅ型トランジスタＴ１１の閾値電圧Ｖｔｈは例えば１Ｖ程度である。
図４に示すように、ツェナーダイオードＤ１の第３主端子領域（アノード領域）は、第２電位端子ＧＮＤに接続されている。ツェナーダイオードＤ１の第４主端子領域（カソード領域）は、Ｅ型トランジスタＴ１１の第１制御電極（ゲート電極）、Ｄ型トランジスタＴ１２の第２制御電極（ゲート電極）及び第５主端子領域（ソース領域）に接続されている。ツェナーダイオードＤ１の降伏電圧Ｖｚは、例えば５Ｖ～１０Ｖ程度である。ツェナーダイオードＤ１は定電圧Ｖｚを出力する。
Ｄ型トランジスタＴ１２の第６主端子領域（ドレイン領域）は、第１電位端子ＶＣＣ及びＥ型トランジスタＴ１１の第２主端子領域（ドレイン領域）に接続されている。Ｄ型トランジスタＴ１２は、ピンチ抵抗として機能する。
Ｅ型トランジスタＴ１１のソースの第３電位Ｖ３は、以下の式で表される。
Ｖ３＝Ｖ２＋Ｖｚ－Ｖｔｈ－α …（１）
式（１）において、αはバックゲート効果であり、例えば１Ｖ～２Ｖ程度である。適切な特性のトランジスタ、ツェナーダイオードを選択することにより、第３電位Ｖ３は、第２電位端子ＧＮＤの第２電位Ｖ２よりも高く設定することが可能である。第３電位Ｖ３は、例えば５Ｖ～１０Ｖ程度である。ｎウェル９の電位は、Ｅ型トランジスタＴ１１のソースの第３電位Ｖ３によりクランプされる。
＜比較例＞
ここで、図５を参照して、比較例に係る半導体集積回路を説明する。図５では、図１に示した出力部１００の図示を省略している。比較例に係る半導体集積回路では、図５に示すように、図１に示したエッジ構造２０１が無い点が、図１に示した半導体集積回路と異なる。ｎウェル９には、電位供給端子ＶＮＷが接続されている。電位供給端子ＶＮＷには、回路部２００とは異なる領域に設けられた回路（図示省略）が接続されている。
比較例に係る半導体集積回路の通常動作時は、第１電位端子ＶＣＣには第１電位Ｖ１が印加される。また、第２電位端子ＧＮＤには、第１電位Ｖ１よりも低い第２電位Ｖ２が印加される。また、電位供給端子ＶＮＷには、第１電位Ｖ１よりも低く、且つ第２電位Ｖ２よりも高い第３電位Ｖ３が、回路部２００とは異なる領域に設けられた回路から印加される。即ち、Ｖ１＞Ｖ３＞Ｖ２の電位関係で回路を動作させる。
一方、比較例に係る半導体集積回路の通常動作時以外である待機時等の特定時には、第１電位端子ＶＣＣには、通常動作時と同様の第１電位Ｖ１が印加されるが、低消費電力化のため、第３電位Ｖ３を第２電位Ｖ２と同等まで低下させ、ｎウェル９全体が例えば接地電位となるように制御する（Ｖ２＝Ｖ３＝ＧＮＤ）。本発明者は、この制御状態で高温になるとリーク電流が増大し、ｎ-型の高比抵抗層２、ｐウェル８及びｎウェル９で構成されるｎ－ｐ－ｎ接合構造のパンチスルー耐圧が低下するという知見を得た。なお、図５の矢印はパンチスルーを模式的に示している。
そこで、実施形態に係る半導体集積回路では、図１，図２及び図４に示すように、ｎウェル９の外周部のｐウェル８内にエッジ構造２０１を設けている。エッジ構造２０１が、常にｎウェル９の第３電位Ｖ３をｐウェル８の第２電位Ｖ２よりも高く制御することにより、待機時等の特定時においても第３電位Ｖ３が第２電位Ｖ２よりも高くなる。このため、図５に示した比較例に係る半導体集積回路のような高温時のリーク電流を低減することができ、ｎ－型の高比抵抗層２、ｐウェル８及びｎウェル９で構成されるｎ－ｐ－ｎ接合構造におけるパンチスルー耐圧の低下を防止することができる。更に、回路部２００のｐウェル８内でエッジ構造２０１が一体化しているため、ｐウェル８の外部に個別の回路を付加する必要が無く、小面積で実現可能となる。
更に、Ｅ型トランジスタＴ１１の第１主端子領域（ソース領域）を、ｎウェル９との共通領域とし、Ｄ型トランジスタＴ１２の第５主端子領域（ソース領域）を、第４主端子領域２４との共有領域とし、Ｄ型トランジスタＴ１２の第６主端子領域（ドレイン領域）を、第２主端子領域１９との共有領域とすることにより、小面積化を図ることができる。
なお、図１では、Ｅ型トランジスタＴ１１の第１主端子領域（ソース領域）を、ｎウェル９との共通領域とする場合を例示したが、Ｅ型トランジスタＴ１１の第１主端子領域（ソース領域）を、ｎウェル９とは個別に設けてもよい。また、Ｄ型トランジスタＴ１２の第５主端子領域（ソース領域）を、ツェナーダイオードＤ１の第４主端子領域２４との共有領域とする場合を例示したが、Ｄ型トランジスタＴ１２の第５主端子領域（ソース領域）を、ツェナーダイオードＤ１の第４主端子領域２４とは個別に設けてもよい。また、Ｄ型トランジスタＴ１２の第６主端子領域（ドレイン領域）を、Ｅ型トランジスタＴ１１の第２主端子領域１９との共有領域とする場合を例示したが、Ｄ型トランジスタＴ１２の第６主端子領域（ドレイン領域）を、Ｅ型トランジスタＴ１１の第２主端子領域１９とは個別に設けてもよい。
更に、図１に示したＥ型トランジスタＴ１１のゲート長Ｌ１が、Ｄ型トランジスタＴ１２のゲート長Ｌ２よりも短く、且つ図２に示したＥ型トランジスタＴ１１のゲート幅Ｗ１が、Ｄ型トランジスタＴ１２のゲート幅Ｗ２よりも大きい。これにより、Ｄ型トランジスタＴ１２の電流を絞り込み、消費電流を低減することができると共に、Ｅ型トランジスタＴ１１では大電流を流し易くすることができる。ゲート長Ｌ１とゲート長Ｌ２とを同じ長さとしてもよいし、ゲート長Ｌ１をゲート長Ｌ２よりも長くしてもよい。また、ゲート幅Ｗ１とゲート幅Ｗ２とを同じ幅としてもよいし、ゲート幅Ｗ１をゲート幅Ｗ２より小さくしてもよい。
＜実施例＞
図６は、比較例に係る半導体集積回路の２５℃及び１７５℃のＩ－Ｖ特性のシミュレーション結果を示し、図７は、実施形態に係る半導体集積回路の２５℃及び１７５℃のＩ－Ｖ特性のシミュレーション結果を示す。図６に示す比較例に係る半導体集積回路では、第２電位Ｖ２及び第３電位Ｖ３として０Ｖを印加した状態で、第１電位Ｖ１を変化させた。一方、図７に示す実施形態に係る半導体集積回路では、第２電位Ｖ２として０Ｖを印加し、第３電位Ｖ３として第２電位Ｖ２よりも大きい５Ｖを印加した状態で、第１電位Ｖ１を変化させた。図６に示す比較例に係る半導体集積回路では、１７５℃でリーク電流が増大し、パンチスルー耐圧が低下している。これに対して、図７に示す実施形態に係る半導体集積回路では、１７５℃でのリーク電流が抑制され、パンチスルー耐圧が改善していることが分かる。
＜変形例＞
実施形態の変形例に係る半導体集積回路は、図８及び図９に示すように、Ｅ型トランジスタＴ１１の平面パターンが、ｎウェル９の周囲を取り囲むように枠状（環状）に設けられている点が、図１及び図２に示した実施形態に係る半導体集積回路と異なる。図８は、図９の平面図に示したＡ－Ａ方向から見た断面図に相当する。Ｅ型トランジスタＴ１１の平面パターンを枠状とすることにより、Ｅ型トランジスタＴ１１のゲート幅を大きくすることができ、Ｅ型トランジスタＴ１１に大電流を流れ易くすることができる。図８及び図９では、図１及び図２に示した第１回路素子Ｔ１は図示を省略しているが、例えばＥ型トランジスタＴ１１の周囲を取り囲むｐウェル８内に設けられる。
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、実施形態では、出力部１００の出力段素子Ｔ０としてトレンチゲート型のＭＯＳトランジスタを例示したが、これに限定されない。例えば、出力段素子Ｔ０がトレンチゲート型のＩＧＢＴであってもよい。出力段素子Ｔ０がＩＧＢＴの場合は、例えば、図１の低比抵抗層１をｐ＋型の半導体層とすればよい。また、回路部２００に含まれる制御用の回路として、第１回路素子Ｔ１及び第２回路素子Ｔ２から構成されるＣＭＯＳを例示したが、ＣＭＯＳに限定されず、他の半導体素子からなる制御用の回路であっても構わない。
また、実施形態では、半導体基体（１，２）としてＳｉを用いた場合を例示した。しかし、Ｓｉの他にも、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド又は窒化アルミニウム（ＡｌＮ）等のＳｉよりも禁制帯幅が広い半導体（ワイドバンドギャップ半導体）材料を用いた場合にも適用可能である。
また、図１では、半導体基体（１，２）がｎ＋型の半導体基板からなる低比抵抗層１上に、ｎ－型の高比抵抗層２がエピタキシャル成長された構造を例示したが、これに限定されない。例えば、低比抵抗層１の代わりに、ｐ型の支持基板（半導体ウェハ）の上にエピタキシャル成長されたｎ＋型の埋め込み層を用い、このｎ＋型の埋め込み層の上にｎ－型の高比抵抗層２をエピタキシャル成長して３層構造の半導体基体を構成してもよい。低比抵抗層１の代わりにｎ＋型の埋め込みエピタキシャル層を用いた３層構造の半導体基体の場合は、高比抵抗層２の上面から埋め込みエピタキシャル層に届くシンカー領域を設ければよい。即ち、シンカー領域を介してドレイン領域として機能するｎ＋型の埋め込みエピタキシャル層に高比抵抗層２の上面側から接続してもよい。この場合、ドレイン電極配線は高比抵抗層２の上面側に設けられる。低比抵抗層１の代わりにｎ＋型の埋め込みエピタキシャル層を用いる場合は、下面側の支持基板を絶縁体基板としてＳＯＩ構造にしても構わない。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１…低比抵抗層
２…高比抵抗層（第１主電極領域）
３…ボディ領域
４ａ，４ｂ…第２主電極領域
５…ベースコンタクト領域
６ａ，６ｂ，１７，２１，２６…ゲート絶縁膜
７ａ，７ｂ，１３，１８，２２，２７…ゲート電極
８…第１ウェル
９…第２ウェル（第１主端子領域）
１０…第３主電極領域
１１…第４主電極領域
１４…基体コンタクト領域
１５…第５主電極領域
１６…第６主電極領域
１９…第２主端子領域（第６主端子領域）
２０…エッジコンタクト領域
２３…第３主端子領域
２４…第４主端子領域（第５主端子領域）
２５…チャネル形成領域
２８…ウェルコンタクト領域
２９…下面電極
３０ａ，３０ｂ…ゲートトレンチ
３１，３１…配線
３３…インバータ
１００…出力部
２００…回路部
２０１…エッジ構造
Ｄ０…還流ダイオード
Ｄ１…ツェナーダイオード
Ｔ０…出力段素子
Ｔ１…第１回路素子
Ｔ２…第２回路素子
Ｔ３…スイッチング素子
Ｔ１１…エンハンスメント型トランジスタ
Ｔ１２…デプレッション型トランジスタ

Claims (14)

  1. 第１導電型の半導体基体と、
    前記半導体基体の下面に設けられ、第１電位が印加される下面電極と、
    前記半導体基体の上面側に設けられ、前記第１電位よりも低い第２電位が印加される第２導電型の第１ウェルと、
    前記第１ウェル内に設けられた第１導電型の第２ウェルと、
    前記第１ウェルに設けられ、前記第２電位よりも高い第３電位を前記第２ウェルに供給するエッジ構造と、
    を備えることを特徴とする半導体集積回路。
  2. 前記エッジ構造は、
    前記第２ウェルと電位が等しく前記第３電位を供給する第１導電型の第１主端子領域、前記第１電位が印加される第１導電型の第２主端子領域、及び前記第１主端子領域と前記第２主端子領域の間を流れる電流を制御する第１制御電極を有するエンハンスメント型トランジスタと、
    前記第２電位が印加される第２導電型の第３主端子領域、及び前記第１制御電極に接続された第１導電型の第４主端子領域を有するツェナーダイオードと、
    前記第４主端子領域に接続された第１導電型の第５主端子領域、前記第１電位が印加される第１導電型の第６主端子領域、及び前記第１制御電極に接続され前記第５主端子領域と前記第６主端子領域の間を流れる電流を制御する第２制御電極を有するデプレッション型トランジスタと、
    を備えることを特徴とする請求項１に記載の半導体集積回路。
  3. 前記第１主端子領域が、前記第２ウェルとの共有領域で構成されることを特徴とする請求項２に記載の半導体集積回路。
  4. 前記第２主端子領域が、前記第１ウェル内に前記第１主端子領域から離間して設けられ、前記半導体基体と第１配線を介して接続されていることを特徴とする請求項２又は３に記載の半導体集積回路。
  5. 前記エンハンスメント型トランジスタが、前記第１主端子領域と前記第２主端子領域との間の前記第１ウェル上に設けられた第１ゲート絶縁膜を更に備え、
    前記第１制御電極が、前記第１ゲート絶縁膜上に設けられていることを特徴とする請求項２～４のいずれか１項に記載の半導体集積回路。
  6. 前記第３主端子領域が、前記第１ウェル内に前記第２ウェル及び前記第２主端子領域から離間して設けられ、前記第１ウェルよりも高不純物濃度の半導体領域であることを特徴とする請求項２～５のいずれか１項に記載の半導体集積回路。
  7. 前記第４主端子領域が、前記第３主端子領域内に設けられ、前記第３主端子領域とｐｎ接合をなすことを特徴とする請求項２～６のいずれか１項に記載の半導体集積回路。
  8. 前記第５主端子領域が、前記第４主端子領域との共有領域で構成されることを特徴とする請求項２～７のいずれか１項に記載の半導体集積回路。
  9. 前記第６主端子領域が、前記第２主端子領域との共有領域で構成されることを特徴とする請求項２～８のいずれか１項に記載の半導体集積回路。
  10. 前記デプレッション型トランジスタが、
    前記第５主端子領域と前記第６主端子領域の間に設けられ、前記第３主端子領域と重複する部分の導電型が反転可能な第１導電型のチャネル形成領域と、
    前記チャネル形成領域上に設けられた第２ゲート絶縁膜と、
    を更に備え、
    前記第２制御電極が前記第２ゲート絶縁膜上に設けられ、前記第５主端子領域及び前記第１制御電極と第２配線を介して接続されている
    ことを特徴とする請求項２～９のいずれか１項に記載の半導体集積回路。
  11. 前記ツェナーダイオードは、５Ｖ～１０Ｖの降伏電圧を有することを特徴とする請求項２～１０のいずれか１項に記載の半導体集積回路。
  12. 前記エンハンスメント型トランジスタのゲート長が、前記デプレッション型トランジスタのゲート長よりも短いことを特徴とする請求項２～１１のいずれか１項に記載の半導体集積回路。
  13. 前記エンハンスメント型トランジスタのゲート幅が、前記デプレッション型トランジスタのゲート幅よりも広いことを特徴とする請求項２～１２のいずれか１項に記載の半導体集積回路。
  14. 前記エンハンスメント型トランジスタの平面パターンが、前記第２ウェルを取り囲むように設けられていることを特徴とする請求項２～１３のいずれか１項に記載の半導体集積回路。
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