JP7115076B2 - power control circuit - Google Patents
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Description
本発明は、電源制御回路に関する。 The present invention relates to a power control circuit.
直流電源を所定周波数の三相交流電源に変換するインバータ回路では、三相の各相に対応して例えば６個のＭＯＳＦＥＴでブリッジ回路が設けられている。各相の下アームに設けられるＭＯＳＦＥＴを駆動する駆動用ＩＣには負電源用の電源制御回路が設けられ、ソース回路およびシンク回路によってコンデンサに電荷をチャージして負電圧を供給する構成である。 In an inverter circuit that converts a DC power supply into a three-phase AC power supply with a predetermined frequency, a bridge circuit is provided with, for example, six MOSFETs corresponding to each of the three phases. A drive IC for driving the MOSFETs provided in the lower arm of each phase is provided with a power supply control circuit for negative power supply, and is configured to supply a negative voltage by charging a capacitor with a source circuit and a sink circuit.
この場合、３個の駆動ＩＣは並列に接続された状態で使用され、相間にはノイズ対策用のコイルを接続した状態としている。このため、駆動ＩＣの動作電圧閾値ばらつきに起因して特定の駆動ＩＣで他相のコンデンサを充電および放電することがあり、その充電および放電のループにノイズ対策用のコイルが存在することで共振状態を発生させてしまうことがある。 In this case, three drive ICs are used in a state of being connected in parallel, and a coil for noise suppression is connected between the phases. For this reason, due to variations in the operating voltage threshold of the drive IC, a specific drive IC may charge and discharge a capacitor of another phase. It can cause a condition.
本発明は、上記事情を考慮してなされたもので、その目的は、複数のものを並列接続して使用する場合においても、共振が発生するのを防止でき、精度を確保することができるようにした電源制御回路を提供することにある。 SUMMARY OF THE INVENTION The present invention has been made in consideration of the above circumstances, and an object of the present invention is to prevent the occurrence of resonance and ensure accuracy even when a plurality of devices are connected in parallel and used. To provide a power supply control circuit that
請求項１に記載の電源制御回路は、並列接続された複数の直流電源としてのコンデンサのそれぞれに対応して設けられ、前記直流電源の電圧を制御する電源制御回路であって、前記コンデンサに給電するソース回路と、前記コンデンサの電荷を放電させるシンク回路とを備え、前記ソース回路および前記シンク回路は、一方が閾値電圧を判定基準として前記コンデンサの端子電圧と比較することで、前記コンデンサの給電又は放電を制御するコンパレータ制御回路で、他方が出力をフィードバック信号として制御するアンプと、前記アンプの出力電圧に応じて流れる電流をミラーさせて、前記コンデンサの放電又は給電を制御するカレントミラー回路とを有するフィード・フォワード制御回路である。
The power supply control circuit according to
上記構成を採用することにより、次のような効果を得ることができる。電源制御回路は、例えば三相のインバータ回路の下アームを構成する３個のＭＯＳＦＥＴのそれぞれに設けられた駆動回路内に設けられ、負電源用のコンデンサの制御用とされる。この場合に、３個の電源制御回路の間にはノイズ対策用のコイルが接続されるため、負電源用のコンデンサと共に共振回路を構成する。しかし、ソース回路およびシンク回路は、一方がフィード・フォワード（ＦＦ）制御回路で、他方がコンパレータ制御回路であるから、負電源を生成する駆動回路の動作電圧閾値ばらつきがある場合でも閉ループでのフィードバックがかからないので、発振するのを抑制することができる。 By adopting the above configuration, the following effects can be obtained. The power supply control circuit is provided, for example, in a drive circuit provided for each of the three MOSFETs forming the lower arm of the three-phase inverter circuit, and is used to control the negative power supply capacitor. In this case, since a coil for noise suppression is connected between the three power supply control circuits, a resonance circuit is formed together with the negative power supply capacitor. However, since one of the source circuit and the sink circuit is a feed forward (FF) control circuit and the other is a comparator control circuit, feedback in a closed loop is possible even if there is a variation in the operating voltage threshold of the drive circuit that generates the negative power supply. Since no voltage is applied, oscillation can be suppressed.
（第１実施形態）
以下、第１実施形態について、図１から図３を参照して説明する。
図１は負荷駆動回路１００に適用した電源制御回路１０１の電気的構成を示す。負荷駆動回路１００は、例えばＩＣ（半導体集積回路）で構成されており、直流電源１から負荷であるＭＯＳＦＥＴ２のゲートに駆動信号を与えると共に、電源制御回路１０１によりＭＯＳＦＥＴ２とグランドとの間に接続される負電源生成用のコンデンサ３への充放電の制御を行う。
(First embodiment)
The first embodiment will be described below with reference to FIGS. 1 to 3. FIG.
FIG. 1 shows an electrical configuration of a power
負荷駆動回路１００の入力端子Ａ、Ｂ間には駆動用の電源である直流電源１が接続される。負荷駆動回路１００の端子ＣはＭＯＳＦＥＴ２のゲートに接続され、端子ＤはＭＯＳＦＥＴ２のソースと共にインバータ回路のグランドに接続される。負荷駆動回路１００の端子Ｅは端子Ｂと共通に接続されておりＩＣグランドに接続される。
Between the input terminals A and B of the
負荷駆動回路１００において、駆動回路４は、図示しない制御部から与えられる制御信号に基づいてゲート駆動信号を生成して、端子Ｃを介してＭＯＳＦＥＴ２のゲートに出力する。他の制御回路６は、端子Ａと端子Ｄとの間に接続され、コンデンサ３に充電電流Ｉａを流し込む。コンデンサ３の電圧制御を行うために電源制御回路１０１が設けられている。電源制御回路１０１には、ソース回路６およびシンク回路７が設けられている。ソース回路６およびシンク回路７は、それぞれ端子Ａ、Ｂ間に接続され、直流電源１から給電される。
In the
ソース回路６はコンデンサ３への充電動作を行い、シンク回路７はコンデンサ３の電荷の放電動作を行う。この構成では、ソース回路６はコンパレータ制御回路を構成しており、内部に閾値電圧が設定されたコンパレータが設けられ、コンデンサ３の端子電圧に基づいて充電動作の制御を実施する。一方、シンク回路７はフィード・フォワード（Feed Forward：以下「ＦＦ」と称する）制御回路を構成しており、内部に設定された閾値電圧に基づいてコンデンサ３の電荷の放電動作を実施する。
The
上記構成においては、コンデンサ３にチャージされた電荷に対して、ソース回路６およびシンク回路７により充放電の制御動作が行われ、端子電圧を所定レベルに保持する。これにより、コンデンサ３は、端子電圧が低いとソース回路６から充電され、高くなるとシンク回路７により電荷が吸い込まれて放電され、端子電圧が所定の電圧レベルとなるように充電の後、その電圧が保持される。
In the above configuration, the
図２は上記した負荷駆動回路１００の使用形態を示している。適用する対象は三相インバータ回路の下アームに用いる３個のＮチャンネル型ＭＯＳＦＥＴ２ａ～２ｃであり、それぞれのゲート駆動用に同じ構成の３個の負荷駆動回路１００ａ～１００ｃが設けられる。３個の負荷駆動回路１００ａ～１００ｃは、図１に示した負荷駆動回路１００と同じ構成である。
FIG. 2 shows a mode of use of the
３個の負荷駆動回路１００ａ～１００ｃは、直流電源１から給電されるが、正負の給電経路においては、互いの負荷駆動回路１００ａ～１００ｃの間に、ノイズ対策用コイルＬ１～Ｌ４が介在された状態で連結されている。各負荷駆動回路１００ａ～１００ｃは、適宜のタイミングでそれぞれのＭＯＳＦＥＴ２ａ～２ｃにゲート駆動信号を出力してオンオフの制御を実行する。
The three
この場合において、負荷駆動回路１００ａ～１００ｃは、それぞれに接続された負電源用のコンデンサ３ａ～３ｃに対して、内部に設けられた電源制御回路１０１ａ～１０１ｃのソース回路６およびシンク回路７により所定電圧の負電圧に制御するように充放電制御を実施している。この結果、コンデンサ３ａ～３ｃで生成した負電圧を利用して、三相インバータ回路側のグランド電位に対してＩＣグランドを負電位にすることができる。これにより、負電源によってＭＯＳＦＥＴ２ａ～２ｃのオフ動作において負電圧でゲートオフ制御をすることができるようになる。
In this case, the
なお、この構成においては、コンデンサ３ａ～３ｃは、一方の端子が三相インバータ回路のグランドを通じて共通に接続されており、他方の端子がノイズ対策用コイルＬ３またはＬ４を介して共通に接続された状態となっている。この結果、電源制御回路１０１ａ～１０１ｃのそれぞれは、コンデンサ３ａ～３ｃとコイルＬ３、Ｌ４によって共振回路が形成される。
In this configuration, one terminal of the
この実施形態では、三相インバータ回路を動作させるときに、従来のような不具合の発生を抑制することができる。すなわち、負荷駆動回路１００ａ～１００ｃの動作電圧閾値ばらつきに起因していずれかの負荷駆動回路１００ａ～１００ｃが他相のコンデンサ３ａ～３ｃを充電および放電する場合があり、従来ではこの電圧差によって電源制御回路１０１ａ～１０１ｃのいずれかと、自己の制御対象でない他のコンデンサ３ａ～３ｃを介して形成されるループに電流が流れ、フィードバックがかかって共振状態を呈することがあった。
In this embodiment, when operating the three-phase inverter circuit, it is possible to suppress the occurrence of conventional problems. That is, due to variations in the operating voltage thresholds of the
これに対して、この実施形態においては、例えば負荷駆動回路１００ａの動作に起因してコンデンサ３ｂの端子電圧が高くなり、負荷駆動回路１００ａの電源制御回路１０１ａとの間で図３に示すように、ループが形成されることがある。この場合には、コンデンサ３ｂの端子Ｄ側から三相インバータ回路側のグランドを通じて共通に接続された負荷駆動回路１００ａの端子Ｄから内部の電源制御回路１０１ａに至る。電源制御回路１０１ａのソース回路６、シンク回路７から端子Ｂ（Ｅ）、ＩＣグランドを経てノイズ対策用コイルＬ３を通じてコンデンサ３ｂの負側の端子に至る経路となる。
On the other hand, in this embodiment, the terminal voltage of the
この場合、電源制御回路１０１ａにおいては、ソース回路６側で電流が流れたとしても、電流を引き込むシンク回路７がＦＦ制御回路で構成されていることから、フィードバック作用による発振動作を回避することができるようになる。この結果、電源制御回路１０１ａでは、コンデンサ３ａ～３ｃの端子電圧のばらつきに起因した発振現象の発生を抑制することができるようになる。
In this case, in the power
上記したように、第１実施形態では、負電圧生成用のコンデンサ３への充放電のためのソース回路６をコンパレータ制御回路により形成し、シンク回路７をＦＦ制御回路により形成した。これにより、三相インバータ回路の下アームに設けられるＭＯＳＦＥＴ２ａ～２ｃを駆動するように３個の負荷駆動回路１００ａ～１００ｃの負電源制御用の電源制御回路１０１ａ～１０１ｃを設ける場合でも、コンデンサ３ａ～３ｃの端子電圧がばらつきに起因した発振現象の発生を抑制することができるようになる。
As described above, in the first embodiment, the
（第２実施形態）
図４は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、負荷駆動回路２００に設ける電源制御回路２０１は、ソース回路６およびシンク回路７に代えて、ソース回路８およびシンク回路９を設ける構成としている。図４に示すように、ソース回路８はＦＦ制御回路により構成され、シンク回路９はコンパレータ制御回路により構成されている。
したがって、このような第２実施形態によっても第１実施形態と同様の作用効果を得ることができるものである。
(Second embodiment)
FIG. 4 shows a second embodiment, and portions different from the first embodiment will be described below. In this embodiment, the power
Therefore, the same effects as those of the first embodiment can be obtained from the second embodiment as well.
（第３実施形態）
図５は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態におけるソース回路６およびシンク回路７の具体的構成の例を示している。
(Third embodiment)
FIG. 5 shows a third embodiment, and portions different from the first embodiment will be described below. This embodiment shows an example of specific configurations of the
図５において、負荷駆動回路１００Ａの電源制御回路１０１Ａは、ソース回路６Ａおよびシンク回路７Ａを備えている。ソース回路６Ａは、コンパレータ制御回路を構成しており、シンク回路７ＡはＦＦ制御回路を構成している。なお、図示はしていないが、第１実施形態と同様に駆動回路４も備えられ、端子ＣからＭＯＳＦＥＴ２のゲートに駆動信号を出力する。また、他の制御回路５も備えられ、コンデンサ３に充電電流Ｉａを供給する構成である。
In FIG. 5, the power
ソース回路６Ａは、Ｐチャンネル型ＭＯＳＦＥＴ１１、コンパレータ１２、分圧抵抗１３、１４および閾値電圧Ｖｔｈ１を与える電源１５を備える。Ｐチャンネル型ＭＯＳＦＥＴ１１は、ソースが端子Ａに接続され、ドレインが端子Ｄに接続されると共に、抵抗１３、１４を直列に介して端子Ｂに接続される。コンパレータ１２の非反転入力端子は抵抗１３と１４との共通接続点に接続され、反転入力端子には閾値電圧Ｖｔｈ１が与えられる。コンパレータ１２の出力端子はＭＯＦＥＴ１１のゲートに接続される。
The
シンク回路７Ａは、アンプ１６、閾値電圧Ｖｔｈ２を与える電源１７、抵抗１８、１９、ＭＯＳＦＥＴ２０～２３、電流源２４および抵抗２５を備えている。アンプ１６は、非反転入力端子に閾値電圧Ｖｔｈ２が与えられる。アンプ１６の出力端子は、抵抗１８、１９の直列回路を介して端子Ｂに接続され、抵抗１８および１９の共通接続点は反転入力端子に接続される。
The
Ｎチャンネル型ＭＯＳＦＥＴ２０および２１によりカレントミラー回路が構成され、ＭＯＳＦＥＴ２０および２１のゲート同士が接続されるとともに、ＭＯＳＦＥＴ２０のドレイン－ゲート間が短絡される。ＭＯＳＦＥＴ２０には電流源２４から定電流が流される。Ｐチャンネル型ＭＯＳＦＥＴ２２および２３により同じくカレントミラー回路が構成されている。ＭＯＳＦＥＴ２２および２３のゲート同士が接続されるとともに、ＭＯＳＦＥＴ２２のドレイン－ゲート間が短絡される。端子Ａから抵抗２５、ＭＯＳＦＥＴ２２、２１を介して端子Ｂに接続される。ＭＯＳＦＥＴ２３のソースは端子Ｄに接続されドレインは端子Ｂに接続される。
N-
上記構成において、ソース回路６Ａは、コンパレータ１２において、端子Ｄにおける電圧が抵抗１３および１４で分圧され、抵抗１４の端子電圧と閾値電圧Ｖｔｈ１とが等しくなるようにＭＯＳＦＥＴ１１をオンオフ動作させてコンパレータ制御動作を行う。これにより、端子Ｄすなわちコンデンサ３の端子電圧が閾値電圧Ｖｔｈ１で設定された所定電圧となるようにＭＯＳＦＥＴ１１から充電動作が実施される。閾値電圧Ｖｔｈ１は、予め所定電圧を想定して設定されたもので、コンデンサ３により生成する負電圧のレベルを設定するものである。
In the above configuration, the
なお、端子Ｄは三相インバータ回路のグランドに接続されているから、コンデンサ３が充電されるにしたがって、端子Ｂおよび端子Ｅつまり負荷駆動回路１００ＡのＩＣグランドはコンデンサ３の端子電圧分だけ低い電位に下がっていく。この結果、端子Ｅつまり負荷駆動回路１００ＡのＩＣグランドに発生する負電圧をＭＯＳＦＥＴ２のゲートに対して駆動回路４から印加してオフ動作を早めることができる。
Since the terminal D is connected to the ground of the three-phase inverter circuit, as the
一方、シンク回路７Ａは、アンプ１６において、出力端子の電圧が抵抗１８および１９で分圧され、抵抗１９の端子電圧が反転入力端子に入力される。アンプ１６は、閾値電圧をフィードバック制御する。これにより、コンデンサ３が所定電圧以上の端子電圧になると電荷を吸い込むようにして電流を流して電圧が所定電圧となるように制御する。
On the other hand, in the
このように、シンク回路７ＡがＦＦ制御動作によりコンデンサ３の放電動作を制御するので、複数個の負荷駆動回路１００Ａを並列接続した使用形態においても、隣接するコンデンサ３との間で発振動作を起こすことを抑制することができる。
In this manner, the
（第４実施形態）
図６は第４実施形態を示すもので、以下、第２実施形態と異なる部分について説明する。この実施形態においても、第２実施形態におけるソース回路８およびシンク回路９の具体的構成の例を示している。
(Fourth embodiment)
FIG. 6 shows a fourth embodiment, and portions different from the second embodiment will be described below. This embodiment also shows an example of the specific configuration of the
図６において、負荷駆動回路２００Ａの電源制御回路２０１Ａは、ソース回路８Ａおよびシンク回路９Ａを備えている。ソース回路８Ａは、ＦＦ制御回路を構成しており、シンク回路９Ａはコンパレータ制御回路を構成している。なお、図示はしていないが、第２実施形態と同様に駆動回路４も備えられ、端子ＣからＭＯＳＦＥＴ２のゲートに駆動信号を出力する。また、他の制御回路５も備えられ、コンデンサ３に充電電流Ｉａを供給する構成である。
In FIG. 6, the power
ソース回路８Ａは、アンプ３１、閾値電圧Ｖｔｈ３を与える電源３２、抵抗３３、３４、ＭＯＳＦＥＴ３５～３８、電流源３９および抵抗４０を備えている。アンプ３１は、非反転入力端子に閾値電圧Ｖｔｈ３が与えられる。アンプ３１の出力端子は、抵抗３３、３４の直列回路を介して端子Ｂに接続され、抵抗３３および３４の共通接続点は反転入力端子に接続される。
The
Ｐチャンネル型ＭＯＳＦＥＴ３５および３６によりカレントミラー回路が構成され、ＭＯＳＦＥＴ３５および３６のゲート同士が接続されるとともに、ＭＯＳＦＥＴ３５のドレイン－ゲート間が短絡される。ＭＯＳＦＥＴ３５には電流源３９により定電流が流される。Ｎチャンネル型ＭＯＳＦＥＴ３７および３８により同じくカレントミラー回路が構成されている。ＭＯＳＦＥＴ３７および３８のゲート同士が接続されるとともに、ＭＯＳＦＥＴ３７のドレイン－ゲート間が短絡される。端子ＡからＭＯＳＦＥＴ３６、３７、抵抗４０を介して端子Ｂに接続される。ＭＯＳＦＥＴ３８のドレインは端子Ａに接続され、ソースは端子Ｄに接続される。
P-
シンク回路９Ａは、Ｎチャンネル型ＭＯＳＦＥＴ４１、コンパレータ４２、分圧抵抗４３、４４および閾値電圧Ｖｔｈ４を与える電源４５を備える。Ｎチャンネル型ＭＯＳＦＥＴ４１は、ドレインが端子Ｄに接続されると共に、抵抗４３、４４を直列に介して端子Ｂに接続され、ソースが端子Ｂに接続される。コンパレータ４２の非反転入力端子は抵抗４３と４４との共通接続点に接続され、反転入力端子には閾値電圧Ｖｔｈ４が与えられる。コンパレータ４２の出力端子はＭＯＦＥＴ４１のゲートに接続される。
The
上記構成において、ソース回路８Ａは、アンプ３１において、出力端子の電圧が抵抗３３および３４で分圧され、抵抗３４の端子電圧が反転入力端子に入力される。アンプ３１は、閾値電圧Ｖｔｈ３による設定電圧と抵抗３４の端子電圧との差分電圧により出力端子の電圧をＦＦ制御する。これにより、コンデンサ３を端子Ｄから充電して所定電圧となるように制御する。
In the above configuration, in the
端子Ｄは三相インバータ回路のグランドに接続されているから、コンデンサ３が充電されるにしたがって、端子Ｂおよび端子Ｅつまり負荷駆動回路２００ＡのＩＣグランドはコンデンサ３の端子電圧分だけ低い電位に下がっていく。この結果、端子Ｅつまり負荷駆動回路２００ＡのＩＣグランドに発生する負電圧をＭＯＳＦＥＴ２のゲートに対して駆動回路４から印加してオフ動作を早めることができる。
Since the terminal D is connected to the ground of the three-phase inverter circuit, as the
一方、ソース回路９Ａは、コンパレータ４２において、端子Ｄにおける電圧が抵抗４３および４４で分圧され、抵抗４４の端子電圧と閾値電圧Ｖｔｈ４とが等しくなるようにＭＯＳＦＥＴ４１をオンオフ動作させてコンパレータ制御動作を行う。これにより、端子Ｄすなわちコンデンサ３の端子電圧が閾値電圧Ｖｔｈ４で設定された所定電圧となるようにＭＯＳＦＥＴ４１を介して放電させる。閾値電圧Ｖｔｈ４は、予め所定電圧を想定して設定されたもので、コンデンサ３により生成する負電圧のレベルを設定するものである。
On the other hand, in the
このように、ソース回路８ＡがＦＦ制御動作によりコンデンサ３の放電動作を制御するので、複数個の負荷駆動回路２００Ａを並列接続した使用形態においても、隣接するコンデンサ３との間で発振動作を起こすことを抑制することができる。
In this manner, the
（第５実施形態）
図７は第５実施形態を示すもので、以下、第３実施形態と異なる部分について説明する。この実施形態では、負荷駆動回路１００Ｂの電源制御回路１０１Ｂとして、ソース回路６Ａは同じものが設けられ、シンク回路７Ｂは、シンク回路７Ａとは異なるＦＦ制御を行う回路が設けられている。
(Fifth embodiment)
FIG. 7 shows a fifth embodiment, and portions different from the third embodiment will be described below. In this embodiment, the
図７において、シンク回路７Ｂは、所定のツェナー電圧Ｖｚを有するツェナーダイオード５０により構成している。ツェナーダイオード５０は、コンデンサ３の端子電圧が閾値電圧としてのツェナー電圧Ｖｚを超えると、その電荷を放電させることで電圧をツェナー電圧Ｖｚ以上とならないように保持する。したがって、このシンク回路７Ｂもフィードバック制御を伴わない動作つまりＦＦ制御回路の動作となる。
したがって、このような第５実施形態によっても、第３実施形態と同様の効果を得ることができる。
In FIG. 7, the
Therefore, the same effects as those of the third embodiment can be obtained by the fifth embodiment as well.
（第６実施形態）
図８は第６実施形態を示すもので、以下、第３実施形態と異なる部分について説明する。この実施形態では、負荷駆動回路１００Ｃの電源制御回路１０１Ｃとして、出力電圧の変動にも対応可能な構成を備えたものとしている。
(Sixth embodiment)
FIG. 8 shows a sixth embodiment, and portions different from the third embodiment will be described below. In this embodiment, the power
図８において、ソース回路６Ａは、第３実施形態と同じ構成で、コンパレータ制御動作を行うものである。シンク回路７Ｃは、シンク回路７Ａに、Ｐチャンネル型ＭＯＳＦＥＴ６０およびスイッチ６１を付加した構成である。ＭＯＳＦＥＴ６０は、通電電流の能力を高めるスイッチング素子として機能するもので、ＭＯＳＦＥＴ２３と並列に接続され、ゲートはスイッチ６１を介してＭＯＳＦＥＴ２３のゲートに接続されている。
In FIG. 8, a
また、この実施形態では、新たに出力変動検出回路７０が設けられている。出力変動検出回路７０は、コンパレータ７１、分圧抵抗７２、７３および閾値電圧Ｖｔｈ５を与える電源７４を備える。抵抗７２、７３の直列回路は端子Ｄと端子Ｂとの間に接続される。コンパレータ７１の非反転入力端子は抵抗７２と７３との共通接続点に接続され、反転入力端子には判定レベルを設定する閾値電圧Ｖｔｈ５が与えられる。コンパレータ７１の出力端子はスイッチ６１の制御端子に接続される。
Further, in this embodiment, an output
上記構成において、第３実施形態と同様にして、端子Ｄに接続されたコンデンサ３の端子電圧が所定電圧以下では、ソース回路６Ａが動作してコンパレータ制御動作によりコンデンサ３に充電を実施する。また、コンデンサ３の端子電圧が所定電圧以上では、シンク回路７Ｃが動作してＦＦ制御動作によりコンデンサ３の電荷を放電させる。
In the above configuration, similarly to the third embodiment, when the terminal voltage of the
上記のように、通常の場合には、ソース回路６Ａとシンク回路７Ｃとでコンデンサ３の端子電圧を所定レベルに保持することができる。しかし、出力変動が発生した場合などで、コンデンサ３の端子電圧が所定以上となってシンク回路７Ｃが動作していても、コンデンサ３の端子電圧を下げることができず、コンデンサ３の端子電圧がさらに上昇してしまう場合に、出力変動検出回路７０により対処する。
As described above, in normal cases, the terminal voltage of the
出力変動検出回路７０は、コンデンサ３４の端子電圧が、シンク回路７Ｃが動作する電圧よりも高く設定された判定レベルの電圧になると、コンパレータ７１がこれを検出してシンク回路７Ｃのスイッチ６１をオンさせるように信号を出力する。
In the output
スイッチ６１がオンされると、ＭＯＳＦＥＴ６０がＭＯＳＦＥＴ２３と並列に接続された状態となり、ＭＯＳＦＥＴ２２に流れる電流が同じでもコンデンサ３から電荷を放電するために流れる電流量が増大する。これにより、コンデンサ３の端子電圧を所定電圧レベルまで迅速に低下させることができるようになる。
When the
このような第６実施形態によれば、第３実施形態の作用効果に加えて、出力変動検出回路７０およびＭＯＳＦＥＴ６０を付加したことで、出力変動が発生し場合でも迅速にコンデンサ３の端子電圧を所定電圧レベルまで下げることができるようになる。
なお、上記実施形態を第２実施形態あるいは第４実施形態の構成に適用することもできる。
According to the sixth embodiment, in addition to the effects of the third embodiment, the addition of the output
Note that the above embodiment can also be applied to the configuration of the second embodiment or the fourth embodiment.
（第７実施形態）
図９は第７実施形態を示すもので、以下、第６実施形態と異なる部分について説明する。この実施形態では、負荷駆動回路１００Ｄの電源制御回路１０１Ｄは、ＭＯＳＦＥＴ６０を増設したシンク回路７Ｃに代えて、シンク回路７Ｄを設ける構成としている。
(Seventh embodiment)
FIG. 9 shows the seventh embodiment, and the differences from the sixth embodiment will be explained below. In this embodiment, the power
図９において、シンク回路７Ｄは、閾値電圧Ｖｔｈ２を与える電源１７に加えて、閾値電圧Ｖｔｈ６を与える電源８１を備え、閾値電圧Ｖｔｈ２とＶｔｈ６とは、スイッチ８２およびスイッチ８３からなる切替回路により切り替え可能に構成されている。また、シンク回路７ＤにはＭＯＳＦＥＴ６０は設けられていない。出力変動検出回路７０のコンパレータ７１の出力端子は、スイッチ８２の制御端子にインバータ回路８４を介して接続されると共に、スイッチ８３の制御端子に接続される。
In FIG. 9, the
なお、閾値電圧Ｖｔｈ２は第３実施形態で示したのと同様のレベルである。また、閾値電圧Ｖｔｈ６は、コンデンサ３の電荷を放電させたときの電流量を増大させるように設定する判定レベルである。
Note that the threshold voltage Vth2 is the same level as shown in the third embodiment. Also, the threshold voltage Vth6 is a determination level set to increase the amount of current when the
これにより、スイッチ８２および８３は、コンパレータ７１の出力信号に応じて、いずれか一方がオンするように構成される。この場合、コンパレータ７１は、端子Ｄに接続されたコンデンサ３の端子電圧が所定以下の状態では、信号出力がローレベルとなりスイッチ８２をオン、スイッチ８３をオフさせた状態である。これにより、第３実施形態で示したのと同様のシンク回路７ＤによるＦＦ制御動作を実施する。
As a result, one of the
そして、コンパレータ７１は、コンデンサ３の端子電圧が判定レベルを超えると、ハイレベルの検出信号を出力してスイッチ８２をオフ、スイッチ８３をオンさせるようになる。これにより、アンプ１６における閾値電圧がＶｔｈ２からＶｔｈ６に切り替えられ、シンク回路７Ｄによるコンデンサ３の電荷の放電量を増大させることができるようになり、端子電圧を迅速に低下させることができるようになる。
したがって、このような第７実施形態によっても、第６実施形態と同様の効果を得ることができる。
なお、上記実施形態を第２実施形態あるいは第４実施形態の構成に適用することもできる。
When the terminal voltage of the
Therefore, the same effects as those of the sixth embodiment can be obtained by the seventh embodiment as well.
Note that the above embodiment can also be applied to the configuration of the second embodiment or the fourth embodiment.
（第８実施形態）
図１０は第８実施形態を示すもので、以下、第６実施形態と異なる部分について説明する。この実施形態では、負荷駆動回路１００Ｅの電源制御回路１０１Ｅは、ＭＯＳＦＥＴ６０を増設したシンク回路７Ｃに代えて、シンク回路７Ｅを設けると共に、出力変動検出回路７０に代えて出力変動検出回路７０Ａを備えた構成としている。
(Eighth embodiment)
FIG. 10 shows an eighth embodiment, and portions different from the sixth embodiment will be described below. In this embodiment, the power
図１０において、シンク回路７Ｅは、閾値電圧Ｖｔｈ２を与える電源１７とアンプ１６との間に停止スイッチ８５が設けられている。また、シンク回路７ＥにはＭＯＳＦＥＴ６０は設けられていない。出力変動検出回路７０Ａは、他の回路として電荷放電用のＮチャンネル型ＭＯＳＦＥＴ８６を備え、ＭＯＳＦＥＴ８６のドレインは端子Ｄに接続され、ソースは端子Ｂに接続される。コンパレータ７１の出力端子は、ＭＯＳＦＥＴ８６のゲートに接続されると共に、インバータ回路８７を介して停止スイッチ８５の制御端子に接続される。
In FIG. 10, the
上記構成において、コンパレータ７１は、端子Ｄに接続されたコンデンサ３の端子電圧が所定以下の状態では出力信号がローレベルとなり、ＭＯＳＦＥＴ８６をオフ状態とし、停止スイッチ８５をオン状態とする。これにより、第３実施形態で示したのと同様のシンク回路７ＥによるＦＦ制御動作を実施する。
In the above configuration, the output signal of the
そして、コンパレータ７１は、コンデンサ３の端子電圧が所定レベルを超えるとハイレベルの検出信号を出力し、停止スイッチ８５をオフさせると共に、ＭＯＳＦＥＴ８６をオンさせるようになる。これにより、シンク回路７Ｅはアンプ１６に閾値電圧Ｖｔｈ２が入力されなくなって動作が停止され、他の回路であるＭＯＳＦＥＴ８６がオンすることでコンデンサ３の電荷を大電流で放電させることができるようになる。
したがって、このような第８実施形態によっても、第６実施形態と同様の効果を得ることができる。
When the terminal voltage of the
Therefore, the same effects as those of the sixth embodiment can be obtained by the eighth embodiment as well.
なお、上記実施形態で示した出力変動検出回路７０Ａは、第５実施形態で示したツェナーダイオード５０を用いたシンク回路７Ｂを有する電源制御回路１０１Ｂにも適用することができる。
なお、上記実施形態を第２実施形態あるいは第４実施形態の構成に適用することもできる。
The output
Note that the above embodiment can also be applied to the configuration of the second embodiment or the fourth embodiment.
（第９実施形態）
図１１は第９実施形態を示すもので、以下、第７実施形態と異なる部分について説明する。この実施形態では、負荷駆動回路１００Ｆの電源制御回路１０１Ｆは、シンク回路７Ｄに代えて、シンク回路７Ｆを設けると共に、素子の温度を検出する温度センサ９０および補正回路９１を備えた構成としている。温度センサ９０は温度検出部として機能し、補正回路９１は補正部として機能する。
(Ninth embodiment)
FIG. 11 shows the ninth embodiment, and the differences from the seventh embodiment will be described below. In this embodiment, the power
図１１において、シンク回路７Ｆは、閾値電圧Ｖｔｈ２を与える電源１７に加えて、検出温度に応じて切り替える閾値電圧Ｖｔｈ６を与える電源９２を備えている。閾値電圧Ｖｔｈ２はスイッチ９３を介してアンプ１６に入力され、閾値電圧Ｖｔｈ６はスイッチ９４を介してアンプ１６に入力される。温度センサ９０は、電源制御回路１Ｆを構成するＩＣの温度を検出するように設けられている。補正回路９１は、温度センサ９０による検出温度の信号に基づいて、閾値電圧を切り替えるもので、スイッチ９３および９４の制御端子に接続されている。
In FIG. 11, the
温度センサ９０を設けるのは、ＩＣの温度が変動すると、内部に作り込まれているＭＯＳＦＥＴ２０～２３のオン抵抗が変化することで、シンク電流が変化するのを防止するためである。このため、補正回路９１は、温度センサ９０の検出信号に応じてアンプ１６の閾値電圧をＶｔｈ２あるいはＶｔｈ６などと切り替えることで補正するものである。
The reason why the
このような第９実施形態によれば、第３実施形態の作用効果に加えて、電源制御回路１Ｆの温度変動に起因したシンク回路７Ｆでのシンク電流の変化を防止することができ、コンデンサ３の端子電圧を精度良く生成することができる。
なお、上記実施形態では、温度に応じて２段階で切り替える構成としたが、３段階以上で切り替える構成としても良い。
また、上記実施形態を第２実施形態あるいは第４実施形態の構成に適用することもできる。
According to the ninth embodiment, in addition to the effects of the third embodiment, it is possible to prevent a change in the sink current in the
In the above-described embodiment, the temperature is switched in two steps depending on the temperature, but it may be switched in three or more steps.
Also, the above embodiment can be applied to the configuration of the second embodiment or the fourth embodiment.
（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
(Other embodiments)
The present invention is not limited to the above-described embodiments, and can be applied to various embodiments without departing from the scope of the invention. For example, the following modifications or extensions can be made.
ソース回路およびシンク回路は、コンパレータ制御動作あるいはＦＦ制御動作を実施する組み合わせであれば、異なる構成のコンパレータ制御回路あるいはＦＦ制御回路の構成を適用することができる。
実施形態で使用した負荷駆動回路以外の回路にも適用することができる。
As long as the source circuit and the sink circuit are combined to perform the comparator control operation or the FF control operation, different configurations of the comparator control circuit or the FF control circuit can be applied.
It can also be applied to circuits other than the load drive circuit used in the embodiment.
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。 Although the present disclosure has been described with reference to examples, it is understood that the present disclosure is not limited to such examples or structures. The present disclosure also includes various modifications and modifications within the equivalent range. In addition, various combinations and configurations, as well as other combinations and configurations, including single elements, more, or less, are within the scope and spirit of this disclosure.
図面中、１は直流電源、２、２ａ～２ｃはＭＯＳＦＥＴ、３はコンデンサ（直流電源）、４は駆動回路、５は他の制御回路、６、６Ａはソース回路（コンパレータ制御回路）、８、８Ａはソース回路（フィード・フォワード制御回路）、７、７Ａ、７Ｂ、７Ｃ、７Ｄ、７Ｅ、７Ｆはシンク回路（フィード・フォワード制御回路）、９、９Ａはシンク回路（コンパレータ制御回路）、１１はＰチャンネル型ＭＯＳＦＥＴ、１２、４２はコンパレータ、１４はＮチャンネル型ＭＯＳＦＥＴ、１６、３１はアンプ、５０はツェナーダイオード（フィード・フォワード制御）、６０はＰチャンネル型ＭＯＳＦＥＴ（スイッチング素子）、７０、７０Ａは出力変動検出回路、７１はコンパレータ、８２、８３はスイッチ（切替回路）、８５は停止スイッチ、８６はＮチャンネル型ＭＯＳＦＥＴ（他の回路）、９０は温度センサ（温度検出部）、９１は補正回路（補正部）、１００、１００Ａ～１００Ｆ、２００、２００Ａは負荷駆動回路、１０１、１０１Ａ～１０１Ｆ、２０１、２０１Ａは電源制御回路、である。
In the drawings, 1 is a DC power supply, 2, 2a to 2c are MOSFETs, 3 is a capacitor (DC power supply), 4 is a drive circuit, 5 is another control circuit, 6, 6A is a source circuit (comparator control circuit), 8, 8A is a source circuit (feed forward control circuit), 7, 7A, 7B, 7C, 7D, 7E, and 7F are sink circuits (feed forward control circuits), 9 and 9A are sink circuits (comparator control circuits), and 11 is P-
Claims (5)
前記コンデンサに給電するソース回路（６、６Ａ、８、８Ａ）と、
前記コンデンサの電荷を放電させるシンク回路（７、７Ａ～７Ｆ、９、９Ａ）とを備え、
前記ソース回路および前記シンク回路は、一方が閾値電圧を判定基準として前記コンデンサの端子電圧と比較することで、前記コンデンサの給電又は放電を制御するコンパレータ制御回路（６、６Ａ、９、９Ａ）で、他方が出力をフィードバック信号として制御するアンプ（１６、３１）と、前記アンプの出力電圧に応じて流れる電流をミラーさせて、前記コンデンサの放電又は給電を制御するカレントミラー回路（２０～２３，３５～３８）とを有するフィード・フォワード制御回路（７、７Ａ～７Ｆ、８、８Ａ）である電源制御回路。 A power supply control circuit provided corresponding to each of the capacitors as a plurality of DC power supplies connected in parallel and controlling the voltage of the DC power supply,
a source circuit (6, 6A, 8, 8A) feeding said capacitor;
A sink circuit (7, 7A to 7F, 9, 9A) for discharging the capacitor,
One of the source circuit and the sink circuit is a comparator control circuit (6, 6A, 9, 9A) that controls power feeding or discharging of the capacitor by comparing the terminal voltage of the capacitor with the threshold voltage as a criterion. ), the other has amplifiers (16, 31) that control the output as a feedback signal, and a current mirror circuit (20 to 23, 35-38) and feed forward control circuits (7, 7A-7F, 8, 8A).
前記コンデンサの電圧が判定レベルを超えると、前記スイッチング素子を動作させる出力変動検出回路（７０）とを備えた請求項１に記載の電源制御回路。 a switching element (60) provided in the feed-forward control circuit (7C) for increasing the energized current;
2. A power supply control circuit according to claim 1 , further comprising an output variation detection circuit (70) for operating said switching element when the voltage of said capacitor exceeds a determination level.
前記コンデンサの電圧が判定レベルを超えると前記切替回路により前記アンプの出力電流を増大させるように切り替える出力変動検出回路（７０）とを備えた請求項１に記載の電源制御回路。 switching circuits (82, 83) provided in the feed forward control circuit (7D) for switching the output current of the amplifier;
2. The power supply control circuit according to claim 1 , further comprising an output variation detection circuit (70) that switches so that the output current of the amplifier is increased by the switching circuit when the voltage of the capacitor exceeds the determination level.
前記フィード・フォワード制御回路に代わる他の回路（８６）と、
前記コンデンサの電圧が判定レベルを超えると前記停止スイッチにより前記フィード・フォワード制御回路の動作を停止させ、且つ前記他の回路を動作させるように切り替える出力変動検出回路（７０Ａ）とを備えた請求項１に記載の電源制御回路。 a stop switch (85) provided in the feed forward control circuit (7E) for stopping the operation of the amplifier;
another circuit (86) that replaces the feed forward control circuit;
and an output variation detection circuit (70A) that stops the operation of the feed-forward control circuit and operates the other circuit by the stop switch when the voltage of the capacitor exceeds the judgment level. 2. The power control circuit according to 1.
前記温度検出部の検出温度に応じて前記フィード・フォワード制御回路の出力電流を補正する補正部（９１）とを備えた請求項１から４のいずれか一項に記載の電源制御回路。 a temperature detection unit (90) for detecting the temperature of an element arranged in the current path of the feed forward control circuit (7F);
5. The power supply control circuit according to any one of claims 1 to 4 , further comprising a correction section (91) for correcting the output current of said feedforward control circuit according to the temperature detected by said temperature detection section.
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