JP7113554B2 - 半導体素子の製造方法及び半導体基板 - Google Patents
半導体素子の製造方法及び半導体基板 Download PDFInfo
- Publication number
- JP7113554B2 JP7113554B2 JP2021127797A JP2021127797A JP7113554B2 JP 7113554 B2 JP7113554 B2 JP 7113554B2 JP 2021127797 A JP2021127797 A JP 2021127797A JP 2021127797 A JP2021127797 A JP 2021127797A JP 7113554 B2 JP7113554 B2 JP 7113554B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- layer
- single crystal
- semiconductor
- sic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims description 778
- 239000004065 semiconductor Substances 0.000 title claims description 326
- 238000004519 manufacturing process Methods 0.000 title claims description 58
- 239000013078 crystal Substances 0.000 claims description 377
- 239000010408 film Substances 0.000 claims description 186
- 239000010409 thin film Substances 0.000 claims description 125
- 239000000463 material Substances 0.000 claims description 122
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 50
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 50
- 229910052594 sapphire Inorganic materials 0.000 claims description 29
- 239000010980 sapphire Substances 0.000 claims description 29
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 claims description 24
- 229910001195 gallium oxide Inorganic materials 0.000 claims description 24
- 239000011810 insulating material Substances 0.000 claims description 13
- 239000001257 hydrogen Substances 0.000 claims description 11
- 229910052739 hydrogen Inorganic materials 0.000 claims description 11
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 639
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 185
- 229910010271 silicon carbide Inorganic materials 0.000 description 184
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 110
- 229910052799 carbon Inorganic materials 0.000 description 110
- 229910052751 metal Inorganic materials 0.000 description 82
- 239000002184 metal Substances 0.000 description 82
- 238000000034 method Methods 0.000 description 60
- 229910002601 GaN Inorganic materials 0.000 description 46
- 230000015572 biosynthetic process Effects 0.000 description 44
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 39
- 230000008569 process Effects 0.000 description 30
- 239000012535 impurity Substances 0.000 description 22
- 229910021332 silicide Inorganic materials 0.000 description 21
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 21
- 229910052757 nitrogen Inorganic materials 0.000 description 20
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 16
- 239000002585 base Substances 0.000 description 13
- 239000002344 surface layer Substances 0.000 description 13
- 230000007547 defect Effects 0.000 description 11
- 239000011521 glass Substances 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 239000001301 oxygen Substances 0.000 description 8
- 229910052760 oxygen Inorganic materials 0.000 description 8
- 238000007747 plating Methods 0.000 description 8
- 150000001875 compounds Chemical class 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 239000003513 alkali Substances 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 4
- 238000005452 bending Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000005304 joining Methods 0.000 description 4
- 238000005224 laser annealing Methods 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000009429 electrical wiring Methods 0.000 description 3
- -1 hydrogen ions Chemical class 0.000 description 3
- 230000001678 irradiating effect Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000678 plasma activation Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Recrystallisation Techniques (AREA)
- Electrodes Of Semiconductors (AREA)
Description
また、同図(b)は、SiCからなる一般的な縦型構造のMOSFET(92)の断面構造を示している。単結晶からなる支持基板901上に能動層902がエピタキシャル成長により形成されており、その能動層902の領域にソース921、ドレイン922及びゲート923が形成されている。ソース921、ドレイン922間の電流の導通と遮断はゲート923により制御される。導通時のドレイン電流iは、ドレイン922と支持基板901の底面に形成されている裏面電極903との間で流れる。
また、同図(c)は、エピタキシャル成長により能動層902を成膜する初期に、高い窒素濃度の単結晶バッファ層904を設けたMOSFET(94)の断面構造を示している。単結晶バッファ層904は、エピタキシャル層の結晶欠陥密度を支持基板901の結晶欠陥密度と比べて低くするために形成される。
上記支持基板901は、電流が縦方向(図の上下方向)に流れる領域であり、20mΩ・cm以下の低い抵抗率とされる。一方、上記能動層902は、高電圧の耐圧が必要であるため、支持基板901と比べて2~3桁高い抵抗率とされている。SiCを用いる半導体素子はバンドギャップ幅が大きいため、能動層902の厚さを5~10μm程度と薄くできることが特徴である。能動層902は、支持基板901の上にエピタキシャル成長によって形成されるため、その結晶性は下地となる支持基板901に依存する。このため、支持基板901のSiCの結晶品質が重要となる。支持基板901の厚さは、単結晶基板の取り扱い時の割れ防止等のため、6インチサイズの基板の場合、300μm程度が必要とされる。そして、基板の表面側に素子形成後、支持基板部の抵抗を低くするために、裏面を研削して厚さは100μm以下まで薄くされる。
このように、半導体素子の基板として高価格な単結晶基板が使用され、その単結晶基板の厚さは、能動層のために厚くされるのではなく、素子形成工程における基板の取り扱いのために厚くされている。さらに、素子形成後には基板は薄く加工され、単結晶基板の多くの部分は、研削により除去されているのが現状である。
1.その少なくとも一方の平面上に絶縁材料又は半導体材料の1層以上の薄膜からなる表面薄膜層が成膜された第2の基板と、前記第2の基板上に形成された前記表面薄膜層の表面に接合された所定の厚さの第1の半導体材料の単結晶からなる第1単結晶層と、前記第1単結晶層上に成膜された第2の半導体材料の単結晶からなる第2単結晶層と、前記第2単結晶層に形成された半導体素子と、前記表面薄膜層として、前記第2の基板の前記一方の平面側に更に形成された半導体材料からなるバッファ層と、を備えることを特徴とする半導体基板。
2.前記表面薄膜層として前記第2の基板の前記一方の平面にシリコン酸化膜又はGaを含む半導体膜が成膜されている前記1.記載の半導体基板。
3.前記第2の基板は光を透過する基板であり、前記表面薄膜層はGaを含む半導体材料である前記1.又は2に記載の半導体基板。
4.前記第2の基板はサファイア又はSiCからなる基板である前記1.乃至3.のいずれかに記載の半導体基板。
5.前記第1の半導体材料はSiC、GaN及び酸化ガリウムのうちの1つであり、前記第2の半導体材料はSiC、GaN及び酸化ガリウムのうちの1つである前記1.乃至4.のいずれかに記載の半導体基板。
6.第2の基板の少なくとも一方の平面上に絶縁材料又は半導体材料の1層以上の薄膜からなる表面薄膜層を成膜する第1成膜工程と、第1の半導体材料の単結晶からなる第1の基板の一方の平面と前記第2の基板上に形成された前記表面薄膜層の表面とを接合する接合工程と、前記第1の基板の前記一方の平面から所定の深さにおいて前記第1の基板を分離することにより、前記第1の基板の前記一方の平面側を第1単結晶層として前記第2の基板上に形成された前記表面薄膜層上に残す分離工程と、前記第1単結晶層上に第2の半導体材料の単結晶からなる第2単結晶層を成膜する第2成膜工程と、前記第2単結晶層に半導体素子を形成する素子形成工程と、を含み、前記第1成膜工程において、前記表面薄膜層として前記第2の基板の前記一方の平面側に更に半導体材料からなるバッファ層を成膜することを特徴とする半導体素子の製造方法。
7.前記第1の基板の前記一方の平面から所定の深さに水素注入層を形成する水素層形成工程を含み、前記分離工程において、前記第1の基板を前記水素注入層で分離することにより、前記第1単結晶層を前記第2の基板に形成された前記表面薄膜層上に残し、前記第2成膜工程により、前記第2の基板上に前記表面薄膜層と前記第1単結晶層と前記第2単結晶層とが順に積層された複層基板が形成される前記6.記載の半導体素子の製造方法。
8.前記表面薄膜層として前記第2の基板の前記一方の平面にシリコン酸化膜又はGaを含む半導体膜を成膜する前記6.又は7.に記載の半導体素子の製造方法。
9.前記第2の基板は光を透過する基板であり、前記表面薄膜層はGaを含む半導体材料である前記6.乃至8.のいずれかに記載の半導体素子の製造方法。
10.前記第2の基板はサファイア又はSiCからなる基板である前記6.乃至9.のいずれかに記載の半導体素子の製造方法。
11.前記第1の半導体材料はSiC、GaN及び酸化ガリウムのうちの1つであり、前記第2の半導体材料はSiC、GaN及び酸化ガリウムのうちの1つである前記6.乃至10.のいずれかに記載の半導体素子の製造方法。
参考として、本開示の半導体素子の製造方法は以下のように構成することができる。
(1)仮支持基板とするための第2の基板の少なくとも一方の平面上に絶縁材料又は半導体材料の1層以上の薄膜からなる表面薄膜層を成膜する第1成膜工程と、第1の半導体材料の単結晶からなる第1の基板の一方の平面と前記第2の基板上に形成された前記表面薄膜層の表面とを接合する接合工程と、前記第1の基板の前記一方の平面から所定の深さにおいて前記第1の基板を分離することにより、前記第1の基板の前記一方の平面側を第1単結晶層として前記第2の基板上に形成された前記表面薄膜層上に残す分離工程と、前記第1単結晶層上に第2の半導体材料の単結晶からなる第2単結晶層を成膜する第2成膜工程と、前記第2単結晶層に半導体素子を形成する素子形成工程と、前記半導体素子が形成された前記第2単結晶層上に第3の基板を接合する第2接合工程と、前記第3の基板を接合した後に前記第2の基板を除去する基板除去工程と、を含み、前記第1成膜工程において、前記表面薄膜層として前記第2の基板の前記一方の平面側に更に半導体材料からなるバッファ層を成膜することを特徴とする半導体素子の製造方法。
(2)前記基板除去工程において更に前記表面薄膜層を除去し、前記第1単結晶層を更に除去する前記(1)記載の半導体素子の製造方法。
(3)前記第1の基板の前記一方の平面から所定の深さに水素注入層を形成する水素層形成工程を含み、前記分離工程において、前記第1の基板を前記水素注入層で分離することにより、前記第1単結晶層を前記第2の基板に形成された前記表面薄膜層上に残し、前記第2成膜工程により、前記第2の基板上に前記表面薄膜層と前記第1単結晶層と前記第2単結晶層とが順に積層された複層基板が形成される前記(1)又は(2)に記載の半導体素子の製造方法。
(4)前記第2成膜工程において、前記第2の半導体材料の単結晶からなる単結晶バッファ層を形成した後に前記第2単結晶層を成膜し、前記基板除去工程において、前記単結晶バッファ層を更に除去する前記(1)乃至(3)のいずれかに記載の半導体素子の製造方法。
(5)前記第1の基板の前記一方の平面上にシリサイド層を形成するシリサイド層形成工程を含む前記(1)乃至(4)のいずれかに記載の半導体素子の製造方法。
(6)前記第1成膜工程において、前記表面薄膜層として前記第2の基板の前記一方の平面にシリコン酸化膜又はGaを含む化合物半導体膜を成膜する前記(1)乃至(5)のいずれかに記載の半導体素子の製造方法。
(7)前記第1成膜工程において、前記表面薄膜層として前記第2の基板の他方の平面にSiCの多結晶からなる多結晶SiC膜を成膜する前記(1)乃至(6)のいずれかに記載の半導体素子の製造方法。
(8)前記第2の基板は光を透過する基板であり、前記表面薄膜層はGaを含む半導体材料であり、前記基板除去工程において、前記第2の基板側からレーザ光を照射してGaを析出させることによって前記第2の基板を除去する前記(1)乃至(7)のいずれかに記載の半導体素子の製造方法。
(9)前記第2の基板はサファイア又はSiCからなる基板である前記(1)乃至(8)のいずれかに記載の半導体素子の製造方法。
(10)前記第2の基板はカーボンからなる基板であり、前記第1成膜工程において、前記表面薄膜層は前記第2の基板の側面側を覆うように成膜される前記(1)乃至(7)のいずれかに記載の半導体素子の製造方法。
(11)前記第3の基板は金属基板である前記(1)乃至(10)のいずれかに記載の半導体素子の製造方法。
(12)前記第3の基板は、無アルカリガラス、サファイア及びSiのうちの1つからなる基板である前記(1)乃至(10)のいずれかに記載の半導体素子の製造方法。
(13)前記基板除去工程により露出された面上に、前記半導体素子の裏面電極層を形成する裏面電極形成工程を備える前記(1)乃至(12)のいずれかに記載の半導体素子の製造方法。
(14)前記第2接合工程又は前記基板除去工程の後、前記第3の基板に前記半導体素子の電極部となる貫通孔を形成する開孔工程を備える前記(12)又は(13)に記載の半導体素子の製造方法。
(15)前記開孔工程において、前記貫通孔は前記第3の基板の表面側に向けて拡がるテーパ状に形成される前記(14)記載の半導体素子の製造方法。
(16)前記第1の半導体材料はSiC、GaN及び酸化ガリウムのうちの1つであり、前記第2の半導体材料はSiC、GaN及び酸化ガリウムのうちの1つである前記(1)乃至(15)のいずれかに記載の半導体素子の製造方法。
参考として、本半導体素子の製造方法は、半導体素子が形成された前記第2単結晶層上に第3の基板を接合する第2接合工程と、前記第2の基板を除去する基板除去工程と、を備えることができる。このため、半導体素子の最終的な支持基板となる第3の基板を接合した後、半導体素子を形成するために使用した第2の基板を除去することができる。これによって露出した裏面上に半導体素子の裏面電極を設けることが可能になる。
前記基板除去工程において、前記第1単結晶層を更に除去する場合には、露出した前記第2単結晶層の表面上に半導体素子の裏面電極を設けることができる。
以上のような第1成膜工程において、第2の基板の端部の面取りをしておけば、第2の基板の平面上において厚さが板端まで均一となるように表面薄膜層を成膜することができ、その表面を研磨することなく前記第1の基板と接合させることができる。
参考として、前記第2の基板はカーボンからなる基板であり、前記第1成膜工程において、前記表面薄膜層は前記第2の基板の側面側を覆うように成膜される場合には、カーボン基板の全表面が表面薄膜層により覆われるため、高温で酸素が存在する環境において焼損が生じるカーボンを保護することができる。これにより、素子形成工程において高温の熱処理や高密度の酸素を含有する成膜等が可能になる。また、カーボン基板の厚さを薄くしても両面での応力のバランスがとれるため、反りが少ない薄い複層基板とすることができる。
また、前記基板除去工程により露出された面上に、前記半導体素子の裏面電極層を形成する裏面電極形成工程を備える場合には、第2の基板を除去した後に露出した面(第1単結晶層、バッファ層又は第2単結晶層)上に裏面電極層を設けることができる。
また、前記開孔工程において、前記貫通孔は前記第3の基板の表面側に向けて拡がるテーパ状に形成される場合には、斜面となった貫通孔の壁面にアルミ等の配線を形成することができ、第3の基板の表面に電気配線を形成することが可能になる。
前記第1の半導体材料はSiC、GaN及び酸化ガリウムのうちの1つであり、前記第2の半導体材料はSiC、GaN及び酸化ガリウムのうちの1つである場合には、バンドギャップの大きい第1単結晶層上に、バンドギャップの大きい材料である第2の半導体材料からなる第2単結晶層が成膜されているため、高電力用途に適したSiC素子、GaN素子、酸化ガリウム素子等が形成された半導体基板となる。
カーボン基板(2)は、その熱膨張係数をSiCからなる上記第2単結晶層(5)及びSiCからなる上記多結晶SiC膜(42)の熱膨張係数とほぼ同じにすることができる。また、カーボン基板(2)の厚さを数mmとすれば、剛性が高く、反りの無い複層基板(6)を得ることができる。更に、カーボン基板(2)の一方の面に積層するSiCからなる第2単結晶層(5)の厚さと、他方の面に形成する多結晶SiC膜(42)の厚さとをほぼ同じにすれば、カーボン基板(2)の厚さが1mm以下であっても、反りの少ない複層基板(6)を得ることができる。
本実施形態に係る半導体素子の製造方法は、図1、2、4、6等に示すように、第1の半導体材料の単結晶からなる第1の基板1の一方の平面101から所定の深さに水素注入層15を形成する水素層形成工程と、第2の基板2の少なくとも1つの平面上に絶縁材料又は半導体材料の1層以上の薄膜からなる表面薄膜層4を成膜する第1成膜工程と、第1の基板1の一方の平面101と第2の基板2上に形成された表面薄膜層4の表面とを接合する接合工程と、第1の基板1を水素注入層15で分離することにより、分離された第1の基板1の一方の平面101側を第1単結晶層11として第2の基板2に形成された表面薄膜層4上に残す分離工程と、を備えている。そして、第1単結晶層11の表面上に第2の半導体材料の単結晶からなる第2単結晶層5を成膜することにより、第2の基板2上に表面薄膜層4と第1単結晶層11と第2単結晶層5とが順に積層された複層基板6を得る第2成膜工程と、複層基板6の第2単結晶層5に半導体素子を形成する素子形成工程と、を備えている。更に、前記半導体素子が形成された複層基板6の表面に第3の基板3を接合する第2接合工程と、第2の基板2を除去する基板除去工程と、を備えている。
前記第1成膜工程においては、第2の基板2の一方の平面201に表面薄膜層41を成膜するようにすることができる。また、第2の基板2の他方の平面202に、表面薄膜層42を成膜するようにすることができる。
図1(a)は、カーボン基板2、シリコン酸化膜41、多結晶SiC膜42及び第1単結晶層11の母材となる単結晶SiC基板1の例を示す上面図及び側面図である。カーボン基板2の一方の平面を上面201、他方の平面を下面(又は裏面)202、その側面全体を側面203とする。本図では、シリコン酸化膜41がカーボン基板2の上面201と側面203に形成され(側面203部は図示せず)、多結晶SiC膜42がカーボン基板1の下面202と側面203に形成されており(側面203部は図示せず)、単結晶SiC基板1の下面101から所定の深さに水素注入層15が形成された状態を表している。カーボン基板2及び単結晶SiC基板1の形状は問わないが、好ましくは円板状又は円柱状の基板である。また、カーボン基板2及び単結晶SiC基板1のサイズも限定されないが、取扱性の上でカーボン基板2が単結晶SiC基板1より一回り大きくされている。カーボン基板2の直径が、単結晶SiC基板1の直径よりも1~10mm程度大きいことが好ましい。例えば、単結晶SiC基板1が外径6インチ(約150mm)である場合には、カーボン基板2は外径160mm程度とすればよい。
前記接合工程において、カーボン基板2の表面201上に設けられたシリコン酸化膜41の表面と、単結晶SiC基板1の下面101とが接合される。
上記複層基板6(6a、6b、6c)において、SiCからなる第2単結晶層5を成膜する前に、窒素を高濃度に含むSiCの単結晶からなる単結晶バッファ層52が形成されてもよい。図2(d)は、第1単結晶層11の表面上に第2の半導体材料の単結晶からなる単結晶バッファ層52が形成され、その後に第2単結晶層5が成膜された複層基板6(6d)を示している。
図2(e)は、SiC基板25の上面201上に、GaN膜413と、バッファ層として高窒素濃度の多結晶SiC層53と、第1単結晶層11と、第2単結晶層5とが順に形成されて構成された複層基板6(6e)を示している。高窒素濃度の多結晶SiC層53を形成することにより、後の裏面電極形成時にオーミックコントクト性を良くすることができる。尚、高窒素濃度の多結晶SiC層53と第1単結晶層11との間では、バンド幅の違いにより電位障壁が生じてオーミック接続の障害となる可能性がある。その場合には、接合前に第1単結晶層11の極く薄い表層を高窒素濃度にしておいてもよい。
第1の基板1は、第1の半導体材料の単結晶からなる。第1の半導体材料はSiCに限定されず、例えば、SiC、GaN、酸化ガリウム等を採用することができる。後の工程において、第1の基板1から分離された第1単結晶層11上に第2単結晶層5が形成されるため、第1の半導体材料は、第2単結晶層5の材料である第2の半導体材料と同じか又はSiCとすることが好ましい。
前記水素層形成工程は、第1の基板1の下面101から所定の深さに水素注入層15を形成する工程である。水素注入層15は、上記所定の深さ(例えば、0.2~1.5μm、好ましくは0.5μm程度の深さ)に水素イオンを注入することにより形成することができる。
図2に示した複層基板6(6a、6b、6c、6d、6e)において、第2の基板側となる第1単結晶層11の表面に予めシリサイド層を形成しておくことができる。例えば、第2の基板と接合する前に、第1の基板1の下面101にシリサイド層を形成する。このようにすれば、後に第2の基板を除去して半導体素子の裏面電極層を形成する際のシリサイド化処理を省略することができる。
前記第1成膜工程は、第2の基板2の少なくとも1つの平面上に絶縁材料又は半導体材料の薄膜からなる表面薄膜層4を成膜する工程である。使用する絶縁材料又は半導体材料は、第1の基板1との接合性や第2の基板2の保護の必要性等に応じて適宜選択されればよく、例えば、シリコン酸化物(SiO2)、SiC、GaN等を挙げることができる。
第2の基板2にカーボン基板を用いる場合には、表面薄膜層4として、カーボン基板2の一方の平面201に、シリコン酸化膜41、又はシリコン酸化膜41及びSiCからなるバッファ層412を成膜するようにすることができる。また、それに加えて、カーボン基板2の他方の平面202に多結晶SiC膜(42)を成膜するようにすることができる。表面薄膜層41、412及び42の成膜は、いずれを先に行ってもよい。表面薄膜層(41、412、42)を成膜する際には、第2の基板2の側面203側にも同じ薄膜層(41、412、41)が形成される。
第2の基板2にサファイア基板を用いる場合には、表面薄膜層4として、一方の平面201にGaN膜又はシリコン酸化膜を成膜するようにすることができる。サファイア基板は素子形成工程の熱処理から保護する必要はないため、他方の平面202及び側面203には、表面薄膜層4を形成する必要はない。
前記接合工程は、第1の基板(単結晶SiC基板)1の下面101と第2の基板(カーボン基板)2上に形成された表面薄膜層4(シリコン酸化膜41)の表面とを接合する工程である。接合方法は特に問わず、例えば、両表面をアルゴンビーム等で活性化して接合することが可能である。カーボン基板2上に2層からなる表面薄膜層4(シリコン酸化膜41及びSiCからなるバッファ層412)が形成されている場合も、同様に接合することができる。
前記分離工程は、第2の基板との接合面、即ち第1の基板の下面101から所定の深さにおいて第1の基板を分離することにより、第1の基板の下面側を第1単結晶層として第2の基板上に残す工程である。すなわち、第2の基板上に、前記所定の深さに相当する厚さの第1単結晶層が残される。
例えば、第1の基板(単結晶SiC基板)1を水素注入層15で分離することができる。これにより、第2の基板(カーボン基板)2に形成された表面薄膜層4(シリコン酸化膜41)上に、分離された第1の基板1の下面101側を第1単結晶層11として残すことができる。水素注入層15における分離は、接合された基板を高温とすることによって可能である。例えば、第1の基板1が単結晶SiC基板である場合には、900~1000℃で水素注入層15にてブリスタが発生し、水素注入層15を境界として単結晶SiC基板1が分離される。
第2の基板がSiC基板25(又はサファイア基板)であり、表面薄膜層4としてGaN膜413が形成されている場合も同様である。
前記第2成膜工程は、仮支持基板である第2の基板上に第2の半導体材料の単結晶からなる第2単結晶層5を成膜する工程である。具体的には、第2の基板2(25)上に形成された第1単結晶層11の表面上に、第2の半導体材料の単結晶からなる第2単結晶層5を成膜することができる。第2の半導体材料は特に限定されず、例えば、SiC、GaN、酸化ガリウム等のうち1つを採用することができる。第2成膜工程により、例えば、カーボン基板(第2の基板)2上にシリコン酸化膜41と単結晶SiC層(第1単結晶層)11と成膜された単結晶SiC層(第2単結晶層)5とが順に積層された複層基板6を得ることができる。第2成膜工程においては、第1単結晶層11上には第2の半導体材料の単結晶層5が成膜され、第1単結晶層11が存在しない部分(即ち、第2の基板2の上面201側において第1単結晶層11が無い外周部分、及び第2の基板2の側面203側)には、第2の半導体材料の多結晶層51が形成される。
結晶性の良い第1単結晶層11は、その上に形成される第2単結晶層5の下地として好適である。第2単結晶層5の具体的な成膜方法は特に限定されない。例えば、第1単結晶層11上に、エピタキシャル成長により第2単結晶層5を成膜することができる。第2の半導体材料の種類によっては、MOCVD手法により成膜することも可能である。第2単結晶層5は、結晶性の良い第1単結晶層11上に成膜されるため高品質な単結晶層とすることができ、半導体素子を形成するために好適である。第2単結晶層5の厚さは、半導体素子の能動層とするために必要な厚さ(第2の半導体材料がSiCである場合、5~10μm程度)だけがあればよい。
以上の工程によって、図2に示した複層基板6が形成される。
前記素子形成工程は、第2成膜工程によって得られた複層基板6の表層である第2単結晶層5に半導体素子7を形成する工程である。半導体素子を形成する工程は、ショットキーダイオード、MOSFET、JFET等、目的とする半導体素子7を構成するために必要な不純物領域、絶縁物領域、表面の電気的配線領域等を形成する工程である(図11、12参照)。複層基板6は、カーボン基板2の厚みやその両面に形成された薄膜のバランスにより曲がりや反りが抑制されるため、汎用のフォトリソグラフィ装置を使用して半導体素子7を形成することができる。
第2の基板がSiC基板又はサファイア基板である場合には、SiC基板又はサファイア基板自体の剛性により複層基板6の曲がりや反りが抑制される。
前記第2接合工程は、素子形成工程により半導体素子7が形成された複層基板6の第2単結晶層5側表面に第3の基板3を接合する工程である。第3の基板3の接合方法は特に問わず、例えば、第3の基板3と、半導体素子7が形成された第2単結晶層5の表面とを、適宜選択される接着層34等を介して接合することができる(図6、8参照)。
第3の基板3としては、無アルカリガラスやサファイアのように絶縁材料からなる基板(31)を用いることができる。また、第3の基板3として、Si基板(32)等のような半導体材料を用いた基板を用いることもできる。無アルカリガラス、サファイア等の非半導体材料を用いる場合には、例えば、素子形成工程が完了した第2単結晶層5の表面に光硬化型接着剤をコートした接着層34を設け、その上に第3の基板31を貼り合せ、紫外線硬化により接合することが可能である。Si基板等を用いる場合には、例えば、素子形成工程が完了した第2単結晶層5の表面上にTEOS酸化膜(Tetra Ethyl Ortho Silicate酸化膜)を形成し、平坦化した後にSi基板32と接合することができる。接合はプラズマ活性化等により可能である。
前記第2接合工程の後、又は基板除去工程の後、第3の基板3に半導体素子7の電極部となる貫通孔を形成する開孔工程を備えることができる。開孔工程は、第2接合工程により複層基板6と第3の基板3(31、32)とを接合した後に、第3の基板3に貫通孔(36、37)を形成する工程である(図6、8参照)。第3の基板3が無アルカリガラス、サファイア等の場合には、フォトリソグラフィにより電極部として必要な部分に貫通孔を設けることができる。また、第3の基板3がSi等の半導体材料の場合にも、フォトリソグラフィにより貫通孔を設けることができる。その場合、Siの面方位を100面とし、エッチングをKOH液で行うことにより、54度の角度を持つテーパを形成することができる。このテーパを利用し、後にSi基板の表面に電極を形成すれば、半導体素子の電極をSi基板表面に導くことが可能となる。この開孔工程は、複層基板6から第2の基板2を除去した後に行うようにすることもできる。
前記基板除去工程は、第3の基板3と接合された複層基板6から第2の基板(カーボン基板)2を除去する工程である(図9、10参照)。具体的な基板の除去方法は特に問わない。例えば、カーボン基板2の下面202が多結晶SiC膜42により覆われている場合、先ず、複層基板6の周縁部(少なくともカーボン基板2の側面203側に形成されている第2多結晶層51、シリコン酸化膜41及び多結晶SiC膜42)を切断除去して、カーボン基板2の側面部203’を露出させる。その後、焼却等によりカーボン基板2を除去する。カーボンは、500℃程度の高温とすることによって容易に焼却することができる。カーボン基板2を除去した後、残存する表面薄膜層(シリコン酸化膜)41は、酸により又はドライエッチング等により、除去することができる。
また、基板除去工程においては、第2の基板2(カーボン基板、SiC基板等)の除去後に残存する表面薄膜層4を除去し、更に第1単結晶層11を除去してもよい。
また、第2単結晶層5を成膜する前に単結晶バッファ層52が形成されている場合(図2(d)参照)には、第2の基板2及び表面薄膜層41が除去されると、半導体素子7の裏面側には第1単結晶層11が露出する。この場合、第1単結晶層11と単結晶バッファ層52を除去してもよい。具体的な除去方法は特に問わず、例えばCMP等研磨により除去することができる。
裏面電極形成工程は、半導体素子7の裏面、即ち第2の基板2及び表面薄膜層41が除去された面に、裏面電極層8(81、82)を形成する工程である(図9参照)。基板除去工程により第2の基板2及び表面薄膜層41が除去されると、半導体素子7の裏面側には第1単結晶層11が露出することとなる。裏面電極形成工程においては、この半導体素子7の裏面にNi等のシリサイド用金属薄膜を形成し、その後、高温で第1単結晶層11とNi等の金属との界面にシリサイド化処理を行うことにより、シリサイド層81を形成することができる。シリサイド化処理は、レーザアニールのように表層だけを高温度にする手法を用いることが望ましい。その上で銅メッキや銀メッキにより金属層82を形成することが可能である。シリサイド層81の形成や金属層82の形成は、基板に反りが生じていても可能である。なお、第2の基板2の表面薄膜層にバッファ層412を設けた場合(図2(b)参照)、基板除去工程により第2の基板2及び表面薄膜層41が除去されると、半導体素子7の裏面側にはバッファ層412が露出することとなる。この場合の裏面電極層8の形成については後述する。
図4は、図2で示した複層基板6の製造工程を示している。第1の基板1は単結晶SiCからなり、第2単結晶層5もSiCからなる。
図4(a)は、シリコン酸化膜41がカーボン基板2の上面201及び側面203に形成され、多結晶SiC膜42がカーボン基板2の下面202及び側面203側に形成されている基板61を表している。同図(b)は、単結晶SiC基板1の下面101から0.5μmの深さに水素イオンを注入することによって水素注入層15が形成された状態を表している。水素イオンの量は、1×1017/cm2程度であり、水素注入層15の水素密度は1×1022/cm3程度の高濃度となる。水素注入層15から平面101側が、単結晶SiCからなる第1単結晶層11になる。
同図(c)は、上記基板61と上記単結晶SiC基板1とを接合した状態を表している。カーボン基板2の表面に形成されたシリコン酸化膜41の表面と単結晶SiC基板1の平面101とを、両表面を活性化した後に接合する。
同図(d)は、上記接合された基板を約1000℃の高温にすることにより、単結晶SiC基板1が水素注入層15を境界として分離された状態を表している(分離された単結晶SiC基板1の母材側は図示せず)。カーボン基板2に形成されたシリコン酸化膜41の表面上に第1単結晶層11が積層されて、基板62が構成されている。
同図(e)に示す複層基板6は、上記基板62の第1単結晶層11の表面上に単結晶SiCをエピタキシャル成長させることによって、第2単結晶層5が形成されている。第2単結晶層5の成膜と同時に、第1単結晶層11が存在しないシリコン酸化膜41上の周縁部やカーボン基板2の側面側(多結晶SiC膜42上)には多結晶が成長し、第2単結晶層5と同じ厚さの第2多結晶層51が成膜される。複層基板6において、第2単結晶層5の厚さはその材料及び用途により異なり、SiCの場合には概ね5μm(耐圧600Vの場合)から10μm(耐圧1500Vの場合)の程度である。
同図(d)に示した基板62を形成した後、第2単結晶5をエピタキシャル成長させる前に、単結晶バッファ層52が形成されてもよい(図2(d)参照)。
複層基板6に成膜された第2単結晶層5には、図5及び7に示すように、目的とする半導体素子7を形成することができる。
図5は、第2単結晶層5に半導体素子7としてショットキーダイオード71を形成した例を示している。同図(a)は、複層基板6に形成された1つの素子部(A部)のみを示しており、同図(b)はその1つの素子部を拡大して描いた図である。
また、図7は、第2単結晶層5に半導体素子7としてMOSFET75を形成した例を示している。同図(a)は、複層基板6に形成された1つの素子部(A部)のみを示しており、同図(b)はその1つの素子部を拡大して描いた図である。
なお、図5及び7では素子部の詳細構造は省略している。
図7(a)、(b)は、第2の基板としてカーボン基板2を使用し、表面薄膜層41、42が形成されている例を表している。図7(c)は、第2の基板としてSiC基板25を使用し、表面薄膜層をGaN膜413としてMOSFET75を形成した例を示している。図示されている貫通電極85については後述する。
半導体素子7の形成後、第2接合工程において、複層基板6の第2単結晶層5側の表面に、半導体素子7の恒久的な支持基板となる第3の基板3が接合される。第3の基板3の材料として、無アルカリガラスやサファイア等の絶縁材料、Si等の半導体材料を用いることができる。この第3の基板3の接合後、第3の基板3に半導体素子7の電極部を形成するための貫通孔を形成する開孔工程を行うことができる。
図6は、第3の基板3として無アルカリガラス基板31を用いる場合の第2接合工程と開孔工程を示している。同図(a)は、A部にショットキーダイオード71を形成した複層基板6(図5参照)の第2単結晶層5側の表面に、接合層として光硬化型接着層34をコートし、その接合層を介して無アルカリガラス基板31を接着した状態を示す。光硬化型接着層34は、紫外光の照射により硬化がなされる。
同図(b)は、無アルカリガラス基板31に半導体素子の電極部を形成するための貫通孔36を設けた状態を表している。貫通孔36は、フォトリソグラフィにより形成することができる。半導体素子の実装時に、この貫通孔36を通して、ワイアボンディング等によりショットキーダイオード71の表面電極を外部のパッケージに電気的に接続することができる。
同図(b)は、Si基板32に半導体素子の電極部を形成するための貫通孔37を設けた状態を表している。貫通孔37は、フォトリソグラフィにより形成することができる。本例においては、貫通孔37は54度のテーパ角をつけて形成されている。面方位(100)のSi基板32を用いてテーパエッチングすることにより、貫通孔37の壁面は54度の傾斜角でなだらかな斜面とすることができる。この斜面にアルミ配線を形成することにより、Si基板32の表面に電極を形成することが可能である。また、Si基板32の上面にヒートシンクを設けることも可能である。
図9は、複層基板6に半導体素子7を形成し、第3の基板3を接合した後に、半導体素子7の裏面電極となる裏面電極層8(81、82)を形成する工程を示している。図9(a)は、図6(b)と同じ図であり、A部は1つの半導体素子に当たる部分を示す。図9(a)において、上面視で円形の単結晶層11及び5の外周を境界z1-z1’及びz2-z2’で表わしており、この境界に沿ってサークルカットをすることによって、境界を超える基板の外周部を除去する。図9(b)は、上記境界に沿ってサークルカットすることにより外周部を除去した状態を示す。この状態で、切断されたカーボン基板2の側面203’が露出する。カーボン基板2を酸素雰囲気中で焼却により除去し、シリコン酸化膜41をエッチングにより除去すれば、第1単結晶層(単結晶SiC層)11の裏面が露出する。そこで、同図(c)に示すように、単結晶SiC層11の露出した面にNiを極薄に成膜し、レーザアニールによりNiと単結晶SiC層との界面をシリサイド化することによってシリサイド層81を形成する。そして、シリサイド層81上にメッキにより裏面電極となる金属層82を成膜することができる。また、予め第2の基板2側の第1単結晶層11の表面にシリサイド層81が形成されている場合には、直接メッキにより裏面電極となる金属層82を成膜することができる。
以上のように、複層基板6の構成(図2(a)~(e))に関わらず、シリサイド層81及び裏面電極となる金属層82を形成することができる。また、第3の基板3として金属基板33を使用する場合(例えば図6(c)参照)も、同様にシリサイド層81及び裏面電極となる金属層82を形成することができる。シリサイド化する単結晶SiC層11の表面には、その直前に高窒素濃度とするためのイオン注入をしてもよい。または、予め表層に極く薄い高窒素濃度層を設けておいてもよい。例えば、接合工程において第2の基板2と接合する前に、第1の基板1の下面101に極く薄い高窒素濃度層を形成しておくことができる。
図11は、複層基板6の表層に形成されている第2単結晶層5にショットキーダイオード素子71を形成する工程を示している。第1の基板1は単結晶SiCである。図11(a)は、図2に示した複層基板6を簡略化して表しており、第1単結晶層11及び多結晶SiC層51は図示していない。図中のA部は、複層基板6において1つの半導体素子に相当する領域である。以下の図(b)~(g)においては、そのA部を拡大して図示しており、1つの素子の形成工程を表している。
先ず、図(b)に示すように、N型とした第2単結晶層5の表面にSiO2膜を形成し、フォトリソグラフィにより必要な部分を開口させてマスク701を形成する。そして、約500℃に加熱をした状態でマスク701の開口部にP型不純物をイオン注入し、その後マスク701を除去する。これにより、同図(c)に示すように、第2単結晶層5の表層部にP型不純物領域711が形成される。
次に、同図(d)に示すように、第2単結晶層5の表面にSiO2膜を形成し、フォトリソグラフィにより必要な部分を開口させてマスク702を形成する。そして、約500℃に加熱をした状態でマスク702の開口部に別の濃度のP型不純物をイオン注入し、その後マスク702を除去する。これにより、同図(e)に示すように、第2単結晶層5の表層部に別のP型不純物領域712が形成される。P型不純物領域711及び別のP型不純物領域712が形成された後、これらの不純物の活性化のために高温にてアニール処理がされる。第2単結晶層5がSiCである場合には、約1700℃にてアニール処理がされる。
その後、熱CVDにより第2単結晶層5の表面上に厚さ1μm程度のSiO2膜を形成し、電極となる部分をエッチングにより除去して開口させる。これにより、同図(f)に示すように、第2単結晶層5上にSiO2の層間絶縁膜713が形成される。
そして、同図(g)に示すように、ニッケルなどの金属を蒸着した後、パターニングすることによって電極膜714を形成する。この状態でランプアニール等により瞬間的に1000℃を越える高温とすることによって、ショットキー界面が形成される。電極膜714は、更にアルミニウム等を用いて増膜することも可能である。以上の工程によって、ショットキーダイオード71の主要部を形成した複層基板が得られる。
引き続き、第3の基板を接合した後、図9に示した例と同様にして、カーボン基板2及びシリコン酸化膜41を除去することによって露出される第1単結晶層11の面に、裏面電極層8を形成することによって、縦型構造のショットキーダイオード71を形成することができる。
図12は、複層基板6の表層に形成されている第2単結晶層5にMOSFET素子75を形成する工程を示している。第1の基板1は単結晶SiCである。図12(a)は、図2に示した複層基板6を簡略化して表しており、第1単結晶層11及び多結晶SiC層51は図示していない。図中のA部は、複層基板6において1つの半導体素子に相当する領域である。以下の図(b)~(e)においては、そのA部を拡大して図示しており、1つの素子の形成工程を表している。
先ず、N型とした第2単結晶層5の表面にSiO2膜を形成し、フォトリソグラフィにより必要な部分を開口させてマスクを形成する。そして、約500℃に加熱をした状態で前記マスクの開口部にP型不純物をイオン注入し、その後マスクを除去する。これにより、同図(b)に示すように、第2単結晶層5の表層部にPウェル751が形成される。続いて、同様にSiO2膜のパターンをマスクとして不純物を注入することにより、N+領域を形成することができる。これによって、ソース部、ドレイン部等が形成される。同図(b)は、Pウェル751、ソース部752、ドレイン部753等が形成された状態を示している。P型不純物からなるPウェル、N+不純物からなるソース、ドレインが形成された後に、これらの不純物の活性化のために高温にてアニール処理がされる。第2単結晶層5がSiCである場合には、約1700℃にてアニール処理がされる。
その後、熱CVDにより第2単結晶層5の表面に厚さ1μm程度のSiO2膜を形成し、電極となる部分をエッチングにより除去して開口させる。続いて、ゲート部755を中心として部分的に絶縁膜をエッチングにより除去する。これにより、同図(c)に示すように、第2単結晶層5上に層間絶縁膜754が形成される。図はゲート酸化膜生成前の状態を示している。次に、同図(d)に示すように、ゲート酸化膜756を形成する。ゲート酸化膜756は、カーボン基板2が多結晶SiC層42及び51で完全に被覆されているため、酸素雰囲気で成膜できる。ゲート酸化膜756を形成した後に、コンタクト部が開口される。尚、ソース部752とドレイン部753の間のゲート酸化膜756上がゲート部755となる領域で、ゲート金属が形成されている(図示せず)。
同図(e)は、更に電極膜758、配線層759等を形成した構造を示している。以上によってMOSFET75の主要部を形成した複層基板が得られる。引き続き、図9に示した例と同様にして、カーボン基板2及びシリコン酸化膜41を除去することによって露出される第1単結晶層11の面に、裏面電極層8を形成することによって、縦型構造のMOSFET75を形成することができる。
なお、図12においてはプレーナ構造のMOSFETの構造例を示したが、トレンチ構造のMOSFETも、以上に説明した素子形成工程を変形することにより形成することが可能である。
図13においては、第2の基板2としてSiC基板25を使用し、第2の半導体材料(及び第1の半導体材料)はSiCである例を示している。図13の各図は、1つの半導体素子に相当する領域を表しており、単結晶バッファ層52、第1単結晶層11、バッファ層(41、412、413)等は省略している。
同図(a)は、図12に示したMOSFET素子75の場合と同様の工程によって、第2単結晶層5にPウェル751、ソース部752、ドレイン部753、層間絶縁膜754、ゲート酸化膜756、電極膜758、配線層759等が形成された状態を表している。SiC基板25は多結晶SiC層42等によって被覆される必要はない。尚、ソース部752とドレイン部753の間のゲート酸化膜756上がゲート部755となる領域で、ゲート金属が形成されている(図示せず)。
図13(b)は、第2単結晶層5を貫通する貫通孔851を形成した状態を表す。貫通孔851はトレンチ構造により形成することができる。そして、同図(c)に示すように、貫通孔851の内壁面を絶縁膜852で覆い、金属を蒸着する等して貫通電極85を形成する。金属層の接続性を高めるために貫通孔851をテーパ状とすることもできる。
同図(d)は、素子上に相互配線層36及び金属接合層38を設け、金属接合層38の上に支持基板として金属基板33を接合した状態を表している。相互配線層36において、ゲート酸化膜上の金属膜部であるゲート部755と貫通電極85とが電気的に接続される。また、相互配線層36により金属接合層38はソース部752と電気的に接続されており、金属基板33は外部接続用のソース電極Sとなる。金属接合層38は、Ni等の金属をスパッタで形成した上に厚膜のメッキ層を形成し、そのメッキ層の表面を平坦化して形成することができる。金属接合層38と金属基板33とは、金属間接合により直接に接合することができる。
そして、第2単結晶層5の下面側に接合されていたSiC基板25を除去する。前記のとおり、SiC基板25の表面にGaN膜413が形成されている場合には、レーザ光を照射することによりSiC基板25を除去することができる。また、前記のとおり、第1単結晶層11や単結晶バッファ層52等は、研磨等により除去することができる。
同図(e)は、SiC基板25等を除去して露出された第2単結晶層5の面に、選択的に裏面絶縁層83を形成し、更に、選択的に裏面電極層82を形成した状態を示している。これにより、第2単結晶層5の下面側(裏面ドレイン部)に接する裏面電極層82部は外部接続用のドレイン電極Dとなり、貫通電極85と接する裏面電極層82部は外部接続用のゲート電極Gとなる。以上のような工程により、MOSFET素子76が形成されている半導体基板66を得ることができる。
なお、本例においては、金属基板33を接合する前に貫通電極85を形成しているが、金属基板33の接合後に、裏面側からトレンチ加工を行うことにより貫通電極85を形成することも可能である。また、本例のMOSFETの製造工程は、素子形成工程を変形することによりトレンチ構造のMOSFETに適用することができる。
第2の基板2の材料がサファイア又はSiCである場合には、表面薄膜層4として、Gaを含む化合物半導体膜を成膜することが好ましい。Gaを含む化合物半導体膜としては、GaN、酸化ガリウム、GaAs等が挙げられる。GaN膜を成膜した場合には、第3の基板3を接合後に第2の基板2の面よりレーザ光を照射することによってGaNからGaを析出させ、GaN膜で第2の基板2を分離すること(所謂レーザリフトオフ)も容易である。
図14に示す半導体基板65は、絶縁材料、半導体材料及び金属のうちの1つからなる支持基板3(31、32又は33)と、支持基板3上に接合層34(35、36)を挟んで積層された第2の半導体材料の単結晶からなる第2単結晶層5を備えている。そして、第2単結晶層5に半導体素子7が形成されており、第2単結晶層5の上に半導体素子7の裏面電極層8(81、82)を備えている。半導体素子7の種類は問わず、例えば、前述のショットキーダイオード71、MOSFET75、76等を挙げることができる。
同図(a)は、第1単結晶層11の上に半導体素子7の裏面電極層8を備える半導体基板65aの例を示している。裏面電極層8は、同図(b)に示すように、第1単結晶層11上に、半導体材料からなるバッファ層412を介して設けられていてもよい。支持基板3としては、無アルカリガラス、サファイア、Si等からなる基板を用いることができる。また、支持基板3には半導体素子7の電極部となる貫通孔3(36,37)が形成されていてもよい。
同図(c)は、支持基板3として金属基板33を、金属接合層38を介して接合した半導体基板65cを表している。金属基板33を使用すれば、熱伝導性に優れたパワー半導体とすることができる。
上記半導体基板に使用する第1の半導体材料はSiC、GaN及び酸化ガリウムのうちの1つとし、第2の半導体材料はSiC、GaN及び酸化ガリウムのうちの1つとすることが好ましい。
半導体基板(65a、65b、65c)は、第1単結晶層11の厚さが薄くてよい(0.5~1μm程度)ため、第1の半導体材料の単結晶からなる第1の基板1の使用量はわずかで済む。また、第2の基板2がサファイア基板又はSiC基板25であり、レーザリフトオフにより除去すれば、第2の基板2として繰り返し使用することができる。このように製造工程においても消耗する部材が極めて少ないため、本形態の半導体基板65は極めて低コストとすることが可能である。
Claims (11)
- その少なくとも一方の平面上に絶縁材料又は半導体材料の1層以上の薄膜からなる表面薄膜層が成膜された第2の基板と、
前記第2の基板上に形成された前記表面薄膜層の表面に接合された所定の厚さの第1の半導体材料の単結晶からなる第1単結晶層と、
前記第1単結晶層上に成膜された第2の半導体材料の単結晶からなる第2単結晶層と、
前記第2単結晶層に形成された半導体素子と、
前記表面薄膜層として、前記第2の基板の前記一方の平面側に更に形成された半導体材料からなるバッファ層と、
を備えることを特徴とする半導体基板。 - 前記表面薄膜層として前記第2の基板の前記一方の平面にシリコン酸化膜又はGaを含む半導体膜が成膜されている請求項1記載の半導体基板。
- 前記第2の基板は光を透過する基板であり、前記表面薄膜層はGaを含む半導体材料である請求項1又は2に記載の半導体基板。
- 前記第2の基板はサファイア又はSiCからなる基板である請求項1乃至3のいずれかに記載の半導体基板。
- 前記第1の半導体材料はSiC、GaN及び酸化ガリウムのうちの1つであり、
前記第2の半導体材料はSiC、GaN及び酸化ガリウムのうちの1つである請求項1乃至4のいずれかに記載の半導体基板。 - 第2の基板の少なくとも一方の平面上に絶縁材料又は半導体材料の1層以上の薄膜からなる表面薄膜層を成膜する第1成膜工程と、
第1の半導体材料の単結晶からなる第1の基板の一方の平面と前記第2の基板上に形成された前記表面薄膜層の表面とを接合する接合工程と、
前記第1の基板の前記一方の平面から所定の深さにおいて前記第1の基板を分離することにより、前記第1の基板の前記一方の平面側を第1単結晶層として前記第2の基板上に形成された前記表面薄膜層上に残す分離工程と、
前記第1単結晶層上に第2の半導体材料の単結晶からなる第2単結晶層を成膜する第2成膜工程と、
前記第2単結晶層に半導体素子を形成する素子形成工程と、
を含み、
前記第1成膜工程において、前記表面薄膜層として前記第2の基板の前記一方の平面側に更に半導体材料からなるバッファ層を成膜することを特徴とする半導体素子の製造方法。 - 前記第1の基板の前記一方の平面から所定の深さに水素注入層を形成する水素層形成工程を含み、
前記分離工程において、前記第1の基板を前記水素注入層で分離することにより、前記第1単結晶層を前記第2の基板に形成された前記表面薄膜層上に残し、
前記第2成膜工程により、前記第2の基板上に前記表面薄膜層と前記第1単結晶層と前記第2単結晶層とが順に積層された複層基板が形成される請求項6記載の半導体素子の製造方法。 - 前記表面薄膜層として前記第2の基板の前記一方の平面にシリコン酸化膜又はGaを含む半導体膜を成膜する請求項6又は7に記載の半導体素子の製造方法。
- 前記第2の基板は光を透過する基板であり、前記表面薄膜層はGaを含む半導体材料である請求項6乃至8のいずれかに記載の半導体素子の製造方法。
- 前記第2の基板はサファイア又はSiCからなる基板である請求項6乃至9のいずれかに記載の半導体素子の製造方法。
- 前記第1の半導体材料はSiC、GaN及び酸化ガリウムのうちの1つであり、
前記第2の半導体材料はSiC、GaN及び酸化ガリウムのうちの1つである請求項6乃至10のいずれかに記載の半導体素子の製造方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016186154 | 2016-09-23 | ||
JP2016186154 | 2016-09-23 | ||
JP2018540631A JP6930746B2 (ja) | 2016-09-23 | 2017-05-31 | 半導体素子の製造方法及び半導体基板 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018540631A Division JP6930746B2 (ja) | 2016-09-23 | 2017-05-31 | 半導体素子の製造方法及び半導体基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021177577A JP2021177577A (ja) | 2021-11-11 |
JP7113554B2 true JP7113554B2 (ja) | 2022-08-05 |
Family
ID=61690819
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018540631A Active JP6930746B2 (ja) | 2016-09-23 | 2017-05-31 | 半導体素子の製造方法及び半導体基板 |
JP2021127797A Active JP7113554B2 (ja) | 2016-09-23 | 2021-08-03 | 半導体素子の製造方法及び半導体基板 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018540631A Active JP6930746B2 (ja) | 2016-09-23 | 2017-05-31 | 半導体素子の製造方法及び半導体基板 |
Country Status (2)
Country | Link |
---|---|
JP (2) | JP6930746B2 (ja) |
WO (1) | WO2018055838A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2019004469A1 (ja) * | 2017-06-29 | 2020-07-30 | 株式会社テンシックス | 半導体素子基板の製造方法 |
JP7421292B2 (ja) * | 2019-09-11 | 2024-01-24 | キオクシア株式会社 | 半導体装置の製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012146694A (ja) | 2011-01-06 | 2012-08-02 | Denso Corp | 炭化珪素半導体基板、炭化珪素半導体装置、炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法 |
WO2016140229A1 (ja) | 2015-03-04 | 2016-09-09 | 有限会社Mtec | 半導体基板の製造方法及び半導体基板 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6455398B1 (en) * | 1999-07-16 | 2002-09-24 | Massachusetts Institute Of Technology | Silicon on III-V semiconductor bonding for monolithic optoelectronic integration |
JP4283656B2 (ja) * | 2002-12-18 | 2009-06-24 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法、半導体装置及び電子機器 |
JP5715351B2 (ja) * | 2010-06-30 | 2015-05-07 | キヤノン株式会社 | 半導体装置およびその製造方法、ならびに固体撮像装置 |
JP2012230969A (ja) * | 2011-04-25 | 2012-11-22 | Sumitomo Electric Ind Ltd | GaN系半導体デバイスの製造方法 |
US20140319612A1 (en) * | 2011-11-07 | 2014-10-30 | The Silanna Group Pty Ltd | Semiconductor-on-insulator structure and process for producing same |
JP2014157983A (ja) * | 2013-02-18 | 2014-08-28 | Sumitomo Electric Ind Ltd | Iii族窒化物複合基板およびその製造方法、積層iii族窒化物複合基板、ならびにiii族窒化物半導体デバイスおよびその製造方法 |
JP2014175335A (ja) * | 2013-03-06 | 2014-09-22 | Sumitomo Electric Ind Ltd | 複合積層基板およびiii族窒化物半導体デバイスの製造方法 |
-
2017
- 2017-05-31 WO PCT/JP2017/020355 patent/WO2018055838A1/ja active Application Filing
- 2017-05-31 JP JP2018540631A patent/JP6930746B2/ja active Active
-
2021
- 2021-08-03 JP JP2021127797A patent/JP7113554B2/ja active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012146694A (ja) | 2011-01-06 | 2012-08-02 | Denso Corp | 炭化珪素半導体基板、炭化珪素半導体装置、炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法 |
WO2016140229A1 (ja) | 2015-03-04 | 2016-09-09 | 有限会社Mtec | 半導体基板の製造方法及び半導体基板 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2018055838A1 (ja) | 2019-07-18 |
JP2021177577A (ja) | 2021-11-11 |
WO2018055838A1 (ja) | 2018-03-29 |
JP6930746B2 (ja) | 2021-09-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10020226B2 (en) | Method for forming a semiconductor device and a semiconductor device | |
TWI496251B (zh) | 半導體裝置、該半導體裝置的製造方法及電子元件 | |
US20170278930A1 (en) | Semiconductor Device Having a Graphene Layer, and Method of Manufacturing Thereof | |
JP7113554B2 (ja) | 半導体素子の製造方法及び半導体基板 | |
WO2016140229A1 (ja) | 半導体基板の製造方法及び半導体基板 | |
US20060043384A1 (en) | Vertical nitride semiconductor light emitting diode | |
US8354328B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
WO2011142288A1 (ja) | 半導体装置、貼り合せ基板およびそれらの製造方法 | |
WO2018150861A1 (ja) | 炭化ケイ素積層基板およびその製造方法 | |
JPWO2019004469A1 (ja) | 半導体素子基板の製造方法 | |
JP2019012756A (ja) | 半導体素子基板の製造方法 | |
JP2014057035A (ja) | 化合物半導体装置の製造方法 | |
JP5771968B2 (ja) | 半導体デバイスの製造方法、エピ成長用積層支持基板およびデバイス用積層支持基板 | |
US10559664B2 (en) | Method of manufacturing semiconductor device by removing a bulk layer to expose an epitaxial-growth layer and by removing portions of a supporting-substrate to expose portions of the epitaxial-growth layer | |
JP2016197737A (ja) | 半導体素子及びその製造方法、並びに結晶積層構造体 | |
JP2010177353A (ja) | 窒化ガリウム系半導体電子デバイスを作製する方法 | |
JP2011198780A (ja) | 半導体装置およびその製造方法 | |
US11069779B2 (en) | Silicon carbide semiconductor device and method for manufacturing the same | |
WO2017138499A1 (ja) | 半導体素子の製造方法及び半導体基板 | |
WO2013172140A1 (ja) | 半導体装置 | |
JP2017112335A (ja) | 半導体素子の製造方法 | |
WO2021261203A1 (ja) | 半導体装置およびその製造方法 | |
JP2017135171A (ja) | 半導体基板及びその製造方法 | |
JP2012004174A (ja) | 逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法 | |
JP7382804B2 (ja) | 半導体装置、半導体装置の製造方法、及び、電界効果型トランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210901 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210901 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220624 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220705 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220719 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7113554 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |