JP7111533B2

JP7111533B2 - Zero point detector

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Publication number: JP7111533B2
Application number: JP2018132089A
Authority: JP
Inventors: 太一郎加藤
Original assignee: Azbil Corp
Current assignee: Azbil Corp
Priority date: 2018-07-12
Filing date: 2018-07-12
Publication date: 2022-08-02
Anticipated expiration: 2038-07-12
Also published as: JP2020008509A

Description

本発明は、大きさおよび向きが周期的に変化する電圧を入力電圧とし、この入力電圧の基準電圧からの立ち上がり時点および立ち下がり時点をゼロ点として検出するゼロ点検出装置に関し、特に超音波流量計に用いて好適なゼロ点検出装置に関する。 The present invention relates to a zero-point detection device that uses a voltage whose magnitude and direction periodically change as an input voltage and detects the rise and fall times of this input voltage from a reference voltage as zero points, and particularly relates to an ultrasonic flow rate. The present invention relates to a zero point detection device suitable for use in a meter.

超音波流量計では、２つの圧電素子を使って流体の流量を計測する。例えば、図１３に示すように、送信回路（ＴＸ）１０３を使って圧電素子１０１から音波を流路１０７に伝播し、もう一方の圧電素子１０２でその音波を受信する。受信信号は、受信回路（ＲＸ）１０４により増幅，フィルタ処理された後、比較器１０５でゼロ点（基準電位とクロスした点（ゼロクロス点））の検出を行い、送信開始時間とゼロ点検出時間から時間デジタル変換回路（ＴＤＣ）１０６を用いて伝播時間を計測する。図１３に示した例において、音波の流れは流体の向きと順方向になるため、流速と音速が合わせた速度で時間計測される。 An ultrasonic flow meter uses two piezoelectric elements to measure the flow rate of a fluid. For example, as shown in FIG. 13, a transmission circuit (TX) 103 is used to propagate sound waves from a piezoelectric element 101 to a channel 107, and the other piezoelectric element 102 receives the sound waves. After the received signal is amplified and filtered by the receiving circuit (RX) 104, the comparator 105 detects the zero point (point crossing the reference potential (zero crossing point)), and the transmission start time and the zero point detection time are determined. A time-to-digital conversion circuit (TDC) 106 is used to measure the propagation time. In the example shown in FIG. 13, the flow of sound waves is in the same direction as the direction of the fluid, so the time is measured at the combined speed of the flow velocity and the sound velocity.

同様に、図１４に示すように、圧電素子１０２から音波を伝播し、圧電素子１０１でその音波を受信する。音波の流れは流体の向きと逆方向になるため、音速から流速を差し引いた速度で時間計測される。順方向と逆方向の時間計測の差（正確には逆数の差）と伝播距離から流速が求まり、配管径より流体の流量を求めることができる。なお、図１３，図１４では、圧電素子１０１が設置されている側をＤＯＷＮ側、圧電素子１０２が設置されている側をＵＰ側と定めている。 Similarly, as shown in FIG. 14, sound waves are propagated from the piezoelectric element 102 and received by the piezoelectric element 101 . Since the sound wave flows in the opposite direction to the direction of the fluid, the time is measured by the speed of sound minus the flow speed. The flow velocity can be obtained from the difference between forward and reverse time measurements (more precisely, the difference of the reciprocal) and the propagation distance, and the flow rate of the fluid can be obtained from the pipe diameter. 13 and 14, the side on which the piezoelectric element 101 is installed is defined as the DOWN side, and the side on which the piezoelectric element 102 is installed is defined as the UP side.

図１５に超音波流量計の送受信波形を示す。送信波形はバースト波になっており、数回パルスを送信している。圧電素子１０１（ＤＯＷＮ側）から音波を送信し、伝播時間（Ｔdelay）後、もう一方の圧電素子１０２（ＵＰ側）で信号を受信する。Ｔdelayは、伝播距離、音速、流体の速度で決まる。音速は、温度、ガス種などによって変動する。ある一定時間後（Ｔalt）、もう一方の圧電素子１０２（ＵＰ側）から音波を送信し、反対の圧電素子１０１（ＤＯＷＮ側）で受信する。この動作をある間隔（Ｔint）で繰り返す。 FIG. 15 shows transmission/reception waveforms of the ultrasonic flowmeter. The transmission waveform is a burst wave, and pulses are transmitted several times. A sound wave is transmitted from the piezoelectric element 101 (DOWN side), and after a propagation time (Tdelay), the other piezoelectric element 102 (UP side) receives a signal. Tdelay is determined by propagation distance, sound velocity, and fluid velocity. The speed of sound varies depending on temperature, gas species, and the like. After a certain period of time (Talt), a sound wave is transmitted from the other piezoelectric element 102 (UP side) and received by the opposite piezoelectric element 101 (DOWN side). This operation is repeated at intervals (Tint).

特許第２８５９７５１号公報Japanese Patent No. 2859751

上述したように、超音波流量計では、伝播時間を計測するにあたって、比較器でゼロ点検出を行っている。この比較器が本発明でいうゼロ点検出装置に相当する。比較器は、入力される波形のゼロ点で正確にパルス出力する必要がある。入力波形は、基準電位を中心としてその電圧の大きさおよび向きが周期的に変化する信号であり、この信号の立ち上がり・立ち下がり両方のゼロ点を検出する。 As described above, in the ultrasonic flowmeter, the zero point is detected by the comparator when measuring the propagation time. This comparator corresponds to the zero point detection device referred to in the present invention. The comparator must pulse out exactly at the zero point of the incoming waveform. The input waveform is a signal whose voltage magnitude and direction change periodically around the reference potential, and the zero points of both rising and falling edges of this signal are detected.

比較器は、ノイズによる誤動作を避けるためにヒステリシスを設ける必要があり、単純な比較器では、立ち上がりと立ち下がりの両方のゼロ点を検出することはできない。また、伝播時間計測では、ノイズによる誤検出を避けるために、信号がある閾値（ゼロ点検出開始電圧）を超えた時点からゼロ点の検出を開始するという仕組みが必要である。さらに、後段の信号処理の観点から、検出したゼロ点が立ち上がりのゼロ点であるかの、立ち下がりのゼロ点であるのかを判断し、その判断結果を合わせて出力する必要がある。 A comparator must have hysteresis to avoid malfunction due to noise, and a simple comparator cannot detect both the rising and falling zero points. Also, in propagation time measurement, in order to avoid erroneous detection due to noise, a mechanism is required to start zero point detection when the signal exceeds a certain threshold (zero point detection start voltage). Furthermore, from the viewpoint of signal processing in the subsequent stage, it is necessary to determine whether the detected zero point is the rising zero point or the trailing zero point, and output the determination results together.

なお、特許文献１には、立ち上がり・立ち下がり両方のゼロ点を同じ極性で出力するコンパレータが示されている。この特許文献１に示されたコンパレータでは、エッジ検出器を用いることで、立ち上がりのゼロ点であるのか、立ち下がりのゼロ点であるのかを判断することができる。 Note that Patent Document 1 discloses a comparator that outputs both rising and falling zero points with the same polarity. In the comparator disclosed in Patent Document 1, by using an edge detector, it is possible to determine whether the zero point is the rising zero point or the falling zero point.

しかし、この特許文献１に示されたコンパレータを超音波流量計における比較器（ゼロ点検出装置）として用いた場合、ゼロ点検出開始電圧を設定することができないために、比較器（ゼロ点検出装置）内に別途、ゼロ点検出開始判定のためのコンパレータを設ける必要がある。 However, when the comparator shown in Patent Document 1 is used as a comparator (zero point detection device) in an ultrasonic flowmeter, the zero point detection start voltage cannot be set, so the comparator (zero point detection It is necessary to separately provide a comparator for determining the start of zero point detection in the device).

超音波流量計では、正確な時間計測を行うために、高速動作する比較器（ゼロ点検出装置）を必要とし、消費電力が大きくなる傾向がある。このような超音波流量計において、比較器（ゼロ点検出装置）内に複数のコンパレータを設けた場合、消費電力がさらに増大する。超音波流量計の消費電力の制約は厳しく、例えば電池駆動で１０年保証が要求され、消費電力の増大は好ましくない。 Ultrasonic flowmeters require a high-speed comparator (zero-point detector) in order to accurately measure time, and tend to consume a large amount of power. In such an ultrasonic flowmeter, if a plurality of comparators are provided in a comparator (zero point detection device), power consumption will further increase. The power consumption of ultrasonic flowmeters is severely restricted, and for example, a 10-year warranty is required for battery-powered flowmeters, and an increase in power consumption is undesirable.

本発明は、このような課題を解決するためになされたもので、その目的とするところは、１つのコンパレータで、ゼロ点検出開始判定とゼロ点の検知を行い、立ち上がり・立ち下がり両方のゼロ点を同じ極性で出力することが可能な、消費電力の少ないゼロ点検出装置を提供することにある。 SUMMARY OF THE INVENTION The present invention has been made to solve such problems, and its purpose is to perform zero point detection start determination and zero point detection with a single comparator, and to detect both rising and falling zero points. To provide a zero point detection device capable of outputting points with the same polarity and consuming less power.

このような目的を達成するために本発明は、大きさおよび向きが周期的に変化する電圧を入力電圧（ＶＩ）とし、この入力電圧の基準電圧（ＶＲＥＦ）からの立ち上がり時点および立ち下がり時点をゼロ点として検出するゼロ点検出装置（１００）において、基準電圧（ＶＲＥＦ）と、基準電圧に対してプラス側に定められた第１の閾値電圧（ＶＴＨＰ）と、基準電圧に対してマイナス側に定められた第２の閾値電圧（ＶＴＨＭ）とを発生するように構成された基準電圧・閾値電圧発生回路（１）と、入力電圧（ＶＩ）、基準電圧（ＶＲＥＦ）、第１の閾値電圧（ＶＴＨＰ）および第２の閾値電圧（ＶＴＨＭ）を入力とし、入力電圧が第１の閾値電圧を上回った後に基準電圧を下回った時点を立ち下がりのゼロ点として検出し、入力電圧が第２の閾値電圧を下回った後に基準電圧を上回った時点を立ち上がりのゼロ点として検出するように構成されたゼロ点検出部（２）とを備え、第１の閾値電圧（ＶＴＨＰ）は、立ち下がりのゼロ点から検出を開始する場合のゼロ点検出開始電圧（ＶＴＨＳＰ）を兼ね、第２の閾値電圧（ＶＴＨＭ）は、立ち上がりのゼロ点から検出を開始する場合のゼロ点検出開始電圧（ＶＴＨＳＭ）を兼ねていることを特徴とする。 In order to achieve such an object, the present invention uses a voltage whose magnitude and direction periodically change as an input voltage (VI), and defines the rising and falling times of this input voltage from a reference voltage (VREF). In a zero point detection device (100) for detecting as a zero point, a reference voltage (VREF), a first threshold voltage (VTHP) set on the positive side with respect to the reference voltage, and a voltage on the negative side with respect to the reference voltage. A reference voltage/threshold voltage generating circuit (1) configured to generate a predetermined second threshold voltage (VTHM), an input voltage (VI), a reference voltage (VREF), a first threshold voltage ( VTHP) and a second threshold voltage (VTHM) are input, and the point at which the input voltage falls below the reference voltage after exceeding the first threshold voltage is detected as the falling zero point. a zero point detection unit (2) configured to detect the point of time when the reference voltage is exceeded after falling below the voltage as the rising zero point, and the first threshold voltage (VTHP) is the falling zero point; The second threshold voltage (VTHM) also serves as the zero point detection start voltage (VTHSP) when starting detection from the rising zero point (VTHSM) when starting detection from the rising zero point. It is characterized by

本発明では、入力電圧が第１の閾値電圧を上回った後に基準電圧を下回った時点が立ち下がりのゼロ点として検出され、入力電圧が第２の閾値電圧を下回った後に基準電圧を上回った時点が立ち上がりのゼロ点として検出される。この場合、第１の閾値電圧は、立ち上がりのゼロ点を検出した後の次の立ち下がりのゼロ点を検出するまでの間に不感帯を作り、第２の閾値電圧は、立ち下がりのゼロ点を検出した後の次の立ち上がりのゼロ点を検出するまでの間に不感帯を作り、この不感帯がノイズによる誤動作を避けるためのヒステリシスとなる。また、第１の閾値電圧は、立ち下がりのゼロ点から検出を開始する場合のゼロ点検出開始電圧を兼ね、第２の閾値電圧は、立ち上がりのゼロ点から検出を開始する場合のゼロ点検出開始電圧を兼ねる。 In the present invention, the point at which the input voltage falls below the reference voltage after exceeding the first threshold voltage is detected as the falling zero point, and the point at which the input voltage exceeds the reference voltage after falling below the second threshold voltage. is detected as the rising zero point. In this case, the first threshold voltage creates a dead zone between the detection of the rising zero point and the detection of the next falling zero point, and the second threshold voltage detects the falling zero point. A dead zone is created until the next rising zero point is detected after detection, and this dead zone serves as hysteresis for avoiding malfunction due to noise. The first threshold voltage also serves as a zero point detection start voltage when detection is started from the zero point of falling edge, and the second threshold voltage is the zero point detection voltage when detection is started from zero point of rising edge. Also serves as the starting voltage.

これにより、本発明では、１つのコンパレータで、ゼロ点検出開始判定とゼロ点の検知を行い、立ち上がり・立ち下がり両方のゼロ点を同じ極性で出力させるようにすることが可能となる。なお、本発明において、ゼロ点の検出を開始する場合、立ち下がりのゼロ点から検出を開始させるようにしてもよいし、立ち上がりのゼロ点から検出を開始させるようにしてもよい。例えば、リセット信号やセット信号を用い、立ち下がりのゼロ点から検出を開始させるのか、立ち上がりのゼロ点から検出を開始させるのかを選択・設定するようにする。 As a result, in the present invention, it is possible to perform zero point detection start determination and zero point detection with one comparator, and to output both rising and falling zero points with the same polarity. In the present invention, when starting the detection of the zero point, the detection may be started from the falling zero point or from the rising zero point. For example, a reset signal or a set signal is used to select and set whether to start detection from the zero point of falling edge or from the zero point of rising edge.

なお、上記説明では、一例として、発明の構成要素に対応する図面上の構成要素を、括弧を付した参照符号によって示している。 In the above description, as an example, constituent elements on the drawings corresponding to constituent elements of the invention are indicated by parenthesized reference numerals.

以上説明したように、本発明によれば、入力電圧が第１の閾値電圧を上回った後に基準電圧を下回った時点を立ち下がりのゼロ点として検出し、入力電圧が第２の閾値電圧を下回った後に基準電圧を上回った時点を立ち上がりのゼロ点として検出するようにし、第１の閾値電圧を立ち下がりのゼロ点から検出を開始する場合のゼロ点検出開始電圧を兼ねるものとし、第２の閾値電圧を立ち上がりのゼロ点から検出を開始する場合のゼロ点検出開始電圧を兼ねるものとしたので、１つのコンパレータで、ゼロ点検出開始判定とゼロ点の検知を行い、立ち上がり・立ち下がり両方のゼロ点を同じ極性で出力することが可能となり、消費電力を少なくすることができるようになる。 As described above, according to the present invention, the time when the input voltage falls below the reference voltage after exceeding the first threshold voltage is detected as the falling zero point, and the input voltage falls below the second threshold voltage. After that, the time when the reference voltage is exceeded is detected as the rising zero point, and the first threshold voltage is also used as the zero point detection start voltage when starting the detection from the falling zero point. Since the threshold voltage is also used as the zero point detection start voltage when detection is started from the rising zero point, one comparator performs zero point detection start determination and zero point detection, and detects both rising and falling edges. It becomes possible to output the zero point with the same polarity, and power consumption can be reduced.

図１は、本発明の実施の形態に係るゼロ点検出装置の要部を示す回路図である。FIG. 1 is a circuit diagram showing essential parts of a zero point detection device according to an embodiment of the present invention. 図２は、このゼロ点検出装置の入出力波形を示す図である。FIG. 2 is a diagram showing input and output waveforms of this zero point detector. 図３は、図２におけるｔ０点でのスイッチ制御部によるスイッチ部の動作の制御状態（第１の制御モード）を示す図である。FIG. 3 is a diagram showing a control state (first control mode) of the operation of the switch section by the switch control section at point t0 in FIG. 図４は、図２におけるｔ１点でのスイッチ制御部によるスイッチ部の動作の制御状態（第２の制御モード）を示す図である。FIG. 4 is a diagram showing a control state (second control mode) of the operation of the switch section by the switch control section at point t1 in FIG. 図５は、図２におけるｔ２点でのスイッチ制御部によるスイッチ部の動作の制御状態（第３の制御モード）を示す図である。FIG. 5 is a diagram showing a control state (third control mode) of the operation of the switch section by the switch control section at point t2 in FIG. 図６は、図２におけるｔ３点でのスイッチ制御部によるスイッチ部の動作の制御状態（第４の制御モード）を示す図である。FIG. 6 is a diagram showing a control state (fourth control mode) of the operation of the switch section by the switch control section at point t3 in FIG. 図７は、図２におけるｔ４点でのスイッチ制御部によるスイッチ部の動作の制御状態（第１の制御モード）を示す図である。FIG. 7 is a diagram showing a control state (first control mode) of the operation of the switch section by the switch control section at point t4 in FIG. 図８は、立ち上がりのゼロ点から検出を開始する場合の図２（ａ）に対応する図である。FIG. 8 is a diagram corresponding to FIG. 2(a) when detection is started from the rising zero point. 図９は、オフセットキャンセル機能を備えたゼロ点検出装置の要部を示す回路図である。FIG. 9 is a circuit diagram showing essential parts of a zero-point detection device having an offset cancellation function. 図１０は、図９におけるコンパレータを中心とする周辺の回路を抜粋して示した図である。FIG. 10 is a diagram showing an excerpt from the peripheral circuits around the comparator in FIG. 図１１は、図１０においてクロックＣＬＫ_ＣＭＰを「Ｌ」レベルとした時の状態を示す図である。FIG. 11 shows a state when the clock CLK_CMP is set to "L" level in FIG. 図１２は、図１０においてクロックＣＬＫ_ＣＭＰを「Ｈ」レベルとした時の状態を示す図である。FIG. 12 shows a state when the clock CLK_CMP is set to "H" level in FIG. 図１３は、超音波流量計の時間計測（ＤＯＷＮ側からＵＰ側への時間計測）を説明する図である。FIG. 13 is a diagram for explaining time measurement (time measurement from the DOWN side to the UP side) of the ultrasonic flowmeter. 図１４は、超音波流量計の時間計測（ＵＰ側からＤＯＷＮ側への時間計測）を説明する図である。FIG. 14 is a diagram for explaining time measurement (time measurement from the UP side to the DOWN side) of the ultrasonic flowmeter. 図１５は、超音波流量計の送受信波形を示す図である。FIG. 15 is a diagram showing transmission and reception waveforms of an ultrasonic flowmeter.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。図１は本発明の実施の形態に係るゼロ点検出装置１００（１００Ａ）の要部を示す回路図である。このゼロ点検出装置１００Ａは、図１３に示した超音波流量計における比較器１０５として用いられる。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a circuit diagram showing essential parts of a zero point detection device 100 (100A) according to an embodiment of the present invention. This zero point detection device 100A is used as the comparator 105 in the ultrasonic flowmeter shown in FIG.

本実施の形態のゼロ点検出装置１００Ａは、基準電圧・閾値電圧発生回路１とゼロ点検出部２とを備えており、ゼロ点検出部２はスイッチ部３とコンパレータ（比較器用アンプ）４とスイッチ制御部５とを備えている。 A zero-point detection device 100A of the present embodiment includes a reference voltage/threshold voltage generation circuit 1 and a zero-point detection section 2. The zero-point detection section 2 includes a switch section 3 and a comparator (amplifier for comparator) 4. and a switch control unit 5 .

このゼロ点検出装置１００Ａにおいて、基準電圧・閾値電圧発生回路１は、基準電圧ＶＲＥＦと、基準電圧ＶＲＥＦに対してプラス側に定められた第１の閾値電圧（＋側閾値電圧）ＶＴＨＰと、基準電圧ＶＲＥＦに対してマイナス側に定められた第２の閾値電圧（－側閾値電圧）ＶＴＨＭとを発生し、基準電圧ＶＲＥＦを端子１ａより出力し、＋側閾値電圧ＶＴＨＰを端子１ｂより出力し、－側閾値電圧ＶＴＨＭを端子１ｃより出力する。 In this zero point detection device 100A, a reference voltage/threshold voltage generation circuit 1 includes a reference voltage VREF, a first threshold voltage (+side threshold voltage) VTHP set on the positive side with respect to the reference voltage VREF, and a reference voltage VREF. generating a second threshold voltage (negative threshold voltage) VTHM determined on the negative side with respect to the voltage VREF, outputting the reference voltage VREF from the terminal 1a, outputting the positive threshold voltage VTHP from the terminal 1b, The minus side threshold voltage VTHM is output from the terminal 1c.

スイッチ部３は、スイッチＳＷ１～ＳＷ６を備えており、スイッチＳＷ１およびＳＷ２の一端は入力端子ＰＩ１に接続されている。入力端子ＰＩ１には、図１３に示した圧電素子１０２で受信された音波の受信波形が入力される。すなわち、大きさおよび向きが周期的に変化する電圧が入力電圧ＶＩとして入力される。 The switch section 3 includes switches SW1 to SW6, and one ends of the switches SW1 and SW2 are connected to the input terminal PI1. A received waveform of a sound wave received by the piezoelectric element 102 shown in FIG. 13 is inputted to the input terminal PI1. That is, a voltage whose magnitude and direction change periodically is input as input voltage VI.

スイッチ部３において、スイッチＳＷ３の一端は基準電圧・閾値電圧発生回路１の＋側閾値電圧ＶＴＨＰが入力される端子１ｂに、スイッチＳＷ４およびＳＷ５の一端は基準電圧・閾値電圧発生回路１の基準電圧ＶＲＥＦが出力される端子１ａに、スイッチＳＷ６の一端は基準電圧・閾値電圧発生回路１の－側閾値電圧ＶＴＨＭが入力される端子１ｃに接続されている。スイッチＳＷ１およびＳＷ５，ＳＷ６の他端はコンパレータ４の非反転入力端に接続され、スイッチＳＷ２およびＳＷ３，ＳＷ４の他端はコンパレータ４の反転入力端に接続されている。 In the switch section 3, one end of the switch SW3 is connected to the terminal 1b to which the + side threshold voltage VTHP of the reference voltage/threshold voltage generation circuit 1 is input, and one ends of the switches SW4 and SW5 are connected to the reference voltage of the reference voltage/threshold voltage generation circuit 1. One end of the switch SW6 is connected to a terminal 1a to which VREF is output, and a terminal 1c to which the minus side threshold voltage VTHM of the reference voltage/threshold voltage generating circuit 1 is input. The other ends of the switches SW1, SW5 and SW6 are connected to the non-inverting input end of the comparator 4, and the other ends of the switches SW2, SW3 and SW4 are connected to the inverting input end of the comparator 4. FIG.

スイッチ制御部５は、インバータ回路６と、ＮＯＲ回路７_１～７_４と、Ｄフリップフロップ回路８とを備えている。インバータ回路６の入力端はコンパレータ４の出力端に接続されており、インバータ回路６の出力端はＤフリップフロップ回路８のクロック入力端子に接続されている。Ｄフリップフロップ回路８のＱ出力端子は出力端子ＰＯ２に接続され、Ｄフリップフロップ回路８のＱバー出力端子はＤフリップフロップ回路８のＤ入力端子に接続され、Ｄフリップフロップ回路８のリセット端子は入力端子ＰＩ２に接続されている。また、インバータ回路６の出力端とＤフリップフロップ回路８のクロック入力端子との接続ラインに、出力端子ＰＯ１が接続されている。 The switch control unit 5 includes an inverter circuit 6, NOR circuits 7_1 to 7_4, and a D flip-flop circuit 8. The input terminal of the inverter circuit 6 is connected to the output terminal of the comparator 4 , and the output terminal of the inverter circuit 6 is connected to the clock input terminal of the D flip-flop circuit 8 . The Q output terminal of the D flip-flop circuit 8 is connected to the output terminal PO2, the Q-bar output terminal of the D flip-flop circuit 8 is connected to the D input terminal of the D flip-flop circuit 8, and the reset terminal of the D flip-flop circuit 8 is connected to It is connected to the input terminal PI2. An output terminal PO1 is connected to a connection line between the output terminal of the inverter circuit 6 and the clock input terminal of the D flip-flop circuit 8. FIG.

このスイッチ制御部５では、Ｄフリップフロップ回路８のＱ出力が電圧ＶＱとして出力端子ＰＯ２から出力される。また、インバータ回路６の出力端に生じる電圧が電圧ＶＯとして出力端子ＰＯ１から出力される。なお、後述するが、出力端子ＰＯ１から出力される電圧ＶＯはゼロ点を示す信号（ゼロ点検出信号）とされ、出力端子ＰＯ２から出力される電圧ＶＱは、立ち下がりのゼロ点であるのか、立ち上がりのゼロ点であるのかを示す信号とされる。また、立ち下がりのゼロ点から検出を開始することを選択・設定する信号として、入力端子ＰＩ２からＤフリップフロップ回路８へリセット信号ＲＮが入力される。 In the switch control section 5, the Q output of the D flip-flop circuit 8 is output from the output terminal PO2 as the voltage VQ. Also, the voltage generated at the output terminal of the inverter circuit 6 is output from the output terminal PO1 as the voltage VO. As will be described later, the voltage VO output from the output terminal PO1 is a signal indicating the zero point (zero point detection signal), and the voltage VQ output from the output terminal PO2 is the falling zero point. It is a signal indicating whether it is the rising zero point. Further, a reset signal RN is input to the D flip-flop circuit 8 from the input terminal PI2 as a signal for selecting/setting to start the detection from the falling zero point.

スイッチ制御部５において、ＮＯＲ回路７_１は、コンパレータ４の出力電圧ＶＯＸと、Ｄフリップフロップ回路８のＱ出力（電圧ＶＱ）とを入力とし、論理電圧ＶＯＰＸを出力する。ＮＯＲ回路７_２は、インバータ回路６の出力電圧ＶＯと、Ｄフリップフロップ回路８のＱ出力（電圧ＶＱ）とを入力とし、論理電圧ＶＯＰを出力する。ＮＯＲ回路７_３は、インバータ回路６の出力電圧ＶＯと、Ｄフリップフロップ回路８のＱバー出力（電圧ＶＱＮ）とを入力とし、論理電圧ＶＯＭを出力する。ＮＯＲ回路７_４は、コンパレータ４の出力電圧ＶＯＸと、Ｄフリップフロップ回路８のＱバー出力（電圧ＶＱＮ）とを入力とし、論理電圧ＶＯＭＸを出力する。 In the switch control unit 5, the NOR circuit 7_1 receives the output voltage VOX of the comparator 4 and the Q output (voltage VQ) of the D flip-flop circuit 8, and outputs the logic voltage VOPX. The NOR circuit 7_2 receives the output voltage VO of the inverter circuit 6 and the Q output (voltage VQ) of the D flip-flop circuit 8, and outputs a logic voltage VOP. The NOR circuit 7_3 receives the output voltage VO of the inverter circuit 6 and the Q-bar output (voltage VQN) of the D flip-flop circuit 8, and outputs a logic voltage VOM. The NOR circuit 7_4 receives the output voltage VOX of the comparator 4 and the Q-bar output (voltage VQN) of the D flip-flop circuit 8, and outputs a logic voltage VOMX.

スイッチ部３において、スイッチＳＷ１は、Ｄフリップフロップ回路８のＱバー出力（電圧ＶＱＮ）が「Ｈ」レベルとなった場合にオンとされ、「Ｌ」レベルとなった場合にオフとされる。スイッチＳＷ２は、Ｄフリップフロップ回路８のＱ出力（電圧ＶＱ）が「Ｈ」レベルとなった場合にオンとされ、「Ｌ」レベルとなった場合にオフとされる。スイッチＳＷ３は、ＮＯＲ回路７_１からの論理電圧ＶＯＰＸが「Ｈ」レベルとなった場合にオンとされ、「Ｌ」レベルとなった場合にオフとされる。スイッチＳＷ４は、ＮＯＲ回路７_２からの論理電圧ＶＯＰが「Ｈ」レベルとなった場合にオンとされ、「Ｌ」レベルとなった場合にオフとされる。スイッチＳＷ５は、ＮＯＲ回路７_３からの論理電圧ＶＯＭが「Ｈ」レベルとなった場合にオンとされ、「Ｌ」レベルとなった場合にオフとされる。スイッチＳＷ６は、ＮＯＲ回路７_４からの論理電圧ＶＯＭＸが「Ｈ」レベルとなった場合にオンとされ、「Ｌ」レベルとなった場合にオフとされる。 In the switch section 3, the switch SW1 is turned on when the Q-bar output (voltage VQN) of the D flip-flop circuit 8 becomes "H" level, and turned off when it becomes "L" level. The switch SW2 is turned on when the Q output (voltage VQ) of the D flip-flop circuit 8 is at "H" level, and is turned off when it is at "L" level. The switch SW3 is turned on when the logic voltage VOPX from the NOR circuit 7_1 becomes "H" level, and is turned off when it becomes "L" level. The switch SW4 is turned on when the logic voltage VOP from the NOR circuit 7_2 becomes "H" level, and is turned off when it becomes "L" level. The switch SW5 is turned on when the logic voltage VOM from the NOR circuit 7_3 becomes "H" level, and is turned off when it becomes "L" level. The switch SW6 is turned on when the logic voltage VOMX from the NOR circuit 7_4 becomes "H" level, and is turned off when it becomes "L" level.

図２に、このゼロ点検出装置１００Ａの入出力波形を示す。図２（ａ）は入力端子ＰＩ１に入力される入力電圧ＶＩを示し、図２（ｂ）は入力端子ＰＩ２に入力されるリセット信号ＲＮを示し、図２（ｃ）は出力端子ＰＯ２から出力される電圧ＶＱ（Ｄフリップフロップ回路８のＱ出力）を示し、図２（ｄ）は出力端子ＰＯ１から出力される電圧ＶＯ（インバータ回路６の出力電圧）を示す。 FIG. 2 shows input and output waveforms of this zero point detection device 100A. 2(a) shows the input voltage VI inputted to the input terminal PI1, FIG. 2(b) shows the reset signal RN inputted to the input terminal PI2, and FIG. 2(c) shows the reset signal RN outputted from the output terminal PO2. FIG. 2D shows the voltage VQ (the Q output of the D flip-flop circuit 8) which is output from the output terminal PO1 (the output voltage of the inverter circuit 6).

このゼロ点検出装置１００Ａでは、先ず、Ｄフリップフロップ回路８へリセット信号ＲＮを与える。すなわち、Ｄフリップフロップ回路８へのリセット信号ＲＮを「Ｈ」レベルとする（図２：ｔ０点）。これにより、Ｄフリップフロップ回路８がリセット状態とされ、Ｄフリップフロップ回路８のＱ出力（電圧ＶＱ）が「Ｌ」レベル、Ｑバー出力（電圧ＶＱＮ）が「Ｈ」レベルとなる。また、ＮＯＲ回路７_１が出力する論理電圧ＶＯＰＸが「Ｈ」レベルとなる（図３参照）。なお、この例では、Ｄフリップフロップ回路８へリセット信号ＲＮを与える前の状態として、電圧ＶＱは「Ｌ」レベル、電圧ＶＯは「Ｈ」レベルとなっているものとする。 In this zero point detection device 100A, first, a reset signal RN is given to the D flip-flop circuit 8. As shown in FIG. That is, the reset signal RN to the D flip-flop circuit 8 is set to "H" level (FIG. 2: point t0). As a result, the D flip-flop circuit 8 is reset, the Q output (voltage VQ) of the D flip-flop circuit 8 is at "L" level, and the Q bar output (voltage VQN) is at "H" level. Also, the logic voltage VOPX output from the NOR circuit 7_1 becomes the "H" level (see FIG. 3). In this example, it is assumed that before reset signal RN is applied to D flip-flop circuit 8, voltage VQ is at "L" level and voltage VO is at "H" level.

これにより、スイッチ部３において、スイッチＳＷ１とＳＷ３がオンとされ、コンパレータ４の非反転入力端に入力電圧ＶＩが入力されるようになり、コンパレータ４の反転入力端に＋側閾値電圧ＶＴＨＰが設定されるものとなる。このスイッチＳＷ１とＳＷ３をオンとするスイッチ制御部５によるスイッチ部３の動作の制御状態を第１の制御モードＭ１と呼ぶ。 As a result, the switches SW1 and SW3 in the switch section 3 are turned on, the input voltage VI is input to the non-inverting input terminal of the comparator 4, and the positive side threshold voltage VTHP is set to the inverting input terminal of the comparator 4. will be made. The control state of the operation of the switch section 3 by the switch control section 5 that turns on the switches SW1 and SW3 is called a first control mode M1.

この第１の制御モードＭ１では、コンパレータ４の反転入力端に＋側閾値電圧ＶＴＨＰが設定される。これにより、後述するように、立ち下がりのゼロ点から検出が開始されるものとなる。本実施の形態では、ゼロ点の検出を開始するにあたって、リセット信号ＲＮを使用してＤフリップフロップ回路８をリセット状態とし、立ち下がりのゼロ点から検出を開始することを選択・設定している。 In this first control mode M1, the positive side threshold voltage VTHP is set to the inverting input terminal of the comparator 4 . As a result, as will be described later, detection is started from the zero point of the trailing edge. In this embodiment, when starting the detection of the zero point, the reset signal RN is used to reset the D flip-flop circuit 8, and the detection is started from the falling zero point. .

この第１の制御モードＭ１では、入力電圧ＶＩが＋側閾値電圧ＶＴＨＰを超えるまで（図２：ｔ０～ｔ１点）、コンパレータ４の出力電圧ＶＯＸは「Ｌ」レベルを維持する。入力電圧ＶＩが＋側閾値電圧ＶＴＨＰを超えると（図２：ｔ１点）、コンパレータ４の出力電圧ＶＯＸが「Ｈ」レベルとなり、インバータ回路６の出力電圧ＶＯが「Ｌ」レベルとなる（図４参照）。このため、ＮＯＲ回路７_１が出力する論理電圧ＶＯＰＸが「Ｌ」レベルとなり、ＮＯＲ回路７_２が出力する論理電圧ＶＯＰが「Ｈ」レベルとなる。 In this first control mode M1, the output voltage VOX of the comparator 4 maintains the "L" level until the input voltage VI exceeds the + side threshold voltage VTHP (FIG. 2: points t0 to t1). When the input voltage VI exceeds the + side threshold voltage VTHP (FIG. 2: point t1), the output voltage VOX of the comparator 4 becomes "H" level, and the output voltage VO of the inverter circuit 6 becomes "L" level (FIG. 4). reference). Therefore, the logic voltage VOPX output from the NOR circuit 7_1 becomes "L" level, and the logic voltage VOP output from the NOR circuit 7_2 becomes "H" level.

これにより、スイッチ部３において、スイッチＳＷ３がオフとされ、スイッチＳＷ４がオンとされ、コンパレータ４の反転入力端へ設定される電圧が＋側閾値電圧ＶＴＨＰから基準電圧ＶＲＥＦに切り替えられる。なお、スイッチＳＷ１は、電圧ＶＱＮが「Ｈ」レベルの状態を維持しているので、オンの状態を保ち、コンパレータ４の非反転入力端には入力電圧ＶＩが入力され続ける。このスイッチＳＷ１とＳＷ４をオンとするスイッチ制御部５によるスイッチ部３の動作の制御状態を第２の制御モードＭ２と呼ぶ。 As a result, in the switch section 3, the switch SW3 is turned off, the switch SW4 is turned on, and the voltage set to the inverting input terminal of the comparator 4 is switched from the + side threshold voltage VTHP to the reference voltage VREF. Since the voltage VQN is maintained at the "H" level, the switch SW1 remains on, and the non-inverting input terminal of the comparator 4 continues to receive the input voltage VI. The control state of the operation of the switch section 3 by the switch control section 5 that turns on the switches SW1 and SW4 is called a second control mode M2.

この第２の制御モードＭ２では、入力電圧ＶＩが基準電圧ＶＲＥＦを下回るまで（図２：ｔ１～ｔ２点）、コンパレータ４の出力電圧ＶＯＸが「Ｈ」レベルを保ち、インバータ回路６の出力電圧ＶＯが「Ｌ」レベルを保つ。入力電圧ＶＩが基準電圧ＶＲＥＦを下回ると（図２：ｔ２点）、コンパレータ４の出力電圧ＶＯＸが「Ｌ」レベルとなり、インバータ回路６の出力電圧ＶＯが「Ｈ」レベルとなる（図５参照）。 In this second control mode M2, until the input voltage VI falls below the reference voltage VREF (FIG. 2: points t1 to t2), the output voltage VOX of the comparator 4 is maintained at the "H" level, and the output voltage VO of the inverter circuit 6 is maintained. keeps "L" level. When the input voltage VI falls below the reference voltage VREF (FIG. 2: point t2), the output voltage VOX of the comparator 4 becomes "L" level, and the output voltage VO of the inverter circuit 6 becomes "H" level (see FIG. 5). .

インバータ回路６の出力電圧ＶＯが「Ｈ」レベルとなると、Ｄフリップフロップ回路８のＱ出力（電圧ＶＱ）が「Ｈ」レベル、Ｑバー出力（電圧ＶＱＮ）が「Ｌ」レベルとなり、ＮＯＲ回路７_２が出力する論理電圧ＶＯＰが「Ｌ」レベル、ＮＯＲ回路７_４が出力する論理電圧ＶＯＭＸが「Ｈ」レベルとなる。 When the output voltage VO of the inverter circuit 6 becomes "H" level, the Q output (voltage VQ) of the D flip-flop circuit 8 becomes "H" level, the Q bar output (voltage VQN) becomes "L" level, and the NOR circuit 7_2. The logic voltage VOP output by the NOR circuit 7_4 is at the "L" level, and the logic voltage VOMX output by the NOR circuit 7_4 is at the "H" level.

これにより、スイッチ部３において、スイッチＳＷ１，ＳＷ４がオフとされ、スイッチＳＷ２，ＳＷ６がオンとされ、コンパレータ４の反転入力端に入力電圧ＶＩが入力されるようになり、コンパレータ４の非反転入力端に－側閾値電圧ＶＴＨＭが設定されるものとなる。このスイッチＳＷ２とＳＷ６をオンとするスイッチ制御部５によるスイッチ部３の動作の制御状態を第３の制御モードＭ３と呼ぶ。 As a result, in the switch section 3, the switches SW1 and SW4 are turned off and the switches SW2 and SW6 are turned on. The - side threshold voltage VTHM is set at the end. The control state of the operation of the switch section 3 by the switch control section 5 that turns on the switches SW2 and SW6 is called a third control mode M3.

この第３の制御モードＭ３では、入力電圧ＶＩが－側閾値電圧ＶＴＨＭを下回るまで（図２：ｔ２～ｔ３点）、コンパレータ４の出力電圧ＶＯＸが「Ｌ」レベルとなり、インバータ回路６の出力電圧ＶＯが「Ｈ」レベルを保つ。入力電圧ＶＩが－側閾値電圧ＶＴＨＭを下回ると（図２：ｔ３点）、コンパレータ４の出力電圧ＶＯＸが「Ｈ」レベルとなり、インバータ回路６の出力電圧ＶＯが「Ｌ」レベルとなる（図６参照）。このため、ＮＯＲ回路７_４が出力する論理電圧ＶＯＭＸが「Ｌ」レベルとなり、ＮＯＲ回路７_３が出力する論理電圧ＶＯＭが「Ｈ」レベルとなる。 In the third control mode M3, the output voltage VOX of the comparator 4 is at the "L" level until the input voltage VI falls below the negative side threshold voltage VTHM (points t2 to t3 in FIG. 2), and the output voltage of the inverter circuit 6 VO keeps "H" level. When the input voltage VI falls below the negative side threshold voltage VTHM (Fig. 2: point t3), the output voltage VOX of the comparator 4 becomes "H" level, and the output voltage VO of the inverter circuit 6 becomes "L" level (Fig. 6). reference). Therefore, the logic voltage VOMX output from the NOR circuit 7_4 becomes "L" level, and the logic voltage VOM output from the NOR circuit 7_3 becomes "H" level.

これにより、スイッチ部３において、スイッチＳＷ６がオフとされ、スイッチＳＷ５がオンとされ、コンパレータ４の非反転入力端へ設定される電圧が－側閾値電圧ＶＴＨＭから基準電圧ＶＲＥＦに切り替えられる。なお、スイッチＳＷ２は、電圧ＶＱが「Ｈ」レベルの状態を維持しているので、オンの状態を保ち、コンパレータ４の反転入力端には入力電圧ＶＩが入力され続ける。このスイッチＳＷ２とＳＷ５をオンとするスイッチ制御部５によるスイッチ部３の動作の制御状態を第４の制御モードＭ４と呼ぶ。 As a result, in the switch section 3, the switch SW6 is turned off, the switch SW5 is turned on, and the voltage set to the non-inverting input terminal of the comparator 4 is switched from the - side threshold voltage VTHM to the reference voltage VREF. Since the voltage VQ is maintained at the "H" level, the switch SW2 remains on, and the input voltage VI continues to be input to the inverting input terminal of the comparator 4. FIG. The control state of the operation of the switch section 3 by the switch control section 5 that turns on the switches SW2 and SW5 is called a fourth control mode M4.

この第４の制御モードＭ４では、入力電圧ＶＩが基準電圧ＶＲＥＦを上回るまで（図２：ｔ３～ｔ４点）、コンパレータ４の出力電圧ＶＯＸが「Ｈ」レベルを保ち、インバータ回路６の出力電圧ＶＯが「Ｌ」レベルを保つ。入力電圧ＶＩが基準電圧ＶＲＥＦを上回ると（図２：ｔ４点）、コンパレータ４の出力電圧ＶＯＸが「Ｌ」レベルとなり、インバータ回路６の出力電圧ＶＯが「Ｈ」レベルとなる（図７参照）。 In the fourth control mode M4, until the input voltage VI exceeds the reference voltage VREF (Fig. 2: points t3 to t4), the output voltage VOX of the comparator 4 is maintained at the "H" level, and the output voltage VO of the inverter circuit 6 is maintained. keeps "L" level. When the input voltage VI exceeds the reference voltage VREF (FIG. 2: point t4), the output voltage VOX of the comparator 4 becomes "L" level, and the output voltage VO of the inverter circuit 6 becomes "H" level (see FIG. 7). .

インバータ回路６の出力電圧ＶＯが「Ｈ」レベルとなると、Ｄフリップフロップ回路８のＱ出力（電圧ＶＱ）が「Ｌ」レベル、Ｑバー出力（電圧ＶＱＮ）が「Ｈ」レベルとなり、ＮＯＲ回路７_１が出力する論理電圧ＶＯＰＸが「Ｈ」レベル、ＮＯＲ回路７_３が出力する論理電圧ＶＯＭが「Ｌ」レベルとなる。 When the output voltage VO of the inverter circuit 6 becomes "H" level, the Q output (voltage VQ) of the D flip-flop circuit 8 becomes "L" level, the Q bar output (voltage VQN) becomes "H" level, and the NOR circuit 7_1. The logic voltage VOPX output by the NOR circuit 7_3 is at the "H" level, and the logic voltage VOM output by the NOR circuit 7_3 is at the "L" level.

これにより、スイッチ部３において、スイッチＳＷ２，ＳＷ５がオフとされ、スイッチＳＷ１，ＳＷ３がオンとされ、コンパレータ４の非反転入力端に入力電圧ＶＩが入力されるようになり、コンパレータ４の反転入力端に＋側閾値電圧ＶＴＨＰが設定されるようになる。すなわち、スイッチ制御部５によるスイッチ部３の動作の制御状態が第１の制御モードＭ１に戻るものとなる。以下同様にして、スイッチ制御部５は、第１の制御モードＭ１、第２の制御モードＭ２、第３の制御モードＭ３、第４の制御モードＭ４の順でスイッチ部３の動作の制御を繰り返す。 As a result, in the switch section 3, the switches SW2 and SW5 are turned off, and the switches SW1 and SW3 are turned on. A + side threshold voltage VTHP is set at the end. That is, the control state of the operation of the switch section 3 by the switch control section 5 returns to the first control mode M1. Similarly, the switch control unit 5 repeats the control of the operation of the switch unit 3 in the order of the first control mode M1, the second control mode M2, the third control mode M3, and the fourth control mode M4. .

このようにして、本実施の形態のゼロ点検出装置１００Ａでは、入力電圧ＶＩの波形が基準電圧ＶＲＥＦとクロスする毎に電圧ＶＯが「Ｈ」レベルとなり、この立ち上がり、立ち下がりともに同じ極性で変化する電圧ＶＯがゼロ点検出信号として、出力端子ＰＯ１より得られるものとなる。また、立ち下がりのゼロ点検出時は電圧ＶＱが「Ｈ」レベルへと変化し、立ち上がりのゼロ点検出時は電圧ＶＱが「Ｌ」レベルへと変化し、このゼロ点検出時にレベルが変化する電圧ＶＱが、検出されたゼロ点が立ち下がりのゼロ点であるのか、立ち上がりのゼロ点であるのかを示す信号として、出力端子ＰＯ２より得られるものとなる。 In this manner, in the zero-point detection device 100A of the present embodiment, the voltage VO becomes the "H" level each time the waveform of the input voltage VI crosses the reference voltage VREF, and the rising and falling edges thereof change with the same polarity. A voltage VO is obtained from the output terminal PO1 as a zero point detection signal. Further, the voltage VQ changes to "H" level when the zero point of the falling edge is detected, changes to the "L" level when the zero point of the rising edge is detected, and the level changes when the zero point is detected. The voltage VQ is obtained from the output terminal PO2 as a signal indicating whether the detected zero point is the trailing zero point or the rising zero point.

このゼロ点検出装置１００Ａでは、入力電圧ＶＩが＋側閾値電圧ＶＴＨＰを上回った後に基準電圧ＶＲＥＦを下回った時点が立ち下がりのゼロ点ＺＰＤとして検出され、入力電圧ＶＩが－側閾値電圧ＶＴＨＭを下回った後に基準電圧ＶＲＥＦを上回った時点が立ち上がりのゼロ点ＺＰＵとして検出される。この場合、＋側閾値電圧ＶＴＨＰは、立ち上がりのゼロ点ＺＰＵを検出した後の次の立ち下がりのゼロ点ＺＰＤを検出するまでの間に不感帯αを作り、－側閾値電圧ＶＴＨＭは、立ち下がりのゼロ点ＺＰＤを検出した後の次の立ち上がりのゼロ点ＺＰＵを検出するまでの間に不感帯βを作り、この不感帯α，βがノイズによる誤動作を避けるためのヒステリシスとなる。また、このゼロ点検出装置１００Ａにおいて、＋側閾値電圧ＶＴＨＰは、立ち下がりのゼロ点ＺＰＤから検出を開始する場合のゼロ点検出開始電圧ＶＴＨＳＰを兼ねている。これにより、ノイズの影響を削減し、正確な時間計測を行うことが可能となる。 In this zero point detection device 100A, the falling zero point ZPD is detected when the input voltage VI exceeds the + side threshold voltage VTHP and then falls below the reference voltage VREF, and when the input voltage VI falls below the - side threshold voltage VTHM. After that, the time when it exceeds the reference voltage VREF is detected as the rising zero point ZPU. In this case, the + side threshold voltage VTHP forms a dead zone α after the rising zero point ZPU is detected until the next falling zero point ZPD is detected, and the - side threshold voltage VTHM is the falling zero point ZPD. After the zero point ZPD is detected, a dead zone β is created until the next rising zero point ZPU is detected. In the zero point detection device 100A, the + side threshold voltage VTHP also serves as the zero point detection start voltage VTHSP when detection is started from the falling zero point ZPD. This makes it possible to reduce the influence of noise and perform accurate time measurement.

このようにして、本実施の形態のゼロ点検出装置１００Ａによれば、１つのコンパレータ（比較器用アンプ）４で、ゼロ点検出開始判定とゼロ点の検知を行い、立ち上がり・立ち下がり両方のゼロ点を同じ極性で出力することができ、消費電力を少なくすることができるようになる。 In this way, according to the zero point detection device 100A of the present embodiment, one comparator (amplifier for comparator) 4 performs zero point detection start determination and zero point detection, and detects both rising and falling zero points. Points can be output with the same polarity, and power consumption can be reduced.

なお、上述した実施の形態では、リセット信号ＲＮを使用してＤフリップフロップ回路８をリセット状態とし、立ち下がりのゼロ点から検出を開始することを選択・設定するようにしたが、Ｄフリップフロップ回路８へのセット信号（図示せず）を使用してＤフリップフロップ回路８をセット状態とし、立ち上がりのゼロ点から検出を開始することを選択・設定するようにしてもよい。 In the above-described embodiment, the reset signal RN is used to reset the D flip-flop circuit 8, and selection/setting is made to start detection from the falling zero point. A set signal (not shown) to the circuit 8 may be used to set the D flip-flop circuit 8, and selection/setting may be made to start detection from the rising zero point.

この場合、図８に示すように、第３の制御モードＭ３、第４の制御モードＭ４、第１の制御モードＭ１、第２の制御モードＭ２の順で、スイッチ部３の動作の制御を繰り返すようにする。この場合、－側閾値電圧ＶＴＨＭが立ち上がりのゼロ点から検出を開始する場合のゼロ点検出開始電圧ＶＴＨＳＭを兼ねるものとなる。 In this case, as shown in FIG. 8, control of the operation of the switch section 3 is repeated in the order of the third control mode M3, the fourth control mode M4, the first control mode M1, and the second control mode M2. make it In this case, the minus side threshold voltage VTHM also serves as the zero point detection start voltage VTHSM when detection is started from the rising zero point.

また、図９に示すゼロ点検出装置１００（１００Ｂ）のように、コンパレータ４の非反転入力端への電圧の入力ラインにコンデンサＣを接続し、コンパレータ４の非反転入力端に生じるオフセット電圧をキャンセルするようにしてもよい。 Further, like the zero point detection device 100 (100B) shown in FIG. You may make it cancel.

このゼロ点検出装置１００Ｂでは、スイッチＳＷＡ１，ＳＷＡ２，ＳＷＡ３とスイッチＳＷＢ１，ＳＷＢ２とを設け、クロック（オフセットキャンセル機能のクロック）ＣＬＫ_ＣＭＰを反転した信号をＳＥＬとし、このＳＥＬをさらに反転した信号をＳＥＬＢとして、ＳＥＬが「Ｈ」レベルの場合にスイッチＳＷＡ１，ＳＷＡ２，ＳＷＡ３をオンとし、ＳＥＬＢが「Ｈ」レベルの場合にスイッチＳＷＢ１，ＳＷＢ２をオンとするようにして、コンデンサＣにオフセット電圧を記憶させ、オフセットキャンセル機能を得るようにしている。 In this zero point detection device 100B, switches SWA1, SWA2, SWA3 and switches SWB1, SWB2 are provided, a signal obtained by inverting a clock (offset cancel function clock) CLK_CMP is set as SEL, and a signal obtained by further inverting this SEL is set as SELB. , switches SWA1, SWA2 and SWA3 are turned on when SEL is at the "H" level, and switches SWB1 and SWB2 are turned on when SELB is at the "H" level to store the offset voltage in the capacitor C, I am trying to get an offset cancellation function.

図１０に、コンパレータ（アンプ）４を中心とする周辺の回路を抜粋して示す。クロックＣＬＫ_ＣＭＰを「Ｌ」レベルとすると（図１１参照）、スイッチＳＷＡ１，ＳＷＡ２，ＳＷＡ３がオンとなる。この時、コンパレータ４はボルテージフォロワ回路になり、Ｖｏ＝Ａ・（Ｖ_R＋Ｖ_os－Ｖｏ）として与えられる。なお、Ｖｏはコンパレータ４の出力（アンプ出力）、Ｖ_Rは端子１ａの電圧、Ｖ_osはコンパレータ４の非反転入力端に生じるオフセット電圧、Ａはコンパレータ（アンプ）４の増幅率である。 FIG. 10 shows an excerpt from a peripheral circuit centered on the comparator (amplifier) 4 . When the clock CLK_CMP is set to "L" level (see FIG. 11), the switches SWA1, SWA2 and SWA3 are turned on. At this time, the comparator 4 becomes a voltage follower circuit and is given as Vo=A·(V _R +V _os -Vo). Vo is the output of the comparator 4 (amplifier output), V _R is the voltage of the terminal 1a, _Vos is the offset voltage generated at the non-inverting input terminal of the comparator 4, and A is the amplification factor of the comparator (amplifier) 4.

この場合、コンデンサＣの電荷保存により、Ｃ・（Ｖ_R－（Ａ／（Ａ＋１））・（Ｖ_R＋Ｖ_os））＝Ｃ・（Ｖ_A－Ｖ_IN）となる。なお、Ｖ_AはコンデンサＣのコンパレータ４の非反転入力端側の電圧であり、Ｖ_INは端子ＰＩ１の電圧である。 In this case, due to the conservation of charge in the capacitor C, C·(V _R −(A/(A+1))·(V _R +V _os ))=C·(V _A −V _IN ). _VA is the voltage at the non-inverting input terminal of the comparator 4 of the capacitor C, and _VIN is the voltage at the terminal PI1.

クロックＣＬＫ_ＣＭＰを「Ｈ」レベルとすると（図１２参照）、スイッチＳＷＢ１，ＳＷＢ２がオンとなる。この場合、Ｖ_A＝Ｖ_IN＋（１／（１＋Ａ））・Ｖ_R－（Ａ／（１＋Ａ））・Ｖ_os≒Ｖ_IN－Ｖ_osとなる。これにより、コンパレータ４の非反転入力端には、オフセット電圧Ｖ_osがキャンセルされた電圧Ｖ_INが入力されるものとなる。 When the clock CLK_CMP is set to "H" level (see FIG. 12), the switches SWB1 and SWB2 are turned on. In this case, V _A =V _IN +(1/(1+A)).V _R -(A/(1+A)).V _os ≈V _IN -V _os . As a result, the non-inverting input terminal of the comparator 4 receives the voltage V _IN with the offset voltage V _os canceled.

上述した実施の形態では、本発明に係るゼロ点検出装置を超音波流量計に利用した例として説明したが、音波，光などの時間計測を行うアプリケーション全般に利用することができる。また、時間計測に限られるものでなく、大きさおよび向きが周期的に変化する電圧を入力電圧とする各種の信号処理に用いることも可能である。 In the above-described embodiment, the zero-point detection device according to the present invention has been described as an example of using it in an ultrasonic flowmeter, but it can be used in general applications for time measurement of sound waves, light, and the like. In addition, the present invention is not limited to time measurement, and can be used for various kinds of signal processing using a voltage whose magnitude and direction change periodically as an input voltage.

〔実施の形態の拡張〕
以上、実施の形態を参照して本発明を説明したが、本発明は上記の実施の形態に限定されるものではない。本発明の構成や詳細には、本発明の技術思想の範囲内で当業者が理解し得る様々な変更をすることができる。 [Expansion of Embodiment]
Although the present invention has been described with reference to the embodiments, the present invention is not limited to the above embodiments. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the scope of the technical idea of the present invention.

１…基準電圧・閾値電圧発生回路、２…ゼロ点検出部、３…スイッチ部、４…コンパレータ、５…スイッチ制御部、６…インバータ回路、７_１～７_４…ＮＯＲ回路、８…Ｄフリップフロップ回路、Ｍ１…第１の制御モード、Ｍ２…第２の制御モード、Ｍ３…第３の制御モード、Ｍ４…第４の制御モード、ＶＲＥＦ…基準電圧、ＶＴＨＰ…第１の閾値電圧（＋側閾値電圧）、ＶＴＨＭ…第２の閾値電圧（－側閾値電圧）、ＶＴＨＳＰ，ＶＴＨＳＭ…ゼロ点検出開始電圧、ＺＰＤ…立ち下がりのゼロ点、ＺＰＵ…立ち上がりのゼロ点、α，β…不感帯、Ｃ…コンデンサ、１００（１００Ａ，１００Ｂ）…ゼロ点検出装置。 DESCRIPTION OF SYMBOLS 1... Reference voltage/threshold voltage generation circuit 2... Zero point detection part 3... Switch part 4... Comparator 5... Switch control part 6... Inverter circuit 7_1 to 7_4... NOR circuit 8... D flip-flop circuit , M1... first control mode, M2... second control mode, M3... third control mode, M4... fourth control mode, VREF... reference voltage, VTHP... first threshold voltage (+ side threshold voltage ), VTHM... second threshold voltage (negative side threshold voltage), VTHSP, VTHSM... zero point detection start voltage, ZPD... falling zero point, ZPU... rising zero point, α, β... dead zone, C... capacitor , 100 (100A, 100B) . . . zero point detectors.

Claims

大きさおよび向きが周期的に変化する電圧を入力電圧とし、この入力電圧の基準電圧からの立ち上がり時点および立ち下がり時点をゼロ点として検出するゼロ点検出装置において、
前記基準電圧と、前記基準電圧に対してプラス側に定められた第１の閾値電圧と、前記基準電圧に対してマイナス側に定められた第２の閾値電圧とを発生するように構成された基準電圧・閾値電圧発生回路と、
前記入力電圧、前記基準電圧、前記第１の閾値電圧および前記第２の閾値電圧を入力とし、前記入力電圧が前記第１の閾値電圧を上回った後に前記基準電圧を下回った時点を立ち下がりのゼロ点として検出し、前記入力電圧が前記第２の閾値電圧を下回った後に前記基準電圧を上回った時点を立ち上がりのゼロ点として検出するように構成されたゼロ点検出部とを備え、
前記第１の閾値電圧は、
前記立ち下がりのゼロ点から検出を開始する場合のゼロ点検出開始電圧を兼ね、
前記第２の閾値電圧は、
前記立ち上がりのゼロ点から検出を開始する場合のゼロ点検出開始電圧を兼ね、
前記ゼロ点検出部は、
前記入力電圧、前記基準電圧、前記第１の閾値電圧および前記第２の閾値電圧を入力とするスイッチ部と、
前記スイッチ部の動作を制御するスイッチ制御部と、
前記スイッチ部と前記スイッチ制御部との間に設けられた唯一のコンパレータとを備え、
前記スイッチ制御部は、
前記コンパレータの非反転入力端に前記入力電圧を与え、前記コンパレータの反転入力端に前記第１の閾値電圧を与えるように前記スイッチ部の動作を制御する第１の制御モードと、
前記第１の制御モードによって前記スイッチ部の動作を制御した後、前記コンパレータの出力が「Ｈ」レベルとなった場合、前記コンパレータの非反転入力端に前記入力電圧を与えるようにしたままの状態で、前記コンパレータの反転入力端に前記基準電圧を与えるように前記スイッチ部の動作を制御する第２の制御モードと、
前記コンパレータの反転入力端に前記入力電圧を与え、前記コンパレータの非反転入力端に前記第２の閾値電圧を与えるように前記スイッチ部の動作を制御する第３の制御モードと、
前記第３の制御モードによって前記スイッチ部の動作を制御した後、前記コンパレータの出力が「Ｈ」レベルとなった場合、前記コンパレータの反転入力端に前記入力電圧を与えるようにしたままの状態で、前記コンパレータの非反転入力端に前記基準電圧を与えるように前記スイッチ部の動作を制御する第４の制御モードとを備え、
前記第２の制御モードによって前記スイッチ部の動作を制御した後、前記コンパレータの出力が「Ｌ」レベルとなった場合、その点を前記立ち下がりのゼロ点として検出し、
前記第４の制御モードによって前記スイッチ部の動作を制御した後、前記コンパレータの出力が「Ｌ」レベルとなった場合、その点を前記立ち上がりのゼロ点として検出する
ことを特徴とするゼロ点検出装置。 A zero-point detection device that receives a voltage whose magnitude and direction periodically change as an input voltage and detects the rising and falling times of the input voltage from a reference voltage as zero points,
configured to generate the reference voltage, a first threshold voltage determined on the positive side with respect to the reference voltage, and a second threshold voltage determined on the negative side with respect to the reference voltage a reference voltage/threshold voltage generating circuit;
The input voltage, the reference voltage, the first threshold voltage, and the second threshold voltage are used as inputs, and the fall occurs at the time when the input voltage exceeds the first threshold voltage and then falls below the reference voltage. A zero point detection unit configured to detect as a zero point and detect a time point when the input voltage exceeds the reference voltage after falling below the second threshold voltage as a rising zero point,
The first threshold voltage is
Also serves as a zero point detection start voltage when detection is started from the zero point of the falling edge,
The second threshold voltage is
Also serves as a zero point detection start voltage when starting detection from the zero point of the rise ,
The zero point detection unit is
a switch unit that receives the input voltage, the reference voltage, the first threshold voltage, and the second threshold voltage;
a switch control unit that controls the operation of the switch unit;
A sole comparator provided between the switch unit and the switch control unit,
The switch control unit
a first control mode for controlling the operation of the switch unit so that the input voltage is applied to the non-inverting input terminal of the comparator and the first threshold voltage is applied to the inverting input terminal of the comparator;
A state in which the input voltage is applied to the non-inverting input terminal of the comparator when the output of the comparator becomes "H" level after the operation of the switch section is controlled by the first control mode. a second control mode for controlling the operation of the switch section so as to apply the reference voltage to the inverting input terminal of the comparator;
a third control mode for controlling the operation of the switch unit so that the input voltage is applied to the inverting input terminal of the comparator and the second threshold voltage is applied to the non-inverting input terminal of the comparator;
When the output of the comparator becomes "H" level after the operation of the switch section is controlled by the third control mode, the input voltage is applied to the inverting input terminal of the comparator. and a fourth control mode for controlling the operation of the switch unit so as to apply the reference voltage to the non-inverting input terminal of the comparator,
After controlling the operation of the switch section in the second control mode, when the output of the comparator becomes "L" level, detecting that point as the falling zero point,
After the operation of the switch section is controlled by the fourth control mode, when the output of the comparator becomes "L" level, that point is detected as the zero point of the rise.
A zero point detection device characterized by:

請求項１に記載されたゼロ点検出装置において、
前記コンパレータの非反転入力端への電圧の入力ラインに、前記コンパレータの非反転入力端に生じるオフセット電圧をキャンセルするコンデンサが接続されている
ことを特徴とするゼロ点検出装置。 In the zero point detection device according to claim 1 ,
A zero point detection device, wherein a capacitor for canceling an offset voltage generated at the non-inverting input terminal of the comparator is connected to a voltage input line to the non-inverting input terminal of the comparator.

請求項１又は請求項２に記載されたゼロ点検出装置において、
前記ゼロ点検出部は、
前記立ち下がりのゼロ点から検出を開始するのか、前記立ち上がりのゼロ点から検出する開始するのかの選択・設定部を備えている
ことを特徴とするゼロ点検出装置。 In the zero point detection device according to claim 1 or claim 2 ,
The zero point detection unit is
A zero-point detection device comprising a selection/setting unit for starting detection from the zero point of the trailing edge or from the zero point of the rising edge.