JP7110821B2 - switching element - Google Patents
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Description
本明細書に開示の技術は、スイッチング素子に関する。 The technology disclosed in this specification relates to switching elements.
特許文献1には、プレーナ型のスイッチング素子が開示されている。このスイッチング素子は、p型の2つのボディ層と、n型の窓部ドリフト層と、n型の基部ボディ層を有している。2つのボディ層と窓部ドリフト層は、基部ボディ層上に配置されている。窓部ドリフト層は、2つのボディ層の間に配置されている。また、n型のソース層が、ボディ層毎に設けられている。ゲート電極の電位を上昇させると、各ボディ層にチャネルが形成され、チャネルによって各ソース層が窓部ドリフト層に接続される。このため、各ソース層からチャネルと窓部ドリフト層を介して基部ドリフト層へ電子が流れる。 Patent Document 1 discloses a planar switching element. The switching element has two p-type body layers, an n-type window drift layer, and an n-type base body layer. Two body layers and a window drift layer are disposed on the base body layer. The window drift layer is arranged between the two body layers. An n-type source layer is provided for each body layer. When the potential of the gate electrode is increased, a channel is formed in each body layer, and each source layer is connected to the window drift layer by the channel. Therefore, electrons flow from each source layer to the base drift layer through the channel and the window drift layer.
窓部ドリフト層の近傍でゲート絶縁膜に印加される電界を緩和するために、窓部ドリフト層に接するp型の電界緩和層を設けることができる。電界緩和層は、ゲート電極に接続される。このように電界緩和層を設けると、スイッチング素子がオフするときに、電界緩和層から窓部ドリフト層に空乏層が広がる。窓部ドリフト層に空乏層が広がることで、ゲート絶縁膜に印加される電界が緩和される。 In order to relax the electric field applied to the gate insulating film in the vicinity of the window drift layer, a p-type electric field relaxation layer in contact with the window drift layer can be provided. The electric field relaxation layer is connected to the gate electrode. When the electric field relaxation layer is provided in this manner, the depletion layer spreads from the electric field relaxation layer to the window drift layer when the switching element is turned off. The spread of the depletion layer in the window drift layer relaxes the electric field applied to the gate insulating film.
他方、電界緩和層を備えるスイッチング素子では、スイッチング素子がオンしている状態でも、電界緩和層から窓部ドリフト層にわずかに空乏層が広がっている。この空乏層の影響によって、窓部ドリフト層の抵抗が高くなる。その結果、スイッチング素子のオン抵抗が高くなる。窓部ドリフト層のn型不純物濃度を高くすれば窓部ドリフト層の抵抗を低くすることができるが、この場合、スイッチング素子がオフしているときに窓部ドリフト層に空乏層が広がり難くなり、ゲート絶縁膜に印加される電界が高くなる。このように、従来は、電界緩和層を有するスイッチング素子において、ゲート絶縁膜の電界緩和と、窓部ドリフト層の抵抗の低減の両方を実現することが困難であった。したがって、本明細書では、電界緩和層を有するスイッチング素子において、ゲート絶縁膜の電界緩和と、窓部ドリフト層の抵抗の低減の両方を実現する技術を提案する。 On the other hand, in a switching element having an electric field relaxation layer, a depletion layer slightly spreads from the electric field relaxation layer to the window drift layer even when the switching element is on. The effect of this depletion layer increases the resistance of the window drift layer. As a result, the on-resistance of the switching element increases. If the n-type impurity concentration of the window drift layer is increased, the resistance of the window drift layer can be lowered. , the electric field applied to the gate insulating film increases. As described above, conventionally, in a switching element having an electric field relaxation layer, it has been difficult to realize both the electric field relaxation of the gate insulating film and the reduction of the resistance of the window drift layer. Therefore, this specification proposes a technique for realizing both the electric field relaxation of the gate insulating film and the resistance reduction of the window drift layer in a switching element having an electric field relaxation layer.
本明細書が開示するスイッチング素子は、半導体基板と、ゲート絶縁膜と、ゲート電極を有している。前記半導体基板が、n型の基部ドリフト層と、前記基部ドリフト層上に配置されたp型の第1ボディ層と、前記基部ドリフト層上に配置されているとともに前記第1ボディ層から間隔を空けて配置されているp型の第2ボディ層と、前記基部ドリフト層上に配置されているとともに前記第1ボディ層と前記第2ボディ層の間に配置されているn型の窓部ドリフト層と、前記窓部ドリフト層に接しているとともに前記第1ボディ層及び前記第2ボディ層から分離されているp型の電界緩和層と、前記第1ボディ層に接しているとともに前記第1ボディ層によって前記窓部ドリフト層及び前記基部ドリフト層から分離されているn型の第1ソース層と、前記第2ボディ層に接しているとともに前記第2ボディ層によって前記窓部ドリフト層及び前記基部ドリフト層から分離されているn型の第2ソース層を有している。前記ゲート絶縁膜が、前記第1ボディ層のうちの前記第1ソース層と前記窓部ドリフト層の間の部分である第1チャネル部の表面、前記第2ボディ層のうちの前記第2ソース層と前記窓部ドリフト層の間の部分である第2チャネル部の表面、及び、前記窓部ドリフト層の表面を覆っている。前記ゲート電極が、前記第1チャネル部に対して前記ゲート絶縁膜を介して対向しており、前記第2チャネル部に対して前記ゲート絶縁膜を介して対向しており、前記電界緩和層に電気的に接続されている。前記窓部ドリフト層が、前記第1チャネル部と前記電界緩和層の間の位置で前記ゲート絶縁膜に接する第1高濃度層と、前記第2チャネル部と前記電界緩和層の間の位置で前記ゲート絶縁膜に接する第2高濃度層と、前記第1高濃度層、前記第2高濃度層、及び、前記電界緩和層に接しているとともに前記第1高濃度層及び前記第2高濃度層よりも低いn型不純物濃度を有する低濃度層を有している。 A switching element disclosed in this specification has a semiconductor substrate, a gate insulating film, and a gate electrode. The semiconductor substrate comprises an n-type base drift layer, a p-type first body layer disposed on the base drift layer, and a p-type first body layer disposed on the base drift layer and spaced from the first body layer. a p-type second body layer spaced apart; and an n-type window drift disposed on the base drift layer and between the first body layer and the second body layer. a p-type electric field relaxation layer in contact with the window drift layer and separated from the first body layer and the second body layer; and a p-type electric field relaxation layer in contact with the first body layer and the first an n-type first source layer separated from the window drift layer and the base drift layer by a body layer; It has an n-type second source layer that is separated from the base drift layer. The gate insulating film is a surface of a first channel portion which is a portion of the first body layer between the first source layer and the window drift layer, and the second source of the second body layer. It covers the surface of the second channel portion between the layer and the window drift layer and the surface of the window drift layer. The gate electrode faces the first channel portion through the gate insulating film, faces the second channel portion through the gate insulating film, and faces the electric field relaxation layer. electrically connected. The window part drift layer has a first high-concentration layer in contact with the gate insulating film at a position between the first channel part and the electric field relaxation layer, and at a position between the second channel part and the electric field relaxation layer. a second high-concentration layer in contact with the gate insulating film, the first high-concentration layer, the second high-concentration layer, and the first high-concentration layer and the second high-concentration layer in contact with the electric field relaxation layer It has a lightly doped layer having a lower n-type impurity concentration than the layer.
このスイッチング素子では、窓部ドリフト層が、第1高濃度層と第2高濃度層を有している。第1高濃度層と第2高濃度層のn型不純物濃度が高いので、第1高濃度層と第2高濃度層の抵抗は低い。第1高濃度層は、第1チャネル部と電界緩和層の間の位置でゲート絶縁膜に接している。第1高濃度層が設けられている位置は、第1チャネル部に形成されるチャネルを通過した電子が流れる位置である。このため、スイッチング素子がオンすると、抵抗が低い第1高濃度層に高密度の電流が流れる。同様に、第2高濃度層が設けられている位置は、第2チャネル部に形成されるチャネルを通過した電子が流れる位置である。このため、スイッチング素子がオンすると、抵抗が低い第2高濃度層に高密度の電流が流れる。このように、窓部ドリフト層内で高密度の電流が流れる位置に抵抗が低い第1高濃度層と第2高濃度層が設けられている。特に、n型不純物濃度が高い第1高濃度層と第2高濃度層には空乏層が広がり難いので、空乏層によって第1高濃度層と第2高濃度層内の電流経路が狭められることを抑制することができる。したがって、このスイッチング素子のオン抵抗は低い。また、スイッチング素子がオフすると、電界緩和層から窓部ドリフト層に空乏層が広がる。電界緩和層はn型不純物濃度が低い低濃度層に接しているので、スイッチング素子がオフすると、窓部ドリフト層内の低濃度層に素早く空乏層が広がる。低濃度層に広がる空乏層によって、ゲート絶縁膜に印加される電界が緩和される。このように、このスイッチング素子の構造によれば、ゲート絶縁膜の電界緩和と、窓部ドリフト層の抵抗の低減の両方を実現することができる。 In this switching element, the window drift layer has a first high concentration layer and a second high concentration layer. Since the first high-concentration layer and the second high-concentration layer have high n-type impurity concentrations, the resistance of the first high-concentration layer and the second high-concentration layer is low. The first high-concentration layer is in contact with the gate insulating film at a position between the first channel portion and the electric field relaxation layer. The position where the first high-concentration layer is provided is the position through which electrons flow after passing through the channel formed in the first channel portion. Therefore, when the switching element is turned on, a high-density current flows through the first high-concentration layer with low resistance. Similarly, the position where the second high-concentration layer is provided is the position through which electrons flow after passing through the channel formed in the second channel section. Therefore, when the switching element is turned on, a high-density current flows through the second high-concentration layer with low resistance. In this manner, the first high-concentration layer and the second high-concentration layer having low resistance are provided at positions where high-density current flows in the window drift layer. In particular, since the depletion layer is difficult to spread in the first high-concentration layer and the second high-concentration layer having a high n-type impurity concentration, the current path in the first high-concentration layer and the second high-concentration layer is narrowed by the depletion layer. can be suppressed. Therefore, the ON resistance of this switching element is low. Further, when the switching element is turned off, the depletion layer spreads from the electric field relaxation layer to the window drift layer. Since the electric field relaxation layer is in contact with the lightly doped layer having a low n-type impurity concentration, the depletion layer quickly spreads to the lightly doped layer in the window drift layer when the switching element is turned off. The electric field applied to the gate insulating film is relaxed by the depletion layer that spreads over the low-concentration layer. Thus, according to the structure of this switching element, it is possible to realize both the relaxation of the electric field of the gate insulating film and the reduction of the resistance of the window drift layer.
図1に示す実施形態のスイッチング素子10は、MOSFET(metal-oxide-semiconductor field effect transistor)である。スイッチング素子10は、半導体基板12を有している。半導体基板12は、GaN(窒化ガリウム)により構成されている。半導体基板12は、半導体基板12の上面12aから突出する凸部14を有している。半導体基板12は、ドレイン層30、基部ドリフト層32、窓部ドリフト層34、第1ボディ層41、第2ボディ層42、第1ソース層51、第2ソース層52、及び、電界緩和層54を有している。
The
ドレイン層30は、n型層である。ドレイン層30は、半導体基板12の下面12bを含む範囲に配置されている。
The
基部ドリフト層32は、ドレイン層30よりもn型不純物濃度が低いn型層である。基部ドリフト層32は、約5×1016cm-3のn型不純物濃度を有している。基部ドリフト層32は、ドレイン層30上に配置されている。
The
第1ボディ層41は、p型層である。第1ボディ層41は、基部ドリフト層32上に配置されている。第1ボディ層41は、低濃度層41aと高濃度層41bを有している。高濃度層41bは、低濃度層41aよりも高いp型不純物濃度を有している。高濃度層41bは、基部ドリフト層32上に配置されている。低濃度層41aは、高濃度層41b上に配置されている。低濃度層41aは、半導体基板12の上面12aを含む範囲に配置されている。
The
第2ボディ層42は、p型層である。第2ボディ層42は、基部ドリフト層32上に配置されている。第2ボディ層42は、第1ボディ層41から間隔を空けた位置に配置されている。第2ボディ層42は、低濃度層42aと高濃度層42bを有している。高濃度層42bは、低濃度層42aよりも高いp型不純物濃度を有している。高濃度層42bは、基部ドリフト層32上に配置されている。低濃度層42aは、高濃度層42b上に配置されている。低濃度層42aは、半導体基板12の上面12aを含む範囲に配置されている。
The second body layer 42 is a p-type layer. The second body layer 42 is arranged on the
窓部ドリフト層34は、n型層である。窓部ドリフト層34は、基部ドリフト層32上に配置されている。窓部ドリフト層34は、第1ボディ層41と第2ボディ層42の間に配置されている。窓部ドリフト層34は、第1高濃度層34a、第2高濃度層34b、及び、低濃度層34cを有している。第1高濃度層34aと第2高濃度層34bは、低濃度層34cよりも高いn型不純物濃度を有している。第1高濃度層34aと第2高濃度層34bは、1×1017cm-3以上のn型不純物濃度を有している。第1高濃度層34aは、第1ボディ層41の側面の上端で第1ボディ層41(すなわち、低濃度層41a)に接している。第2高濃度層34bは、第2ボディ層42の側面の上端で第2ボディ層42(すなわち、低濃度層42a)に接している。低濃度層34cは、第1高濃度層34aと第2高濃度層34bの周囲に配置されている。低濃度層34cによって、第1高濃度層34aが第2高濃度層34bから分離されている。低濃度層34cは、第1高濃度層34aの下側で第1ボディ層41(すなわち、低濃度層41aと高濃度層41b)に接しており、第2高濃度層34bの下側で第2ボディ層42(すなわち、低濃度層42aと高濃度層42b)に接している。低濃度層34cは、基部ドリフト層32のn型不純物濃度(約5×1016cm-3)と略同じn型不純物濃度を有している。低濃度層34cは、基部ドリフト層32に上側から接している。すなわち、低濃度層34cと基部ドリフト層32は、連続するn型層である。
The
第1ソース層51は、n型層である。第1ソース層51は、第1ボディ層41の低濃度層41aに囲まれた範囲に配置されている。第1ソース層51は、半導体基板12の上面12aを含む範囲に配置されている。第1ソース層51は、第1ボディ層41によって窓部ドリフト層34及び基部ドリフト層32から分離されている。
The
第2ソース層52は、n型層である。第2ソース層52は、第2ボディ層42の低濃度層42aに囲まれた範囲に配置されている。第2ソース層52は、半導体基板12の上面12aを含む範囲に配置されている。第2ソース層52は、第2ボディ層42によって窓部ドリフト層34及び基部ドリフト層32から分離されている。
The
凸部14は、窓部ドリフト層34の低濃度層34cの上部に配置されている。凸部14内に、電界緩和層54が配置されている。電界緩和層54は、p型層である。電界緩和層54は、約1×1020cm-3のp型不純物濃度を有している。電界緩和層54は、低濃度層34cに上側から接している。
The
半導体基板12の上部には、ゲート絶縁膜20、ゲート電極22、層間絶縁膜24、及び、上部電極26が配置されている。
A
ゲート絶縁膜20は、凸部14の表面と半導体基板12の上面12aを覆っている。凸部14上のゲート絶縁膜20には、コンタクトホール20aが設けられている。コンタクトホール20aは、電界緩和層54まで達している。上面12a上のゲート絶縁膜20には、コンタクトホール20b、20cが設けられている。各コンタクトホール20bは、第1ソース層51または第2ソース層52に達している。各コンタクトホール20cは、半導体基板12の内部まで伸びており、高濃度層41bまたは42bまで達している。ゲート絶縁膜20は、第1ソース層51の表面、低濃度層41aの表面、及び、第1高濃度層34aの表面に跨る範囲を覆っている。すなわち、ゲート絶縁膜20は、低濃度層41aのうちの第1ソース層51と第1高濃度層34aの間の部分(第1チャネル部41c)の表面全体を覆っている。したがって、第1高濃度層34aは、第1チャネル部41cに隣接する位置でゲート絶縁膜20に接している。ゲート絶縁膜20は、第2ソース層52の表面、低濃度層42aの表面、及び、第2高濃度層34bの表面に跨る範囲を覆っている。すなわち、ゲート絶縁膜20は、低濃度層42aのうちの第2ソース層52と第2高濃度層34bの間の部分(第2チャネル部42c)の表面全体を覆っている。したがって、第2高濃度層34bは、第2チャネル部42cに隣接する位置でゲート絶縁膜20に接している。
The
ゲート電極22は、ゲート絶縁膜20上に配置されている。ゲート電極22は、第1ソース層51、第1チャネル部41c、及び、第1高濃度層34aの上部に配置されている。したがって、ゲート電極22は、第1チャネル部41cに対してゲート絶縁膜20を介して対向している。また、ゲート電極22は、第2ソース層52、第2チャネル部42c、及び、第2高濃度層34bの上部に配置されている。したがって、ゲート電極22は、第2チャネル部42cに対してゲート絶縁膜20を介して対向している。また、ゲート電極22は、電界緩和層54の上部に配置されている。ゲート電極22は、コンタクトホール20a内で電界緩和層54に接している。
The
層間絶縁膜24は、ゲート電極22を覆っている。
An interlayer insulating
上部電極26は、ソースコンタクト部26a、ボディコンタクト部26b、及び、表面部26cを有している。各ソースコンタクト部26aは、第1ソース層51または第2ソース層52の上部に配置されている。各ソースコンタクト部26aは、コンタクトホール20b内で第1ソース層51または第2ソース層52に接している。各ボディコンタクト部26bは、第1ボディ層41または第2ボディ層42の上部に配置されている。各ボディコンタクト部26bは、コンタクトホール20c内で高濃度層41bまたは42bに接している。各ボディコンタクト部26bは、隣接するソースコンタクト部26aに接している。表面部26cは、層間絶縁膜24上に配置されている。表面部26cは、各ボディコンタクト部26bに接している。上部電極26は、層間絶縁膜24によってゲート電極22から絶縁されている。
The
半導体基板12の下部には、下部電極28が配置されている。下部電極28は、半導体基板12の下面12bに接している。下部電極28は、ドレイン層30に接している。
A
次に、スイッチング素子10の動作について説明する。下部電極28には、上部電極26よりも高い電位が印加される。ゲート電極22の電位は、ゲート閾値よりも低い電位(例えば、上部電極26と同程度の電位)と、ゲート閾値以上の高い電位(但し、下部電極28よりも低い電位)の間で制御される。ゲート電極22の電位をゲート閾値以上の電位まで上昇させると、第1ボディ層41の第1チャネル部41cの表層部(ゲート絶縁膜20近傍の部分)にチャネルが形成される。その結果、図1の矢印100に示すように、第1ソース層51から第1チャネル部41cに電子が流れる。また、ゲート電極22の電位をゲート閾値以上の電位まで上昇させると、第2ボディ層42の第2チャネル部42cの表層部(ゲート絶縁膜20の近傍の部分)にもチャネルが形成される。その結果、図1の矢印102に示すように、第2ソース層52から第2チャネル部42cに電子が流れる。矢印100、102に示すように、チャネルを通過した電子は、窓部ドリフト層34と基部ドリフト層32を経由してドレイン層30へ流れる。このように、ゲート電極22の電位を上昇させることで、スイッチング素子10がオンする。
Next, operation of the switching
矢印100に示すように、第1チャネル部41cのチャネルの出口には、第1高濃度層34aが設けられている。したがって、第1チャネル部41cのチャネルを通過した電子は、第1高濃度層34aを通過する。同様に、矢印102に示すように、第2チャネル部42cのチャネルを通過した電子は、第2高濃度層34bを通過する。したがって、第1高濃度層34a及び第2高濃度層34bでは、電流密度が高くなる。他方、第1高濃度層34aと第2高濃度層34bを通過した電子は、低濃度層34cと基部ドリフト層32内を広範囲に分散して流れる。したがって、低濃度層34cと基部ドリフト層32内では、電流密度が低くなる。n型不純物濃度が高い第1高濃度層34a及び第2高濃度層34bの抵抗は、n型不純物濃度が低い低濃度層34cと基部ドリフト層32の抵抗よりも低い。高い電流密度で電流が流れるチャネルの出口に抵抗が低い第1高濃度層34a及び第2高濃度層34bを設けることで、スイッチング素子10がオンするときの窓部ドリフト層34の抵抗を低くすることができる。その結果、スイッチング素子10のオン抵抗を低減することができる。
As indicated by an
また、図1の破線110は、スイッチング素子10がオンしているときに、窓部ドリフト層34及び基部ドリフト層32へ広がる空乏層を示している。破線110に示すように、スイッチング素子10がオンしている状態では、第1ボディ層41、第2ボディ層42、及び、電界緩和層54から、窓部ドリフト層34及び基部ドリフト層32へ微小幅だけ空乏層が広がる。このとき、窓部ドリフト層34内では、空乏層は、n型不純物濃度が低い低濃度層34cへは広がるが、n型不純物濃度が高い第1高濃度層34a及び第2高濃度層34bへはほとんど広がらない。このため、スイッチング素子10がオンしているときに空乏層によって第1高濃度層34a及び第2高濃度層34bの電流経路が狭められることを抑制することができる。これによって、スイッチング素子10のオン抵抗をより低減することができる。
A dashed
また、スイッチング素子10がオンしているときに、電界緩和層54と低濃度層34cの界面のpn接合に順方向電圧が印加され、電界緩和層54から低濃度層34cへホールが流入する。その結果、電導度変調現象によって低濃度層34c及び基部ドリフト層32の抵抗が低下する。これによって、スイッチング素子10のオン抵抗をより低減することができる。
Also, when the switching
ゲート電極22の電位をゲート閾値未満まで低下させると、チャネルが消失し、電子の流れが停止する。すなわち、スイッチング素子10がオフする。すると、第1ボディ層41及び第2ボディ層42から低濃度層34cと基部ドリフト層32へ広範囲に空乏層が広がる。このため、低濃度層34cと基部ドリフト層32の略全域が空乏化される。したがって、低濃度層34cと基部ドリフト層32でソース‐ドレイン間電圧が保持される。また、また、スイッチング素子10がオフするときには、電界緩和層54から低濃度層34cへも広範囲に空乏層が広がる。このため、ゲート絶縁膜20の近傍で低濃度層34cが素早く空乏化される。したがって、ゲート絶縁膜20に加わる電界が抑制される。このため、スイッチング素子10は、高い耐圧を有する。
When the potential of the
以上に説明したように、スイッチング素子10の構造によれば、ゲート絶縁膜20に印加される電界を緩和できるとともに、窓部ドリフト層34の抵抗を低減することができる。
As described above, according to the structure of the switching
なお、上述した実施形態では、第1高濃度層34aは第1チャネル部41cに隣接する位置でゲート絶縁膜20に接していた。しかしながら、第1高濃度層34aは、第1チャネル部41cと電界緩和層54の間の位置であれば、いずれの位置でゲート絶縁膜20に接していてもよい。同様に、上述した実施形態では、第2高濃度層34bは第2チャネル部42cに隣接する位置でゲート絶縁膜20に接していた。しかしながら、第2高濃度層34bは、第2チャネル部42cと電界緩和層54の間の位置であれば、いずれの位置でゲート絶縁膜20に接していてもよい。例えば、図2に示すように、第1高濃度層34aが第1チャネル部41cから離れた位置に設けられていてもよく、第2高濃度層34bが第2チャネル部42cから離れた位置に設けられていてもよい。図2の構成でも、チャネルを通過した電子の多くが第1高濃度層34a、第2高濃度層34bを流れるので、スイッチング素子10のオン抵抗を低減することができる。また、第1高濃度層34a及び第2高濃度層34bが、電界緩和層54に接していてもよい。
In the above-described embodiment, the first high-
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。 Although the embodiments have been described in detail above, they are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques exemplified in this specification or drawings simultaneously achieve a plurality of purposes, and achieving one of them has technical utility in itself.
10 :スイッチング素子
12 :半導体基板
20 :ゲート絶縁膜
22 :ゲート電極
24 :層間絶縁膜
26 :上部電極
28 :下部電極
30 :ドレイン層
32 :基部ドリフト層
34 :窓部ドリフト層
34a :第1高濃度層
34b :第2高濃度層
34c :低濃度層
41 :第1ボディ層
41c :第1チャネル部
42 :第2ボディ層
42c :第2チャネル部
51 :第1ソース層
52 :第2ソース層
54 :電界緩和層
10: switching element 12: semiconductor substrate 20: gate insulating film 22: gate electrode 24: interlayer insulating film 26: upper electrode 28: lower electrode 30: drain layer 32: base drift layer 34:
Claims (2)
半導体基板と、
ゲート絶縁膜と、
ゲート電極、
を有しており、
前記半導体基板が、
n型の基部ドリフト層と、
前記基部ドリフト層上に配置されたp型の第1ボディ層と、
前記基部ドリフト層上に配置されており、前記第1ボディ層から間隔を空けて配置されているp型の第2ボディ層と、
前記基部ドリフト層上に配置されており、前記第1ボディ層と前記第2ボディ層の間に配置されているn型の窓部ドリフト層と、
前記窓部ドリフト層上に配置されており、前記窓部ドリフト層の表面の一部に接しており、前記第1ボディ層及び前記第2ボディ層から分離されているp型の電界緩和層と、
前記第1ボディ層に接しており、前記第1ボディ層によって前記窓部ドリフト層及び前記基部ドリフト層から分離されているn型の第1ソース層と、
前記第2ボディ層に接しており、前記第2ボディ層によって前記窓部ドリフト層及び前記基部ドリフト層から分離されているn型の第2ソース層、
を有しており、
前記ゲート絶縁膜が、前記第1ボディ層のうちの前記第1ソース層と前記窓部ドリフト層の間の部分である第1チャネル部の表面、前記第2ボディ層のうちの前記第2ソース層と前記窓部ドリフト層の間の部分である第2チャネル部の表面、及び、前記電界緩和層に接していない部分の前記窓部ドリフト層の表面を覆っており、
前記ゲート電極が、前記第1チャネル部に対して前記ゲート絶縁膜を介して対向しており、前記第2チャネル部に対して前記ゲート絶縁膜を介して対向しており、前記電界緩和層に電気的に接続されており、
前記窓部ドリフト層が、前記第1チャネル部と前記電界緩和層の間の位置で前記ゲート絶縁膜に接する第1高濃度層と、前記第2チャネル部と前記電界緩和層の間の位置で前記ゲート絶縁膜に接する第2高濃度層と、前記第1高濃度層、前記第2高濃度層、及び、前記電界緩和層に接しており、前記第1高濃度層及び前記第2高濃度層よりも低いn型不純物濃度を有する低濃度層を有している、
スイッチング素子。 A switching element,
a semiconductor substrate;
a gate insulating film;
gate electrode,
and
The semiconductor substrate is
an n-type base drift layer;
a p-type first body layer disposed on the base drift layer;
a p-type second body layer disposed on the base drift layer and spaced from the first body layer;
an n-type window drift layer disposed on the base drift layer and disposed between the first body layer and the second body layer;
a p-type electric field relaxation layer disposed on the window drift layer, in contact with a portion of the surface of the window drift layer, and separated from the first body layer and the second body layer; ,
an n-type first source layer in contact with the first body layer and separated from the window drift layer and the base drift layer by the first body layer;
an n-type second source layer in contact with the second body layer and separated from the window drift layer and the base drift layer by the second body layer;
and
The gate insulating film is a surface of a first channel portion which is a portion of the first body layer between the first source layer and the window drift layer, and the second source of the second body layer. covers the surface of the second channel portion, which is the portion between the layer and the window drift layer, and the surface of the window drift layer, which is the portion not in contact with the electric field relaxation layer ;
The gate electrode faces the first channel portion through the gate insulating film, faces the second channel portion through the gate insulating film, and faces the electric field relaxation layer. are electrically connected and
The window part drift layer has a first high-concentration layer in contact with the gate insulating film at a position between the first channel part and the electric field relaxation layer, and at a position between the second channel part and the electric field relaxation layer. a second high-concentration layer in contact with the gate insulating film, the first high-concentration layer, the second high-concentration layer, and the electric field relaxation layer; having a lightly doped layer having a lower n-type impurity concentration than the layer;
switching element.
前記電界緩和層が前記凸部内に配置されており、The electric field relaxation layer is arranged in the convex portion,
前記ゲート絶縁膜が、前記凸部の表面を覆っており、The gate insulating film covers the surface of the protrusion,
前記ゲート絶縁膜が、前記凸部上にコンタクトホールを有し、the gate insulating film has a contact hole on the protrusion,
前記ゲート電極が、前記ゲート絶縁膜上に配置されており、The gate electrode is arranged on the gate insulating film,
前記ゲート電極が、前記コンタクトホール内で前記電界緩和層に接している、the gate electrode is in contact with the electric field relaxation layer within the contact hole;
請求項1に記載のスイッチング素子。The switching element according to claim 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018155650A JP7110821B2 (en) | 2018-08-22 | 2018-08-22 | switching element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018155650A JP7110821B2 (en) | 2018-08-22 | 2018-08-22 | switching element |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020031133A JP2020031133A (en) | 2020-02-27 |
JP7110821B2 true JP7110821B2 (en) | 2022-08-02 |
Family
ID=69622803
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018155650A Active JP7110821B2 (en) | 2018-08-22 | 2018-08-22 | switching element |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7110821B2 (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009071082A (en) | 2007-09-14 | 2009-04-02 | Mitsubishi Electric Corp | Semiconductor device |
JP2012064741A (en) | 2010-09-16 | 2012-03-29 | Mitsubishi Electric Corp | Semiconductor device and method of manufacturing the same |
JP2018056298A (en) | 2016-09-28 | 2018-04-05 | トヨタ自動車株式会社 | Semiconductor device |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3170610B2 (en) * | 1995-04-11 | 2001-05-28 | シャープ株式会社 | Manufacturing method of vertical field effect transistor |
JPH10242458A (en) * | 1997-02-25 | 1998-09-11 | Toshiba Corp | Semiconductor device |
-
2018
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JP2018056298A (en) | 2016-09-28 | 2018-04-05 | トヨタ自動車株式会社 | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP2020031133A (en) | 2020-02-27 |
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