JP7100205B2 - 電子制御される抵抗器 - Google Patents
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Description
知られている解決策の不利な点は、制御電圧と、電子制御される抵抗器ECRの抵抗(すなわち、FETチャネルの抵抗)との間の近似的に線形の依存性が認められる、FETのソースとドレインとの間の電圧の狭い範囲;抵抗値をセットすることの十分な正確性を達成することを可能にしない、制御特性の値における広がり;温度範囲にわたって安定的な特性を有することを可能としない、制御特性の温度依存性;FETのソースとドレインとの間の電圧からの抵抗値の依存性である。
- 制御電圧の変換器、
- 減算器、
- 3つの端子を伴うMOSトランジスタであって、トランジスタのゲートが減算器の出力に接続される、MOSトランジスタ
である。
さらに別の従来型の解決策が、2017年6月21日付の欧州特許出願公開3182243号明細書において開示されており、その文献において、ECRは、MOSトランジスタおよび機器抵抗器の直列回路、ならびに減算器を含み、機器抵抗器からの信号が、減算器の反転端子に付与され、制御抵抗器信号からの信号が、減算器の非反転端子に送り出される。
- 制御電圧の第1の源に、および、共通電線に接続するための端子、ならびに、ECRを電気回路に接続するための高電位および低電位端子、
- 電圧変換器であって、その第1の入力が、第1の制御電圧の源に接続されることになるECRの端子に接続され、その第3の入力が、ECRの高電位端子に接続される、電圧変換器、
- 減算器、
- 機器抵抗器、
- 電圧変換器の出力への減算器の入力のうちの一方の接続、
- 機器抵抗器の第1の端子への減算器の他方の入力の接続、
- 共通電線に接続するための端子へのECRの低電位端子の接続
である。
代替案として、電子制御される抵抗器の実行要素は、少なくとも1つのバイポーラトランジスタ、特に絶縁ゲートバイポーラトランジスタを含むことができる。
上記で説明された設計は、提案されるECR抵抗器を装置において使用することを、その抵抗器が、制御電圧からの正または逆依存性の両方に基づいて、および、両方の可変制御電圧からの依存性に基づいて、抵抗を制御するように要求される場合に、可能にする。さらには、大きい電流を通過させることができる実行要素を使用することに起因して、原型においてのように、機器抵抗器の好まれる大きい値のみではなく、さらには、機器抵抗器の、および結果として、ECRの好まれる小さい値を得ることが可能になる。
電圧変換器 - 制御電圧を中間信号へと変換するように適合させられる電気回路の構成要素であり、中間信号の値は、制御電圧の源からの信号のセット比率と同等に(等しく)セットされ得る。電圧変換器は、アナログIC、マイクロプロセッサ、プログラムされたロジックアレイ、その他を含むが、ただしそれらに制限されない、様々な実現形態を有することができる。
すなわち、ECRの抵抗の値R0は、実行要素に直列に接続される機器抵抗器の好まれる値Rに比例し、比例因子は、第2の制御電圧の値UC2に対する第1の制御電圧の値UC1の商に等しい。そのことに起因して、提案されるECRは、抵抗が、制御電圧からの、その抵抗の正依存性に従って制御されるべきである場合の装置においてのみではなく、さらには、依存性が逆である場合、または、両方の可変制御電圧からの依存性が生起する場合に用いられ得る。
電圧変換器101は、任意の知られている手立てで、ならびに、例えば、T.V MirinaおよびN.V.Mirin、Functional electronic units of measuring and diagnostic systems(測定および診断システムの機能的電子ユニット)、M.,Flinta、2012、228、図11.3において説明される設計によって現実化され得る。
制御電圧UC1およびUC2は、それぞれ、対数増幅器601および602の入力に達し、ECR1の高電位端子10からの電圧U1は、電圧変換器101の第3の入力113を通って、対数増幅器603の入力に達する。対数変換の結果において、信号Ln(UC1)が、対数増幅器601の出力から生成され、信号Ln(UC2)が、対数増幅器602の出力から生成され、信号Ln(U1)が、対数増幅器603の出力から生成される。そのような手立てで得られる入力信号の対数は、対数増幅器601の出力から、追加的な減算器605の反転入力に、ならびに、対数増幅器602および603の出力から、加算器604を経て、追加的な減算器605の非反転入力に付与される。そのことに起因して、信号Ln(U1)+Ln(UC2)-Ln(UC1)が、追加的な減算器605の出力において生成される。指数変換器606における変換の後、信号が、その指数変換器の出力において生成され、信号は、次式の、電圧変換器101の出力信号である。
上記の様式で形成される中間信号は、電圧変換器101の出力115から、減算器103の第1の非反転入力117に達し、機器抵抗器105の第1の端子121から、減算器103の第2の反転入力119に達しているのが、電圧U2である。U2の値は、実行要素107の電流I0により引き起こされる、抵抗器105をまたぐ電圧における降下に等しい。I0は、ECR1の高電位10および低電位12の端子の間の電位差U1に起因して、後に続く回路:高電位端子10 - 実行要素107 - 実行要素107と直列に接続される機器抵抗器107 - 低電位端子12内を流れる。
U2=I0*R (3)
ここで、Rは、機器抵抗器の好まれる値であり、その値は、技術的実現形態を考慮に入れると、可能な限り小さく選定され得る。
S≒U2 (4)
が、提案される設計において常に甘受されることになり、または、(2)および(3)からのSおよびU2に対するそれぞれの値を適用すると、次式となる。
比率(4)は、広い範囲の温度変動を含む様々な不安定化因子にさらされることからは安定的に振る舞い、そのことは、フィードバックの深さにより確実にされる。
RO=U1/I0 (6)
を勘考することにより、比率(1):RO=UC1*R/UC2が、(5)および(6)から導出され得る。
S=UC1*U1/UC2
として形成すること、この信号を、減算器103の第1の非反転入力117にさらに付与すること、機器抵抗器をまたぐ電圧U2=I0*Rを、減算器103の第2の反転入力119に付与すること、および、上記で論考されたフィードバックに起因して等式S≒U2を確実にすることの手段により、ECR1の抵抗R0の値が、実行要素と直列に接続される機器抵抗器の好まれる値Rに比例するようにされ、比例因子は、第2の制御電圧の値に対する第1の制御電圧の値の比率に等しいということになる。
制御電圧からのECRの逆比例依存性は、UC1の値が、何らかの技術的に実現可能な手立てで固定された様態にされ、UC2の値のみが変動させられるならば達成され得る。
図2によるECR(第2のデジタル実現形態)は、後に続くように動作する。
代替案として、電圧変換器101は、図7において示されるように、マイクロプロセッサを使用して作製され得る。図7において指定されるのは、入出力ユニット701、算術論理ユニット702、ランダムアクセスメモリ703、読み出し専用メモリ704である。図2におけるように、233はアナログ-デジタル変換器であり、237はデジタル-アナログ変換器である。
第1のUC1-1および第2のUC2-1のデジタル制御電圧は、入出力ユニット701の入力に達する。ECR(図2)の高電位端子10からの電圧U1は、電圧変換器101の入力113に達し、次いで、アナログ-デジタル変換器233におけるデジタル形式への変換の後、さらには、デジタル電圧U1-1として、入出力ユニット701に付与される。入出力ユニット701は、デジタル電圧UC1-1、UC2-1、およびU1-1を算術論理ユニット702に伝達し、その算術論理ユニットは、読み出し専用メモリ704において保存されるプログラムによって、デジタル形式での中間信号S1
S1=U1-1*UC2-1/UC1-1
を算出して、算出の中間結果をランダムアクセスメモリ703と交換する。算術論理ユニット702から、得られるデジタル中間信号S1が入出力ユニット701に達し、後者は、その信号をデジタル-アナログ変換器237の入力に伝達する。デジタル-アナログ変換器237は、デジタル信号S1を、関係式(2)によって、そのデジタル信号のアナログ形式Sへと転換する。
U2=I0*R (3)
ここで、Rは、機器抵抗器の好まれる値であり、その値は、工学実現形態が可能とするのと同じほど小さく選定され得る。
S≒U2 (4)
が、図2において示されるようなECR2において常に甘受されることになる。(2)および(3)からのSおよびU2に対するそれぞれの値を適用すると、次式となる。
フィードバックの深さにより確実にされて、比率(4)は、広い範囲の温度変動を含む様々な不安定化因子にさらされることからは安定的に振る舞う。
図1において示されるバージョンに関係付けられるのと同じ手立てを推論するとき、比率(1)が、再び次式のように得られ得る。
ここで、制御電圧は、デジタル形式で提示される。
上記から、電圧変換器101が、アナログ-デジタル変換器、デジタルコンピューティングユニット、およびデジタル-アナログ変換器の、それらの間の上記で述べられた接続を伴う集合体を備えるとき、図1において示される変形例と同様に、ECRの抵抗を制御することが可能になり、その抵抗は、実行要素と直列に接続される機器抵抗器の好まれる値に比例することになり、比例因子は、第2の制御電圧の値に対する第1の制御電圧の値の比率に等しいことになるということになる。
上記から、提案されるECRにより確実にされる技術的結果は、ECRの抵抗の好まれる値の値の範囲を、主にその抵抗の小さい値の側に広げることにあるということになる。不安定化因子に対する高い耐性を維持する一方で、ECRが配される電気回路の一部分の抵抗の値は、技術的実現形態を考慮に入れると、可能な限り低くあり得る。
- 最初に遂行されるのがU1*UC2演算であり、次いで、結果がUC1で除算される、または、
- 最初に遂行されるのがU1/UC1演算であり、次いで、結果がUC2で乗算される、または、
- 演算UC2/UC1が始まりにおいて遂行され、結果にU1を乗算することが後に続く、
- または、演算UC1*U1/UC2が、例えば、E.A.Kolombet、Microelectronic devices for processing analog signals(アナログ信号を処理するためのマイクロ電子デバイス)、M.,Radio and Svyaz’、1991、62、図3.1において示されるように、並列に遂行される。
- バイポーラトランジスタを使用するリング乗算器(IC AD530、AD534、AD834、および多くの他のもの)、
- パルス乗算器、
- 対数乗算器、
- 可変勾配乗算器、その他
である。
- 乗算器がフィードバック抵抗器と直列で含まれる、従来型の増幅器-インバータの手段により、
- 可変勾配方法を使用して、
- 対数をとることの方法を使用して、その他で、
(例えば、E.A.Kolombet、Microelectronic devices for processing analog signals(アナログ信号を処理するためのマイクロ電子デバイス)、M.,Radio and Svyaz’、1991、67、図3.6.における「Analog signal divider(アナログ信号除算器)」において開示されるような多くの手立てで実現され得る。
本発明を実現する装置のすべての他の要素は、よく知られており、技術文献において論考されている。
例えば、機器抵抗器の好まれる値の範囲は、数オームから数ミリオームに至るまでから選定され得る。
それゆえに、提案される解決策は、DCおよびAC電気回路の一部分の抵抗を制御するために、ならびにゆえに、所望される信号の電圧、電流、および電力を制御するために、電子工学および電気工学の様々な分野において広く使用されるように、最も良好に配される。
Claims (11)
- 電圧変換器(101)と、
機器抵抗器(105)と、
減算器(103)と、
を備え、
前記電圧変換器(101)は、第1の入力(109)、第2の入力(111)、および、第3の入力(113)を有し、
前記電圧変換器(101)の第1の入力(109)は、第1の制御電圧源に接続するための端子(104)に接続され、
前記電圧変換器(101)の第3の入力(113)は、高電位電圧端子(10)に接続され、
前記減算器(103)の第1の入力(117)が、前記電圧変換器(101)の出力(115)に接続され、
前記減算器(103)の第2の入力(119)が、前記機器抵抗器(105)の第1の端子(121)に接続され、前記機器抵抗器(105)の第2の端子が、低電位端子(12)に接続される、
電子制御される抵抗器(ECR)(1)であって、
前記電圧変換器(101)の第2の入力(111)は、第2の制御電圧源に接続するための端子(106)に接続され、
前記電子制御される抵抗器(ECR)(1)は、実行要素(107)をさらに備え、
前記実行要素(107)の第1の端子(125)が、前記機器抵抗器(105)の第1の端子(121)に接続され、
前記実行要素(107)の第2の端子(127)が、前記減算器(103)の出力(123)に接続され、
前記実行要素(107)の第3の端子(129)が、前記高電位電圧端子(10)に接続され、
前記電圧変換器(101)は、前記高電位電圧端子(10)における電圧を、前記電圧変換器(101)の第2の入力(111)における電圧で乗算し、前記電圧変換器(101)の第1の入力(109)における電圧で除算して、前記電圧変換器(101)の出力(115)における中間電圧信号を生み出すように適合させられ、以て、前記電子制御される抵抗器(ECR)の抵抗を調節することが、前記中間電圧信号と、前記減算器(103)に付与される前記機器抵抗器(105)上の電圧降下との間の差の関数の形で、前記減算器(103)により利用可能になり、前記電圧降下は、前記機器抵抗器および前記実行要素を通って流れる電流によりもたらされる、
ことを特徴とする、
電子制御される抵抗器(ECR)(1)。 - 前記電圧変換器(101)が、
互いに並列に接続される第1の対数増幅器(603)、第2の対数増幅器(602)、および、第3の対数増幅器(601)と、
加算器(604)と、
追加的な減算器(605)と、
指数変換器(606)と、
を備え、
前記第1の対数増幅器(603)の入力が、前記電圧変換器(101)の第3の入力(113)を通して前記高電位電圧端子(10)に接続され、
前記第2の対数増幅器(602)が、前記電圧変換器(101)の第2の入力(111)に接続され、
前記第3の対数増幅器(601)が、前記電圧変換器(101)の第1の入力(109)に接続され、
前記第1の対数増幅器(603)および前記第2の対数増幅器(602)の出力が、前記加算器(604)の入力に接続され、
前記加算器(604)の出力が、前記追加的な減算器(605)の非反転入力に接続され、
前記第3の対数増幅器(601)の出力が、前記追加的な減算器(605)の反転入力に接続され、
前記追加的な減算器(605)の出力が、前記指数変換器(606)の入力に接続され、
前記指数変換器(606)の出力が、前記電圧変換器(101)の出力(115)を含む、
ことを特徴とする、請求項1に記載の電子制御される抵抗器(ECR)(1)。 - 前記電圧変換器(101)が、
デジタルコンピューティングユニット(235)と、
アナログ-デジタル変換器(233)と、
デジタル-アナログ変換器(237)と、
を備え、
前記アナログ-デジタル変換器(233)の入力が、前記電圧変換器(101)の第3の入力(113)に接続され、
前記アナログ-デジタル変換器(233)の出力が、前記デジタルコンピューティングユニット(235)の入力に接続され、
前記デジタルコンピューティングユニット(235)の第2の入力が、前記電圧変換器(101)の第2の入力(111)に接続され、
前記デジタルコンピューティングユニット(235)の第3の入力が、前記電圧変換器(101)の第1の入力(109)に接続され、
前記デジタルコンピューティングユニット(235)の出力が、前記デジタル-アナログ変換器(237)の入力に接続され、
前記デジタル-アナログ変換器(237)の出力が、前記電圧変換器(101)の出力(115)であり、
前記電圧変換器(101)の第1の入力(109)はデジタルバスであり、
前記電圧変換器(101)の第2の入力(111)もデジタルバスである
ことを特徴とする、
請求項1に記載の電子制御される抵抗器(ECR)(1)。 - 前記実行要素(107)は、少なくとも1つのFETを含むことを特徴とする、請求項1~3のいずれか一項に記載の電子制御される抵抗器(ECR)(1)。
- 前記実行要素(107)は、少なくとも1つのMOSFETを含むことを特徴とする、請求項4に記載の電子制御される抵抗器(ECR)(1)。
- 前記実行要素(107)は、少なくとも1つのバイポーラトランジスタを含むことを特徴とする、請求項1~3のいずれか一項に記載の電子制御される抵抗器(ECR)(1)。
- 前記実行要素(107)は、少なくとも1つの絶縁ゲートバイポーラトランジスタを含むことを特徴とする、請求項6に記載の電子制御される抵抗器(ECR)(1)。
- 前記実行要素(107)は、少なくとも1つの真空管を含むことを特徴とする、請求項1~3のいずれか一項に記載の電子制御される抵抗器(ECR)(1)。
- 電子制御される抵抗器(ECR)(1)を制御するための回路であって、
電圧変換器(101)と、
減算器(103)と
を備え、
前記電圧変換器(101)は、第1の入力(109)、第2の入力(111)、および、第3の入力(113)を有し、
前記電圧変換器(101)の第1の入力(109)は、第1の制御電圧の源に接続するためのものであり、
前記電圧変換器(101)の第3の入力(113)は、前記電子制御される抵抗器(ECR)(1)の高電位電圧端子(10)に接続するためのものであり、
前記減算器(103)の第1の入力(117)が、前記電圧変換器(101)の出力(115)に接続され、
前記減算器(103)の第2の入力(119)が、前記電子制御される抵抗器(ECR)(1)の機器抵抗器(105)の第1の端子(121)に接続するためのものである、
前記電子制御される抵抗器(ECR)(1)を制御するための回路において、
前記電圧変換器(101)の第2の入力(111)は、第2の制御電圧の源に接続するためのものであり、
前記減算器(103)の出力(123)は、前記電子制御される抵抗器(ECR)(1)の実行要素(107)の制御入力に接続するためのものであり、
前記電圧変換器(101)は、前記電子制御される抵抗器(ECR)(1)の前記高電位電圧端子(10)における電圧を、前記電圧変換器(101)の第2の入力(111)における電圧で乗算し、前記電圧変換器(101)の第1の入力(109)における電圧で除算して、前記電圧変換器(101)の出力(115)における中間電圧信号を生み出すように適合させられ、以て、前記電子制御される抵抗器(ECR)(1)の抵抗を調節することが、前記中間電圧信号と、前記減算器(103)に付与される前記電子制御される抵抗器(ECR)(1)の前記機器抵抗器(105)上の電圧降下との間の差の関数の形で、前記減算器(103)により利用可能になり、前記電圧降下は、前記電子制御される抵抗器(ECR)(1)の前記機器抵抗器(105)および前記実行要素(107)を通って流れる電流によりもたらされる
ことを特徴とする、
前記電子制御される抵抗器(ECR)(1)を制御するための回路。 - 前記電圧変換器(101)が、
互いに並列に接続される第1の対数増幅器(603)、第2の対数増幅器(602)、および、第3の対数増幅器(601)と、
加算器(604)と、
追加的な減算器(605)と、
指数変換器(606)と、
を含み、
前記第1の対数増幅器(603)の入力が、前記電圧変換器(101)の第3の入力(113)を通して前記高電位電圧端子(10)に接続するためのものであり、
前記第2の対数増幅器(602)の入力が、前記電圧変換器(101)の第2の入力(111)に接続され、
前記第3の対数増幅器(601)の入力が、前記電圧変換器(101)の第1の入力(109)に接続され、
前記第1の対数増幅器(603)および前記第2の対数増幅器(602)の出力が、前記加算器(604)の入力に接続され、
前記加算器(604)の出力が、前記追加的な減算器(605)の非反転入力に接続され、
前記第3の対数増幅器(601)の出力が、前記追加的な減算器(605)の反転入力に接続され、
前記追加的な減算器(605)の出力が、前記指数変換器(606)の入力に接続され、
前記指数変換器(606)の出力が、前記電圧変換器(101)の出力(115)を含む、
ことを特徴とする、
請求項9に記載の前記電子制御される抵抗器(ECR)(1)を制御するための回路。 - 前記電圧変換器(101)が、
デジタルコンピューティングユニット(235)と、
アナログ-デジタル変換器(233)と、
デジタル-アナログ変換器(237)と、
を備え、
前記アナログ-デジタル変換器(233)の入力が、前記電圧変換器(101)の第3の入力(113)に接続され、
前記デジタルコンピューティングユニット(235)の第1の入力が、前記アナログ-デジタル変換器(233)の出力に接続され、
前記デジタルコンピューティングユニット(235)の第2の入力が、前記電圧変換器(101)の第2の入力(111)に接続され、
前記デジタルコンピューティングユニット(235)の第3の入力が、前記電圧変換器(101)の第1の入力(109)に接続され、
前記デジタル-アナログ変換器(237)の入力が、前記デジタルコンピューティングユニット(235)の出力に接続され、
前記デジタル-アナログ変換器(237)の出力が、前記電圧変換器(101)の出力(115)であり、
前記電圧変換器(101)の第1の入力(109)はデジタルバスであり、
前記電圧変換器(101)の第2の入力(111)もデジタルバスである
ことを特徴とする、
請求項9に記載の前記電子制御される抵抗器(ECR)(1)を制御するための回路。
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