JP7096673B2

JP7096673B2 - レギュレータ

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Publication number: JP7096673B2
Application number: JP2018012858A
Authority: JP
Inventors: 信安坂
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2018-01-29
Filing date: 2018-01-29
Publication date: 2022-07-06
Anticipated expiration: 2038-01-29
Also published as: US20190235548A1; JP2019133266A; US10551860B2

Description

この発明は、レギュレータに関する。

特開２０１３－３６９９号公報は、出力電圧が１Ｖよりも低い電圧に設定された場合でも所望の電流制限ポイントで電流制限をかけることができるレギュレータ用半導体集積回路を開示する。

特開２０１３－３６９９号公報

レギュレータ用半導体集積回路においても、消費電力を低減することが望まれている。しかしながら、特開２０１３－３６９９号公報に開示されたレギュレータ用半導体集積回路は、電圧制御用トランジスタとカレントミラー接続された電流検出用トランジスタに流れる電流が接地端子に流れる。このため、過電流に至らない通常使用時においても、電流検出用トランジスタで電流が消費されている。

本開示は、このような課題を解決するために、消費電力が低減されたレギュレータを提供することを目的とする。

本開示は、レギュレータに関するものである。レギュレータは、入力端子と出力端子との間に接続された第１トランジスタと、出力電圧に比例したフィードバック電圧に応じて出力端子の電圧が目標電圧に近づくように第１トランジスタの制御電極の制御電圧を制御するフィードバック回路と、第１トランジスタと共通に制御電圧が制御電極に印加される第２トランジスタと、入力端子と出力端子との間に、第２トランジスタと直列に接続された第１抵抗と、第１抵抗の両端に発生する電圧を検出し第１トランジスタに流れる電流を制限するように制御電圧を変化させる電流制限回路とを備える。

好ましくは、第１トランジスタおよび第２トランジスタは、ソース電極が互いに接続されたＰチャネル型電界効果トランジスタである。電流制限回路は、第３トランジスタを備える。第３トランジスタは、ソースが第２トランジスタのドレインに接続され、ドレインが第１トランジスタおよび第２トランジスタのゲートに接続され、ゲート－ソース間に第１抵抗の両端に発生する電圧が印加される、Ｐチャネル型電界効果トランジスタである。

好ましくは、第１トランジスタおよび第２トランジスタは、ソース電極が互いに接続されたＰチャネル型電界効果トランジスタである。電流制限回路は、第３トランジスタと、第３トランジスタが導通した場合に第１トランジスタおよび第２トランジスタのゲートの電圧を上昇させる回路とを含む。第３トランジスタは、ソースが第２トランジスタのドレインに接続され、ゲート－ソース間に第１抵抗の両端に発生する電圧が印加されるＰチャネル型電界効果トランジスタである。

好ましくは、第１トランジスタおよび第２トランジスタは、ソース電極が互いに接続されたＰチャネル型電界効果トランジスタである。電流制限回路は、第３トランジスタと、第３トランジスタが導通した場合にフィードバック回路の出力を上昇させるようにフィードバック回路を制御する回路とを含む。第３トランジスタは、ソースが第２トランジスタのドレインに接続され、ゲート－ソース間に第１抵抗の両端に発生する電圧が印加されるＰチャネル型電界効果トランジスタである。

本開示のレギュレータによれば、過電流に至らない通常使用時においては、電流検出用の電流が接地端子に流れないので、消費電力を低減させることができる。

実施の形態１に係るレギュレータの構成を示す回路図である。Ｐ型半導体基板の半導体製造プロセスで形成した半導体装置の断面図である。実施の形態１のレギュレータと比較例のレギュレータの消費電力および各部電圧を比較して示した図である。実施の形態２に係るレギュレータの構成を示す回路図である。実施の形態３に係るレギュレータの構成を示す回路図である。検討例のレギュレータの構成を示す回路図である。

以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

［検討例］
実施の形態について説明する前に、比較のための検討例について説明する。図６は、検討例のレギュレータの構成を示す回路図である。

図６に示す検討例のレギュレータ１００は、出力トランジスタＭ１１に流れる電流を検出する検出用トランジスタＭ１２を含む。トランジスタＭ１２は、出力トランジスタＭ１１とカレントミラーを形成する。トランジスタＭ１２のトランジスタサイズは、トランジスタＭ１１のトランジスタサイズの１／Ｎに設計されており、トランジスタＭ１２には、出力トランジスタＭ１１に流れる電流に比例する電流が流れる。この電流を抵抗Ｒ１１に流し、電圧Ｖｇ１３をＮチャネル型トランジスタＭ１３で検出している。

したがって、レギュレータ１００では、過電流が出力トランジスタＭ１１に流れると、電圧Ｖｇ１３がトランジスタＭ１３のしきい値電圧Ｖｔｈよりも高くなり、トランジスタＭ１４に電流が流れるとともに、トランジスタＭ１５も導通する。これによって、トランジスタＭ１１のゲート電圧はＶｉｎに近づくために出力電流は制限される。

しかしながら、このような回路構成では、過電流に至らない通常動作時においてもトランジスタＭ１２から抵抗Ｒ１１を経由して接地ノードに電流が流れている。この電流はトランジスタＭ１１の電流が増加するとそれに比例して増加する。

［実施の形態１］
図１は、実施の形態１に係るレギュレータの構成を示す回路図である。図１に示すレギュレータ１は、第１トランジスタＭ１と、フィードバック回路１０と、第２トランジスタＭ２と、第１抵抗Ｒ１と、電流制限回路２０とを備える。

第１トランジスタＭ１は、入力端子ＩＮと出力端子ＯＵＴとの間に接続される。フィードバック回路１０は、出力電圧Ｖｏｕｔに比例したフィードバック電圧Ｖｆｂに応じて出力端子ＯＵＴの電圧Ｖｏｕｔが目標電圧に近づくように制御電圧Ｖｇを制御する。第２トランジスタＭ２は、第１トランジスタＭ１と共通に制御電圧Ｖｇが制御電極に印加される。第１抵抗Ｒ１は、入力端子ＩＮと出力端子ＯＵＴとの間に、第２トランジスタＭ２と直列に接続される。電流制限回路２０は、第１抵抗Ｒ１の両端に発生する電圧Ｖ１を検出し第１トランジスタＭ１に流れる電流を制限するように制御電圧Ｖｇを変化させる。

フィードバック回路１０は、出力電圧Ｖｏｕｔを分圧したフィードバック電圧Ｖｆｂを発生する直列に接続された抵抗Ｒ２およびＲ３と、フィードバック電圧Ｖｆｂを正入力ノードに受け、基準電圧Ｖｒｅｆを負入力ノードに受け、制御電圧Ｖｇを出力する比較回路３とを含む。

図１に示す例では、第１トランジスタＭ１および第２トランジスタＭ２は、ソース電極が互いに接続されたＰチャネル型電界効果トランジスタである。電流制限回路２０は、第３トランジスタＭ３を備える。第３トランジスタＭ３は、ソースが第２トランジスタＭ２のドレインに接続され、ドレインが第１トランジスタＭ１および第２トランジスタＭ２のゲートに接続され、ゲート－ソース間に電圧Ｖ１が印加される、Ｐチャネル型電界効果トランジスタである。

図１に示す回路構成は、第３トランジスタＭ３をＰチャネル型電界効果トランジスタとしている。基板バイアス効果によってしきい値電圧が変化するのを防ぐため、第３トランジスタＭ３のソースとバックゲートは接続されている。このような構成は、一般的に用いられているＰ型半導体基板の半導体製造プロセスで容易に実現できる。

図２は、Ｐ型半導体基板の半導体製造プロセスで形成した半導体装置の断面図である。この半導体装置の断面図を見てわかるように、Ｎチャネル型電界効果トランジスタＭＮ１、ＭＮ２はバックゲート電位が共通な基板電位となる。これに対してＰチャネル型電界効果トランジスタＭＰ１、ＭＰ２のバックゲート電位は、Ｐ型半導体基板の内部に形成されたＮウェルの電位となる。したがってＮウェルを分離させておけば、Ｐチャネル型電界効果トランジスタＭＰ１、ＭＰ２のバックゲート電位は、別々の電位にすることが可能である。

したがって、図１のトランジスタＭ１およびＭ２のバックゲート電位をＶｉｎとし、トランジスタＭ３のバックゲート電位をＶｓ３とすることは容易である。

図３は、実施の形態１のレギュレータと比較例のレギュレータの消費電力および各部電圧を比較して示した図である。図３において横軸は出力端子から負荷に流れる電流Ｉｏｕｔの大きさを示す。比較例のレギュレータ１００も実施の形態１のレギュレータ１も出力電流Ｉｏｕｔが過電流Ｉｏｃｐに至るまでは、出力電圧Ｖｏｕｔは一定に保たれ、出力電流Ｉｏｕｔが過電流Ｉｏｃｐを超えると、保護が働き出力電圧Ｖｏｕｔは低下する。

比較例のレギュレータ１００では、出力電流Ｉｏｕｔが増えるにしたがって、トランジスタＭ１２に流れる電流もこれに比例して増えるため、電圧Ｖｇ１３はゼロボルトを基準として直線的に増加する。そして、出力電流Ｉｏｕｔが過電流ＩｏｃｐとなるときにＶｇ１３がトランジスタＭ１３のしきい値電圧Ｖｔｈを超えるので、トランジスタＭ１３がオンすることによって、過電流保護が働く。

このときに、正常出力電流範囲においても電流Ｉｇ１１は出力電流Ｉｏｕｔの増加に比例して増えるので、この分の電流が無駄に消費されてしまう。

これに対して実施の形態１のレギュレータ１では、電圧Ｖｓ３は、出力電流Ｉｏｕｔが増えるにしたがって、トランジスタＭ２に流れる電流もこれに比例して増えるため、出力電圧Ｖｏｕｔを基準として直線的に増加する。そして、出力電流Ｉｏｕｔが過電流Ｉｏｃｐとなるときに抵抗Ｒ１に発生する電圧Ｖ１がトランジスタＭ３のしきい値電圧Ｖｔｈｐを超えるので、トランジスタＭ３がオンすることによって、制御電圧Ｖｇも上昇し、過電流保護が働く。

このときに、正常出力電流範囲において抵抗Ｒ１流れる電流は、レギュレータ内部で接地ノードに流れるわけではなく、レギュレータ外部の負荷６に流れるので、負荷６を駆動する電流の一部になり、有効に消費される。したがって、レギュレータ１の内部で入力端子ＩＮから接地端子ＧＮＤに流れる消費電流は、図３に示すように出力電流Ｉｏｕｔが増加しても一定値となる。

以上説明したように、実施の形態１に示すレギュレータによれば、正常使用範囲において出力電流Ｉｏｕｔが増加しても過電流保護回路およびレギュレータ内部で消費される電流は増えない。このため、従来よりも消費電力が低減されたレギュレータを実現できる。

［実施の形態２］
図４は、実施の形態２に係るレギュレータの構成を示す回路図である。図４に示すレギュレータ１Ａは、第１トランジスタＭ１と、フィードバック回路１０と、第２トランジスタＭ２と、第１抵抗Ｒ１と、電流制限回路２０Ａとを備える。

第１トランジスタＭ１、フィードバック回路１０、第２トランジスタＭ２、および第１抵抗Ｒ１については、実施の形態１と同様であるので、説明は繰り返さない。

電流制限回路２０Ａは、第１抵抗Ｒ１の両端に発生する電圧を検出し第１トランジスタＭ１に流れる電流を制限するように制御電圧Ｖｇを変化させる。

電流制限回路２０Ａは、第３トランジスタＭ３Ａと、第３トランジスタＭ３Ａが導通した場合に第１トランジスタＭ１および第２トランジスタＭ２のゲートの電圧Ｖｇを上昇させる回路とを含む。

この回路は、Ｎチャネル型電界効果トランジスタＭ６，Ｍ７と、Ｐチャネル型電界効果トランジスタＭ４，Ｍ５とを含んで構成される。

第３トランジスタＭ３Ａは、ソースが第２トランジスタＭ２のドレインに接続され、ゲート－ソース間に第１抵抗Ｒ１の両端に発生する電圧Ｖ１が印加されるＰチャネル型電界効果トランジスタである。

過電流が検出され、第３トランジスタＭ３Ａが導通すると、トランジスタＭ７に電流が流れ、この電流が２段のカレントミラーによって、トランジスタＭ５を導通させる。したがって、制御電圧Ｖｇが上昇するので、出力トランジスタＭ１の電流は低減する。

レギュレータ１Ａの構成においても過電流が検出される前は、トランジスタＭ３Ａはオフ状態であり、電流制限回路２０Ａの内部では接地ノードに向けて電流は流れない。したがって、実施の形態２に示すレギュレータによっても、正常使用範囲において出力電流Ｉｏｕｔが増加しても過電流保護回路およびレギュレータ内部で消費される電流は増えない。このため、従来よりも消費電力が低減されたレギュレータを実現できる。

［実施の形態３］
図５は、実施の形態３に係るレギュレータの構成を示す回路図である。図５に示すレギュレータ１Ｂは、第１トランジスタＭ１と、フィードバック回路１０Ｂと、第２トランジスタＭ２と、第１抵抗Ｒ１と、電流制限回路２０Ｂとを備える。

第１トランジスタＭ１、第２トランジスタＭ２、および第１抵抗Ｒ１については、実施の形態１と同様であるので、説明は繰り返さない。

フィードバック回路１０Ｂは、出力電圧Ｖｏｕｔを分圧したフィードバック電圧Ｖｆｂを発生する直列に接続された抵抗Ｒ２およびＲ３と、フィードバック電圧Ｖｆｂを正入力ノードに受け、基準電圧Ｖｒｅｆを負入力ノードに受け、制御電圧Ｖｇを出力する比較回路３Ｂとを含む。比較回路３Ｂは、出力の最終段の接地電位出力側のトランジスタが電流制限回路２０Ｂによって強制的にオフされるように構成されている。

電流制限回路２０Ｂは、第３トランジスタＭ３Ａと、第３トランジスタＭ３Ａが導通した場合にフィードバック回路１０Ｂの出力を上昇させるようにフィードバック回路１０Ｂを制御する回路とを含む。この回路は、Ｎチャネル型電界効果トランジスタＭ６，Ｍ７を含んで構成される。

過電流が検出され、第３トランジスタＭ３Ａが導通すると、トランジスタＭ７に電流が流れ、この電流がカレントミラーによって、トランジスタＭ６を導通させる。したがって、比較回路３Ｂの最終段のＮチャネル型電界効果トランジスタをオフさせるため、制御電圧Ｖｇが上昇するので、出力トランジスタＭ１の電流は低減する。

レギュレータ１Ｂの構成においても過電流が検出される前は、トランジスタＭ３Ａはオフ状態であり、電流制限回路２０Ｂの内部では接地ノードに向けて電流は流れない。したがって、実施の形態３に示すレギュレータによっても、正常使用範囲において出力電流Ｉｏｕｔが増加しても過電流保護回路およびレギュレータ内部で消費される電流は増えない。このため、従来よりも消費電力が低減されたレギュレータを実現できる。

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明でなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，１Ａ，１Ｂ，１００レギュレータ、３，３Ｂ比較回路、６負荷、１０，１０Ｂフィードバック回路、２０，２０Ａ，２０Ｂ電流制限回路、ＧＮＤ接地端子、ＩＮ入力端子、Ｍ１，Ｍ２，Ｍ３，Ｍ３Ａ，Ｍ５，Ｍ６，Ｍ７，Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１５トランジスタ、Ｒ１，Ｒ２，Ｒ１１抵抗。

Claims

入力端子と出力端子との間に接続された第１トランジスタと、
出力電圧に比例したフィードバック電圧に応じて前記出力端子の電圧が目標電圧に近づくように前記第１トランジスタの制御電極の制御電圧を制御するフィードバック回路と、
前記第１トランジスタと共通に前記制御電圧が制御電極に印加される第２トランジスタと、
前記入力端子と前記出力端子との間に、前記第２トランジスタと直列に接続された第１抵抗と、
前記第１抵抗の両端に発生する電圧を検出し前記第１トランジスタに流れる電流を制限するように前記制御電圧を変化させる電流制限回路とを備え、
前記第１トランジスタおよび前記第２トランジスタは、ソース電極が互いに接続されたＰチャネル型電界効果トランジスタであり、
前記電流制限回路は、
第３トランジスタを備え、
前記第３トランジスタは、ソースが前記第２トランジスタのドレインに接続され、ドレインが前記第１トランジスタおよび前記第２トランジスタのゲートに接続され、ゲート－ソース間に前記第１抵抗の両端に発生する電圧が印加される、Ｐチャネル型電界効果トランジスタである、レギュレータ。
入力端子と出力端子との間に接続された第１トランジスタと、
出力電圧に比例したフィードバック電圧に応じて前記出力端子の電圧が目標電圧に近づくように前記第１トランジスタの制御電極の制御電圧を制御するフィードバック回路と、
前記第１トランジスタと共通に前記制御電圧が制御電極に印加される第２トランジスタと、
前記入力端子と前記出力端子との間に、前記第２トランジスタと直列に接続された第１抵抗と、
前記第１抵抗の両端に発生する電圧を検出し前記第１トランジスタに流れる電流を制限するように前記制御電圧を変化させる電流制限回路とを備え、
前記第１トランジスタおよび前記第２トランジスタは、ソース電極が互いに接続されたＰチャネル型電界効果トランジスタであり、
前記電流制限回路は、
ソースが前記第２トランジスタのドレインに接続され、ゲート－ソース間に前記第１抵抗の両端に発生する電圧が印加されるＰチャネル型電界効果トランジスタである、第３トランジスタと、
前記第３トランジスタが導通した場合に前記フィードバック回路の出力を上昇させるように前記フィードバック回路を制御する回路とを含む、レギュレータ。