JP7092968B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 93
- 238000010893 electron trap Methods 0.000 claims description 413
- 238000010438 heat treatment Methods 0.000 claims description 107
- 238000005468 ion implantation Methods 0.000 claims description 36
- 230000005524 hole trap Effects 0.000 claims description 33
- 238000009792 diffusion process Methods 0.000 description 56
- 238000011156 evaluation Methods 0.000 description 33
- 239000000758 substrate Substances 0.000 description 25
- 239000010408 film Substances 0.000 description 20
- 238000005259 measurement Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 11
- 230000001681 protective effect Effects 0.000 description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- 102100031920 Dihydrolipoyllysine-residue succinyltransferase component of 2-oxoglutarate dehydrogenase complex, mitochondrial Human genes 0.000 description 9
- 101000992065 Homo sapiens Dihydrolipoyllysine-residue succinyltransferase component of 2-oxoglutarate dehydrogenase complex, mitochondrial Proteins 0.000 description 9
- 238000001773 deep-level transient spectroscopy Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 8
- 238000012986 modification Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 239000012298 atmosphere Substances 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 239000011261 inert gas Substances 0.000 description 3
- 238000004020 luminiscence type Methods 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- 238000000427 thin-film deposition Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910001425 magnesium ion Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
- H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2258—Diffusion into or out of AIIIBV compounds
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
- H01L21/02576—N-type
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
- H01L21/02579—P-type
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
- H01L21/0495—Schottky electrodes
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
- H01L21/26546—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds of electrically active species
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/41725—Source or drain electrodes for field effect devices
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Description
平面視でp型領域のない領域をA領域とし、
GaNの伝導帯下端から0.10eV以上0.20eV未満のエネルギーの電子トラップ準位をTE1、
GaNの伝導帯下端から0.30eV以上0.45eV未満のエネルギーの電子トラップ準位をTE3、
GaNの伝導帯下端から0.45eV以上0.60eV未満のエネルギーの電子トラップ準位をTE4、とし、
A領域における各電子トラップ準位の平均密度は、n層とショットキー電極との界面からn層側に0.8~1.6μmの深さの領域におけるn層中の各電子トラップ準位の平均密度として、
A領域における各電子トラップ準位の平均密度は、
TE4の電子トラップ準位の平均密度に対するTE1の電子トラップ準位の平均密度の比が、TE4の電子トラップ準位の平均密度に対するTE3の電子トラップ準位の平均密度の比よりも大きく、かつ、TE4の電子トラップ準位の平均密度に対するTE1の電子トラップ準位の平均密度の比が1以下、となるように設定されている、
ことを特徴とする半導体装置である。
平面視でp型領域のある領域をB領域とし、
GaNの伝導帯下端から0.10eV以上0.20eV未満のエネルギーの電子トラップ準位をTE1、
GaNの伝導帯下端から0.20eV以上0.30eV未満のエネルギーの電子トラップ準位をTE2、
GaNの伝導帯下端から0.45eV以上0.60eV未満のエネルギーの電子トラップ準位をTE4、
GaNの伝導帯下端から1.10eV以上1.40eV未満のエネルギーの電子トラップ準位をTE9、とし、
B領域における各電子トラップ準位の平均密度は、n層とp型領域との界面からn層側に0.8~1.6μmの深さの領域におけるn層中の各電子トラップ準位の平均密度として、
B領域における各電子トラップ準位の平均密度は、
TE4の電子トラップ準位の平均密度に対するTE2の電子トラップ準位の平均密度の比が、TE4の電子トラップ準位の平均密度に対するTE9の電子トラップ準位の平均密度の比よりも大きく、TE4の電子トラップ準位の平均密度に対するTE9の電子トラップ準位の平均密度の比が、TE4の電子トラップ準位の平均密度に対するTE1の電子トラップ準位の平均密度の比よりも大きくなるように設定されている、
ことを特徴とする半導体装置である。
平面視でp型領域のない領域をA領域とし、
GaNの伝導帯下端から0.45eV以上0.60eV未満のエネルギーの電子トラップ準位をTE4とし、
A領域における各電子トラップ準位の平均密度は、n層とp層との界面からn層側に0.8~1.6μmの深さの領域におけるn層中の各電子トラップ準位の平均密度として、
A領域におけるn層中のTE4の電子トラップ準位の平均密度が、n層のドナー濃度の1/500以下となるように設定されている、
ことを特徴とする半導体装置である。
平面視でp型領域のある領域をB領域とし、
GaNの伝導帯下端から0.10eV以上0.20eV未満のエネルギーの電子トラップ準位をTE1、
GaNの伝導帯下端から0.20eV以上0.30eV未満のエネルギーの電子トラップ準位をTE2、
GaNの伝導帯下端から0.45eV以上0.60eV未満のエネルギーの電子トラップ準位をTE4、
GaNの伝導帯下端から1.10eV以上1.40eV未満のエネルギーの電子トラップ準位をTE9、とし、
B領域における各電子トラップ準位の平均密度は、n層とp型領域との界面からn層側に0.8~1.6μmの深さの領域におけるn層中の各電子トラップ準位の平均密度として、
B領域におけるn層中の各電子トラップ準位の平均密度が、
TE4の電子トラップ準位の平均密度に対するTE2の電子トラップ準位の平均密度の比が、TE4の電子トラップ準位の平均密度に対するTE9の電子トラップ準位の平均密度の比よりも大きく、TE4の電子トラップ準位の平均密度に対するTE9の電子トラップ準位の平均密度の比が、TE4の電子トラップ準位の平均密度に対するTE1の電子トラップ準位の平均密度の比よりも大きくなるように設定されている、
ことを特徴とする半導体装置である。
A領域における正孔トラップ準位の平均密度は、n層とp層との界面からp層側に0.02~0.05μmの深さの領域におけるp層中の正孔トラップ準位の平均密度とし、
B領域における正孔トラップ準位の平均密度は、n層とp型領域との界面からp型領域側に0.02~0.05μmの深さの領域におけるp型領域中の正孔トラップ準位の平均密度として、
B領域におけるp型領域中のTH3の正孔トラップ準位の平均密度に対する、A領域におけるp層中のTH3の正孔トラップ準位の平均密度の比が、0.7~1.4、となるように設定されている、ことが好ましい。
次に、n層11、および拡散p領域12のキャリアトラップ準位(電子トラップ準位および正孔トラップ準位)の平均密度について説明する。各キャリアトラップ準位の平均密度は、後述のように拡散p領域12を形成するための熱処理における温度、時間によって制御することができる。
TE1:Ec-Etが0.10eV以上0.20eV未満の電子トラップ準位
TE2:Ec-Etが0.20eV以上0.30eV未満の電子トラップ準位
TE3:Ec-Etが0.30eV以上0.45eV未満の電子トラップ準位
TE4:Ec-Etが0.45eV以上0.60eV未満の電子トラップ準位
TE5:Ec-Etが0.60eV以上0.75eV未満の電子トラップ準位
TE6:Ec-Etが0.75eV以上0.85eV未満の電子トラップ準位
TE7:Ec-Etが0.90eV以上1.00eV未満の電子トラップ準位
TE8:Ec-Etが1.00eV以上1.10eV未満の電子トラップ準位
TE9:Ec-Etが1.10eV以上1.40eV未満の電子トラップ準位
TH3:Et-Evが0.80eV以上0.90eV未満の正孔トラップ準位
A領域については、TE4の電子トラップ準位の平均密度n4Aに対するTE1の電子トラップ準位の平均密度n1Aの比(n1A/n4A)が、TE4の電子トラップ準位の平均密度n4Aに対するTE3の電子トラップ準位の平均密度n3Aの比(n3A/n4A)よりも大きく、かつTE4の電子トラップ準位の平均密度n4Aに対するTE1の電子トラップ準位の平均密度n1Aの比(n1A/n4A)が1以下となるように設定されている。
B領域については、TE4の電子トラップ準位の平均密度n4Bに対するTE2の電子トラップ準位の平均密度n2Bの比(n2B/n4B)が、TE4の電子トラップ準位の平均密度n4Bに対するTE9の電子トラップ準位の平均密度n9Bの比(n9B/n4B)よりも大きく、TE4の電子トラップ準位の平均密度n4Bに対するTE9の電子トラップ準位の平均密度n9Bの比(n9B/n4B)が、TE4の電子トラップ準位の平均密度n4Bに対するTE1の電子トラップ準位の平均密度n1Bの比(n1B/n4B)よりも大きくなるように設定されている。
次に、n層21、p層22、および拡散p領域23のキャリアトラップ準位の平均密度について説明する。各キャリアトラップ準位TE1~9、TH3は実施例1と同様の定義である。つまり、キャリアトラップ準位の平均密度のうち電子トラップについては、pn界面(n層21とp層22の界面、あるいはn層21と拡散p領域23の界面)からn層21側に0.8~1.6μmの深さの領域の平均密度、正孔トラップについては、pn界面(n層21とp層22の界面、あるいはn層21と拡散p領域23の界面)からp側に0.02~0.05μmの深さの領域の平均密度とする。
実施例2では、イオンを注入したイオン注入領域24とは別の領域にMgを拡散させて拡散p領域23を形成しているが、n層21に直接イオン注入と熱処理を行って、Mgを拡散させずに活性化して、そのイオン注入領域をそのままp型領域33としてもよい。その場合、実施例2の半導体装置におけるイオン注入領域24はなく、p層22に替えて再成長p層32となる(図6参照)。この場合の製造方法について、以下に説明する。
実施例2では、Mgをイオン注入してイオン注入領域24を形成しているが、Siなどのn型ドーパントをイオン注入してイオン注入領域34を形成してもよい。Mgをイオン注入する場合と同様の領域に、拡散p領域23を形成することができる。イオン注入領域34はn型であるため、実施例2における再成長n層25は省くことができる(図8参照)。
次に、実施例1、2に関する各種実験例を説明する。
実施例1のA領域評価用素子は、次のようにして作製した。まず、Si濃度1.0×1018/cm3 のn-GaNからなる基板100上に、MOCVD法によって厚さ10μm、ドナー濃度2.5×1015/cm3 のn層101を作製した。そして、n層101上にSiNからなる保護膜を作製し、熱処理を行った素子と、熱処理を行わなかった素子を作製した。熱処理は、1050℃、4分間の素子と、1150℃、4分間の素子を作製した。その後、保護膜をフッ酸より除去し、素子外周をドライエッチングして素子分離領域を形成し、n層101表面にNiからなるショットキー接触のアノード電極104、基板100裏面にAl/Tiからなるカソード電極103を形成した。
実施例2のA領域評価用素子は、次のようにして作製した。まず、Si濃度1.0×1018/cm3 のn-GaNからなる基板100上に、MOCVD法によって、厚さ10μmでドナー濃度5×1015/cm3 のn層101、厚さ1μmでMg濃度2×1018/cm3 のp-GaNからなるp層102を順に積層した。そして、p層102上にSiNからなる保護膜を作製し、熱処理を行った素子と、熱処理を行わなかった素子を作製した。熱処理条件は、1050℃で4分間、1150℃で4分間、1250℃で30秒間として、それぞれ素子を作製した。その後、保護膜をフッ酸より除去し、素子外周をドライエッチングして素子分離領域を形成した。次に、p層102表面にPdからなるオーミック接触のアノード電極105、基板100裏面にAl/Tiからなるカソード電極103を形成した。
B領域評価用素子は、次のようにして作製した。まず、Si濃度1.0×1018/cm3 のn-GaNからなる基板100上に、MOCVD法によって、厚さ10μmでドナー濃度5×1015/cm3 のn層101、厚さ1μmでMg濃度2×1018/cm3 のp-GaNからなるp層102を順に積層した。次に、p層102の全面にMgをイオン注入してイオン注入領域106を形成した。次に、イオン注入領域106上にSiNからなる保護膜を作製し、熱処理を行った。熱処理条件は、1050℃で4分間、1050℃で20分間、1050℃で40分間として、それぞれ素子を作製した。この熱処理によってn層101にMgが拡散し、n層101表面から所定の深さまでの領域に拡散p領域107が形成された。次に、保護膜をフッ酸により除去し、素子外周をドライエッチングして素子分離領域を形成した。次に、イオン注入領域106表面にPdからなるオーミック接触のアノード電極105、基板100裏面にAl/Tiからなるカソード電極103を形成した。
なお、実施例1はショットキーバリアダイオードであったが、n層11の一部領域に拡散p領域12が設けられ、n層11上にショットキー電極が設けられた構造であれば、任意の構造の半導体装置に適用することができる。また、実施例2はトレンチ型のMISFETであったが、n層21、p層22が順に積層され、n層21の一部領域に拡散p領域23が設けられた構造であれば、任意の構造の半導体装置に適用することができる。たとえば、pnダイオード、pinダイオード、IGBT、HFET、などにも本発明は適用可能である。また、実施例1、2はいずれも縦方向(基板主面に垂直な方向)に導通を取る縦型構造であるが、本発明は基板主面に水平な方向に導通を取る横型構造の半導体装置にも適用可能である。
11、21:n層
12、23:拡散p領域
13:カソード電極
14:アノード電極
22:p層
24:イオン注入領域
25:再成長n層
26:ゲート絶縁膜
27:ドレイン電極
28:ソース電極
29:ゲート電極
30:トレンチ
Claims (22)
- ドナー濃度1×1015~2×1016/cm3のn型のGaNからなるn層と、前記n層の一部領域に、イオン注入および熱処理により設けられたp型のGaNからなる領域であるp型領域と、前記n層上および前記p型領域上に設けられ、前記n層に対してショットキー接触するショットキー電極と、を有し、
平面視で前記p型領域のない領域をA領域とし、
平面視で前記p型領域のある領域をB領域とし、
GaNの伝導帯下端から0.10eV以上0.20eV未満のエネルギーの電子トラップ準位をTE1、
GaNの伝導帯下端から0.30eV以上0.45eV未満のエネルギーの電子トラップ準位をTE3、
GaNの伝導帯下端から0.45eV以上0.60eV未満のエネルギーの電子トラップ準位をTE4、とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記ショットキー電極との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度とし、
前記B領域における各電子トラップ準位の平均密度は、前記n層と前記p型領域との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記A領域における各電子トラップ準位の平均密度は、
TE4の電子トラップ準位の平均密度に対するTE1の電子トラップ準位の平均密度の比が、TE4の電子トラップ準位の平均密度に対するTE3の電子トラップ準位の平均密度の比よりも大きく、かつ、TE4の電子トラップ準位の平均密度に対するTE1の電子トラップ準位の平均密度の比が1以下、となるように設定され、
前記B領域におけるTE1の電子トラップ準位の平均密度に対する前記A領域におけるTE1の電子トラップ準位の平均密度の比が0.01以下、となるように設定されている、
ことを特徴とする半導体装置。 - ドナー濃度1×1015~2×1016/cm3のn型のGaNからなるn層と、前記n層の一部領域に、イオン注入および熱処理により設けられたp型のGaNからなる領域であるp型領域と、前記n層上および前記p型領域上に設けられ、前記n層に対してショットキー接触するショットキー電極と、を有し、
平面視で前記p型領域のない領域をA領域とし、
平面視で前記p型領域のある領域をB領域とし、
GaNの伝導帯下端から0.10eV以上0.20eV未満のエネルギーの電子トラップ準位をTE1、
GaNの伝導帯下端から0.20eV以上0.30eV未満のエネルギーの電子トラップ準位をTE2、
GaNの伝導帯下端から0.30eV以上0.45eV未満のエネルギーの電子トラップ準位をTE3、
GaNの伝導帯下端から0.45eV以上0.60eV未満のエネルギーの電子トラップ準位をTE4、とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記ショットキー電極との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度とし、
前記B領域における各電子トラップ準位の平均密度は、前記n層と前記p型領域との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記A領域における各電子トラップ準位の平均密度は、
TE4の電子トラップ準位の平均密度に対するTE1の電子トラップ準位の平均密度の比が、TE4の電子トラップ準位の平均密度に対するTE3の電子トラップ準位の平均密度の比よりも大きく、かつ、TE4の電子トラップ準位の平均密度に対するTE1の電子トラップ準位の平均密度の比が1以下、となるように設定され、
前記B領域におけるTE2の電子トラップ準位の平均密度に対する前記A領域におけるTE2の電子トラップ準位の平均密度の比が0.01以下、となるように設定されている、
ことを特徴とする半導体装置。 - ドナー濃度1×1015~2×1016/cm3のn型のGaNからなるn層と、前記n層の一部領域に、イオン注入および熱処理により設けられたp型のGaNからなる領域であるp型領域と、前記n層上および前記p型領域上に設けられ、前記n層に対してショットキー接触するショットキー電極と、を有し、
平面視で前記p型領域のない領域をA領域とし、
平面視で前記p型領域のある領域をB領域とし、
GaNの伝導帯下端から0.10eV以上0.20eV未満のエネルギーの電子トラップ準位をTE1、
GaNの伝導帯下端から0.30eV以上0.45eV未満のエネルギーの電子トラップ準位をTE3、
GaNの伝導帯下端から0.45eV以上0.60eV未満のエネルギーの電子トラップ準位をTE4、とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記ショットキー電極との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度とし、
前記B領域における各電子トラップ準位の平均密度は、前記n層と前記p型領域との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記A領域における各電子トラップ準位の平均密度は、
TE4の電子トラップ準位の平均密度に対するTE1の電子トラップ準位の平均密度の比が、TE4の電子トラップ準位の平均密度に対するTE3の電子トラップ準位の平均密度の比よりも大きく、かつ、TE4の電子トラップ準位の平均密度に対するTE1の電子トラップ準位の平均密度の比が1以下、となるように設定され、
前記B領域におけるTE4の電子トラップ準位の平均密度に対する前記A領域におけるTE4の電子トラップ準位の平均密度の比が0.4~2.5、となるように設定されている、
ことを特徴とする半導体装置。 - ドナー濃度1×1015~2×1016/cm3のn型のGaNからなるn層と、前記n層の一部領域に、イオン注入および熱処理により設けられたp型のGaNからなる領域であるp型領域と、前記n層上および前記p型領域上に設けられ、前記n層に対してショットキー接触するショットキー電極と、を有し、
平面視で前記p型領域のない領域をA領域とし、
平面視で前記p型領域のある領域をB領域とし、
GaNの伝導帯下端から0.10eV以上0.20eV未満のエネルギーの電子トラップ準位をTE1、
GaNの伝導帯下端から0.30eV以上0.45eV未満のエネルギーの電子トラップ準位をTE3、
GaNの伝導帯下端から0.45eV以上0.60eV未満のエネルギーの電子トラップ準位をTE4、
GaNの伝導帯下端から0.90eV以上1.00eV未満のエネルギーの電子トラップ準位をTE7、とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記ショットキー電極との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度とし、
前記B領域における各電子トラップ準位の平均密度は、前記n層と前記p型領域との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記A領域における各電子トラップ準位の平均密度は、
TE4の電子トラップ準位の平均密度に対するTE1の電子トラップ準位の平均密度の比が、TE4の電子トラップ準位の平均密度に対するTE3の電子トラップ準位の平均密度の比よりも大きく、かつ、TE4の電子トラップ準位の平均密度に対するTE1の電子トラップ準位の平均密度の比が1以下、となるように設定され、
前記B領域におけるTE7の電子トラップ準位の平均密度に対する前記A領域におけるTE7の電子トラップ準位の平均密度の比が0.2以下、となるように設定されている、
ことを特徴とする半導体装置。 - ドナー濃度1×1015~2×1016/cm3のn型のGaNからなるn層と、前記n層の一部領域に、イオン注入および熱処理により設けられたp型のGaNからなる領域であるp型領域と、前記n層上および前記p型領域上に設けられ、前記n層に対してショットキー接触するショットキー電極と、を有し、
平面視で前記p型領域のない領域をA領域とし、
平面視で前記p型領域のある領域をB領域とし、
GaNの伝導帯下端から0.10eV以上0.20eV未満のエネルギーの電子トラップ準位をTE1、
GaNの伝導帯下端から0.30eV以上0.45eV未満のエネルギーの電子トラップ準位をTE3、
GaNの伝導帯下端から0.45eV以上0.60eV未満のエネルギーの電子トラップ準位をTE4、
GaNの伝導帯下端から1.10eV以上1.40eV未満のエネルギーの電子トラップ準位をTE9とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記ショットキー電極との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度とし、
前記B領域における各電子トラップ準位の平均密度は、前記n層と前記p型領域との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記A領域における各電子トラップ準位の平均密度は、
TE4の電子トラップ準位の平均密度に対するTE1の電子トラップ準位の平均密度の比が、TE4の電子トラップ準位の平均密度に対するTE3の電子トラップ準位の平均密度の比よりも大きく、かつ、TE4の電子トラップ準位の平均密度に対するTE1の電子トラップ準位の平均密度の比が1以下、となるように設定され、
前記B領域におけるTE9の電子トラップ準位の平均密度に対する前記A領域におけるTE9の電子トラップ準位の平均密度の比が0.04以下、となるように設定されている、
ことを特徴とする半導体装置。 - ドナー濃度1×1015~2×1016/cm3のn型のGaNからなるn層と、前記n層の一部領域に、イオン注入および熱処理により設けられたp型のGaNからなる領域であるp型領域と、前記n層上および前記p型領域上に設けられ、前記n層に対してショットキー接触するショットキー電極と、を有し、
平面視で前記p型領域のある領域をB領域とし、
GaNの伝導帯下端から0.10eV以上0.20eV未満のエネルギーの電子トラップ準位をTE1、
GaNの伝導帯下端から0.20eV以上0.30eV未満のエネルギーの電子トラップ準位をTE2、
GaNの伝導帯下端から0.45eV以上0.60eV未満のエネルギーの電子トラップ準位をTE4、
GaNの伝導帯下端から1.10eV以上1.40eV未満のエネルギーの電子トラップ準位をTE9、とし、
前記B領域における各電子トラップ準位の平均密度は、前記n層と前記p型領域との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記B領域における各電子トラップ準位の平均密度は、
TE4の電子トラップ準位の平均密度に対するTE2の電子トラップ準位の平均密度の比が、TE4の電子トラップ準位の平均密度に対するTE9の電子トラップ準位の平均密度の比よりも大きく、TE4の電子トラップ準位の平均密度に対するTE9の電子トラップ準位の平均密度の比が、TE4の電子トラップ準位の平均密度に対するTE1の電子トラップ準位の平均密度の比よりも大きくなるように設定されている、
ことを特徴とする半導体装置。 - 平面視で前記p型領域のない領域をA領域とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記ショットキー電極との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記B領域におけるTE1の電子トラップ準位の平均密度に対する前記A領域におけるTE1の電子トラップ準位の平均密度の比が0.01以下、となるように設定されている、
ことを特徴とする請求項6に記載の半導体装置。 - 平面視で前記p型領域のない領域をA領域とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記ショットキー電極との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記B領域におけるTE2の電子トラップ準位の平均密度に対する前記A領域におけるTE2の電子トラップ準位の平均密度の比が0.01以下、となるように設定されている、
ことを特徴とする請求項6に記載の半導体装置。 - 平面視で前記p型領域のない領域をA領域とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記ショットキー電極との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記B領域におけるTE4の電子トラップ準位の平均密度に対する前記A領域におけるTE4の電子トラップ準位の平均密度の比が0.4~2.5、となるように設定されている、
ことを特徴とする請求項6に記載の半導体装置。 - GaNの伝導帯下端から0.90eV以上1.00eV未満のエネルギーの電子トラップ準位をTE7とし、
平面視で前記p型領域のない領域をA領域とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記ショットキー電極との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記B領域におけるTE7の電子トラップ準位の平均密度に対する前記A領域におけるTE7の電子トラップ準位の平均密度の比が0.2以下、となるように設定されている、
ことを特徴とする請求項6に記載の半導体装置。 - 平面視で前記p型領域のない領域をA領域とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記ショットキー電極との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記B領域におけるTE9の電子トラップ準位の平均密度に対する前記A領域におけるTE9の電子トラップ準位の平均密度の比が0.04以下、となるように設定されている、
ことを特徴とする請求項6に記載の半導体装置。 - ドナー濃度1×1015~2×1016/cm3のn型のGaNからなるn層と、前記n層上に設けられたp型のGaNからなるp層と、前記n層の一部領域に、イオン注入および熱処理により設けられたp型のGaNからなる領域であるp型領域と、を有し、
平面視で前記p型領域のない領域をA領域とし、
平面視で前記p型領域のある領域をB領域とし、
GaNの伝導帯下端から0.10eV以上0.20eV未満のエネルギーの電子トラップ準位をTE1、
GaNの伝導帯下端から0.45eV以上0.60eV未満のエネルギーの電子トラップ準位をTE4とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記p層との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度とし、
前記B領域における各電子トラップ準位の平均密度は、前記n層と前記p型領域との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記A領域における前記n層中のTE4の電子トラップ準位の平均密度が、前記n層のドナー濃度の1/500以下となるように設定され、
前記B領域におけるTE1の電子トラップ準位の平均密度に対する前記A領域におけるTE1の電子トラップ準位の平均密度の比が0.03以下、となるように設定されている、
ことを特徴とする半導体装置。 - ドナー濃度1×1015~2×1016/cm3のn型のGaNからなるn層と、前記n層上に設けられたp型のGaNからなるp層と、前記n層の一部領域に、イオン注入および熱処理により設けられたp型のGaNからなる領域であるp型領域と、を有し、
平面視で前記p型領域のない領域をA領域とし、
平面視で前記p型領域のある領域をB領域とし、
GaNの伝導帯下端から0.20eV以上0.30eV未満のエネルギーの電子トラップ準位をTE2、
GaNの伝導帯下端から0.45eV以上0.60eV未満のエネルギーの電子トラップ準位をTE4とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記p層との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度とし、
前記B領域における各電子トラップ準位の平均密度は、前記n層と前記p型領域との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記A領域における前記n層中のTE4の電子トラップ準位の平均密度が、前記n層のドナー濃度の1/500以下となるように設定され、
前記B領域におけるTE2の電子トラップ準位の平均密度に対する前記A領域におけるTE2の電子トラップ準位の平均密度の比が0.02以下、となるように設定されている、
ことを特徴とする半導体装置。 - ドナー濃度1×1015~2×1016/cm3のn型のGaNからなるn層と、前記n層上に設けられたp型のGaNからなるp層と、前記n層の一部領域に、イオン注入および熱処理により設けられたp型のGaNからなる領域であるp型領域と、を有し、
平面視で前記p型領域のない領域をA領域とし、
平面視で前記p型領域のある領域をB領域とし、
GaNの伝導帯下端から0.45eV以上0.60eV未満のエネルギーの電子トラップ準位をTE4とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記p層との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度とし、
前記B領域における各電子トラップ準位の平均密度は、前記n層と前記p型領域との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記A領域における前記n層中のTE4の電子トラップ準位の平均密度が、前記n層のドナー濃度の1/500以下となるように設定され、
前記B領域におけるTE4の電子トラップ準位の平均密度に対する前記A領域におけるTE4の電子トラップ準位の平均密度の比が0.3~2.0、となるように設定されている、
ことを特徴とする半導体装置。 - ドナー濃度1×1015~2×1016/cm3のn型のGaNからなるn層と、前記n層上に設けられたp型のGaNからなるp層と、前記n層の一部領域に、イオン注入および熱処理により設けられたp型のGaNからなる領域であるp型領域と、を有し、
平面視で前記p型領域のない領域をA領域とし、
平面視で前記p型領域のある領域をB領域とし、
GaNの伝導帯下端から0.45eV以上0.60eV未満のエネルギーの電子トラップ準位をTE4、
GaNの伝導帯下端から1.10eV以上1.40eV未満のエネルギーの電子トラップ準位をTE9、とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記p層との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度とし、
前記B領域における各電子トラップ準位の平均密度は、前記n層と前記p型領域との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記A領域における前記n層中のTE4の電子トラップ準位の平均密度が、前記n層のドナー濃度の1/500以下となるように設定され、
前記B領域におけるTE9の電子トラップ準位の平均密度に対する前記A領域におけるTE9の電子トラップ準位の平均密度の比が0.02以下、となるように設定されている、
ことを特徴とする半導体装置。 - ドナー濃度1×1015~2×1016/cm3のn型のGaNからなるn層と、前記n層上に設けられたp型のGaNからなるp層と、前記n層の一部領域に、イオン注入および熱処理により設けられたp型のGaNからなる領域であるp型領域と、を有し、
平面視で前記p型領域のない領域をA領域とし、
平面視で前記p型領域のある領域をB領域とし、
GaNの伝導帯下端から0.45eV以上0.60eV未満のエネルギーの電子トラップ準位をTE4、
GaNの価電子帯上端から0.80eV以上0.90eV未満のエネルギーの正孔トラップ準位をTH3とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記p層との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度とし、
前記B領域における正孔トラップ準位の平均密度は、前記n層と前記p型領域との界面から前記p型領域側に0.02~0.05μmの深さの領域における前記p型領域中の正孔トラップ準位の平均密度として、
前記A領域における前記n層中のTE4の電子トラップ準位の平均密度が、前記n層のドナー濃度の1/500以下となるように設定され、
前記B領域における前記p型領域中のTH3の正孔トラップ準位の平均密度に対する、前記A領域における前記p層中のTH3の正孔トラップ準位の平均密度の比が、0.7~1.4、となるように設定されている、
ことを特徴とする半導体装置。 - ドナー濃度1×1015~2×1016/cm3のn型のGaNからなるn層と、前記n層上に設けられたp型のGaNからなるp層と、前記n層の一部領域に、イオン注入および熱処理により設けられたp型のGaNからなる領域であるp型領域と、を有し、
平面視で前記p型領域のある領域をB領域とし、
GaNの伝導帯下端から0.10eV以上0.20eV未満のエネルギーの電子トラップ準位をTE1、
GaNの伝導帯下端から0.20eV以上0.30eV未満のエネルギーの電子トラップ準位をTE2、
GaNの伝導帯下端から0.45eV以上0.60eV未満のエネルギーの電子トラップ準位をTE4、
GaNの伝導帯下端から1.10eV以上1.40eV未満のエネルギーの電子トラップ準位をTE9、とし、
前記B領域における各電子トラップ準位の平均密度は、前記n層と前記p型領域との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記B領域における前記n層中の各電子トラップ準位の平均密度が、
TE4の電子トラップ準位の平均密度に対するTE2の電子トラップ準位の平均密度の比が、TE4の電子トラップ準位の平均密度に対するTE9の電子トラップ準位の平均密度の比よりも大きく、TE4の電子トラップ準位の平均密度に対するTE9の電子トラップ準位の平均密度の比が、TE4の電子トラップ準位の平均密度に対するTE1の電子トラップ準位の平均密度の比よりも大きくなるように設定されている、
ことを特徴とする半導体装置。 - 平面視で前記p型領域のない領域をA領域とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記p層との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記B領域におけるTE1の電子トラップ準位の平均密度に対する前記A領域におけるTE1の電子トラップ準位の平均密度の比が0.03以下、となるように設定されている、
ことを特徴とする請求項17に記載の半導体装置。 - 平面視で前記p型領域のない領域をA領域とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記p層との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記B領域におけるTE2の電子トラップ準位の平均密度に対する前記A領域におけるTE2の電子トラップ準位の平均密度の比が0.02以下、となるように設定されている、
ことを特徴とする請求項17に記載の半導体装置。 - 平面視で前記p型領域のない領域をA領域とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記p層との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記B領域におけるTE4の電子トラップ準位の平均密度に対する前記A領域におけるTE4の電子トラップ準位の平均密度の比が0.3~2.0、となるように設定されている、
ことを特徴とする請求項17に記載の半導体装置。 - 平面視で前記p型領域のない領域をA領域とし、
前記A領域における各電子トラップ準位の平均密度は、前記n層と前記p層との界面から前記n層側に0.8~1.6μmの深さの領域における前記n層中の各電子トラップ準位の平均密度として、
前記B領域におけるTE9の電子トラップ準位の平均密度に対する前記A領域におけるTE9の電子トラップ準位の平均密度の比が0.02以下、となるように設定されている、
ことを特徴とする請求項17に記載の半導体装置。 - GaNの価電子帯上端から0.80eV以上0.90eV未満の正孔トラップ準位をTH3とし、
平面視で前記p型領域のない領域をA領域とし、
前記A領域における正孔トラップ準位の平均密度は、前記n層と前記p層との界面から前記p層側に0.02~0.05μmの深さの領域における前記p層中の正孔トラップ準位の平均密度とし、
前記B領域における正孔トラップ準位の平均密度は、前記n層と前記p型領域との界面から前記p型領域側に0.02~0.05μmの深さの領域における前記p型領域中の正孔トラップ準位の平均密度として、
前記B領域における前記p型領域中のTH3の正孔トラップ準位の平均密度に対する、前記A領域における前記p層中のTH3の正孔トラップ準位の平均密度の比が、0.7~1.4、となるように設定されている、
ことを特徴とする請求項17に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018178166A JP7092968B2 (ja) | 2018-09-22 | 2018-09-22 | 半導体装置 |
US16/555,960 US10832911B2 (en) | 2018-09-22 | 2019-08-29 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018178166A JP7092968B2 (ja) | 2018-09-22 | 2018-09-22 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2020053442A JP2020053442A (ja) | 2020-04-02 |
JP2020053442A5 JP2020053442A5 (ja) | 2021-07-26 |
JP7092968B2 true JP7092968B2 (ja) | 2022-06-29 |
Family
ID=69883357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018178166A Active JP7092968B2 (ja) | 2018-09-22 | 2018-09-22 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10832911B2 (ja) |
JP (1) | JP7092968B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2017183333A (ja) | 2016-03-28 | 2017-10-05 | 豊田合成株式会社 | 半導体装置の製造方法 |
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JP6373224B2 (ja) | 2015-04-09 | 2018-08-15 | 三菱電機株式会社 | ヘテロ接合電界効果型トランジスタおよびその製造方法 |
-
2018
- 2018-09-22 JP JP2018178166A patent/JP7092968B2/ja active Active
-
2019
- 2019-08-29 US US16/555,960 patent/US10832911B2/en active Active
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JP2017054944A (ja) | 2015-09-10 | 2017-03-16 | 豊田合成株式会社 | 半導体装置およびその製造方法ならびに電力変換装置 |
US20170278952A1 (en) | 2016-03-24 | 2017-09-28 | Toyoda Gosei Co.,Ltd. | Method of manufacturing semiconductor device, and semiconductor device |
JP2017174989A (ja) | 2016-03-24 | 2017-09-28 | 豊田合成株式会社 | 半導体装置の製造方法及び半導体装置 |
CN107393833A (zh) | 2016-03-24 | 2017-11-24 | 丰田合成株式会社 | 半导体装置的制造方法以及半导体装置 |
JP2017183333A (ja) | 2016-03-28 | 2017-10-05 | 豊田合成株式会社 | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20200098565A1 (en) | 2020-03-26 |
US10832911B2 (en) | 2020-11-10 |
JP2020053442A (ja) | 2020-04-02 |
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