JP7091375B2 - エンコーディング方法および装置、コンピュータ記憶媒体 - Google Patents

エンコーディング方法および装置、コンピュータ記憶媒体 Download PDF

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Description

関連出願の相互参照
本出願は、２０１７年６月２６日に中国特許局に提出し、出願番号が２０１７１０４９６０５５.Ｘであり、発明名称が「エンコーディング方法および装置、コンピュータ記憶媒体」との中国特許出願を基礎とする優先権を主張し、その開示の総てをここに取り込む。
本発明は、通信技術分野に関し、特にエンコーディング方法および装置、コンピュータ記憶媒体に関する。
現在、第３世代パートナーシッププロジェクト（３ＧＰＰ）は、５Ｇのエンハンストモバイルブロードバンド（Ｅｎｈａｎｃｅｄ Ｍｏｂｉｌｅ Ｂｒｏａｄｂａｎｄ，ｅＭＢＢ）シナリオのために低密度パリティチェックコード（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ Ｃｏｄｅ，ＬＤＰＣ）チャネルエンコーディング設計を与える必要があることを提案している。
ＬＤＰＣコードは、チェックマトリックスにより定義される一種の線形コードである。デコーディングの実現可能性のために、コード長が比較的長い場合、チェックマトリックスはスパース性を満たす必要がある。つまり、チェックマトリックス中の「１」の密度は比較的低く、つまり「１」の数はチェックマトリックスの「０」の数よりもはるかに小さくする必要があり、コード長が長いほど密度は低くなる。
しかしながら、従来技術における５Ｇシステムに適したＬＤＰＣエンコーディング解決策はない。
本出願の実施形態は、ＬＤＰＣエンコーディング性能を向上させ、したがって５Ｇシステムに適するように、エンコーディング方法および装置、コンピュータ記憶媒体を提供する。
本出願の実施形態によるエンコーディング方法は、
低密度パリティチェックコード（ＬＤＰＣ）マトリックスのベースグラフ（ｂａｓｅ ｇｒａｐｈ）を決定し、循環係数指数マトリックスを構築するステップと、
前記循環係数指数マトリックスに従って、サブ循環マトリックスを決定するステップと、
前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、ＬＤＰＣエンコーディングを実行するステップと、を備える。
当該方法によれば、低密度パリティチェックコード（ＬＤＰＣ）マトリックスのベースグラフ（ｂａｓｅ ｇｒａｐｈ）を決定し、循環係数指数マトリックスを構築し、前記循環係数指数マトリックスに従って、サブ循環マトリックスを決定し、前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、ＬＤＰＣエンコーディングを実行することにより、ＬＤＰＣエンコーディング性能を向上し、５Ｇシステムに適用できるようにする。
選択的に、前記循環係数指数マトリックスを構築することは、具体的には、
サポートされるサブ循環マトリックスの次元Ｚの集合を複数のサブ集合に分割する第１のステップと、
各前記サブ集合に対し、循環係数指数マトリックスを生成する第２のステップと、
前記循環係数指数マトリックスに従って、複数のサブ集合のＺに対応する循環係数を決定する第３のステップと、
決定された循環係数指数マトリックスの性能各Ｚについて予め設定された条件を満たすかどうかを検出し、「はい」であれば、終了し、「いいえ」であれば、第２のステップを再実行する第４のステップと、を備える。
選択的に、Ｚ＝ａ×２ｊであり、前記第１のステップが以下の方式の１つで実行され、
第１の方式：ａの値に従ってＺを複数のサブ集合に分割し、
第２の方式：ｊの値に従ってＺを複数のサブ集合に分割し、
第３の方式：情報ビットの長さに従ってＺを複数のサブ集合に分割する。
選択的に、前記第３のステップは、具体的には、以下の式により各Ｚに対応する循環係数Ｐｉ,ｊを決定し、

Figure 0007091375000001
ここで、Ｖｉ,ｊは、循環係数指数マトリックスの（ｉ、ｊ）番目の要素に対応する循環係数である。
選択的に、前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示される。

Figure 0007091375000002
選択的に、前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示される。

Figure 0007091375000003
選択的に、前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示される。

Figure 0007091375000004
選択的に、前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示される。

Figure 0007091375000005
選択的に、前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示される。

Figure 0007091375000006
選択的に、前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示される。

Figure 0007091375000007
選択的に、当該方法では、さらに、
前記循環係数指数マトリックスを更新し、
更新された循環係数指数マトリックスを使用して、前記サブ循環マトリックスを更新する。
選択的に、前記更新は、少なくともマトリックス要素の行および列の置換を含む。
選択的に、前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、ＬＤＰＣエンコーディングを実行することは、具体的には、
前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、チェックマトリックスを決定し、
前記チェックマトリックスを使用して、ＬＤＰＣエンコーディングを実行する。
選択的に、チェックマトリックスを決定した後、さらに、
チェックマトリックスに対して行および列の置換を実行し、
前記チェックマトリックスを使用して、ＬＤＰＣエンコーディングを実行することは、具体的には、行および列の置換後のチェックマトリックスを使用して、ＬＤＰＣエンコーディングを実行する。
選択的に、前記チェックマトリックスに対して行および列の置換を実行することは、具体的には、
チェックマトリックスの行および/または列要素の一部を更新し、および/または、チェックマトリックスの行および/または列要素のすべてを更新する。
本出願の実施形態によるエンコーディング装置は、
低密度パリティチェックコード（ＬＤＰＣ）マトリックスのベースグラフ（ｂａｓｅ ｇｒａｐｈ）を決定し、循環係数指数マトリックスを構築するように構成された第１のユニットと、
前記循環係数指数マトリックスに従って、サブ循環マトリックスを決定するように構成された第２のユニットと、
前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、ＬＤＰＣエンコーディングを実行するように構成された第３のユニットと、を備える。
選択的に、前記第１のユニットが循環係数指数マトリックスを構造することは、具体的には、
サポートされるサブ循環マトリックスの次元Ｚの集合を複数のサブ集合に分割する第１のステップと、
各前記サブ集合に対し、循環係数指数マトリックスを生成する第２のステップと、
前記循環係数指数マトリックスに従って、複数のサブ集合のＺに対応する循環係数を決定する第３のステップと、
決定された循環係数指数マトリックスの性能各Ｚについて予め設定された条件を満たすかどうかを検出し、「はい」であれば、終了し、「いいえ」であれば、第２のステップを再実行する第４のステップと、を備える。
選択的に、Ｚ＝ａ×２ｊであり、前記第１のユニットは、以下方式の１つで前記第１のステップを実行し、
第１の方式：ａの値に従ってＺを複数のサブ集合に分割し、
第２の方式：ｊの値に従ってＺを複数のサブ集合に分割し、
第３の方式：情報ビットの長さに従ってＺを複数のサブ集合に分割する。
選択的に、前記第３のステップは、具体的には、以下の式により各Ｚに対応する循環係数Ｐｉ,ｊを決定し、

Figure 0007091375000008
ここで、Ｖｉ,ｊは、循環係数指数マトリックスの（ｉ、ｊ）番目の要素に対応する循環係数である。
選択的に、前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示される。

Figure 0007091375000009
選択的に、前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示される。

Figure 0007091375000010
選択的に、前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示される。

Figure 0007091375000011
選択的に、前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示される。

Figure 0007091375000012
選択的に、前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示される。

Figure 0007091375000013
選択的に、前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示される。

Figure 0007091375000014
選択的に、前記第２のユニットは、さらに、
前記循環係数指数マトリックスを更新し、
更新された循環係数指数マトリックスを使用して、前記サブ循環マトリックスを更新する。
選択的に、前記更新は、少なくともマトリックス要素の行および列の置換を含む。
選択的に、前記第３のユニットは、具体的に、
前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、チェックマトリックスを決定し、
前記チェックマトリックスを使用して、ＬＤＰＣエンコーディングを実行する。
選択的に、前記第３のユニットは、さらに、チェックマトリックスを決定した後、チェックマトリックスに対して行および列の置換を実行し、
前記第３のユニットは、前記チェックマトリックスを使用して、ＬＤＰＣエンコーディングを実行することは、具体的には、行および列の置換後のチェックマトリックスを使用して、ＬＤＰＣエンコーディングを実行する。
選択的に、前記第３のユニットは、前記チェックマトリックスに対して行および列の置換を実行することは、具体的には、
チェックマトリックスの行および/または列要素の一部を更新し、および/または、チェックマトリックスの行および/または列要素のすべてを更新する。
本出願の実施形態による他のエンコーディング装置は、メモリと、プロセッサとを備え、ここで、前記メモリはプログラム命令を格納し、前記プロセッサは、前記メモリに格納されたプログラム命令を読み出して、取得されたプログラムに従って、上述のいずれの方法を実行する。
本出願の実施形態は、上述のいずれの方法をコンピュータに実行させるように構成されたコンピュータ実行可能命令を記憶するコンピュータ記憶媒体を提供する。
本発明に係る実施例や従来の技術解決策をより明確に説明するために、以下に実施例を説明するために必要な図面をについて簡単に紹介する。無論、以下の説明における図面は本発明に係る実施例の一部であり、当業者は、創造性作業を行わないことを前提として、これらの図面に基づいて他の図面を得ることができる。
本出願の実施形態によるｂａｓｅ ｍａｔｒｉｘの構成概略図である。 本出願の実施形態によるマトリックスＰの構成概略図である。 本出願の実施形態によるｚ＝８のときの循環置換マトリックスの構成概略図である。 本出願の実施形態によるｂａｓｅ ｇｒａｐｈおよび循環係数マトリックス（ｚ＝８）の構成概略図である。 本出願の実施形態による増分冗長をサポートするＬＤＰＣチェックマトリックスの構成概略図である。 本出願の実施形態による５Ｇ ＬＤＰＣによってサポートされる必要がある循環マトリックスサイズＺの集合の概略図である。 本出願の実施形態によるｂａｓｅ ｇｒａｐｈ#２の構成概略図である。 本出願の実施形態による第１の循環係数指数マトリックスの構成概略図である。 本出願の実施形態による第２の循環係数指数マトリックスの構成概略図である。 本出願の実施形態による第３の循環係数指数マトリックスの構成概略図である。 本出願の実施形態による第４の循環係数指数マトリックスの構成概略図である。 本出願の実施形態による第５の循環係数指数マトリックスの構成概略図である。 本出願の実施形態による第６の循環係数指数マトリックスの構成概略図である。 本出願の実施形態によるＺ=１２８時に使用されるＰＣＭ２（ａ=３）Ｒ=１/５に対応するチェックマトリックスのｇｉｒｔｈ分布の概略図である。 本出願の実施形態によるＬＤＰＣ循環係数性能の概略図である。 本出願の実施形態によるエンコーディング方法のフローチャートの概略図である。 本出願の実施形態によるエンコーディング装置の構成概略図である。 本出願の実施形態による他のエンコーディング装置の構成概略図である。
本出願の実施形態は、ＬＤＰＣエンコーディング性能を向上させ、したがって５Ｇシステムに適するように、エンコーディング方法および装置、コンピュータ記憶媒体を提供する。
本願の実施形態によって提供される技術的解決策は、元のロングタームエボリューション（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ，ＬＴＥ）システムによって使用されるｔｕｒｂｏエンコーディングの代わりに、ｅＭＭＢシナリオのデータチャネルに使用されるＬＤＰＣエンコーディングを与える、すなわち、５Ｇシステムに適したＬＤＰＣエンコーディングを与える。
５ＧのＬＤＰＣコード設計は準循環ＬＤＰＣコードを必要とし、そのチェックマトリックスＨは次のように表すことができる：

Figure 0007091375000015
ここで、Ａｉ,ｊは、Ｚ×Ｚ循環置換マトリックスである。
準循環ＬＤＰＣコードを構築するいくつかの方法があり、例えば、ρ×ｃの基本マトリックス（ｂａｓｅ ｍａｔｒｉｘ）が最初に構築され、このマトリックスの要素は図１に示されるように０または１である。次に、基本マトリックスＢの各要素「１」はＺ×Ｚの循環置換マトリックス（Ｃｉｒｃｕｌａｒ Ｐｅｒｍｕｔａｔｉｏｎ Ｍａｔｒｉｘ，ＣＰＭ）として拡張され、基本マトリックスの要素「０」はＺ×Ｚのすべてゼロのマトリックスとして拡張される。ベースマトリックスＢは、プロトグラフに基づく後続のＬＤＰＣ構築方法でベースグラフ（ｂａｓｅ ｇｒａｐｈ，ＢＧ）と呼ばれる。Ｚ×Ｚの各循環置換マトリックスはＰｉで表される。ここで、マトリックスＰは、図２に示すように、単位マトリックスが１桁右に循環シフトした後に得られるマトリックスで、ｉは循環シフトラベルであり、すなわち、サブマトリックスのシフト係数である。図３は、循環置換マトリックスＰｉの実例を示している（サブグループのサイズは８×８、つまりｚ＝８である）。
したがって、各循環置換マトリックスＰｉは、単位マトリックスＩが右にｉ回循環シフトし、循環置換マトリックスの循環シフトラベルｉが

Figure 0007091375000016
 を満たされた後に実際に得られる。
上述の循環シフトラベルｉは、ＬＤＰＣチェックマトリックスの循環シフト係数（ｓｈｉｆｔｉｎｇ ｃｏｅｆｆｉｃｉｅｎｔｓ）とも呼ばれる。実際、循環シフト係数は、サブ循環マトリックスの「１」の最初の行が配置されている列のインデックスである（ラベルは０から始まり、インデックス=列番号－１）。ベースグラフの各「１」は、対応するサブ循環マトリックスの循環シフト係数に置き換えられ、ベースグラフの各「０」は「－１」に置き換えられる。各循環シフトラベルｉはマトリックス指数の形式で表されるため、結果の係数マトリックスは、シフト係数指数マトリックス（ｓｈｉｆｔｉｎｇ ｃｏｅｆｆｉｃｉｅｎｔｓ ｅｘｐｏｎｅｎｔ ｍａｔｒｉｘ，ＳＥＭ）とも呼ばれる。図４は、循環係数指数マトリックスの例を表す。ここで、ＢＧは３行６列のベースグラフであり、ベースグラフの各要素は８行８列のサブ循環マトリックスに対応している。ベースグラフは、各サブ循環マトリックスの循環シフト係数に置き換えられる。ここで０は－１に置き換えられ、循環係数指数マトリックスを取得する。
上述の準循環ＬＤＰＣコードに対応するサブ循環マトリックス（ＣＭ）の場合、列の重みは１より大きくすることができ、例えば、列の重みは２以上の値であり、このとき、サブ循環マトリックスは、もはや循環置換マトリックス（ＣＰＭ）ではない。
５Ｇ ＬＤＰＣコード設計は、ＩＲ（Ｉｎｃｒｅｍｅｎｔａｌ ｒｅｄｕｎｄａｎｃｙ，増分冗長）－ＨＡＲＱ（Ｈｙｂｒｉｄ Ａｕｔｏｍａｔｉｃ Ｒｅｐｅａｔ Ｒｅｑｕｅｓｔ，ハイブリッド自動重複要求）がサポートされなければならないことを必要とするので、５ＧシナリオのＬＤＰＣコードは、増分冗長方法によって構築され得る。高いコードレートのＬＤＰＣコードが構築され、増分冗長方式でより多くのチェックビットが生成され、それによって低いコードレートのＬＤＰＣコードが取得される。増分冗長方式に基づいて構築されたＬＤＰＣコードには、優れた性能、長いコード、広いコードレートカバレッジ、高い再利用性、簡単なハードウェア実装、チェックマトリックスを使用した直接エンコードの実行などの利点がある。特定の構造の実例は、図５に示すとおりである。ここで、Ｂは二重対角マトリックスまたは準二重対角マトリックス、Ｃは０マトリックス、Ｅは下三角拡張マトリックスである。ＬＤＰＣチェックマトリックスの設計は、主にＡ、Ｄ、およびＥ１の設計に依存する。
ＬＤＰＣ性能は、２つの最も重要な要因に依存し、一方はベースマトリックスの設計であり、他方はベースマトリックス内の各非ゼロ要素をＺ×Ｚの循環置換マトリックスとしてどのように拡張するかである。これら２つの要因は、ＬＤＰＣの性能に決定的な影響を与える。また、ベースマトリックスと拡張サブサイクリック置換マトリックスの不適切な設計は、ＬＤＰＣコードの性能を大幅に低下させる可能性がある。
要約すると、ＬＤＰＣチェックマトリックスは５Ｇ設計で設計されており、５Ｇは柔軟なＬＤＰＣのサポートを必要とするため、ｅＭＢＢデータチャネルを例にとると、３ＧＰＰでは、２つのベースグラフを拡張して得られる最大２つのＬＤＰＣチェックマトリックスが最大８/９コードレートと少なくとも１/５コードレートをサポートし、情報ビットが最大８４４８ビットおよび少なくとも４０ビットであることが、要求される。前記２つのベースグラフの場合、大きいベースグラフは４６x６８列で、最初の２２列は情報ビットに対応し、最低のコードレートは１/３である。小さいベースグラフには４２x５２の列があり、最低のコードレートは１/５である。大きいベースグラフとは異なり、小さいベースグラフは、デコードの並列度を高め、デコードの遅延を減らすために使用される。３ＧＰＰの現在の結論は次のとおりである。情報ビットがＫ>６４０を満たす場合、ベースグラフの最初の１０列は情報ビットに対応する。情報ビットが５６０<Ｋ<＝６４０を満たす場合、ベースグラフの最初の９列は情報ビットに対応する。情報ビットが１９２<Ｋ<＝５６０を満たす場合、ベースグラフの最初の８列は情報ビットに対応する。情報ビットが４０<Ｋ<=１９２を満たす場合、ベースグラフの最初の６列は情報ビットに対応する。
５Ｇ ＬＤＰＣ設計において、２つの固定ベースグラフが４０～８４４８の情報ビット長をサポートすることを可能にするために、ベースグラフの各「１」に対応するサブ循環マトリックスを、異なるサイズのサブ循環マトリックスに拡張する方法が使用される。つまり、サブ循環マトリックスのサイズＺは異なる値をサポートできる。３ＧＰＰでサポートする必要があるサブ循環マトリックスの次元はＺ＝ａ×２ｊで、その値は具体的には図６に示すとおりである。図６に示すテーブル内の各Ｚは、ＬＤＰＣの１つのチェックマトリックスに対応する。図からわかるように、５Ｇ ＬＤＰＣコードの設計では多くのチェックマトリックスを設計する必要がある。循環係数マトリックスが各Ｚに対して設計されている場合、保存するのは難しく、作業負荷は膨大である。したがって、ＬＤＰＣコードの循環係数を設計する適切な方法（ＬＤＰＣコードは、さまざまなコードレートとさまざまな情報ビット長をサポートし、保存の複雑さは低い）を見つけることは非常に困難である。方法は、複数のＺに対して同じ循環係数を使用することであるが、多くの場合、優れた性能を得るのは困難である。また、循環係数設計は、５Ｇ ＬＤＰＣコードの設計に大きな課題をもたらす。
以下、本出願の実施形態によるＬＤＰＣエンコーディング方法を詳細に説明する。
本出願の実施形態によるＬＤＰＣエンコーディング方法は、以下のステップを備える。
ステップ（１）：密度に基づいて進化したＰ－ＥＸＩＴチャートのデコーディング閾値（コード長が無限の場合の最小デコーディング閾値、すなわち、必要な最低ＳＮＲ値）を測定度とし、実際のシミュレーションパフォーマンスと組み合わせてベースグラフを決定する。
ステップ（２）：循環係数指数マトリックスを構築する。前記循環係数の各値は１つのサブマトリックスの循環係数を表し、上記のＰｉの係数ｉは指数位置にあるため、ここでのマトリックスは循環係数指数マトリックスと呼ばれ、指数マトリックス（ｅｘｐｏｎｅｎｔ ｍａｔｒｉｘ）とも呼ばれる。当該ステップ（２）には、具体的には第１のステップから第４のステップが含まれる。
第１のステップ：サポートされるサブ循環マトリックスの次元Ｚの集合を複数のサブ集合に分割する。

Figure 0007091375000017
 を例にとると、複数のサブ集合は次のいずれか方式で決定できる。
第１の方式：ａに従って分類する。たとえば、ａ＝２の場合、

Figure 0007091375000018
 はサブ集合なので、Ｚは８つのサブ集合に分割される。当該８つのサブ集合は実際に図６における８列のそれぞれに対応する。つまり、最初のサブ集合は図６のａ＝２の場合の対応する最初の列の値である。このように類推することができる。
第２の方式：ｊに従って分類する。ｊの各値について、

Figure 0007091375000019
 がサブ集合を構成する。ｊは８個の値を持っているため、ｊも８個のサブ集合に対応する。たとえば、ｊ＝０の場合、図６の最初の行の８個の値に対応する。このように類推することができる。
第３の方式Ｚのサイズに従って分類する。ここで、Ｋｂ * Ｚは情報ビットの長さである。ここで、Ｋｂはベースグラフの情報ビットの列の数であり、情報ビットの数Ｋとは異なり、大きいベースグラフの場合はｋｂ＝２２、小さいベースグラフの場合はｋｂ＝１０であるため、Ｚはサイズによって分類される。これは、情報ビット長Ｋのサイズに従って分類するのと自然に同等である。例：[２:１:１５], [１６:２:３０], [３２:４:６４], [７２:８:１２８], [１４４:１６:１９２], [２０８:１６: ２５６], [２８８: ３２:３２０], [３５２:３２:３８４]。そのような分類方法は、実際には情報ビット長に従ってセグメント化することである。情報ビット長Ｋは、ビットを単位とし、Ｋ/ｋｂ＝Ｚの推定値である。セグメント化する場合、１つの例は２の整数乗に従う。Ｚが小さいほどセグメントは密になり、Ｚが大きいほどセグメントは疎になる。
第２のステップ：例えば、代数をランダムと結合する方法を使用することにより、各サブ集合の循環係数指数マトリックスを生成する。ここで、ランダムな方法は、例えば指数マトリックスをランダムに生成し、その後の方法で最適なものを選択することである。代数法は、たとえば、最初に大きな指数マトリックスを構築し、次にランダムなｎｍａｓｋｅｄ ｍａｔｒｉｘを使用して指数マトリックスを取得することができる。したがって、８つのサブ集合には８つの循環係数指数マトリックスが完全に必要である。
第３のステップ：上記の８つのサブ集合（各集合は循環係数指数マトリックスに対応する）の各Ｚならびに一部の集合外のＺ要素について第２のステップで決定された循環係数指数マトリックスに従って、各Ｚに対応する循環係数をさらに決定する。本出願の実施形態では、集合外のＺ要素が集合内の要素に加えて考慮されるので、当該係数指数マトリックスはより良い適用性を有する。まず、集合内のＺ要素の間隔が大きいことが多いため、１ビットの粒度を実現できない。集合外のＺ要素が循環係数設計に参与することにより、異なるＺ性能に対する係数指数マトリックスの堅牢性が向上する可能性がある。別の利点として、異なる集合に対して、同じ係数指数マトリックスを構成できるため、保存の量とハードウェア設計の複雑さがさらに低下する。ここで、各サブ集合は１つの指数マトリックスを生成する。これは、サブ集合内の最大Ｚに従って実際に生成されるが、サブ集合内の各特定Ｚの係数は、この最大Ｚによって生成される指数マトリックスの関数である。サブ集合内のすべてのＺの循環係数の性能が優れていないと、このサブ集合に対応する指数マトリックスが有用ではないことが、循環係数の設計に肝心な点である。循環係数指数マトリックスに従って、各Ｚに対応する循環係数を決定する方法の例は次のとおりである。循環係数 Ｐｉ,ｊ は、次の関数を使用して計算できる。

Figure 0007091375000020
ここで、Ｖｉ,ｊは、係数指数マトリックスの（ｉ、ｊ）番目の要素に対応する循環係数であり、関数ｆは次のように定義される。

Figure 0007091375000021
第４のステップ：各サブ集合のすべてのＺについて、例えば、リング分布とコードワードの最小距離推定値を基本的な測定度として、第２のステップで決定された集合レベルの循環係数指数マトリックスの品質を判定する。リング数と最小距離が大きいほど、コードワードの性能がよい。集合レベルでの循環係数指数マトリックスの性能が悪い場合、第２のステップに戻る。ここで、前記リング分布はリング長の分布である。たとえば、長方形のリング長は４であり、大きい方が良いである。リングが形成されないという事実は、グラフが閉じられていないことを意味する。これは、グラフ理論ではツリーと呼ばれる。最小距離は、２つのコードワード間の最小差であり、差が小さいと区別が不安定になるため、コードワードの性能が低下する。したがって、エンコーディングされたコードワードの性能は、最小距離が大きい場合にのみ良好であるため、検索された指数マトリックスが優れていることを意味し、そうでない場合は指数マトリックスを使用しないことを意味する。
ステップ（３）：ステップ（２）で決定された循環係数指数マトリックスに従って、各循環係数を対応するサブ循環マトリックスとして拡張し、最終的にＬＤＰＣコードのチェックマトリックスＨを取得する。
例えば、マトリックスＨは、４２行５２列のサブ循環マトリックスで構成である。各サブ循環マトリックスはベースグラフを取得するために「０」または「１」に置き換えられ、各ベースグラフの各要素「１」はサブサイクルマトリックスに置き換えられてマトリックスＨを取得する。各サブマトリックスの係数は、ベースグラフの「１」を置き換えるサブ循環マトリックスを選択することにより、設定される。すべての循環係数を１つのマトリックスに配置して、循環係数指数マトリックスを取得する。
ステップ（４）：チェックマトリックスＨを使用してＬＤＰＣコード化を完了する。ここで、循環係数およびＺが既知である場合、各サブ循環マトリックスが直接得られ、それによりマトリックスＨ全体が得られる。
例示するために、特定の実施形態を以下に示す。
５Ｇ ＬＤＰＣ設計によって使用されるベースグラフ＃２は、４２行および５２列を有し、現在決定されたベースグラフは、図７に示されるとおりである。４２行はチェックノードに対応し、５２列は変数ノードに対応する。上記のベースグラフの情報ビットＫｂが１０未満、たとえばＫｂ＝９の場合、ベースグラフの１０番目の列は直接削除される。ｋｂ＝６の場合、ベースグラフの７、８、９、１０列目が削除され、行は変更されない。
図７に示されるベースグラフによれば、図６に示される循環マトリックスのサイズＺの集合は、ａに従って分類され、すなわち、図６の列ごとに分割される。ａには８つの異なる値があり、それに応じて８つの異なるＺ集合が取得される。たとえば、ａ＝２に対応するＺ集合はＳｅｔ１＝{２、４、８、１６、３２、６４、１２８、２５６}であり、ａ＝３に対応するＺ集合はＳｅｔ２＝{３、６、１２、 ２４、４８、９６、１９２、３８４}、ａ＝５に対応するＺ集合はＳｅｔ３＝{５、１０、２０、４０、８０、１６０、３２０}、ａ＝７に対応するＺ集合はＳｅｔ４＝{７、 １４、２８、５６、１１２、２２４}、ａ＝９に対応するＺ集合はＳｅｔ５＝{９、１８、３６、７２、１４４、２８８}、ａ＝１１に対応するＺ集合はＳｅｔ６＝{１１、 ２２、４４、８８、１７６、３５２}、ａ＝１３に対応するＺ集合はＳｅｔ７＝{１３、２６、５２、１０４、２０８}であり、ａ＝１５に対応するＺ集合はＳｅｔ８＝{１５、３０ 、６０、１２０、２４０}である。
各Ｚ集合について、集合レベルの６つの循環係数指数マトリックスＰＣＭｉ（ｉ ＝ １、２、３、．．．６）が、Ｓｅｔｉ（ｉ＝１、２、３、．．．６）にそれぞれ対応する循環係数指数マトリックスであることは、上記ステップ（２）で説明された方法によって決定される。ここで、ａ＝２の場合、集合Ｓｅｔ１に対応する循環係数指数マトリックスＰＣＭ１は、具体的には図８に示すようになる。ａ＝３の場合、集合Ｓｅｔ２に対応する循環係数指数マトリックスＰＣＭ２は具体的には図９のようになる。図９に示すマトリックスは５Ｇ標準のチェックマトリックスであり、詳細は関連ドキュメントを参照できる。ａ＝５の場合、集合Ｓｅｔ３に対応する循環係数指数マトリックスＰＣＭ３は、具体的には図１０のようになる。ａ＝７の場合、集合Ｓｅｔ４に対応する循環係数指数マトリックスＰＣＭ４は、具体的には図１１のようになる。ａ＝９の場合、集合Ｓｅｔ５に対応する循環係数指数マトリックスＰＣＭ５は、具体的には図１２のようになる。ａ＝１１の場合、集合Ｓｅｔ６に対応する循環係数指数マトリックスＰＣＭ６は、具体的には図１３のようになる。
ステップ（２）で説明したように、循環係数指数マトリックスが集合に対して設計されるとき、マトリックスは集合内の係数だけでなく集合外の係数にも応じて最適化される。集合２すなわちＳｅｔ２（ａ＝３）に対応するＰＣＭ２を例に取ると、Ｓｅｔ１（ａ＝２）の一部のＺが設計で考慮されるため、Ｓｅｔ１（ａ＝２）の一部のＺがＳｅｔ２（ａ＝３）のＰＣＭ２マトリックスを使用する場合も優れた性能を発揮する。Ｓｅｔ１（ａ＝２）でＺ＝１２８の例では、コードレートは１/５で、ＰＣＭ２に対応するチェックマトリックスが使用され、そのｇｉｒｔｈの分布は図１４のようになり、６と８リングであるために、性能は優れている。
図８～図１３に示されるベースグラフに従ってＬＤＰＣ性能を設計する例は、図１５に示されるとおりであり、見られるように、ベースグラフに対応するＬＤＰＣコード性能は、本出願の実施形態においてより良好である。
以下のことは特に指摘する必要がある：
本出願の実施形態では、さらに、
前記循環係数指数マトリックスを更新し、
更新された循環係数指数マトリックスを使用して、前記サブ循環マトリックスを更新する。
選択的に、前記更新は、少なくともマトリックス要素の行および列の置換を含む。
本出願の実施形態では、行および列の置換は、設計されたチェックマトリックスＨに対してさらに実行することができ、行および列の置換は、通常の行と列の置換に加え、行および列内の要素の一部に対して実行される置換を含む。図５のマトリックスＢで示される二重対角マトリックスとマトリックスＥで示される下三角構造を例にとると、行と列の置換が実行されるとき、二重対角と下三角構造は変化しないままであり、行と列の他の要素は置換される。係数指数マトリックスの観点から、このような置換は、指数マトリックスの異なる行と列の間の交換、または指数の行で表される行サブ循環マトリックス内の行または列の交換である。たとえば、サブ循環マトリックスの最初の行はサブ循環マトリックスの最後の行として並べ替えられるため、指数マトリックスの数値に反映すると、元の係数値に特定の数値を加えたものになる。
要約すると、図１６を参照すると、本出願の実施形態によるエンコーディング方法は、以下のステップを備える。
Ｓ１０１において、低密度パリティチェックコード（ＬＤＰＣ）マトリックスのベースグラフ（ｂａｓｅ ｇｒａｐｈ）を決定し、循環係数指数マトリックスを構築する。
Ｓ１０２において、前記循環係数指数マトリックスに従って、サブ循環マトリックスを決定する。
Ｓ１０３において、前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、ＬＤＰＣエンコーディングを実行する。
当該方法によれば、低密度パリティチェックコード（ＬＤＰＣ）マトリックスのベースグラフ（ｂａｓｅ ｇｒａｐｈ）を決定し、循環係数指数マトリックスを構築し、前記循環係数指数マトリックスに従って、サブ循環マトリックスを決定し、前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、ＬＤＰＣエンコーディングを実行することにより、ＬＤＰＣエンコーディング性能を向上し、５Ｇシステムに適用できるようにする。
選択的に、前記循環係数指数マトリックスを構築することは、具体的には、
サポートされるサブ循環マトリックスの次元Ｚの集合を複数のサブ集合に分割する第１のステップと、
各前記サブ集合に対し、循環係数指数マトリックスを生成する第２のステップと、
前記循環係数指数マトリックスに従って、複数のサブ集合のＺに対応する循環係数を決定する第３のステップと、
決定された循環係数指数マトリックスの性能各Ｚについて予め設定された条件を満たすかどうかを検出し、「はい」であれば、終了し、「いいえ」であれば、第２のステップを再実行する第４のステップと、を備える。
選択的に、

Figure 0007091375000022
 であり、前記第１のステップが以下の方式の１つで実行され、
第１の方式：ａの値に従ってＺを８つのサブ集合に分割する。
第２の方式：ｊの値に従ってＺを８つのサブ集合に分割する。
第３の方式：情報ビットの長さに従ってＺを８つのサブ集合に分割する。
選択的に、前記第３のステップは、具体的には、以下の式により各Ｚに対応する循環係数Ｐｉ,ｊを決定し、

Figure 0007091375000023
ここで、Ｖｉ,ｊは、循環係数指数マトリックスの（ｉ、ｊ）番目の要素に対応する循環係数である。
選択的に、前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、ＬＤＰＣエンコーディングを実行することは、具体的には、
前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、チェックマトリックスを決定し、
前記チェックマトリックスを使用して、ＬＤＰＣエンコーディングを実行する。
選択的に、チェックマトリックスを決定した後、当該方法では、さらに、チェックマトリックスに対して行および列の置換を実行し、
前記チェックマトリックスを使用して、ＬＤＰＣエンコーディングを実行することは、具体的には、行および列の置換後のチェックマトリックスを使用して、ＬＤＰＣエンコーディングを実行する。
選択的に、前記チェックマトリックスに対して行および列の置換を実行することは、具体的には、チェックマトリックスの行および/または列要素の一部を更新し、および/または、チェックマトリックスの行および/または列要素のすべてを更新する。
上述の方法に対応し、図１７を参照すると、本出願の実施形態によるエンコーディング装置は、
低密度パリティチェックコード（ＬＤＰＣ）マトリックスのベースグラフ（ｂａｓｅ ｇｒａｐｈ）を決定し、循環係数指数マトリックスを構築するように構成された第１のユニット１１と、
前記循環係数指数マトリックスに従って、サブ循環マトリックスを決定するように構成された第２のユニット１２と、
前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、ＬＤＰＣエンコーディングを実行するように構成された第３のユニット１３と、を備える。
選択的に、前記第１のユニットが循環係数指数マトリックスを構造することは、具体的には、
サポートされるサブ循環マトリックスの次元Ｚの集合を複数のサブ集合に分割する第１のステップと、
各前記サブ集合に対し、循環係数指数マトリックスを生成する第２のステップと、
前記循環係数指数マトリックスに従って、複数のサブ集合のＺに対応する循環係数を決定する第３のステップと、
決定された循環係数指数マトリックスの性能各Ｚについて予め設定された条件を満たすかどうかを検出し、「はい」であれば、終了し、「いいえ」であれば、第２のステップを再実行する第４のステップとを備える。
選択的に、

Figure 0007091375000024
 であり、前記第１のユニットは、以下方式の１つで前記第１のステップを実行し、
第１の方式：ａの値に従ってＺを８つのサブ集合に分割する。
第２の方式：ｊの値に従ってＺを８つのサブ集合に分割する。
第３の方式：情報ビットの長さに従ってＺを８つのサブ集合に分割する。
選択的に、前記第３のステップは、具体的には、以下の式により各Ｚに対応する循環係数Ｐｉ,ｊを決定し、

Figure 0007091375000025
ここで、Ｖｉ,ｊは、循環係数指数マトリックスの（ｉ、ｊ）番目の要素に対応する循環係数である。
選択的に、前記第３のユニットは、具体的には、
前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、チェックマトリックスを決定し、
前記チェックマトリックスを使用して、ＬＤＰＣエンコーディングを実行する。
選択的に、前記第３のユニットは、さらに、チェックマトリックスを決定した後、チェックマトリックスに対して行および列の置換を実行し、
前記第３のユニットは、前記チェックマトリックスを使用して、ＬＤＰＣエンコーディングを実行することは、具体的には、行および列の置換後のチェックマトリックスを使用して、ＬＤＰＣエンコーディングを実行する。
選択的に、前記第３のユニットは、前記チェックマトリックスに対して行および列の置換を実行することは、具体的には、
チェックマトリックスの行および/または列要素の一部を更新し、および/または、チェックマトリックスの行および/または列要素のすべてを更新する。
本出願の実施形態による他のエンコーディング装置は、メモリと、プロセッサとを備える。ここで、前記メモリはプログラム命令を格納し、前記プロセッサは、前記メモリに格納されたプログラム命令を読み出して、取得されたプログラムに従って、上述のいずれの方法を実行する。
たとえば、図１８を参照すると、本出願の実施形態による他のエンコーディング装置において、プロセッサ５００は、メモリ５２０に格納されたプログラムを読み出して、
低密度パリティチェックコード（ＬＤＰＣ）マトリックスのベースグラフ（ｂａｓｅ ｇｒａｐｈ）を決定し、循環係数指数マトリックスを構築し、
前記循環係数指数マトリックスに従って、サブ循環マトリックスを決定し、
前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、ＬＤＰＣエンコーディングを実行する。
選択的に、前記プロセッサ５００が循環係数指数マトリックスを構築することは、具体的には、
サポートされるサブ循環マトリックスの次元Ｚの集合を複数のサブ集合に分割する第１のステップと、
各前記サブ集合に対し、循環係数指数マトリックスを生成する第２のステップと、
前記循環係数指数マトリックスに従って、複数のサブ集合のＺに対応する循環係数を決定する第３のステップと、
決定された循環係数指数マトリックスの性能各Ｚについて予め設定された条件を満たすかどうかを検出し、「はい」であれば、終了し、「いいえ」であれば、第２のステップを再実行する第４のステップと、を備える。
選択的に、

Figure 0007091375000026
 であり、前記プロセッサ５００は、下記方式の１つで前記第１のステップを実行する。
第１の方式：ａの値に従ってＺを８つのサブ集合に分割する。
第２の方式：ｊの値に従ってＺを８つのサブ集合に分割する。
第３の方式：情報ビットの長さに従ってＺを８つのサブ集合に分割する。
選択的に、前記第３のステップは、具体的には、以下の式により各Ｚに対応する循環係数Ｐｉ,ｊを決定し、

Figure 0007091375000027
ここで、Ｖｉ,ｊは、循環係数指数マトリックスの（ｉ、ｊ）番目の要素に対応する循環係数である。
選択的に、前記プロセッサ５００前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、ＬＤＰＣエンコーディングを実行することは、具体的には、
前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、チェックマトリックスを決定し、
前記チェックマトリックスを使用して、ＬＤＰＣエンコーディングを実行する。
選択的に、前記プロセッサ５００は、さらに、チェックマトリックスを決定した後、チェックマトリックスに対して行および列の置換を実行する。
前記プロセッサ５００は、前記チェックマトリックスを使用して、ＬＤＰＣエンコーディングを実行することは、具体的には、行および列の置換後のチェックマトリックスを使用して、ＬＤＰＣエンコーディングを実行する。
選択的に、前記プロセッサ５００は、前記チェックマトリックスに対して行および列の置換を実行することは、具体的には、チェックマトリックスの行および/または列要素の一部を更新し、および/または、チェックマトリックスの行および/または列要素のすべてを更新する。
送受信機５１０は、プロセッサ５００の制御の下でデータを送受信する。
ここで、図１８において、バスアーキテクチャは、いずれ数の相互接続するバス及びブリッジを備える。具体的に、プロセッサ５００が代表となる１つまたは複数のプロセッサ及びメモリ５２０が代表となるメモリの多様な回路により接続される。バスアーキテクチャは、外部設備、電圧レギュレーター及び電力管理回路等の他の回路を接続することもできる。これらは、当該分野の周知技術であるため、本発明において、詳細に説明しない。バスインターフェースはインターフェースを提供する。送受信機５１０は、複数の部品であることができ、即ち、送信機及び受信機を備え、伝送媒体を介して他の装置と通信するユニットを提供する。プロセッサ５００は、バスアーキテクチャ及び通常の処理を管理し、メモリ５２０は、プロセッサ５００が動作する際に利用するデータを記憶することができる。
プロセッサ５００は、中央処理装置（ＣＰＵ）、特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ，ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ，ＦＰＧＡ）または複合プログラマブルロジックデバイス（ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ，ＣＰＬＤ）とすることが出きる。
本出願の実施形態によるエンコーディング装置は、具体的にはデスクトップコンピュータ、ポータブルコンピュータ、スマートフォン、タブレットコンピュータ、携帯情報端末（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ，ＰＤＡ）などであり得るコンピューティングデバイスとみなすこともできる。当該コンピューティングデバイスは、中央処理装置（Ｃｅｎｔｅｒ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ ，ＣＰＵ）、メモリ、入力/出力デバイスなどを含むことができる。入力装置は、キーボード、マウス、タッチスクリーンなどを含むことができ、出力装置は、液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ，ＬＣＤ）、陰極線管（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ，ＣＲＴ）などの表示装置を含むことができる。
メモリは、読み取り専用メモリ（ＲＯＭ）およびランダムアクセスメモリ（ＲＡＭ）を含むことができ、メモリに格納されたプログラム命令およびデータをプロセッサに提供することができる。本出願の実施形態では、メモリは、エンコーディング方法のプログラムを格納するように構成することができる。
プロセッサは、メモリに格納されたプログラム命令を呼び出し、取得されたプログラム命令に従って上述のエンコーディング方法を実行するように構成される。
本出願の実施形態によるコンピュータ記憶媒体は、上述のコンピューティングデバイスによって使用されるコンピュータプログラム命令を格納するように構成され、コンピュータプログラム命令は、上述のエンコーディング方法を実行するためのプログラムを含む。
前記コンピュータ記憶媒体は、磁気メモリ（例えば、フロッピーディスク、ハードディスク、磁気テープ、磁気光学ディスク（ＭＯ）など）、光学メモリ（ＣＤ、ＤＶＤ、ＢＤ、ＨＶＤなど）、半導体メモリ（ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、不揮発性メモリ（ＮＡＮＤ ＦＬＡＳＨ）、ソリッドステートディスク（ＳＳＤ））などを含むがこれらに限定されない、コンピュータにアクセス可能な任意の利用可能な媒体またはデータ記憶装置であり得る。
本分野の技術者として、本発明の実施形態が、方法、システム或いはコンピュータプログラム製品を提供できるため、本発明は完全なハードウェア実施形態、完全なソフトウェア実施形態、またはソフトウェアとハードウェアの両方を結合した実施形態を採用できることがわかるはずである。さらに、本発明は、一つ或いは複数のコンピュータプログラム製品の形式を採用できる。当該製品はコンピュータ使用可能なプログラムコードを含むコンピュータ使用可能な記憶媒体（ディスク記憶装置、光学記憶装置等を含むがそれとは限らない）において実施する。
以上は本発明の実施形態の方法、装置（システム）、およびコンピュータプログラム製品のフロー図および／またはブロック図によって、本発明を記述した。理解すべきことは、コンピュータプログラム命令によって、フロー図および／またはブロック図における各フローおよび／またはブロックと、フロー図および／またはブロック図におけるフローおよび／またはブロックの結合を実現できる。プロセッサはこれらのコンピュータプログラム命令を、汎用コンピュータ、専用コンピュータ、組込み式処理装置、或いは他のプログラム可能なデータ処理装置設備の処理装置器に提供でき、コンピュータ或いは他のプログラム可能なデータ処理装置のプロセッサは、これらのコンピュータプログラム命令を実行し、フロー図における一つ或いは複数のフローおよび／またはブロック図における一つ或いは複数のブロックに指定する機能を実現する。
これらのコンピュータプログラム命令は、又、コンピュータ或いは他のプログラム可能なデータ処理装置を特定方式で動作させるコンピュータ読取記憶装置に記憶できる。これによって、命令を含む装置は当該コンピュータ読取記憶装置内の命令を実行でき、フロー図における一つ或いは複数のフローおよび／またはブロック図における一つ或いは複数のブロックに指定する機能を実現する。
これらコンピュータプログラム命令はさらに、コンピュータ或いは他のプログラム可能なデータ処理装置設備に実装もできる。コンピュータプログラム命令が実装されたコンピュータ或いは他のプログラム可能設備は、一連の操作ステップを実行することによって、関連の処理を実現し、コンピュータ或いは他のプログラム可能な設備において実行される命令によって、フロー図における一つ或いは複数のフローおよび／またはブロック図における一つ或いは複数のブロックに指定する機能を実現する。
無論、当業者によって、上述した実施形態に記述された技術的な解決手段を改造し、或いはその中の一部の技術要素を置換することもできる。そのような、改造と置換は本発明の各実施形態の技術の範囲から逸脱するとは見なされない。そのような改造と置換は、すべて本発明の請求の範囲に属する。
11 第１のユニット
12 第２のユニット
13 第３のユニット
500 プロセッサ
510 送受信機
520 メモリ

Claims (8)

  1. 低密度パリティチェックコード（ＬＤＰＣ）マトリックスのベースグラフ（ｂａｓｅ ｇｒａｐｈ）を決定し、循環係数指数マトリックスを構築するステップと、
    前記循環係数指数マトリックスに従って、サブ循環マトリックスを決定するステップと、
    前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、ＬＤＰＣエンコーディングを実行するステップと、を備え、
    前記循環係数指数マトリックスを構築するステップは、
    サポートされるサブ循環マトリックスの次元Ｚの集合を複数のサブ集合に分割する第１のステップと、
    各前記サブ集合に対し、循環係数指数マトリックスを生成する第２のステップと、
    前記循環係数指数マトリックスに従って、複数のサブ集合のＺに対応する循環係数を決定する第３のステップとを備え、
    Ｚ＝ａ×２ｊであり、前記第１のステップがａの値に従ってＺを複数のサブ集合に分割する第１の方式で実行され、ここで、
    Figure 0007091375000028
     であり、
    前記第３のステップは、以下の式により各Ｚに対応する循環係数Ｐ ｉ,ｊ を決定し、
    Figure 0007091375000029
     ここで、Ｖ ｉ,ｊ は、循環係数指数マトリックスの（ｉ、ｊ）番目の要素に対応する循環係数であり、
    前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示され、
    Figure 0007091375000030
     または、
    前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示され、
    Figure 0007091375000031
     または、
    前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示され、
    Figure 0007091375000032
     または、
    前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示され、
    Figure 0007091375000033
     または、
    前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示され、
    Figure 0007091375000034
     または、
    前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示されることを特徴とするエンコーディング方法。
    Figure 0007091375000035
  2. 前記循環係数指数マトリックスを更新し、
    更新された循環係数指数マトリックスを使用して、前記サブ循環マトリックスを更新することを特徴とする請求項１に記載のエンコーディング方法。
  3. 前記更新は、少なくともマトリックス要素の行および列の置換を含むことを特徴とする請求項２に記載のエンコーディング方法。
  4. 前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、ＬＤＰＣエンコーディングを実行する場合、
    前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、チェックマトリックスを決定し、
    前記チェックマトリックスを使用して、ＬＤＰＣエンコーディングを実行することを特徴とする請求項１に記載のエンコーディング方法。
  5. チェックマトリックスを決定した後、チェックマトリックスに対して行および列の置換を実行し、
    前記チェックマトリックスを使用して、ＬＤＰＣエンコーディングを実行する場合、行および列の置換後のチェックマトリックスを使用して、ＬＤＰＣエンコーディングを実行することを特徴とする請求項４に記載のエンコーディング方法。
  6. 前記チェックマトリックスに対して行および列の置換を実行する場合、
    チェックマトリックスの行および/または列要素の一部を更新し、チェックマトリックスの行および/または列要素のすべてを更新することを特徴とする請求項５に記載のエンコーディング方法。
  7. 低密度パリティチェックコード（ＬＤＰＣ）マトリックスのベースグラフ（ｂａｓｅ ｇｒａｐｈ）を決定し、循環係数指数マトリックスを構築するように構成された第１のユニットと、
    前記循環係数指数マトリックスに従って、サブ循環マトリックスを決定するように構成された第２のユニットと、
    前記サブ循環マトリックスおよび前記ｂａｓｅ ｇｒａｐｈに従って、ＬＤＰＣエンコーディングを実行するように構成された第３のユニットと、を備え、
    前記循環係数指数マトリックスを構築することは、
    サポートされるサブ循環マトリックスの次元Ｚの集合を複数のサブ集合に分割する第１のステップと、
    各前記サブ集合に対し、循環係数指数マトリックスを生成する第２のステップと、
    前記循環係数指数マトリックスに従って、複数のサブ集合のＺに対応する循環係数を決定する第３のステップとを備え、
    Ｚ＝ａ×２ｊであり、前記第１のステップが、ａの値に従ってＺを複数のサブ集合に分割する第１の方式で実行され、ここで、
    Figure 0007091375000036
     であり、
    前記第３のステップは、以下の式により各Ｚに対応する循環係数Ｐ ｉ,ｊ を決定し、
    Figure 0007091375000037
     ここで、Ｖ ｉ,ｊ は、循環係数指数マトリックスの（ｉ、ｊ）番目の要素に対応する循環係数であり、
    前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示され、
    Figure 0007091375000038
     または、
    前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示され、
    Figure 0007091375000039
     または、
    前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示され、
    Figure 0007091375000040
     または、
    前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示され、
    Figure 0007091375000041
     または、
    前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示され、
    Figure 0007091375000042
     または、
    前記第１の方式が採用されるとき、決定された循環係数指数マトリックスが以下の表によって示されることを特徴とするエンコーディング方法。
    Figure 0007091375000043
  8. 請求項１から請求項６のいずれか一項に記載の方法をコンピュータに実行させるように構成されたコンピュータ実行可能命令を記憶することを特徴とするコンピュータ記憶媒体。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11784663B2 (en) 2019-07-16 2023-10-10 Lg Electronics Inc. Method and apparatus for performing encoding on basis of parity check matrix of low density parity check code generated from protograph in wireless communication system
CN110611510B (zh) * 2019-09-17 2021-03-23 天地信息网络研究院(安徽)有限公司 一种二元ldpc短码构造方法及其构造装置、终端、存储介质
WO2021168763A1 (en) * 2020-02-28 2021-09-02 Qualcomm Incorporated Base graph selection for multi-slot shared channel

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010279013A (ja) 2008-10-17 2010-12-09 Intel Corp Ｌｄｐｃ符号の符号化

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006039801A1 (en) 2004-10-12 2006-04-20 Nortel Networks Limited System and method for low density parity check encoding of data
CN101192833B (zh) * 2006-11-28 2011-12-07 华为技术有限公司 一种低密度校验码ldpc并行编码的装置及方法
US8433984B2 (en) 2007-01-24 2013-04-30 Qualcomm Incorporated LDPC encoding and decoding of packets of variable sizes
CN101686061A (zh) * 2008-09-27 2010-03-31 松下电器产业株式会社 构造低密度奇偶校验码的方法及发送/接收装置和***
US8433972B2 (en) * 2009-04-06 2013-04-30 Nec Laboratories America, Inc. Systems and methods for constructing the base matrix of quasi-cyclic low-density parity-check codes
WO2012159304A1 (zh) * 2011-06-28 2012-11-29 华为技术有限公司 低密度奇偶校验码的编码方法和装置
US10484010B2 (en) * 2016-12-20 2019-11-19 Samsung Electronics Co., Ltd. Apparatus and method for channel encoding/decoding in communication or broadcasting system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010279013A (ja) 2008-10-17 2010-12-09 Intel Corp Ｌｄｐｃ符号の符号化

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
CATT，LDPC Design for eMBB data channel，3GPP TSG RAN WG1 #88b R1-1704590，2017年03月25日
Samsung，CR on LDPC code [38.802]，3GPP TSG RAN WG1 #89 R1-1709721，2017年05月19日

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