JP7086321B2 - Frequency analyzer, frequency analysis method, control circuit and storage medium - Google Patents
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Description
本開示は、周波数解析を行う周波数解析装置、周波数解析方法、制御回路および記憶媒体に関する。 The present disclosure relates to a frequency analysis device for performing frequency analysis, a frequency analysis method, a control circuit, and a storage medium.
従来、広帯域な周波数スペクトルから通信等に利用されている周波数帯を識別する方法として、例えば、適当な閾値を設定し、スペクトルから閾値を超える電力レベルの周波数を探索する技術が用いられている(例えば特許文献1)。 Conventionally, as a method of identifying a frequency band used for communication or the like from a wide band frequency spectrum, for example, a technique of setting an appropriate threshold value and searching for a frequency having a power level exceeding the threshold value from the spectrum has been used (). For example, Patent Document 1).
特許文献1に記載のような閾値判定を用いて目的の周波数を探索する場合、精度よく探索を行うためには閾値の設定を適切に行う必要がある。しかしながら、移動体のように受信電力レベルが変動する環境では適切な閾値を設定することが難しい。また、移動体では通信で使用する周波数が変更となる場合があり、リアルタイムに探索を行う必要がある。ここで、目的の周波数を閾値判定により探索するのではなく、単純に、取得した周波数スペクトル全体を受信電力レベルに基づいてソートし、受信電力レベルが高い周波数帯を探索結果とする方法が考えられる。この方法の場合、上記のような、適切に閾値を設定することが難しいという課題は存在しない。しかしながら、一般にソート処理は計算コストが高く、対象となるスペクトルが広帯域かつスペクトルをリアルタイムにソートして解析する必要がある場合、回路規模の増大が課題となる。
When searching for a target frequency using the threshold value determination as described in
本開示は、上記に鑑みてなされたものであって、周波数解析およびソート処理を同時に行う回路の小型化を実現する周波数解析装置を得ることを目的とする。 The present disclosure has been made in view of the above, and an object of the present invention is to obtain a frequency analysis device that realizes miniaturization of a circuit that simultaneously performs frequency analysis and sorting processing.
上述した課題を解決し、目的を達成するために、本開示は、バタフライ演算回路およびバタフライ演算回路の前後に設けられた遅延バッファを用いて高速フーリエ変換を行うとともに、高速フーリエ変換を実行して得られるデータのソーティング処理を行う周波数解析装置であって、高速フーリエ変換で遅延バッファが使用されないタイミングのときに遅延バッファを使用してソーティング処理を行う。 In order to solve the above-mentioned problems and achieve the object, the present disclosure performs a fast Fourier transform using a butterfly arithmetic circuit and delay buffers provided before and after the butterfly arithmetic circuit, and also executes a fast Fourier transform. It is a frequency analyzer that performs sorting processing of the obtained data, and performs sorting processing using the delay buffer at the timing when the delay buffer is not used in the fast Fourier transform.
本開示にかかる周波数解析装置は、周波数解析およびソート処理を同時に行う回路を小型化できる、という効果を奏する。 The frequency analysis device according to the present disclosure has an effect that a circuit that simultaneously performs frequency analysis and sorting processing can be miniaturized.
以下に、本開示の実施の形態にかかる周波数解析装置、周波数解析方法、制御回路および記憶媒体を図面に基づいて詳細に説明する。 Hereinafter, the frequency analysis device, the frequency analysis method, the control circuit, and the storage medium according to the embodiment of the present disclosure will be described in detail with reference to the drawings.
実施の形態1.
図1は、実施の形態1にかかる周波数解析装置が前提とする回路のハードウェア構成を示す図である。具体的には、図1は、FFT(Fast Fourier Transform)ポイント数をN=8とした場合におけるMDC(Multi-path Delay Commutator)型FFTを行う周波数解析装置のハードウェア構成を示したものである。
FIG. 1 is a diagram showing a hardware configuration of a circuit premised on the frequency analysis device according to the first embodiment. Specifically, FIG. 1 shows the hardware configuration of a frequency analysis device that performs an MDC (Multi-path Delay Commutator) type FFT when the number of FFT (Fast Fourier Transform) points is N = 8. ..
図1に示す周波数解析装置100は、遅延バッファ11~15と、バタフライ演算回路21および22と、スイッチ回路31および32と、乗算器41および42と、制御部10とを備える。周波数解析装置100は、3つのステージ、すなわち、FFTステージ(stage)#1、FFTステージ#2およびFFTステージ#3で構成される。The
ここで、遅延バッファ11~15のそれぞれに記載された“z-N/x”(x=2,4,8)は、それぞれが入力信号に与える遅延量をサンプル数で表している。本実施の形態ではN=8であるため、例えば、“z-N/2”と記載された遅延バッファ11は、入力信号に4サンプル時間の遅延を与える。Here, "z -N / x " (x = 2, 4, 8) described in each of the
なお、バタフライ演算回路21および22は同一構成であり、同じ処理を行う。また、スイッチ回路31および32は同一構成であり、同じ処理を行う。以下の説明では、バタフライ演算回路21とバタフライ演算回路22とを区別する必要が無い場合はこれらをバタフライ演算回路2と記載する。同様に、スイッチ回路31とスイッチ回路32とを区別する必要が無い場合はこれらをスイッチ回路3と記載する。The butterfly
図2は、バタフライ演算回路21および22の構成を示す図である。図2に示すように、バタフライ演算回路2は、2入力の和を上側のパスから出力し、2入力の差を下側のパスから出力する。FIG. 2 is a diagram showing the configuration of butterfly arithmetic circuits 2 1 and 22. As shown in FIG. 2, the butterfly
図3は、スイッチ回路31および32の構成を示す図である。図3に記載の“sel”は図1に記載の“sel1”および“sel2”に相当する。図3に示すように、スイッチ回路3は、2入力1出力のセレクタを2つ備える。各セレクタにはデータ信号であるs1およびs2と制御信号であるsel信号がそれぞれ入力される。各セレクタは、sel信号が0の場合は0と記載された側から入力された信号を出力し、sel信号が1の場合は1と記載された側から入力された信号を出力する。よって、スイッチ回路3は、sel信号が0の場合はs1の入力をP1に伝達するとともにs2の入力をp2に伝達し、sel信号が1の場合はs1の入力をp2に伝達するとともにs2の入力をp1に伝達する。 FIG . 3 is a diagram showing the configuration of the
図1の説明に戻り、周波数解析装置100において、1番目のFFTステージであるFFTステージ#1は、遅延バッファ11、バタフライ演算回路21および乗算器41で構成される。2番目のFFTステージであるFFTステージ#2は、遅延バッファ12,13、バタフライ演算回路22、スイッチ回路31および乗算器42で構成される。3番目のFFTステージであるFFTステージ#3は、遅延バッファ14,15およびスイッチ回路32で構成される。Returning to the description of FIG. 1, in the
周波数解析装置100への入力である信号x(n)は2系統に分岐され、FFTステージ#1の遅延バッファ11およびバタフライ演算回路21に入力される。遅延バッファ11は入力信号x(n)に4サンプル時間の遅延を与え、信号b(n)としてバタフライ演算回路21に入力する。すなわち、バタフライ演算回路21には信号x(n)および信号b(n)が入力される。バタフライ演算回路21の2つの出力の一方はFFTステージ#2のスイッチ回路31に入力され、他方は乗算器41に入力される。乗算器41はバタフライ演算回路21からの入力信号に対し、制御部10から入力される、Twiddle factorであるWkを乗算してFFTステージ#2の遅延バッファ12に出力する。Twiddle factorは回転因子とも呼ばれ、次式(1)で表される。以下の説明では回転因子Wkと記載する。この回転因子WkはFFT演算に用いる複素係数である。The signal x (n), which is an input to the
遅延バッファ12は、乗算器41からの入力信号を2サンプル時間だけ遅延させてからスイッチ回路31に入力する。スイッチ回路31は制御部10から入力されるsel1信号の状態に従い、バタフライ演算回路21からの入力信号を遅延バッファ13およびバタフライ演算回路22の一方へ出力し、遅延バッファ12からの入力信号を、遅延バッファ13およびバタフライ演算回路22の他方へ出力する。The
バタフライ演算回路22には、スイッチ回路31が出力する信号c(n)が入力されるとともに、遅延バッファ13が出力する信号d(n)が入力される。バタフライ演算回路22の2つの出力の一方はFFTステージ#3のスイッチ回路32に入力され、他方は乗算器42に入力される。The signal c (n) output by the
乗算器42はバタフライ演算回路22からの入力信号に対し、制御部10から入力される、回転因子Wkを乗算してFFTステージ#3の遅延バッファ14に出力する。The
遅延バッファ14は、乗算器42からの入力信号を1サンプル時間だけ遅延させてからスイッチ回路32に入力する。スイッチ回路32は制御部10から入力されるsel2信号の状態に従い、バタフライ演算回路22からの入力信号を遅延バッファ15および周波数解析装置100の外部の一方へ出力し、遅延バッファ14からの入力信号を、遅延バッファ15および周波数解析装置100の外部の他方へ出力する。The
なお、図1はFFTポイント数をN=8とした場合のハードウェア構成を示しているが、m個のステージをカスケード接続することによりFFTポイント数がN=2mのFFT処理を行う周波数解析装置を実現可能である。Although FIG. 1 shows a hardware configuration when the number of FFT points is N = 8, frequency analysis is performed by connecting m stages in cascade to perform FFT processing with N = 2 m of FFT points. The device is feasible.
図4は、図1に示す周波数解析装置100が実現するMDC型FFTにおける信号処理タイミングを示す図である。x(n)はFFTの対象となる時系列データを表す。図4において、b(n)、c(n)およびd(n)は、それぞれ、図1に示すb(n)、c(n)およびd(n)に対応する。sel1およびsel2は、それぞれ、図1に示すsel1およびsel2に対応する。また、BF2(1)は図1に示すバタフライ演算回路21の2つの出力を示し、BF2(2)は図1に示すバタフライ演算回路22の2つの出力を示す。FIG. 4 is a diagram showing signal processing timing in the MDC type FFT realized by the
図1は8ポイントFFTを行う回路であるため、入力信号x(n)を8サンプルごとに区切り、FFTを行った結果を出力する。図4に示したタイミングチャートのうち、空白の箇所は遅延バッファを使用しないタイミングを示している。後述する実施の形態にかかる周波数解析装置は、図1に示す遅延バッファ11~15に相当する、MDC型FFTを行う回路構成に含まれる遅延バッファを、FFTで使用しないタイミングでソーティング処理に用いることでメモリ使用量を削減するものである。Since FIG. 1 is a circuit that performs an 8-point FFT, the input signal x (n) is divided into 8 samples, and the result of performing the FFT is output. In the timing chart shown in FIG. 4, the blank part indicates the timing when the delay buffer is not used. The frequency analysis apparatus according to the embodiment described later performs sorting processing at a timing when the delay buffer included in the circuit configuration for performing the MDC type FFT, which corresponds to the delay buffers 1 1 to 15 shown in FIG. 1, is not used in the FFT. By using it, the memory usage is reduced.
図5は、実施の形態1にかかる周波数解析装置の構成例を示す図である。本実施の形態にかかる周波数解析装置101は、上述した図1に示す周波数解析装置100に比較器51~55を追加した構成である。FIG. 5 is a diagram showing a configuration example of the frequency analysis device according to the first embodiment. The
図5においては、破線で示した矢印がソーティング処理の流れを表す。ソーティング処理は実装対象となるMDC型FFTのステージ数と同じ段数のステージ(sorting stage)を有し、ソーティングの対象となるデータをFFTの信号経路を逆方向に流すことによって実現する。周波数解析装置101がソーティングの対象とするデータは、周波数解析装置101がMDC型FFTを行って得られる周波数解析結果とする。すなわち、周波数解析装置101は、入力信号に対して高速フーリエ変換を行うとともに、高速フーリエ変換で得られる周波数領域信号のソーティングを行う。
In FIG. 5, the arrow shown by the broken line represents the flow of the sorting process. The sorting process has the same number of stages (sorting stages) as the number of stages of the MDC type FFT to be mounted, and is realized by flowing the data to be sorted in the opposite direction of the signal path of the FFT. The data to be sorted by the
比較器51は、遅延バッファ11に格納されているデータの中の1つである第1データと遅延バッファ11に入力される直前のデータである第2データとを比較し、比較結果に基づいて、遅延バッファ11から第1データを読み出す制御と、遅延バッファ11への第2データの書き込み制御とを含むソート処理を行う。比較器52~55についても同様である。なお、比較器52~55は比較部を構成する。The
比較器51~55によって実行される各ステージでのソート処理の具体例を図6に示す。図6は、実施の形態1にかかる周波数解析装置101によるソート処理の具体例を示す図である。図6に示す例の場合、周波数解析装置101は、(1)に示す条件のもと、(2)~(10)に示す手順でデータのソーティングを行う。FIG. 6 shows a specific example of the sorting process at each stage executed by the comparators 5 1 to 55. FIG. 6 is a diagram showing a specific example of the sort process by the
図6において、4つのブロック(四角形)は、図5に示すソーティングステージ#3(LN=4)における遅延バッファを示し、1つのブロックが1つのバッファを示す。すなわち、遅延バッファは4つのバッファで構成される。また、網掛けで示したブロックは比較器51によって比較対象として選択されているバッファを示す。この例では遅延バッファは4つのバッファで構成される。バッファの選択方法は、例えば、メモリに対するアドレッシングによって実現される。図6は、‘1’,‘2’,‘3’,‘7’,‘0’,‘4’,‘5’,‘6’を昇順に並べ替えるソート処理の例を示している。In FIG. 6, four blocks (squares) represent delay buffers in sorting stage # 3 (L N = 4) shown in FIG. 5, and one block represents one buffer. That is, the delay buffer is composed of four buffers. The shaded blocks indicate the buffers selected by the comparator 51 as comparison targets. In this example, the delay buffer consists of four buffers. The buffer selection method is realized, for example, by addressing the memory. FIG. 6 shows an example of a sorting process in which '1', '2', '3', '7', '0', '4', '5', and '6' are sorted in ascending order.
ソーティングステージ#3におけるソート処理では、まず、ソート処理の対象の8サンプルのうちの先頭4サンプルを4つのバッファに格納し、先頭のバッファに格納されているデータとバッファに格納されていない4サンプルの先頭のデータとを比較する。図6に示す例では、‘1’,‘2’,‘3’,‘7’をバッファに格納し、‘1’と‘0’とを比較する。
In the sorting process in sorting
比較の結果、小さい方のデータをソート結果として出力する。図6に示す例では、バッファに格納されていない側のデータ‘0’の方が小さいため、これを出力する。次に、先頭のバッファに格納されているデータとバッファに格納されていない残り3サンプルの先頭とを比較する。比較する2つのデータのうち、バッファに格納されているデータは第1データ、バッファに格納されていないデータは第2データである。図6に示す例では、‘1’と‘4’とを比較する。この場合、バッファに格納されているデータ‘1’の方が小さいため、これを出力し、出力しなかったデータ‘4’を先頭のバッファに格納してバッファ内の値を入れ替える。次に、比較対象とするデータが格納されたバッファを示す比較ポインタをインクリメントし、2番目のバッファに格納されたデータを比較対象に変更する。そして、2番目のバッファに格納されたデータとバッファに格納されていない残り2サンプルの先頭とを比較する。図6に示す例では、‘2’と‘5’とを比較する。この場合、バッファに格納されているデータ‘2’の方が小さいため、これを出力し、出力しなかったデータ‘5’を2番目のバッファに格納してバッファ内の値を入れ替える。次に、比較ポインタをインクリメントし、3番目のバッファに格納されたデータを比較対象に変更する。以下、同様にしてデータを並べ替える。 As a result of comparison, the smaller data is output as a sort result. In the example shown in FIG. 6, since the data '0' on the side not stored in the buffer is smaller, this is output. Next, the data stored in the first buffer and the beginning of the remaining three samples not stored in the buffer are compared. Of the two data to be compared, the data stored in the buffer is the first data, and the data not stored in the buffer is the second data. In the example shown in FIG. 6, '1' and '4' are compared. In this case, since the data '1' stored in the buffer is smaller, this is output, the data '4' that is not output is stored in the first buffer, and the values in the buffer are replaced. Next, the comparison pointer indicating the buffer in which the data to be compared is stored is incremented, and the data stored in the second buffer is changed to the comparison target. Then, the data stored in the second buffer and the head of the remaining two samples not stored in the buffer are compared. In the example shown in FIG. 6, '2' and '5' are compared. In this case, since the data '2' stored in the buffer is smaller, this is output, the data '5' that is not output is stored in the second buffer, and the values in the buffer are replaced. Next, the comparison pointer is incremented and the data stored in the third buffer is changed to the comparison target. Hereinafter, the data is rearranged in the same manner.
データを昇順に並べ替える場合の例を示したが、降順に並べ替えることも可能である。降順に並べ替える場合は、バッファに格納されているデータとバッファに格納されていないデータを比較した後、値が大きい側のデータをソート結果として出力すればよい。 An example of sorting the data in ascending order is shown, but it is also possible to sort the data in descending order. When sorting in descending order, the data stored in the buffer and the data not stored in the buffer may be compared, and then the data having the larger value may be output as the sorting result.
図7は、実施の形態1にかかる周波数解析装置101が行うソート処理を示すフローチャートである。図7に示す動作の開始時点の初期状態ではk=0,n=LNとする。図7において、buff[k]は遅延バッファ1内のk番目の値を、tail[n]は遅延バッファ1にこれから入力されるサンプルのうちn番目の値を表している。FIG. 7 is a flowchart showing a sort process performed by the
周波数解析装置101は、まず、先頭LNサンプルをバッファに格納し(ステップS11)、buff[k]とtail[0]とを比較する(ステップS12)。First, the
buff[k]≧tail[0]の場合(ステップS12:No)、周波数解析装置101は、バッファをバイパスしてtail[0]を出力する(ステップS13)。一方、buff[k]<tail[0]の場合(ステップS12:Yes)、周波数解析装置101は、buff[k]をバッファから取り出し、バッファにtail[0]を格納する(ステップS14)。周波数解析装置101は、次に、kをインクリメントする(ステップS15)。
When buff [k] ≧ tail [0] (step S12: No), the
周波数解析装置101は、ステップS13またはS15を実行した後、tail[i]=tail[i+1]とする(ステップS16)。すなわち、周波数解析装置101は、tail[i+1]をbuff[k]との比較対象に設定する。次に、周波数解析装置101は、nをデクリメントし(ステップS17)、n>0であるかを確認する(ステップS18)。n>0の場合(ステップS18:Yes)、周波数解析装置101は、ステップS12に戻って動作を継続する。
After executing step S13 or S15, the
一方、n≦0の場合(ステップS18:No)、周波数解析装置101は、遅延バッファ1を構成する各バッファ内のデータを先頭から順に取り出し(ステップS19)、ソート処理を終了する。
On the other hand, when n ≦ 0 (step S18: No), the
図8は、実施の形態1にかかる周波数解析装置101が行うソーティング動作の具体例を示す図である。図8では、ステージ数3の回路において8サンプルの値が昇順となるようにソーティングする動作を具体的に示している。図8に示す各ステージにおいて、網掛されている値がソーティングの対象となる。ブロック(四角形)は、それぞれのステージの遅延バッファを構成する1つのバッファを示す。ステージ#2および#3において網掛けのブロックは比較対象の値が格納されたバッファを示す。
FIG. 8 is a diagram showing a specific example of the sorting operation performed by the
ステージ#1では、バッファに格納される前の先頭から2サンプルを対象として、上述した方法にてソーティングを行う。この処理を8サンプルに対して順次実行する。この結果、先頭の2サンプルおよび末尾の2サンプルが昇順に並べ替えられる。ステージ#2では、ステージ#1でソーティングが終了した後の先頭から4サンプルを対象としてソーティングを行う。この処理を8サンプルに対して順次実行する。この結果、先頭の4サンプルおよび末尾の4サンプルが昇順に並べ替えられる。また、ステージ#3では、ステージ#1および#2で先頭から4サンプルのソーティングが終了した後の8サンプルを対象としてソーティングを行い、この結果、8サンプルが昇順に並べ替えられる。
In
つづいて、本実施の形態にかかる周波数解析装置101のハードウェア構成について説明する。周波数解析装置101は、専用のハードウェアである処理回路、具体的には、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ASIC(Application Specific Integrated Circuit)、FPGA(Field Programmable Gate Array)、またはこれらを組み合わせた処理回路で実現される。
Next, the hardware configuration of the
また、周波数解析装置101を実現する処理回路は、メモリに格納されるプログラムを実行するプロセッサおよびメモリで構成される制御回路であってもよい。図9は、周波数解析装置101をプロセッサおよびメモリで実現する場合の処理回路の構成例を示す図である。プロセッサ201は、CPU(Central Processing Unit、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサ、DSP(Digital Signal Processor)ともいう)である。メモリ202は、例えば、RAM(Random Access Memory)、ROM(Read Only Memory)、フラッシュメモリー、EPROM(Erasable Programmable Read Only Memory)、EEPROM(登録商標)(Electrically Erasable Programmable Read Only Memory)等である。なお、メモリ202には周波数解析装置101の各部として動作するためのプログラムが格納され、このプログラムをプロセッサ201が読み出して実行することにより周波数解析装置101が実現される。周波数解析装置101は、一部の構成要素が専用のハードウェアで実現され、残りの構成要素が図9に示すプロセッサ201およびメモリ202で実現されてもよい。周波数解析装置101の構成要素の一部または全部がプロセッサ201およびメモリ202で実現される場合、メモリ202に格納されるプログラムは、例えば、CD(Compact Disc)-ROM、DVD(Digital Versatile Disc)-ROMなどの記憶媒体に書き込まれた状態でユーザ等に提供される形態であってもよいし、ネットワークを介して提供される形態であってもよい。
Further, the processing circuit that realizes the
以上のように、本実施の形態にかかる周波数解析装置101は、MDC型FFTを行う演算回路を備え、演算回路を構成するバタフライ演算回路の前後に配置された遅延バッファを、高速フーリエ変換で遅延バッファを必要としないタイミングでソート処理に使用する。周波数解析装置101によれば、FFT回路とソート回路とでバッファを共有することができ、少ないリソースで周波数解析処理とソート処理とを同時に実現することができる。すなわち、周波数解析処理とソート処理とを行う回路の小型化を実現できる。
As described above, the
実施の形態2.
つづいて、実施の形態2にかかる周波数解析装置について説明する。実施の形態2にかかる周波数解析装置は、実施の形態1にかかる周波数解析装置101と同様の構成であり、ソート処理の内容が一部異なる。本実施の形態では、実施の形態1と異なる部分について説明を行う。また、説明の便宜上、実施の形態2にかかる周波数解析装置を周波数解析装置102と記載する。
Next, the frequency analysis device according to the second embodiment will be described. The frequency analysis device according to the second embodiment has the same configuration as the
図10は、実施の形態2にかかる周波数解析装置102が行うソート処理を示すフローチャートである。図10に示すフローチャートのステップS11~S19は、図7に示すフローチャートのステップS11~S19と同一である。すなわち、図10に示すフローチャートは、図7に示すフローチャートにステップS21~S33を追加したものである。具体的には、図10に示すフローチャートは、図7に示すフローチャートのステップS18での判定が「No」の場合にステップS21を実行し、このステップS21での判定が「Yes」の場合にはステップS22~S33を実行するようにしたものである。ステップS11~S19については説明を省略する。 FIG. 10 is a flowchart showing a sort process performed by the frequency analysis device 102 according to the second embodiment. Steps S11 to S19 of the flowchart shown in FIG. 10 are the same as steps S11 to S19 of the flowchart shown in FIG. 7. That is, the flowchart shown in FIG. 10 is obtained by adding steps S21 to S33 to the flowchart shown in FIG. 7. Specifically, the flowchart shown in FIG. 10 executes step S21 when the determination in step S18 of the flowchart shown in FIG. 7 is "No", and when the determination in step S21 is "Yes". Steps S22 to S33 are executed. The description of steps S11 to S19 will be omitted.
周波数解析装置102は、ステップS18においてn≦0と判定した場合(ステップS18:No)、kが0以外であるかを確認する(ステップS21)。kが0(k=0)の場合(ステップS21:No)、周波数解析装置102は、ステップS19を実行し、ソート処理を終了する。 When the frequency analysis device 102 determines in step S18 that n ≦ 0 (step S18: No), the frequency analysis device 102 confirms whether k is other than 0 (step S21). When k is 0 (k = 0) (step S21: No), the frequency analysis device 102 executes step S19 and ends the sort process.
一方、kが0以外(k≠0)の場合(ステップS21:Yes)、周波数解析装置102は、kを変数tに設定し、すなわち、t=kとし(ステップS22)、tとLNとを比較する(ステップS23)。t<LNの場合(ステップS23:Yes)、周波数解析装置102は、buff[0]とbuff[t]とを比較する(ステップS24)。On the other hand, when k is other than 0 (k ≠ 0) (step S21: Yes), the frequency analysis device 102 sets k to the variable t, that is, t = k (step S22), and t and L N. Are compared (step S23). When t <L N (step S23: Yes), the frequency analyzer 102 compares buff [0] with buff [t] (step S24).
buff[0]>buff[t]の場合(ステップS24:Yes)、周波数解析装置102は、buff[t]をバッファから取り出して出力し(ステップS25)、tをインクリメントし(ステップS26)、ステップS23に戻る。 When buff [0]> buff [t] (step S24: Yes), the frequency analysis device 102 takes out buff [t] from the buffer and outputs it (step S25), increments t (step S26), and steps. Return to S23.
また、t≧LNの場合(ステップS23:No)、および、buff[0]≦buff[t]の場合(ステップS24:No)、周波数解析装置102は、変数mに0を設定し(ステップS27)、mとkとを比較する(ステップS28)。m<kの場合(ステップS28:Yes)、周波数解析装置102は、buff[m]をバッファから取り出して出力し(ステップS29)、mをインクリメントし(ステップS30)、ステップS28に戻る。Further, when t ≧ L N (step S23: No) and when buff [0] ≦ buff [t] (step S24: No), the frequency analysis device 102 sets the variable m to 0 (step). S27), m and k are compared (step S28). When m <k (step S28: Yes), the frequency analysis device 102 takes out the buffer [m] from the buffer and outputs it (step S29), increments m (step S30), and returns to step S28.
これに対して、m≧kの場合(ステップS28:No)、周波数解析装置102は、tとLNとを比較する(ステップS31)。t<LNの場合(ステップS31:Yes)、周波数解析装置102は、buff[t]をバッファから取り出して出力し(ステップS32)、tをインクリメントし(ステップS33)、ステップS31に戻る。一方、t≧LNの場合(ステップS31:No)、周波数解析装置102はソート処理を終了する。On the other hand, when m ≧ k (step S28: No), the frequency analysis device 102 compares t and L N (step S31). When t <L N (step S31: Yes), the frequency analysis device 102 takes out the buffer [t] from the buffer and outputs it (step S32), increments t (step S33), and returns to step S31. On the other hand, when t ≧ L N (step S31: No), the frequency analysis device 102 ends the sort process.
図11は、実施の形態2にかかる周波数解析装置102によるソート処理の結果を示す図である。図11は、サンプル数4096、ステージ数11の条件下で周波数解析装置102がソート処理を行った場合の結果を示す。 FIG. 11 is a diagram showing the result of sorting processing by the frequency analysis device 102 according to the second embodiment. FIG. 11 shows the result when the frequency analysis device 102 performs the sorting process under the conditions of the number of samples 4096 and the number of stages 11.
以上のように、実施の形態2にかかる周波数解析装置102は、実施の形態1にかかる周波数解析装置101と同様の手順でソーティングを行い、最後に遅延バッファから値を取り出す際に、遅延バッファに格納された値を並べ替えながら出力する。具体的には、周波数解析装置102は、遅延バッファ内の比較位置kから遅延バッファの先頭の値以上の値が見つかるまで出力したのち、遅延バッファの先頭から比較位置kまでの値を順に出力し、最後に出力されずに残った値を順に出力する。これにより、遅延バッファ内の値を取り出す際の理想的なソート処理からの劣化を抑制することができる。すなわち、遅延バッファに格納された値が先頭バッファから昇順に並んでいない状態のときに、そのままの順番で値が出力されてしまうのを防止できる。
As described above, the frequency analysis device 102 according to the second embodiment sorts according to the same procedure as the
以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。 The configuration shown in the above embodiments is an example, and can be combined with another known technique, can be combined with each other, and does not deviate from the gist. It is also possible to omit or change a part of the configuration.
11~15 遅延バッファ、2,21,22 バタフライ演算回路、3,31,32 スイッチ回路、41,42 乗算器、51~55 比較器、10 制御部、100,101 周波数解析装置、201 プロセッサ、202 メモリ。1 1 to 15 delay buffer, 2, 2 1 , 2 2 butterfly arithmetic circuit, 3, 3 1 , 3 2 switch circuit, 4 1 , 4 2 multiplier, 5 1 to 5 5 comparator, 10 control unit, 100 , 101 Frequency analyzer, 201 processor, 202 memory.
Claims (7)
前記高速フーリエ変換で前記遅延バッファが使用されないタイミングのときに前記遅延バッファを使用して前記ソーティング処理を行う、
ことを特徴とする周波数解析装置。A frequency analysis device that performs a fast Fourier transform using a butterfly arithmetic circuit and delay buffers provided before and after the butterfly arithmetic circuit, and also performs sorting processing of data obtained by executing the fast Fourier transform.
When the delay buffer is not used in the fast Fourier transform, the delay buffer is used to perform the sorting process.
A frequency analyzer characterized by this.
前記遅延バッファは1つ以上のバッファで構成され、
前記比較部は、
前記ソーティング処理において、
前記遅延バッファの前記バッファに格納されたデータのうち、比較対象のデータが格納されたバッファの位置を示す比較位置に対応する第1データと、前記遅延バッファに格納される前のデータの中の先頭データである第2データとを比較し、前記第2データの方が小さい場合は前記第2データを前記遅延バッファに格納せずに出力し、前記第2データの方が大きい場合は前記第1データを取り出し、当該第1データを取り出したバッファに前記第2データを格納したうえで前記比較位置を変更するデータ処理、を前記遅延バッファの構成に基づく回数だけ繰り返す、
ことを特徴とする請求項1に記載の周波数解析装置。The data stored in the delay buffer is compared with the data before being stored in the delay buffer, and based on the comparison result, a data read process from the delay buffer and a data write process to the delay buffer are included. A comparison unit for controlling the sorting process is provided.
The delay buffer is composed of one or more buffers.
The comparison unit
In the sorting process
Among the data stored in the buffer of the delay buffer, the first data corresponding to the comparison position indicating the position of the buffer in which the data to be compared is stored and the data before being stored in the delay buffer. Compared with the second data which is the head data, if the second data is smaller, the second data is output without being stored in the delay buffer, and if the second data is larger, the second data is output. The data processing of taking out one data, storing the second data in the buffer from which the first data is taken out, and changing the comparison position is repeated as many times as the number of times based on the configuration of the delay buffer.
The frequency analysis apparatus according to claim 1.
前記遅延バッファに格納されている各データを、前記遅延バッファを構成する先頭のバッファから順番に出力する、
ことを特徴とする請求項2に記載の周波数解析装置。After repeating the data processing a number of times based on the configuration of the delay buffer,
Each data stored in the delay buffer is output in order from the first buffer constituting the delay buffer.
The frequency analysis apparatus according to claim 2.
前記遅延バッファに格納されている各データを、各データの値に基づく順番で前記遅延バッファから出力する、
ことを特徴とする請求項2に記載の周波数解析装置。After repeating the data processing a number of times based on the configuration of the delay buffer,
Each data stored in the delay buffer is output from the delay buffer in the order based on the value of each data.
The frequency analysis apparatus according to claim 2.
バタフライ演算回路および前記バタフライ演算回路の前後に設けられた遅延バッファを用いて高速フーリエ変換を行う第1のステップと、
前記高速フーリエ変換を実行して得られるデータのソーティング処理を、前記高速フーリエ変換で前記遅延バッファが使用されないタイミングのときに前記遅延バッファを使用して行う第2のステップと、
を含むことを特徴とする周波数解析方法。It is a frequency analysis method executed by a frequency analysis device.
The first step of performing a fast Fourier transform using the butterfly arithmetic circuit and the delay buffers provided before and after the butterfly arithmetic circuit, and
The second step of performing the sorting process of the data obtained by executing the Fast Fourier Transform using the delay buffer at the timing when the delay buffer is not used in the Fast Fourier Transform.
A frequency analysis method comprising.
バタフライ演算回路および前記バタフライ演算回路の前後に設けられた遅延バッファを用いて高速フーリエ変換を行う第1のステップと、
前記高速フーリエ変換を実行して得られるデータのソーティング処理を、前記高速フーリエ変換で前記遅延バッファが使用されないタイミングのときに前記遅延バッファを使用して行う第2のステップと、
を前記周波数解析装置に実行させることを特徴とする制御回路。A control circuit that controls a frequency analysis device that performs frequency analysis.
The first step of performing a fast Fourier transform using the butterfly arithmetic circuit and the delay buffers provided before and after the butterfly arithmetic circuit, and
A second step of performing the sorting process of the data obtained by executing the Fast Fourier Transform using the delay buffer at the timing when the delay buffer is not used in the Fast Fourier Transform.
A control circuit, characterized in that the frequency analyzer is executed.
前記プログラムは、
バタフライ演算回路および前記バタフライ演算回路の前後に設けられた遅延バッファを用いて高速フーリエ変換を行う第1のステップと、
前記高速フーリエ変換を実行して得られるデータのソーティング処理を、前記高速フーリエ変換で前記遅延バッファが使用されないタイミングのときに前記遅延バッファを使用して行う第2のステップと、
を前記周波数解析装置に実行させることを特徴とする記憶媒体。A storage medium that stores a program that controls a frequency analysis device that performs frequency analysis.
The program
The first step of performing a fast Fourier transform using the butterfly arithmetic circuit and the delay buffers provided before and after the butterfly arithmetic circuit, and
A second step of performing the sorting process of the data obtained by executing the Fast Fourier Transform using the delay buffer at the timing when the delay buffer is not used in the Fast Fourier Transform.
A storage medium, characterized in that the frequency analyzer is used to execute the above.
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