JP7083648B2 - 半導体装置の製造方法 - Google Patents
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Description
はんだバンプは、サイズが大きい場合(15μm~)、電解めっき法により作製されるが、微細化が進むと、高さの制御性に優れる無電解めっき法が用いられる。無電解めっき法の場合、多元素の成長は困難のため、信頼性や機械的強度の問題(ウィスカ発生)が生じる。
したがって、バンプの小径化やバンプの狭ピッチ化に対応可能であり、かつ、環境負荷の低減も図ることが可能な、電気的接続部を有する半導体装置及びその製造方法の開発が期待されていた。
本発明の参考形態の半導体装置は、前記接合体が円柱状であってもよい。
本発明の参考形態の半導体装置は、前記接合体のうち、前記接合体の頂部をなす領域を覆うように、はんだ膜からなる第三部位をさらに備えていてもよい。
本発明の参考形態の半導体装置は、前記はんだ膜が錫(Sn)合金であってもよい。
本発明の参考形態の半導体装置は、前記はんだ膜が錫(Sn)に加えて、銀(Ag)、銅(Cu)、アンチモン(Sb)、ニッケル(Ni)、インジウム(In)、ビスマス(Bi)、ゲルマニウム(Ge)、リン(P)、亜鉛(Zn)から選択される1つ以上の元素を含んでもよい。
本発明の参考形態の半導体装置は、前記はんだ膜が錫(Sn)と銀(Ag)と銅(Cu)の三元素を含む錫合金であってもよい。
本発明の参考形態の半導体装置は、前記はんだ膜の表面形状が、側(縦断面)方向から見て、半球状であってもよい。
基材の一面に導電部と絶縁部が順に積層され、前記絶縁部に設けた開口部において、前記導電部が露呈部を有する基板を用い、前記導電部と前記絶縁部を覆うように第一レジスト膜及び第二レジスト膜を順に形成する第一工程と、前記導電部の前記露呈部が露呈するように、前記第二レジスト膜に開口部C、前記第一レジスト膜に開口部Bを形成する第二工程と、前記導電部の前記露呈部の表面の自然酸化膜を除去する第三工程と、前記第一レジスト膜の開口部B及び前記第二レジスト膜の開口部Cから露呈する前記導電部の前記露呈部上に、接合体の第一部位として機能する銅(Cu)膜を形成する第四工程と、前記第一部位の上面に接するように、前記接合体の第二部位として機能するニッケル(Ni)膜を形成する第五工程と、前記第一レジスト膜及び第二レジスト膜を剥離する第六工程と、を順に備え、前記銅(Cu)膜、及び、前記ニッケル(Ni)膜は、スパッタ法により形成し、前記ニッケル(Ni)膜を形成する際のスパッタ成膜時の圧力を0.2Pa以上0.58Pa以下とすることを特徴とする。
本発明の請求項2に記載の半導体装置の製造方法は、請求項1において、前記開口部B及び開口部Cは、開口部Bの幅<開口部Cの幅という関係式を満たし、前記銅(Cu)膜は、ターゲットと基板との離間距離を300~400mmとして形成されることを特徴とする。
本発明の請求項3に記載の半導体装置の製造方法は、請求項1または請求項2において、前記第五工程の次工程として、前記第二部位の上面に接するように、はんだ膜をスパッタ法により形成する工程と、前記第六工程の次工程として、前記はんだ膜をリフローする工程と、をさらに備えることを特徴とする。
本発明の請求項4に記載の半導体装置の製造方法は、請求項3において、前記はんだ膜の形成には錫合金ターゲットを用いることを特徴とする。
本発明の請求項5に記載の半導体装置の製造方法は、請求項4において、前記はんだ膜の形成に用いる錫合金ターゲットが、錫(Sn)と銀(Ag)と銅(Cu)の三元素を含む錫合金からなることを特徴とする。
上記構成によれば、絶縁部に設けた開口部の大きさを制御することにより、接合体の太さを任意の大きさに制御することが可能となる。特に、絶縁部に設けた開口部の大きさを狭めることによって、接合体の太さが所望の細さとなるように制御できる。
この開口部によって局所的に露呈した導電部と接するように、第一部位/第二部位/第三部位からなる接合体が配置される。これにより、開口部の大きさや形状に基づいて、接合体の太さや横断面形状が制限されるので、所望のサイズや形状からなる接合体が導電部上に構築される。
また、開口部どうしの離散配置された位置情報に基づいて、接合体どうしの離間距離を正確に決定することも可能となる。
ゆえに、本発明は、バンプの小径化やバンプの狭ピッチ化に高精度に対応可能な、電気的接続部として機能する接合体を備えた半導体装置をもたらす。
図1は、本発明に係る半導体装置の製造方法を示すフローチャートである。
本発明の半導体装置の製造方法は、図1に示す8つの工程(SA→SB→SC→SD→SE→SF→SG→SH)から構成されている。
図4Aは、図1の半導体装置の製造方法における最初のステップを示す模式断面図である。図4B~図4E、図5A~図5Dは順に、図4Aから続く次工程を表わす模式断面図または写真である。
なお、工程SDの詳細については、図2、図6A~図6E及び図7A~図7Dを用いて後述する。
工程SFの詳細については、図3及び図8A~図8Eを用いて後述する。
図2は、図1におけるSD工程(リフトオフ用のレジスト25、26を形成する工程[図4D])を示すフローチャートである。
図6Aは、図2に示すSD工程における最初のステップを示す模式断面図である。図6B~図6E、図7A~図7Dは順に、図6Aから続く次工程を表わす模式断面図である。
図1の工程SA~SCは図2のステップRSに、図1の工程SDは図2のステップRA~REに相当する。
図6Aは、レジスト構造体を形成するために用いる被処理体10を表わしている。この被処理体10は、(少なくとも第一導電部12が形成される面が)絶縁性の基体11、第一導電部12、絶縁部13、及び、絶縁部13の内部に配され、前記第一導電部12と電気的に接する第二導電部14、を含んで構成されている。第二導電部14の上面は、第一導電部12の上面と面一を成しており、第二導電部14の上面と第一導電部12の上面は何れも、露呈された状態にある。
図6B~図6Dは、第一レジストからなる厚膜Aを形成する工程RAを示している。本発明における第一レジストからなる厚膜Aは、全膜厚を一回に形成するのではなく、多数回に分けて積層形成する手法により積層する。
前記厚膜Aを形成するステップRAは、前記被処理体上に第一レジスト層をスピン塗布法により成膜する工程A1[図6B]と、前記工程A1により形成された前記第一レジスト層を焼成する工程A2[図6C]とを備え、前記工程A1と前記工程A2を繰り返すことにより、前記厚膜Aを所定の厚さ[図6D]とする。 第一レジストとしては、アルカリ性現像液によって融解され、かつ感光性を持たないレジストが好適に用いられ、例えば、SF-7シリーズ(日本化薬株式会社製)、LORシリーズ(日本化薬株式会社製)などが挙げられる。
次いで、図6Cに示すように、前記工程A1により形成された第一レジスト層15a(15α)を、加熱手段H1を用いて焼成する。これにより、焼成された第一レジスト層15aB(15β)が得られる[工程A2]。焼成条件(処理温度、処理時間など)は、適宜調整すればよい。
ただし、厚膜Aの全膜厚は、後工程においてミクロンオーダーの空間を形成するために
、少なくとも2μm以上、15μm以下とすることが好ましい。
図6E、図7A、図7Bは、第二レジストからなる厚膜Bを形成するステップRBを示している。本発明における第二レジストからなる厚膜Bは、膜厚に応じて、単膜を一度に積層する手法、及び多数回に分けて積層する手法が用いられる。
前記厚膜Bを形成するステップRBは、前記厚膜A(15β)上に第二レジスト層をスピン塗布法により成膜する工程B1[図6E]と、前記工程B1により形成された前記第二レジスト層を焼成する工程B2[図7A]とを備え、前記工程B1と前記工程B2を繰り返すことにより、前記厚膜Bを所定の厚さ[図7B]とする。
適に用いられ、例えば、OFPRシリーズ(東京応化工業株式会社製)、KMPR100
0シリーズ(日本化薬株式会社製)、TZNRシリーズ(東京応化工業株式会社製)、S
U-8シリーズ(日本化薬株式会社製)、PMERシリーズ(東京応化工業株式会社製)
、ZPNシリーズ(日本ゼオン株式会社製)などが挙げられる。
次いで、図7Aに示すように、前記工程B1により形成された第二レジスト層16a(16α)を、加熱手段H2を用いて焼成する。これにより、焼成された第二レジスト層16aB(16β)が得られる[工程B2]。焼成条件(処理温度、処理時間など)は、適宜調整すればよい。
後述する、「フォトリソ法を用いて前記厚膜Bに第二空間を形成するステップRC」において、第二空間を作製し易い程度の膜厚が、厚膜Bの全膜厚には求められる。
図7Cは、フォトリソ法を用いて前記厚膜B(16β)に対して、該厚膜Bを貫通し、かつ、前記厚膜A(15β)の上面が露呈するように第二空間16Hを形成する。
フォトリソ法を行う際には、開口部が口径16WのマスクM1を用い、この開口部を通して、厚膜B(16β)に対して波長hν(λ)の光を照射することにより、第二空間16Hが形成される。図1(h)において、符号16HSは第二空間16Hを規定する、厚膜B(16β)の内側面であり、符号16HBは、第二空間16Hを規定する、厚膜A(15β)の露呈した上面である。
図7Dは、ウェットエッチング法を用いて前記厚膜A(15β)に対して、該厚膜Aを貫通し、かつ、前記被処理体10の上面(13、14)が露呈するように第一空間15Hを形成する。
図3は、図1におけてSE工程に続く、SF工程を示すフローチャートである。
図3において、PA工程は、自然酸化膜が除去された、被処理体が準備された状態(図8A)を表わしており、これは、図1におけるSE工程に相当する。
図8Aの状態は、所望のドライエッチング処理を施すことにより、自然酸化膜27(図5A)が除去され、保護膜23の表面と配線24の表面が露呈された状態が得られる。
図10A~図10Dは、T/S距離[ターゲットと基板(被処理体)との離間距離]を変更して、スパッタ法により形成した接合体(ピラー)を示す写真(SEM写真)である。図10A、図10B、図10C、図10Dは順に、T/S距離が150mm、200mm、300mm、400mmの結果を各々表わしている。
(a1)T/S距離が短い場合(150mm、200mm)には、接合体の裾が捲れ上がった形状の部位(以下、バリとも呼ぶ)が発生する。このバリは、電気的な接続の障害となる虞があるため芳しく無い[図10A、図10B]。
(a2)T/S距離が中間の場合(300mm)には、バリの発生が無く、電気的な接続に良好な形状の接合体が得られる[図10C]。
(a3)T/S距離が長い場合(400mm)には、バリの発生が無く、電気的な接続に良好な形状の接合体が得られる[図10D]。しかしながら、成膜速度の低下により、生産性が悪くなる。
図11A~図11Cより、本発明によれば、所望の大きさからなる接合体(ピラー)を、所定の離間距離(ピッチ)で配置した半導体装置が形成できる。
図12Bは、図12Aに対応し、第二部位のNiを灰色で示すEDS写真である。矢印αは第一部位と第二部位の界面付近を、矢印βは第二部位と第三部位の界面付近を表わす。
図12Cは、図12Aに対応し、第一部位のCuを灰色で示すEDS写真である。矢印αは第一部位と第二部位の界面付近を表わす。
図12Dは、図12Aに対応し、第三部位に含まれるAgを灰色で示すEDS写真である。矢印βは第二部位と第三部位の界面付近を表わす。
図12Eは、図12Aに対応し、第三部位に含まれるSnを灰色で示すEDS写真である。矢印βは第二部位と第三部位の界面付近を表わす。
ここで、SEMは走査型電子顕微鏡(Scanning Electron Microscope)を、EDSはエネルギー分散型X線分析装置(Energy Dispersive X-ray Spectroscopy)を、各々表わしている。
図13Bは、図13Aに対応し、矢印γ付近の組成分布を追記したEDS写真である。
図13Cは、図13Aに対応し、第一部位のCuを明るい灰色で、第三部位のCuを暗い灰色で、それぞれ示すEDS写真である。矢印γは第一部位と第三部位の界面付近を表わす。
図13Dは、図13Aに対応し、第三部位に含まれるAgを明るい灰色で示すEDS写真である。矢印γは第一部位と第三部位の界面付近を表わす。
図13Eは、図13Aに対応し、第三部位に含まれるSnを灰色で示すEDS写真である。矢印γは第一部位と第三部位の界面付近を表わす。
図15は、ヒートサイクル後の組成分布を示すEDS写真であり、左側から右側へ順に、Si(基板)、Ti(膜)、Ni(膜)、Sn膜の結果である。
図14と図15を比較することにより、ヒートサイクル前後において、Niからなる第二部位の厚さが、1000nm程度から700nm程度へ減少していることが分かった。
この結果より、前記第一部位の厚さをD1、前記第二部位の厚さをD2、前記第三部位の厚さをD3と定義した場合、前記D2は300nm以上であることが好ましい。安全を確保する意味から、前記D2は400nm以上がより好ましい。
本発明では、Niからなる第二部位が、第一部位(Cu)と第三部位(Ag、Sn)との間に挿入配置されている。ゆえに、Niからなる第二部位は、その上下に位置する第一部位(Cu)や第三部位(Ag、Sn)に対する内部応力の影響を小さく抑えることが、得策となる。これにより、接続強度の信頼性を高めることができる。
この観点より、たとえば、Ni膜の内部応力[MPa]を「-100以上+100以下」に保つためには、スパッタ成膜時の圧力[Pa]を「およそ0.2以上0.58以下」として、Ni膜を形成すれば良いことが分かった。
密着性がNGの場合には、接合体(ピラー)そのものが欠損する領域(NG1)や、接合体(ピラー)の下層部に付属物が生じる領域(NG2)が発生し、電気的接続の安定性が確保されない虞がある。
このような問題を回避するためには、上述したNi膜の厚さや、Ni膜のスパッタ成膜時の圧力を制御することが大切である。
Claims (5)
- 導電性部材からなる接合体を有する半導体装置の製造方法であって、
基材の一面に導電部と絶縁部が順に積層され、前記絶縁部に設けた開口部において、前記導電部が露呈部を有する基板を用い、前記導電部と前記絶縁部を覆うように第一レジスト膜及び第二レジスト膜を順に形成する第一工程と、
前記導電部の前記露呈部が露呈するように、前記第二レジスト膜に開口部C、前記第一レジスト膜に開口部Bを形成する第二工程と、
前記導電部の前記露呈部の表面の自然酸化膜を除去する第三工程と、
前記第一レジスト膜の開口部B及び前記第二レジスト膜の開口部Cから露呈する前記導電部の前記露呈部上に、接合体の第一部位として機能する銅(Cu)膜を形成する第四工程と、
前記第一部位の上面に接するように、前記接合体の第二部位として機能するニッケル(Ni)膜を形成する第五工程と、
前記第一レジスト膜及び第二レジスト膜を剥離する第六工程と、を順に備え、
前記銅(Cu)膜、及び、前記ニッケル(Ni)膜は、スパッタ法により形成し、
前記ニッケル(Ni)膜を形成する際のスパッタ成膜時の圧力を0.2Pa以上0.58Pa以下とすることを特徴とする半導体装置の製造方法。 - 前記開口部B及び開口部Cは、開口部Bの幅<開口部Cの幅という関係式を満たし、
前記銅(Cu)膜は、ターゲットと基板との離間距離を300~400mmとして形成されることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第五工程の次工程として、前記第二部位の上面に接するように、はんだ膜をスパッタ法により形成する工程と、
前記第六工程の次工程として、前記はんだ膜をリフローする工程と、をさらに備えることを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。 - 前記はんだ膜の形成には錫合金ターゲットを用いることを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記はんだ膜の形成に用いる錫合金ターゲットが、錫(Sn)と銀(Ag)と銅(Cu)の三元素を含む錫合金からなることを特徴とする請求項4に記載の半導体装置の製造方法。
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