JP7079328B2 - Ｌｄｍｏｓデバイスの製造方法 - Google Patents

Ｌｄｍｏｓデバイスの製造方法 Download PDF

Info

Publication number
JP7079328B2
JP7079328B2 JP2020530563A JP2020530563A JP7079328B2 JP 7079328 B2 JP7079328 B2 JP 7079328B2 JP 2020530563 A JP2020530563 A JP 2020530563A JP 2020530563 A JP2020530563 A JP 2020530563A JP 7079328 B2 JP7079328 B2 JP 7079328B2
Authority
JP
Japan
Prior art keywords
conductive type
region
trench
embedded layer
dope
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020530563A
Other languages
English (en)
Other versions
JP2021506118A (ja
Inventor
乃龍 何
森 張
廣勝 張
云 ▲蘭▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CSMC Technologies Fab2 Co Ltd
Original Assignee
CSMC Technologies Fab2 Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CSMC Technologies Fab2 Co Ltd filed Critical CSMC Technologies Fab2 Co Ltd
Publication of JP2021506118A publication Critical patent/JP2021506118A/ja
Application granted granted Critical
Publication of JP7079328B2 publication Critical patent/JP7079328B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66696—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、ＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、横方向拡散金属酸化物半導体）の技術分野に関し、特にＬＤＭＯＳデバイス及びその製造方法に関する。
現在のＬＤＭＯＳデバイスでは、ｄｏｕｂｌｅ ｒｅｓｕｒｆ（ダブルリサーフ）ＬＤＭＯＳデバイスは典型的なものとして知られている。ダブルリサーフＬＤＭＯＳデバイスは、ポリシリコンゲートフィールドプレート／金属フィールドプレートとドリフト領域表面のｐ型ドープ領域との協力によりその表面電界を低減することで、高いソースドレイン降伏電圧（ＢＶと略記）と低いオン抵抗が得られるものであるが、電流通路がＪＦＥＴ領域（ｐｎ接合型の電界効果トランジスタの領域）を経過しているから、ＪＦＥＴ領域の大きさやドープ濃度によりＬＤＭＯＳデバイスのオン抵抗が制限されるようになってしまい、ＪＦＥＴ領域の大きさやドープ濃度が大きいほど、ＬＤＭＯＳデバイスのオン抵抗が大きくなるが、高いソースドレイン降伏電圧を保証するには、一定のオン抵抗を犠牲にする必要があった。
以上に鑑みて、本発明はＬＤＭＯＳデバイス及びその製造方法を提供することを目的とする。
第一導電タイプのドープ領域が形成され、前記第一導電タイプのドープ領域内にトップ埋込層が形成され、前記トップ埋込層上にフィールド酸化絶縁層構造が形成されたウェハを取得することと、
前記トップ埋込層とフィールド酸化絶縁層構造まで伸びさせて前記トップ埋込層の一部を除去するように、前記第一導電タイプのドープ領域にトレンチを開口することと、
第二導電タイプのイオンを注入して、前記トレンチの下にウェル領域を形成することと、
前記ウェル領域内にソースドープ領域を形成することと、を含み、
前記第一導電タイプと第二導電タイプは互いに逆となるものであることを特徴とするＬＤＭＯＳデバイスの製造方法。
基板と、
前記基板上に設けられ、ドリフト領域として用いられる第一導電タイプのドープ領域と、
前記第一導電タイプのドープ領域に開口されたトレンチと、
第二導電タイプを有し、前記トレンチの下に設けられたウェル領域と、
前記ウェル領域内に設けられたソースドープ領域と、
第二導電タイプを有し、前記第一導電タイプのドープ領域内に設けられ、一端が前記トレンチまで伸びているトップ埋込層と、
前記トップ埋込層の上に設けられ、一端が前記トレンチまで伸びているフィールド酸化絶縁層構造と、を備え、
前記第一導電タイプと第二導電タイプは互いに逆となるものであることを特徴とするＬＤＭＯＳデバイス。
前記トレンチの底部は前記トップ埋込層の底部よりも低いことを特徴とする。
本発明にかかる一つ又は複数の実施例の詳細は以下の図面と説明において述べられる。本発明のその他の特徴や目的及び利点は、明細書、図面及び特許請求の範囲から明らかになる。
図面に示される本発明の好ましい実施例についてのさらなる具体的な説明によれば、本発明の上記した及びその他の目的や特徴及び優位性は一層明らかになる。すべての図面において、同一の記号は同一の部分を示し、実寸法の割合に従って拡大縮小させるように図面を描いておらず、本発明の要旨を示すことが重要となる。
一実施例におけるＬＤＭＯＳデバイスの構造模式図である。 他の実施例におけるＬＤＭＯＳデバイスの構造模式図である。 一実施例におけるＬＤＭＯＳデバイスの製造方法のフロー模式図である。 一実施例におけるＬＤＭＯＳデバイスの製造過程中のＬＤＭＯＳデバイスの構造模式図である。 他の実施例におけるＬＤＭＯＳデバイスの製造過程中のＬＤＭＯＳデバイスの構造模式図である。 さらに他の実施例におけるＬＤＭＯＳデバイスの製造過程中のＬＤＭＯＳデバイスの構造模式図である。
以下、本発明を理解しやすくするために、関連図面に合わせて本発明をより全面的に述べる。図面に示されるのは本発明の好ましい実施例である。しかし、本発明は数多くの異なる態様で実現されてもよく、本願に述べられる実施例に限られるものではない。逆に、これらの実施例は、本発明の開示をより詳細かつ全面的にするためのものである。
別途定義していない限り、本願に使用されるすべての技術と科学用語は当業者に一般に理解される意味と同じである。本願では、本発明の明細書に使用される用語は具体的な実施例を述べるためのものに過ぎず、本発明を制限することを旨とするものではない。本願に使用される「及び／又は」という用語は一つ又は複数の関連項目の任意の及びすべての組合せを含んでいる。
素子は、他方の素子に「固定」される場合、直接他方の素子に設けられるようにしてもよく、あるいは、他の素子を介して他方の素子に設けられるようにしてもよいことは了解されたい。一つの素子が他方の素子に「接続」される場合、直接他方の素子に接続されるようにしてもよく、あるいは、他の素子を介して他方の素子に接続されるようにしてもよい。本願に使用される「垂直な」、「水平な」、「上」、「下」、「左」、「右」という用語及び類似した表記は説明のためだけのものである。
一実施例では、図１を参照し、ＬＤＭＯＳデバイスは、基板１０、第一導電タイプのドープ領域１１、トレンチ１２、ウェル領域１３、ソースドープ領域１４、トップ埋込層１５、及び、フィールド酸化絶縁層構造１６を備える。第一導電タイプのドープ領域１１は基板１０上に設けられてドリフト領域として用いられ、トレンチ１２は第一導電タイプのドープ領域１１に開口され、ウェル領域１３はトレンチ１２の下に設けられている。また、ウェル領域１３は第二導電タイプを有し、ソースドープ領域１４はウェル領域１３内に設けられ、トップ埋込層１５は第一導電タイプのドープ領域１１内、つまりドリフト領域内に設けられている。そして、トップ埋込層１５は一端がトレンチ１２まで伸び、第二導電タイプを有するものであり、フィールド酸化絶縁層構造１６はトップ埋込層１５の上に設けられ、一端がトレンチまで伸びるものであり、第一導電タイプと第二導電タイプは互いに逆となるものである。
その一実施例では、図１を参照し、ソースドープ領域１４は、第一導電タイプのソースドープ領域１４１及び第二導電タイプのソースドープ領域１４２を含んでもよい。そのうち、第一導電タイプと第二導電タイプは、一方がｐ型で他方がｎ型であるから、ソースドープ領域１４はｐ型ソースドープ領域とｎ型ソースドープ領域とを含むものとなる。
例えば、第一導電タイプをｎ型とするのに対して、第二導電タイプをｐ型とするようにし、その場合、基板１０はｐ型基板とされ、ドリフト領域はｎ型ドリフト領域とされる。具体的には、ｎ－型ドリフト領域（ｎ－型はドープ濃度の低いｎ型を言う）とされてもよく、ウェル領域１３はｐウェルとされ、トップ埋込層１５はｐ型トップ埋込層とされる。第一導電タイプをｐ型とするのに対して、第二導電タイプをｎ型とするようにしてもよく、その場合、基板１０はｎ型基板とされ、ドリフト領域はｐ型ドリフト領域とされ、ウェル領域１３はｎウェルとされ、トップ埋込層１５はｎ型トップ埋込層とされる。
その一実施例では、トレンチ１２の底部はトップ埋込層１５の底部よりも低い。それにより、トレンチ１２はトップ埋込層１５より深くなり、トレンチ１２はさらにトップ埋込層１５とドリフト領域とによるｐｎ接合よりも深いものであってもよい。
その一実施例では、図１を参照し、フィールド酸化絶縁層構造１６はその一部が第一導電タイプのドープ領域１１の上に設けられ、残りがトップ埋込層１５の上に設けられている。
その一実施例では、図２を参照し、ＬＤＭＯＳデバイスは、ゲート酸化構造１７、ゲートポリシリコン１８（図２中のハッチング部分の構造）、及び、ゲート引出端１９をさらに備える。図２に示される実施例では、ゲート酸化構造１７は、トレンチ１２の底部及びトレンチ１２におけるトップ埋込層１５に近い側壁に設けられ、さらにフィールド酸化絶縁層構造１６の表面の一部まで伸びている。具体的には、図２に示されるように、ゲート酸化構造１７はトレンチ１２の底部の一部、トレンチ１２におけるトップ埋込層１５に近い側面、及び、フィールド酸化絶縁層構造１６の表面の一部を覆っている。ゲートポリシリコン１８はゲート酸化構造１７に設けられ、ゲート引出端１９はゲートポリシリコン１８に電気的に接続されている。その他の実施例では、ゲート酸化構造１７はトレンチ１２の底部及びトレンチ１２におけるトップ埋込層１５に近い側壁に設けられて、フィールド酸化絶縁層構造の表面へ伸びないようにしてもよく、トレンチ１２の底部の一部及びトップ埋込層１５の表面の一部を覆うようになる。
一実施例では、図２を参照し、ＬＤＭＯＳデバイスはソース引出端２０をさらに備え、ソース引出端２０は、第一導電タイプのソースドープ領域１４１と第二導電タイプのソースドープ領域１４２にそれぞれ電気的に接続されている。
一実施例では、図２を参照し、ＬＤＭＯＳデバイスはドレインドープ領域２１及びドレイン引出端２２をさらに備え、ドレインドープ領域２１は第一導電タイプのドープ領域１１に設けられ、ドレインドープ領域２１とソースドープ領域１４はフィールド酸化絶縁層構造により離間され、ドレインドープ領域２１は第一導電タイプを有し、ドレイン引出端２２はドレインドープ領域２１に電気的に接続されている。
上記ＬＤＭＯＳデバイスでは、トレンチ１２を開口しながらウェル領域１３をトレンチ１２の下に設けることにより、ウェル領域１３の位置を下に配置されるようになり、また、トップ埋込層１５とフィールド酸化絶縁層構造１６をトレンチ１２まで伸びさせていることで、トップ埋込層１５とフィールド酸化絶縁層構造１６との間やトップ埋込層１５，フィールド酸化絶縁層構造１６及びトレンチ１２の間には第一導電タイプのドープ領域がなくなる。このため、導電チャネルはＪＥＦＴ領域を通過しなくなり、ＬＤＭＯＳのオン抵抗の大きさはＪＦＥＴ領域に制限されず、高いソースドレイン降伏電圧を実現するとともにより低いオン抵抗を実現することが可能になる。
ＬＤＭＯＳデバイスを製造する製造方法をさらに提供する。
一実施例におけるＬＤＭＯＳデバイスの製造方法によれば、図１に示されるＬＤＭＯＳデバイスを製造でき、図３に示すように、このＬＤＭＯＳデバイスの製造方法はステップＳ１１～Ｓ１４を含んでもよい。
Ｓ１１では、第一導電タイプのドープ領域１１が形成され、第一導電タイプのドープ領域１１内にトップ埋込層１５が形成され、トップ埋込層１５上にフィールド酸化絶縁層構造１６が形成されたウェハを取得する。
図４に示されるように、第一導電タイプのドープ領域は基板１０上に形成されており、基板１０は第二導電タイプを有するものであり、基板１０上にドリフト領域として第一導電タイプのドープ領域１１を形成してから、ドリフト領域内にトップ埋込層１５を形成し、続いてトップ埋込層１５上にフィールド酸化絶縁層構造１６を形成するようにし、基板は第二導電タイプを有しながら、ウェハは図４に示されるような構造とされてもよい。
一実施例では、図４に示されるように、ステップＳ１１の実現は以下のことを含む。まず、前記第一導電タイプのドープ領域１１内にトップ埋込層１５を形成し、続いて、トップ埋込層１５を部分的に覆うようにトップ埋込層１５上にフィールド酸化絶縁層構造１６を形成し、トップ埋込層１５は後でトレンチを開口する位置に近い箇所における一部がフィールド酸化絶縁層構造１６の下から露出している。図４に示されるように、本実施例では、トップ埋込層１５とドリフト領域にフィールド酸化絶縁層構造１６を形成するようにしており、トップ埋込層１５はソースドープ領域に近いフィールド酸化絶縁層構造の底部領域（図４中の左のフィールド酸化絶縁層構造の底部領域）を包むようになる。
Ｓ１２では、トップ埋込層とフィールド酸化絶縁層構造まで伸びさせてトップ埋込層の一部を除去するように、第一導電タイプのドープ領域にトレンチを開口する。
図５に楕円で示されるように、トップ埋込層とフィールド酸化絶縁層構造との間や、トップ埋込層，フィールド酸化絶縁層構造及びトレンチの間には、第一導電タイプのドープ領域がなくなるため、導電チャネルはＪＥＦＴ領域を通過なくなる。
その一実施例では、図５に示されるように、第一導電タイプのドープ領域１１にトレンチ１２を開口することは、トップ埋込層の底部よりも低い位置にてトレンチ１２を開口することであり、第一導電タイプのドープ領域１１に形成されるトレンチ１２の底部はトップ埋込層１５の底部より低くなる。その他の実施例では、形成されるトレンチ１２の底部はさらにトップ埋込層１５とドリフト領域とによるｐｎ接合より低くなるようにしてもよい。
その一実施例では、第一導電タイプのドープ領域にトレンチを開口することは、フィールド酸化絶縁層構造をハードマスクとしてエッチングを行うことである。例えば、図５に示されるように、ドリフト領域には左から右（電流方向）へ配列されるフィールド酸化絶縁層構造Ａ、Ｂがあり、これらのフィールド酸化絶縁層構造同士の間のドリフト領域にトレンチを形成するようにしている。フィールド酸化絶縁層構造はソースドープ領域とドレインドープ領域を離間させるためのものであるため、フィールド酸化絶縁層構造Ａの左側のドリフト領域とフィールド酸化絶縁層構造Ｂの右側のドリフト領域はドレインドープ領域を形成するためのものとなり、トレンチを開口しない。
Ｓ１３では、第二導電タイプのイオンを注入して、トレンチ１２の下にウェル領域を形成する。
本ステップでは、図５の構造におけるトレンチ１２にイオン注入としてウェル領域を形成するようにし、ウェル領域が形成された構造は図１に示されている。
Ｓ１４では、ウェル領域内にソースドープ領域を形成し、ソースドープ領域が形成された構造は図１に示されており、第一導電タイプと第二導電タイプは互いに逆となるものである。そのうち、第一導電タイプをｎ型とするのに対して、第二導電タイプをｐ型とするようにしてもよい。
その一実施例では、図１に示すように、ウェル領域内にソースドープ領域を形成することは、ウェル領域内に第一導電タイプのソースドープ領域と第二導電タイプのソースドープ領域を形成することであり、第一導電タイプのソースドープ領域が位置する箇所は第二導電タイプのソースドープ領域よりもトップ埋込層に近い。前記ウェル領域内にソースドープ領域を形成した後、第一導電タイプのソースドープ領域と第二導電タイプのソースドープ領域からソース引出端を引き出す。第一導電タイプのソースドープ領域をｎ型ソースドープ領域とするのに対して、第二導電タイプのソースドープ領域をｐ型ドープ領域とするようにしてもよい。
その一実施例では、図６に示すように、第一導電タイプのドープ領域にトレンチを開口した後に、ゲート酸化構造１７を形成することを含む。具体的には、トレンチ１２の底部及びトレンチ１２におけるトップ埋込層１５に近い側壁において連続したゲート酸化構造を形成するようにし、形成されるゲート酸化構造１７はトレンチ１２の底部の一部及びトップ埋込層１５の表面の一部を覆っている。その他の実施例では、図６を参照し、ゲート酸化構造１７はさらにフィールド酸化絶縁層構造１６の表面の一部まで伸びるようにしてもよい。形成されるゲート酸化構造１７は、トレンチ１２の底部の一部、トレンチ１２におけるトップ埋込層１５に近い側壁、及び、フィールド酸化絶縁層構造１６の表面の一部を覆っている。例えば、図６に示されるように、このトレンチ１２におけるトップ埋込層１５に近い側壁は、トップ埋込層１５とフィールド酸化絶縁層構造１６まで伸びる右側壁であり、図中では、電流方向は左から右への方向となる。
ゲート酸化構造１７を形成した後、その上にゲートポリシリコン１８を堆積し、そしてゲートポリシリコン１８からゲート引出端１９を引き出す。
本実施例におけるゲート酸化構造１７及びゲートポリシリコン１８の形成はトレンチ１２を開口した後に実行されることができる。具体的には、ウェル領域とソースドープ領域の形成後に実行されることができる。
一実施例では、図６を参照し、ＬＤＭＯＳデバイスの製造方法は以下のことをさらに含む。第一導電タイプのドープ領域１１内にドレインドープ領域２１を形成し、そしてドレインドープ領域２１からドレイン引出端を引き出す。ドレインドープ領域２１とソースドープ領域１４はフィールド酸化絶縁層構造１６により離間され、ドレインドープ領域２１は第一導電タイプを有し、電流は第一導電タイプのソースドープ領域からドレインドープ領域へ流れる。
上記のＬＤＭＯＳデバイスの製造方法では、ウェル領域の位置を下に配置させ（トレンチの下に形成させ）、また、トップ埋込層とフィールド酸化絶縁層構造をトレンチまで伸びさせていることで、トップ埋込層とフィールド酸化絶縁層構造との間や、トップ埋込層，フィールド酸化絶縁層構造及びトレンチの間には、第一導電タイプのドープ領域がなくなる。このため、導電チャネルはＪＥＦＴ領域を経過しなくなり、ＬＤＭＯＳのオン抵抗の大きさはＪＦＥＴ領域に制限されず、高いソースドレイン降伏電圧を実現するとともにより低いオン抵抗を実現することが可能になる。
上記した実施例の各技術的特徴は任意的に組み合せてもよく、説明を簡単にするために、上記実施例の各技術的特徴のあり得る組合せのすべてについて述べていないが、矛盾しない限り、これらのすべては本明細書に記載の範囲に属するはずである。
上記は本発明の幾つかの実施例のみを示しており、その説明が具体的かつ詳細なものであるが、それにより本発明の範囲を制限するものとして理解されるべきではない。当業者にとっては、本発明の思想から逸脱することなく、若干の変形や改良を行うことが可能であり、それらのすべては本発明の保護範囲に属することは理解されたい。このため、本発明の保護範囲は請求項に依存するものとなる。

Claims (7)

  1. 第一導電タイプのドープ領域が形成され、前記第一導電タイプのドープ領域内にトップ埋込層が形成され、前記トップ埋込層上にフィールド酸化絶縁層構造が形成されたウェハを取得することと、
    前記トップ埋込層とフィールド酸化絶縁層構造まで伸びさせて前記トップ埋込層の一部を除去するように、前記第一導電タイプのドープ領域にトレンチを開口することと、
    第二導電タイプのイオンを注入して、前記トレンチの下にウェル領域を形成することと、
    前記ウェル領域内にソースドープ領域を形成することと、を含み、
    前記第一導電タイプと第二導電タイプは互いに逆となるものであり、
    前記した前記第一導電タイプのドープ領域にトレンチを開口することは、前記フィールド酸化絶縁層構造をハードマスクとしてエッチングを行うことであることを特徴とするＬＤＭＯＳデバイスの製造方法。
  2. 前記した前記第一導電タイプのドープ領域にトレンチを開口することにより形成されたトレンチの底部は、前記トップ埋込層の底部よりも低いことを特徴とする、請求項１に記載の方法。
  3. 前記した第一導電タイプのドープ領域が形成され、前記第一導電タイプのドープ領域内にトップ埋込層が形成され、前記トップ埋込層上にフィールド酸化絶縁層構造が形成されたウェハを取得することは、
    前記第一導電タイプのドープ領域内に前記トップ埋込層を形成することと、
    前記トップ埋込層を部分的に覆うように前記トップ埋込層上に前記フィールド酸化絶縁層構造を形成することと、を含み、
    前記トップ埋込層は、前記トレンチに近い箇所における一部が前記フィールド酸化絶縁層構造の下から露出していることを特徴とする、請求項１に記載の方法。
  4. 第一導電タイプのドープ領域にトレンチを開口した後に、前記トレンチの底部及び前記トレンチにおけるトップ埋込層に近い側壁において連続したゲート酸化構造を形成することを含むことを特徴とする、請求項１に記載の方法。
  5. 前記ゲート酸化構造は、さらに前記フィールド酸化絶縁層構造の表面の一部まで伸びていることを特徴とする、請求項４に記載の方法。
  6. 前記したウェル領域内にソースドープ領域を形成することは、前記ウェル領域内に第一導電タイプのソースドープ領域と第二導電タイプのソースドープ領域を形成することであり、第一導電タイプのソースドープ領域が位置する箇所は第二導電タイプのソースドープ領域よりも前記トップ埋込層に近いことを特徴とする、請求項１に記載の方法。
  7. 前記第一導電タイプのドープ領域内にドレインドープ領域を形成することをさらに含み、前記ドレインドープ領域と前記ソースドープ領域は前記フィールド酸化絶縁層構造により離間され、前記ドレインドープ領域は第一導電タイプを有することを特徴とする、請求項６に記載の方法。
JP2020530563A 2017-12-06 2018-12-05 Ｌｄｍｏｓデバイスの製造方法 Active JP7079328B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201711278066.7 2017-12-06
CN201711278066.7A CN109888015A (zh) 2017-12-06 2017-12-06 Ldmos器件及其制备方法
PCT/CN2018/119252 WO2019109924A1 (zh) 2017-12-06 2018-12-05 Ldmos器件及其制备方法

Publications (2)

Publication Number Publication Date
JP2021506118A JP2021506118A (ja) 2021-02-18
JP7079328B2 true JP7079328B2 (ja) 2022-06-01

Family

ID=66751267

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020530563A Active JP7079328B2 (ja) 2017-12-06 2018-12-05 Ｌｄｍｏｓデバイスの製造方法

Country Status (5)

Country Link
US (1) US11309406B2 (ja)
JP (1) JP7079328B2 (ja)
KR (1) KR102333100B1 (ja)
CN (1) CN109888015A (ja)
WO (1) WO2019109924A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113903791A (zh) * 2021-12-09 2022-01-07 广州粤芯半导体技术有限公司 半导体器件及其制备方法
CN115132822A (zh) * 2022-05-19 2022-09-30 深圳基本半导体有限公司 一种ldmos器件及其制作方法和应用
CN115274858B (zh) * 2022-09-30 2023-01-17 北京芯可鉴科技有限公司 Ldmos器件、ldmos器件制造方法及芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150194506A1 (en) 2014-01-06 2015-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming integrated circuit having modified isolation structure
JP2015204308A (ja) 2014-04-10 2015-11-16 旭化成エレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
JP2017073410A (ja) 2015-10-05 2017-04-13 株式会社日立製作所 半導体装置および半導体装置の製造方法
US20170194491A1 (en) 2015-12-31 2017-07-06 Globalfoundries Singapore Pte. Ltd. High voltage device with low rdson

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5378912A (en) * 1993-11-10 1995-01-03 Philips Electronics North America Corporation Lateral semiconductor-on-insulator (SOI) semiconductor device having a lateral drift region
JP3435930B2 (ja) 1995-09-28 2003-08-11 株式会社デンソー 半導体装置及びその製造方法
JP3423230B2 (ja) 1998-11-26 2003-07-07 三洋電機株式会社 半導体装置の製造方法
KR100871550B1 (ko) * 2006-12-20 2008-12-01 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US7709908B2 (en) * 2007-08-10 2010-05-04 United Microelectronics Corp. High-voltage MOS transistor device
US7956412B2 (en) * 2007-12-04 2011-06-07 International Business Machines Corporation Lateral diffusion field effect transistor with a trench field plate
KR100947941B1 (ko) 2007-12-27 2010-03-15 주식회사 동부하이텍 반도체 소자 및 그 제조방법
US20110241114A1 (en) * 2010-04-02 2011-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage mos transistor
CN102468335A (zh) 2010-11-19 2012-05-23 无锡华润上华半导体有限公司 Ldmos器件及其制造方法
US8921937B2 (en) * 2011-08-24 2014-12-30 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device and method of fabricating the same
US9171916B1 (en) * 2011-10-13 2015-10-27 Maxim Integrated Products, Inc. LDMOS with thick interlayer-dielectric layer
KR101755718B1 (ko) * 2011-11-22 2017-07-07 현대자동차주식회사 수평형 디모스 소자 및 그 제조 방법
DE102011087845B4 (de) * 2011-12-06 2015-07-02 Infineon Technologies Ag Laterales transistorbauelement und verfahren zu dessen herstellung
US9064894B2 (en) * 2012-08-08 2015-06-23 Globalfoundries Singapore Pte. Ltd. Stress enhanced high voltage device
US8912066B2 (en) * 2013-03-15 2014-12-16 Globalfoundries Singapore Pte. Ltd. Lateral double-diffused high voltage device
US9130033B2 (en) * 2013-12-03 2015-09-08 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
US9245952B2 (en) * 2014-05-12 2016-01-26 Semiconductor Components Industries, Llc Method of forming a semiconductor device and structure therefor
CN105428415B (zh) 2015-11-16 2018-08-21 上海华虹宏力半导体制造有限公司 Nldmos器件及其制造方法
US10475784B2 (en) * 2017-05-30 2019-11-12 Vanguard International Semiconductor Corporation Semiconductor structure with a resistor and a transistor and method for forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150194506A1 (en) 2014-01-06 2015-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming integrated circuit having modified isolation structure
JP2015204308A (ja) 2014-04-10 2015-11-16 旭化成エレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
JP2017073410A (ja) 2015-10-05 2017-04-13 株式会社日立製作所 半導体装置および半導体装置の製造方法
US20170194491A1 (en) 2015-12-31 2017-07-06 Globalfoundries Singapore Pte. Ltd. High voltage device with low rdson

Also Published As

Publication number Publication date
JP2021506118A (ja) 2021-02-18
WO2019109924A1 (zh) 2019-06-13
CN109888015A (zh) 2019-06-14
KR102333100B1 (ko) 2021-12-02
KR20200079318A (ko) 2020-07-02
US20210175347A1 (en) 2021-06-10
US11309406B2 (en) 2022-04-19

Similar Documents

Publication Publication Date Title
CN103531630B (zh) 高击穿电压ldmos器件
KR102177431B1 (ko) 반도체 소자
CN103545370B (zh) 用于功率mos晶体管的装置和方法
TWI438898B (zh) 自我對準之互補雙擴散金氧半導體
CN106972050B (zh) 半导体装置中的局部自偏压隔离
TW201712874A (zh) 半導體裝置及半導體裝置的製造方法
TW201601291A (zh) 利用深擴散區在單片功率積體電路中製備jfet和ldmos電晶體
JP7079328B2 (ja) Ｌｄｍｏｓデバイスの製造方法
JP5404550B2 (ja) 半導体装置の製造方法及び半導体装置
TW201801318A (zh) 半導體裝置及半導體裝置之製造方法
JP2010016155A (ja) 半導体装置
EP3096356B1 (en) Semiconductor devices with vertical field floating rings and methods of fabrication thereof
KR101360070B1 (ko) 반도체 소자 및 그 제조 방법
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
JP6514567B2 (ja) 半導体装置およびその製造方法
TWI601295B (zh) 斷閘極金氧半場效電晶體
US10896959B2 (en) Top structure of super junction MOSFETs and methods of fabrication
US9985092B2 (en) PowerMOS
CN111725316A (zh) 半导体装置及其制造方法
CN104143570A (zh) 具有低导通电阻的金属氧化物半导体装置及其制造方法
KR20110037031A (ko) 반도체 소자 및 그 제조 방법
KR20110037030A (ko) 반도체 소자 및 그 제조 방법
EP4099393A1 (en) Semiconductor device
KR101262853B1 (ko) 반도체 소자 및 그 제조 방법
US20240250168A1 (en) High voltage semiconductor device and method of manufacturing same

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200604

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200604

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210618

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210629

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210908

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220404

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20220404

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20220413

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20220419

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220510

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220520

R150 Certificate of patent or registration of utility model

Ref document number: 7079328

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150