JP7077151B2 - メモリシステム - Google Patents
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Description
SSDのようなメモリシステムにおいては、リード/ライト性能を改善するために、複数のブロック(物理ブロック)を並列にアクセスする技術が使用される場合がある。
本発明が解決しようとする課題は、低コストで、並列にアクセスされるブロックの集合を制御することができるメモリシステムを提供することである。
まず、図1を参照して、一実施形態に係るメモリシステムを含む情報処理システム1の構成を説明する。
このメモリシステムは、不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成された半導体ストレージデバイスである。このメモリシステムは、NANDフラッシュ技術ベースのフラッシュストレージデバイス3として実現されている。
NAND型フラッシュメモリ5は、マトリクス状に配置された複数のメモリセルを含むメモリセルアレイを含む。NAND型フラッシュメモリ5は、2次元構造のNAND型フラッシュメモリであってもよいし、3次元構造のNAND型フラッシュメモリであってもよい。
一つのスーパーブロックは、これに限定されないが、NAND型フラッシュメモリチップ#0~#31から一つずつ選択される計32個のブロックBLKを含んでいてもよい。図3においては、ハッチングによって示されるブロック(物理ブロック)それぞれは、ある一つのスーパーブロックに含まれるブロックを表している。
コントローラ4は、複数のチャンネル(例えば16個のチャンネル)を介して複数のNAND型フラッシュメモリチップに電気的に接続される。コントローラ4は、異なるNAND型フラッシュメモリチップ(または異なるプレーン)にそれぞれ属する複数のブロック(物理ブロック)を各々が含む複数のスーパーブロックを制御する。
ブロック(スーパーブロック)の状態は、有効データを格納しているアクティブブロックと、有効データを格納していないフリーブロックとに大別される。アクティブブロックである各スーパーブロックは、アクティブブロックプールと称されるリストによって管理される。一方、フリーブロックである各スーパーブロックは、フリーブロックプールと称されるリストによって管理される。
NANDインタフェース13は、CPU12の制御の下、NAND型フラッシュメモリ5を制御するように構成されたメモリ制御回路である。DRAMインタフェース14は、CPU12の制御の下、DRAM6を制御するように構成されたDRAM制御回路である。DRAM6の記憶領域の一部は、ライトデータを一時的に格納するためのライトバッファ(WB)31として使用されてもよい。また、DRAM6の記憶領域の他の一部は、NAND型フラッシュメモリ5からロードされるLUT32およびルールセット33を格納するために使用されてもよい。
ここでは、フラッシュストレージデバイス3が8個のNAND型フラッシュメモリチップ(チップ#0~チップ#7)を含み、8個のNAND型フラッシュメモリチップ(チップ#0~チップ#7)の各々が32個のブロック(BLK0~BLK31)を含んでおり、チップ#0~チップ#7にそれぞれ属する8個のブロックが一つのスーパーブロックSBとして編成される場合を想定する。一つのスーパーブロックSBに属するべきブロックそれぞれのブロックアドレスは、このスーパーブロックSBを識別するアドレス(スーパーブロックアドレス)から数学的規則に基づいて定めることができる。
ここでは、図示の簡単化のために、一つのスーパーブロックSBは、このスーパーブロックSBのスーパーブロックアドレスと同じブロックアドレスを有するブロックの集合を含む場合が例示されている。
例えば、チップ#0においては、不良ブロックBLK3、不良ブロックBLK8、不良ブロックBLK13、不良ブロックBLK16、不良ブロックBLK19、不良ブロックBLK21は、チップ#0に属するブロックBLK25、ブロックBLK26、ブロックBLK28、ブロックBLK29、ブロックBLK30、ブロックBLK31でそれぞれ置換されてもよい。同様に、チップ#1においては、不良ブロックBLK10、不良ブロックBLK21は、チップ#1に属するブロックBLK30、ブロックBLK31でそれぞれ置換されてもよい。
図8の下部は、コントローラ4によって実行されるブロック再配置動作を示す。
一方、図8の下部で説明したブロック再配置では、各チップ内の利用可能なブロックの数は、最も不良ブロックの多いチップ#0内の正常ブロックの数に影響されない。したがって、全チップの不良ブロック数の合計が極端に大きくならない限り、スーパーブロックSB0~SB31間の不良ブロック数の差をある範囲内に制限できるので、これらスーパーブロックSB0~SB31それぞれのリード/ライト性能の差を許容範囲内に納めることができる。
図9の上部は、複数のNAND型フラッシュメモリチップに存在する不良ブロックのパターンの例とチップ毎に適用されるアドレス変換ルールの例を示す。
チップ#0に送出される3ビットのブロックアドレス(ブロック番号)が0(=“000”)を示すならば、この3ビットのブロックアドレス(ブロック番号)は1(=“001”)に変換され、ブロックアドレス(=“000”)を有するブロックBLK0の代わりに、ブロックアドレス(=“001”)を有するブロックBLK1がアクセスされる。
この場合、チップ#1に送出されるブロックアドレスそれぞれには同じアドレス変換動作(ここでは、ブロックアドレスから1を減ずる減算)が施され、これによってチップ#1の各ブロックの配置は図9の下部に示すように右側に1ブロック分だけシフトされる。この結果、チップ#1においては、不良ブロックBLK4は、スーパーブロックSB4に属するブロックではなく、スーパーブロックSB5に属するブロックとして扱われる。同様に、不良ブロックBLK3はスーパーブロックSB3に属するブロックではなく、スーパーブロックSB4に属するブロックとして扱われる。
この場合、チップ#2に送出されるブロックアドレスそれぞれには同じアドレス変換動作(ここでは、ブロックアドレスに1を加える加算)が施され、これによってチップ#2の各ブロックの配置は図9の下部に示すように左側に1ブロック分だけシフトされる。この結果、チップ#2においては、不良ブロックBLK2は、スーパーブロックSB2に属するブロックではなく、スーパーブロックSB1に属するブロックとして扱われる。
この場合、チップ#3に送出される3ビットのブロックアドレス(ブロック番号)が0(=“000”)を示すならば、この3ビットのブロックアドレス(ブロック番号)は7(=“111”)に変換され、ブロックアドレス(=“000”)を有するブロックBLK0の代わりに、ブロックアドレス(=“111”)を有するブロックBLK7がアクセスされる。
(1)ブロックアドレスの最下位ビット[b0]のみを反転する演算: この演算はチップ(またはプレーン)当たりの総ブロック数が2の整数倍である場合に利用されてもよい。
(4)ブロックアドレスの全ビットを反転する演算
図10は、フラッシュストレージデバイス3のコントローラ4に含まれる複数のアドレス変換回路151と複数のNAND型フラッシュメモリチップとの関係の例を示す。
学習処理200においては、個々のチップに適用すべきアドレス変換ルールが、予め定義された使用可能な複数種のアドレス変換ルールの中からそれぞれ選択されてもよい。決定された8個のアドレス変換ルールはルールセット33として8個のNAND型フラッシュメモリチップのいずれか一つに永続的に格納されるか、あるいはコントローラ4内の他の不揮発性メモリに永続的に格納される。
ここでは、フラッシュストレージデバイス3が8個のNAND型フラッシュメモリチップ(チップ#0~チップ#7)を含み、チップ#0~チップ#7の各々が2つのプレーン(PLANE0、PLANE1)を含み、総数16のプレーンにそれぞれ属する16個のブロックが一つのスーパーブロックSBとして編成される場合が想定されている。
ここでは、複数のアドレス変換回路151の各々に、ブロックアドレスではなく、アクセスされるべきスーパーブロックを示すスーパーブロックアドレスが供給される場合が想定されている。
以上説明したように、本実施形態によれば、複数の並列アクセス単位(スーパーブロック)の各々に含まれる不良ブロックの数が閾値(第1の数)以下になるように規定された複数のアドレス変換ルールの各々の数学的規則に基づいて、各不揮発性メモリチップ(または各プレーン)9に送出されるブロックアドレスの各々を別のブロックアドレスに変換するアドレス変換動作がアドレス変換回路151によって実行される。したがって、スーパーブロックそれぞれとこれらスーパーブロックの各々に属するブロックの集合との関係をテーブル形式の管理情報を使用して管理することなく、スーパーブロックそれぞれとこれらスーパーブロックの各々に属するブロックの集合との関係を変更することができ、これによってスーパーブロックそれぞれに含まれる不良ブロックの数をこれらスーパーブロック間でほぼ均一にすることが可能となる。よって、低コストで、並列にアクセスされるブロックの集合を効率よく制御することが可能となる。
<タイプ#1ストレージデバイス>
タイプ#1のストレージデバイスは、LBAのような論理アドレスを指定するリード/ライトコマンドをホスト2から受信するように構成されている。リード/ライトコマンドは、論理アドレス、データの長さを指定するが、NAND型フラッシュメモリ5の物理アドレスを指定しない。フラッシュストレージデバイス3がタイプ#1のストレージデバイスとして実現されている場合には、図1のライト制御部21は、ホスト2から受信したライトコマンドに応じて、ホスト2から受信されるデータ(ライトデータ)を、書き込み先スーパーブロック内の利用可能な物理記憶位置に書き込む。そして、図1のライト制御部21は、LUT32を更新することによって、ライトデータが書き込まれた物理記憶位置を示す物理アドレスをこのライトデータの論理アドレスにマッピングする。図1のリード制御部22がホスト2からリードコマンドを受信した場合、リード制御部22は、LUT32を参照することによって、リードコマンドによって指定された論理アドレスに対応する物理アドレスを取得する。そして、リード制御部22は、この物理アドレスによって指定されるNAND型フラッシュメモリ5内の物理記憶位置からデータを読み出す。
タイプ#2のストレージデバイスは、NAND型フラッシュメモリ5の物理アドレスを指定するリード/ライトコマンドをホスト2から受信するように構成されている。フラッシュストレージデバイス3がタイプ#2のストレージデバイスとして実現されている場合には、論理アドレスそれぞれとNAND型フラッシュメモリ5の物理アドレスそれぞれとの間のマッピングを管理するための論理物理アドレス変換テーブルはホスト2に設けられる。
この結果、ホスト2は、ブロック境界は認識できるが、ページ書き込み順序制約、バッドページ、ページサイズについては意識することなく、どのユーザデータがどのブロックに存在するかを管理することができる。
フラッシュストレージデバイス3がタイプ#2のストレージデバイスとして実現されている場合には、図1のリード制御部22は、物理アドレス(すなわち、ブロックアドレスおよびブロック内オフセット)を指定するリード要求(リードコマンド)をホスト2から受信する。リードコマンドをホスト2から受信した場合、リード制御部22は、これらブロックアドレスおよびブロック内オフセットに基づいて、リード対象のブロック内のリード対象の物理記憶位置からデータをリードする。リード対象のブロックは、ブロック番号によって特定される。このブロック内のリード対象の物理記憶位置は、ブロック内オフセットによって特定される。
リード/ライトコマンドによって指定されるブロックアドレスがある物理ブロックのブロックアドレスを示すケースにおいては、このブロックアドレスはチップアドレス(チップ番号)とブロックアドレス(ブロック番号)との組み合わせによって表されてもよいし、チップアドレス(チップ番号)とプレーン番号とブロックアドレス(ブロック番号)との組み合わせによって表されてもよい。
また、本実施形態では、不揮発性メモリとしてNAND型フラッシュメモリを例示した。しかし、本実施形態の機能は、例えば、MRAM(Magnetoresistive Random Access Memory)、PRAM(Phase change Random Access Memory)、ReRAM(Resistive Random Access Memory)、又は、FeRAM(Ferroelectric Random Access Memory)のような他の様々な不揮発性メモリにも適用できる。
Claims (12)
- メモリシステムであって、
各々が複数のブロックを含む複数の不揮発性メモリチップと、
前記複数の不揮発性メモリチップに電気的に接続され、異なる不揮発性メモリチップにそれぞれ属する複数のブロックを各々が含む複数の並列アクセス単位を制御するように構成されたコントローラと、を具備し、
前記メモリシステムは、前記複数の並列アクセス単位の各々に含まれる不良ブロックの数が第1の数以下になるように規定された、前記複数の不揮発性メモリチップの数と同数の複数のアドレス変換ルールを示す情報を格納しており、
前記複数の不揮発性メモリチップのそれぞれには、前記複数のアドレス変換ルールのうちの一つのアドレス変換ルールが対応付けられており、
前記複数のアドレス変換ルールの各々は、前記複数の不揮発性メモリチップのうちの一つの不揮発性メモリチップに含まれる前記複数のブロックのそれぞれをアクセスするためのブロックアドレスそれぞれを、前記一つの不揮発性メモリチップに含まれる別のブロックそれぞれをアクセスするための別のブロックアドレスにそれぞれ変換するための数学的規則を示し、
前記コントローラは、
複数のアドレス変換回路部を含み、
前記複数のアドレス変換回路部の各々は、前記複数の不揮発性メモリチップのうちの一つの不揮発性メモリチップに対応付けられており、
前記複数のアドレス変換回路部の各々は、
対応する一つの不揮発性メモリチップに対応付けられた一つのアドレス変換ルールの数学的規則に基づいて、前記対応する一つの不揮発性メモリチップに含まれる前記複数のブロックのそれぞれをアクセスするためのブロックアドレスそれぞれを、前記対応する一つの不揮発性メモリチップに含まれる別のブロックそれぞれをアクセスするための別のブロックアドレスにそれぞれ変換し、変換されたブロックアドレスそれぞれを前記対応する一つの不揮発性メモリチップに送出するように構成されている、
メモリシステム。 - 前記第1の数は、前記複数の不揮発性メモリチップにそれぞれ含まれる不良ブロックの数の平均値以下の整数に設定されている請求項1記載のメモリシステム。
- 前記複数のアドレス変換ルールの各々は、前記複数の不揮発性メモリチップのうちの一つの不揮発性メモリチップに含まれる前記複数のブロックのそれぞれをアクセスするためのブロックアドレスの各々に任意の整数を加える加算、前記ブロックアドレスの各々から任意の整数を減ずる減算、各不揮発性メモリチップに対応する最大ブロックアドレスから前記ブロックアドレスの各々を減ずる演算、または前記ブロックアドレスの各々を表す複数のビットの一部または全てを反転する演算のうちの任意の一つまたは任意の2以上の組み合わせを示す請求項1記載のメモリシステム。
- 前記情報は前記メモリシステムに永続的に格納されている請求項1記載のメモリシステム。
- 前記情報は前記複数の不揮発性メモリチップの少なくとも一つに、または前記メモリシステムに含まれる他の不揮発性メモリのいずれかに永続的に格納されている請求項1記載のメモリシステム。
- 各並列アクセス単位に含まれる複数のブロックそれぞれのブロックアドレスは、各並列アクセス単位を識別するアドレスから数学的規則に基づいて定められる請求項1記載のメモリシステム。
- メモリシステムであって、
各々が複数のプレーンを含む複数の不揮発性メモリチップと、
前記複数の不揮発性メモリチップに電気的に接続され、異なるプレーンにそれぞれ属する複数のブロックを各々が含む複数の並列アクセス単位を制御するように構成されたコントローラと、を具備し、
前記メモリシステムは、前記複数の並列アクセス単位の各々に含まれる不良ブロックの数が第1の数以下になるように規定された、前記複数の不揮発性メモリチップに含まれる複数のプレーンの数と同数の複数のアドレス変換ルールを示す情報を格納しており、
前記複数のプレーンのそれぞれには、前記複数のアドレス変換ルールのうちの一つのアドレス変換ルールが対応付けられており、
前記複数のアドレス変換ルールの各々は、前記複数のプレーンのうちの一つのプレーンに含まれる前記複数のブロックのそれぞれをアクセスするためのブロックアドレスそれぞれを、前記一つのプレーンに含まれる別のブロックそれぞれをアクセスするための別のブロックアドレスにそれぞれ変換するための数学的規則を示し、
前記コントローラは、
複数のアドレス変換回路部を含み、
前記複数のアドレス変換回路部の各々は、前記複数のプレーンのうちの一つのプレーンに対応付けられており、
前記複数のアドレス変換回路部の各々は、
対応する一つのプレーンに対応付けられた一つのアドレス変換ルールの数学的規則に基づいて、前記対応する一つのプレーンに含まれる前記複数のブロックのそれぞれをアクセスするためのブロックアドレスそれぞれを、前記対応する一つのプレーンに含まれる別のブロックそれぞれをアクセスするための別のブロックアドレスにそれぞれ変換し、変換されたブロックアドレスそれぞれを前記対応する一つのプレーンに送出するように構成されている、
メモリシステム。 - 前記第1の数は、前記複数のプレーンにそれぞれ含まれる不良ブロックの数の平均値以下の整数に設定されている請求項7記載のメモリシステム。
- 前記複数のアドレス変換ルールの各々は、前記複数のプレーンのうちの一つのプレーンに含まれる前記複数のブロックのそれぞれをアクセスするためのブロックアドレスの各々に任意の整数を加える加算、前記ブロックアドレスの各々から任意の整数を減ずる減算、各プレーンに対応する最大ブロックアドレスから前記ブロックアドレスの各々を減ずる演算、または前記ブロックアドレスの各々を表す複数のビットの一部または全てを反転する演算のうちの任意の一つまたは任意の2以上の組み合わせを示す請求項7記載のメモリシステム。
- 前記情報は前記メモリシステムに永続的に格納されている請求項7記載のメモリシステム。
- 前記情報は前記複数の不揮発性メモリチップの少なくとも一つに、または前記メモリシステムに含まれる他の不揮発性メモリのいずれかに永続的に格納されている請求項7記載のメモリシステム。
- 各並列アクセス単位に含まれる複数のブロックそれぞれのブロックアドレスは、各並列アクセス単位を識別するアドレスから数学的規則に基づいて定められる請求項7記載のメモリシステム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018108591A JP7077151B2 (ja) | 2018-06-06 | 2018-06-06 | メモリシステム |
US16/352,885 US10861580B2 (en) | 2018-06-06 | 2019-03-14 | Memory system for controlling nonvolatile memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018108591A JP7077151B2 (ja) | 2018-06-06 | 2018-06-06 | メモリシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019212103A JP2019212103A (ja) | 2019-12-12 |
JP7077151B2 true JP7077151B2 (ja) | 2022-05-30 |
Family
ID=68764232
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018108591A Active JP7077151B2 (ja) | 2018-06-06 | 2018-06-06 | メモリシステム |
Country Status (2)
Country | Link |
---|---|
US (1) | US10861580B2 (ja) |
JP (1) | JP7077151B2 (ja) |
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US20190378591A1 (en) | 2019-12-12 |
US10861580B2 (en) | 2020-12-08 |
JP2019212103A (ja) | 2019-12-12 |
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Date | Code | Title | Description |
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A711 | Notification of change in applicant |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210318 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220112 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R151 | Written notification of patent or utility model registration |
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