JP7068211B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ（ＥＳＤ）は、人体と電子機器などの２つの物体が接触した際に電流が瞬間的に流れる現象である。ＥＳＤが電子機器内に侵入することにより生じるサージ電流から電子デバイスを保護するために、ＥＳＤ保護ダイオードが用いられる。
ＥＳＤ保護ダイオードは、例えば、電子機器の入出力端子から保護対象デバイスにつながる信号線と、グラウンドとの間に接続される。ＥＳＤが入出力端子から信号線に印加された場合に、サージ電流の大部分がＥＳＤ保護ダイオードを介してグラウンドに流れ、サージ電流の一部が残留電流として保護対象デバイスに流れる。
保護対象デバイスの微細化が進み、保護対象デバイスに流れる残留電流を更に低減することが要求されている。残留電流を低減するためには、ＥＳＤ保護ダイオードのクランプ電圧及びダイナミック抵抗を低減することが必要となる。クランプ電圧は、サージ電流がＥＳＤ保護ダイオードを流れている際にＥＳＤ保護ダイオードの両端子間に発生する電圧である。ダイナミック抵抗は、サージ電流がＥＳＤ保護ダイオードを流れている際のＥＳＤ保護ダイオードの両端子間の抵抗である。
クランプ電圧を低減させるために、ＥＳＤ保護ダイオードとしてスナップバック特性を示すサイリスタ構造、又は、トランジスタ構造が用いられる。特に、サイリスタ構造を有するＥＳＤ保護ダイオードは、スナップバック動作した際のホールド電圧が低いため、クランプ電圧を大きく低減することが可能である。ホールド電圧は、スナップバック動作した際の最低電圧である。
しかし、例えば、ＨＤＭＩ（登録商標）端子のように、電流をドライブできる入出力端子を有するデバイスを保護する場合、ホールド電圧が低すぎると、ＥＳＤ保護ダイオードがラッチアップ動作するおそれがある。すなわち、信号線の信号レベルよりもホールド電圧が低くなると、入出力端子からのＥＳＤの侵入が止み信号線の電圧が信号レベルに戻る際に、ＥＳＤ保護ダイオードがラッチアップ動作するおそれがある。このため、例えば、入出力端子の種類によって、異なるホールド電圧を有する異なる種類のＥＳＤ保護ダイオードが要求される。
特許第３１３１８２３号公報
本発明が解決しようとする課題は、２つの値のホールド電圧を有する半導体装置を提供することにある。
本発明の一態様の半導体装置は、第１の面と第２の面とを有する半導体層であって、第１導電型の第１の半導体領域と、前記第１の半導体領域と前記第１の面との間に設けられた第２導電型の第２の半導体領域と、前記第２の半導体領域と前記第１の面との間に設けられ、前記第１の半導体領域よりも第１導電型不純物濃度の低い第１導電型の第３の半導体領域と、前記第３の半導体領域と前記第１の面との間に設けられ、前記第２の半導体領域よりも第２導電型不純物濃度の高い第２導電型の第４の半導体領域と、を有する前記半導体層と、前記半導体層の前記第１の面の側に設けられ、前記第３の半導体領域及び前記第４の半導体領域と電気的に接続された第１の電極と、前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域と電気的に接続され、前記第２の半導体領域と電気的に接続されない第２の電極と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記を用いる場合がある。この表記は、各導電型における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ－はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型と記載し、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
また、以下の説明において、「電極が半導体領域に電気的に接続される」とは、電極と半導体領域との間に電流の障壁となる絶縁層又はｐｎ接合が設けられていないことを意味する。また、「電極が半導体領域に電気的に接続されない」とは、電極と半導体領域との間に電流の障壁となる絶縁層又はｐｎ接合が設けられていることを意味する。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像、又は、ＳＣＭ像とＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）像との合成画像から求めることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と第２の面とを有する半導体層であって、第１導電型の第１の半導体領域と、第１の半導体領域と第１の面との間に設けられた第２導電型の第２の半導体領域と、第２の半導体領域と第１の面との間に設けられ、第１の半導体領域よりも第１導電型不純物濃度の低い第１導電型の第３の半導体領域と、第３の半導体領域と第１の面との間に設けられ、第２の半導体領域よりも第２導電型不純物濃度の高い第２導電型の第４の半導体領域と、を有する半導体層と、半導体層の第１の面の側に設けられ、第３の半導体領域及び第４の半導体領域と電気的に接続された第１の電極と、半導体層の第２の面の側に設けられ、第１の半導体領域と電気的に接続され、第２の半導体領域と電気的に接続されない第２の電極と、を備える。
図１は、第１の実施形態の半導体装置の模式断面図である。
第１の実施形態の半導体装置は、ＥＳＤ保護ダイオード１００である。ＥＳＤ保護ダイオード１００は、２つの電極の間を双方向に電流を流すことが可能なＥＳＤ保護ダイオードである。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
ＥＳＤ保護ダイオード１００は、半導体層１０、カソード電極１２（第１の電極）、アノード電極１４（第２の電極）、保護絶縁層１８を備える。
半導体層１０は、第１の面（図１中のＰ１）と第２の面（図１中のＰ２）を有する。第１の面Ｐ１は半導体層１０の表面、第２の面Ｐ２は半導体層１０の裏面である。
また、半導体層１０は、端面Ｓを有する。端面Ｓは、第１の面Ｐ１と第２の面Ｐ２との間に位置する。
半導体層１０は、ｎ＋型の基板領域２０（第１の半導体領域）、ｐ－型のアノード領域２２（第２の半導体領域）、ｎ型のカソード領域２４（第３の半導体領域）、ｐ＋型の第１のコンタクト領域２６（第４の半導体領域）、ｎ＋型の第２のコンタクト領域２８（第８の半導体領域）、ｐ型の第１のバリア領域３０（第５の半導体領域）を有する。
半導体層１０は、例えば、シリコン（Ｓｉ）の単結晶である。第１の面Ｐ１は、例えば、シリコンの（００１）面である。半導体層１０の厚さは、例えば、８０μｍ以上２００μｍ以下である。
ｎ＋型の基板領域２０は、ｎ型不純物を含む不純物領域である。基板領域２０は、第２の面Ｐ２に接して設けられる。
基板領域２０は、ｎ型不純物として、例えば、リン（Ｐ）、ヒ素（Ａｓ）、又は、アンチモン（Ｓｂ）を含む。基板領域２０のｎ型不純物濃度は、例えば、５×１０１９ｃｍ－３以上５×１０２１ｃｍ－３以下である。
基板領域２０の第１の面Ｐ１から第２の面Ｐ２に向かう方向の厚さは、例えば、５０μｍ以上１５０μｍ以下である。
ｐ－型のアノード領域２２は、基板領域２０と第１の面Ｐ１との間に設けられる。アノード領域２２の一部は、第１の面Ｐ１に接する。
アノード領域２２は、ｐ型不純物として、例えば、ボロン（Ｂ）を含む。アノード領域２２のｐ型不純物濃度は、例えば、５×１０１２ｃｍ－３以上１×１０１４ｃｍ－３以下である。
アノード領域２２の第１の面Ｐ１から第２の面Ｐ２に向かう方向の厚さは、例えば、３μｍ以上２０μｍ以下である。
アノード領域２２は、例えば、基板領域２０の上にエピタキシャル成長法によって形成されたエピタキシャル層である。
ｎ型のカソード領域２４は、アノード領域２２と第１の面Ｐ１との間に設けられる。カソード領域２４の一部は、第１の面Ｐ１に接する。
カソード領域２４は、ｎ型不純物として、例えば、リン（Ｐ）、又は、ヒ素（Ａｓ）を含む。カソード領域２４のｎ型不純物濃度は、基板領域２０のｎ型不純物濃度よりも低い。カソード領域２４のｎ型不純物濃度は、例えば、５×１０１５ｃｍ－３以上１×１０１９ｃｍ－３以下である。
カソード領域２４の第１の面Ｐ１に垂直な方向の厚さは、例えば、０．５μｍ以上２μｍ以下である。言い換えれば、カソード領域２４の第１の面Ｐ１からの深さは、例えば、０．５μｍ以上２μｍ以下である。
カソード領域２４は、例えば、半導体層１０にｎ型不純物をイオン注入した後、ｎ型不純物を熱拡散することにより形成される。
ｐ＋型の第１のコンタクト領域２６は、カソード領域２４と第１の面Ｐ１との間に設けられる。第１のコンタクト領域２６の一部は、第１の面Ｐ１に接する。
第１のコンタクト領域２６は、ｐ型不純物として、例えば、ボロン（Ｂ）を含む。第１のコンタクト領域２６のｐ型不純物濃度は、アノード領域２２のｐ型不純物濃度よりも高い。第１のコンタクト領域２６のｐ型不純物濃度は、例えば、５×１０１９ｃｍ－３以上５×１０２１ｃｍ－３以下である。
第１のコンタクト領域２６の第１の面Ｐ１に垂直な方向の厚さは、例えば、０．１μｍ以上０．５μｍ以下である。言い換えれば、第１のコンタクト領域２６の第１の面Ｐ１からの深さは、例えば、０．１μｍ以上０．５μｍ以下である。
第１のコンタクト領域２６は、例えば、半導体層１０にｐ型不純物をイオン注入した後、ｐ型不純物を熱処理で活性化することにより形成される。
ｎ＋型の第２のコンタクト領域２８は、カソード領域２４と第１の面Ｐ１との間に設けられる。第２のコンタクト領域２８の一部は、第１の面Ｐ１に接する。
第２のコンタクト領域２８は、ｎ型不純物として、例えば、リン（Ｐ）、又は、ヒ素（Ａｓ）を含む。第２のコンタクト領域２８のｎ型不純物濃度は、カソード領域２４のｎ型不純物濃度よりも高い。第２のコンタクト領域２８のｎ型不純物濃度は、例えば、５×１０１９ｃｍ－３以上５×１０２１ｃｍ－３以下である。
第２のコンタクト領域２８の第１の面Ｐ１に垂直な方向の厚さは、例えば、０．１μｍ以上０．５μｍ以下である。言い換えれば、第２のコンタクト領域２８の第１の面Ｐ１からの深さは、例えば、０．１μｍ以上０．５μｍ以下である。
第２のコンタクト領域２８は、例えば、半導体層１０にｎ型不純物をイオン注入した後、ｎ型不純物を熱処理で活性化することにより形成される。
ｐ型の第１のバリア領域３０は、基板領域２０とアノード領域２２との間に設けられる。第１のバリア領域３０は、基板領域２０に接する。第１のバリア領域３０は、ｐ－型のアノード領域２２に接する。
第１のバリア領域３０は、ｐ型不純物として、例えば、ボロン（Ｂ）を含む。第１のバリア領域３０のｐ型不純物濃度は、アノード領域２２のｐ型不純物濃度よりも高い。第１のバリア領域３０のｐ型不純物濃度は、例えば、１×１０１６ｃｍ－３以上５×１０１８ｃｍ－３以下である。
第１のバリア領域３０の第１の面Ｐ１に垂直な方向の厚さは、アノード領域２２の第１の面Ｐ１に垂直な方向の厚さよりも薄い。
第１のバリア領域３０は、例えば、基板領域２０の上にアノード領域２２をエピタキシャル成長により形成する前に、基板領域２０の表面に選択的にｐ型不純物をイオン注入することにより形成する。エピタキシャル成長の際にｐ型不純物がアノード領域２２に拡散し、第１のバリア領域３０が形成される。
アノード領域２２は、半導体層１０の端面Ｓに接する。アノード領域２２は、端面Ｓとカソード領域２４との間で、第１の面Ｐ１に接する。
第１のバリア領域３０は、端面Ｓから離間する。端面Ｓと第１のバリア領域３０との間に、アノード領域２２が設けられる。
保護絶縁層１８は、半導体層１０の第１の面Ｐ１の上に設けられる。保護絶縁層１８は、例えば、酸化シリコンを含む。
カソード電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。カソード電極１２は、半導体層１０の第１の面Ｐ１の上に設けられる。
カソード電極１２は、カソード領域２４、第１のコンタクト領域２６、及び、第２のコンタクト領域２８に電気的に接続される。カソード電極１２は、第１のコンタクト領域２６、及び、第２のコンタクト領域２８に接する。
カソード電極１２は、例えば、金属である。カソード電極１２は、例えば、アルミニウム、又は、アルミニウム合金を含む。カソード電極１２の半導体層１０に接する部分には、例えば、図示しないバリアメタル層が設けられる。バリアメタル層は、例えば、チタン、窒化チタン、又は、窒化タングステンを含む。
アノード電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。アノード電極１４は、半導体層１０の第２の面Ｐ２に接する。
アノード電極１４は、基板領域２０に電気的に接続される。アノード電極１４は、基板領域２０に接する。
アノード電極１４は、アノード領域２２に電気的に接続されない。アノード電極１４は、アノード領域２２と離間している。アノード電極１４は、アノード領域２２に接していない。
アノード電極１４は、第１のバリア領域３０に電気的に接続されない。アノード電極１４は、第１のバリア領域３０と離間している。アノード電極１４は、第１のバリア領域３０に接していない。
アノード電極１４は、例えば、金属である。アノード電極１４は、例えば、金、銀、又は、スズ合金を含む。
第１の実施形態のＥＳＤ保護ダイオード１００は、ｐ＋型の第１のコンタクト領域２６、ｎ型のカソード領域２４、ｐ－型のアノード領域２２、及び、ｎ＋型の基板領域２０で形成されるｐｎｐｎ型のサイリスタ構造を有する。また、第１の実施形態のＥＳＤ保護ダイオード１００は、ｎ＋型の基板領域２０、ｐ－型のアノード領域２２、及び、ｎ型のカソード領域２４で形成されるｎｐｎ型のトランジスタ構造を有する。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
ＥＳＤ保護ダイオードは、例えば、電子機器の入出力端子から保護対象デバイスにつながる信号線と、グラウンドとの間に接続される。ＥＳＤが入出力端子から信号線に印加された場合に、サージ電流の大部分がＥＳＤ保護ダイオードを介してグラウンドに流れ、サージ電流の一部が残留電流として保護対象デバイスに流れる。
保護対象デバイスの微細化が進み、保護対象デバイスに流れる残留電流を更に低減することが要求されている。残留電流を低減するためには、ＥＳＤ保護ダイオードのクランプ電圧及びダイナミック抵抗を低減することが必要となる。クランプ電圧は、サージ電流がＥＳＤ保護ダイオードを流れている際にＥＳＤ保護ダイオードの両端子間に発生する電圧である。ダイナミック抵抗は、サージ電流がＥＳＤ保護ダイオードを流れている際のＥＳＤ保護ダイオードの両端子間の抵抗である。
クランプ電圧を低減させるために、ＥＳＤ保護ダイオードとしてスナップバック特性を示すサイリスタ構造、又は、トランジスタ構造が用いられる。特に、サイリスタ構造を有するＥＳＤ保護ダイオードは、スナップバック動作した際のホールド電圧が低いため、クランプ電圧を大きく低減することが可能である。ホールド電圧は、スナップバック動作した際の最低電圧である。
図２及び図３は、第１の実施形態の半導体装置の作用及び効果の説明図である。図２は、信号線を通過する信号の電圧波形の一例を示す図である。図３は、サイリスタ構造のＥＳＤ保護ダイオードのスナップバック特性（図３中の実線）、及びトランジスタ構造のＥＳＤ保護ダイオードのスナップバック特性（図３中の点線）を示す。
例えば、ＨＤＭＩ（登録商標）端子のように、電流をドライブできる入出力端子と保護対象デバイスとの間の信号線を通過する信号の電圧波形は、図２に示すように、所定の電圧の信号レベルを基準に振動する。
図３に示すように、サイリスタ構造のＥＳＤ保護ダイオードは、トランジスタ構造のＥＳＤ保護ダイオードと比較してホールド電圧が低い。例えば、ＨＤＭＩ（登録商標）端子のように、電流をドライブできる入出力端子を有する保護対象デバイスを保護する場合、ホールド電圧が信号レベルより低いと、ＥＳＤ保護ダイオードがラッチアップ動作するおそれがある。
図３に示すように、信号線の信号レベルよりもサイリスタ構造のＥＳＤ保護ダイオードのホールド電圧が低くなると、入出力端子からのＥＳＤの侵入が止み、信号線が信号レベルに戻る際に、ＥＳＤ保護ダイオードがラッチアップ動作するおそれがある。
したがって、ＨＤＭＩ（登録商標）端子のように、電流をドライブできる入出力端子を有するデバイスを保護する場合、比較的ホールド電圧の高いトランジスタ構造のＥＳＤ保護ダイオードを用いることが好ましい。
すなわち、入出力端子の種類によって、異なるホールド電圧を有する異なる種類のＥＳＤ保護ダイオードが要求されることになる。例えば、電子機器が異なる２種類の入出力端子を備える場合、２種類のＥＳＤ保護ダイオードを実装する必要が生じ、電子機器の部品の種類が増加することになる。電子機器の部品の種類が増加することは、電子機器のコストの増大に繋がるおそれがある。
第１の実施形態のＥＳＤ保護ダイオード１００は、カソード電極１２を信号線に接続し、アノード電極１４をグラウンドに接続することで、サイリスタ構造のＥＳＤ保護ダイオードとして機能する。一方、ＥＳＤ保護ダイオード１００は、アノード電極１４を信号線に接続し、カソード電極１２をグラウンドに接続することで、トランジスタ構造のＥＳＤ保護ダイオードとして機能する。
したがって、第１の実施形態のＥＳＤ保護ダイオード１００は、接続方向を変えるだけで、２つの値のホールド電圧を実現することが可能となる。よって、例えば、電子機器の部品の種類の増加を防ぎ、電子機器のコストを低減することが可能となる。
ＥＳＤ保護ダイオード１００は、ｐ型の第１のバリア領域３０を、ｎ＋型の基板領域２０とｐ－型のアノード領域２２との間に備えることが好ましい。第１のバリア領域３０を設けることで、サイリスタ構造のＥＳＤ保護ダイオードとして用いる場合に、サージ電流が流れていない状態でのリーク電流が抑制され、ブレークダウン電圧が高くなる。
また、第１のバリア領域３０を設けることで、リーク電流が抑制されるため、アノード領域２２のｐ型不純物濃度を低くすることが可能となる。したがって、ＥＳＤ保護ダイオード１００の容量を小さくすることが可能となる。よって、信号線を伝達される信号の特性劣化が抑制される。
第１のバリア領域３０のｐ型不純物濃度は、１×１０１６ｃｍ－３以上５×１０１８ｃｍ－３以下であることが好ましく、５×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であることがより好ましい。
第１のバリア領域３０のｐ型不純物濃度が高くなると、サイリスタ構造のＥＳＤ保護ダイオードとして用いる場合には、ブレークダウン電圧が高くなる。一方、トランジスタ構造のＥＳＤ保護ダイオードとして用いる場合には、ブレークダウン電圧が低くなる。
第１のバリア領域３０のｐ型不純物濃度が、上記範囲に収まることで、サイリスタ構造及びトランジスタ構造のいずれのＥＳＤ保護ダイオードとして用いる場合にも、適切なブレークダウン電圧を実現できる。
第１のバリア領域３０の第１の面Ｐ１に垂直な方向の厚さは、アノード領域２２の第１の面Ｐ１に垂直な方向の厚さよりも薄いことが好ましい。アノード領域２２の厚さが薄くなると、カソード領域２４と基板領域２０との間がパンチスルーするおそれがある。また、第１のバリア領域３０が厚くなると、ブレークダウン電圧が高くなりすぎるおそれがある。
アノード領域２２のｐ型不純物濃度は、５×１０１２ｃｍ－３以上１×１０１４ｃｍ－３以下であることが好ましい。上記下限値を超えることで、ダイナミック抵抗を低減することが可能となる。
また、上記上限値を下回ることで、ＥＳＤ保護ダイオード１００の容量を小さくすることが可能となる。したがって、信号線を伝達される信号の特性劣化が抑制される。
ＥＳＤ保護ダイオード１００の端面Ｓは、半導体ウェハをダイシングする際に形成される。半導体ウェハのダイシングは、例えば、ブレードダイシングにより行われる。端面Ｓ近傍の半導体層１０は、例えば、ブレードダイシングの影響で、結晶性が劣化する。
このため、端面Ｓに不純物濃度の高いｎ型不純物領域とｐ型不純物領域との間のｐｎ接合が終端している場合、ｐｎ接合のリーク電流が増大し、ＥＳＤ保護ダイオードの特性が劣化するおそれがある。
ＥＳＤ保護ダイオード１００では、第１のバリア領域３０は、端面Ｓから離間する。このため、ｎ型不純物濃度の高い基板領域２０とｐ型不純物濃度の高い第１のバリア領域３０との間のｐｎ接合は、端面Ｓに終端しない。したがって、ＥＳＤ保護ダイオード１００の特性の劣化が抑制される。
以上、第１の実施形態によれば、接続方向を変えることにより、２つの値のホールド電圧を有するＥＳＤ保護ダイオードが実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、半導体層は、端面と第２の半導体領域との間に設けられ、第１の面及び前記第５の半導体領域に接する第２導電型の第６の半導体領域と、端面と第６の半導体領域との間に設けられ、第１の面及び第１の半導体領域とに接する第１導電型の第７の半導体領域と、を有する点で第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図４は、第２の実施形態の半導体装置の模式断面図である。
第２の実施形態の半導体装置は、ＥＳＤ保護ダイオード２００である。ＥＳＤ保護ダイオード２００は、２つの電極の間を双方向に電流を流すことが可能なＥＳＤ保護ダイオードである。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
ＥＳＤ保護ダイオード２００は、半導体層１０、カソード電極１２（第１の電極）、アノード電極１４（第２の電極）、保護絶縁層１８を備える。
半導体層１０は、第１の面（図４中のＰ１）と第２の面（図４中のＰ２）を有する。第１の面Ｐ１は半導体層１０の表面、第２の面Ｐ２は半導体層１０の裏面である。
また、半導体層１０は、端面Ｓを有する。端面Ｓは、第１の面Ｐ１と第２の面Ｐ２との間に位置する。
半導体層１０は、ｎ＋型の基板領域２０（第１の半導体領域）、ｐ－型のアノード領域２２（第２の半導体領域）、ｎ型のカソード領域２４（第３の半導体領域）、ｐ＋型の第１のコンタクト領域２６（第４の半導体領域）、ｎ＋型の第２のコンタクト領域２８（第８の半導体領域）、ｐ型の第１のバリア領域３０（第５の半導体領域）、ｐ型の第２のバリア領域３２（第６の半導体領域）、ｎ型の端部領域３４（第７の半導体領域）、を有する。
ｐ型の第２のバリア領域３２は、端面Ｓとアノード領域２２との間に設けられる。第２のバリア領域３２は、第１の面Ｐ１及び第１のバリア領域３０に接する。第２のバリア領域３２は、アノード領域２２に接する。
第２のバリア領域３２は、ｐ型不純物として、例えば、ボロン（Ｂ）を含む。第２のバリア領域３２のｐ型不純物濃度は、アノード領域２２のｐ型不純物濃度よりも高い。第２のバリア領域３２のｐ型不純物濃度は、例えば、１×１０１６ｃｍ－３以上５×１０１８ｃｍ－３以下である。
第２のバリア領域３２は、例えば、半導体層１０にｐ型不純物をイオン注入した後、ｐ型不純物を熱処理で熱拡散することにより形成される。
ｎ型の端部領域３４は、端面Ｓと第２のバリア領域３２との間に設けられる。端部領域３４は、第１の面Ｐ１及び基板領域２０に接する。
端部領域３４は、ｎ型不純物として、例えば、リン（Ｐ）、又は、ヒ素（Ａｓ）を含む。端部領域３４のｎ型不純物濃度は、基板領域２０のｎ型不純物濃度よりも低い。端部領域３４のｎ型不純物濃度は、例えば、５×１０１５ｃｍ－３以上１×１０１９ｃｍ－３以下である。
端部領域３４は、例えば、半導体層１０にｎ型不純物をイオン注入した後、ｎ型不純物を熱拡散することにより形成される。
ＥＳＤ保護ダイオード２００は、ｎ型の端部領域３４を設けることにより、端面Ｓにｐｎ接合が終端しない。したがって、端面Ｓにおけるリーク電流に起因するＥＳＤ保護ダイオード２００の特性の劣化が抑制される。
アノード領域２２と端部領域３４との間に、第２のバリア領域３２を設けることにより、サイリスタ構造のＥＳＤ保護ダイオードとして用いる場合に、サージ電流が流れていない状態でのリーク電流が抑制され、ブレークダウン電圧が高くなる。
以上、第２の実施形態によれば、第１の実施形態と同様、接続方向を変えることにより、２つの値のホールド電圧を有するＥＳＤ保護ダイオードが実現できる。また、端面のリーク電流に起因するＥＳＤ保護ダイオードの特性の劣化が抑制される。
（第３の実施形態）
第３の実施形態の半導体装置は、半導体層は、端面と第５の半導体領域との間に設けられた絶縁体を有する点で第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図５は、第３の実施形態の半導体装置の模式断面図である。
第３の実施形態の半導体装置は、ＥＳＤ保護ダイオード３００である。ＥＳＤ保護ダイオード３００は、２つの電極の間を双方向に電流を流すことが可能なＥＳＤ保護ダイオードである。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
ＥＳＤ保護ダイオード３００は、半導体層１０、カソード電極１２（第１の電極）、アノード電極１４（第２の電極）、保護絶縁層１８を備える。
半導体層１０は、第１の面（図５中のＰ１）と第２の面（図５中のＰ２）を有する。第１の面Ｐ１は半導体層１０の表面、第２の面Ｐ２は半導体層１０の裏面である。
また、半導体層１０は、端面Ｓを有する。端面Ｓは、第１の面Ｐ１と第２の面Ｐ２との間に位置する。
半導体層１０は、ｎ＋型の基板領域２０（第１の半導体領域）、ｐ－型のアノード領域２２（第２の半導体領域）、ｎ型のカソード領域２４（第３の半導体領域）、ｐ＋型の第１のコンタクト領域２６（第４の半導体領域）、ｎ＋型の第２のコンタクト領域２８（第８の半導体領域）、ｐ型の第１のバリア領域３０（第５の半導体領域）、ｐ－型の端部領域４０、トレンチ１７、埋め込み絶縁層１９（絶縁体）を有する。
ｐ－型の端部領域４０は、基板領域２０と第１の面Ｐ１との間に設けられる。端部領域４０は、端面Ｓに接する。端部領域４０の一部は、第１の面Ｐ１に接する。端部領域４０は、端面Ｓとアノード領域２２との間に設けられる。端部領域４０は、端面Ｓとトレンチ１７との間に設けられる。
端部領域４０は、ｐ型不純物として、例えば、ボロン（Ｂ）を含む。アノード領域２２のｐ型不純物濃度は、例えば、５×１０１２ｃｍ－３以上１×１０１４ｃｍ－３以下である。
端部領域４０は、例えば、アノード領域２２と同時に基板領域２０の上にエピタキシャル成長法によって形成される。
トレンチ１７は、半導体層１０の中に形成される。トレンチ１７は、半導体層１０の第１の面Ｐ１から、アノード領域２２を貫通し、基板領域２０に達する。トレンチ１７は、例えば、半導体層１０を第１の面Ｐ１側から異方性エッチングによりエッチングすることで形成される。
埋め込み絶縁層１９は、トレンチ１７内に設けられる。埋め込み絶縁層１９は、端面Ｓと、ｐ型の第１のバリア領域３０との間に設けられる。埋め込み絶縁層１９は、アノード領域２２と端部領域４０との間に挟まれる。埋め込み絶縁層１９は、第１のバリア領域３０と端部領域４０との間に挟まれる。
埋め込み絶縁層１９は、アノード領域２２と端部領域４０との間を電気的に分離する。埋め込み絶縁層１９は、第１のバリア領域３０と端部領域４０との間を電気的に分離する。
埋め込み絶縁層１９は、絶縁体の一例である。埋め込み絶縁層１９は、例えば、酸化シリコンを含む。
ＥＳＤ保護ダイオード３００は、埋め込み絶縁層１９を設けることにより、端面Ｓに、第１のバリア領域３０と基板領域２０との間のｐｎ接合、及び、アノード領域２２と基板領域２０との間のｐｎ接合が終端しない。したがって、端面Ｓにおけるリーク電流に起因するＥＳＤ保護ダイオード３００の特性の劣化が抑制される。
以上、第３の実施形態によれば、第１の実施形態と同様、接続方向を変えることにより、２つの値のホールド電圧を有するＥＳＤ保護ダイオードが実現できる。また、端面のリーク電流に起因するＥＳＤ保護ダイオードの特性の劣化が抑制される。
（第４の実施形態）
第４の実施形態の半導体装置は、半導体層は、端面が第１の面との間が鈍角となる傾斜を有する点で第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図６は、第４の実施形態の半導体装置の模式断面図である。
第４の実施形態の半導体装置は、ＥＳＤ保護ダイオード４００である。ＥＳＤ保護ダイオード４００は、２つの電極の間を双方向に電流を流すことが可能なＥＳＤ保護ダイオードである。ＥＳＤ保護ダイオード４００は、端面が傾斜する構造、いわゆるメサ構造を備える。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
ＥＳＤ保護ダイオード４００は、半導体層１０、カソード電極１２（第１の電極）、アノード電極１４（第２の電極）、保護絶縁層１８を備える。
半導体層１０は、第１の面（図６中のＰ１）と第２の面（図６中のＰ２）を有する。第１の面Ｐ１は半導体層１０の表面、第２の面Ｐ２は半導体層１０の裏面である。
また、半導体層１０は、端面Ｓを有する。端面Ｓは、第１の面Ｐ１と第２の面Ｐ２との間に位置する。端面Ｓは、第１の面Ｐ１との間が鈍角となる傾斜を有する。言い換えれば、アノード領域２２の幅は、第１の面Ｐ１から第２の面Ｐ２に向かって広がっている。
半導体層１０は、ｎ＋型の基板領域２０（第１の半導体領域）、ｐ－型のアノード領域２２（第２の半導体領域）、ｎ型のカソード領域２４（第３の半導体領域）、ｐ＋型の第１のコンタクト領域２６（第４の半導体領域）、ｎ＋型の第２のコンタクト領域２８（第８の半導体領域）、ｐ型の第１のバリア領域３０（第５の半導体領域）を有する。
例えば、半導体ウェハから、ＥＳＤ保護ダイオード４００を個片化する際に、最初にダイシングラインに沿って、基板領域２０の一部までをウェットエッチングにより除去する。その後、例えば、ブレードダイシングを用いて、ＥＳＤ保護ダイオード４００を完全に個片化する。
アノード領域２２、第１のバリア領域３０、及び基板領域２０の一部をウェットエッチングにより除去することで、傾斜した端面Ｓが形成される。ウェットエッチングの場合、物理的な力が端面Ｓに加わらないため、端面Ｓ近傍の半導体層１０の結晶性の劣化は生じにくい。
このため、ｎ型不純物濃度の高い基板領域２０とｐ型不純物濃度の高い第１のバリア領域３０との間のｐｎ接合が端面Ｓに終端していたとしても、端面Ｓにおけるリーク電流は抑制される。よって、ＥＳＤ保護ダイオード４００の特性の劣化が抑制される。
以上、第４の実施形態によれば、第１の実施形態と同様、接続方向を変えることにより、２つの値のホールド電圧を有するＥＳＤ保護ダイオードが実現できる。また、端面のリーク電流に起因するＥＳＤ保護ダイオードの特性の劣化が抑制される。
第１ないし第４の実施形態では、半導体層１０がシリコンである場合を例に説明したが、半導体層１０にシリコン以外の半導体、例えば、炭化珪素や窒化物半導体等を用いることも可能である。
第１ないし第４の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ カソード電極（第１の電極）
１４ アノード電極（第２の電極）
１７ トレンチ
１８ 保護絶縁層
１９ 埋め込み絶縁層（絶縁体）
２０ 基板領域（第１の半導体領域）
２２ アノード領域（第２の半導体領域）
２４ カソード領域（第３の半導体領域）
２６ 第１のコンタクト領域（第４の半導体領域）
２８ 第２のコンタクト領域（第８の半導体領域）
３０ 第１のバリア領域（第５の半導体領域）
３２ 第２のバリア領域（第６の半導体領域）
３４ 端部領域（第７の半導体領域）
４０ 埋め込み接続層（導電体）
１００ ＥＳＤ保護ダイオード（半導体装置）
２００ ＥＳＤ保護ダイオード（半導体装置）
３００ ＥＳＤ保護ダイオード（半導体装置）
４００ ＥＳＤ保護ダイオード（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面
Ｓ 端面

Claims (9)

  1. 第１の面と第２の面とを有する半導体層であって、
    第１導電型の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられた第２導電型の第２の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられ、前記第１の半導体領域よりも第１導電型不純物濃度の低い第１導電型の第３の半導体領域と、
    前記第３の半導体領域と前記第１の面との間に設けられ、前記第２の半導体領域よりも第２導電型不純物濃度の高い第２導電型の第４の半導体領域と、
    を有する前記半導体層と、
    前記半導体層の前記第１の面の側に設けられ、前記第３の半導体領域及び前記第４の半導体領域と電気的に接続された第１の電極と、
    前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域と電気的に接続され、前記第２の半導体領域と電気的に接続されない第２の電極と、
    を備える半導体装置。
  2. 前記半導体層は、前記第１の半導体領域と前記第２の半導体領域との間に設けられ、前記第２の半導体領域よりも第２導電型不純物濃度の高い第２導電型の第５の半導体領域を、有する請求項１記載の半導体装置。
  3. 前記第５の半導体領域の前記第１の面に垂直な方向の厚さは、前記第２の半導体領域の前記方向の厚さよりも薄い請求項２記載の半導体装置。
  4. 前記第５の半導体領域の第２導電型不純物濃度は、１×１０１６ｃｍ－３以上５×１０１８ｃｍ－３以下である請求項２又は請求項３記載の半導体装置。
  5. 前記半導体層は、前記第１の面と前記第２の面との間に位置する端面を有し、
    前記第２の半導体領域は前記端面に接し、前記第２の半導体領域は前記端面と前記第３の半導体領域との間で前記第１の面に接し、
    前記第５の半導体領域は、前記端面から離間する請求項２ないし請求項４いずれか一項記載の半導体装置。
  6. 前記端面と前記第５の半導体領域との間に前記第２の半導体領域が設けられた請求項５記載の半導体装置。
  7. 前記半導体層は、前記第１の面と前記第２の面との間に位置する端面を有し、
    前記第２の半導体領域は前記端面と前記第３の半導体領域との間で前記第１の面に接し、
    前記半導体層は、前記端面と前記第２の半導体領域との間に設けられ、前記第１の面及び前記第５の半導体領域に接する第２導電型の第６の半導体領域と、前記端面と前記第６の半導体領域との間に設けられ、前記第１の面及び前記第１の半導体領域に接する第１導電型の第７の半導体領域と、を有する請求項２ないし請求項４いずれか一項記載の半導体装置。
  8. 前記半導体層は、前記第１の面と前記第２の面との間に位置する端面を有し、
    前記第２の半導体領域は前記端面と前記第３の半導体領域との間で前記第１の面に接し、
    前記半導体層は、前記端面と前記第５の半導体領域との間に設けられた絶縁体を有する請求項２ないし請求項４いずれか一項記載の半導体装置。
  9. 前記半導体層は、前記第３の半導体領域と前記第１の面との間に設けられ、前記第３の半導体領域よりも第１導電型不純物濃度が高く、前記第１の電極に電気的に接続された第１導電型の第８の半導体領域を、有する請求項１ないし請求項８いずれか一項記載の半導体装置。



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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11349017B2 (en) * 2020-06-23 2022-05-31 Amazing Microelectronic Corp. Bidirectional electrostatic discharge (ESD) protection device
US11978733B2 (en) * 2021-08-05 2024-05-07 Globalfoundries Singapore Pte. Ltd. High-voltage electrostatic discharge devices
US11942472B2 (en) 2021-09-15 2024-03-26 Globalfoundries Singapore Pte. Ltd. High-voltage electrostatic discharge devices
US11990466B2 (en) 2021-10-14 2024-05-21 Globalfoundries Singapore Pte. Ltd. High voltage electrostatic devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100001783A1 (en) 2006-05-18 2010-01-07 Stmicroelectronics S.R.L. Three-terminal power device with high switching speed and manufacturing process

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62110435A (ja) * 1985-11-04 1987-05-21 シ−メンス、アクチエンゲゼルシヤフト 加入者線の過電圧保護用集積回路装置
JPH06302808A (ja) 1993-04-12 1994-10-28 Toyota Autom Loom Works Ltd 半導体装置
JPH07211887A (ja) * 1994-01-25 1995-08-11 Toyota Autom Loom Works Ltd 半導体装置
US5757034A (en) * 1994-07-28 1998-05-26 International Rectifier Corporation Emitter switched thyristor
FR2727571A1 (fr) * 1994-11-25 1996-05-31 Sgs Thomson Microelectronics Thyristor a sensibilite en retournement controlee
JP3131823B2 (ja) 1996-05-16 2001-02-05 株式会社サンコーシヤ 多端子サージ防護デバイス
US7750439B2 (en) * 2005-11-28 2010-07-06 Kabushiki Kaisha Toshiba ESD protection device
JP2008172165A (ja) * 2007-01-15 2008-07-24 Toshiba Corp 半導体装置
CN102054838B (zh) * 2009-11-05 2012-07-25 上海宏力半导体制造有限公司 双向晶闸管以及静电保护电路
US8390092B2 (en) 2010-11-12 2013-03-05 Freescale Semiconductor, Inc. Area-efficient high voltage bipolar-based ESD protection targeting narrow design windows
US8835975B1 (en) * 2013-05-10 2014-09-16 Ixys Corporation Ultra-fast breakover diode
US9806157B2 (en) * 2014-10-03 2017-10-31 General Electric Company Structure and method for transient voltage suppression devices with a two-region base
JP6937281B2 (ja) * 2018-09-14 2021-09-22 株式会社東芝 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100001783A1 (en) 2006-05-18 2010-01-07 Stmicroelectronics S.R.L. Three-terminal power device with high switching speed and manufacturing process

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