JP7063082B2 - Switching element control circuit - Google Patents

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Description

本明細書に開示の技術は、スイッチング素子制御回路に関する。 The techniques disclosed herein relate to switching element control circuits.

特許文献１には、スイッチング素子制御回路が開示されている。このスイッチング素子制御回路は、スイッチング素子と、スイッチング素子に接続されている負荷と、スイッチング素子と負荷の直列回路に入力電圧を印加する電源と、スイッチング素子のゲート電位を制御するゲート制御回路を有している。ゲート制御回路は、電源が印加する入力電圧を検出する電圧検出回路を有している。ゲート制御回路は、電圧検出回路が検出する入力電圧の大きさによって、ゲート抵抗を変更する。入力電圧が基準電圧よりも低い状態でスイッチング素子をオフするときは、ゲート制御回路はゲート抵抗を小さい値に設定してゲートを放電する。このため、スイッチング素子が高速でオフし、スイッチング損失が抑制される。入力電圧が基準電圧よりも高い状態でスイッチング素子をオフするときは、ゲート制御回路はゲート抵抗を大きい値に設定してゲートを放電する。このため、スイッチング素子が低速でオフし、スイッチング素子に印加される電圧のオーバーシュートが抑制される。これによって、スイッチング素子の信頼性が確保される。 Patent Document 1 discloses a switching element control circuit. This switching element control circuit has a switching element, a load connected to the switching element, a power supply that applies an input voltage to the series circuit of the switching element and the load, and a gate control circuit that controls the gate potential of the switching element. are doing. The gate control circuit has a voltage detection circuit that detects an input voltage applied by the power supply. The gate control circuit changes the gate resistance according to the magnitude of the input voltage detected by the voltage detection circuit. When the switching element is turned off when the input voltage is lower than the reference voltage, the gate control circuit sets the gate resistance to a small value and discharges the gate. Therefore, the switching element is turned off at high speed, and the switching loss is suppressed. When the switching element is turned off when the input voltage is higher than the reference voltage, the gate control circuit sets the gate resistance to a large value and discharges the gate. Therefore, the switching element is turned off at a low speed, and overshoot of the voltage applied to the switching element is suppressed. This ensures the reliability of the switching element.

特開平５－３３６７３２号公報Japanese Unexamined Patent Publication No. 5-336732

上述したように、特許文献１のスイッチング素子制御回路では、入力電圧が基準電圧よりも高い状態でスイッチング素子をオフするときは、スイッチング素子が低速でオフする。このため、この場合には、スイッチング素子で生じるスイッチング損失が大きいという問題がある。したがって、本明細書では、入力電圧が基準電圧よりも高い状態でスイッチング素子をオフするときに、スイッチング素子の信頼性を確保しながら、スイッチング損失を抑制する技術を提案する。 As described above, in the switching element control circuit of Patent Document 1, when the switching element is turned off when the input voltage is higher than the reference voltage, the switching element is turned off at a low speed. Therefore, in this case, there is a problem that the switching loss generated in the switching element is large. Therefore, the present specification proposes a technique for suppressing switching loss while ensuring the reliability of the switching element when the switching element is turned off when the input voltage is higher than the reference voltage.

本明細書が開示するスイッチング素子制御回路は、スイッチング素子と、前記スイッチング素子に接続されている負荷と、前記スイッチング素子と前記負荷の直列回路に入力電圧を印加する電源と、前記スイッチング素子のゲート電位を制御するゲート制御回路を有している。前記入力電圧が基準電圧よりも低い状態で前記スイッチング素子をオフするときは、前記ゲート制御回路が、前記ゲート電位をゲート閾値よりも高いオン電位から前記ゲート閾値よりも低い第１オフ電位に引き下げる。前記入力電圧が前記基準電圧よりも高い状態で前記スイッチング素子をオフするときは、前記ゲート制御回路が、前記ゲート電位を前記オン電位から前記第１オフ電位よりも低い第２オフ電位に引き下げる。
The switching element control circuit disclosed in the present specification includes a switching element, a load connected to the switching element, a power supply that applies an input voltage to the series circuit of the switching element and the load, and a gate of the switching element. It has a gate control circuit that controls the potential. When the switching element is turned off when the input voltage is lower than the reference voltage, the gate control circuit lowers the gate potential from an on potential higher than the gate threshold value to a first off potential lower than the gate threshold value. .. When the switching element is turned off when the input voltage is higher than the reference voltage, the gate control circuit lowers the gate potential from the on potential to a second off potential lower than the first off potential.

このスイッチング素子制御回路では、入力電圧が基準電圧よりも高い状態でスイッチング素子をオフするときは、ゲート制御回路が、ゲート電位をオン電位から第１オフ電位よりも低い第２オフ電位に引き下げる。スイッチング素子がオフすると、スイッチング素子に印加される電圧がオーバーシュートし、スイッチング素子に印加される電圧が入力電圧よりも高くなる。このようにスイッチング素子に高電圧が印加されると、スイッチング素子の内部（すなわち、半導体基板の内部）でアバランシェ降伏が生じる。半導体基板の一部でアバランシェ降伏が局所的に生じると、その部分にアバランシェ電流が集中し、スイッチング素子に高い負荷が加わる。しかしながら、上記のようにゲート電位が非常に低い第２オフ電位まで引き下げられると、半導体基板の全体でアバランシェ降伏が比較的均一に発生し、アバランシェ電流が半導体基板内で分散する。このため、スイッチング素子に加わる負荷が抑制され、スイッチング素子の信頼性が確保される。このように、ゲート電位を非常に低い第２オフ電位まで引き下げれば、スイッチング素子の信頼性を確保できるので、スイッチング素子のスイッチング速度を低下させる必要はない。したがって、このスイッチング素子制御回路では、入力電圧が基準電圧よりも高い状態でスイッチング素子をオフするときに、スイッチング素子の信頼性を確保しながら、スイッチング損失を抑制することができる。 In this switching element control circuit, when the switching element is turned off when the input voltage is higher than the reference voltage, the gate control circuit lowers the gate potential from the on potential to the second off potential lower than the first off potential. When the switching element is turned off, the voltage applied to the switching element overshoots, and the voltage applied to the switching element becomes higher than the input voltage. When a high voltage is applied to the switching element in this way, avalanche breakdown occurs inside the switching element (that is, inside the semiconductor substrate). When avalanche breakdown occurs locally in a part of the semiconductor substrate, the avalanche current concentrates in that part, and a high load is applied to the switching element. However, when the gate potential is lowered to the second off potential, which is very low as described above, the avalanche breakdown occurs relatively uniformly in the entire semiconductor substrate, and the avalanche current is dispersed in the semiconductor substrate. Therefore, the load applied to the switching element is suppressed, and the reliability of the switching element is ensured. As described above, if the gate potential is lowered to a very low second off potential, the reliability of the switching element can be ensured, so that it is not necessary to reduce the switching speed of the switching element. Therefore, in this switching element control circuit, when the switching element is turned off when the input voltage is higher than the reference voltage, the switching loss can be suppressed while ensuring the reliability of the switching element.

スイッチング素子制御回路の回路図。Circuit diagram of the switching element control circuit. 入力電圧が基準電圧よりも低い状態でＩＧＢＴをオフするときの各値の変化を示すグラフ。The graph which shows the change of each value when the IGBT is turned off when the input voltage is lower than the reference voltage. 入力電圧が基準電圧よりも高い状態でＩＧＢＴをオフするときの各値の変化を示すグラフ。The graph which shows the change of each value when the IGBT is turned off when the input voltage is higher than the reference voltage. インバータ回路の回路図。Circuit diagram of the inverter circuit.

図１に示すスイッチング素子制御回路１０は、ＩＧＢＴ（insulated gate bipolar transistor）１２を有しており、ＩＧＢＴ１２をスイッチングさせる。スイッチング素子制御回路１０は、Ｌ負荷１４、ダイオード１６、電源１８、平滑化コンデンサ２０、及び、ゲート制御回路３０を有している。 The switching element control circuit 10 shown in FIG. 1 has an IGBT (insulated gate bipolar transistor) 12 and switches the IGBT 12. The switching element control circuit 10 includes an L load 14, a diode 16, a power supply 18, a smoothing capacitor 20, and a gate control circuit 30.

Ｌ負荷１４は、モータやリアクトル等の高インダクタンスを有する負荷である。Ｌ負荷１４の一端は、ＩＧＢＴ１２のコレクタに接続されている。Ｌ負荷１４の他端は、電源１８のプラス電極に接続されている。 The L load 14 is a load having a high inductance such as a motor or a reactor. One end of the L load 14 is connected to the collector of the IGBT 12. The other end of the L load 14 is connected to the positive electrode of the power supply 18.

ダイオード１６のアノードは、ＩＧＢＴ１２のコレクタに接続されている。ダイオード１６のカソードは、電源１８のプラス電極に接続されている。すなわち、ダイオード１６は、Ｌ負荷１４に対して並列に接続されている。 The anode of the diode 16 is connected to the collector of the IGBT 12. The cathode of the diode 16 is connected to the positive electrode of the power supply 18. That is, the diode 16 is connected in parallel with the L load 14.

電源１８のマイナス電極は、ＩＧＢＴ１２のエミッタに接続されている。電源１８は、ＩＧＢＴ１２とＬ負荷１４の直列回路に対して入力電圧Ｖ１（直流電圧）を印加する。 The negative electrode of the power supply 18 is connected to the emitter of the IGBT 12. The power supply 18 applies an input voltage V1 (DC voltage) to the series circuit of the IGBT 12 and the L load 14.

平滑化コンデンサ２０は、電源１８に対して並列に接続されている。平滑化コンデンサ２０の両端間の電圧は、電源１８が印加する入力電圧Ｖ１と等しい。 The smoothing capacitor 20 is connected in parallel with the power supply 18. The voltage between both ends of the smoothing capacitor 20 is equal to the input voltage V1 applied by the power supply 18.

ゲート制御回路３０は、ＩＧＢＴ１２のゲートに接続されており、そのゲートの電位を制御する。ゲート制御回路３０は、入力電圧検出部２２、制御部２４、及び、ゲート駆動回路２６を有している。 The gate control circuit 30 is connected to the gate of the IGBT 12, and controls the potential of the gate. The gate control circuit 30 includes an input voltage detection unit 22, a control unit 24, and a gate drive circuit 26.

入力電圧検出部２２は、平滑化コンデンサ２０の両端間に接続されている。入力電圧検出部２２は、平滑化コンデンサ２０の両端間の電圧（すなわち、電源１８が印加する入力電圧Ｖ１）を検出する。入力電圧検出部２２は、検出した入力電圧Ｖ１を、制御部２４へ送信する。 The input voltage detection unit 22 is connected between both ends of the smoothing capacitor 20. The input voltage detection unit 22 detects the voltage between both ends of the smoothing capacitor 20 (that is, the input voltage V1 applied by the power supply 18). The input voltage detection unit 22 transmits the detected input voltage V1 to the control unit 24.

制御部２４は、入力電圧検出部２２から受信した入力電圧Ｖ１が、基準電圧Ｖｒｅｆよりも大きいか否かを判定する。制御部２４は、判定結果をゲート駆動回路２６へ送信する。 The control unit 24 determines whether or not the input voltage V1 received from the input voltage detection unit 22 is larger than the reference voltage Vref. The control unit 24 transmits the determination result to the gate drive circuit 26.

ゲート駆動回路２６は、制御部２４から判定結果を受信する。また、ゲート駆動回路２６は、ＩＧＢＴ１２のゲートに接続されている。ゲート駆動回路２６は、ＩＧＢＴ１２のゲート電位Ｖｇｅを制御することによって、ＩＧＢＴ１２をスイッチングさせる。 The gate drive circuit 26 receives the determination result from the control unit 24. Further, the gate drive circuit 26 is connected to the gate of the IGBT 12. The gate drive circuit 26 switches the IGBT 12 by controlling the gate potential Vge of the IGBT 12.

ＩＧＢＴ１２がオンすると、電源１８のプラス電極から、Ｌ負荷１４とＩＧＢＴ１２を介して、電源１８のマイナス電極へ電流が流れる。この状態では、Ｌ負荷１４に流れる電流が徐々に増加する。ＩＧＢＴ１２がオフすると、Ｌ負荷１４が電流を流し続ける方向に起電力を生じさせる。このため、Ｌ負荷１４とダイオード１６により構成される閉ループに電流が流れる。この状態では、Ｌ負荷１４に流れる電流が徐々に減少する。ゲート制御回路３０はＩＧＢＴ１２を繰り返しオン‐オフする。これによって、Ｌ負荷１４に流れる電流の大きさが制御される。 When the IGBT 12 is turned on, a current flows from the positive electrode of the power supply 18 to the negative electrode of the power supply 18 via the L load 14 and the IGBT 12. In this state, the current flowing through the L load 14 gradually increases. When the IGBT 12 is turned off, the L load 14 generates an electromotive force in the direction in which the current continues to flow. Therefore, a current flows in the closed loop composed of the L load 14 and the diode 16. In this state, the current flowing through the L load 14 gradually decreases. The gate control circuit 30 repeatedly turns the IGBT 12 on and off. Thereby, the magnitude of the current flowing through the L load 14 is controlled.

次に、ゲート制御回路３０がＩＧＢＴ１２をオフする動作について、説明する。入力電圧Ｖ１は、回路の動作状態によって増減する。ゲート制御回路３０は、ＩＧＢＴ１２をオフするときに、入力電圧Ｖ１の大きさによってゲート電位Ｖｇｅの制御方法を変更する。 Next, the operation of the gate control circuit 30 to turn off the IGBT 12 will be described. The input voltage V1 increases or decreases depending on the operating state of the circuit. When the IGBT 12 is turned off, the gate control circuit 30 changes the control method of the gate potential Vge according to the magnitude of the input voltage V1.

まず、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも低い状態でＩＧＢＴ１２をオフするときの制御方法について説明する。図２は、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも低い状態でＩＧＢＴ１２をオフするときの各値の変化を示している。図２において、タイミングｔｏｆｆよりも前の期間では、ゲート電位Ｖｇｅがゲート閾値Ｖｇｔｈよりも高いオン電位Ｖｇｏｎに制御されている。このため、この期間では、ＩＧＢＴ１２がオンしており、ＩＧＢＴ１２に流れるコレクタ電流Ｉｃが徐々に増加する。 First, a control method when the IGBT 12 is turned off when the input voltage V1 is lower than the reference voltage Vref will be described. FIG. 2 shows changes in each value when the IGBT 12 is turned off when the input voltage V1 is lower than the reference voltage Vref. In FIG. 2, in the period before the timing to off, the gate potential Vge is controlled to the on-potential Vgon higher than the gate threshold value Vgth. Therefore, during this period, the IGBT 12 is turned on, and the collector current Ic flowing through the IGBT 12 gradually increases.

入力電圧検出部２２は、入力電圧Ｖ１を所定の周期で繰り返し検出する。制御部２４は、ＩＧＢＴ１２をオフするタイミングｔｏｆｆの直前に、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高いか否かを判定する。図２では、制御部２４は、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも低いと判定する。したがって、ゲート駆動回路２６は、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも低いことを示す判定結果を制御部２４から受信する。 The input voltage detection unit 22 repeatedly detects the input voltage V1 at a predetermined cycle. The control unit 24 determines whether or not the input voltage V1 is higher than the reference voltage Vref immediately before the timing to turn off the IGBT 12. In FIG. 2, the control unit 24 determines that the input voltage V1 is lower than the reference voltage Vref. Therefore, the gate drive circuit 26 receives a determination result indicating that the input voltage V1 is lower than the reference voltage Vref from the control unit 24.

その後、タイミングｔｏｆｆにおいて、ゲート駆動回路２６は、ゲート電位Ｖｇｅをオン電位Ｖｇｏｎから引き下げる。入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも低い場合には、ゲート駆動回路２６は、ゲート電位Ｖｇｅを第１オフ電位Ｖｇｏｆｆ１（ここでは、略０Ｖ（すなわち、エミッタと同電位））まで低下させる。第１オフ電位Ｖｇｏｆｆ１がゲート閾値Ｖｇｔｈよりも低いので、タイミングｔｏｆｆにおいてＩＧＢＴ１２がオフする。すると、タイミングｔｏｆｆの直後に、コレクタ電流Ｉｃが略０Ａまで低下する。さらに、タイミングｔｏｆｆの直後に、コレクタ電圧Ｖｃｅ（すなわち、ＩＧＢＴ１２のコレクタ－エミッタ間電圧）が急激に上昇する。このとき、回路のインダクタンスの影響によって、コレクタ電圧Ｖｃｅは、入力電圧Ｖ１よりも高い値（ピーク値Ｖｃｅｐ）までオーバーシュートする。入力電圧Ｖ１が比較的低いので、ピーク値Ｖｃｅｐはそれほど高くならない。したがって、ＩＧＢＴ１２にそれほど高い負荷は加わらない。その後、コレクタ電圧Ｖｃｅは、入力電圧Ｖ１まで低下して安定する。 Then, at the timing to off, the gate drive circuit 26 lowers the gate potential Vge from the on-potential Vgon. When the input voltage V1 is lower than the reference voltage Vref, the gate drive circuit 26 lowers the gate potential Vge to the first off potential Voff1 (here, approximately 0V (ie, the same potential as the emitter)). Since the first off potential Vgoff1 is lower than the gate threshold value Vgth, the IGBT 12 is turned off at the timing to off. Then, immediately after the timing to off, the collector current Ic drops to about 0A. Further, immediately after the timing to off, the collector voltage Vce (that is, the collector-emitter voltage of the IGBT 12) rises sharply. At this time, due to the influence of the inductance of the circuit, the collector voltage Vce overshoots to a value higher than the input voltage V1 (peak value Vcep). Since the input voltage V1 is relatively low, the peak value Vcep is not so high. Therefore, a very high load is not applied to the IGBT 12. After that, the collector voltage Vce drops to the input voltage V1 and stabilizes.

次に、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高い状態でＩＧＢＴ１２をオフするときの制御方法について説明する。図３は、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高い状態でＩＧＢＴ１２をオフするときの各値の変化を示している。図３においても、タイミングｔｏｆｆよりも前の期間では、ＩＧＢＴ１２がオンしている。図３では、タイミングｔｏｆｆの直前に、制御部２４が、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高いと判定する。したがって、ゲート駆動回路２６は、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高いことを示す判定結果を制御部２４から受信する。 Next, a control method when the IGBT 12 is turned off when the input voltage V1 is higher than the reference voltage Vref will be described. FIG. 3 shows changes in each value when the IGBT 12 is turned off when the input voltage V1 is higher than the reference voltage Vref. Also in FIG. 3, the IGBT 12 is turned on in the period before the timing to off. In FIG. 3, immediately before the timing to off, the control unit 24 determines that the input voltage V1 is higher than the reference voltage Vref. Therefore, the gate drive circuit 26 receives a determination result indicating that the input voltage V1 is higher than the reference voltage Vref from the control unit 24.

その後、タイミングｔｏｆｆにおいて、ゲート駆動回路２６が、ゲート電位Ｖｇｅをオン電位Ｖｇｏｎから引き下げる。ここでは、ゲート駆動回路２６は、図２の場合と同じゲート抵抗を介してゲートを放電することで、ゲート電位Ｖｇｅを引き下げる。また、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高い場合には、ゲート駆動回路２６は、ゲート電位Ｖｇｅを第２オフ電位Ｖｇｏｆｆ２まで低下させる。第２オフ電位Ｖｇｏｆｆ２は、第１オフ電位Ｖｇｏｆｆ１よりも低い電位であり、マイナス電位（エミッタよりも低い電位）である。第２オフ電位Ｖｇｏｆｆ２がゲート閾値Ｖｇｔｈよりも低いので、タイミングｔｏｆｆにおいてＩＧＢＴ１２がオフする。すると、タイミングｔｏｆｆの直後に、コレクタ電流Ｉｃが略０Ａまで低下する。さらに、タイミングｔｏｆｆの直後に、コレクタ電圧Ｖｃｅが急激に上昇する。このとき、回路のインダクタンスの影響によって、コレクタ電圧Ｖｃｅは、入力電圧Ｖ１よりも高い値（ピーク値Ｖｃｅｐ）までオーバーシュートする。図３では、入力電圧Ｖ１が図２よりも高いので、ピーク値Ｖｃｅｐも図２よりも高い。その結果、ピーク値ＶｃｅｐがＩＧＢＴ１２の耐圧値に達し、ＩＧＢＴ１２の半導体基板の内部でアバランシェ降伏が生じる。このとき、ゲート電位Ｖｇｅが通常時のオフ電位（第１オフ電位Ｖｇｏｆｆ１）よりも低い第２オフ電位Ｖｇｏｆｆ２に制御されているので、半導体基板の内部で比較的均一にアバランシェ降伏が生じる。このため、半導体基板の内部でアバランシェ電流が分散して流れる。その結果、ＩＧＢＴ１２に対する負荷が軽減される。コレクタ電圧Ｖｃｅは、ピーク値Ｖｃｅｐとなった後に、入力電圧Ｖ１まで低下して安定する。 Then, at the timing to off, the gate drive circuit 26 lowers the gate potential Vge from the on-potential Vgon. Here, the gate drive circuit 26 lowers the gate potential Vge by discharging the gate through the same gate resistance as in FIG. 2. Further, when the input voltage V1 is higher than the reference voltage Vref, the gate drive circuit 26 lowers the gate potential Vge to the second off potential Voff2. The second off-potential Voff2 is a potential lower than the first off-potential Vgoff1 and is a negative potential (potential lower than the emitter). Since the second off potential Vgoff2 is lower than the gate threshold value Vgth, the IGBT 12 is turned off at the timing to off. Then, immediately after the timing to off, the collector current Ic drops to about 0 A. Further, immediately after the timing to off, the collector voltage Vce rises sharply. At this time, due to the influence of the inductance of the circuit, the collector voltage Vce overshoots to a value higher than the input voltage V1 (peak value Vcep). In FIG. 3, since the input voltage V1 is higher than that in FIG. 2, the peak value Vcep is also higher than that in FIG. As a result, the peak value Vcep reaches the withstand voltage value of the IGBT 12, and avalanche breakdown occurs inside the semiconductor substrate of the IGBT 12. At this time, since the gate potential Vge is controlled to the second off potential Voff2, which is lower than the normal off potential (first off potential Voff1), avalanche breakdown occurs relatively uniformly inside the semiconductor substrate. Therefore, the avalanche current is dispersed and flows inside the semiconductor substrate. As a result, the load on the IGBT 12 is reduced. After reaching the peak value Vcep, the collector voltage Vce drops to the input voltage V1 and stabilizes.

以上に説明したように、本実施形態では、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高い状態（図３の状態）であっても、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも低い状態（図２の状態）と同じゲート抵抗によって、ＩＧＢＴ１２のゲートを放電する。このため、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高い状態（図３の状態）であっても、ＩＧＢＴ１２が高速でオフし、ＩＧＢＴ１２で生じるスイッチング損失が抑制される。その一方で、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高い状態（図３の状態）でＩＧＢＴ１２が高速でオフすると、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも低い状態（図２の状態）よりも高い値までコレクタ電圧Ｖｃｅがオーバーシュートする。その結果、ＩＧＢＴ１２でアバランシェ降伏が生じる。しかしながら、オーバーシュート時にゲート電位Ｖｇｅが第１オフ電位Ｖｇｏｆｆ１よりも低い第２オフ電位Ｖｇｏｆｆ２（マイナスの電位）に制御されるため、ＩＧＢＴ１２に加わる負荷が軽減される。このように、本実施形態によれば、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高い状態でＩＧＢＴ１２をオフするときに、ＩＧＢＴ１２の信頼性を確保しながら、スイッチング損失を抑制することができる。 As described above, in the present embodiment, even if the input voltage V1 is higher than the reference voltage Vref (state in FIG. 3), the input voltage V1 is lower than the reference voltage Vref (state in FIG. 2). ), The gate of the IGBT 12 is discharged. Therefore, even when the input voltage V1 is higher than the reference voltage Vref (state in FIG. 3), the IGBT 12 is turned off at high speed, and the switching loss generated in the IGBT 12 is suppressed. On the other hand, when the IGBT 12 is turned off at high speed in a state where the input voltage V1 is higher than the reference voltage Vref (state in FIG. 3), a value higher than the state in which the input voltage V1 is lower than the reference voltage Vref (state in FIG. 2). The collector voltage Vce overshoots up to. As a result, Avalanche breakdown occurs at IGBT 12. However, since the gate potential Vge is controlled to the second off potential Vgoff2 (negative potential) lower than the first off potential Vgoff1 at the time of overshoot, the load applied to the IGBT 12 is reduced. As described above, according to the present embodiment, when the IGBT 12 is turned off in a state where the input voltage V1 is higher than the reference voltage Vref, the switching loss can be suppressed while ensuring the reliability of the IGBT 12.

図４は、実施形態の技術をインバータ回路１００に適用した例を示している。インバータ回路１００は、６個のＩＧＢＴ１２を有している。各ＩＧＢＴ１２に対して、ダイオード１６が逆並列に接続されている。インバータ回路１００は、各ＩＧＢＴ１２をスイッチングさせることで、電源１８が供給する入力電圧Ｖ１を三相交流電圧に変換し、三相交流電圧をＬ負荷１４に供給する。各ＩＧＢＴ１２がオフすると、電源１８が供給する入力電圧Ｖ１がオフしているＩＧＢＴ１２に印加される。ゲート駆動回路２６は、各ＩＧＢＴ１２に対するオフ電位として、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも小さいときは第１オフ電位Ｖｇｏｆｆ１を適用し、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも大きいときは第２オフ電位Ｖｇｏｆｆ２を適用する。この構成でも、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも大きい状態で各ＩＧＢＴ１２をオフするときに、各ＩＧＢＴ１２に対する負荷を軽減しながら、各ＩＧＢＴ１２で生じるスイッチング損失を抑制することができる。 FIG. 4 shows an example in which the technique of the embodiment is applied to the inverter circuit 100. The inverter circuit 100 has 6 IGBTs 12. A diode 16 is connected in antiparallel to each IGBT 12. By switching each IGBT 12, the inverter circuit 100 converts the input voltage V1 supplied by the power supply 18 into a three-phase AC voltage, and supplies the three-phase AC voltage to the L load 14. When each IGBT 12 is turned off, the input voltage V1 supplied by the power supply 18 is applied to the turned off IGBT 12. The gate drive circuit 26 applies the first off potential Voff1 as the off potential for each IGBT 12 when the input voltage V1 is smaller than the reference voltage Vref, and the second off potential when the input voltage V1 is larger than the reference voltage Vref. Apply Voff2. Also in this configuration, when each IGBT 12 is turned off in a state where the input voltage V1 is larger than the reference voltage Vref, the switching loss generated in each IGBT 12 can be suppressed while reducing the load on each IGBT 12.

なお、上述した実施例では、スイッチング素子としてＩＧＢＴを用いたが、スイッチング素子としてＭＯＳＦＥＴ等を用いてもよい。 In the above-described embodiment, the IGBT is used as the switching element, but a MOSFET or the like may be used as the switching element.

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。 Although the embodiments have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples exemplified above. The technical elements described in the present specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques exemplified in the present specification or the drawings achieve a plurality of objectives at the same time, and achieving one of the objectives itself has technical usefulness.

１０：スイッチング素子制御回路
１４：Ｌ負荷
１６：ダイオード
１８：電源
２０：平滑化コンデンサ
２２：入力電圧検出部
２４：制御部
２６：ゲート駆動回路
３０：ゲート制御回路 10: Switching element control circuit 14: L load 16: Diode 18: Power supply 20: Smoothing capacitor 22: Input voltage detection unit 24: Control unit 26: Gate drive circuit 30: Gate control circuit

Claims (1)

スイッチング素子制御回路であって、
スイッチング素子と、
前記スイッチング素子に接続されている負荷と、
前記スイッチング素子と前記負荷の直列回路に入力電圧を印加する電源と、
前記スイッチング素子のゲート電位を制御するゲート制御回路、
を有しており、
前記入力電圧が基準電圧よりも低い状態で前記スイッチング素子をオフするときは、前記ゲート制御回路が、前記ゲート電位をゲート閾値よりも高いオン電位から前記ゲート閾値よりも低い第１オフ電位に引き下げ、
前記入力電圧が前記基準電圧よりも高い状態で前記スイッチング素子をオフするときは、前記ゲート制御回路が、前記ゲート電位を前記オン電位から前記第１オフ電位よりも低い第２オフ電位に引き下げる、
スイッチング素子制御回路。 It is a switching element control circuit.
Switching element and
The load connected to the switching element and
A power supply that applies an input voltage to the series circuit of the switching element and the load,
A gate control circuit that controls the gate potential of the switching element,
Have and
When the switching element is turned off when the input voltage is lower than the reference voltage, the gate control circuit lowers the gate potential from an on potential higher than the gate threshold value to a first off potential lower than the gate threshold value. ,
When the switching element is turned off when the input voltage is higher than the reference voltage, the gate control circuit lowers the gate potential from the on potential to a second off potential lower than the first off potential.
Switching element control circuit.
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