JP7038518B2 - 半導体装置 - Google Patents
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Description
ここで、トレンチ絶縁構造によって区画された区画領域において、当該区画領域を被覆する島状の絶縁層が形成された場合について考える。この場合、トレンチ絶縁構造および島状の絶縁層は、互いに独立して存在している。
その結果、トレンチ絶縁構造および島状の絶縁層の相対的な位置関係が変動するから、半導体層において応力が生じる。半導体層に対する応力は、結晶欠陥等の原因となるため、改善されることが望まれる。
これにより、熱膨張等に起因するトレンチ絶縁層およびフィールド絶縁層の相対的な位置関係の変動を抑制できる。その結果、半導体層に対する応力を抑制できる。よって、半導体層の結晶欠陥を抑制できる半導体装置を提供できる。
図1は、本発明の第1実施形態に係る半導体装置1を、半導体パッケージ6を透過して示す斜視図である。図2は、図1に示す半導体装置1の内部構造を示す平面図である。
図1を参照して、半導体装置1は、この形態では、TO-220やTO-252に代表されるTO(Transistor Outline)系のパッケージが、パッケージタイプとして適用された電子部品である。この形態では、TO-252が適用されている。
IPDチップ2は、直方体形状に形成されている。IPDチップ2は、一方側の第1チップ主面10、他方側の第2チップ主面11、ならびに、第1チップ主面10および第2チップ主面11を接続するチップ側面12を有している。
図2を参照して、IPDチップ2は、入力領域13および出力領域14を含む。入力領域13および出力領域14は、素子分離構造15によってそれぞれ区画されている。具体的な説明は省略するが、素子分離構造15は、トレンチに絶縁体が埋め込まれたトレンチ絶縁構造を有していてもよい。
出力領域14は、絶縁ゲート型の電界効果トランジスタの一例としての出力パワーMISFET(Metal Insulator Semiconductor Field Effect Transistor)18を含む。出力パワーMISFET18は、コントロールIC16によって制御される。
ダイパッド3は、直方体形状に形成されている。ダイパッド3は、第2チップ主面11側からIPDチップ2を支持している。ダイパッド3は、導電性接合材19を介してIPDチップ2に接続されている。導電性接合材19は、金属製ペーストまたは半田であってもよい。
第1リード端子4aおよび第2リード端子4bは、ダイパッド3の一辺に沿って配列されている。第1リード端子4aおよび第2リード端子4bは、それぞれ、ダイパッド3から間隔を空けて配置されている。第1リード端子4aおよび第2リード端子4bは、それぞれ、配列方向に直交する方向に沿って延びる帯状に形成されている。
第1リード端子4aおよび第2リード端子4bは、それぞれ、導線5を介してIPDチップ2の任意の領域に電気的に接続されている。導線5は、ボンディングワイヤを含んでいてもよい。導線5はアルミニウムを含んでいてもよい。
出力領域14に接続された第2導線5bは、入力領域13に接続された第1導線5aよりも太い。そして、出力領域14に対する第2導線5bの接続面積は、入力領域13に対する第1導線5aの接続面積よりも大きい。これにより、出力領域14で生じた熱を、第2導線5bを介して外部に適切に放散させることができる。
接続部9は、出力領域14に接続されるように、ブリッジ部8の他端部から出力領域14の上の領域に引き出されている。接続部9は、第1チップ主面10の法線方向から見た平面視において、出力領域14に沿って延びるように、ブリッジ部8が延びる第1方向に対して所定角度だけ傾斜した第2方向に沿って延びている。
ブリッジ部8および接続部9に分けて第2導線5bを設計することにより、ブリッジ部8が延びる方向に捕らわれることなく、出力領域14に対する接続部9の接続面積を確保できる。これにより、出力領域14で生じた熱を、第2導線5bを介して外部に適切に放散させることができる。
ダイパッド3の裏面は、半導体パッケージ6から露出している。ダイパッド3の裏面は、IPDチップ2を支持する面とは反対側の面である。複数のリード端子4は、それぞれ、半導体パッケージ6の内部から外部に引き出されている。フレーム部7は、半導体パッケージ6の内部から外部に引き出されている。
図3を参照して、IPDチップ2は、主電源端子部21、入力端子部22、出力端子部23、グランド端子部24、ENABLE端子部25およびSENSE端子部26を含む。
入力端子部22は、マイクロコントローラユニット、DC/DCコンバータ、LDO(Low Drop Out)等に接続されてもよい。入力端子部22には、5Vの入力電圧が印加されてもよい。出力端子部23は、負荷に接続される。グランド端子部24は、IPDチップ2内の各種回路部にグランド電圧を提供する。
IPDチップ2のコントロールIC16は、センサMISFET27、入力回路部28、電圧制御回路部29、保護回路部30、ゲート駆動制御回路部31、アクティブクランプ回路部32、電流検出回路部33、バッテリ逆接続保護回路部34および異常検出回路部35を含む。
出力パワーMISFET18のドレインは、主電源端子部21に接続されている。出力パワーMISFET18のソースは、コントロールIC16(より具体的には、電流検出回路部33)および出力端子部23に接続されている。
入力回路部28は、入力端子部22および電圧制御回路部29に接続されている。入力回路部28は、シュミットトリガ回路を含んでいてもよい。入力回路部28は、入力端子部22に印加された電圧信号の波形を整形する。入力回路部28によって生成された信号は、電圧制御回路部29に入力される。
電圧制御回路部29は、この形態では、駆動電圧回路部36、第1定電圧回路部37、第2定電圧回路部38および基準電圧・基準電流回路部39を含む。
駆動電圧は、主電圧から5Vを差し引いた7V~9V程度に設定されてもよい。駆動電圧は、ゲート駆動制御回路部31に入力される。
第1定電圧回路部37は、保護回路部30を駆動するための第1定電圧を生成する。第1定電圧は、5V程度であってもよい。第1定電圧回路部37は、ツェナーダイオードを含んでいてもよい。第1定電圧回路部37によって生成された第1定電圧は、保護回路部30(より具体的には、後述する負荷オープン検出回路部41等)に入力される。
第2定電圧回路部38によって生成された第2定電圧は、保護回路部30(より具体的には、後述する過熱保護回路部42や低電圧誤動作抑制回路部43)に入力される。
基準電圧・基準電流回路部39によって生成された基準電圧および基準電流は、各種回路部に入力される。各種回路部がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力される。
過電流保護回路部40は、ゲート駆動制御回路部31およびセンサMISFET27のソースに接続されている。過電流保護回路部40は、過電流から出力パワーMISFET18を保護する。
負荷オープン検出回路部41は、電圧制御回路部29および出力パワーMISFET18のソースに接続されている。負荷オープン検出回路部41は、出力パワーMISFET18のショート状態やオープン状態を検出する。負荷オープン検出回路部41によって生成された信号は、電圧制御回路部29に入力される。
低電圧誤動作抑制回路部43は、主電圧が所定値未満である場合に、出力パワーMISFET18が誤動作するのを抑制する。低電圧誤動作抑制回路部43によって生成された信号は、電圧制御回路部29に入力される。
ゲート駆動信号は、出力パワーMISFET18のゲートおよびセンサMISFET27のゲートをオン/オフさせるための信号である。ゲート駆動制御回路部31からのゲート駆動信号は、出力パワーMISFET18のゲートおよびセンサMISFET27のゲートに入力される。
発振回路部44は、電圧制御回路部29の信号に応じて発振する。発振回路部44によって生成された信号は、チャージポンプ回路部45に入力される。チャージポンプ回路部45は、発振回路部44の信号を昇圧させる。チャージポンプ回路部45によって生成された信号は、駆動信号出力回路部46に入力される。
駆動信号出力回路部46によって生成されたゲート駆動信号は、出力パワーMISFET18のゲートおよびセンサMISFET27のゲートに入力される。これにより、センサMISFET27および出力パワーMISFET18が同時に駆動制御される。
電流検出回路部33は、センサMISFET27のソースおよび出力パワーMISFET18のソースに接続されている。電流検出回路部33は、センサMISFET27によって生成された信号および出力パワーMISFET18によって生成された信号に応じて、電流検出信号を生成する。電流検出回路部33によって生成された電流検出信号は、異常検出回路部35に入力される。
異常検出回路部35は、第1マルチプレクサ回路部47および第2マルチプレクサ回路部48を含む。第1マルチプレクサ回路部47は、2つの入力部および1つの出力部を含む。第2マルチプレクサ回路部48は、2つの入力部、1つの出力部および1つの選択制御入力部を含む。
第2マルチプレクサ回路部48の入力部には、保護回路部30および電流検出回路部33がそれぞれ接続されている。第2マルチプレクサ回路部48の出力部には、SENSE端子部26が接続されている。第2マルチプレクサ回路部48の選択制御入力部には、電圧制御回路部29が接続されている。
たとえば、マイクロコントローラユニットからENABLE端子部25にオン信号が入力されている場合、異常検出信号は、異常検出電流信号としてSENSE端子部26から取り出される。
図4は、図2に示す領域IVの拡大図である。図5は、図4に示すV-V線に沿う断面図である。図6は、図4に示すVI-VI線に沿う断面図である。
図2、図4~図6を参照して、IPDチップ2は、半導体層51を含む。半導体層51は、直方体形状に形成されている。半導体層51は、一方側の第1主面52、他方側の第2主面53、ならびに、第1主面52および第2主面53を接続する側面54(図2参照)を有している。
図5および図6を参照して、半導体層51は、この形態では、半導体基板55、および、半導体基板55の上に形成されたエピタキシャル層56を含む積層構造を有している。
半導体基板55によって半導体層51の第2主面53が形成されている。エピタキシャル層56によって半導体層51の第1主面52が形成されている。半導体基板55およびエピタキシャル層56によって、半導体層51の側面54が形成されている。
半導体層51の第2主面53には、裏面電極57が形成されている。裏面電極57は、導電性接合材19を介してダイパッド3に接合される(図1も併せて参照)。
図4を参照して、IPDチップ2の入力領域13において、半導体層51の第1主面52には、アクティブ領域の一例としてのCMIS領域17が形成されている。
第1素子分離構造63は、n型MIS領域61を他の領域から区画している。第1素子分離構造63は、n型MIS領域61を取り囲む環状に形成されている。
第2素子分離構造64は、p型MIS領域62を他の領域から区画している。第2素子分離構造64は、p型MIS領域62を取り囲む環状に形成されている。
以下、図4および図5を参照して、n型MIS領域61側の構造について説明した後、図4および図6を参照して、p型MIS領域62側の構造について説明する。
第1トレンチ71は、平面視においてn型MIS領域61を取り囲む四角環状に形成されている。第1トレンチ71の深さは、1μm以上10μm以下(たとえば4μm程度)であってもよい。
第1トレンチ絶縁構造は、第1トレンチ71の深さやアスペクト比に応じて、DTI(Deep Trench Isolation)構造やSTI(Shallow Trench Isolation)構造とも称される。
第1トレンチ絶縁層72は、第1トレンチ71の内側から半導体層51の第1主面52の上に引き出されている。これにより、第1トレンチ絶縁層72は、半導体層51のn型MIS領域61を被覆する第1オーバラップ部74を含む。図4では、明瞭化のため、ハッチングによって第1オーバラップ部74を示している。
第1オーバラップ部74は、フィールド絶縁層の一部として形成されている。フィールド絶縁層は、n型MIS領域61内に形成された複数の半導体領域同士を互いに分離する領域分離絶縁層である。
第1トレンチ71の幅W1に対する第1トレンチ絶縁層72の厚さT1の比T1/W1は、0.1以上0.5未満であってもよい。第1トレンチ71の幅W1は、0.3μm以上2.0μm以下(たとえば1.6μm)であってもよい。第1トレンチ絶縁層72の厚さT1は、0.1μm以上0.5μm以下(たとえば0.3μm)であってもよい。
第1フィールド絶縁層76は、より具体的には、第1トレンチ絶縁層72の第1オーバラップ部74から間隔を空けて形成されている。第1フィールド絶縁層76の内方部には、半導体層51の第1主面52を露出させる第1開口77が形成されている。これにより、第1フィールド絶縁層76は、平面視において四角環状に形成されている。
第1トレンチ絶縁層72および第1フィールド絶縁層76の間の第1中間領域78には、第1ブリッジ絶縁層79が形成されている。図4では、明瞭化のため、ハッチングによって第1ブリッジ絶縁層79を示している。第1中間領域78は、平面視において第1フィールド絶縁層76を取り囲む四角環状の領域である。
第1ブリッジ絶縁層79は、第1トレンチ絶縁層72の厚さT1および第1フィールド絶縁層76の厚さT2とほぼ等しい厚さT3(T1=T2=T3)を有している。
第1ブリッジ絶縁層79、第1トレンチ絶縁層72および第1フィールド絶縁層76は、SiO2,AlO,TaO,TiO,AlN,AlSiN,TiN,SiN,NiO,WO,BN,CrNまたはSiONのうちの少なくとも1種の絶縁材料を含んでいてもよい。第1ブリッジ絶縁層79、第1トレンチ絶縁層72および第1フィールド絶縁層76の代表的な絶縁材料としては、SiO2およびSiNを例示できる。
一対の第1連結部分80は、第1フィールド絶縁層76を挟んで互いに対向するように、任意の第1方向Xに間隔を空けて配置されている。一対の第2連結部分81は、第1フィールド絶縁層76を挟んで互いに対向するように、第1方向Xに交差する第2方向Yに間隔を空けて配置されている。
図4では、4つの一対の第1連結部分80が、第2方向Yに沿って互いに間隔を空けて形成されており、4つの一対の第2連結部分81が、第1方向Xに沿って互いに間隔を空けて形成されている例が示されている。
第1トレンチ絶縁層72の第1方向Xに沿う伸縮、および、第1フィールド絶縁層76の第1方向Xに沿う伸縮は、一対の第1連結部分80によって規制される。これにより、半導体層51において第1方向Xに沿う応力が生じることが抑制される。
このように、第1ブリッジ絶縁層79は、第1中間領域78の幅を所定値に保持する。これにより、第1フィールド絶縁層76および/または第1トレンチ絶縁層72の熱膨張等に起因する第1トレンチ絶縁層72および第1フィールド絶縁層76の相対的な位置関係の変動が抑制される。
第1中間領域78には、半導体層51の第1主面52を露出させる第1コンタクト開口82が形成されている。この形態では、第1フィールド絶縁層76の第1開口77の周囲に、複数(この形態では12個)の第1コンタクト開口82が形成されている。
第1コンタクト開口82内には、半導体層51の第1主面52を被覆する第1コンタクト絶縁層83が形成されている。第1コンタクト絶縁層83は、第1トレンチ絶縁層72の厚さT1以下の厚さT4(T4≦T1)を有している。T4<T1の関係が成立していてもよい。
第1トレンチ71に取り囲まれた領域(n型MIS領域61)において、半導体層51の表層部には、p型ウェル領域85が形成されている。p型ウェル領域85は、第1トレンチ71の深さ方向途中部まで形成されている。p型ウェル領域85の底部は、第1トレンチ71の側壁に接している。
p型ウェル領域85の表層部には、さらに、n+型ソース領域88およびn+型ドレイン領域89が互いに間隔を空けて形成されている。n+型ソース領域88およびn+型ドレイン領域89は、それぞれ、平面視において第1フィールド絶縁層76の第1開口77によって取り囲まれた領域内に形成されている。n+型ソース領域88およびn+型ドレイン領域89は、それぞれ、平面視において同一方向に沿って延びる帯状に形成されていてもよい。
第1ゲート電極90は、第1ゲート絶縁層84の上に形成されている。第1ゲート電極90は、第1ゲート絶縁層84を挟んで、n+型ソース領域88、n+型ドレイン領域89およびp型チャネル領域94に対向している。
第1コンタクト電極91は、第1コンタクト絶縁層83を貫通して、p+型コンタクト領域87に電気的に接続されている。第1ソース電極92は、第1ゲート絶縁層84を貫通して、n+型ソース領域88に電気的に接続されている。第1ドレイン電極93は、第1ゲート絶縁層84を貫通して、n+型ドレイン領域89に電気的に接続されている。
層間絶縁層95は、単一の絶縁層を含む単層構造を有していてもよい。層間絶縁層95は、複数の絶縁層が積層された積層構造を有していてもよい。層間絶縁層95は、酸化シリコンまたは窒化シリコンを含んでいてもよい。
USG層は、平坦化された平坦面を有していてもよい。USG層の平坦面は、化学機械研磨(Chemical Mechanical Polishing:CMP)法によって研削された研削面であってもよい。
第2トレンチ101は、平面視においてp型MIS領域62を取り囲む四角環状に形成されている。第2トレンチ101の深さは、1μm以上10μm以下(たとえば4μm程度)であってもよい。
第2トレンチ絶縁構造は、第2トレンチ101の深さやアスペクト比に応じて、DTI(Deep Trench Isolation)構造やSTI(Shallow Trench Isolation)構造とも称される。
第2トレンチ絶縁層102は、第2トレンチ101の内側から半導体層51の第1主面52の上に引き出されている。これにより、第2トレンチ絶縁層102は、半導体層51のp型MIS領域62を被覆する第2オーバラップ部104を含む。図4では、明瞭化のため、ハッチングによって第2オーバラップ部104を示している。
第2オーバラップ部104は、フィールド絶縁層の一部として形成されている。フィールド絶縁層は、p型MIS領域62内に形成された複数の半導体領域同士を互いに分離する領域分離絶縁層である。
第2トレンチ101の幅W2に対する第2トレンチ絶縁層102の厚さT5の比T5/W2は、0.1以上0.5未満であってもよい。第2トレンチ101の幅W2は、0.3μm以上2.0μm以下(たとえば1.6μm)であってもよい。第2トレンチ絶縁層102の厚さT5は、0.1μm以上0.5μm以下(たとえば0.3μm)であってもよい。
半導体層51の第1主面52の上には、p型MIS領域62を被覆する第2フィールド絶縁層106が形成されている。図4では、明瞭化のため、ハッチングによって第2フィールド絶縁層106を示している。第2フィールド絶縁層106は、第2トレンチ101の内縁からp型MIS領域62の内方部側に間隔を空けて形成されている。
第2トレンチ絶縁層102および第2フィールド絶縁層106の間の第2中間領域108には、第2ブリッジ絶縁層109が形成されている。図4では、明瞭化のため、ハッチングによって第2ブリッジ絶縁層109を示している。第2中間領域108は、平面視において第2フィールド絶縁層106を取り囲む四角環状の領域である。
第2ブリッジ絶縁層109は、第2トレンチ絶縁層102の厚さT5および第2フィールド絶縁層106の厚さT6とほぼ等しい厚さT7(T5=T6=T7)を有している。第2ブリッジ絶縁層109の厚さT7は、第1ブリッジ絶縁層79の厚さT3とほぼ等しくてもよい(T7=T3)。
第2ブリッジ絶縁層109、第2トレンチ絶縁層102および第2フィールド絶縁層106は、SiO2,AlO,TaO,TiO,AlN,AlSiN,TiN,SiN,NiO,WO,BN,CrNまたはSiONのうちの少なくとも1種の絶縁材料を含んでいてもよい。第2ブリッジ絶縁層109、第2トレンチ絶縁層102および第2フィールド絶縁層106の代表的な絶縁材料としては、SiO2およびSiNを例示できる。
第2ブリッジ絶縁層109、第2トレンチ絶縁層102および第2フィールド絶縁層106は、第1ブリッジ絶縁層79、第1トレンチ絶縁層72および第1フィールド絶縁層76と同一の絶縁材料を含んでいてもよい。
一対の第1連結部分110および一対の第2連結部分111は、それぞれ、第2トレンチ絶縁層102および第2フィールド絶縁層106に連結されている。
一対の第1連結部分110は、第2フィールド絶縁層106を挟んで互いに対向するように、第1方向Xに間隔を空けて配置されている。一対の第2連結部分111は、第2フィールド絶縁層106を挟んで互いに対向するように、第1方向Xに交差する第2方向Yに間隔を空けて配置されている。
第2トレンチ絶縁層102の第2方向Yに沿う伸縮、および、第2フィールド絶縁層106の第2方向Yに沿う伸縮は、一対の第2連結部分111によって規制される。これにより、半導体層51において第2方向Yに沿う応力が生じることが抑制される。
よって、半導体層51に対する応力の集中が抑制される。これにより、半導体層51に結晶欠陥が生じることが抑制される。したがって、第2ブリッジ絶縁層109は、p型MIS領域62の半導体層51の第1主面52の上において、半導体層51を補強し、結晶欠陥を抑制する結晶欠陥抑制構造を形成している。
第2コンタクト開口112は、第2トレンチ絶縁層102、第2フィールド絶縁層106および第2ブリッジ絶縁層109によって区画されている。第2コンタクト開口112は、平面視において円形状に区画されている。
第2フィールド絶縁層106の第2開口107内には、半導体層51の第1主面52を被覆する第2ゲート絶縁層114が形成されている。第2ゲート絶縁層114は、第2トレンチ絶縁層102の厚さT5以下の厚さT9(T9≦T5)を有している。T9<T5の関係が成立していてもよい。
p型ウェル領域115の表層部には、n型ウェル領域116が形成されている。n型ウェル領域116は、p型ウェル領域115の深さ方向途中部まで形成されている。
p型ウェル領域115の表層部には、p+型コンタクト領域117が形成されている。p+型コンタクト領域117は、p型ウェル領域115のp型不純物濃度よりも高いp型不純物濃度を有している。
n型ウェル領域116の表層部には、p+型ソース領域118およびp+型ドレイン領域119が互いに間隔を空けて形成されている。p+型ソース領域118およびp+型ドレイン領域119は、それぞれ、平面視において第2フィールド絶縁層106の第2開口107によって取り囲まれた領域内に形成されている。p+型ソース領域118およびp+型ドレイン領域119は、それぞれ、平面視において同一方向に沿って延びる帯状に形成されていてもよい。
第2ゲート電極120は、第2ゲート絶縁層114の上に形成されている。第2ゲート電極120は、第2ゲート絶縁層114を挟んで、p+型ソース領域118、p+型ドレイン領域119およびn型チャネル領域124に対向している。
第2コンタクト電極121は、第2コンタクト絶縁層113を貫通して、p+型コンタクト領域117に電気的に接続されている。第2ソース電極122は、第2ゲート絶縁層114を貫通して、p+型ソース領域118に電気的に接続されている。第2ドレイン電極123は、第2ゲート絶縁層114を貫通して、p+型ドレイン領域119に電気的に接続されている。
図7は、図2に示すVII-VII線に沿う断面図である。
図7を参照して、IPDチップ2の出力領域14において、半導体層51には、出力パワーMISFET18が形成されている。
ゲートトレンチ132は、平面視においてストライプ状または格子状に形成されている。ゲートトレンチ132の深さは、1μm以上10μm以下(本実施形態では4μm程度)であってもよい。
これにより、ゲートトレンチ132を含むスプリットゲート構造139が形成されている。スプリットゲート構造139は、ゲートトレンチ132内において、2つの電極が絶縁体によって上下方向に分離された構造を有している。
中間絶縁層138は、下側ゲート電極層135および上側ゲート電極層137の間の領域に形成されている。下側ゲート電極層135および上側ゲート電極層137は、中間絶縁層138によって互いに絶縁されている。以下、スプリットゲート構造139について具体的に説明する。
下側ゲート電極層135は、下側凹部140に埋め込まれている。下側ゲート電極層135は、ゲートトレンチ132の側壁に沿って延びる壁状に形成されている。下側ゲート電極層135は、凸部141を有している。
上側ゲート絶縁層136は、ゲートトレンチ132の開口側において、ゲートトレンチ132の内壁に沿って膜状に形成されている。上側ゲート絶縁層136の上端は、半導体層51の第1主面52に形成された表面絶縁層142と一体を成している。上側ゲート絶縁層136の下端は、下側ゲート絶縁層134の上端と一体を成している。
上側ゲート電極層137は、上側凹部143に埋め込まれている。上側ゲート電極層137の露出面は、半導体層51の第1主面52よりも下方に位置していてもよい。
下側ゲート電極層135および上側ゲート電極層137は、それぞれ、ポリシリコンを含んでいてもよい。一つの形態例において、下側ゲート電極層135および上側ゲート電極層137には、ゲート電圧が印加されていてもよい。この構造では、半導体層51のオン抵抗を低下させることができる。
つまり、下側ゲート電極層135は、フィールドプレート電極として形成されていてもよい。この構造では、半導体層51および下側ゲート電極層135の間の寄生容量を低下させることができる。
下側ゲート絶縁層134、上側ゲート絶縁層136、中間絶縁層138および表面絶縁層142は、SiO2,AlO,TaO,TiO,AlN,AlSiN,TiN,SiN,NiO,WO,BN,CrNまたはSiONのうちの少なくとも1種の絶縁材料を含んでいてもよい。下側ゲート絶縁層134、上側ゲート絶縁層136、中間絶縁層138および表面絶縁層142の代表的な絶縁材料としては、SiO2およびSiNを例示できる。
下側ゲート絶縁層134の厚さT11は、上側ゲート絶縁層136の厚さT12以上(T11≧T12)であってもよい。T11>T12の関係が成立していてもよい。中間絶縁層138の厚さT13は、下側ゲート絶縁層134の厚さT11以下(T13≦T11)であってもよい。T13<T11の関係が成立していてもよい。
ゲートトレンチ132の幅W11に対する下側ゲート絶縁層134の厚さT11の比T11/W11は、0.1以上0.5未満であってもよい。ゲートトレンチ132の幅W11に対する上側ゲート絶縁層136の厚さT12の比T12/W11は、0.01以上0.05以下であってもよい。
単位セル133は、p型ボディ領域145、n+型ソース領域146およびp+型コンタクト領域147を含む。
p型ボディ領域145の底部は、ゲートトレンチ132の側壁に接している。p型ボディ領域145は、互いに隣り合う複数のゲートトレンチ132によって共有されている。
n+型ソース領域146は、p型ボディ領域145の表層部に形成されている。n+型ソース領域146は、ゲートトレンチ132の側壁に沿って形成されている。n+型ソース領域146は、上側ゲート絶縁層136を挟んで上側ゲート電極層137と対向している。
p+型コンタクト領域147は、ゲートトレンチ132の側壁から間隔を空けて形成されている。p+型コンタクト領域147は、ゲートトレンチ132の側壁に接する部分を有していてもよい。
半導体層51の第1主面52の上には、ソースパッド電極150が形成されている。ソースパッド電極150は、n+型ソース領域146およびp+型コンタクト領域147に電気的に接続されている。
図8は、参考例に係る半導体装置151を示す平面図であって、結晶欠陥が生じるメカニズムを説明するための図である。図8は、半導体装置1のn型MIS領域61に対応する部分の画像でもある。
参考例に係る半導体装置151では、第1ブリッジ絶縁層79が形成されていない。第1フィールド絶縁層76は、島状に形成されている。第1トレンチ絶縁層72および第1フィールド絶縁層76は、互いに独立して存在している。
p+型コンタクト領域87は、平面視において第1コンタクト開口82に沿う四角環状に形成されている。また、第1コンタクト電極91は、平面視において第1コンタクト開口82に沿う四角環状に形成されている。
しかし、第1トレンチ絶縁層72、第1埋め込み層73および/または第1フィールド絶縁層76の熱膨張等に起因する伸縮の影響は、それぞれ独立して半導体層51に付与される。
半導体層51に生じた応力によって、半導体層51において結晶欠陥152が引き起こされてしまう(破線で取り囲まれた領域参照)。このような結晶欠陥152は、半導体装置151の品質を劣化させる。
これにより、第1中間領域78の幅を、第1ブリッジ絶縁層79によって所定値に保持できる。その結果、第1トレンチ絶縁層72および第1フィールド絶縁層76の相対的な位置関係が、第1フィールド絶縁層76および/または第1トレンチ絶縁層72の熱膨張等に起因する伸縮によって変動するのを抑制できる。よって、半導体層51に対する応力を抑制できる。
一対の第1連結部分80は、第1フィールド絶縁層76を挟んで互いに対向するように、第1方向Xに間隔を空けて配置されている。一対の第2連結部分81は、第1フィールド絶縁層76を挟んで互いに対向するように、第2方向Yに間隔を空けて配置されている。
また、第1トレンチ絶縁層72の第2方向Yに沿う伸縮、および、第1フィールド絶縁層76の第2方向Yに沿う伸縮を、一対の第2連結部分81によって規制できる。その結果、半導体層51において第2方向Yに沿う応力を抑制できる。
図9A~図9Jは、図1に示す半導体装置1において、入力領域13に係る部分の製造方法を説明するための断面図である。図10A~図10Jは、図1に示す半導体装置1において、出力領域14に係る部分の製造方法を説明するための断面図である。図9A~図9Jでは、入力領域13のうち、n型MIS領域61だけが示されている。
半導体ウエハ161は、第1主面162およびその反対側の第2主面163を含む。半導体ウエハ161の第1主面162および第2主面163は、半導体層51の第1主面52および第2主面53にそれぞれ対応している。
半導体基板55によって、半導体ウエハ161の第2主面163が形成されている。エピタキシャル層56によって、半導体ウエハ161の第1主面162が形成されている。
第1エッチングマスク164は、第1トレンチ71、第2トレンチ101およびゲートトレンチ132を形成すべき領域を露出させる複数の開口164aを選択的に有している。
次に、図9Cおよび図10Cを参照して、半導体ウエハ161の第1主面162に絶縁層165が形成される。絶縁層165は、半導体ウエハ161の第1主面162、第1トレンチ71の内壁、第2トレンチ101の内壁およびゲートトレンチ132の内壁に沿って形成される。
次に、図9Dおよび図10Dを参照して、半導体ウエハ161の第1主面162の上に第1ポリシリコン層166が形成される。第1ポリシリコン層166は、第1トレンチ71、第2トレンチ101およびゲートトレンチ132を埋めて、半導体ウエハ161の第1主面162を被覆する。第1ポリシリコン層166は、CVD法によって形成されてもよい。
次に、図9Eおよび図10Eを参照して、第1ポリシリコン層166の不要な部分が除去される。第1ポリシリコン層166は、エッチング法(エッチバック法)によって除去されてもよい。エッチング法は、ウェットエッチング法であってもよい。
次に、図9Fおよび図10Fを参照して、所定パターンを有する第2エッチングマスク167が形成される。第2エッチングマスク167は、出力領域14を露出させ、かつ、入力領域13を被覆している。
第1ポリシリコン層166は、エッチング面がゲートトレンチ132の深さ方向途中部に達するまで除去される。これにより、ゲートトレンチ132内に下側ゲート電極層135が形成される。その後、第2エッチングマスク167は、除去される。
第3エッチングマスク168は、入力領域13において、第1コンタクト開口82、第2コンタクト開口112、第1開口77および第2開口107を形成すべき領域を露出させる複数の開口168aを選択的に有している。
これにより、入力領域13では、絶縁層165によって第1トレンチ絶縁層72、第1フィールド絶縁層76、第1ブリッジ絶縁層79、第2トレンチ絶縁層102、第2フィールド絶縁層106および第2ブリッジ絶縁層109が形成される。
次に、図9Gおよび図10Gを参照して、入力領域13において、第1キャップ絶縁層75、第2キャップ絶縁層105、第1コンタクト絶縁層83、第2コンタクト絶縁層113、第1ゲート絶縁層84および第2ゲート絶縁層114が形成される。また、出力領域14において、中間絶縁層138、上側ゲート絶縁層136および表面絶縁層142が形成される。
次に、図9Iおよび図10Iを参照して、第2ポリシリコン層169が、半導体ウエハ161の第1主面162の上に形成される。第2ポリシリコン層169は、第1トレンチ71、第2トレンチ101およびゲートトレンチ132を埋めて、半導体ウエハ161の第1主面162を被覆する。第2ポリシリコン層169は、CVD法によって形成されてもよい。
次に、図9Jおよび図10Jを参照して、第2ポリシリコン層169の不要な部分が除去される。第2ポリシリコン層169は、エッチング法(エッチバック法)によって除去されてもよい。エッチング法は、ウェットエッチング法であってもよい。
次に、上側ゲート電極層137の露出面の上に、第3キャップ絶縁層144が形成される。第3キャップ絶縁層144は、自然酸化膜であってもよいし、酸化処理によって形成されてもよい。
これにより、入力領域13において、p型ウェル領域85、p+型コンタクト領域87、n+型ソース領域88、n+型ドレイン領域89、p型ウェル領域115、n型ウェル領域116、p+型コンタクト領域117、p+型ソース領域118およびp+型ドレイン領域119が形成される。
これにより、出力領域14において、p型ボディ領域145、n+型ソース領域146およびp+型コンタクト領域147が形成される。
図11は、図4に対応する部分の平面図であって、本発明の第2実施形態に係る半導体装置171を示す図である。以下では、第1実施形態において述べた構成については、同一の参照符号を付して説明を省略する。
より具体的には、n型MIS領域61では、この形態では、2つの一対の第1連結部分80および2つの一対の第2連結部分81を含む第1ブリッジ絶縁層79が形成されている。これにより、第1中間領域78に沿って有端帯状に延びる複数(この形態では、8個)の第1コンタクト開口82が区画されている。
一方、p型MIS領域62では、この形態では、2つの一対の第1連結部分110および2つの一対の第2連結部分111を含む第2ブリッジ絶縁層109が形成されている。これにより、第2中間領域108に沿って有端帯状に延びる複数(この形態では、8個)の第2コンタクト開口112が区画されている。
以上、半導体装置171によっても、半導体装置1に対して述べた効果と同様の効果を奏することができる。
半導体装置181は、半導体層51の第1主面52および層間絶縁層95の間の領域に介在する保護絶縁層182をさらに含む。図示は省略するが、保護絶縁層182は、出力領域14および入力領域13にも形成されている。
この形態では、第1トレンチ絶縁層72、第1フィールド絶縁層76、第1ブリッジ絶縁層79および層間絶縁層95は、酸化シリコンを含む。そして、保護絶縁層182は、窒化シリコンを含む。
第1ソース電極92は、保護絶縁層182および第1ゲート絶縁層84を貫通して、n+型ソース領域88に電気的に接続されている。
第1ドレイン電極93は、保護絶縁層182および第1ゲート絶縁層84を貫通して、n+型ドレイン領域89に電気的に接続されている。
以上、半導体装置181によっても、半導体装置1に対して述べた効果と同様の効果を奏することができる。
本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
前述の各実施形態では、第1素子分離構造63および第2素子分離構造64が、互いに間隔を空けて形成された例について説明した。これに対して、第1素子分離構造63および第2素子分離構造64は、この例では、一体的に形成されている。
また、第1埋め込み層73および第2埋め込み層103は、トレンチ接続領域183において一体的に形成されている。トレンチ接続領域183は、第1トレンチ71および第2トレンチ101が接続された領域である。
前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、p型の部分がn型とされ、n型の部分がp型とされてもよい。
前述の各実施形態において、半導体層51は、FZ(Floating Zone)法によって形成されたn型半導体基板を含む単層構造を有していてもよい。n型半導体基板は、シリコン製の半導体基板であってもよい。
前述の各実施形態において、第1トレンチ71は、開口面積が、底壁の面積よりも大きい断面視テーパ状に形成されていてもよい。半導体層51において、半導体層51の第1主面52および第1トレンチ71の側壁が成す角度θの絶対値は、90°以上95°以下(たとえば91°程度)であってもよい。
前述の各実施形態において、ゲートトレンチ132は、開口面積が、底壁の面積よりも大きい断面視テーパ状に形成されていてもよい。半導体層51において、半導体層51の第1主面52およびゲートトレンチ132の側壁の間の角度θの絶対値は、90°以上95°以下(たとえば91°程度)であってもよい。
半導体装置(1,171,181)のパッケージタイプは、SOP(Small Outline Package)、QFN(Quad For Non Lead Package)、DFP(Dual Flat Package)、DIP(Dual Inline Package)、QFP(Quad Flat Package)、SIP(Single Inline Package)、SOJ(Small Outline J-leaded Package)や、これらに類する種々のパッケージタイプが採用され得る。以下、半導体装置1においてSOPが適用された形態例について説明する。
以下では、半導体装置1に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
ダイパッド3は、第2チップ主面11側からIPDチップ2を支持している。ダイパッド3は、直方体形状に形成されている。IPDチップ2は、導電性接合材19を介してダイパッド3に接続されている。
複数のリード端子4のうちの幾つかは、導線5を介してIPDチップ2の任意の領域に電気的に接続されていてもよい。複数のリード端子4のうちの1つまたは幾つかは、導線5を介してダイパッド3に電気的に接続されていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
18 出力パワーMISFET
51 半導体層
52 第1主面
63 第1素子分離構造
64 第2素子分離構造
71 第1トレンチ
72 第1トレンチ絶縁層
73 第1埋め込み層
74 第1オーバラップ部
76 第1フィールド絶縁層
77 第1開口
79 第1ブリッジ絶縁層
80 第1連結部分
81 第2連結部分
82 第1コンタクト開口
83 第1コンタクト絶縁層
84 第1ゲート絶縁層
101 第2トレンチ
102 第2トレンチ絶縁層
103 第2埋め込み層
104 第2オーバラップ部
106 第2フィールド絶縁層
107 第2開口
109 第2ブリッジ絶縁層
110 第1連結部分
111 第2連結部分
112 第2コンタクト開口
113 第2コンタクト絶縁層
114 第2ゲート絶縁層
171 半導体装置
181 半導体装置
182 保護絶縁層
Claims (16)
- トレンチによって区画された区画領域を有する半導体層と、
前記トレンチ内に形成されたトレンチ絶縁層と、
前記半導体層の主面において前記トレンチから前記区画領域の内方部側に間隔を空けて形成され、前記区画領域を被覆するフィールド絶縁層と、
前記半導体層の主面において前記トレンチ絶縁層および前記フィールド絶縁層の間に位置し、平面視において環状に伸びている中間領域と、
前記中間領域に形成され、前記トレンチ絶縁層および前記フィールド絶縁層に連結されたブリッジ絶縁層と、
前記中間領域において、前記半導体層の主面表層部に形成されたコンタクト領域を露出させるために形成された複数のコンタクト開口とを含み、
前記複数のコンタクト開口は、前記中間領域の前記環状方向に等間隔を空けて形成されており、さらに、
前記複数のコンタクト開口には、それぞれ、前記コンタクト領域と接続されたコンタクト電極が設けられている、半導体装置。 - 前記ブリッジ絶縁層は、前記半導体層に結晶欠陥が生じるのを抑制する結晶欠陥抑制構造を形成している、請求項1に記載の半導体装置。
- 前記ブリッジ絶縁層、前記トレンチ絶縁層および前記フィールド絶縁層は、連続的に延びる一つの絶縁層によって形成されている、請求項1または2に記載の半導体装置。
- 前記トレンチ絶縁層は、前記トレンチの内側から前記半導体層の上に引き出され、前記半導体層の前記区画領域を被覆するオーバラップ部を含み、
前記フィールド絶縁層は、前記トレンチ絶縁層の前記オーバラップ部に連結されている、請求項1~3のいずれか一項に記載の半導体装置。 - 複数の前記ブリッジ絶縁層が、前記中間領域において、互いに間隔を空けて形成されている、請求項1~4のいずれか一項に記載の半導体装置。
- 複数の前記ブリッジ絶縁層は、前記フィールド絶縁層を挟んで互いに対向するように、前記フィールド絶縁層を両側から挟み込む一対の第1連結部分を含む、請求項5に記載の半導体装置。
- 複数の前記ブリッジ絶縁層は、前記一対の第1連結部分の対向方向に交差する交差方向に沿って前記フィールド絶縁層を挟んで互いに対向するように、前記フィールド絶縁層を両側から挟み込む一対の第2連結部分を含む、請求項6に記載の半導体装置。
- 前記フィールド絶縁層には、開口が形成されている、請求項1~7のいずれか一項に記載の半導体装置。
- 前記区画領域は、絶縁ゲート型のトランジスタを含むアクティブ領域であり、
前記フィールド絶縁層の前記開口内には、前記トランジスタのゲート絶縁層が形成されている、請求項8に記載の半導体装置。 - 前記トレンチ絶縁層は、前記トレンチ内において凹状の空間を区画するように、前記トレンチの内壁面に沿って膜状に形成されている、請求項1~9のいずれか一項に記載の半導体装置。
- 前記トレンチ内において前記トレンチ絶縁層によって区画された前記凹状の空間に埋め込まれた埋め込み層を、さらに含む、請求項10に記載の半導体装置。
- 前記埋め込み層は、ポリシリコンを含む、請求項11に記載の半導体装置。
- 前記トレンチは、前記半導体層の主面の法線方向から見た平面視において環状に形成されている、請求項1~12のいずれか一項に記載の半導体装置。
- 前記ブリッジ絶縁層の厚さ以下の厚さを有し、前記コンタクト領域を被覆するコンタクト絶縁層をさらに含み、
前記コンタクト電極は、前記コンタクト絶縁層を貫通して、前記コンタクト領域に接続されている、請求項1に記載の半導体装置。 - 前記ブリッジ絶縁層とは異なる絶縁材料を含み、前記コンタクト絶縁層を被覆する保護絶縁層をさらに含み、
前記コンタクト電極は、前記保護絶縁層および前記コンタクト絶縁層を貫通している、請求項14に記載の半導体装置。 - 前記保護絶縁層は、前記ブリッジ絶縁層を被覆している、請求項15に記載の半導体装置。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH0736419B2 (ja) * | 1990-02-09 | 1995-04-19 | 株式会社東芝 | 半導体装置及びその製造方法 |
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