JP7038518B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
特許文献１には、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）構造を有する半導体装置が開示されている。ＣＭＩＳ構造は、ｎ型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）およびｐ型ＭＩＳＦＥＴを含む。ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴは、トレンチ絶縁構造によって互いに絶縁分離されている。
特開２０１２－２０９３３２号公報
半導体層には、トレンチ絶縁構造によって種々の領域が区画される。特許文献１に係る半導体装置では、ＣＭＩＳ構造を有するアクティブ領域が、トレンチ絶縁構造によって区画されている。
ここで、トレンチ絶縁構造によって区画された区画領域において、当該区画領域を被覆する島状の絶縁層が形成された場合について考える。この場合、トレンチ絶縁構造および島状の絶縁層は、互いに独立して存在している。
そのため、熱膨張等に起因するトレンチ絶縁構造の伸縮による影響や、熱膨張等に起因する島状の絶縁層の伸縮による影響は、それぞれ独立して半導体層に付与される。
その結果、トレンチ絶縁構造および島状の絶縁層の相対的な位置関係が変動するから、半導体層において応力が生じる。半導体層に対する応力は、結晶欠陥等の原因となるため、改善されることが望まれる。
そこで、本発明の一実施形態では、半導体層の結晶欠陥を抑制できる半導体装置を提供することを一つの目的とする。
本発明の一実施形態は、トレンチによって区画された区画領域を有する半導体層と、前記トレンチ内に形成されたトレンチ絶縁層と、前記半導体層の主面において前記トレンチから前記区画領域の内方部側に間隔を空けて形成され、前記区画領域を被覆するフィールド絶縁層と、前記半導体層の主面において前記トレンチ絶縁層および前記フィールド絶縁層の間に位置し、平面視において環状に伸びている中間領域と、前記中間領域に形成され、前記トレンチ絶縁層および前記フィールド絶縁層に連結されたブリッジ絶縁層と、前記中間領域において、前記半導体層の主面表層部に形成されたコンタクト領域を露出させるために形成された複数のコンタクト開口とを含み、前記複数のコンタクト開口は、前記中間領域の前記環状方向に等間隔を空けて形成されており、さらに、前記複数のコンタクト開口には、それぞれ、前記コンタクト領域と接続されたコンタクト電極が設けられている、半導体装置を提供する。
この半導体装置によれば、トレンチ絶縁層およびフィールド絶縁層が、ブリッジ絶縁層によって連結されている。このブリッジ絶縁層によって、トレンチ絶縁層およびフィールド絶縁層の間の領域を、所定の間隔に保持できる。
これにより、熱膨張等に起因するトレンチ絶縁層およびフィールド絶縁層の相対的な位置関係の変動を抑制できる。その結果、半導体層に対する応力を抑制できる。よって、半導体層の結晶欠陥を抑制できる半導体装置を提供できる。
図１は、本発明の第１実施形態に係る半導体装置を、半導体パッケージを透過して示す斜視図である。 図２は、図１に示す半導体装置の内部構造を示す平面図である。 図３は、図１に示すＩＰＤチップの電気的構造を示すブロック回路図である。 図４は、図２に示す領域IVの拡大図である。 図５は、図４に示すV-V線に沿う断面図である。 図６は、図４に示すVI-VI線に沿う断面図である。 図７は、図２に示すVII-VII線に沿う断面図である。 図８は、参考例に係る半導体装置を示す平面図であって、結晶欠陥が生じるメカニズムを説明するための図である。 図９Ａは、図１に示す半導体装置の製造方法を説明するための断面図である。 図９Ｂは、図９Ａの後の工程を示す断面図である。 図９Ｃは、図９Ｂの後の工程を示す断面図である。 図９Ｄは、図９Ｃの後の工程を示す断面図である。 図９Ｅは、図９Ｄの後の工程を示す断面図である。 図９Ｆは、図９Ｅの後の工程を示す断面図である。 図９Ｇは、図９Ｆの後の工程を示す断面図である。 図９Ｈは、図９Ｇの後の工程を示す断面図である。 図９Ｉは、図９Ｈの後の工程を示す断面図である。 図９Ｊは、図９Ｉの後の工程を示す断面図である。 図１０Ａは、図１に示す半導体装置の製造方法を説明するための断面図である。 図１０Ｂは、図１０Ａの後の工程を示す断面図である。 図１０Ｃは、図１０Ｂの後の工程を示す断面図である。 図１０Ｄは、図１０Ｃの後の工程を示す断面図である。 図１０Ｅは、図１０Ｄの後の工程を示す断面図である。 図１０Ｆは、図１０Ｅの後の工程を示す断面図である。 図１０Ｇは、図１０Ｆの後の工程を示す断面図である。 図１０Ｈは、図１０Ｇの後の工程を示す断面図である。 図１０Ｉは、図１０Ｈの後の工程を示す断面図である。 図１０Ｊは、図１０Ｉの後の工程を示す断面図である。 図１１は、図４に対応する部分の平面図であって、本発明の第２実施形態に係る半導体装置を示す図である。 図１２は、図５に対応する部分の断面図であって、本発明の第３実施形態に係る半導体装置を示す図である。 図１３は、図４に対応する部分の平面図であって、第１素子分離構造および第２素子分離構造の変形例を示す図である。 図１４は、図１に示す半導体装置において異なるパッケージタイプが適用された形態例を、半導体パッケージを透過して示す斜視図である。 図１５は、図１４に示す半導体装置の内部構造を示す平面図である。
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１を、半導体パッケージ６を透過して示す斜視図である。図２は、図１に示す半導体装置１の内部構造を示す平面図である。
図１を参照して、半導体装置１は、この形態では、ＴＯ－２２０やＴＯ－２５２に代表されるＴＯ（Transistor Outline）系のパッケージが、パッケージタイプとして適用された電子部品である。この形態では、ＴＯ－２５２が適用されている。
半導体装置１は、ＩＰＤ（Intelligent Power Device）チップ２、ダイパッド３、複数（この形態では、３個）のリード端子４、複数の導線５および半導体パッケージ６を含む。
ＩＰＤチップ２は、直方体形状に形成されている。ＩＰＤチップ２は、一方側の第１チップ主面１０、他方側の第２チップ主面１１、ならびに、第１チップ主面１０および第２チップ主面１１を接続するチップ側面１２を有している。
第１チップ主面１０および第２チップ主面１１は、それぞれ、電極が形成された電極面である。つまり、ＩＰＤチップ２は、縦型構造を有する半導体チップである。
図２を参照して、ＩＰＤチップ２は、入力領域１３および出力領域１４を含む。入力領域１３および出力領域１４は、素子分離構造１５によってそれぞれ区画されている。具体的な説明は省略するが、素子分離構造１５は、トレンチに絶縁体が埋め込まれたトレンチ絶縁構造を有していてもよい。
入力領域１３は、コントロールＩＣ１６を含む。入力領域１３は、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）が形成されたＣＭＩＳ領域１７を含む。ＣＭＩＳ領域１７の具体的な構造については、後述する。
出力領域１４は、絶縁ゲート型の電界効果トランジスタの一例としての出力パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）１８を含む。出力パワーＭＩＳＦＥＴ１８は、コントロールＩＣ１６によって制御される。
第１チップ主面１０の法線方向から見た平面視において、出力領域１４の面積Ｓ１は、入力領域１３の面積Ｓ２以上である（Ｓ２≦Ｓ１）。面積Ｓ２に対する面積Ｓ１の比Ｓ１／Ｓ２は、１を超えて１０以下であってもよい（１＜Ｓ１／Ｓ２≦１０）。入力領域１３の平面形状および出力領域１４の平面形状は、任意であり、特定の形状に限定されない。
ダイパッド３は、直方体形状に形成されている。ダイパッド３は、第２チップ主面１１側からＩＰＤチップ２を支持している。ダイパッド３は、導電性接合材１９を介してＩＰＤチップ２に接続されている。導電性接合材１９は、金属製ペーストまたは半田であってもよい。
複数のリード端子４は、外部接続される外部端子として機能する。複数のリード端子４は、ダイパッド３の周囲に設けられている。複数のリード端子４は、この形態では、第１リード端子４ａ、第２リード端子４ｂおよび第３リード端子４ｃを含む。
第１リード端子４ａおよび第２リード端子４ｂは、ダイパッド３の一辺に沿って配列されている。第１リード端子４ａおよび第２リード端子４ｂは、それぞれ、ダイパッド３から間隔を空けて配置されている。第１リード端子４ａおよび第２リード端子４ｂは、それぞれ、配列方向に直交する方向に沿って延びる帯状に形成されている。
第３リード端子４ｃは、ダイパッド３と一体的に形成されている。第３リード端子４ｃは、ダイパッド３の一辺に対向する対向辺から矩形状に引き出されている。第１チップ主面１０の法線方向から見た平面視において、第３リード端子４ｃの中央部には、ダイパッド３に向かって窪んだ切り欠き凹部が形成されている。
第１リード端子４ａおよび第２リード端子４ｂは、それぞれ、導線５を介してＩＰＤチップ２の任意の領域に電気的に接続されている。導線５は、ボンディングワイヤを含んでいてもよい。導線５はアルミニウムを含んでいてもよい。
導線５は、より具体的には、第１導線５ａおよび第２導線５ｂを含む。第１導線５ａは、第１リード端子４ａを、入力領域１３に電気的に接続させている。第２導線５ｂは、第２リード端子４ｂを、出力領域１４に電気的に接続させている。
出力領域１４に接続された第２導線５ｂは、入力領域１３に接続された第１導線５ａよりも太い。そして、出力領域１４に対する第２導線５ｂの接続面積は、入力領域１３に対する第１導線５ａの接続面積よりも大きい。これにより、出力領域１４で生じた熱を、第２導線５ｂを介して外部に適切に放散させることができる。
第２導線５ｂは、この形態では、ブリッジ部８および接続部９を含む。ブリッジ部８は、第２リード端子４ｂおよび出力領域１４の間の領域に架設されている。ブリッジ部８は、第２リード端子４ｂの上に位置する一端部、および、出力領域１４の上に位置する他端部を含む。
接続部９は、出力領域１４に接続されるように、ブリッジ部８の他端部から出力領域１４の上の領域に引き出されている。接続部９は、第１チップ主面１０の法線方向から見た平面視において、出力領域１４に沿って延びるように、ブリッジ部８が延びる第１方向に対して所定角度だけ傾斜した第２方向に沿って延びている。
出力領域１４が延びる方向が、ブリッジ部８が延びる方向にほぼ一致している場合には、第２方向は、第１方向にほぼ一致していてもよい。
ブリッジ部８および接続部９に分けて第２導線５ｂを設計することにより、ブリッジ部８が延びる方向に捕らわれることなく、出力領域１４に対する接続部９の接続面積を確保できる。これにより、出力領域１４で生じた熱を、第２導線５ｂを介して外部に適切に放散させることができる。
第１リード端子４ａおよび第２リード端子４ｂの間の領域には、フレーム部７が設けられている。フレーム部７は、ダイパッド３から引き出されている。フレーム部７は、第１リード端子４ａおよび第２リード端子４ｂの配列方向に直交する方向に沿って延びている。フレーム部７は、製造工程中に、ダイパッド３を支持していたリードフレームの一部が残存したものある。
半導体パッケージ６は、直方体形状に形成されている。半導体パッケージ６は、封止樹脂を含む。封止樹脂は、エポキシ樹脂であってもよい。半導体パッケージ６は、ＩＰＤチップ２、ダイパッド３、複数のリード端子４およびフレーム部７を封止している。
ダイパッド３の裏面は、半導体パッケージ６から露出している。ダイパッド３の裏面は、ＩＰＤチップ２を支持する面とは反対側の面である。複数のリード端子４は、それぞれ、半導体パッケージ６の内部から外部に引き出されている。フレーム部７は、半導体パッケージ６の内部から外部に引き出されている。
図３は、図１に示すＩＰＤチップ２の電気的構造を示すブロック回路図である。以下では、半導体装置１が車に搭載された場合を例にとって説明する。
図３を参照して、ＩＰＤチップ２は、主電源端子部２１、入力端子部２２、出力端子部２３、グランド端子部２４、ＥＮＡＢＬＥ端子部２５およびＳＥＮＳＥ端子部２６を含む。
主電源端子部２１は、バッテリに接続されてもよい。主電源端子部２１には、１２Ｖ～１４Ｖ程度の主電圧が印加されてもよい。主電源端子部２１は、ＩＰＤチップ２内の各種回路部に主電圧を提供する。
入力端子部２２は、マイクロコントローラユニット、ＤＣ／ＤＣコンバータ、ＬＤＯ（Low Drop Out）等に接続されてもよい。入力端子部２２には、５Ｖの入力電圧が印加されてもよい。出力端子部２３は、負荷に接続される。グランド端子部２４は、ＩＰＤチップ２内の各種回路部にグランド電圧を提供する。
ＥＮＡＢＬＥ端子部２５は、マイクロコントローラユニットに接続されてもよい。ＥＮＡＢＬＥ端子部２５には、ＩＰＤチップ２の駆動および停止を制御する制御信号が入力されてもよい。ＳＥＮＳＥ端子部２６は、抵抗器に接続されてもよい。
ＩＰＤチップ２のコントロールＩＣ１６は、センサＭＩＳＦＥＴ２７、入力回路部２８、電圧制御回路部２９、保護回路部３０、ゲート駆動制御回路部３１、アクティブクランプ回路部３２、電流検出回路部３３、バッテリ逆接続保護回路部３４および異常検出回路部３５を含む。
ＩＰＤチップ２の出力パワーＭＩＳＦＥＴ１８は、ゲート、ドレインおよびソースを含む。出力パワーＭＩＳＦＥＴ１８のゲートは、コントロールＩＣ１６（より具体的には、ゲート駆動制御回路部３１）に接続されている。
出力パワーＭＩＳＦＥＴ１８のドレインは、主電源端子部２１に接続されている。出力パワーＭＩＳＦＥＴ１８のソースは、コントロールＩＣ１６（より具体的には、電流検出回路部３３）および出力端子部２３に接続されている。
センサＭＩＳＦＥＴ２７は、ゲート、ドレインおよびソースを含む。センサＭＩＳＦＥＴ２７のゲートは、ゲート駆動制御回路部３１に接続されている。センサＭＩＳＦＥＴ２７のドレインは、主電源端子部２１に接続されている。センサＭＩＳＦＥＴ２７のソースは、電流検出回路部３３に接続されている。
入力回路部２８は、入力端子部２２および電圧制御回路部２９に接続されている。入力回路部２８は、シュミットトリガ回路を含んでいてもよい。入力回路部２８は、入力端子部２２に印加された電圧信号の波形を整形する。入力回路部２８によって生成された信号は、電圧制御回路部２９に入力される。
電圧制御回路部２９は、ゲート駆動制御回路部３１、保護回路部３０、バッテリ逆接続保護回路部３４および異常検出回路部３５に接続されている。電圧制御回路部２９は、入力回路部２８の信号および保護回路部３０の信号に応じて、種々の電圧を生成する。
電圧制御回路部２９は、この形態では、駆動電圧回路部３６、第１定電圧回路部３７、第２定電圧回路部３８および基準電圧・基準電流回路部３９を含む。
駆動電圧回路部３６は、ゲート駆動制御回路部３１を駆動するための駆動電圧を生成する。駆動電圧は、主電圧から所定値を差し引いた値に設定されてもよい。
駆動電圧は、主電圧から５Ｖを差し引いた７Ｖ～９Ｖ程度に設定されてもよい。駆動電圧は、ゲート駆動制御回路部３１に入力される。
第１定電圧回路部３７は、保護回路部３０を駆動するための第１定電圧を生成する。第１定電圧は、５Ｖ程度であってもよい。第１定電圧回路部３７は、ツェナーダイオードを含んでいてもよい。第１定電圧回路部３７によって生成された第１定電圧は、保護回路部３０（より具体的には、後述する負荷オープン検出回路部４１等）に入力される。
第２定電圧回路部３８は、保護回路部３０を駆動するための第２定電圧を生成する。第１定電圧は、５Ｖ程度であってもよい。第２定電圧回路部３８は、レギュレータ回路を含んでいてもよい。
第２定電圧回路部３８によって生成された第２定電圧は、保護回路部３０（より具体的には、後述する過熱保護回路部４２や低電圧誤動作抑制回路部４３）に入力される。
基準電圧・基準電流回路部３９は、各種回路部の基準電圧および基準電流を生成する。基準電圧は、５Ｖ程度であってもよい。基準電流は、数ｍＡ～数百ｍＡであってもよい。
基準電圧・基準電流回路部３９によって生成された基準電圧および基準電流は、各種回路部に入力される。各種回路部がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力される。
保護回路部３０は、ゲート駆動制御回路部３１、異常検出回路部３５、センサＭＩＳＦＥＴ２７のソースおよび出力パワーＭＩＳＦＥＴ１８のソースに接続されている。保護回路部３０は、過電流保護回路部４０、負荷オープン検出回路部４１、過熱保護回路部４２および低電圧誤動作抑制回路部４３を含む。
過電流保護回路部４０は、ゲート駆動制御回路部３１およびセンサＭＩＳＦＥＴ２７のソースに接続されている。過電流保護回路部４０は、過電流から出力パワーＭＩＳＦＥＴ１８を保護する。
過電流保護回路部４０は、電流モニタ回路を含んでいてもよい。過電流保護回路部４０によって生成された信号は、ゲート駆動制御回路部３１（より具体的には、後述する駆動信号出力回路部４６）に入力される。
負荷オープン検出回路部４１は、電圧制御回路部２９および出力パワーＭＩＳＦＥＴ１８のソースに接続されている。負荷オープン検出回路部４１は、出力パワーＭＩＳＦＥＴ１８のショート状態やオープン状態を検出する。負荷オープン検出回路部４１によって生成された信号は、電圧制御回路部２９に入力される。
過熱保護回路部４２は、ＩＰＤチップ２の温度を監視する。過熱保護回路部４２は、サーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路部４２は、過度な温度上昇から出力パワーＭＩＳＦＥＴ１８を保護する。過熱保護回路部４２によって生成された信号は、電圧制御回路部２９に入力される。
低電圧誤動作抑制回路部４３は、主電圧が所定値未満である場合に、出力パワーＭＩＳＦＥＴ１８が誤動作するのを抑制する。低電圧誤動作抑制回路部４３によって生成された信号は、電圧制御回路部２９に入力される。
保護回路部３０の電圧は、異常検出回路部３５によって監視されている。保護回路部３０において、過電流保護回路部４０、負荷オープン検出回路部４１、過熱保護回路部４２および低電圧誤動作抑制回路部４３のいずれかに不具合が生じた場合、保護回路部３０の電圧に変動が生じる。保護回路部３０の変動後の電圧は、電圧検出信号として異常検出回路部３５に入力される。
ゲート駆動制御回路部３１は、出力パワーＭＩＳＦＥＴ１８のゲートおよびセンサＭＩＳＦＥＴ２７のゲートに接続されている。ゲート駆動制御回路部３１は、電圧制御回路部２９の信号および保護回路部３０の信号に応じて、ゲート駆動信号を生成する。
ゲート駆動信号は、出力パワーＭＩＳＦＥＴ１８のゲートおよびセンサＭＩＳＦＥＴ２７のゲートをオン／オフさせるための信号である。ゲート駆動制御回路部３１からのゲート駆動信号は、出力パワーＭＩＳＦＥＴ１８のゲートおよびセンサＭＩＳＦＥＴ２７のゲートに入力される。
ゲート駆動制御回路部３１は、より具体的には、発振回路部４４、チャージポンプ回路部４５および駆動信号出力回路部４６を含む。
発振回路部４４は、電圧制御回路部２９の信号に応じて発振する。発振回路部４４によって生成された信号は、チャージポンプ回路部４５に入力される。チャージポンプ回路部４５は、発振回路部４４の信号を昇圧させる。チャージポンプ回路部４５によって生成された信号は、駆動信号出力回路部４６に入力される。
駆動信号出力回路部４６は、チャージポンプ回路部４５の信号および保護回路部３０（より具体的には、過電流保護回路部４０）の信号に応じてゲート駆動信号を生成する。
駆動信号出力回路部４６によって生成されたゲート駆動信号は、出力パワーＭＩＳＦＥＴ１８のゲートおよびセンサＭＩＳＦＥＴ２７のゲートに入力される。これにより、センサＭＩＳＦＥＴ２７および出力パワーＭＩＳＦＥＴ１８が同時に駆動制御される。
アクティブクランプ回路部３２は、主電源端子部２１、出力パワーＭＩＳＦＥＴ１８のゲートおよびセンサＭＩＳＦＥＴ２７のゲートに接続されている。アクティブクランプ回路部３２は、サージ電圧から出力パワーＭＩＳＦＥＴ１８を保護する。サージ電圧には、主電源端子部２１に対する印加電圧がオフに切り替わった際に生じ得るターンオフサージ電圧が含まれてもよい。
アクティブクランプ回路部３２は、互いに逆バイアス接続された二つのダイオードを含んでいてもよい。二つのダイオードは、ツェナーダイオードおよびｐｎ接合ダイオードを含んでいてもよい。
電流検出回路部３３は、センサＭＩＳＦＥＴ２７のソースおよび出力パワーＭＩＳＦＥＴ１８のソースに接続されている。電流検出回路部３３は、センサＭＩＳＦＥＴ２７によって生成された信号および出力パワーＭＩＳＦＥＴ１８によって生成された信号に応じて、電流検出信号を生成する。電流検出回路部３３によって生成された電流検出信号は、異常検出回路部３５に入力される。
バッテリ逆接続保護回路部３４は、グランド端子部２４およびゲート駆動制御回路部３１に接続されている。バッテリ逆接続保護回路部３４は、バッテリが逆接続された際に、逆電圧から電圧制御回路部２９や出力パワーＭＩＳＦＥＴ１８等を保護する。
異常検出回路部３５は、第１マルチプレクサ回路部４７および第２マルチプレクサ回路部４８を含む。第１マルチプレクサ回路部４７は、２つの入力部および１つの出力部を含む。第２マルチプレクサ回路部４８は、２つの入力部、１つの出力部および１つの選択制御入力部を含む。
第１マルチプレクサ回路部４７の入力部には、ＥＮＡＢＬＥ端子部２５および第２マルチプレクサ回路部４８の出力部がそれぞれ接続されている。第１マルチプレクサ回路部４７の出力部には、ＳＥＮＳＥ端子部２６が接続されている。
第２マルチプレクサ回路部４８の入力部には、保護回路部３０および電流検出回路部３３がそれぞれ接続されている。第２マルチプレクサ回路部４８の出力部には、ＳＥＮＳＥ端子部２６が接続されている。第２マルチプレクサ回路部４８の選択制御入力部には、電圧制御回路部２９が接続されている。
第２マルチプレクサ回路部４８は、電圧制御回路部２９の信号、保護回路部３０の電圧検出信号および電流検出回路部３３の電流検出信号に応じて、異常検出信号を生成する。第２マルチプレクサ回路部４８によって生成された異常検出信号は、第１マルチプレクサ回路部４７に入力される。
たとえば、マイクロコントローラユニットからＥＮＡＢＬＥ端子部２５にオン信号が入力されている場合、異常検出信号は、異常検出電流信号としてＳＥＮＳＥ端子部２６から取り出される。
異常検出電流信号は、ＳＥＮＳＥ端子部２６に外付けされた抵抗器によって電圧信号に変換される。ＩＰＤチップ２の状態異常は、この電圧信号に基づいて検出される。
図４は、図２に示す領域IVの拡大図である。図５は、図４に示すV-V線に沿う断面図である。図６は、図４に示すVI-VI線に沿う断面図である。
図２、図４～図６を参照して、ＩＰＤチップ２は、半導体層５１を含む。半導体層５１は、直方体形状に形成されている。半導体層５１は、一方側の第１主面５２、他方側の第２主面５３、ならびに、第１主面５２および第２主面５３を接続する側面５４（図２参照）を有している。
第１主面５２および第２主面５３は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において、四角形状（より具体的には長方形状）に形成されている。
図５および図６を参照して、半導体層５１は、この形態では、半導体基板５５、および、半導体基板５５の上に形成されたエピタキシャル層５６を含む積層構造を有している。
半導体基板５５によって半導体層５１の第２主面５３が形成されている。エピタキシャル層５６によって半導体層５１の第１主面５２が形成されている。半導体基板５５およびエピタキシャル層５６によって、半導体層５１の側面５４が形成されている。
半導体基板５５は、ｎ型半導体基板である。エピタキシャル層５６は、半導体基板５５のｎ型不純物濃度よりも低いｎ型不純物濃度を有するｎ型エピタキシャル層である。
半導体層５１の第２主面５３には、裏面電極５７が形成されている。裏面電極５７は、導電性接合材１９を介してダイパッド３に接合される（図１も併せて参照）。
図４を参照して、ＩＰＤチップ２の入力領域１３において、半導体層５１の第１主面５２には、アクティブ領域の一例としてのＣＭＩＳ領域１７が形成されている。
ＣＭＩＳ領域１７は、互いに電気的に分離されたｎ型ＭＩＳ領域６１およびｐ型ＭＩＳ領域６２を含む。ＣＭＩＳ領域１７は、第１素子分離構造６３および第２素子分離構造６４をさらに含む。第１素子分離構造６３および第２素子分離構造６４は、この形態では、互いに間隔を空けて形成されている。
第１素子分離構造６３は、ｎ型ＭＩＳ領域６１を他の領域から区画している。第１素子分離構造６３は、ｎ型ＭＩＳ領域６１を取り囲む環状に形成されている。
ｎ型ＭＩＳ領域６１は、この形態では、平面視において四角形状に形成されている。第１素子分離構造６３は、平面視においてｎ型ＭＩＳ領域６１を取り囲む四角環状に形成されている。
第２素子分離構造６４は、ｐ型ＭＩＳ領域６２を他の領域から区画している。第２素子分離構造６４は、ｐ型ＭＩＳ領域６２を取り囲む環状に形成されている。
ｐ型ＭＩＳ領域６２は、この形態では、平面視において四角形状に形成されている。第２素子分離構造６４は、平面視においてｐ型ＭＩＳ領域６２を取り囲む四角環状に形成されている。
以下、図４および図５を参照して、ｎ型ＭＩＳ領域６１側の構造について説明した後、図４および図６を参照して、ｐ型ＭＩＳ領域６２側の構造について説明する。
図４および図５を参照して、ｎ型ＭＩＳ領域６１において半導体層５１の第１主面５２の表層部には、ｎ型ＭＩＳ領域６１を区画する第１トレンチ７１が形成されている。
第１トレンチ７１は、平面視においてｎ型ＭＩＳ領域６１を取り囲む四角環状に形成されている。第１トレンチ７１の深さは、１μｍ以上１０μｍ以下（たとえば４μｍ程度）であってもよい。
第１トレンチ７１の内部には、第１トレンチ絶縁層７２を介して第１埋め込み層７３が形成されている。第１素子分離構造６３は、第１トレンチ７１、第１トレンチ絶縁層７２および第１埋め込み層７３を含む第１トレンチ絶縁構造を有している。
第１トレンチ絶縁構造は、第１トレンチ７１の深さやアスペクト比に応じて、ＤＴＩ（Deep Trench Isolation）構造やＳＴＩ（Shallow Trench Isolation）構造とも称される。
第１トレンチ絶縁層７２は、酸化シリコンを含んでいてもよい。第１トレンチ絶縁層７２は、第１トレンチ７１の内壁面に沿って膜状に形成されている。これにより、第１トレンチ７１の内部には、第１トレンチ絶縁層７２によって、凹状の空間が区画されている。
第１トレンチ絶縁層７２は、第１トレンチ７１の内側から半導体層５１の第１主面５２の上に引き出されている。これにより、第１トレンチ絶縁層７２は、半導体層５１のｎ型ＭＩＳ領域６１を被覆する第１オーバラップ部７４を含む。図４では、明瞭化のため、ハッチングによって第１オーバラップ部７４を示している。
第１オーバラップ部７４は、所定の幅を有し、ｎ型ＭＩＳ領域６１の周縁を被覆している。第１オーバラップ部７４は、平面視において第１トレンチ７１の内縁に沿う四角環状に形成されている。第１オーバラップ部７４は、平面視において第１トレンチ７１の内縁に沿う有端帯状に形成されていてもよい。
第１オーバラップ部７４は、フィールド絶縁層の一部として形成されている。フィールド絶縁層は、ｎ型ＭＩＳ領域６１内に形成された複数の半導体領域同士を互いに分離する領域分離絶縁層である。
第１埋め込み層７３は、第１トレンチ絶縁層７２によって区画された凹状の空間に埋め込まれている。第１埋め込み層７３は、ポリシリコンを含んでいてもよい。第１埋め込み層７３の露出面の上には、第１キャップ絶縁層７５が形成されている。第１キャップ絶縁層７５は、酸化シリコンを含んでいてもよい。
第１トレンチ７１の幅Ｗ１に対する第１トレンチ絶縁層７２の厚さＴ１の比Ｔ１／Ｗ１は、０．１以上０．５未満であってもよい。第１トレンチ７１の幅Ｗ１は、０．３μｍ以上２．０μｍ以下（たとえば１．６μｍ）であってもよい。第１トレンチ絶縁層７２の厚さＴ１は、０．１μｍ以上０．５μｍ以下（たとえば０．３μｍ）であってもよい。
半導体層５１の第１主面５２の上には、ｎ型ＭＩＳ領域６１を被覆する第１フィールド絶縁層７６が形成されている。図４では、明瞭化のため、ハッチングによって第１フィールド絶縁層７６を示している。第１フィールド絶縁層７６は、第１トレンチ７１の内縁からｎ型ＭＩＳ領域６１の内方部側に間隔を空けて形成されている。
第１フィールド絶縁層７６は、より具体的には、第１トレンチ絶縁層７２の第１オーバラップ部７４から間隔を空けて形成されている。第１フィールド絶縁層７６の内方部には、半導体層５１の第１主面５２を露出させる第１開口７７が形成されている。これにより、第１フィールド絶縁層７６は、平面視において四角環状に形成されている。
第１フィールド絶縁層７６は、第１トレンチ絶縁層７２の厚さＴ１とほぼ等しい厚さＴ２（Ｔ１＝Ｔ２）を有している。
第１トレンチ絶縁層７２および第１フィールド絶縁層７６の間の第１中間領域７８には、第１ブリッジ絶縁層７９が形成されている。図４では、明瞭化のため、ハッチングによって第１ブリッジ絶縁層７９を示している。第１中間領域７８は、平面視において第１フィールド絶縁層７６を取り囲む四角環状の領域である。
第１ブリッジ絶縁層７９は、第１トレンチ絶縁層７２および第１フィールド絶縁層７６に連結されている。第１ブリッジ絶縁層７９は、より具体的には、第１フィールド絶縁層７６および第１オーバラップ部７４に連架されている。
第１ブリッジ絶縁層７９は、第１トレンチ絶縁層７２の厚さＴ１および第１フィールド絶縁層７６の厚さＴ２とほぼ等しい厚さＴ３（Ｔ１＝Ｔ２＝Ｔ３）を有している。
第１ブリッジ絶縁層７９、第１トレンチ絶縁層７２および第１フィールド絶縁層７６は、連続的に延びる一様な厚さの一つの絶縁層によって形成されている。第１ブリッジ絶縁層７９、第１トレンチ絶縁層７２および第１フィールド絶縁層７６は、同一の絶縁材料を含んでいてもよい。
第１ブリッジ絶縁層７９、第１トレンチ絶縁層７２および第１フィールド絶縁層７６は、ＳｉＯ２，ＡｌＯ，ＴａＯ，ＴｉＯ，ＡｌＮ，ＡｌＳｉＮ，ＴｉＮ，ＳｉＮ，ＮｉＯ，ＷＯ，ＢＮ，ＣｒＮまたはＳｉＯＮのうちの少なくとも１種の絶縁材料を含んでいてもよい。第１ブリッジ絶縁層７９、第１トレンチ絶縁層７２および第１フィールド絶縁層７６の代表的な絶縁材料としては、ＳｉＯ２およびＳｉＮを例示できる。
第１ブリッジ絶縁層７９は、この形態では、第１中間領域７８に複数形成されている。第１ブリッジ絶縁層７９は、一対の第１連結部分８０および一対の第２連結部分８１を含む。
一対の第１連結部分８０は、第１フィールド絶縁層７６を挟んで互いに対向するように、任意の第１方向Ｘに間隔を空けて配置されている。一対の第２連結部分８１は、第１フィールド絶縁層７６を挟んで互いに対向するように、第１方向Ｘに交差する第２方向Ｙに間隔を空けて配置されている。
第１方向Ｘは、この形態では、ｎ型ＭＩＳ領域６１およびｐ型ＭＩＳ領域６２の配列方向に設定されている。第２方向Ｙは、この形態では、第１方向Ｘに直交する方向に設定されている。
図４では、４つの一対の第１連結部分８０が、第２方向Ｙに沿って互いに間隔を空けて形成されており、４つの一対の第２連結部分８１が、第１方向Ｘに沿って互いに間隔を空けて形成されている例が示されている。
第１トレンチ７１の角部に沿う領域において隣接する第１連結部分８０および第２連結部分８１は、互いに連なっていてもよい。つまり、一対の連結部分が、第１フィールド絶縁層７６を挟んで互いに対向するように、第１トレンチ７１の対角方向に間隔を空けて配置されていてもよい。
第１トレンチ絶縁層７２の第１方向Ｘに沿う伸縮、および、第１フィールド絶縁層７６の第１方向Ｘに沿う伸縮は、一対の第１連結部分８０によって規制される。これにより、半導体層５１において第１方向Ｘに沿う応力が生じることが抑制される。
第１トレンチ絶縁層７２の第２方向Ｙに沿う伸縮、および、第１フィールド絶縁層７６の第２方向Ｙに沿う伸縮は、一対の第２連結部分８１によって規制される。これにより、半導体層５１において第２方向Ｙに沿う応力が生じることが抑制される。
このように、第１ブリッジ絶縁層７９は、第１中間領域７８の幅を所定値に保持する。これにより、第１フィールド絶縁層７６および／または第１トレンチ絶縁層７２の熱膨張等に起因する第１トレンチ絶縁層７２および第１フィールド絶縁層７６の相対的な位置関係の変動が抑制される。
よって、半導体層５１に対する応力の集中が抑制される。これにより、半導体層５１に結晶欠陥が生じることが抑制される。したがって、第１ブリッジ絶縁層７９は、ｎ型ＭＩＳ領域６１の半導体層５１の第１主面５２の上において、半導体層５１を補強し、結晶欠陥を抑制する結晶欠陥抑制構造を形成している。
第１中間領域７８には、半導体層５１の第１主面５２を露出させる第１コンタクト開口８２が形成されている。この形態では、第１フィールド絶縁層７６の第１開口７７の周囲に、複数（この形態では１２個）の第１コンタクト開口８２が形成されている。
第１コンタクト開口８２は、第１トレンチ絶縁層７２、第１フィールド絶縁層７６および第１ブリッジ絶縁層７９によって区画されている。第１コンタクト開口８２は、平面視において円形状に区画されている。第１コンタクト開口８２は、平面視において三角形状、四角形状、六角形状等の多角形状に区画されていてもよい。
第１コンタクト開口８２内には、半導体層５１の第１主面５２を被覆する第１コンタクト絶縁層８３が形成されている。第１コンタクト絶縁層８３は、第１トレンチ絶縁層７２の厚さＴ１以下の厚さＴ４（Ｔ４≦Ｔ１）を有している。Ｔ４＜Ｔ１の関係が成立していてもよい。
第１フィールド絶縁層７６の第１開口７７内には、半導体層５１の第１主面５２を被覆する第１ゲート絶縁層８４が形成されている。第１ゲート絶縁層８４は、第１トレンチ絶縁層７２の厚さＴ１以下の厚さＴ５（Ｔ５≦Ｔ１）を有している。Ｔ５＜Ｔ１の関係が成立していてもよい。
第１トレンチ７１に取り囲まれた領域（ｎ型ＭＩＳ領域６１）において、半導体層５１の表層部には、ｐ型ウェル領域８５が形成されている。ｐ型ウェル領域８５は、第１トレンチ７１の深さ方向途中部まで形成されている。ｐ型ウェル領域８５の底部は、第１トレンチ７１の側壁に接している。
ｐ型ウェル領域８５の表層部には、ｐ＋型コンタクト領域８７が形成されている。ｐ＋型コンタクト領域８７は、ｐ型ウェル領域８５のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。ｐ＋型コンタクト領域８７は、平面視において第１コンタクト開口８２と重なる領域に形成されている。
ｐ型ウェル領域８５の表層部には、さらに、ｎ＋型ソース領域８８およびｎ＋型ドレイン領域８９が互いに間隔を空けて形成されている。ｎ＋型ソース領域８８およびｎ＋型ドレイン領域８９は、それぞれ、平面視において第１フィールド絶縁層７６の第１開口７７によって取り囲まれた領域内に形成されている。ｎ＋型ソース領域８８およびｎ＋型ドレイン領域８９は、それぞれ、平面視において同一方向に沿って延びる帯状に形成されていてもよい。
半導体層５１の第１主面５２の上には、第１ゲート電極９０、第１コンタクト電極９１、第１ソース電極９２および第１ドレイン電極９３が形成されている。
第１ゲート電極９０は、第１ゲート絶縁層８４の上に形成されている。第１ゲート電極９０は、第１ゲート絶縁層８４を挟んで、ｎ＋型ソース領域８８、ｎ＋型ドレイン領域８９およびｐ型チャネル領域９４に対向している。
ｐ型チャネル領域９４は、ｐ型ウェル領域８５の表層部において、ｎ＋型ソース領域８８およびｎ＋型ドレイン領域８９の間に介在する部分によって形成されている。
第１コンタクト電極９１は、第１コンタクト絶縁層８３を貫通して、ｐ＋型コンタクト領域８７に電気的に接続されている。第１ソース電極９２は、第１ゲート絶縁層８４を貫通して、ｎ＋型ソース領域８８に電気的に接続されている。第１ドレイン電極９３は、第１ゲート絶縁層８４を貫通して、ｎ＋型ドレイン領域８９に電気的に接続されている。
半導体層５１の第１主面５２の上には、層間絶縁層９５が形成されている。層間絶縁層９５は、第１ゲート電極９０、第１コンタクト電極９１、第１ソース電極９２および第１ドレイン電極９３を被覆している。
層間絶縁層９５は、単一の絶縁層を含む単層構造を有していてもよい。層間絶縁層９５は、複数の絶縁層が積層された積層構造を有していてもよい。層間絶縁層９５は、酸化シリコンまたは窒化シリコンを含んでいてもよい。
層間絶縁層９５は、酸化シリコンを含む絶縁層を含んでいてもよい。酸化シリコンを含む絶縁層は、ＵＳＧ（Undoped Silica Glass）層であってもよい。層間絶縁層９５は、ＵＳＧ層からなる単層構造を有していてもよい。
ＵＳＧ層は、平坦化された平坦面を有していてもよい。ＵＳＧ層の平坦面は、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法によって研削された研削面であってもよい。
図４および図６を参照して、ｐ型ＭＩＳ領域６２において半導体層５１の第１主面５２の表層部には、ｐ型ＭＩＳ領域６２を区画する第２トレンチ１０１が形成されている。
第２トレンチ１０１は、平面視においてｐ型ＭＩＳ領域６２を取り囲む四角環状に形成されている。第２トレンチ１０１の深さは、１μｍ以上１０μｍ以下（たとえば４μｍ程度）であってもよい。
第２トレンチ１０１の内部には、第２トレンチ絶縁層１０２を介して第２埋め込み層１０３が形成されている。第２素子分離構造６４は、第２トレンチ１０１、第２トレンチ絶縁層１０２および第２埋め込み層１０３を含む第２トレンチ絶縁構造を有している。
第２トレンチ絶縁構造は、第２トレンチ１０１の深さやアスペクト比に応じて、ＤＴＩ（Deep Trench Isolation）構造やＳＴＩ（Shallow Trench Isolation）構造とも称される。
第２トレンチ絶縁層１０２は、酸化シリコンを含んでいてもよい。第２トレンチ絶縁層１０２は、第２トレンチ１０１の内壁面に沿って膜状に形成されている。これにより、第２トレンチ１０１の内部には、第２トレンチ絶縁層１０２によって、凹状の空間が区画されている。
第２トレンチ絶縁層１０２は、第２トレンチ１０１の内側から半導体層５１の第１主面５２の上に引き出されている。これにより、第２トレンチ絶縁層１０２は、半導体層５１のｐ型ＭＩＳ領域６２を被覆する第２オーバラップ部１０４を含む。図４では、明瞭化のため、ハッチングによって第２オーバラップ部１０４を示している。
第２オーバラップ部１０４は、所定の幅を有し、ｐ型ＭＩＳ領域６２の周縁を被覆している。第２オーバラップ部１０４は、平面視において第２トレンチ１０１の内縁に沿う四角環状に形成されている。
第２オーバラップ部１０４は、フィールド絶縁層の一部として形成されている。フィールド絶縁層は、ｐ型ＭＩＳ領域６２内に形成された複数の半導体領域同士を互いに分離する領域分離絶縁層である。
第２埋め込み層１０３は、第２トレンチ絶縁層１０２によって区画された凹状の空間に埋め込まれている。第２埋め込み層１０３は、ポリシリコンを含んでいてもよい。第２埋め込み層１０３の露出面の上には、第２キャップ絶縁層１０５が形成されている。第２キャップ絶縁層１０５は、酸化シリコンを含んでいてもよい。
第２トレンチ１０１の幅Ｗ２に対する第２トレンチ絶縁層１０２の厚さＴ５の比Ｔ５／Ｗ２は、０．１以上０．５未満であってもよい。第２トレンチ１０１の幅Ｗ２は、０．３μｍ以上２．０μｍ以下（たとえば１．６μｍ）であってもよい。第２トレンチ絶縁層１０２の厚さＴ５は、０．１μｍ以上０．５μｍ以下（たとえば０．３μｍ）であってもよい。
第２トレンチ１０１の幅Ｗ２は、第１トレンチ７１の幅Ｗ１とほぼ等しくてもよい（Ｗ２＝Ｗ１）。第２トレンチ絶縁層１０２の厚さＴ５は、第１トレンチ絶縁層７２の厚さＴ１とほぼ等しくてもよい（Ｔ１＝Ｔ２）。
半導体層５１の第１主面５２の上には、ｐ型ＭＩＳ領域６２を被覆する第２フィールド絶縁層１０６が形成されている。図４では、明瞭化のため、ハッチングによって第２フィールド絶縁層１０６を示している。第２フィールド絶縁層１０６は、第２トレンチ１０１の内縁からｐ型ＭＩＳ領域６２の内方部側に間隔を空けて形成されている。
第２フィールド絶縁層１０６は、より具体的には、第２トレンチ絶縁層１０２の第２オーバラップ部１０４から間隔を空けて形成されている。第２フィールド絶縁層１０６の内方部には、半導体層５１の第１主面５２を露出させる第２開口１０７が形成されている。これにより、第２フィールド絶縁層１０６は、平面視において四角環状に形成されている。
第２フィールド絶縁層１０６は、第２トレンチ絶縁層１０２の厚さＴ５とほぼ等しい厚さＴ６（Ｔ５＝Ｔ６）を有している。第２フィールド絶縁層１０６の厚さＴ６は、第１フィールド絶縁層７６の厚さＴ２とほぼ等しくてもよい（Ｔ６＝Ｔ２）。
第２トレンチ絶縁層１０２および第２フィールド絶縁層１０６の間の第２中間領域１０８には、第２ブリッジ絶縁層１０９が形成されている。図４では、明瞭化のため、ハッチングによって第２ブリッジ絶縁層１０９を示している。第２中間領域１０８は、平面視において第２フィールド絶縁層１０６を取り囲む四角環状の領域である。
第２ブリッジ絶縁層１０９は、第２トレンチ絶縁層１０２および第２フィールド絶縁層１０６に連結されている。第２ブリッジ絶縁層１０９は、より具体的には、第２フィールド絶縁層１０６および第２オーバラップ部１０４に連架されている。
第２ブリッジ絶縁層１０９は、第２トレンチ絶縁層１０２の厚さＴ５および第２フィールド絶縁層１０６の厚さＴ６とほぼ等しい厚さＴ７（Ｔ５＝Ｔ６＝Ｔ７）を有している。第２ブリッジ絶縁層１０９の厚さＴ７は、第１ブリッジ絶縁層７９の厚さＴ３とほぼ等しくてもよい（Ｔ７＝Ｔ３）。
第２ブリッジ絶縁層１０９、第２トレンチ絶縁層１０２および第２フィールド絶縁層１０６は、連続的に延びる一様な厚さの一つの絶縁層によって形成されている。第２ブリッジ絶縁層１０９、第２トレンチ絶縁層１０２および第２フィールド絶縁層１０６は、同一の絶縁材料を含んでいてもよい。
第２ブリッジ絶縁層１０９、第２トレンチ絶縁層１０２および第２フィールド絶縁層１０６は、ＳｉＯ２，ＡｌＯ，ＴａＯ，ＴｉＯ，ＡｌＮ，ＡｌＳｉＮ，ＴｉＮ，ＳｉＮ，ＮｉＯ，ＷＯ，ＢＮ，ＣｒＮまたはＳｉＯＮのうちの少なくとも１種の絶縁材料を含んでいてもよい。第２ブリッジ絶縁層１０９、第２トレンチ絶縁層１０２および第２フィールド絶縁層１０６の代表的な絶縁材料としては、ＳｉＯ２およびＳｉＮを例示できる。
第２ブリッジ絶縁層１０９、第２トレンチ絶縁層１０２および第２フィールド絶縁層１０６は、第１ブリッジ絶縁層７９、第１トレンチ絶縁層７２および第１フィールド絶縁層７６と共に、連続的に延びる一様な厚さの一つの絶縁層によって形成されていてもよい。
第２ブリッジ絶縁層１０９、第２トレンチ絶縁層１０２および第２フィールド絶縁層１０６は、第１ブリッジ絶縁層７９、第１トレンチ絶縁層７２および第１フィールド絶縁層７６と同一の絶縁材料を含んでいてもよい。
第２ブリッジ絶縁層１０９は、この形態では、第２中間領域１０８に複数形成されている。第２ブリッジ絶縁層１０９は、一対の第１連結部分１１０および一対の第２連結部分１１１を含む。
一対の第１連結部分１１０および一対の第２連結部分１１１は、それぞれ、第２トレンチ絶縁層１０２および第２フィールド絶縁層１０６に連結されている。
図４では、４つの一対の第１連結部分１１０が、第２方向Ｙに沿って互いに間隔を空けて形成されており、４つの一対の第２連結部分１１１が、第１方向Ｘに沿って互いに間隔を空けて形成されている例が示されている。第２トレンチ１０１の角部の領域で互いに隣接する第１連結部分１１０および第２連結部分１１１は、互いに連なっていてもよい。
一対の第１連結部分１１０は、第２フィールド絶縁層１０６を挟んで互いに対向するように、第１方向Ｘに間隔を空けて配置されている。一対の第２連結部分１１１は、第２フィールド絶縁層１０６を挟んで互いに対向するように、第１方向Ｘに交差する第２方向Ｙに間隔を空けて配置されている。
第２トレンチ絶縁層１０２の第１方向Ｘに沿う伸縮、および、第２フィールド絶縁層１０６の第１方向Ｘに沿う伸縮は、一対の第１連結部分１１０によって規制される。これにより、半導体層５１において第１方向Ｘに沿う応力が生じることが抑制される。
第２トレンチ絶縁層１０２の第２方向Ｙに沿う伸縮、および、第２フィールド絶縁層１０６の第２方向Ｙに沿う伸縮は、一対の第２連結部分１１１によって規制される。これにより、半導体層５１において第２方向Ｙに沿う応力が生じることが抑制される。
このように、第２ブリッジ絶縁層１０９は、第２中間領域１０８の幅を所定値に保持する。これにより、第２フィールド絶縁層１０６および／または第２トレンチ絶縁層１０２の熱膨張等に起因する第２トレンチ絶縁層１０２および第２フィールド絶縁層１０６の相対的な位置関係の変動が抑制される。
よって、半導体層５１に対する応力の集中が抑制される。これにより、半導体層５１に結晶欠陥が生じることが抑制される。したがって、第２ブリッジ絶縁層１０９は、ｐ型ＭＩＳ領域６２の半導体層５１の第１主面５２の上において、半導体層５１を補強し、結晶欠陥を抑制する結晶欠陥抑制構造を形成している。
第２トレンチ絶縁層１０２および第２フィールド絶縁層１０６の間の領域には、半導体層５１の第１主面５２を露出させる第２コンタクト開口１１２が形成されている。この形態では、第２フィールド絶縁層１０６の第２開口１０７の周囲に、複数（この形態では１２個）の第２コンタクト開口１１２が区画されている。
第２コンタクト開口１１２は、第２トレンチ絶縁層１０２、第２フィールド絶縁層１０６および第２ブリッジ絶縁層１０９によって区画されている。第２コンタクト開口１１２は、平面視において円形状に区画されている。
第２コンタクト開口１１２内には、半導体層５１の第１主面５２を被覆する第２コンタクト絶縁層１１３が形成されている。第２コンタクト絶縁層１１３は、第２トレンチ絶縁層１０２の厚さＴ５以下の厚さＴ８（Ｔ８≦Ｔ４）を有している。Ｔ８＜Ｔ４の関係が成立していてもよい。
第２フィールド絶縁層１０６の第２開口１０７内には、半導体層５１の第１主面５２を被覆する第２ゲート絶縁層１１４が形成されている。第２ゲート絶縁層１１４は、第２トレンチ絶縁層１０２の厚さＴ５以下の厚さＴ９（Ｔ９≦Ｔ５）を有している。Ｔ９＜Ｔ５の関係が成立していてもよい。
第２トレンチ１０１に取り囲まれた領域（ｐ型ＭＩＳ領域６２）において、半導体層５１の表層部には、ｐ型ウェル領域１１５が形成されている。ｐ型ウェル領域１１５は、第２トレンチ１０１の深さ方向途中部まで形成されている。ｐ型ウェル領域１１５の底部は、第２トレンチ１０１の側壁に接している。
ｐ型ウェル領域１１５の表層部には、ｎ型ウェル領域１１６が形成されている。ｎ型ウェル領域１１６は、ｐ型ウェル領域１１５の深さ方向途中部まで形成されている。
ｎ型ウェル領域１１６の底部は、半導体層５１の第１主面５２およびｐ型ウェル領域１１５の底部の間の領域に位置している。ｎ型ウェル領域１１６の周縁は、平面視において、第２フィールド絶縁層１０６の第２開口１０７を取り囲んでいる。
ｐ型ウェル領域１１５の表層部には、ｐ＋型コンタクト領域１１７が形成されている。ｐ＋型コンタクト領域１１７は、ｐ型ウェル領域１１５のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。
ｐ＋型コンタクト領域１１７は、平面視において第２コンタクト開口１１２に重なる領域に形成されている。ｐ＋型コンタクト領域１１７は、ｎ型ウェル領域１１６から間隔を空けて形成されている。
ｎ型ウェル領域１１６の表層部には、ｐ＋型ソース領域１１８およびｐ＋型ドレイン領域１１９が互いに間隔を空けて形成されている。ｐ＋型ソース領域１１８およびｐ＋型ドレイン領域１１９は、それぞれ、平面視において第２フィールド絶縁層１０６の第２開口１０７によって取り囲まれた領域内に形成されている。ｐ＋型ソース領域１１８およびｐ＋型ドレイン領域１１９は、それぞれ、平面視において同一方向に沿って延びる帯状に形成されていてもよい。
半導体層５１の第１主面５２の上には、第２ゲート電極１２０、第２コンタクト電極１２１、第２ソース電極１２２および第２ドレイン電極１２３が形成されている。
第２ゲート電極１２０は、第２ゲート絶縁層１１４の上に形成されている。第２ゲート電極１２０は、第２ゲート絶縁層１１４を挟んで、ｐ＋型ソース領域１１８、ｐ＋型ドレイン領域１１９およびｎ型チャネル領域１２４に対向している。
ｎ型チャネル領域１２４は、ｎ型ウェル領域１１６の表層部において、ｐ＋型ソース領域１１８およびｐ＋型ドレイン領域１１９の間に介在する部分によって形成されている。
第２コンタクト電極１２１は、第２コンタクト絶縁層１１３を貫通して、ｐ＋型コンタクト領域１１７に電気的に接続されている。第２ソース電極１２２は、第２ゲート絶縁層１１４を貫通して、ｐ＋型ソース領域１１８に電気的に接続されている。第２ドレイン電極１２３は、第２ゲート絶縁層１１４を貫通して、ｐ＋型ドレイン領域１１９に電気的に接続されている。
半導体層５１の第１主面５２の上には、層間絶縁層９５が形成されている。層間絶縁層９５は、第２ゲート電極１２０、第２コンタクト電極１２１、第２ソース電極１２２および第２ドレイン電極１２３を被覆している。
図７は、図２に示すVII-VII線に沿う断面図である。
図７を参照して、ＩＰＤチップ２の出力領域１４において、半導体層５１には、出力パワーＭＩＳＦＥＴ１８が形成されている。
半導体層５１の第１主面５２の表層部には、ゲートトレンチ１３２が形成されている。ゲートトレンチ１３２は、ＭＩＳ構造の単位セル１３３を区画している。
ゲートトレンチ１３２は、平面視においてストライプ状または格子状に形成されている。ゲートトレンチ１３２の深さは、１μｍ以上１０μｍ以下（本実施形態では４μｍ程度）であってもよい。
ゲートトレンチ１３２内には、下側ゲート絶縁層１３４、下側ゲート電極層１３５、上側ゲート絶縁層１３６、上側ゲート電極層１３７および中間絶縁層１３８が形成されている。
これにより、ゲートトレンチ１３２を含むスプリットゲート構造１３９が形成されている。スプリットゲート構造１３９は、ゲートトレンチ１３２内において、２つの電極が絶縁体によって上下方向に分離された構造を有している。
下側ゲート電極層１３５は、下側ゲート絶縁層１３４を挟んでゲートトレンチ１３２の底部側に埋め込まれている。上側ゲート電極層１３７は、上側ゲート絶縁層１３６を挟んでゲートトレンチ１３２の開口側に埋め込まれている。上側ゲート電極層１３７は、ゲートトレンチ１３２内において、下側ゲート電極層１３５の上に形成されている。
中間絶縁層１３８は、下側ゲート電極層１３５および上側ゲート電極層１３７の間の領域に形成されている。下側ゲート電極層１３５および上側ゲート電極層１３７は、中間絶縁層１３８によって互いに絶縁されている。以下、スプリットゲート構造１３９について具体的に説明する。
下側ゲート絶縁層１３４は、ゲートトレンチ１３２の底部において、ゲートトレンチ１３２の内壁に沿って膜状に形成されている。下側ゲート絶縁層１３４は、ゲートトレンチ１３２の底部において下側凹部１４０を区画している。
下側ゲート電極層１３５は、下側凹部１４０に埋め込まれている。下側ゲート電極層１３５は、ゲートトレンチ１３２の側壁に沿って延びる壁状に形成されている。下側ゲート電極層１３５は、凸部１４１を有している。
凸部１４１は、下側ゲート絶縁層１３４の上端よりも上方（半導体層５１の第１主面５２側）に突出している。中間絶縁層１３８は、下側ゲート電極層１３５の凸部１４１を被覆している。
上側ゲート絶縁層１３６は、ゲートトレンチ１３２の開口側において、ゲートトレンチ１３２の内壁に沿って膜状に形成されている。上側ゲート絶縁層１３６の上端は、半導体層５１の第１主面５２に形成された表面絶縁層１４２と一体を成している。上側ゲート絶縁層１３６の下端は、下側ゲート絶縁層１３４の上端と一体を成している。
下側ゲート電極層１３５の凸部１４１の両サイドには、中間絶縁層１３８、下側ゲート絶縁層１３４および上側ゲート絶縁層１３６によって区画された溝が形成されている。これにより、ゲートトレンチ１３２の開口側には、断面視において逆凹状の上側凹部１４３が区画されている。
上側ゲート電極層１３７は、上側凹部１４３に埋め込まれている。上側ゲート電極層１３７の露出面は、半導体層５１の第１主面５２よりも下方に位置していてもよい。
上側ゲート電極層１３７の露出面は、ゲートトレンチ１３２の底壁に向かう凹湾曲状の湾曲面を有していてもよい。上側ゲート電極層１３７の露出面は、半導体層５１の第１主面５２に対してほぼ平行な平坦面を有していてもよい。
下側ゲート電極層１３５および上側ゲート電極層１３７は、それぞれ、ポリシリコンを含んでいてもよい。一つの形態例において、下側ゲート電極層１３５および上側ゲート電極層１３７には、ゲート電圧が印加されていてもよい。この構造では、半導体層５１のオン抵抗を低下させることができる。
他の形態例において、上側ゲート電極層１３７には、ゲート電圧が印加されている一方で、下側ゲート電極層１３５には、基準電圧（たとえばソース電圧）が印加されていてもよい。
つまり、下側ゲート電極層１３５は、フィールドプレート電極として形成されていてもよい。この構造では、半導体層５１および下側ゲート電極層１３５の間の寄生容量を低下させることができる。
下側ゲート絶縁層１３４、上側ゲート絶縁層１３６、中間絶縁層１３８および表面絶縁層１４２は、同一の絶縁材料を含んでいてもよい。下側ゲート絶縁層１３４、上側ゲート絶縁層１３６、中間絶縁層１３８および表面絶縁層１４２は、互いに異なる絶縁材料を含んでいてもよい。
下側ゲート絶縁層１３４、上側ゲート絶縁層１３６、中間絶縁層１３８および表面絶縁層１４２は、ＳｉＯ２，ＡｌＯ，ＴａＯ，ＴｉＯ，ＡｌＮ，ＡｌＳｉＮ，ＴｉＮ，ＳｉＮ，ＮｉＯ，ＷＯ，ＢＮ，ＣｒＮまたはＳｉＯＮのうちの少なくとも１種の絶縁材料を含んでいてもよい。下側ゲート絶縁層１３４、上側ゲート絶縁層１３６、中間絶縁層１３８および表面絶縁層１４２の代表的な絶縁材料としては、ＳｉＯ２およびＳｉＮを例示できる。
上側ゲート電極層１３７の露出面の上には、第３キャップ絶縁層１４４が形成されている。第３キャップ絶縁層１４４は、酸化シリコンを含んでいてもよい。
下側ゲート絶縁層１３４の厚さＴ１１は、上側ゲート絶縁層１３６の厚さＴ１２以上（Ｔ１１≧Ｔ１２）であってもよい。Ｔ１１＞Ｔ１２の関係が成立していてもよい。中間絶縁層１３８の厚さＴ１３は、下側ゲート絶縁層１３４の厚さＴ１１以下（Ｔ１３≦Ｔ１１）であってもよい。Ｔ１３＜Ｔ１１の関係が成立していてもよい。
中間絶縁層１３８の厚さＴ１３は、上側ゲート絶縁層１３６の厚さＴ１２以上（Ｔ１３≧Ｔ１２）であってもよい。Ｔ１３＞Ｔ１２の関係が成立していてもよい。中間絶縁層１３８の厚さＴ１３は、上側ゲート絶縁層１３６の厚さＴ１２以下（Ｔ１３≦Ｔ１２）であってもよい。Ｔ１３＜Ｔ１２の関係が成立していてもよい。
ゲートトレンチ１３２の幅Ｗ１１に対する下側ゲート絶縁層１３４の厚さＴ１１の比Ｔ１１／Ｗ１１は、０．１以上０．５未満であってもよい。ゲートトレンチ１３２の幅Ｗ１１に対する上側ゲート絶縁層１３６の厚さＴ１２の比Ｔ１２／Ｗ１１は、０．０１以上０．０５以下であってもよい。
ゲートトレンチ１３２の幅Ｗ１１は、０．３μｍ以上２．０μｍ以下（たとえば１．６μｍ）であってもよい。下側ゲート絶縁層１３４の厚さＴ１１は、０．１μｍ以上０．５μｍ以下（たとえば０．３μｍ）であってもよい。上側ゲート絶縁層１３６の厚さＴ１２は、０．０１μｍ以上０．０５μｍ以下（たとえば０．０３μｍ）であってもよい。
単位セル１３３は、ｐ型ボディ領域１４５、ｎ＋型ソース領域１４６およびｐ＋型コンタクト領域１４７を含む。
ｐ型ボディ領域１４５は、半導体層５１の第１主面５２の表層部に形成されている。ｐ型ボディ領域１４５は、ゲートトレンチ１３２の深さ方向途中部まで形成されている。
ｐ型ボディ領域１４５の底部は、ゲートトレンチ１３２の側壁に接している。ｐ型ボディ領域１４５は、互いに隣り合う複数のゲートトレンチ１３２によって共有されている。
ｎ＋型ソース領域１４６は、ｐ型ボディ領域１４５の表層部に形成されている。ｎ＋型ソース領域１４６は、ゲートトレンチ１３２の側壁に沿って形成されている。ｎ＋型ソース領域１４６は、上側ゲート絶縁層１３６を挟んで上側ゲート電極層１３７と対向している。
ｐ＋型コンタクト領域１４７は、ｐ型ボディ領域１４５の表層部に形成されている。ｐ＋型コンタクト領域１４７は、ｎ＋型ソース領域１４６を貫通しており、ｐ型ボディ領域１４５に電気的に接続されている。
ｐ＋型コンタクト領域１４７は、ゲートトレンチ１３２の側壁から間隔を空けて形成されている。ｐ＋型コンタクト領域１４７は、ゲートトレンチ１３２の側壁に接する部分を有していてもよい。
上側ゲート電極層１３７は、上側ゲート絶縁層１３６を挟んで、ｎ＋型ソース領域１４６、ｐ型チャネル領域１４８およびエピタキシャル層５６に対向している。ｐ型チャネル領域１４８は、ｐ型ボディ領域１４５において、ｎ＋型ソース領域１４６およびエピタキシャル層５６の間の領域によって形成されている。
半導体層５１の第１主面５２の上には、ソースパッド電極１５０が形成されている。ソースパッド電極１５０は、ｎ＋型ソース領域１４６およびｐ＋型コンタクト領域１４７に電気的に接続されている。
半導体層５１の第１主面５２の上には、層間絶縁層９５が形成されている。層間絶縁層９５は、スプリットゲート構造１３９およびソースパッド電極１５０を被覆している。
図８は、参考例に係る半導体装置１５１を示す平面図であって、結晶欠陥が生じるメカニズムを説明するための図である。図８は、半導体装置１のｎ型ＭＩＳ領域６１に対応する部分の画像でもある。
図８において、半導体装置１に対して述べられた構造と同様の構造については、同一の参照符号を付して説明を省略する。また、参考例に係る半導体装置１５１において、ｐ型ＭＩＳ領域６２側の構造は、ｎ型ＭＩＳ領域６１側の構造と同様であるので説明を省略する。
参考例に係る半導体装置１５１では、第１ブリッジ絶縁層７９が形成されていない。第１フィールド絶縁層７６は、島状に形成されている。第１トレンチ絶縁層７２および第１フィールド絶縁層７６は、互いに独立して存在している。
第１トレンチ絶縁層７２および第１フィールド絶縁層７６の間の第１中間領域７８の全域には、第１コンタクト開口８２が形成されている。第１コンタクト開口８２は、平面視において第１フィールド絶縁層７６を取り囲む四角環状に形成されている。
ｐ＋型コンタクト領域８７は、平面視において第１コンタクト開口８２に沿う四角環状に形成されている。また、第１コンタクト電極９１は、平面視において第１コンタクト開口８２に沿う四角環状に形成されている。
このような構造の場合、ｐ＋型コンタクト領域８７に対する第１コンタクト電極９１の接続面積を増加させることができる。これにより、電位の安定化を図ることができる。
しかし、第１トレンチ絶縁層７２、第１埋め込み層７３および／または第１フィールド絶縁層７６の熱膨張等に起因する伸縮の影響は、それぞれ独立して半導体層５１に付与される。
その結果、第１トレンチ絶縁層７２、第１埋め込み層７３および／または第１フィールド絶縁層７６の相対的な位置関係が変動するから、半導体層５１において応力が生じる。
半導体層５１に生じた応力によって、半導体層５１において結晶欠陥１５２が引き起こされてしまう（破線で取り囲まれた領域参照）。このような結晶欠陥１５２は、半導体装置１５１の品質を劣化させる。
これに対して、半導体装置１では、第１トレンチ絶縁層７２および第１フィールド絶縁層７６の間の第１中間領域７８に、第１ブリッジ絶縁層７９が形成されている。
これにより、第１中間領域７８の幅を、第１ブリッジ絶縁層７９によって所定値に保持できる。その結果、第１トレンチ絶縁層７２および第１フィールド絶縁層７６の相対的な位置関係が、第１フィールド絶縁層７６および／または第１トレンチ絶縁層７２の熱膨張等に起因する伸縮によって変動するのを抑制できる。よって、半導体層５１に対する応力を抑制できる。
とりわけ、この形態では、第１ブリッジ絶縁層７９が、第１中間領域７８に複数形成されている。複数の第１ブリッジ絶縁層７９は、一対の第１連結部分８０および一対の第２連結部分８１を含む。
一対の第１連結部分８０は、第１フィールド絶縁層７６を挟んで互いに対向するように、第１方向Ｘに間隔を空けて配置されている。一対の第２連結部分８１は、第１フィールド絶縁層７６を挟んで互いに対向するように、第２方向Ｙに間隔を空けて配置されている。
これにより、第１トレンチ絶縁層７２の第１方向Ｘに沿う伸縮、および、第１フィールド絶縁層７６の第１方向Ｘに沿う伸縮を、一対の第１連結部分８０によって規制できる。その結果、半導体層５１において第１方向Ｘに沿う応力を抑制できる。
また、第１トレンチ絶縁層７２の第２方向Ｙに沿う伸縮、および、第１フィールド絶縁層７６の第２方向Ｙに沿う伸縮を、一対の第２連結部分８１によって規制できる。その結果、半導体層５１において第２方向Ｙに沿う応力を抑制できる。
よって、半導体層５１に結晶欠陥１５２が生じるのを適切に抑制できる半導体装置１を提供できる。
図９Ａ～図９Ｊは、図１に示す半導体装置１において、入力領域１３に係る部分の製造方法を説明するための断面図である。図１０Ａ～図１０Ｊは、図１に示す半導体装置１において、出力領域１４に係る部分の製造方法を説明するための断面図である。図９Ａ～図９Ｊでは、入力領域１３のうち、ｎ型ＭＩＳ領域６１だけが示されている。
図９Ａおよび図１０Ａを参照して、まず、一枚の円板状の半導体ウエハ１６１が準備される。半導体ウエハ１６１は、シリコン製の半導体ウエハであってもよい。
半導体ウエハ１６１は、第１主面１６２およびその反対側の第２主面１６３を含む。半導体ウエハ１６１の第１主面１６２および第２主面１６３は、半導体層５１の第１主面５２および第２主面５３にそれぞれ対応している。
半導体ウエハ１６１は、半導体基板５５およびエピタキシャル層５６を含む積層構造を有している。エピタキシャル層５６は、半導体基板５５の主面からシリコンをエピタキシャル成長させることによって形成されている。
半導体基板５５によって、半導体ウエハ１６１の第２主面１６３が形成されている。エピタキシャル層５６によって、半導体ウエハ１６１の第１主面１６２が形成されている。
次に、図９Ｂおよび図１０Ｂを参照して、所定パターンを有する第１エッチングマスク１６４が、半導体ウエハ１６１の第１主面１６２の上に形成される。
第１エッチングマスク１６４は、第１トレンチ７１、第２トレンチ１０１およびゲートトレンチ１３２を形成すべき領域を露出させる複数の開口１６４ａを選択的に有している。
次に、第１エッチングマスク１６４を介するエッチング法によって、半導体ウエハ１６１の表層部が選択的に除去される。これにより、半導体ウエハ１６１の第１主面１６２に、第１トレンチ７１、第２トレンチ１０１およびゲートトレンチ１３２が形成される。
次に、図９Ｃおよび図１０Ｃを参照して、半導体ウエハ１６１の第１主面１６２に絶縁層１６５が形成される。絶縁層１６５は、半導体ウエハ１６１の第１主面１６２、第１トレンチ７１の内壁、第２トレンチ１０１の内壁およびゲートトレンチ１３２の内壁に沿って形成される。
絶縁層１６５は、酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。絶縁層１６５は、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法によって形成されてもよい。
次に、図９Ｄおよび図１０Ｄを参照して、半導体ウエハ１６１の第１主面１６２の上に第１ポリシリコン層１６６が形成される。第１ポリシリコン層１６６は、第１トレンチ７１、第２トレンチ１０１およびゲートトレンチ１３２を埋めて、半導体ウエハ１６１の第１主面１６２を被覆する。第１ポリシリコン層１６６は、ＣＶＤ法によって形成されてもよい。
次に、第１ポリシリコン層１６６にｎ型不純物（たとえば燐）が添加される。ｎ型不純物が予め添加されたドープドポリシリコンが第１ポリシリコン層１６６の材料として使用される場合には、この工程は除かれてもよい。
次に、図９Ｅおよび図１０Ｅを参照して、第１ポリシリコン層１６６の不要な部分が除去される。第１ポリシリコン層１６６は、エッチング法（エッチバック法）によって除去されてもよい。エッチング法は、ウェットエッチング法であってもよい。
第１ポリシリコン層１６６は、絶縁層１６５の表面が露出するまで除去される。これにより、入力領域１３において、第１埋め込み層７３および第２埋め込み層１０３が形成される。
次に、図９Ｆおよび図１０Ｆを参照して、所定パターンを有する第２エッチングマスク１６７が形成される。第２エッチングマスク１６７は、出力領域１４を露出させ、かつ、入力領域１３を被覆している。
次に、第１ポリシリコン層１６６の不要な部分が除去される。この工程では、第２エッチングマスク１６７を介するエッチング法によって、第１ポリシリコン層１６６のうち、出力領域１４に位置する部分が除去される。エッチング法は、ウェットエッチング法であってもよい。
第１ポリシリコン層１６６は、エッチング面がゲートトレンチ１３２の深さ方向途中部に達するまで除去される。これにより、ゲートトレンチ１３２内に下側ゲート電極層１３５が形成される。その後、第２エッチングマスク１６７は、除去される。
次に、図９Ｇおよび図１０Ｇを参照して、所定パターンを有する第３エッチングマスク１６８が形成される。第３エッチングマスク１６８は、出力領域１４を露出させ、かつ、入力領域１３を選択的に被覆している。
第３エッチングマスク１６８は、入力領域１３において、第１コンタクト開口８２、第２コンタクト開口１１２、第１開口７７および第２開口１０７を形成すべき領域を露出させる複数の開口１６８ａを選択的に有している。
次に、第３エッチングマスク１６８を介するエッチング法によって、絶縁層１６５のうち第３エッチングマスク１６８から露出する部分が選択的に除去される。エッチング法は、ウェットエッチング法であってもよい。
これにより、入力領域１３では、絶縁層１６５によって第１トレンチ絶縁層７２、第１フィールド絶縁層７６、第１ブリッジ絶縁層７９、第２トレンチ絶縁層１０２、第２フィールド絶縁層１０６および第２ブリッジ絶縁層１０９が形成される。
出力領域１４では、絶縁層１６５は、下側ゲート電極層１３５の上端部が露出するまで除去される。これにより、下側ゲート絶縁層１３４の上端よりも上方に突出した凸部１４１を有する下側ゲート電極層１３５が形成される。
次に、図９Ｇおよび図１０Ｇを参照して、入力領域１３において、第１キャップ絶縁層７５、第２キャップ絶縁層１０５、第１コンタクト絶縁層８３、第２コンタクト絶縁層１１３、第１ゲート絶縁層８４および第２ゲート絶縁層１１４が形成される。また、出力領域１４において、中間絶縁層１３８、上側ゲート絶縁層１３６および表面絶縁層１４２が形成される。
これらの絶縁層は、共通の酸化処理法（たとえば熱酸化処理法）によって同時に形成されてもよい。また、これらの絶縁層の一部または全部は、異なる酸化処理法によって異なるタイミングで形成されてもよい。絶縁層の形成工程は、ＣＶＤ法によって実施されてもよい。
次に、図９Ｉおよび図１０Ｉを参照して、第２ポリシリコン層１６９が、半導体ウエハ１６１の第１主面１６２の上に形成される。第２ポリシリコン層１６９は、第１トレンチ７１、第２トレンチ１０１およびゲートトレンチ１３２を埋めて、半導体ウエハ１６１の第１主面１６２を被覆する。第２ポリシリコン層１６９は、ＣＶＤ法によって形成されてもよい。
次に、第２ポリシリコン層１６９にｎ型不純物（たとえば燐）が添加される。ｎ型不純物が予め添加されたドープドポリシリコンが第２ポリシリコン層１６９の材料として使用される場合には、この工程は除かれてもよい。
次に、図９Ｊおよび図１０Ｊを参照して、第２ポリシリコン層１６９の不要な部分が除去される。第２ポリシリコン層１６９は、エッチング法（エッチバック法）によって除去されてもよい。エッチング法は、ウェットエッチング法であってもよい。
第２ポリシリコン層１６９は、表面絶縁層１４２の表面が露出するまで除去される。第２ポリシリコン層１６９は、半導体ウエハ１６１の第１主面１６２よりも下方にエッチング面が位置するまで除去されてもよい。これにより、入力領域１３において上側ゲート電極層１３７が形成される。
次に、上側ゲート電極層１３７の露出面の上に、第３キャップ絶縁層１４４が形成される。第３キャップ絶縁層１４４は、自然酸化膜であってもよいし、酸化処理によって形成されてもよい。
次に、入力領域１３では、ｎ型不純物およびｐ型不純物が、それぞれ、イオン注入マスクを介するイオン注入法により、半導体ウエハ１６１の第１主面１６２の表層部に選択的に導入される。
これにより、入力領域１３において、ｐ型ウェル領域８５、ｐ＋型コンタクト領域８７、ｎ＋型ソース領域８８、ｎ＋型ドレイン領域８９、ｐ型ウェル領域１１５、ｎ型ウェル領域１１６、ｐ＋型コンタクト領域１１７、ｐ＋型ソース領域１１８およびｐ＋型ドレイン領域１１９が形成される。
また、出力領域１４では、ｎ型不純物およびｐ型不純物が、それぞれ、イオン注入マスクを介するイオン注入法により、半導体ウエハ１６１の第１主面１６２の表層部に選択的に導入される。
これにより、出力領域１４において、ｐ型ボディ領域１４５、ｎ＋型ソース領域１４６およびｐ＋型コンタクト領域１４７が形成される。
次に、半導体ウエハ１６１の第１主面１６２の上に層間絶縁層９５が形成される。次に、第１ゲート電極９０、第１コンタクト電極９１、第１ソース電極９２、第１ドレイン電極９３、第２ゲート電極１２０、第２コンタクト電極１２１、第２ソース電極１２２、第２ドレイン電極１２３、ソースパッド電極１５０等が、層間絶縁層９５に埋め込まれる。その後、層間絶縁層９５の表面が研削される。層間絶縁層９５の表面は、ＣＭＰ法によって研削されてもよい。
以上を含む工程を経て、半導体装置１が製造される。このように、半導体装置１の製造方法では、出力領域１４側の構造および入力領域１３側の構造を、共通の工程を経て同時に作り込むことができる。
図１１は、図４に対応する部分の平面図であって、本発明の第２実施形態に係る半導体装置１７１を示す図である。以下では、第１実施形態において述べた構成については、同一の参照符号を付して説明を省略する。
半導体装置１７１では、第１コンタクト開口８２および第２コンタクト開口１１２の形状が、半導体装置１の第１コンタクト開口８２および第２コンタクト開口１１２の形状と異なっている。
より具体的には、ｎ型ＭＩＳ領域６１では、この形態では、２つの一対の第１連結部分８０および２つの一対の第２連結部分８１を含む第１ブリッジ絶縁層７９が形成されている。これにより、第１中間領域７８に沿って有端帯状に延びる複数（この形態では、８個）の第１コンタクト開口８２が区画されている。
図示は省略するが、複数のｐ＋型コンタクト領域８７は、それぞれ、第１コンタクト開口８２の形状に対応した形状で形成されていてもよい。したがって、複数のｐ＋型コンタクト領域８７は、それぞれ、第１中間領域７８に沿って有端帯状に延びていてもよい。
一方、ｐ型ＭＩＳ領域６２では、この形態では、２つの一対の第１連結部分１１０および２つの一対の第２連結部分１１１を含む第２ブリッジ絶縁層１０９が形成されている。これにより、第２中間領域１０８に沿って有端帯状に延びる複数（この形態では、８個）の第２コンタクト開口１１２が区画されている。
図示は省略するが、複数のｐ＋型コンタクト領域１１７は、それぞれ、第２コンタクト開口１１２の形状に対応した形状で形成されていてもよい。したがって、複数のｐ＋型コンタクト領域１１７は、それぞれ、第２中間領域１０８に沿って有端帯状に延びていてもよい。
以上、半導体装置１７１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
図１２は、図５に対応する部分の断面図であって、本発明の第３実施形態に係る半導体装置１８１を示す図である。以下では、第１実施形態において述べた構成については、同一の参照符号を付して説明を省略する。
半導体装置１８１は、半導体層５１の第１主面５２および層間絶縁層９５の間の領域に介在する保護絶縁層１８２をさらに含む。図示は省略するが、保護絶縁層１８２は、出力領域１４および入力領域１３にも形成されている。
保護絶縁層１８２は、第１トレンチ絶縁層７２、第１フィールド絶縁層７６および第１ブリッジ絶縁層７９を被覆している。保護絶縁層１８２は、第１トレンチ絶縁層７２、第１フィールド絶縁層７６および第１ブリッジ絶縁層７９とは異なる絶縁材料からなる。また、保護絶縁層１８２は、層間絶縁層９５とは異なる絶縁材料からなる。
この形態では、第１トレンチ絶縁層７２、第１フィールド絶縁層７６、第１ブリッジ絶縁層７９および層間絶縁層９５は、酸化シリコンを含む。そして、保護絶縁層１８２は、窒化シリコンを含む。
第１コンタクト電極９１は、保護絶縁層１８２および第１コンタクト絶縁層８３を貫通して、ｐ＋型コンタクト領域８７に電気的に接続されている。
第１ソース電極９２は、保護絶縁層１８２および第１ゲート絶縁層８４を貫通して、ｎ＋型ソース領域８８に電気的に接続されている。
第１ドレイン電極９３は、保護絶縁層１８２および第１ゲート絶縁層８４を貫通して、ｎ＋型ドレイン領域８９に電気的に接続されている。
ｐ型ＭＩＳ領域６２にも、保護絶縁層１８２は形成されている。ｐ型ＭＩＳ領域６２側の構造は、ｎ型ＭＩＳ領域６１側の構造と略同様であるので、説明を省略する。
以上、半導体装置１８１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
図１３は、図４に対応する部分の平面図であって、第１素子分離構造６３および第２素子分離構造６４の変形例を示す図である。以下では、第１実施形態において述べた構成については、同一の参照符号を付して説明を省略する。
前述の各実施形態では、第１素子分離構造６３および第２素子分離構造６４が、互いに間隔を空けて形成された例について説明した。これに対して、第１素子分離構造６３および第２素子分離構造６４は、この例では、一体的に形成されている。
つまり、第１トレンチ７１および第２トレンチ１０１は一体的に形成されている。第１トレンチ絶縁層７２および第２トレンチ絶縁層１０２は、トレンチ接続領域１８３において一体的に形成されている。
また、第１埋め込み層７３および第２埋め込み層１０３は、トレンチ接続領域１８３において一体的に形成されている。トレンチ接続領域１８３は、第１トレンチ７１および第２トレンチ１０１が接続された領域である。
このような構造によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
前述の各実施形態において、半導体層５１は、ＦＺ(Floating Zone)法によって形成されたｎ型半導体基板を含む単層構造を有していてもよい。ｎ型半導体基板は、シリコン製の半導体基板であってもよい。
この場合、半導体層５１の第２主面５３に対するｎ型不純物の注入によってｎ＋型の半導体基板５５に相当するｎ＋型不純物領域が形成される。そして、ｎ型半導体基板において、ｎ＋型不純物領域以外のｎ型の領域が、ｎ型のエピタキシャル層５６に相当するｎ型不純物領域となる。
前述の各実施形態において、第１トレンチ７１は、開口面積が、底壁の面積よりも大きい断面視テーパ状に形成されていてもよい。半導体層５１において、半導体層５１の第１主面５２および第１トレンチ７１の側壁が成す角度θの絶対値は、９０°以上９５°以下（たとえば９１°程度）であってもよい。
前述の各実施形態において、第２トレンチ１０１は、開口面積が、底壁の面積よりも大きい断面視テーパ状に形成されていてもよい。半導体層５１において、半導体層５１の第１主面５２および第２トレンチ１０１の側壁が成す角度θの絶対値は、９０°以上９５°以下（たとえば９１°程度）であってもよい。
前述の各実施形態において、ゲートトレンチ１３２は、開口面積が、底壁の面積よりも大きい断面視テーパ状に形成されていてもよい。半導体層５１において、半導体層５１の第１主面５２およびゲートトレンチ１３２の側壁の間の角度θの絶対値は、９０°以上９５°以下（たとえば９１°程度）であってもよい。
前述の各実施形態において、半導体装置（１，１７１，１８１）に採用されるパッケージタイプは、ＴＯ－２２０やＴＯ－２５２等に代表されるＴＯ系には限定されない。
半導体装置（１，１７１，１８１）のパッケージタイプは、ＳＯＰ（Small Outline Package）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、ＳＯＪ（Small Outline J-leaded Package）や、これらに類する種々のパッケージタイプが採用され得る。以下、半導体装置１においてＳＯＰが適用された形態例について説明する。
図１４は、図１に示す半導体装置１において異なるパッケージタイプが適用された形態例を、半導体パッケージ６を透過して示す斜視図である。図１５は、図１４に示す半導体装置１の内部構造を示す平面図である。
以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１４および図１５を参照して、半導体装置１は、この例では、ＳＯＰがパッケージタイプとして適用された電子部品である。半導体装置１は、ＩＰＤチップ２、ダイパッド３、複数（この例では、８個）のリード端子４、複数の導線５および半導体パッケージ６を含む。
ダイパッド３は、第２チップ主面１１側からＩＰＤチップ２を支持している。ダイパッド３は、直方体形状に形成されている。ＩＰＤチップ２は、導電性接合材１９を介してダイパッド３に接続されている。
複数のリード端子４は、ダイパッド３の周囲に設けられている。複数のリード端子４のうちの４個のリード端子４は、ダイパッド３の一辺に沿って間隔を空けて配置されている。残りの４個のリード端子４は、ダイパッド３の一辺に対向する対向辺に沿って間隔を空けて配置されている。
複数のリード端子４のうちの幾つかは、導線５を介してＩＰＤチップ２の任意の領域に電気的に接続されていてもよい。複数のリード端子４のうちの１つまたは幾つかは、導線５を介してダイパッド３に電気的に接続されていてもよい。
半導体パッケージ６は、直方体形状に形成されている。半導体パッケージ６は、ＩＰＤチップ２、ダイパッド３および複数のリード端子４を封止している。複数のリード端子４は、それぞれ、半導体パッケージ６の内部から外部に引き出されている。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
１８ 出力パワーＭＩＳＦＥＴ
５１ 半導体層
５２ 第１主面
６３ 第１素子分離構造
６４ 第２素子分離構造
７１ 第１トレンチ
７２ 第１トレンチ絶縁層
７３ 第１埋め込み層
７４ 第１オーバラップ部
７６ 第１フィールド絶縁層
７７ 第１開口
７９ 第１ブリッジ絶縁層
８０ 第１連結部分
８１ 第２連結部分
８２ 第１コンタクト開口
８３ 第１コンタクト絶縁層
８４ 第１ゲート絶縁層
１０１ 第２トレンチ
１０２ 第２トレンチ絶縁層
１０３ 第２埋め込み層
１０４ 第２オーバラップ部
１０６ 第２フィールド絶縁層
１０７ 第２開口
１０９ 第２ブリッジ絶縁層
１１０ 第１連結部分
１１１ 第２連結部分
１１２ 第２コンタクト開口
１１３ 第２コンタクト絶縁層
１１４ 第２ゲート絶縁層
１７１ 半導体装置
１８１ 半導体装置
１８２ 保護絶縁層

Claims (16)

  1. トレンチによって区画された区画領域を有する半導体層と、
    前記トレンチ内に形成されたトレンチ絶縁層と、
    前記半導体層の主面において前記トレンチから前記区画領域の内方部側に間隔を空けて形成され、前記区画領域を被覆するフィールド絶縁層と、
    前記半導体層の主面において前記トレンチ絶縁層および前記フィールド絶縁層の間に位置し、平面視において環状に伸びている中間領域と、
    前記中間領域に形成され、前記トレンチ絶縁層および前記フィールド絶縁層に連結されたブリッジ絶縁層と、
    前記中間領域において、前記半導体層の主面表層部に形成されたコンタクト領域を露出させるために形成された複数のコンタクト開口とを含み、
    前記複数のコンタクト開口は、前記中間領域の前記環状方向に等間隔を空けて形成されており、さらに、
    前記複数のコンタクト開口には、それぞれ、前記コンタクト領域と接続されたコンタクト電極が設けられている、半導体装置。
  2. 前記ブリッジ絶縁層は、前記半導体層に結晶欠陥が生じるのを抑制する結晶欠陥抑制構造を形成している、請求項１に記載の半導体装置。
  3. 前記ブリッジ絶縁層、前記トレンチ絶縁層および前記フィールド絶縁層は、連続的に延びる一つの絶縁層によって形成されている、請求項１または２に記載の半導体装置。
  4. 前記トレンチ絶縁層は、前記トレンチの内側から前記半導体層の上に引き出され、前記半導体層の前記区画領域を被覆するオーバラップ部を含み、
    前記フィールド絶縁層は、前記トレンチ絶縁層の前記オーバラップ部に連結されている、請求項１～３のいずれか一項に記載の半導体装置。
  5. 複数の前記ブリッジ絶縁層が、前記中間領域において、互いに間隔を空けて形成されている、請求項１～４のいずれか一項に記載の半導体装置。
  6. 複数の前記ブリッジ絶縁層は、前記フィールド絶縁層を挟んで互いに対向するように、前記フィールド絶縁層を両側から挟み込む一対の第１連結部分を含む、請求項５に記載の半導体装置。
  7. 複数の前記ブリッジ絶縁層は、前記一対の第１連結部分の対向方向に交差する交差方向に沿って前記フィールド絶縁層を挟んで互いに対向するように、前記フィールド絶縁層を両側から挟み込む一対の第２連結部分を含む、請求項６に記載の半導体装置。
  8. 前記フィールド絶縁層には、開口が形成されている、請求項１～７のいずれか一項に記載の半導体装置。
  9. 前記区画領域は、絶縁ゲート型のトランジスタを含むアクティブ領域であり、
    前記フィールド絶縁層の前記開口内には、前記トランジスタのゲート絶縁層が形成されている、請求項８に記載の半導体装置。
  10. 前記トレンチ絶縁層は、前記トレンチ内において凹状の空間を区画するように、前記トレンチの内壁面に沿って膜状に形成されている、請求項１～９のいずれか一項に記載の半導体装置。
  11. 前記トレンチ内において前記トレンチ絶縁層によって区画された前記凹状の空間に埋め込まれた埋め込み層を、さらに含む、請求項１０に記載の半導体装置。
  12. 前記埋め込み層は、ポリシリコンを含む、請求項１１に記載の半導体装置。
  13. 前記トレンチは、前記半導体層の主面の法線方向から見た平面視において環状に形成されている、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 前記ブリッジ絶縁層の厚さ以下の厚さを有し、前記コンタクト領域を被覆するコンタクト絶縁層をさらに含み、
    前記コンタクト電極は、前記コンタクト絶縁層を貫通して、前記コンタクト領域に接続されている、請求項１に記載の半導体装置。
  15. 前記ブリッジ絶縁層とは異なる絶縁材料を含み、前記コンタクト絶縁層を被覆する保護絶縁層をさらに含み、
    前記コンタクト電極は、前記保護絶縁層および前記コンタクト絶縁層を貫通している、請求項１４に記載の半導体装置。
  16. 前記保護絶縁層は、前記ブリッジ絶縁層を被覆している、請求項１５に記載の半導体装置。
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