JP7032625B2 - Light emitting device - Google Patents
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Description
半導体装置に関し、特に、絶縁表面を有する基板上に形成された有機発光素子（ＯＬＥ
Ｄ：Organic Light Emitting Device）を有する発光装置に関する。また、該ＯＬＥＤパ
ネルにコントローラを含むＩＣ等を実装した、ＯＬＥＤモジュールに関する。なお本明細
書において、ＯＬＥＤパネル及びＯＬＥＤモジュールを共に発光装置と総称する。本発明
はさらに、該発光装置を用いた電子機器に関する。
Regarding semiconductor devices, in particular, an organic light emitting device (OLE) formed on a substrate having an insulating surface.
D: It relates to a light emitting device having an Organic Light Emitting Device). Further, the present invention relates to an OLED module in which an IC including a controller is mounted on the OLED panel. In this specification, both the OLED panel and the OLED module are collectively referred to as a light emitting device. The present invention further relates to an electronic device using the light emitting device.
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、発光装置、電気光学装置、半導体回路および電子機器は全て半導体装置で
ある。
In the present specification, the semiconductor device refers to all devices that can function by utilizing the semiconductor characteristics, and the light emitting device, the electro-optical device, the semiconductor circuit, and the electronic device are all semiconductor devices.
近年、基板上にＴＦＴ（薄膜トランジスタ）を形成する技術が大幅に進歩し、アクティ
ブマトリクス型表示装置への応用開発が進められている。特に、ポリシリコン膜を用いた
ＴＦＴは、従来のアモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モビリ
ティともいう）が高いので、高速動作が可能である。
そのため、ポリシリコン膜を用いたＴＦＴからなる駆動回路を画素と同一の基板上に設け
、各画素の制御を行うための開発が盛んに行われている。同一基板上に画素と駆動回路と
を組み込んだアクティブマトリクス型表示装置は、製造コストの低減、表示装置の小型化
、歩留まりの上昇、スループットの低減など、様々な利点が得られると予想される。
In recent years, the technology for forming a TFT (thin film transistor) on a substrate has greatly advanced, and application development to an active matrix type display device is being promoted. In particular, a TFT using a polysilicon film has a higher field effect mobility (also referred to as mobility) than a TFT using a conventional amorphous silicon film, so that high-speed operation is possible.
Therefore, a drive circuit made of a TFT using a polysilicon film is provided on the same substrate as the pixel, and development for controlling each pixel is being actively carried out. An active matrix display device that incorporates pixels and a drive circuit on the same substrate is expected to have various advantages such as reduction in manufacturing cost, miniaturization of the display device, increase in yield, and reduction in throughput.
また、自発光型素子としてＯＬＥＤを有したアクティブマトリクス型発光装置（以下、
単に発光装置と呼ぶ）の研究が活発化している。発光装置は有機発光装置（ＯＥＬＤ：Or
ganic EL Display）又は有機ライトエミッティングダイオード（ＯＬＥＤ：Organic Ligh
t Emitting Diode）とも呼ばれている。
In addition, an active matrix type light emitting device having an OLED as a self-luminous element (hereinafter referred to as an active matrix type light emitting device).
Research on (simply called a light emitting device) is becoming active. The light emitting device is an organic light emitting device (OELD: Or).
ganic EL Display) or Organic Light Emitting Diode (OLED: Organic Ligh)
It is also called t Emitting Diode).
ＯＬＥＤは自ら発光するため視認性が高く、液晶表示装置（ＬＣＤ）で必要なバックラ
イトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため、ＯＬＥＤを
用いた発光装置は、ＣＲＴやＬＣＤに代わる表示装置として注目されている。
Since the OLED emits light by itself, it has high visibility, does not require a backlight required for a liquid crystal display (LCD), is ideal for thinning, and has no limitation on the viewing angle. Therefore, a light emitting device using an OLED is attracting attention as a display device in place of a CRT or an LCD.
ＯＬＥＤを用いた発光装置の一つの形態として、各画素毎に複数のＴＦＴを設け、ビデ
オ信号を順次書き込むことにより画像を表示するアクティブマトリクス駆動方式が知られ
ている。ＴＦＴはアクティブマトリクス駆動方式を実現する上で、必須の素子となってい
る。
As one form of a light emitting device using an OLED, an active matrix drive method is known in which a plurality of TFTs are provided for each pixel and an image is displayed by sequentially writing a video signal. The TFT is an indispensable element for realizing the active matrix drive system.
加えて、アクティブマトリクス駆動方式を実現する上で、ＯＬＥＤを用いた発光装置に
おいては、ＴＦＴでＯＬＥＤに流す電流を制御するため、電界効果移動度の低い非晶質シ
リコンを用いたＴＦＴでは実現が困難であり、結晶構造を有する半導体膜、代表的にはポ
リシリコンを用いたＴＦＴをＯＬＥＤに接続するＴＦＴとして採用することが望ましい。
In addition, in order to realize the active matrix drive method, in the light emitting device using OLED, since the current flowing through the OLED is controlled by the TFT, it can be realized by the TFT using amorphous silicon having low field effect mobility. It is difficult, and it is desirable to adopt a TFT using a semiconductor film having a crystal structure, typically polysilicon, as a TFT to be connected to the OLED.
結晶構造を有する半導体膜、代表的にはポリシリコン膜でＴＦＴを形成し、同一基板上に
画素と駆動回路とを組み込むことで、接続端子の数は激減し、額縁領域（画素部の周辺部
分の領域）の面積も縮小させることもできる。
By forming a TFT with a semiconductor film having a crystal structure, typically a polysilicon film, and incorporating pixels and a drive circuit on the same substrate, the number of connection terminals is drastically reduced, and the frame area (peripheral part of the pixel part). The area of the area) can also be reduced.
しかし、ポリシリコンを用いてＴＦＴを形成しても、その電気的特性は所詮、単結晶シリ
コン基板に形成されるＭＯＳトランジスタの特性に匹敵するものではない。例えば、従来
のＴＦＴの電界効果移動度は単結晶シリコンの１／１０以下である。また、ポリシリコン
を用いたＴＦＴは、結晶粒界に形成される欠陥に起因して、その特性にばらつきが生じや
すいといった問題点を有している。
However, even if a TFT is formed using polysilicon, its electrical characteristics are not comparable to those of a MOS transistor formed on a single crystal silicon substrate. For example, the field effect mobility of a conventional TFT is 1/10 or less of that of single crystal silicon. Further, a TFT using polysilicon has a problem that its characteristics tend to vary due to defects formed at crystal grain boundaries.
一般的に発光装置は、少なくとも、スイッチング素子として機能するＴＦＴと、ＯＬＥＤ
に電流を供給するＴＦＴとが、各画素に設けられている。スイッチング素子として機能す
るＴＦＴには低いオフ電流（Ｉoff）が求められている一方、ＯＬＥＤに電流を供給する
ＴＦＴには、高い駆動能力（オン電流、Ｉon）及びホットキャリア効果による劣化を防ぎ
信頼性を向上させることが求められている。
また、データ線側駆動回路のＴＦＴも、高い駆動能力（オン電流、Ｉon）及びホットキャ
リア効果による劣化を防ぎ信頼性を向上させることが求められている。
Generally, the light emitting device includes at least a TFT that functions as a switching element and an OLED.
Each pixel is provided with a TFT that supplies current to the pixel. While a TFT that functions as a switching element is required to have a low off current (I off ), a TFT that supplies current to an OLED has a high drive capability (on current, I on ) and prevents deterioration due to hot carrier effects. It is required to improve reliability.
Further, the TFT of the data line side drive circuit is also required to have high drive capability (on current, I on ), prevent deterioration due to hot carrier effect, and improve reliability.
また、画面表示の駆動方法、例えば、点順次駆動方法や線順次駆動方法や面順次駆動方法
などの駆動方法によらず、ＯＬＥＤと電気的に接続され、且つ、ＯＬＥＤに電流を供給す
るＴＦＴのオン電流（Ｉon）で画素の輝度が決定されるため、全面白表示とした場合、オ
ン電流が一定でなければ輝度にバラツキが生じてしまうという問題がある。例えば、発光
時間によって輝度を調節する場合、６４階調の表示を行った場合、ＯＬＥＤと電気的に接
続され、且つ、ＯＬＥＤに電流を供給するＴＦＴのオン電流がある基準値から１．５６％
（＝１／６４）ばらつくと１階調ずれることになってしまう。
Further, regardless of the driving method of the screen display, for example, the driving method such as the point sequential driving method, the line sequential driving method, or the surface sequential driving method, the TFT that is electrically connected to the OLED and supplies the current to the OLED. Since the brightness of the pixel is determined by the on-current (I on ), there is a problem that the brightness varies if the on-current is not constant when the entire white display is used. For example, when adjusting the brightness according to the light emission time, when displaying 64 gradations, the on-current of the TFT that is electrically connected to the OLED and supplies the current to the OLED is 1.56% from the reference value.
(= 1/64) If it varies, it will shift by one gradation.
また、ＯＬＥＤを形成した場合において、ＥＬ層のパターニングのずれやＥＬ層の膜厚
の不均一によって基板内バラツキが生じる場合があり、僅かながらも輝度のバラツキが生
じている。
Further, when the OLED is formed, the variation in the substrate may occur due to the deviation of the patterning of the EL layer or the non-uniformity of the film thickness of the EL layer, and the brightness varies slightly.
本発明は、上記問題点を鑑みてなされたものであり、各ＴＦＴの特性バラツキを低減し、
輝度のバラツキを低減することを課題としている。また、ＴＦＴの特性バラツキに関係し
ないＯＬＥＤのバラツキをも低減し、輝度のバラツキを低減することも課題としている。
The present invention has been made in view of the above problems, and has been made to reduce variations in the characteristics of each TFT.
The challenge is to reduce the variation in brightness. It is also an issue to reduce the variation of the OLED, which is not related to the variation of the characteristics of the TFT, and to reduce the variation of the brightness.
また、従来のアクティブマトリクス型の発光装置において、解像度を向上させようとす
ると画素部における保持容量のための電極及び保持容量用の配線、ＴＦＴ、及び各種配線
等の配置により開口率が制限されるという問題が生じていた。
本発明は、画素部における開口率を向上させる画素構成を提供することも課題としている
。
Further, in the conventional active matrix type light emitting device, when trying to improve the resolution, the aperture ratio is limited by the arrangement of the electrode for the holding capacity in the pixel portion, the wiring for the holding capacity, the TFT, and various wirings. There was a problem.
It is also an object of the present invention to provide a pixel configuration that improves the aperture ratio in the pixel portion.
ＴＦＴの特性において、代表的な指標としてＶ－Ｉ特性グラフが知られている。このＶ
－Ｉ特性グラフにおける立ちあがりが急峻なところ（立ちあがり点とも言う）でもっとも
電流値が変化する。従って、ＯＬＥＤに供給する電流をＴＦＴで制御する場合、立ちあが
り点がばらついてしまうと、ＯＬＥＤに電流を供給するＴＦＴの電流値が大きく変化して
しまっていた。
A VI characteristic graph is known as a typical index in the characteristics of a TFT. This V
-The current value changes most at the point where the rise is steep (also called the rise point) in the I characteristic graph. Therefore, when the current supplied to the OLED is controlled by the TFT, if the rising points vary, the current value of the TFT that supplies the current to the OLED has changed significantly.
なお、立ちあがり点での電圧値は、しきい値（Ｖｔｈ）と呼ばれ、ＴＦＴがオン状態に
切り替わる電圧値である。また、一般的にはＶｔｈはゼロに近ければ近いほどよいとされ
ており、Ｖｔｈの値が大きいと駆動電圧の増加、消費電力の増加を招くとされている。
The voltage value at the rising point is called a threshold value (Vth), and is a voltage value at which the TFT switches to the ON state. Further, it is generally said that the closer Vth is to zero, the better, and that a large value of Vth causes an increase in drive voltage and an increase in power consumption.
ＴＦＴの電流値におけるバラツキには２種類あり、具体的には、電流値の単純なバラツ
キ３σと、ある個数のＴＦＴの集合における電流値の中央値（平均値）
に対するバラツキ（本明細書中ではこのバラツキを規格化したバラツキとも呼ぶ）とがあ
る。
There are two types of variation in the current value of the TFT. Specifically, a simple variation of the current value of 3σ and the median value (mean value) of the current value in a set of a certain number of TFTs.
(In the present specification, this variation is also referred to as a standardized variation).
本発明者は、後者のバラツキが、ゲート電圧値（Ｖｇ）に強く依存する傾向があること
を見出した。図３に様々なチャネル長（５μｍ、１０μｍ、２０μｍ、５０μｍ、１００
μｍ、２００μｍ、４００μｍ）のｐチャネル型ＴＦＴ（チャネル幅Ｗ＝８μｍ）におけ
るＶｇと規格化したバラツキとの関係を示す。また、図４に様々なチャネル長のｎチャネ
ル型ＴＦＴ（チャネル幅Ｗ＝８μｍ）におけるＶｇと規格化したバラツキとの関係を示す
。
The present inventor has found that the latter variation tends to be strongly dependent on the gate voltage value (Vg). FIG. 3 shows various channel lengths (5 μm, 10 μm, 20 μm, 50 μm, 100).
The relationship between Vg and normalized variation in a p-channel type TFT (channel width W = 8 μm) of μm, 200 μm, 400 μm) is shown. Further, FIG. 4 shows the relationship between Vg and normalized variation in n-channel TFTs (channel width W = 8 μm) having various channel lengths.
以下に、ＴＦＴの実測値データを用いて本発明を詳細に説明する。 Hereinafter, the present invention will be described in detail using the measured value data of the TFT.
ＯＬＥＤに電流を供給するＴＦＴのチャネル長が長くなると、電流値が小さくなり単純
なバラツキ３σは減少する。図１１は、Ｖｄを－７Ｖ、Ｖｇを－３．２５Ｖとし、チャネ
ル幅を８μｍに固定して、チャネル長をそれぞれ５０μｍ、１００μｍ、２００μｍ、４
００μｍとしたＴＦＴを作製し、それぞれのＴＦＴについて、オン電流のバラツキと、規
格化したバラツキを測定したグラフである。
しかし、図１１に示すように、チャネル長を長くするだけでは電流値が減少するだけで、
ある個数のＴＦＴの集合における電流値の中央値に対するバラツキ（規格化したバラツキ
）は変化しない。
As the channel length of the TFT that supplies the current to the OLED becomes longer, the current value becomes smaller and the simple variation 3σ decreases. In FIG. 11, Vd is -7V, Vg is -3.25V, the channel width is fixed at 8 μm, and the channel lengths are 50 μm, 100 μm, 200 μm, and 4 respectively.
It is a graph which made the TFT of 00μm, and measured the variation of on-current and the variation of standardization for each TFT.
However, as shown in FIG. 11, increasing the channel length only reduces the current value.
The variation (normalized variation) with respect to the median current value in a set of a certain number of TFTs does not change.
そこで、本発明は、従来よりもチャネル長を十倍以上もしくは数百倍とし、格段に高い
ゲート電圧値でオン状態となるようにＴＦＴを設計し、さらに外部から入力するゲート電
圧を設定し、駆動させることでバラツキを低下させるものである。
Therefore, in the present invention, the TFT is designed so that the channel length is ten times or more or several hundred times longer than the conventional one, the TFT is turned on at a significantly higher gate voltage value, and the gate voltage input from the outside is set. By driving it, the variation is reduced.
ここで、Ｖｄを－７Ｖとし、チャネル幅を８μｍに固定して、チャネル長を５０μｍと
したＴＦＴは、Ｖｇを－３Ｖとしてオン電流のバラツキと、規格化したバラツキをそれぞ
れ測定した。以降、同様にして、チャネル長を１００μｍとしたＴＦＴは、Ｖｇを－３．
７５Ｖとして測定し、チャネル長を２００μｍとしたＴＦＴは、Ｖｇを－３．７５Ｖとし
て測定し、チャネル長を４００μｍとしたＴＦＴは、Ｖｇを－５．７５Ｖとして測定した
。これらの測定結果を示したのが図２である。
Here, in the TFT in which Vd was −7 V, the channel width was fixed at 8 μm, and the channel length was 50 μm, the on-current variation and the normalized variation were measured with Vg set to -3V. Hereinafter, in the same manner, the TFT having a channel length of 100 μm has a Vg of -3.
The TFT measured as 75V and having a channel length of 200 μm was measured as Vg as -3.75V, and the TFT having a channel length of 400 μm was measured as Vg as −5.75V. FIG. 2 shows the results of these measurements.
図２に示したように、格段にチャネル長の長いＴＦＴとしてゲート電圧値（Ｖｇ）を大
きくすればするほど、単純なオン電流のバラツキだけでなく、規格化したバラツキをも減
少させることができる。ここでは、Ｖｇを大きくするためにチャネル長の長いＴＦＴとし
たが、特に限定されず、例えば、Ｖｇを大きくするために設計の許容範囲内でチャネル幅
Ｗを短くしてもよいし、ＴＦＴのソース領域またはドレイン領域を高抵抗化させてもよい
し、コンタクト抵抗を高抵抗化させてもよい。
As shown in FIG. 2, as the gate voltage value (Vg) is increased as a TFT having a significantly long channel length, not only the simple on-current variation but also the normalized variation can be reduced. .. Here, a TFT having a long channel length is used in order to increase Vg, but the TFT is not particularly limited, and for example, the channel width W may be shortened within the allowable range of the design in order to increase Vg. The source region or drain region may be increased in resistance, or the contact resistance may be increased in resistance.
また、本発明は、従来のものに比べて格段にチャネル長の長いＴＦＴ、具体的には従来
よりも数十倍～数百倍長いチャネル長とし、従来よりも格段に高いゲート電圧値でオン状
態として駆動させ、チャネルコンダクタンスｇｄの低いＴＦＴを提供する。図１は、図２
と対応するデータであり、図２のデータと同じ条件（Ｖｇ、チャネル幅、チャネル長など
）における各ＴＦＴのチャネルコンダクタンスｇｄを示すグラフである。
Further, the present invention has a TFT having a significantly longer channel length than the conventional one, specifically, a TFT having a channel length several tens to several hundred times longer than the conventional one, and is turned on at a much higher gate voltage value than the conventional one. Driven as a state to provide a TFT with low channel conductance gd. FIG. 1 is FIG.
It is a graph showing the channel conductance gd of each TFT under the same conditions (Vg, channel width, channel length, etc.) as the data of FIG.
本発明は、ＯＬＥＤに電流を供給するＴＦＴをソースドレイン間電圧Ｖｄとしきい値電
圧Ｖｔｈとの和がゲート電圧Ｖｇより大きい範囲、即ちＶｇ＜（Ｖｄ＋Ｖｔｈ）の範囲に
おけるチャネルコンダクタンスｇｄが０～１×１０-8Ｓ、好ましくは５×１０-9Ｓ以下、
さらに好ましくは２×１０-9Ｓ以下であるＴＦＴとすることによって、該ＴＦＴに流れる
電流値のバラツキを低減し、ＯＬＥＤにある一定の電流値を流すことを特徴とするもので
ある。
In the present invention, the TFT that supplies current to the OLED has a channel conductance gd of 0 to 1 × in a range in which the sum of the source-drain voltage Vd and the threshold voltage Vth is larger than the gate voltage Vg, that is, in the range of Vg <(Vd + Vth). 10 -8 S, preferably 5 × 10 -9 S or less,
More preferably, the TFT is 2 × 10 -9 S or less, which is characterized in that the variation of the current value flowing through the TFT is reduced and a certain current value is passed through the OLED.
加えて、チャネルコンダクタンスｇｄを小さくすることによって、パターニングや熱処
理によるＥＬ層の面積収縮などが原因となっているＯＬＥＤ自体のバラツキも低減するこ
とができる。また、チャネルコンダクタンスｇｄを小さくすることによって、何らかの原
因でＯＬＥＤが劣化してもＯＬＥＤに流れる電流を一定に保つことができ、一定の輝度を
保持することができる。図１２にＩｄ－Ｖｄ曲線とＯＬＥＤの負荷曲線とを示した。チャ
ネルコンダクタンスｇｄは、Ｉｄ－Ｖｄ曲線の傾きを示しており、チャネルコンダクタン
スｇｄを小さくすればするほど、Ｉｄ－Ｖｄ曲線の傾きが小さくなって電流値がほぼ一定
となる。図１２において、ＯＬＥＤの負荷曲線は、Ｖｇ＝－３．３Ｖとし、ＯＬＥＤと接
続するｐチャネル型ＴＦＴを飽和領域で駆動させた時、ＯＬＥＤに印加される電流値とＶ
ｄとの関係を示す曲線である。例えば、－Ｖｄが－１７Ｖであった時、カソード側の電圧
が－１７ＶであるのでＯＬＥＤに印加される電圧は、０Ｖである。従って、ＯＬＥＤに印
加される電流値もゼロとなる。また、Ｉｄ－Ｖｄ曲線とＯＬＥＤの負荷曲線との交点での
電流値が輝度に相当する。図１２において、ｇｄが小さい場合、－Ｖｄが－７Ｖであった
時に交点があり、その時にＯＬＥＤに印加される電流値は１×１０-6[Ａ]であり、この電
流値に応じた輝度の発光が得られる。ｇｄが小さい場合、ＯＬＥＤの負荷曲線が左側また
は右側にシフトしても、電流値はほとんど変化しないため、均一な輝度が得られる。また
、個々のＯＬＥＤ自体がばらついていれば、ＯＬＥＤの負荷曲線は右側または左側にシフ
トする。
また、ＯＬＥＤが劣化すると、ＯＬＥＤの負荷曲線は左側にシフトする。ｇｄが大きい場
合、劣化によりＯＬＥＤの負荷曲線が左側にシフトして点線で示した曲線となると、ＯＬ
ＥＤの負荷曲線との交点が変化して劣化前後で電流値が異なってしまう。一方、ｇｄが小
さい場合、劣化によりＯＬＥＤの負荷曲線が左側にシフトしても、電流値はほとんど変化
しないため、輝度のバラツキが低減され、均一な輝度が得られる。
In addition, by reducing the channel conductance gd, it is possible to reduce the variation of the OLED itself caused by the area shrinkage of the EL layer due to patterning and heat treatment. Further, by reducing the channel conductance gd, even if the OLED deteriorates for some reason, the current flowing through the OLED can be kept constant, and a constant brightness can be maintained. FIG. 12 shows an Id-Vd curve and an OLED load curve. The channel conductance gd indicates the slope of the Id-Vd curve, and the smaller the channel conductance gd, the smaller the slope of the Id-Vd curve, and the current value becomes almost constant. In FIG. 12, the load curve of the OLED is Vg = -3.3V, and the current value and V applied to the OLED when the p-channel TFT connected to the OLED is driven in the saturation region.
It is a curve which shows the relationship with d. For example, when −Vd is −17V, the voltage applied to the OLED is 0V because the voltage on the cathode side is −17V. Therefore, the current value applied to the OLED is also zero. Further, the current value at the intersection of the Id-Vd curve and the load curve of the OLED corresponds to the luminance. In FIG. 12, when gd is small, there is an intersection when −Vd is −7V, and the current value applied to the OLED at that time is 1 × 10 -6 [A], and the luminance corresponding to this current value is Light emission is obtained. When gd is small, even if the load curve of the OLED shifts to the left or right, the current value hardly changes, so that uniform brightness can be obtained. Further, if the individual OLEDs themselves are scattered, the load curve of the OLED shifts to the right side or the left side.
Further, when the OLED deteriorates, the load curve of the OLED shifts to the left side. When gd is large, when the load curve of the OLED shifts to the left due to deterioration and becomes the curve shown by the dotted line, OL.
The intersection with the load curve of the ED changes and the current value differs before and after deterioration. On the other hand, when gd is small, even if the load curve of the OLED shifts to the left due to deterioration, the current value hardly changes, so that the variation in brightness is reduced and uniform brightness can be obtained.
ここでは、チャネルコンダクタンスｇｄを低下させるために、チャネル長を長くし、従
来よりも格段に高いゲート電圧値でオン状態として駆動させているが、他の手段によって
さらにチャネルコンダクタンスｇｄを低下させてもよい。例えば、チャネルコンダクタン
スｇｄを低下させる他の手段は、ＴＦＴをＬＤＤ構造としてもよいし、チャネル形成領域
を分割して複数に分けてもよい。
Here, in order to reduce the channel conductance gd, the channel length is lengthened and driven in the ON state with a gate voltage value much higher than before, but even if the channel conductance gd is further reduced by other means. good. For example, as another means for reducing the channel conductance gd, the TFT may have an LDD structure, or the channel forming region may be divided into a plurality of parts.
従来、液晶パネルに使用されている画素のｎチャネル型ＴＦＴサイズは、チャネル長Ｌ
×チャネル幅Ｗ＝１２μｍ×４μｍや、Ｌ×Ｗ＝１２μｍ×６μｍなどが使用されていた
。一般的に開口率を向上させるために画素のＴＦＴが占める面積、即ち占有面積は小さけ
れば小さいほどよいとされていた。従って、チャネル長を１００μｍ以上にすることは想
到しえないものであった。また、図４に示すようにチャネル長が５μｍや１０μｍである
場合、Ｖｇが８Ｖ～１０Ｖにおいて最もバラツキが少なくなっており、１０Ｖ以上になる
とバラツキが増加する傾向が見られる。従って、チャネル長を１００μｍ以上とした場合
、Ｖｇが大きくなればなるほどバラツキが低減することは想到しえないものであった。
Conventionally, the n-channel type TFT size of pixels used in liquid crystal panels has a channel length of L.
× Channel width W = 12 μm × 4 μm, L × W = 12 μm × 6 μm, and the like were used. Generally, in order to improve the aperture ratio, it is said that the smaller the area occupied by the TFT of the pixel, that is, the smaller the occupied area, the better. Therefore, it was unthinkable to make the
また、チャネル長を１００μｍ以上とする場合、半導体層の形状としては様々な形状が
考えられるが、その代表例として、図６に示したように半導体層１０２をＸ方向に蛇行さ
せた形状（本明細書ではＡタイフ゜と呼ぶ）や、図１３（Ａ）に示したように半導体層１
１０２をＹ方向に蛇行させた形状（本明細書ではＢタイフ゜と呼ぶ）や、図１３（Ｂ）に
示したような矩形形状（半導体層１２０２）を示した。
Further, when the channel length is 100 μm or more, various shapes can be considered as the shape of the semiconductor layer, and as a typical example thereof, as shown in FIG. 6, the shape of the semiconductor layer 102 meandering in the X direction (this). (Referred to as A type in the specification) and the
The shape of 102 meandering in the Y direction (referred to as B type in the present specification) and the rectangular shape (semiconductor layer 1202) as shown in FIG. 13 (B) are shown.
また、チャネル長を長くすることにより、ＴＦＴを形成する工程の一つとしてレーザー
光の照射処理を行う場合、そのレーザー光のバラツキも低減することができる。それぞれ
ＴＦＴサイズ及び半導体層形状をＬ×Ｗ＝８７μｍ×７μｍ（矩形形状）、Ｌ×Ｗ＝１６
５μｍ×７μｍ（矩形形状）、Ｌ×Ｗ＝８８μｍ×４μｍ（矩形形状）、Ｌ×Ｗ＝１６５
μｍ×４μｍ（矩形形状）、Ｌ×Ｗ＝５００μｍ×４μｍ（Ａタイフ゜）、Ｌ×Ｗ＝５０
０μｍ×４μｍ（Ｂタイフ゜）とし、さらにレーザー光の走査速度を１ｍｍ／sec、０．
５ｍｍ／secとした条件でそれぞれＴＦＴを作製し、ＴＦＴサイズ及び半導体層形状と、
ＴＦＴのオン電流のバラツキ（３σ）との関係を求める実験を行った。ここでは、レーザ
ー光を照射してポリシリコンの結晶性を高めている。図１８にゲート電圧Ｖｇ＝－５Ｖ、
Ｖｄ＝－６Ｖとした時の実験結果を示し、図１９にゲート電圧Ｖｇ＝－１０Ｖ、Ｖｄ＝－
６Ｖとした時の実験結果を示す。なお、図１８および図１９中にオン電流値の中央値（μ
Ａ）も示した。さらに、ＴＦＴサイズ及び半導体層形状と、ＴＦＴのしきい値（Ｖｔｈ）
のバラツキ（３σ）との関係を求め、図２０に示した。
Further, by lengthening the channel length, when the laser light irradiation process is performed as one of the steps of forming the TFT, the variation of the laser light can be reduced. The TFT size and semiconductor layer shape are L × W = 87 μm × 7 μm (rectangular shape) and L × W = 16, respectively.
5 μm × 7 μm (rectangular shape), L × W = 88 μm × 4 μm (rectangular shape), L × W = 165
μm × 4 μm (rectangular shape), L × W = 500 μm × 4 μm (A type), L × W = 50
The scanning speed of the laser beam is set to 0 μm × 4 μm (B type), and the scanning speed of the laser beam is 1 mm / sec, 0.
TFTs were manufactured under the condition of 5 mm / sec, and the TFT size and semiconductor layer shape were determined.
An experiment was conducted to find the relationship with the variation (3σ) of the on-current of the TFT. Here, laser light is irradiated to enhance the crystallinity of polysilicon. In FIG. 18, the gate voltage Vg = -5V,
The experimental results when Vd = -6V are shown, and FIG. 19 shows the gate voltage Vg = -10V and Vd =-.
The experimental result at 6V is shown. Note that the median on-current value (μ) is shown in FIGS. 18 and 19.
A) is also shown. Furthermore, the TFT size and semiconductor layer shape, and the TFT threshold value (Vth)
The relationship with the variation (3σ) was obtained and shown in FIG.
図１８及び図１９から、チャネル長Ｌが長ければ長いほど、オン電流のバラツキが低減
する傾向にあることが読み取れる。レーザーの走査速度は、１ｍｍ／secよりも０．５ｍ
ｍ／secとしたほうが、レーザー光のバラツキが低減しており、チャネル長Ｌを長くすれ
ばするほど、異なるレーザーの走査速度でのバラツキの差が低減されている。即ち、チャ
ネル長Ｌを長くすればするほど、レーザー光のバラツキが低減されると言える。また、最
もバラツキが低減しているものがＬ×Ｗ＝５００μｍ×４μｍであり、さらに、Ｂタイフ
゜よりもＡタイフ゜のほうがオン電流のバラツキが少ないことが読み取れる。
From FIGS. 18 and 19, it can be seen that the longer the channel length L is, the less the variation of the on-current tends to be. Laser scanning speed is 0.5m rather than 1mm / sec
At m / sec, the variation in laser light is reduced, and the longer the channel length L is, the less the difference in variation at different laser scanning speeds is. That is, it can be said that the longer the channel length L is, the less the variation of the laser beam is. Further, it can be read that the one with the smallest variation is L × W = 500 μm × 4 μm, and further, the variation of the on-current is smaller in the A type than in the B type.
以上のことから、図１８及び図１９より、ＯＬＥＤに電流を供給するＴＦＴを飽和領域
に達するまでの電圧範囲で動作させる駆動方法とした発光装置の輝度のバラツキを低減す
ることができると言える。
From the above, it can be said from FIGS. 18 and 19 that the variation in the brightness of the light emitting device used as the driving method for operating the TFT that supplies the current to the OLED in the voltage range until it reaches the saturation region can be reduced.
また、ＴＦＴに流れる電流値を一定として比較した場合、チャネル幅Ｗは小さいほうが好
ましい。図２１に電流値を一定（Ｉｄ＝０．５μＡ）とした場合のバラツキを示すグラフ
を示す。図２１より、ＯＬＥＤに電流を供給するＴＦＴを飽和領域で動作させる駆動方法
とした発光装置の輝度のバラツキを低減することができると言える。また、同様に、最も
バラツキが低減しているものがＬ×Ｗ＝５００μｍ×４μｍであり、さらに、Ｂタイフ゜
よりもＡタイフ゜のほうがオン電流のバラツキが少ないことが読み取れる。
Further, when the current value flowing through the TFT is constant and compared, it is preferable that the channel width W is small. FIG. 21 shows a graph showing the variation when the current value is constant (Id = 0.5 μA). From FIG. 21, it can be said that it is possible to reduce the variation in the brightness of the light emitting device in which the TFT that supplies the current to the OLED is operated in the saturation region. Similarly, the one with the smallest variation is L × W = 500 μm × 4 μm, and it can be read that the variation of the on-current is smaller in the A type than in the B type.
また、図２０においても、チャネル長Ｌが長ければ長いほど、ＴＦＴのしきい値（Ｖｔ
ｈ）のバラツキが低減する傾向にあることが読み取れる。
Further, also in FIG. 20, the longer the channel length L is, the more the TFT threshold value (Vt) is
It can be seen that the variation in h) tends to be reduced.
また、チャネル長Ｌが長ければ長いほど、しきい値及びオン電流の両方のバラツキ、即
ちＴＦＴの電気特性が低減していることから、レーザー光のバラツキ低減だけでなくそれ
以外のプロセス上のバラツキをも低減していると言える。
Further, as the channel length L is longer, the variation in both the threshold value and the on-current, that is, the electrical characteristics of the TFT are reduced. Therefore, not only the variation in the laser beam but also the variation in other processes is reduced. Can be said to be reduced.
また、ＯＬＥＤを有する発光装置においても、画素に配置するＴＦＴの占有面積が小さけ
れば小さいほどよいとされていた。従来のＴＦＴサイズは小さいため、個々のＴＦＴ特性
におけるバラツキが大きく、表示装置において表示ムラの主な原因となっていた。
Further, even in a light emitting device having an OLED, it has been said that the smaller the occupied area of the TFTs arranged in the pixels, the better. Since the conventional TFT size is small, there is a large variation in individual TFT characteristics, which has been a major cause of display unevenness in display devices.
ＯＬＥＤに流れる電流をＴＦＴで制御する場合、大きく分けて２通りの方法がある。具
体的には、飽和領域と呼ばれる電圧範囲で電流を制御する方法と、飽和領域に達するまで
の電圧範囲で電流を制御する方法とがある。ＴＦＴは、図９に示すように、ある一定のゲ
ート電圧Ｖｇを印加し、ソースドレイン間の電圧Ｖｄを除々に上げて流れる電流値を測定
し、Ｖｄ－Ｉｄ曲線を求めると、Ｖｄがある値以上で電流値がほぼ一定となるグラフが得
られる。本明細書では、Ｖｄ－Ｉｄ曲線において、電流値がほぼ一定となるＶｄの範囲を
飽和領域と呼んでいる。
When controlling the current flowing through the OLED with a TFT, there are roughly two methods. Specifically, there are a method of controlling the current in a voltage range called a saturation region and a method of controlling the current in a voltage range until the saturation region is reached. As shown in FIG. 9, the TFT applies a constant gate voltage Vg, gradually increases the voltage Vd between the source and drain, measures the current value flowing, and obtains the Vd-Id curve. With the above, a graph in which the current value is almost constant can be obtained. In the present specification, in the Vd-Id curve, the range of Vd at which the current value is substantially constant is referred to as a saturation region.
本発明は、ＯＬＥＤに電流を供給するＴＦＴを飽和領域に達するまでの電圧範囲で動作
させる場合においても有効であるが、特にＯＬＥＤに電流を供給するＴＦＴを飽和領域で
動作させ、ＯＬＥＤに流れる電流を一定に保つ駆動方法であればバラツキを低減する効果
が顕著に見られる。
The present invention is also effective when the TFT that supplies the current to the OLED is operated in the voltage range until it reaches the saturation region, but in particular, the TFT that supplies the current to the OLED is operated in the saturation region and the current flowing through the OLED. If the drive method keeps the current constant, the effect of reducing the variation can be remarkably seen.
また、図３、図４に示したようにｎチャネル型ＴＦＴよりもバラツキが低減されている
ｐチャネル型ＴＦＴにＯＬＥＤに電流を供給するＴＦＴ用いることが好ましいが、本発明
は、ＯＬＥＤに電流を供給するＴＦＴがｎチャネル型ＴＦＴであってもｐチャネル型ＴＦ
Ｔであってもよい。例えば、ＯＬＥＤに電流を供給するＴＦＴをｐチャネル型ＴＦＴとす
る場合、図１０（Ａ）に示すような接続を行えばよい。また、例えば、ＯＬＥＤに電流を
供給するＴＦＴをｎチャネル型ＴＦＴとする場合、図１０（Ｂ）に示すような接続を行え
ばよい。なお、図１０（Ａ）及び図１０（Ｂ）では、ＯＬＥＤに電流を供給するＴＦＴの
みを示したが、該ＴＦＴのゲート電極の先には複数のＴＦＴなどからなる様々な回路を設
けてもよく、特に限定されないことは言うまでもない。
Further, as shown in FIGS. 3 and 4, it is preferable to use a TFT that supplies a current to the OLED to a p-channel type TFT whose variation is reduced as compared with the n-channel type TFT, but the present invention applies a current to the OLED. Even if the TFT to be supplied is an n-channel type TFT, it is a p-channel type TF.
It may be T. For example, when the TFT that supplies current to the OLED is a p-channel type TFT, the connection as shown in FIG. 10A may be used. Further, for example, when the TFT that supplies the current to the OLED is an n-channel type TFT, the connection as shown in FIG. 10B may be used. Although only the TFT that supplies the current to the OLED is shown in FIGS. 10 (A) and 10 (B), various circuits including a plurality of TFTs may be provided at the tip of the gate electrode of the TFT. Of course, it goes without saying that it is not particularly limited.
本明細書で開示する発明の構成は、陰極と、該陰極に接する有機化合物層と、該有機化合
物層に接する陽極とを有する発光素子を有する発光装置であって、前記発光素子に接続さ
れるＴＦＴのチャネル長Ｌが１００μｍ以上、好ましくは１００μｍ～５００μｍである
ことを特徴とする発光装置である。
The configuration of the invention disclosed herein is a light emitting device having a light emitting device having a cathode, an organic compound layer in contact with the cathode, and an anode in contact with the organic compound layer, and is connected to the light emitting element. The light emitting device is characterized in that the channel length L of the TFT is 100 μm or more, preferably 100 μm to 500 μm.
上記構成において、前記ＴＦＴのチャネル長Ｌに対するチャネル幅Ｗの比が０．１～０．
０１であることを特徴としている。
In the above configuration, the ratio of the channel width W to the channel length L of the TFT is 0.1 to 0.
It is characterized by being 01.
また、本明細書で開示する他の発明の構成は、陰極と、該陰極に接する有機化合物層と
、該有機化合物層に接する陽極とを有する発光素子を有する発光装置であって、前記発光
素子に接続されるＴＦＴのチャネル長Ｌに対するチャネル幅Ｗの比が０．１～０．０１で
あることを特徴とする発光装置である。
Further, the configuration of another invention disclosed in the present specification is a light emitting device having a light emitting device having a cathode, an organic compound layer in contact with the cathode, and an anode in contact with the organic compound layer, wherein the light emitting device is provided. It is a light emitting device characterized in that the ratio of the channel width W to the channel length L of the TFT connected to is 0.1 to 0.01.
また、上記各構成において、前記発光素子に接続されるＴＦＴは、ソースドレイン間電圧
Ｖｄとしきい値電圧Ｖｔｈとの和がゲート電圧Ｖｇより大きい範囲でチャネルコンダクタ
ンスｇｄが０～１×１０-8Ｓ、好ましくは０～５×１０-9Ｓ、さらに好ましくは０～２×
１０-9Ｓであることを特徴としている。
Further, in each of the above configurations, the TFT connected to the light emitting element has a channel conductance gd of 0 to 1 × 10 -8 S in a range where the sum of the source-drain voltage Vd and the threshold voltage Vth is larger than the gate voltage Vg. , Preferably 0-5 × 10 -9 S, more preferably 0-2 ×
It is characterized by being 10 -9 S.
また、本明細書で開示する他の発明の構成は、陰極と、該陰極に接する有機化合物層と
、該有機化合物層に接する陽極とを有する発光素子を有する発光装置であって、前記発光
素子に接続されるＴＦＴは、ソースドレイン間電圧Ｖｄとしきい値電圧Ｖｔｈとの和がゲ
ート電圧Ｖｇより大きい範囲でチャネルコンダクタンスｇｄが０～２×１０-9Ｓであるこ
とを特徴とする発光装置である。
Further, the configuration of another invention disclosed in the present specification is a light emitting device having a light emitting element having a cathode, an organic compound layer in contact with the cathode, and an anode in contact with the organic compound layer, and the light emitting element. The TFT connected to is a light emitting device having a channel conductance gd of 0 to 2 × 10 -9 S in a range where the sum of the source-drain voltage Vd and the threshold voltage Vth is larger than the gate voltage Vg. be.
また、上記各構成において、前記発光素子に接続されるＴＦＴは、ｐチャネル型ＴＦＴま
たはｎチャネル型ＴＦＴであることを特徴としている。
Further, in each of the above configurations, the TFT connected to the light emitting element is characterized by being a p-channel type TFT or an n-channel type TFT.
なお、本明細書中でチャネル形成領域と呼んでいる領域は、キャリア（電子・ホール）
が流れる部分（チャネルとも呼ばれる）を含む領域を指しており、キャリアが流れる方向
におけるチャネル形成領域の長さをチャネル長と呼び、幅をチャネル幅と呼んでいる。
The region referred to as a channel forming region in the present specification is a carrier (electron hole).
Refers to a region including a portion (also called a channel) through which the carrier flows, and the length of the channel forming region in the direction in which the carrier flows is called the channel length, and the width is called the channel width.
また、本明細書では、チャネルコンダクタンスｇｄは、チャネルの導電性を指しており
、以下に示す式で表すことができる。
Further, in the present specification, the channel conductance gd refers to the conductivity of the channel and can be expressed by the following formula.
ここで、Ｌはチャネル長、Ｗはチャネル幅、Ｖｇはゲート電圧、Ｖｔｈはしきい値電圧
、μｎは移動度、ＣOXは酸化膜容量を指している。ＴＦＴにおいて、ＶｇがＶｔｈ以上に
なるとチャネルのコンダクタンスが生じ始める。
Here, L is the channel length, W is the channel width, Vg is the gate voltage, Vth is the threshold voltage, μn is the mobility, and C OX is the oxide film capacity. In the TFT, when Vg becomes Vth or more, channel conductance begins to occur.
加えて、チャネル長Ｌを長くした場合、酸化膜容量ＣOXが大きくなるため、その容量の
一部をＯＬＥＤの保持容量として利用することができる。従来、１画素毎に保持容量を形
成するために保持容量を形成するスペースが必要となり、容量線や容量電極などを設けて
いたが、本発明の画素構成とすることで容量線や容量電極を省略することができる。また
、酸化膜容量ＣOXで保持容量を形成する場合、保持容量は、ゲート絶縁膜を誘電体として
ゲート電極と、ゲート絶縁膜を介してゲート電極と重なる半導体（チャネル形成領域）と
で形成される。従って、ＴＦＴのチャネル長を長くしても、図５に示すようにＴＦＴの半
導体層１０２をゲート電極の上層に配置される電源供給線１０６やソース配線の下方に配
置すれば、開口率を下げることなく画素設計することができる。即ち、本発明の画素構成
とすることで、容量電極や容量配線を形成するスペースを省略しても十分な保持容量を備
えることができ、さらに開口率を上げることができる。
In addition, when the channel length L is lengthened, the oxide film capacity COX becomes large, so that a part of the capacity can be used as the holding capacity of the OLED. Conventionally, in order to form a holding capacity for each pixel, a space for forming a holding capacity is required, and a capacity line and a capacity electrode are provided. However, by adopting the pixel configuration of the present invention, the capacity line and the capacity electrode can be provided. It can be omitted. When the holding capacity is formed by the oxide film capacity COX , the holding capacity is formed by a gate electrode having a gate insulating film as a dielectric and a semiconductor (channel forming region) overlapping the gate electrode via the gate insulating film. To. Therefore, even if the channel length of the TFT is lengthened, if the semiconductor layer 102 of the TFT is arranged below the power supply line 106 or the source wiring arranged on the upper layer of the gate electrode as shown in FIG. 5, the aperture ratio is lowered. Pixel design can be done without any problem. That is, by adopting the pixel configuration of the present invention, a sufficient holding capacity can be provided even if the space for forming the capacitive electrode and the capacitive wiring is omitted, and the aperture ratio can be further increased.
なお、図１８～図１９のＴＦＴサイズおよび半導体層形状において、酸化膜容量ＣOXは
、それぞれＬ×Ｗ＝８７μｍ×７μｍ（矩形形状）の場合において１９２（ｆＦ）、Ｌ×
Ｗ＝１６５μｍ×７μｍ（矩形形状）の場合において３６４．５（ｆＦ）、Ｌ×Ｗ＝８８
μｍ×４μｍ（矩形形状）の場合において１１１．１（ｆＦ）、Ｌ×Ｗ＝１６５μｍ×４
μｍ（矩形形状）において２０８．３（ｆＦ）、Ｌ×Ｗ＝５００μｍ×４μｍ（Ａタイフ
゜）の場合において６３１．３（ｆＦ）
、Ｌ×Ｗ＝５００μｍ×４μｍ（Ｂタイフ゜）の場合において６３１．３（ｆＦ）である
。また、酸化膜容量ＣOXを求める際の他の値としては、ゲート絶縁膜（酸化膜）の膜厚Ｔ
ox＝１１５ｎｍ、ε0＝８．８５４２×１０-12（Ｆ／ｍ2）、εOX＝４．１とした。
In addition, in the TFT size and the semiconductor layer shape of FIGS. 18 to 19, the oxide film capacitance C OX is 192 (fF) and L × when L × W = 87 μm × 7 μm (rectangular shape), respectively.
364.5 (fF), L × W = 88 in the case of W = 165 μm × 7 μm (rectangular shape)
In the case of μm × 4 μm (rectangular shape), 111.1 (fF), L × W = 165 μm × 4
208.3 (fF) in μm (rectangular shape), 631.3 (fF) in the case of L × W = 500 μm × 4 μm (A type)
, L × W = 500 μm × 4 μm (B type), 631.3 (fF). Another value for determining the oxide film capacity C OX is the film thickness T of the gate insulating film (oxide film).
It was set as ox = 115 nm, ε 0 = 8.8542 × 10 -12 (F / m 2 ), and ε OX = 4.1.
また、上記各構成において、前記発光素子に接続されるＴＦＴの容量ＣOXは、１００ｆ
Ｆ以上、好ましくは、１００ｆＦ～７００ｆＦであることを特徴としている。
Further, in each of the above configurations, the capacitance COX of the TFT connected to the light emitting element is 100f .
It is characterized in that it is F or more, preferably 100 fF to 700 fF.
また、上記各構成において、前記発光素子に接続されるＴＦＴのゲート電極と、その上
の配線とで保持容量を形成することを特徴としている。具体的には、図５に示すように、
ゲート電極１００上に設けられた層間絶縁膜（有機絶縁膜または無機絶縁膜）を誘電体と
して、ゲート電極１００と、該ゲート電極と重なる電源供給線１０６とで容量を形成する
。図５において、ゲート電極１００と、該ゲート電極と重なる電源供給線１０６と重なる
面積（１２μｍ×１２７μｍ＝約１５２４μｍ2）は大きく、層間絶縁膜の膜厚及び誘電
率にもよるが保持容量が形成される。このゲート電極１００と電源供給線１０６との間で
形成される容量は、全てＥＬ素子の保持容量として機能させることができる。従って、望
ましくは、前記発光素子に接続されるＴＦＴの容量ＣOXと、該ＴＦＴのゲート電極と電流
供給線との間で形成される容量との合計が数百ｆＦとなるように適宜設計すればよい。
Further, each of the above configurations is characterized in that a holding capacity is formed by the gate electrode of the TFT connected to the light emitting element and the wiring on the gate electrode. Specifically, as shown in FIG.
The interlayer insulating film (organic insulating film or inorganic insulating film) provided on the
なお、本明細書では、ＯＬＥＤの陽極と陰極の間に形成された全ての層を有機発光層と
定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電
子輸送層等が含まれる。基本的にＯＬＥＤは、陽極／発光層／陰極が順に積層された構造
を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入
層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
In this specification, all the layers formed between the anode and the cathode of the OLED are defined as an organic light emitting layer. Specifically, the organic light emitting layer includes a light emitting layer, a hole injection layer, an electron injection layer, a hole transport layer, an electron transport layer and the like. Basically, the OLED has a structure in which the anode / light emitting layer / cathode are laminated in this order, and in addition to this structure, the anode / hole injection layer / light emitting layer / cathode and the anode / hole injection layer / It may have a structure in which a light emitting layer / an electron transport layer / a cathode and the like are laminated in this order.
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Electroluminescence）が
得られる有機化合物（有機発光材料）を含む層（以下、有機発光層と記す）と、陽極と、
陰極とを有している。有機化合物におけるルミネッセンスには、一重項励起状態から基底
状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）と
があるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用いてい
ても良いし、または両方の発光を用いていても良い。
The OLED includes a layer containing an organic compound (organic light emitting material) (hereinafter referred to as an organic light emitting layer) from which luminescence (Electroluminescence) generated by applying an electric field can be obtained, an anode, and an anode.
It has a cathode. Luminescence in organic compounds includes light emission (fluorescence) when returning from the single-term excited state to the ground state and light emission (phosphorus light) when returning from the triple-term excited state to the ground state. , Either one of the above-mentioned light emission may be used, or both light emission may be used.
また、ここではトップゲート型ＴＦＴを例として説明したが、ＴＦＴ構造に関係なく本
発明を適用することが可能であり、例えばボトムゲート型（逆スタガ型）ＴＦＴや順スタ
ガ型ＴＦＴに適用することが可能である。
Further, although the top gate type TFT has been described here as an example, the present invention can be applied regardless of the TFT structure, and for example, it may be applied to a bottom gate type (reverse stagger type) TFT or a forward stagger type TFT. Is possible.
また、本発明の発光装置において、画面表示の駆動方法は特に限定されず、例えば、点
順次駆動方法や線順次駆動方法や面順次駆動方法などを用いればよい。
代表的には、線順次駆動方法とし、時分割階調駆動方法や面積階調駆動方法を適宜用いれ
ばよい。また、発光装置のソース線に入力する映像信号は、アナログ信号であってもよい
し、デジタル信号であってもよく、適宜、映像信号に合わせて駆動回路などを設計すれば
よい。
Further, in the light emitting device of the present invention, the driving method of the screen display is not particularly limited, and for example, a point sequential driving method, a line sequential driving method, a surface sequential driving method, or the like may be used.
Typically, the line sequential drive method may be used, and a time-division gradation drive method or an area gradation drive method may be appropriately used. Further, the video signal input to the source line of the light emitting device may be an analog signal or a digital signal, and a drive circuit or the like may be appropriately designed according to the video signal.
本発明により、複数のＴＦＴが配置される画素部において、ＯＬＥＤに電流を供給するＴ
ＦＴにおいて、単純なオン電流のバラツキだけでなく、規格化したバラツキをも減少させ
ることができ、ＯＬＥＤを有する表示装置において輝度のバラツキを格段に低減すること
ができる。
According to the present invention, a current is supplied to an OLED in a pixel portion in which a plurality of TFTs are arranged.
In the FT, not only the variation of the on-current but also the variation of the standardized can be reduced, and the variation of the brightness can be remarkably reduced in the display device having the OLED.
また、本発明により、レーザー光の照射条件などのＴＦＴ製造プロセスのバラツキが生
じても、各ＴＦＴ間の電気特性のバラツキを低減することができる。
Further, according to the present invention, even if there are variations in the TFT manufacturing process such as laser light irradiation conditions, variations in electrical characteristics between the TFTs can be reduced.
また、本発明により、各ＴＦＴ間のバラツキ低減以外にも、パターニングや熱処理による
ＥＬ層の面積収縮などが原因となっているＯＬＥＤ自体のバラツキも低減することができ
る。
Further, according to the present invention, in addition to reducing the variation between the TFTs, it is possible to reduce the variation of the OLED itself caused by the area shrinkage of the EL layer due to patterning and heat treatment.
また、本発明により、各ＴＦＴ間のバラツキ低減以外にも、何らかの原因でＯＬＥＤが劣
化してもＯＬＥＤに流れる電流を一定に保つことができ、一定の輝度を保持することがで
きる。
Further, according to the present invention, in addition to reducing the variation between the TFTs, the current flowing through the OLED can be kept constant even if the OLED deteriorates for some reason, and a constant brightness can be maintained.
また、本発明により、ＴＦＴの容量Ｃoxの一部を保持容量として意図的に利用することが
でき、画素構造の簡略化および開口率の向上を図ることができる。
Further, according to the present invention, a part of the capacity Cox of the TFT can be intentionally used as the holding capacity, and the pixel structure can be simplified and the aperture ratio can be improved.
本発明の実施形態について、以下に説明する。 Embodiments of the present invention will be described below.
図５は、ＯＬＥＤを有する発光装置の画素部の一部を拡大した上面図である。
なお、図５では、簡略化のため、ＥＬ層は図示しておらず、ＯＬＥＤの一方の電極（画素
電極１０７）しか図示していない。
FIG. 5 is an enlarged top view of a part of the pixel portion of the light emitting device having the OLED.
In FIG. 5, for simplification, the EL layer is not shown, and only one electrode (pixel electrode 107) of the OLED is shown.
図５において、半導体層１０１は、スイッチング用ＴＦＴの活性層となる層であり、ゲ
ート配線１０５と重なる領域がチャネル形成領域、ソース配線１０４と接続する領域がソ
ース領域（またはドレイン領域）、接続電極１０３と接続する領域がドレイン領域（また
はソース領域）である。なお、スイッチング用ＴＦＴは、２つのチャネル形成領域を有す
るダブルゲート構造である。
In FIG. 5, the semiconductor layer 101 is a layer that becomes an active layer of a switching TFT, a region overlapping with the gate wiring 105 is a channel forming region, a region connected to the source wiring 104 is a source region (or drain region), and a connection electrode. The area connected to 103 is the drain area (or source area). The switching TFT has a double gate structure having two channel forming regions.
また、半導体層１０２は、ＯＬＥＤに電流を供給するＴＦＴの活性層となる層であり、
ゲート電極１００と重なる領域がチャネル形成領域である。ＯＬＥＤに電流を供給するＴ
ＦＴのゲート電極１００は、接続電極１０３と接続している。
また、ＯＬＥＤに電流を供給するＴＦＴのソース領域（またはドレイン領域）と電源供給
線１０６とが接続され、ＯＬＥＤに電流を供給するＴＦＴのドレイン領域（またはソース
領域）と接続電極１０８とが接続され、該接続電極１０８と接して画素電極１０７が形成
されている。また、ゲート電極１００の上方には、電源供給線１０６と、隣合う画素のソ
ース配線とが一部重なるように配置されている。なお、半導体層１０２のうち、ゲート電
極１００とゲート絶縁膜を介して重なるチャネル形成領域の上方には、電源供給線１０６
と、隣合う画素のソース配線とが一部重なるように配置されている。このゲート電極１０
０と電源供給線１０６との間で形成される容量は、全てＥＬ素子の保持容量として利用す
ることができる。従って、このゲート電極１００と電源供給線１０６との間で形成される
容量で必要とされる保持容量をある程度確保することができる。
Further, the semiconductor layer 102 is a layer that becomes an active layer of the TFT that supplies a current to the OLED.
The region overlapping the
The
Further, the source region (or drain region) of the TFT that supplies current to the OLED is connected to the power supply line 106, and the drain region (or source region) of the TFT that supplies current to the OLED is connected to the connection electrode 108. The pixel electrode 107 is formed in contact with the connection electrode 108. Further, above the
And the source wiring of adjacent pixels are arranged so as to partially overlap. This
All the capacitances formed between 0 and the power supply line 106 can be used as the holding capacitance of the EL element. Therefore, the holding capacity required for the capacity formed between the
また、図６は、図５に対応する上面図であり、半導体層１０１、１０２とゲート配線１０
５、ゲート電極１００を形成した段階での図である。半導体層１０２がゲート電極１００
とゲート絶縁膜（図示しない）を介して重なる領域、即ちチャネル形成領域を図６中の点
線で示している。
Further, FIG. 6 is a top view corresponding to FIG. 5, in which the semiconductor layers 101 and 102 and the
5. It is a figure at the stage of forming the
The region overlapping with the gate insulating film (not shown), that is, the channel forming region is shown by the dotted line in FIG.
本発明は、ＯＬＥＤに電流を供給するＴＦＴのチャネル形成領域の長さ（チャネル長Ｌ
）が格段に長いＴＦＴ（Ｌ＝１００μｍ～５００μｍ、ここでは５００μｍ）とし、従来
よりも格段に高いゲート電圧値でオン状態として駆動させ、チャネルコンダクタンスｇｄ
の低いＴＦＴ（ｇｄ＝０～１×１０-8Ｓ、好ましくは５×１０-9Ｓ以下、ここでは２×１
０-9Ｓ以下）を提供することを特徴としている。
In the present invention, the length of the channel formation region of the TFT that supplies current to the OLED (channel length L).
) Is a significantly long TFT (L = 100 μm to 500 μm, here 500 μm), and it is driven in the ON state with a significantly higher gate voltage value than before, and the channel conductance gd
Low TFT (gd = 0 to 1 × 10 -8 S, preferably 5 × 10 -9 S or less, here 2 × 1
It is characterized by providing 0 -9 S or less).
上記構成とすることによって、図２に示すように、複数のＴＦＴが配置される画素部にお
いて、ＯＬＥＤに電流を供給するＴＦＴにおいて、単純なオン電流のバラツキだけでなく
、規格化したバラツキをも減少させることができ、ＯＬＥＤを有する表示装置において輝
度のバラツキを格段に低減することができる。
With the above configuration, as shown in FIG. 2, in the TFT that supplies current to the OLED in the pixel portion where a plurality of TFTs are arranged, not only the simple on-current variation but also the standardized variation can be obtained. It can be reduced, and the variation in brightness can be significantly reduced in the display device having the OLED.
また、本発明は、ＯＬＥＤを駆動する方法として、飽和領域と呼ばれる電圧範囲でＯＬＥ
Ｄに流れる電流を制御する方法を採用した場合、極めて顕著な効果を有する。上記構成と
することによって、図１２に示すように、各ＴＦＴ間のバラツキ低減以外にも、ＯＬＥＤ
作製の際に生じるバラツキ（パターニングや熱処理によるＥＬ層の面積収縮などが原因と
なっているＯＬＥＤ自体のバラツキ）も低減することができる。また、上記構成とするこ
とによって、図１２に示すように、各ＴＦＴ間のバラツキ低減以外にも、何らかの原因で
ＯＬＥＤが劣化してもＯＬＥＤに流れる電流を一定に保つことができ、一定の輝度を保持
することができる。
Further, according to the present invention, as a method of driving an OLED, OLE is performed in a voltage range called a saturation region.
When the method of controlling the current flowing through D is adopted, it has a very remarkable effect. With the above configuration, as shown in FIG. 12, in addition to reducing the variation between the TFTs, the OLED is used.
It is also possible to reduce the variation that occurs during manufacturing (the variation of the OLED itself caused by the area shrinkage of the EL layer due to patterning or heat treatment). Further, with the above configuration, as shown in FIG. 12, in addition to reducing the variation between the TFTs, the current flowing through the OLED can be kept constant even if the OLED deteriorates for some reason, and the brightness is constant. Can be retained.
また、本発明は、ＯＬＥＤを駆動する方法として、飽和領域に達するまでの電圧範囲でＯ
ＬＥＤに流れる電流を制御する方法でも有用である。
Further, according to the present invention, as a method of driving an OLED, O is performed in a voltage range until the saturation region is reached.
It is also useful as a method of controlling the current flowing through the LED.
なお、図５及び図６の上面図に限定されないことは言うまでもない。図５及び図６では
、ＴＦＴが形成されている基板を通過させて発光する発光装置（代表的には図１４に示し
た発光装置）の一例を示したため、開口部は、画素電極１０７のうち、接続電極１０８が
形成されていない領域となっており、開口部を広くするため、チャネル長Ｌの長いＴＦＴ
は、電源供給線１０６やソース配線の下方に配置している。このチャネル長Ｌの長いＴＦ
Ｔのゲート電極１００と電源供給線１０６との間で形成される容量は、全てＥＬ素子の保
持容量として利用することもできる。また、図５及び図６とは逆方向に発光する発光装置
（代表的には図１５に示した発光装置）とする場合、開口部は、画素電極と同一領域とな
り、チャネル長Ｌの長いＴＦＴを画素電極の下方に配置してもよく、５００μｍ以上のさ
らに長いチャネル長Ｌを有するＴＦＴを形成することができる。
Needless to say, it is not limited to the top views of FIGS. 5 and 6. 5 and 6 show an example of a light emitting device (typically, a light emitting device shown in FIG. 14) that emits light by passing through a substrate on which a TFT is formed, so that the opening is the pixel electrode 107. , The connection electrode 108 is not formed in the region, and the TFT with a long channel length L is used to widen the opening.
Is located below the power supply line 106 and the source wiring. Long TF with this channel length L
All the capacitances formed between the
また、図５及び図６に示した画素構造とすれば、保持容量を形成するための容量部を形
成しなくとも酸化膜容量Ｃoxの一部を保持容量とすることができるが、１つの画素に保持
容量やメモリ（ＳＲＡＭ、ＤＲＡＭなど）を形成してもよい。
さらに１つの画素に複数（２個、または３個以上）のＴＦＴや様々な回路（カレントミラ
ー回路など）を組み込んだ構造としてもよい。
Further, with the pixel structure shown in FIGS. 5 and 6, a part of the oxide film capacity Cox can be used as the holding capacity without forming a capacity portion for forming the holding capacity, but one pixel. A holding capacity or a memory (SRAM, DRAM, etc.) may be formed in the cell.
Further, a structure in which a plurality of (two or three or more) TFTs and various circuits (current mirror circuit, etc.) are incorporated in one pixel may be used.
また、ここではトップゲート型ＴＦＴを例として説明したが、ＴＦＴ構造に関係なく本
発明を適用することが可能であり、例えばボトムゲート型（逆スタガ型）ＴＦＴや順スタ
ガ型ＴＦＴに適用することが可能である。
Further, although the top gate type TFT has been described here as an example, the present invention can be applied regardless of the TFT structure, and for example, it may be applied to a bottom gate type (reverse stagger type) TFT or a forward stagger type TFT. Is possible.
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行う
こととする。
The present invention having the above configuration will be described in more detail with reference to the following examples.
ここでは、同一基板上に画素部（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）と、画
素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を
同時に作製し、ＯＬＥＤを有する発光装置を作製する作製方法について詳細に説明する。
Here, a pixel portion (n-channel TFT and p-channel TFT) and a drive circuit TFT (n-channel TFT and p-channel TFT) provided around the pixel portion are simultaneously manufactured on the same substrate to form an OLED. A manufacturing method for manufacturing the light emitting device having the light emitting device will be described in detail.
まず、厚さ０．７ｍｍの耐熱性ガラス基板（第１の基板３００）上にプラズマＣＶＤ法
により下地絶縁膜の下層３０１として、プラズマＣＶＤ法で成膜温度４００℃、原料ガス
ＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝
２７％、Ｎ＝２４％、Ｈ＝１７％）を５０nm（好ましくは１０～２００nm）形成する。次
いで、表面をオゾン水で洗浄した後、表面の酸化膜を希フッ酸（１／１００希釈）で除去
する。次いで、下地絶縁膜の上層３０２として、プラズマＣＶＤ法で成膜温度４００℃、
原料ガスＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝
５９％、Ｎ＝７％、Ｈ＝２％）を１００ｎｍ（好ましくは５０～２００nm）の厚さに積層
形成し、さらに大気解放せずにプラズマＣＶＤ法で成膜温度３００℃、成膜ガスＳｉＨ4
で非晶質構造を有する半導体膜（ここではアモルファスシリコン膜）を５４ｎｍの厚さ（
好ましくは２５～８０ｎｍ）で形成した。
First, a heat-resistant glass substrate (first substrate 300) having a thickness of 0.7 mm is used as the lower layer 301 of the underlying insulating film by the plasma CVD method, and the film formation temperature is 400 ° C., the raw material gas SiH 4 , NH 3 by the plasma CVD method. , N 2 O silicon oxide film (composition ratio Si = 32%, O =
27%, N = 24%, H = 17%) is formed at 50 nm (preferably 10 to 200 nm). Then, after washing the surface with ozone water, the oxide film on the surface is removed with dilute hydrofluoric acid (1/100 dilution). Next, as the upper layer 302 of the underlying insulating film, the film formation temperature was 400 ° C. by the plasma CVD method.
Silicon oxynitride film made from raw material gas SiH 4 , N 2 O (composition ratio Si = 32%, O =
59%, N = 7%, H = 2%) are laminated and formed to a thickness of 100 nm (preferably 50 to 200 nm), and the film formation temperature is 300 ° C. and the film formation gas SiH is further formed by a plasma CVD method without releasing to the atmosphere. Four
A semiconductor film having an amorphous structure (here, an amorphous silicon film) with a thickness of 54 nm (
It was preferably formed at 25-80 nm).
本実施例では下地絶縁膜１０４を２層構造として示したが、珪素を主成分とする絶縁膜の
単層膜または２層以上積層させた構造として形成しても良い。また、半導体膜の材料に限
定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．
０００１～０．０２））合金などを用い、公知の手段（スパッタ法、ＬＰＣＶＤ法、また
はプラズマＣＶＤ法等）により形成すればよい。また、プラズマＣＶＤ装置は、枚葉式の
装置でもよいし、バッチ式の装置でもよい。また、同一の成膜室で大気に触れることなく
下地絶縁膜と半導体膜とを連続成膜してもよい。
In this embodiment, the underlying insulating film 104 is shown as a two-layer structure, but it may be formed as a single-layer film of an insulating film containing silicon as a main component or a structure in which two or more layers are laminated. The material of the semiconductor film is not limited, but is preferably silicon or silicon germanium (Si X Ge 1-X (X = 0.).
0001 to 0.02)) It may be formed by a known means (sputtering method, LPCVD method, plasma CVD method, etc.) using an alloy or the like. Further, the plasma CVD apparatus may be a single-wafer type apparatus or a batch type apparatus. Further, the underlying insulating film and the semiconductor film may be continuously formed in the same film forming chamber without being exposed to the atmosphere.
次いで、非晶質構造を有する半導体膜の表面を洗浄した後、オゾン水で表面に約２ｎｍ
の極薄い酸化膜を形成する。次いで、ＴＦＴのしきい値を制御するために微量な不純物元
素（ボロンまたはリン）のドーピングを行う。ここでは、ジボラン（Ｂ2Ｈ6）を質量分離
しないでプラズマ励起したイオンドープ法を用い、ドーピング条件を加速電圧１５ｋＶ、
ジボランを水素で１％に希釈したガスを流量３０ｓｃｃｍとし、ドーズ量２×１０12／ｃ
ｍ2で非晶質シリコン膜にボロンを添加した。
Next, after cleaning the surface of the semiconductor film having an amorphous structure, the surface is about 2 nm with ozone water.
Form an ultra-thin oxide film. Then, a trace amount of an impurity element (boron or phosphorus) is doped to control the threshold value of the TFT. Here, the ion doping method in which diborane (B 2 H 6 ) is plasma-excited without mass separation is used, and the doping conditions are set to an acceleration voltage of 15 kV.
A gas obtained by diluting diborane to 1% with hydrogen has a flow rate of 30 sccm, and the dose amount is 2 × 10 12 / c.
Boron was added to the amorphous silicon film at m 2 .
次いで、重量換算で１０ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布し
た。塗布に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。
Then, a nickel acetate solution containing 10 ppm of nickel in terms of weight was applied with a spinner. Instead of coating, a method of spraying the nickel element on the entire surface by a sputtering method may be used.
次いで、加熱処理を行い結晶化させて結晶構造を有する半導体膜を形成する。
この加熱処理は、電気炉の熱処理または強光の照射を用いればよい。電気炉の熱処理で行
う場合は、５００℃～６５０℃で４～２４時間で行えばよい。ここでは脱水素化のための
熱処理（５００℃、１時間）の後、結晶化のための熱処理（５５０℃、４時間）を行って
結晶構造を有するシリコン膜を得た。なお、ここでは炉を用いた熱処理を用いて結晶化を
行ったが、短時間での結晶化が可能なランプアニール装置で結晶化を行ってもよい。なお
、ここではシリコンの結晶化を助長する金属元素としてニッケルを用いた結晶化技術を用
いたが、他の公知の結晶化技術、例えば固相成長法やレーザー結晶化法を用いてもよい。
Next, it is heat-treated and crystallized to form a semiconductor film having a crystal structure.
For this heat treatment, heat treatment of an electric furnace or irradiation with strong light may be used. When the heat treatment is performed in an electric furnace, the heat treatment may be performed at 500 ° C. to 650 ° C. for 4 to 24 hours. Here, after the heat treatment for dehydrogenation (500 ° C., 1 hour), the heat treatment for crystallization (550 ° C., 4 hours) was performed to obtain a silicon film having a crystal structure. Although crystallization was performed here by using a heat treatment using a furnace, crystallization may be performed by a lamp annealing device capable of crystallization in a short time. Although a crystallization technique using nickel as a metal element that promotes crystallization of silicon is used here, other known crystallization techniques such as a solid phase growth method and a laser crystallization method may be used.
次いで、結晶構造を有するシリコン膜表面の酸化膜を希フッ酸等で除去した後、結晶化率
を高め、結晶粒内に残される欠陥を補修するためのレーザー光（ＸｅＣｌ：波長３０８ｎ
ｍ）の照射を大気中、または酸素雰囲気中で行う。レーザー光には波長４００nm以下のエ
キシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いる。ここでは、繰り返
し周波数１０～１０００Hz程度のパルスレーザー光を用い、当該レーザー光を光学系にて
１００～５００mJ/cm2に集光し、９０～９５％のオーバーラップ率をもって照射し、シリ
コン膜表面を走査させればよい。ここでは、繰り返し周波数３０Ｈｚ、エネルギー密度４
７０mJ/cm2でレーザー光の照射を大気中で行なった。なお、大気中、または酸素雰囲気中
で行うため、レーザー光の照射により表面に酸化膜が形成される。なお、ここではパルス
レーザーを用いた例を示したが、連続発振のレーザーを用いてもよく、非晶質半導体膜の
結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本
波の第２高調波～第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザ
ー（基本波１０６４nm）の第２高調波（５３２nm）や第３高調波（３５５ｎｍ）を適用す
ればよい。連続発振のレーザーを用いる場合には、出力１０Ｗの連続発振のＹＶＯ4レー
ザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中
にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ま
しくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に
照射する。このときのエネルギー密度は０．０１～１００ＭＷ／ｃｍ2程度（好ましくは
０．１～１０ＭＷ／ｃｍ2）が必要である。そして、１０～２０００ｃｍ／ｓ程度の速度
でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。
Next, after removing the oxide film on the surface of the silicon film having a crystal structure with dilute phosphoric acid or the like, laser light (XeCl: wavelength 308n) for increasing the crystallization rate and repairing defects left in the crystal grains.
Irradiation of m) is performed in the atmosphere or an oxygen atmosphere. Excimer laser light with a wavelength of 400 nm or less and the second and third harmonics of the YAG laser are used as the laser light. Here, a pulsed laser beam having a repetition frequency of about 10 to 1000 Hz is used, the laser beam is focused on 100 to 500 mJ / cm 2 by an optical system, irradiated with an overlap rate of 90 to 95%, and the silicon film surface is irradiated. Should be scanned. Here, the repetition frequency is 30 Hz and the energy density is 4.
Laser irradiation was performed in the atmosphere at 70 mJ / cm 2 . Since it is performed in the atmosphere or an oxygen atmosphere, an oxide film is formed on the surface by irradiation with a laser beam. Although an example using a pulse laser is shown here, a continuous oscillation laser may be used, and continuous oscillation is possible in order to obtain crystals having a large particle size when crystallizing an amorphous semiconductor film. It is preferable to apply the second harmonic to the fourth harmonic of the fundamental wave by using a solid-state laser. Typically, the second harmonic (532 nm) or the third harmonic (355 nm) of the Nd: YVO 4 laser (fundamental wave 1064 nm) may be applied. When a continuously oscillating laser is used, the laser light emitted from the continuously oscillating YVO 4 laser having an output of 10 W is converted into harmonics by a nonlinear optical element. There is also a method of inserting a YVO 4 crystal and a nonlinear optical element in the resonator and emitting harmonics. Then, it is preferably formed into a rectangular or elliptical laser beam on the irradiation surface by an optical system and irradiated to the object to be processed. At this time, the energy density needs to be about 0.01 to 100 MW / cm 2 (preferably 0.1 to 10 MW / cm 2 ). Then, the semiconductor film may be moved relative to the laser beam and irradiated at a speed of about 10 to 2000 cm / s.
なお、ここではシリコンの結晶化を助長する金属元素としてニッケルを用いた熱結晶化を
行った後にレーザー光を照射する技術を用いたが、ニッケルを添加することなく、連続発
振のレーザー（ＹＶＯ4レーザーの第２高調波）でアモルファスシリコン膜を結晶化させ
てもよい。
Here, a technique of irradiating a laser beam after performing thermal crystallization using nickel as a metal element that promotes crystallization of silicon was used, but a continuously oscillating laser (YVO 4 ) without adding nickel was used. The amorphous silicon film may be crystallized by the second harmonic of the laser).
次いで、レーザー光の照射により形成された酸化膜を希フッ酸で除去した後、オゾン水
で表面を１２０秒処理して合計１～５ｎｍの酸化膜からなるバリア層を形成する。ここで
はオゾン水を用いてバリア層を形成したが、酸素雰囲気下の紫外線の照射で結晶構造を有
する半導体膜の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体膜
の表面を酸化する方法やプラズマＣＶＤ法やスパッタ法や蒸着法などで１～１０ｎｍ程度
の酸化膜を堆積してバリア層を形成してもよい。本明細書中、バリア層とは、ゲッタリン
グ工程において金属元素が通過可能な膜質または膜厚を有し、且つ、ゲッタリングサイト
となる層の除去工程においてエッチングストッパーとなる層を指している。
Next, after removing the oxide film formed by irradiation with laser light with dilute hydrofluoric acid, the surface is treated with ozone water for 120 seconds to form a barrier layer composed of an oxide film having a total of 1 to 5 nm. Here, the barrier layer was formed using ozone water, but the surface of the semiconductor film having a crystal structure is oxidized by a method of oxidizing the surface of the semiconductor film having a crystal structure by irradiation with ultraviolet rays in an oxygen atmosphere or by oxygen plasma treatment. A barrier layer may be formed by depositing an oxide film having a size of about 1 to 10 nm by a method, a plasma CVD method, a sputtering method, a vapor deposition method, or the like. In the present specification, the barrier layer refers to a layer having a film quality or a film thickness through which a metal element can pass in a gettering step and serving as an etching stopper in a step of removing a layer serving as a gettering site.
次いで、バリア層上にスパッタ法にてゲッタリングサイトとなるアルゴン元素を含む非
晶質シリコン膜を５０ｎｍ～４００ｎｍ、ここでは膜厚１５０ｎｍで形成する。ここでの
成膜条件は、成膜圧力を０．３Ｐａとし、ガス（Ａｒ）流量を５０（sccm）とし、成膜パ
ワーを３ｋＷとし、基板温度を１５０℃とした。なお、上記条件での非晶質シリコン膜に
含まれるアルゴン元素の原子濃度は、３×１０20／ｃｍ3～６×１０20／ｃｍ3、酸素の原
子濃度は１×１０19／ｃｍ3～３×１０19／ｃｍ3である。その後、電気炉を用いて５５０
℃、４時間の熱処理を行いゲッタリングして、結晶構造を有する半導体膜中のニッケル濃
度を低減した。
電気炉に代えてランプアニール装置を用いてもよい。
Next, an amorphous silicon film containing an argon element to be a gettering site is formed on the barrier layer by a sputtering method at a thickness of 50 nm to 400 nm, in this case a film thickness of 150 nm. The film forming conditions here were as follows: the film forming pressure was 0.3 Pa, the gas (Ar) flow rate was 50 (sccm), the film forming power was 3 kW, and the substrate temperature was 150 ° C. The atomic concentration of the argon element contained in the amorphous silicon film under the above conditions is 3 × 10 20 / cm 3 to 6 × 10 20 / cm 3 , and the atomic concentration of oxygen is 1 × 10 19 / cm 3 to. It is 3 × 10 19 / cm 3 . Then 550 using an electric furnace
Heat treatment was performed at ° C. for 4 hours and gettering was performed to reduce the nickel concentration in the semiconductor film having a crystal structure.
A lamp annealing device may be used instead of the electric furnace.
次いで、バリア層をエッチングストッパーとして、ゲッタリングサイトであるアルゴン
元素を含む非晶質シリコン膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去
する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があ
るため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。
Next, using the barrier layer as an etching stopper, the amorphous silicon film containing the argon element, which is a gettering site, is selectively removed, and then the barrier layer is selectively removed with dilute hydrofluoric acid. Since nickel tends to move to a region having a high oxygen concentration during gettering, it is desirable to remove the barrier layer made of an oxide film after gettering.
次いで、得られた結晶構造を有するシリコン膜（ポリシリコン膜とも呼ばれる）の表面
にオゾン水で薄い酸化膜を形成した後、レジストからなるマスクを形成し、所望の形状に
エッチング処理して島状に分離された半導体層を形成する。半導体層を形成した後、レジ
ストからなるマスクを除去する。
Next, a thin oxide film is formed with ozone water on the surface of the obtained silicon film having a crystal structure (also referred to as a polysilicon film), a mask made of a resist is formed, and the mask is etched into a desired shape to form an island shape. It forms a separated semiconductor layer. After forming the semiconductor layer, the mask made of resist is removed.
次いで、フッ酸を含むエッチャントで酸化膜を除去すると同時にシリコン膜の表面を洗
浄した後、ゲート絶縁膜３０３となる珪素を主成分とする絶縁膜を形成する。ここでは、
プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、
Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。
Next, the oxide film is removed with an etchant containing hydrofluoric acid, and at the same time, the surface of the silicon film is washed, and then an insulating film containing silicon as a main component, which is the
Silicon oxynitride film with a thickness of 115 nm by plasma CVD method (composition ratio Si = 32%,
O = 59%, N = 7%, H = 2%).
次いで、ゲート絶縁膜上に膜厚２０～１００ｎｍの第１の導電膜と、膜厚１００～４０
０ｎｍの第２の導電膜とを積層形成する。本実施例では、ゲート絶縁膜３０３上に膜厚５
０ｎｍの窒化タンタル膜、膜厚３７０ｎｍのタングステン膜を順次積層し、以下に示す手
順でパターニングを行って各ゲート電極及び各配線を形成する。
Next, a first conductive film having a film thickness of 20 to 100 nm and a film thickness of 100 to 40 are placed on the gate insulating film.
A second conductive film having a diameter of 0 nm is laminated and formed. In this embodiment, the
A tantalum nitride film having a thickness of 0 nm and a tungsten film having a film thickness of 370 nm are sequentially laminated, and patterning is performed according to the procedure shown below to form each gate electrode and each wiring.
第１の導電膜及び第２の導電膜を形成する導電性材料としてはＴａ、Ｗ、Ｔｉ、Ｍｏ、
Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材
料で形成する。また、第１の導電膜及び第２の導電膜としてリン等の不純物元素をドーピ
ングした多結晶シリコン膜に代表される半導体膜や、、ＡｇＰｄＣｕ合金を用いてもよい
。また、２層構造に限定されず、例えば、膜厚５０ｎｍのタングステン膜、膜厚５００ｎ
ｍのアルミニウムとシリコンの合金（Ａｌ－Ｓｉ）膜、膜厚３０ｎｍの窒化チタン膜を順
次積層した３層構造としてもよい。また、３層構造とする場合、第１の導電膜のタングス
テンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコ
ンの合金（Ａｌ－Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ－Ｔｉ）を用い
てもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層
構造であってもよい。
The conductive materials forming the first conductive film and the second conductive film include Ta, W, Ti, Mo, and the like.
It is formed of an element selected from Al and Cu, or an alloy material or compound material containing the element as a main component. Further, as the first conductive film and the second conductive film, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus, or an AgPdCu alloy may be used. Further, the structure is not limited to the two-layer structure, and for example, a tungsten film having a film thickness of 50 nm and a film thickness of 500 n
A three-layer structure may be formed in which an alloy (Al—Si) film of m aluminum and silicon and a titanium nitride film having a thickness of 30 nm are sequentially laminated. Further, in the case of a three-layer structure, titanium nitride may be used instead of the titanium of the first conductive film, or aluminum may be used instead of the aluminum-silicon alloy (Al—Si) film of the second conductive film. A titanium alloy film (Al—Ti) may be used, or a titanium film may be used instead of the titanium nitride film of the third conductive film. Further, it may have a single-layer structure.
上記第１の導電膜及び第２の導電膜のエッチング（第１のエッチング処理および第２の
エッチング処理）にはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッ
チング法を用いると良い。ＩＣＰエッチング法を用い、エッチング条件（コイル型の電極
に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調
節することによって所望のテーパー形状に膜をエッチングすることができる。ここでは、
レジストからなるマスクを形成した後、第１のエッチング条件として１Paの圧力でコイル
型の電極に７００WのＲＦ（13.56MHz）電力を投入し、エッチング用ガスにＣＦ4とＣｌ2
とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、基板側（
試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイア
ス電圧を印加する。なお、基板側の電極面積サイズは、１２．５ｃｍ×１２．５ｃｍであ
り、コイル型の電極面積サイズ（ここではコイルの設けられた石英円板）は、直径２５ｃ
ｍの円板である。この第１のエッチング条件によりＷ膜をエッチングして端部をテーパー
形状とする。この後、レジストからなるマスクを除去せずに第２のエッチング条件に変え
、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃ
ｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入して
プラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２
０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4
とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチング
される。なお、ここでは、第１のエッチング条件及び第２のエッチング条件を第１のエッ
チング処理と呼ぶこととする。
An ICP (Inductively Coupled Plasma) etching method may be used for etching the first conductive film and the second conductive film (first etching process and second etching process). By using the ICP etching method and appropriately adjusting the etching conditions (the amount of power applied to the coil-type electrode, the amount of power applied to the electrode on the substrate side, the electrode temperature on the substrate side, etc.), the film can be formed into a desired tapered shape. Can be etched. here,
After forming a mask made of resist, 700 W RF (13.56 MHz) power is applied to the coil type electrode at a pressure of 1 Pa as the first etching condition, and CF 4 and Cl 2 are applied to the etching gas.
And O 2 are used, and the gas flow rate ratio of each is set to 25/25/10 (sccm), and the substrate side (
The RF (13.56MHz) power of 150W is also applied to the sample stage), and a substantially negative self-bias voltage is applied. The electrode area size on the substrate side is 12.5 cm × 12.5 cm, and the coil type electrode area size (here, the quartz disk provided with the coil) has a diameter of 25c.
It is a disk of m. The W film is etched under this first etching condition to form a tapered end portion. After that, the mask made of resist was not removed, but the second etching condition was changed, CF 4 and Cl 2 were used as the etching gas, and the respective gas flow rate ratios were 30/30 (sc).
In cm), 500 W RF (13.56 MHz) power was applied to the coil type electrode at a pressure of 1 Pa to generate plasma, and etching was performed for about 30 seconds. 2 on the substrate side (sample stage)
A 0 W RF (13.56 MHz) power is applied and a substantially negative self-bias voltage is applied. CF 4
Under the second etching condition in which
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。
ここでは、第３のエッチング条件としてエッチング用ガスにＣＦ4とＣｌ2とを用い、それ
ぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００
WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを６０秒行った。基
板側（試料ステージ）にも２０WのＲＦ（13.56MHz）
電力を投入し、実質的に負の自己バイアス電圧を印加する。この後、レジストからなるマ
スクを除去せずに第４のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とＯ2
とを用い、それぞれのガス流量比を２０／２０／２０（ｓｃｃｍ）とし、１Paの圧力でコ
イル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約２０秒
程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力
を投入し、実質的に負の自己バイアス電圧を印加する。なお、ここでは、第３のエッチン
グ条件及び第４のエッチング条件を第２のエッチング処理と呼ぶこととする。この段階で
第１の導電層３０４ａを下層とし、第２の導電層３０４ｂを上層とするゲート電極３０４
および各電極３０５～３０７が形成される。この段階で、画素の上面構造を、例えば、図
６に示したものとすればよい。
Next, a second etching process is performed without removing the mask made of resist.
Here, CF 4 and Cl 2 are used as the etching gas as the third etching condition, the respective gas flow rate ratios are set to 30/30 (sccm), and the coil type electrode is 500 at a pressure of 1 Pa.
The RF (13.56MHz) power of W was applied to generate plasma, and etching was performed for 60 seconds. 20W RF (13.56MHz) on the substrate side (sample stage)
Power is applied and a substantially negative self-bias voltage is applied. After that, the mask made of resist was not removed, but changed to the fourth etching condition, and CF 4 , Cl 2 , and O 2 were added to the etching gas.
With, each gas flow rate ratio is set to 20/20/20 (sccm), and 500 W RF (13.56 MHz) power is applied to the coil type electrode at a pressure of 1 Pa to generate plasma for about 20 seconds. Etching was performed. 20W RF (13.56MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. Here, the third etching condition and the fourth etching condition are referred to as a second etching process. At this stage, the
And each electrode 305-307 is formed. At this stage, the upper surface structure of the pixel may be, for example, the one shown in FIG.
次いで、レジストからなるマスクを除去した後、ゲート電極３０４～３０７をマスクと
して全面にドーピングする第１のドーピング処理を行う。第１のドーピング処理はイオン
ドープ法、もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１．
５×１０14atoms/cm2とし、加速電圧を６０～１００ｋｅＶとして行う。ｎ型を付与する
不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。自己整合的に第
１の不純物領域（ｎ--領域）３２２～３２５が形成される。
Next, after removing the mask made of resist, a first doping treatment is performed in which the entire surface is doped with the
The acceleration voltage is set to 5 × 10 14 atoms / cm 2 and the acceleration voltage is set to 60 to 100 keV. Phosphorus (P) or arsenic (As) is typically used as the impurity element that imparts the n-type. The first impurity region (n -- region) 322 to 325 is self-aligned.
次いで、新たにレジストからなるマスクを形成するが、この際、スイッチングＴＦＴ４
０３のオフ電流値を下げるため、マスクは、画素部４０１のスイッチングＴＦＴ４０３を
形成する半導体層のチャネル形成領域及びその一部を覆って形成する。また、マスクは駆
動回路のｐチャネル型ＴＦＴ４０６を形成する半導体層のチャネル形成領域及びその周辺
の領域を保護するためにも設けられる。加えて、マスクは、画素部４０１の電流制御用Ｔ
ＦＴ４０４を形成する半導体層のチャネル形成領域及びその周辺の領域を覆って形成され
る。
Next, a mask made of a resist is newly formed, and at this time, the switching
In order to reduce the off-current value of 03, the mask is formed so as to cover the channel formation region of the semiconductor layer forming the switching TFT 403 of the pixel portion 401 and a part thereof. Further, the mask is also provided to protect the channel forming region of the semiconductor layer forming the p-channel type TFT 406 of the drive circuit and the region around it. In addition, the mask is a current control T of the pixel unit 401.
It is formed so as to cover the channel forming region of the semiconductor layer forming the FT404 and the peripheral region thereof.
次いで、上記レジストからなるマスクを用い、選択的に第２のドーピング処理を行って
、ゲート電極の一部と重なる不純物領域（ｎ-領域）を形成する。第２のドーピング処理
はイオンドープ法、もしくはイオン注入法で行えば良い。ここでは、イオンドープ法を用
い、フォスフィン（ＰＨ3）を水素で５％に希釈したガスを流量３０ｓｃｃｍとし、ドー
ズ量を１．５×１０14atoms/cm2とし、加速電圧を９０ｋｅＶとして行う。この場合、レ
ジストからなるマスクと第２の導電層とがｎ型を付与する不純物元素に対するマスクとな
り、第２の不純物領域３１１、３１２が形成される。第２の不純物領域には１×１０16～
１×１０17/cm3の濃度範囲でｎ型を付与する不純物元素を添加される。ここでは、第２の
不純物領域と同じ濃度範囲の領域をｎ-領域とも呼ぶ。
Next, using the mask made of the resist, a second doping treatment is selectively performed to form an impurity region (n − region) that overlaps a part of the gate electrode. The second doping treatment may be performed by an ion doping method or an ion implantation method. Here, an ion doping method is used, the flow rate of a gas obtained by diluting phosphine (PH 3 ) to 5% with hydrogen is 30 sccm, the dose amount is 1.5 × 10 14 atoms / cm 2 , and the acceleration voltage is 90 keV. In this case, the mask made of resist and the second conductive layer serve as a mask for the impurity element that imparts n-type, and the
Impurity elements that impart n-type are added in a concentration range of 1 × 10 17 / cm 3 . Here, a region having the same concentration range as the second impurity region is also referred to as an n - region.
次いで、レジストからなるマスクを除去せずに第３のドーピング処理を行う。
第３のドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。
ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。
ここでは、イオンドープ法を用い、フォスフィン（ＰＨ3）を水素で５％に希釈したガス
を流量４０ｓｃｃｍとし、ドーズ量を２×１０15atoms/cm2とし、加速電圧を８０ｋｅＶ
として行う。この場合、レジストからなるマスクと第１の導電層及び第２の導電層がｎ型
を付与する不純物元素に対するマスクとなり、第３の不純物領域３１３、３１４、３２６
～３２８が形成される。第３の不純物領域には１×１０20～１×１０21/cm3の濃度範囲で
ｎ型を付与する不純物元素を添加される。ここでは、第３の不純物領域と同じ濃度範囲の
領域をｎ+領域とも呼ぶ。
Next, a third doping treatment is performed without removing the mask made of resist.
The third doping treatment may be performed by an ion doping method or an ion implantation method.
Phosphorus (P) or arsenic (As) is typically used as the impurity element that imparts the n-type.
Here, using the ion doping method, a gas obtained by diluting phosphine (PH 3 ) with hydrogen to 5% has a flow rate of 40 sccm, a dose amount of 2 × 10 15 atoms / cm 2 , and an acceleration voltage of 80 keV.
Do as. In this case, the mask made of resist and the first conductive layer and the second conductive layer serve as a mask for impurity elements that impart n-type, and the
~ 328 is formed. An impurity element that imparts n-type is added to the third impurity region in a concentration range of 1 × 10 20 to 1 × 10 21 / cm 3 . Here, a region having the same concentration range as the third impurity region is also referred to as an n + region.
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスクを形成
して第４のドーピング処理を行う。第４のドーピング処理により、ｐチャネル型ＴＦＴを
形成する半導体層を形成する半導体層にｐ型の導電型を付与する不純物元素が添加された
第４の不純物領域３１８、３１９、３３２、３３３及び第５の不純物領域３１６、３１７
、３３０、３３１を形成する。
Next, after removing the mask made of resist, a new mask made of resist is formed and a fourth doping treatment is performed. By the fourth doping treatment, the
, 330, 331.
また、第４の不純物領域３１８、３１９、３３２、３３３には１×１０20～１×１０21/c
m3の濃度範囲でｐ型を付与する不純物元素が添加されるようにする。尚、第４の不純物領
域３１８、３１９、３３２、３３３には先の工程でリン（Ｐ）
が添加された領域（ｎ--領域）であるが、ｐ型を付与する不純物元素の濃度がその１．５
～３倍添加されていて導電型はｐ型となっている。ここでは、第４の不純物領域と同じ濃
度範囲の領域をｐ+領域とも呼ぶ。
Further, in the
Impurity elements that impart p-type are added in the concentration range of m 3 . In the
Is the region (n - region) to which p-type is added, but the concentration of the impurity element that imparts p-type is 1.5.
It is added up to 3 times and the conductive type is p type. Here, a region having the same concentration range as the fourth impurity region is also referred to as a p + region.
また、第５の不純物領域３１６、３１７、３３０、３３１は第２の導電層のテーパー部
と重なる領域に形成されるものであり、１×１０18～１×１０20/cm3の濃度範囲でｐ型を
付与する不純物元素が添加されるようにする。ここでは、第５の不純物領域と同じ濃度範
囲の領域をｐ-領域とも呼ぶ。
Further, the
以上までの工程でそれぞれの半導体層にｎ型またはｐ型の導電型を有する不純物領域が
形成される。導電層３０４～３０７はＴＦＴのゲート電極となる。
In the steps up to the above, an impurity region having an n-type or p-type conductive type is formed in each semiconductor layer. The
次いで、ほぼ全面を覆う絶縁膜（図示しない）を形成する。本実施例では、プラズマＣ
ＶＤ法により膜厚５０ｎｍの酸化シリコン膜を形成した。勿論、この絶縁膜は酸化シリコ
ン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用
いても良い。
Next, an insulating film (not shown) that covers almost the entire surface is formed. In this embodiment, plasma C
A silicon oxide film having a film thickness of 50 nm was formed by the VD method. Of course, this insulating film is not limited to the silicon oxide film, and an insulating film containing other silicon may be used as a single layer or a laminated structure.
次いで、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。こ
の活性化工程は、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）、或いは
ＹＡＧレーザーまたはエキシマレーザーを裏面から照射する方法、或いは炉を用いた熱処
理、或いはこれらの方法のうち、いずれかと組み合わせた方法によって行う。
Next, a step of activating the impurity element added to each semiconductor layer is performed. This activation step is performed by a rapid thermal annealing method (RTA method) using a lamp light source, a method of irradiating a YAG laser or an excimer laser from the back surface, a heat treatment using a furnace, or a combination of these methods. It is done by the method.
また、本実施例では、上記活性化の前に絶縁膜を形成した例を示したが、上記活性化を
行った後、絶縁膜を形成する工程としてもよい。
Further, in this embodiment, an example in which the insulating film is formed before the activation is shown, but the step may be a step of forming the insulating film after the activation.
次いで、窒化シリコン膜からなる第１の層間絶縁膜３０８を形成して熱処理（３００～
５５０℃で１～１２時間の熱処理）を行い、半導体層を水素化する工程を行う。この工程
は第１の層間絶縁膜３０８に含まれる水素により半導体層のダングリングボンドを終端す
る工程である。酸化シリコン膜からなる絶縁膜（図示しない）の存在に関係なく半導体層
を水素化することができる。水素化の他の手段として、プラズマ水素化（プラズマにより
励起された水素を用いる）を行っても良い。
Next, a first
Heat treatment at 550 ° C. for 1 to 12 hours) is performed to hydrogenate the semiconductor layer. This step is a step of terminating the dangling bond of the semiconductor layer with hydrogen contained in the first
次いで、第１の層間絶縁膜３０８上に有機絶縁物材料から成る第２の層間絶縁膜３０９
を形成する。本実施例では塗布法により膜厚１．６μｍのアクリル樹脂膜３０９ａを形成
し、さらに、スパッタ法により２００ｎｍの窒化シリコン膜３０９ｂを積層する。なお、
ここでは、１．６μｍのアクリル樹脂に窒化シリコン膜を積層した例を示したが、層間絶
縁膜の材料または膜厚は、特に限定されず、ゲート電極とその上に形成する電源供給線と
の間で容量を形成する場合には、適宜、有機絶縁膜または無機絶縁膜の膜厚を０．５μｍ
～２．０μｍとすればよい。
Next, a second interlayer insulating film 309 made of an organic insulating material on the first
To form. In this embodiment, an
Here, an example in which a silicon nitride film is laminated on a 1.6 μm acrylic resin is shown, but the material or film thickness of the interlayer insulating film is not particularly limited, and the gate electrode and the power supply line formed on the gate electrode are used. When forming a capacitance between them, the film thickness of the organic insulating film or the inorganic insulating film should be 0.5 μm as appropriate.
It may be ~ 2.0 μm.
次いで、ｐチャネル型ＴＦＴからなる電流制御用ＴＦＴ４０４のドレイン領域に接して
後で形成される接続電極に接して重なるよう画素電極３３４を形成する。本実施例では、
画素電極はＯＬＥＤの陽極として機能させ、ＯＬＥＤの発光を画素電極に通過させるため
、透明導電膜とする。
Next, the
The pixel electrode functions as an anode of the OLED, and the light emitted from the OLED is passed through the pixel electrode, so that it is a transparent conductive film.
次いで、ゲート電極またはゲート配線となる導電層に達するコンタクトホールと、各不純
物領域に達するコンタクトホールを形成する。本実施例では複数のエッチング処理を順次
行う。本実施例では第２の層間絶縁膜をエッチングストッパーとして第３の層間絶縁膜を
エッチングした後、第１の層間絶縁膜をエッチングストッパーとして第２の層間絶縁膜を
エッチングしてから第１の層間絶縁膜をエッチングした。
Next, a contact hole that reaches the gate electrode or the conductive layer that becomes the gate wiring and a contact hole that reaches each impurity region are formed. In this embodiment, a plurality of etching processes are sequentially performed. In this embodiment, the second interlayer insulating film is used as an etching stopper to etch the third interlayer insulating film, the first interlayer insulating film is used as an etching stopper to etch the second interlayer insulating film, and then the first interlayer is etched. The insulating film was etched.
その後、Ａｌ、Ｔｉ、Ｍｏ、Ｗなどを用いて電極３３５～３４１、具体的にはソース配線
、電源供給線、引き出し電極及び接続電極などを形成する。ここでは、これらの電極及び
配線の材料は、Ｔｉ膜（膜厚１００ｎｍ）とシリコンを含むＡｌ膜（膜厚３５０ｎｍ）と
Ｔｉ膜（膜厚５０ｎｍ）との積層膜を用い、パターニングを行った。こうして、ソース電
極及びソース配線、接続電極、引き出し電極、電源供給線などが適宜、形成される。なお
、層間絶縁膜に覆われたゲート配線とコンタクトを取るための引き出し電極は、ゲート配
線の端部に設けられ、他の各配線の端部にも、外部回路や外部電源と接続するための電極
が複数設けられた入出力端子部を形成する。また、先に形成された画素電極３３４と接し
て重なるよう設けられた接続電極３４１は、電流制御用ＴＦＴ４０４のドレイン領域に接
している。
After that,
以上の様にして、ｎチャネル型ＴＦＴ４０５、ｐチャネル型ＴＦＴ４０６、およびこれ
らを相補的に組み合わせたＣＭＯＳ回路を有する駆動回路４０２と、１つの画素内にｎチ
ャネル型ＴＦＴ４０３またはｐチャネル型ＴＦＴ４０４を複数備えた画素部４０１を形成
することができる。
As described above, a drive circuit 402 having an n-channel type TFT 405, a p-channel type TFT 406, and a CMOS circuit that complementarily combines these, and a plurality of n-channel type TFTs 403 or p-channel type TFTs 404 are provided in one pixel. The pixel portion 401 can be formed.
本実施例では、ＯＬＥＤ４００に接続するｐチャネル型ＴＦＴ４０４のチャネル形成領
域３２９の長さを格段に長いものとする。例えば、上面構造を図５に示したものとすれば
よい。図５ではチャネル長Ｌの長さを５００μｍとした。なお、チャネル幅Ｗは４μｍと
した。
In this embodiment, the length of the
各電極のパターニングが終了したら、レジストを除去して熱処理を行い、次いで、画素
電極３３４の端部を覆うように両端にバンクとよばれる絶縁物３４２ａ、３４２ｂを形成
する。バンク３４２ａ、３４２ｂは珪素を含む絶縁膜もしくは樹脂膜で形成すれば良い。
ここでは、有機樹脂膜からなる絶縁膜をパターニングしてバンク３４２ａを形成した後、
スパッタ法で窒化シリコン膜を成膜し、パターニングしてバンク３４２ｂを形成する。
After the patterning of each electrode is completed, the resist is removed and heat treatment is performed, and then
Here, after patterning an insulating film made of an organic resin film to form a
A silicon nitride film is formed by a sputtering method and patterned to form a
次いで、両端がバンクで覆われている画素電極３３４上にＥＬ層３４３およびＯＬＥＤ
の陰極３４４を形成する。
Then, the
344 of the cathode is formed.
ＥＬ層３４３としては、発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥ
Ｌ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例え
ば、低分子系有機ＥＬ材料や高分子系有機ＥＬ材料を用いればよい。また、ＥＬ層として
一重項励起により発光（蛍光）する発光材料（シングレット化合物）からなる薄膜、また
は三重項励起により発光（リン光）する発光材料（トリプレット化合物）からなる薄膜を
用いることができる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用い
ることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができ
る。
The
The L layer (a layer for causing light emission and carrier movement for that purpose) may be formed. For example, a small molecule organic EL material or a polymer organic EL material may be used. Further, as the EL layer, a thin film made of a light emitting material (singlet compound) that emits light (fluorescence) by singlet excitation or a thin film made of a light emitting material (triplet compound) that emits light (phosphorescence) by triplet excitation can be used. It is also possible to use an inorganic material such as silicon carbide as the charge transport layer and the charge injection layer. Known materials can be used as these organic EL materials and inorganic materials.
また、陰極３４４に用いる材料としては仕事関数の小さい金属（代表的には周期表の１
族もしくは２族に属する金属元素）や、これらを含む合金を用いることが好ましいとされ
ている。仕事関数が小さければ小さいほど発光効率が向上するため、中でも、陰極に用い
る材料としては、アルカリ金属の一つであるＬｉ（リチウム）を含む合金材料が望ましい
。なお、陰極は全画素に共通の配線としても機能し、接続配線を経由して入力端子部に端
子電極を有している。
Further, as the material used for the
It is said that it is preferable to use a metal element belonging to
ここまでの工程が終了した段階が図７である。 FIG. 7 shows the stage at which the steps up to this point have been completed.
次いで、陰極と、有機化合物層と、陽極とを少なくとも有するＯＬＥＤを有機樹脂、保
護膜、封止基板、或いは封止缶で封入することにより、ＯＬＥＤを外部から完全に遮断し
、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐこと
が好ましい。ただし、後でＦＰＣと接続する必要のある入出力端子部には保護膜などは設
けなくともよい。
Next, by encapsulating the OLED having at least a cathode, an organic compound layer, and an anode with an organic resin, a protective film, a sealing substrate, or a sealing can, the OLED is completely blocked from the outside, and moisture or moisture is removed from the outside. It is preferable to prevent the invasion of substances that promote deterioration due to oxidation of the EL layer such as oxygen. However, it is not necessary to provide a protective film or the like on the input / output terminal portion that needs to be connected to the FPC later.
次いで、異方性導電材で入出力端子部の各電極にＦＰＣ（フレキシブルプリントサーキッ
ト）を貼りつける。異方性導電材は、樹脂と、表面にＡｕなどがメッキされた数十～数百
μm径の導電性粒子とから成り、導電性粒子により入出力端子部の各電極とＦＰＣに形成
された配線とが電気的に接続する。
Next, an FPC (flexible printed circuit) is attached to each electrode of the input / output terminal portion with an anisotropic conductive material. The anisotropic conductive material is composed of a resin and conductive particles having a diameter of several tens to several hundreds of μm whose surface is plated with Au or the like, and is formed on each electrode of the input / output terminal portion and the FPC by the conductive particles. Electrically connected to the wiring.
また、必要があれば、偏光板と位相差板とで構成される円偏光板等の光学フィルムを設
けてもよいし、ＩＣチップなどを実装させてもよい。
Further, if necessary, an optical film such as a circular polarizing plate composed of a polarizing plate and a retardation plate may be provided, or an IC chip or the like may be mounted.
以上の工程でＦＰＣが接続されたモジュール型の発光装置が完成する。 Through the above steps, a modular light emitting device to which an FPC is connected is completed.
また、フルカラー表示する場合、本実施例の画素部における等価回路図を図８に示す。
図８中の７０１が図７のスイッチングＴＦＴ４０３に対応しており、７０２が電流制御用
ＴＦＴ４０４に対応している。赤色を表示する画素は、電流制御用ＴＦＴ４０４のドレイ
ン領域に赤色を発光するＯＬＥＤ７０３Ｒが接続され、ソース領域にはアノード側電源線
（Ｒ）７０６Ｒが設けられている。また、ＯＬＥＤ７０３Ｒには、カソード側電源線７０
０が設けられている。また、緑色を表示する画素は、電流制御用ＴＦＴのドレイン領域に
緑色を発光するＯＬＥＤ７０３Ｇが接続され、ソース領域にはアノード側電源線（Ｇ）７
０６Ｇが設けられている。また、青色を表示する画素は、電流制御用ＴＦＴのドレイン領
域に青色を発光するＯＬＥＤ７０３Ｂが接続され、ソース領域にはアノード側電源線（Ｂ
）７０６Ｂが設けられている。それぞれ色の異なる画素にはＥＬ材料に応じて異なる電圧
をそれぞれ印加する。本実施例では、チャネルコンダクタンスｇｄを低下させるために、
チャネル長を長くし、従来よりも格段に高いゲート電圧値でオン状態として駆動させる。
Further, in the case of full-color display, FIG. 8 shows an equivalent circuit diagram in the pixel portion of this embodiment.
701 in FIG. 8 corresponds to the switching TFT 403 of FIG. 7, and 702 corresponds to the current control TFT 404. For the pixel displaying red, an
0 is provided. Further, for the pixel displaying green, the
06G is provided. Further, for the pixel displaying blue, the
) 706B is provided. A different voltage is applied to each pixel having a different color depending on the EL material. In this embodiment, in order to reduce the channel conductance gd,
The channel length is lengthened, and it is driven in the ON state with a gate voltage value that is significantly higher than before.
また、ここでは、表示の駆動方法として、線順次駆動方法の１種である時分割階調駆動
方法を用いる。また、ソース線に入力する映像信号は、アナログ信号であってもよいし、
デジタル信号であってもよく、適宜、映像信号に合わせて駆動回路などを設計すればよい
。
Further, here, as a display driving method, a time-division gradation driving method, which is one of the line sequential driving methods, is used. Further, the video signal input to the source line may be an analog signal, or may be an analog signal.
It may be a digital signal, and a drive circuit or the like may be appropriately designed according to the video signal.
本実施例では、実施例１の画素部の一部を拡大した上面図（図５、図６）と一部異なる
上面図を図１３（Ａ）及び図１３（Ｂ）に示す。
In this embodiment, FIGS. 13 (A) and 13 (B) show top views that are partially different from the top views (FIGS. 5 and 6) in which a part of the pixel portion of the first embodiment is enlarged.
図１３（Ａ）は、図６と対応する上面図であり、同一の箇所は同一の符号を用いている。
図１３（Ａ）は、図６における半導体層１０２に代えて、パターニング形状の異なる半導
体層１１０２とした例である。ここでは、半導体層１１０２を蛇行させている。なお、図
１３（Ａ）においてチャネル長Ｌ×チャネル幅Ｗは、図６と同一であり、５００μｍ×４
μｍとする。図１３（Ａ）は、パターニング形状の異なる半導体層１１０２以外は実施例
１と同一であるので、他の部分の説明は実施例１を参照すればよい。
FIG. 13A is a top view corresponding to FIG. 6, and the same reference numerals are used for the same parts.
FIG. 13A is an example in which the semiconductor layer 1022 having a different patterning shape is used instead of the semiconductor layer 102 in FIG. Here, the semiconductor layer 1102 is meandering. In FIG. 13A, the channel length L × channel width W is the same as in FIG. 6, and is 500 μm × 4.
Let it be μm. FIG. 13A is the same as that of the first embodiment except for the semiconductor layer 1102 having a different patterning shape. Therefore, the description of the other parts may be referred to the first embodiment.
また、図１３（Ｂ）は、他の異なる上面図を示す。図６と対応する同一の箇所は同一の
符号を用いている。図１３（Ｂ）は、図６における半導体層１０２に代えてパターニング
形状の異なる半導体層１２０２とし、電極１００に代えてパターニング形状の異なる電極
１２００とした例である。図１３（Ｂ）においてチャネル長は、１６５μｍとする。図１
３（Ｂ）は、パターニング形状の異なる半導体層１２０２、電極１２００以外は実施例１
と同一であるので、他の部分の説明は実施例１を参照すればよい。
Further, FIG. 13B shows another different top view. The same reference numerals are used for the same parts corresponding to those in FIG. FIG. 13B is an example in which the semiconductor layer 102 in FIG. 6 is replaced with the semiconductor layer 1202 having a different patterning shape, and the
3 (B) is Example 1 except for the semiconductor layer 1202 and the electrode 1200 having different patterning shapes.
Since it is the same as the above, the description of other parts may be referred to Example 1.
また、本実施例は、実施の形態または実施例１と自由に組み合わせることができる。 In addition, this embodiment can be freely combined with the embodiment or the first embodiment.
実施例１または実施例２により得られるモジュール型の発光装置（ＥＬモジュールとも呼
ぶ）の上面図及び断面図を示す。
The top view and sectional view of the modular type light emitting device (also referred to as an EL module) obtained by Example 1 or Example 2 are shown.
図６（Ａ）は、ＥＬモジュールを示す上面図、図１４（Ｂ）は図１４（Ａ）をＡ－Ａ’
で切断した断面図である。図１４（Ａ）において、基板５００（例えば、耐熱性ガラス等
）に、下地絶縁膜５０１が設けられ、その上に画素部５０２、ソース側駆動回路５０４、
及びゲート側駆動回路５０３を形成されている。これらの画素部や駆動回路は、上記実施
例１や実施例２に従えば得ることができる。
6 (A) is a top view showing the EL module, and FIG. 14 (B) is FIG. 14 (A) taken from AA'.
It is a cross-sectional view cut in. In FIG. 14A, a substrate 500 (for example, heat-resistant glass or the like) is provided with a base insulating film 501, and a pixel portion 502, a source side drive circuit 504, and the like are provided on the substrate insulating film 501.
And the gate side drive circuit 503 is formed. These pixel portions and drive circuits can be obtained according to the above-mentioned first and second embodiments.
また、５１８は有機樹脂、５１９は保護膜であり、画素部および駆動回路部は有機樹脂
５１８で覆われ、その有機樹脂は保護膜５１９で覆われている。さらに、接着剤を用いて
カバー材で封止してもよい。カバー材は、支持体として剥離前に接着してもよい。
Further, 518 is an organic resin, 519 is a protective film, the pixel portion and the drive circuit portion are covered with the organic resin 518, and the organic resin is covered with the protective film 519. Further, it may be sealed with a cover material using an adhesive. The cover material may be adhered as a support before peeling.
なお、５０８はソース側駆動回路５０４及びゲート側駆動回路５０３に入力される信号
を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキ
ット）５０９からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示
されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良
い。本明細書における発光装置には、発光装置本体だけでなく、それにＦＰＣもしくはＰ
ＷＢが取り付けられた状態をも含むものとする。
Note that 508 is a wiring for transmitting signals input to the source side drive circuit 504 and the gate side drive circuit 503, and receives a video signal and a clock signal from an FPC (flexible printed circuit) 509 which is an external input terminal. Although only the FPC is shown here, a printed wiring board (PWB) may be attached to the FPC. The light emitting device in the present specification includes not only the light emitting device main body but also FPC or P.
It shall include the state where the WB is attached.
次に、断面構造について図１４（Ｂ）を用いて説明する。基板５００上に接して下地絶
縁膜５０１が設けられ、絶縁膜５０１の上方には画素部５０２、ゲート側駆動回路５０３
が形成されており、画素部５０２は電流制御用ＴＦＴ５１１とそのドレインに電気的に接
続された画素電極５１２を含む複数の画素により形成される。また、ゲート側駆動回路５
０３はｎチャネル型ＴＦＴ５１３とｐチャネル型ＴＦＴ５１４とを組み合わせたＣＭＯＳ
回路を用いて形成される。
Next, the cross-sectional structure will be described with reference to FIG. 14 (B). An underlying insulating film 501 is provided in contact with the substrate 500, and a pixel portion 502 and a gate side drive circuit 503 are provided above the insulating film 501.
Is formed, and the pixel portion 502 is formed by a plurality of pixels including a
03 is a CMOS that combines an n-
Formed using a circuit.
これらのＴＦＴ（５１１、５１３、５１４を含む）は、上記実施例１のｎチャネル型Ｔ
ＦＴ、上記実施例１のｐチャネル型ＴＦＴに従って作製すればよい。
These TFTs (including 511, 513, 514) are the n-channel type T of the above-mentioned Example 1.
The FT may be manufactured according to the p-channel TFT of Example 1 above.
なお、実施例１に従って同一基板上に画素部５０２、ソース側駆動回路５０４、及びゲ
ート側駆動回路５０３形成している。
The pixel portion 502, the source side drive circuit 504, and the gate side drive circuit 503 are formed on the same substrate according to the first embodiment.
画素電極５１２は発光素子（ＯＬＥＤ）の陰極として機能する。また、画素電極５１２
の両端にはバンク５１５が形成され、画素電極５１２上には有機化合物層５１６および発
光素子の陽極５１７が形成される。
The
A bank 515 is formed at both ends of the above, and an organic compound layer 516 and an anode 517 of the light emitting element are formed on the
有機化合物層５１６としては、発光層、電荷輸送層または電荷注入層を自由に組み合わ
せて有機化合物層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれ
ば良い。例えば、低分子系有機化合物材料や高分子系有機化合物材料を用いればよい。ま
た、有機化合物層５１６として一重項励起により発光（蛍光）する発光材料（シングレッ
ト化合物）からなる薄膜、または三重項励起により発光（リン光）する発光材料（トリプ
レット化合物）からなる薄膜を用いることができる。また、電荷輸送層や電荷注入層とし
て炭化珪素等の無機材料を用いることも可能である。これらの有機材料や無機材料は公知
の材料を用いることができる。
The organic compound layer 516 may be formed by freely combining a light emitting layer, a charge transport layer, or a charge injection layer to form an organic compound layer (a layer for causing light emission and carrier transfer therefor). For example, a small molecule organic compound material or a high molecular weight organic compound material may be used. Further, as the organic compound layer 516, a thin film made of a light emitting material (singlet compound) that emits light (fluorescence) by singlet excitation or a thin film made of a light emitting material (triplet compound) that emits light (phosphorus light) by triplet excitation can be used. can. It is also possible to use an inorganic material such as silicon carbide as the charge transport layer and the charge injection layer. Known materials can be used as these organic materials and inorganic materials.
陽極５１７は全画素に共通の配線としても機能し、接続配線５０８を経由してＦＰＣ５
０９に電気的に接続されている。さらに、画素部５０２及びゲート側駆動回路５０３に含
まれる素子は全て陽極５１７、有機樹脂５１８、及び保護膜５１９で覆われている。
The anode 517 also functions as wiring common to all pixels, and the
It is electrically connected to 09. Further, all the elements included in the pixel portion 502 and the gate side drive circuit 503 are covered with the anode 517, the organic resin 518, and the protective film 519.
なお、有機樹脂５１８としては、できるだけ可視光に対して透明もしくは半透明な材料を
用いるのが好ましい。また、有機樹脂５１８はできるだけ水分や酸素を透過しない材料で
あることが望ましい。
As the organic resin 518, it is preferable to use a material that is transparent or translucent with respect to visible light as much as possible. Further, it is desirable that the organic resin 518 is a material that does not allow moisture or oxygen to permeate as much as possible.
また、有機樹脂５１８を用いて発光素子を完全に覆った後、すくなくとも図１４に示す
ように保護膜５１９を有機樹脂５１８の表面（露呈面）に設けることが好ましい。また、
基板５００の裏面を含む全面に保護膜を設けてもよい。ここで、外部入力端子（ＦＰＣ）
が設けられる部分に保護膜が成膜されないように注意することが必要である。マスクを用
いて保護膜が成膜されないようにしてもよいし、ＣＶＤ装置でマスキングテープとして用
いるテフロン（登録商標）等のテープで外部入力端子部分を覆うことで保護膜が成膜され
ないようにしてもよい。保護膜５１９として、窒化珪素膜、ＤＬＣ膜、またはＡｌＮXＯY
膜を用いればよい。
Further, after completely covering the light emitting element with the organic resin 518, it is preferable to provide the protective film 519 on the surface (exposed surface) of the organic resin 518 at least as shown in FIG. again,
A protective film may be provided on the entire surface including the back surface of the substrate 500. Here, the external input terminal (FPC)
It is necessary to be careful not to form a protective film on the portion where the protective film is provided. A mask may be used to prevent the protective film from being formed, or a tape such as Teflon (registered trademark) used as a masking tape in the CVD apparatus may be used to cover the external input terminal portion to prevent the protective film from being formed. May be good. As the protective film 519, a silicon nitride film, a DLC film, or AlN X O Y
A membrane may be used.
以上のような構造で発光素子を保護膜５１９で封入することにより、発光素子を外部か
ら完全に遮断することができ、外部から水分や酸素等の有機化合物層の酸化による劣化を
促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置を得ること
ができる。
By enclosing the light emitting element with the protective film 519 with the above structure, the light emitting element can be completely blocked from the outside, and a substance that promotes deterioration due to oxidation of the organic compound layer such as water and oxygen invades from the outside. You can prevent it from happening. Therefore, a highly reliable light emitting device can be obtained.
また、画素電極を陰極とし、有機化合物層と、透光性を有する陽極とを積層して図１４
とは逆方向に発光する構成としてもよい。また、画素電極を陽極とし、有機化合物層と陰
極を積層して図１４とは逆方向に発光する構成としてもよい。
図１５にその一例を示す。なお、上面図は同一であるので省略する。
Further, with the pixel electrode as the cathode, the organic compound layer and the translucent anode are laminated and shown in FIG.
It may be configured to emit light in the opposite direction to the above. Further, the pixel electrode may be used as an anode, and the organic compound layer and the cathode may be laminated to emit light in the direction opposite to that in FIG.
An example thereof is shown in FIG. Since the top view is the same, it is omitted.
図１５に示した断面構造について以下に説明する。基板６００上に絶縁膜６１０が設け
られ、絶縁膜６１０の上方には画素部６０２、ゲート側駆動回路６０３が形成されており
、画素部６０２は電流制御用ＴＦＴ６１１とそのドレインに電気的に接続された画素電極
６１２を含む複数の画素により形成される。また、ゲート側駆動回路６０３はｎチャネル
型ＴＦＴ６１３とｐチャネル型ＴＦＴ６１４とを組み合わせたＣＭＯＳ回路を用いて形成
される。
The cross-sectional structure shown in FIG. 15 will be described below. An insulating film 610 is provided on the substrate 600, a pixel portion 602 and a gate side drive circuit 603 are formed above the insulating film 610, and the pixel portion 602 is electrically connected to the
これらのＴＦＴ（６１１、６１３、６１４を含む）は、上記実施例１のｎチャネル型Ｔ
ＦＴ、上記実施例１のｐチャネル型ＴＦＴに従って作製すればよい。
These TFTs (including 611, 613, 614) are the n-channel type T of the above-mentioned Example 1.
The FT may be manufactured according to the p-channel TFT of Example 1 above.
画素電極６１２は発光素子（ＯＬＥＤ）の陽極として機能する。また、画素電極６１２
の両端にはバンク６１５が形成され、画素電極６１２上には有機化合物層６１６および発
光素子の陰極６１７が形成される。
The
A bank 615 is formed at both ends of the above, and an
陰極６１７は全画素に共通の配線としても機能し、接続配線６０８を経由してＦＰＣ６
０９に電気的に接続されている。さらに、画素部６０２及びゲート側駆動回路６０３に含
まれる素子は全て陰極６１７、有機樹脂６１８、及び保護膜６１９で覆われている。さら
に、カバー材６２０と接着剤で貼り合わせてもよい。
また、カバー材６２０には凹部を設け、乾燥剤６２１を設置してもよい。
The cathode 617 also functions as wiring common to all pixels, and the
It is electrically connected to 09. Further, all the elements included in the pixel portion 602 and the gate side drive circuit 603 are covered with the cathode 617, the organic resin 618, and the protective film 619. Further, it may be bonded to the cover material 620 with an adhesive.
Further, the cover material 620 may be provided with a recess and the desiccant 621 may be installed.
また、図１５では、画素電極を陽極とし、有機化合物層と陰極を積層したため、発光方
向は図１５に示す矢印の方向となっている。
Further, in FIG. 15, since the pixel electrode is used as the anode and the organic compound layer and the cathode are laminated, the light emitting direction is the direction of the arrow shown in FIG.
また、ここではトップゲート型ＴＦＴを例として説明したが、ＴＦＴ構造に関係なく本
発明を適用することが可能であり、例えばボトムゲート型（逆スタガ型）ＴＦＴや順スタ
ガ型ＴＦＴに適用することが可能である。
Further, although the top gate type TFT has been described here as an example, the present invention can be applied regardless of the TFT structure, and for example, it may be applied to a bottom gate type (reverse stagger type) TFT or a forward stagger type TFT. Is possible.
本発明を実施することによってＯＬＥＤを有するモジュール（アクティブマトリクス型Ｅ
Ｌモジュール）を組み込んだ全ての電子機器が完成される。
By implementing the present invention, a module having an OLED (active matrix type E)
All electronic devices incorporating the L module) are completed.
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプ
レイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、
パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書
籍等）などが挙げられる。それらの一例を図１６、図１７に示す。
Such electronic devices include video cameras, digital cameras, head-mounted displays (goggles-type displays), car navigation systems, projectors, car stereos, etc.
Examples include personal computers, mobile information terminals (mobile computers, mobile phones, electronic books, etc.). Examples of them are shown in FIGS. 16 and 17.
図１６（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表
示部２００３、キーボード２００４等を含む。
FIG. 16A is a personal computer, which includes a main body 2001, an image input unit 2002, a display unit 2003, a
図１６（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０
３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。
FIG. 16B is a video camera, which is a main body 2101, a display unit 2102, and an audio input unit 210.
3. The
図１６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、
カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。
FIG. 16C shows a mobile computer (mobile computer), which is a main body 2201.
It includes a camera unit 2202, an
図１６（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム
部２３０３等を含む。
FIG. 16D is a goggle type display, which includes a
図１６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレー
ヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、
操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇ
ｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲー
ムやインターネットを行うことができる。
FIG. 16E is a player that uses a recording medium (hereinafter referred to as a recording medium) on which a program is recorded, and is a main body 2401, a
Includes
You can listen to music, watch movies, play games, and play the Internet using a tial Versail Disc), a CD, or the like.
図１６（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０
３、操作スイッチ２５０４、受像部（図示しない）等を含む。
FIG. 16F shows a digital camera, which is a main body 2501, a
3. Includes an
図１７（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９
０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６、画像入力部（ＣＣＤ
、イメージセンサ等）２９０７等を含む。
FIG. 17A shows a mobile phone, which is a
03,
, Image sensor, etc.) 2907 and the like are included.
図１７（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００
３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。
FIG. 17B is a mobile book (electronic book), which is a
3. The
図１７（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３
等を含む。
FIG. 17C shows a display, which is a
Etc. are included.
ちなみに図１７（Ｃ）に示すディスプレイは中小型または大型のもの、例えば５～２０
インチの画面サイズのものである。また、このようなサイズの表示部を形成するためには
、基板の一辺が１ｍのものを用い、多面取りを行って量産することが好ましい。
By the way, the display shown in FIG. 17C is small or medium-sized or large-sized, for example, 5 to 20.
It has an inch screen size. Further, in order to form a display unit having such a size, it is preferable to use a substrate having a side of 1 m and perform multi-chamfering for mass production.
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適
用することが可能である。また、本実施例の電子機器は実施の形態、及び実施例１～３の
どのような組み合わせからなる構成を用いても実現することができる。
As described above, the scope of application of the present invention is extremely wide, and it can be applied to manufacturing methods of electronic devices in all fields. Further, the electronic device of the present embodiment can be realized by using the configuration consisting of any combination of the embodiments and the first to third embodiments.
Claims (5)
第１のトランジスタのソース又はドレインの一方に電気的に接続される第１の配線と、
前記第１のトランジスタよりチャネル形成領域のチャネル長が長い第２のトランジスタと、
前記発光素子の一方の電極にソース又はドレインの一方が電気的に接続される第２のトランジスタと、
前記第１のトランジスタのゲート電極に電気的に接続される第２の配線と、
前記第２のトランジスタのソース又はドレインの他方に電気的に接続される第３の配線と、を有し、
前記第２のトランジスタのチャネル形成領域の端部は、前記第２のトランジスタのゲート電極と重なる第１の点及び第２の点を有し、
前記第１の点と前記第２の点とをチャネル経路に沿って結ぶ長さは、前記第１の点と前記第２の点とを直線で結ぶ長さよりも長く、
前記第３の配線は、少なくとも前記第１の配線より線幅が大きい領域を有する発光装置。 Light emitting element and
A first wire electrically connected to either the source or drain of the first transistor,
The second transistor, which has a longer channel length in the channel formation region than the first transistor,
A second transistor in which one of the source and the drain is electrically connected to one of the electrodes of the light emitting element.
The second wiring electrically connected to the gate electrode of the first transistor,
It has a third wire that is electrically connected to the other of the source or drain of the second transistor.
The end of the channel forming region of the second transistor has a first point and a second point overlapping with the gate electrode of the second transistor.
The length connecting the first point and the second point along the channel path is longer than the length connecting the first point and the second point with a straight line.
The third wiring is a light emitting device having a region having at least a line width larger than that of the first wiring.
第１のトランジスタのソース又はドレインの一方に電気的に接続される第１の配線と、
前記第１のトランジスタよりチャネル形成領域のチャネル長が長い第２のトランジスタと、
前記発光素子の一方の電極にソース又はドレインの一方が電気的に接続される第２のトランジスタと、
前記第１のトランジスタのゲート電極に電気的に接続される第２の配線と、
前記第２のトランジスタのソース又はドレインの他方に電気的に接続される第３の配線と、を有し、
前記第２のトランジスタのチャネル形成領域は、蛇行した形状を有し、
前記第３の配線は、少なくとも前記第１の配線より線幅が大きい領域を有する発光装置。 Light emitting element and
A first wire electrically connected to either the source or drain of the first transistor,
The second transistor, which has a longer channel length in the channel formation region than the first transistor,
A second transistor in which one of the source and the drain is electrically connected to one of the electrodes of the light emitting element,
The second wiring electrically connected to the gate electrode of the first transistor,
It has a third wire that is electrically connected to the other of the source or drain of the second transistor.
The channel forming region of the second transistor has a meandering shape and has a meandering shape.
The third wiring is a light emitting device having a region having at least a line width larger than that of the first wiring.
第１のトランジスタのソース又はドレインの一方に電気的に接続される第１の配線と、
前記第１のトランジスタよりチャネル形成領域のチャネル長が長い第２のトランジスタと、
前記発光素子の一方の電極にソース又はドレインの一方が電気的に接続される第２のトランジスタと、
前記第１のトランジスタのゲート電極に電気的に接続される第２の配線と、
前記第２のトランジスタのソース又はドレインの他方に電気的に接続される第３の配線と、
容量と、を有し、
前記第２のトランジスタのチャネル形成領域の端部は、前記第２のトランジスタのゲート電極と重なる第１の点及び第２の点を有し、
前記第１の点と前記第２の点とをチャネル経路に沿って結ぶ長さは、前記第１の点と前記第２の点とを直線で結ぶ長さよりも長く、
前記第３の配線は、少なくとも前記第１の配線より線幅が大きい領域を有し、
前記第３の配線は、前記容量の一方の電極として機能する領域を有し、
前記第２のトランジスタのゲート電極は、前記容量の他方の電極として機能する領域を有する発光装置。 Light emitting element and
A first wire electrically connected to either the source or drain of the first transistor,
The second transistor, which has a longer channel length in the channel formation region than the first transistor,
A second transistor in which one of the source and the drain is electrically connected to one of the electrodes of the light emitting element.
The second wiring electrically connected to the gate electrode of the first transistor,
With a third wire electrically connected to the other of the source or drain of the second transistor,
With capacity,
The end of the channel forming region of the second transistor has a first point and a second point overlapping with the gate electrode of the second transistor.
The length connecting the first point and the second point along the channel path is longer than the length connecting the first point and the second point with a straight line.
The third wiring has at least a region having a larger line width than the first wiring.
The third wiring has a region that functions as one of the electrodes of the capacitance.
The gate electrode of the second transistor is a light emitting device having a region that functions as the other electrode of the capacitance.
第１のトランジスタのソース又はドレインの一方に電気的に接続される第１の配線と、
前記第１のトランジスタよりチャネル形成領域のチャネル長が長い第２のトランジスタと、
前記発光素子の一方の電極にソース又はドレインの一方が電気的に接続される第２のトランジスタと、
前記第１のトランジスタのゲート電極に電気的に接続される第２の配線と、
前記第２のトランジスタのソース又はドレインの他方に電気的に接続される第３の配線と、
容量と、を有し、
前記第２のトランジスタのチャネル形成領域は、蛇行した形状を有し、
前記第３の配線は、少なくとも前記第１の配線より線幅が大きい領域を有し、
前記第３の配線は、前記容量の一方の電極として機能する領域を有し、
前記第２のトランジスタのゲート電極は、前記容量の他方の電極として機能する領域を有する発光装置。 Light emitting element and
A first wire electrically connected to either the source or drain of the first transistor,
The second transistor, which has a longer channel length in the channel formation region than the first transistor,
A second transistor in which one of the source and the drain is electrically connected to one of the electrodes of the light emitting element.
The second wiring electrically connected to the gate electrode of the first transistor,
With a third wire electrically connected to the other of the source or drain of the second transistor,
With capacity,
The channel forming region of the second transistor has a meandering shape and has a meandering shape.
The third wiring has at least a region having a larger line width than the first wiring.
The third wiring has a region that functions as one of the electrodes of the capacitance.
The gate electrode of the second transistor is a light emitting device having a region that functions as the other electrode of the capacitance.
前記第２のトランジスタのチャネル形成領域は、少なくとも一つ以上の角部を有する発光装置。 In any one of claims 1 to 4,
The channel forming region of the second transistor is a light emitting device having at least one corner.
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