KR102238641B1 - Thin film transistor array substrate - Google Patents
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Abstract
본원의 일 실시예에 따른 박막트랜지스터 어레이 기판은 제 2 방향으로 연장되는 레퍼런스라인; 복수의 서브화소영역 각각에 대응하고, 상기 레퍼런스라인에 연결되는 제 3 트랜지스터를 포함하고, 상기 복수의 서브화소영역 중 제 1 및 제 2 서브화소영역 각각의 상기 제 3 트랜지스터는 액티브층으로부터 절연되고 상기 액티브층과 오버랩하며 상기 액티브층의 하부와 상부에 각각 배치되는 제 1 및 제 2 게이트전극을 포함하며, 상기 레퍼런스라인에 인접한 상기 제 2 서브화소영역의 상기 제 3 트랜지스터에서, 상기 제 2 게이트전극의 전체영역은 상기 제 1 게이트전극과 중첩된다.A thin film transistor array substrate according to an exemplary embodiment of the present disclosure includes a reference line extending in a second direction; A third transistor corresponding to each of the plurality of sub-pixel regions and connected to the reference line, and the third transistor of each of the first and second sub-pixel regions among the plurality of sub-pixel regions is insulated from the active layer In the third transistor of the second sub-pixel region adjacent to the reference line, the second gate including first and second gate electrodes overlapping the active layer and respectively disposed below and above the active layer. The entire region of the electrode overlaps the first gate electrode.
Description
본원은 박막트랜지스터 어레이 기판에 관한 것으로, 특히 유기발광표시장치(Organic Light Emitting Display device: OLED)에 적용 가능한 박막트랜지스터 어레이 기판에 관한 것이다.The present application relates to a thin film transistor array substrate, and more particularly, to a thin film transistor array substrate applicable to an organic light emitting display device (OLED).
본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러 가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.As the information age enters in earnest, the field of displays that visually displays electrical information signals is rapidly developing. Accordingly, research has been continued to develop performances such as thinner, lighter, and low power consumption for various flat display devices.
이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.Typical examples of such flat panel display devices are Liquid Crystal Display device (LCD), Plasma Display Panel device (PDP), Field Emission Display device (FED), and electroluminescent display device. (Electro Luminescence Display device: ELD), Electro-Wetting Display device (EWD), and Organic Light Emitting Display device (OLED).
이러한 평판표시장치들은 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 대향 합착된 한 쌍의 기판 사이에 고유의 발광물질 또는 편광물질이 개재된 구조이다.These flat panel display devices essentially include a flat panel display panel for realizing an image. The flat panel display panel has a structure in which a unique light emitting material or a polarizing material is interposed between a pair of substrates that are bonded to each other.
더불어, 평판표시패널이 능동 매트릭스 구동 방식(Active Matrix Driving Mode)으로 구동되는 경우, 평판표시패널의 한 쌍의 기판 중 어느 하나는 박막트랜지스터 어레이 기판으로 마련된다. 박막트랜지스터 어레이 기판은 표시영역에 복수의 서브화소영역을 정의하고, 각 서브화소영역의 광 방출 여부를 독립적으로 구동한다.In addition, when the flat panel display panel is driven in an active matrix driving mode, any one of a pair of substrates of the flat panel display panel is provided as a thin film transistor array substrate. The thin film transistor array substrate defines a plurality of subpixel regions in the display region, and independently drives whether or not each subpixel region emits light.
한편, 유기발광표시장치(OLED)는 복수의 서브화소영역에 대응하는 복수의 유기발광소자를 포함하고, 자체 발광형 소자인 유기발광소자를 이용하여 화상을 표시한다. 유기발광소자는 상호 대향하는 제 1 및 제 2 전극과, 이들 사이에 유기발광물질로 형성되는 발광층을 포함한다. 이러한 유기발광소자는 제 1 및 제 2 전극 사이의 구동전류에 기초하여 광을 방출한다.Meanwhile, the organic light-emitting display device OLED includes a plurality of organic light-emitting devices corresponding to a plurality of sub-pixel areas, and displays an image using an organic light-emitting device that is a self-emission type device. The organic light-emitting device includes first and second electrodes facing each other, and a light-emitting layer formed of an organic light-emitting material therebetween. Such an organic light emitting device emits light based on a driving current between the first and second electrodes.
도 1은 일반적인 유기발광표시장치에 구비되는 박막트랜지스터 어레이 기판의 각 서브화소영역을 나타낸 등가회로도이다.1 is an equivalent circuit diagram showing each sub-pixel area of a thin film transistor array substrate provided in a general organic light emitting display device.
도 1에 도시한 바와 같이, 일반적인 박막트랜지스터 어레이 기판은 각 서브화소영역에 대응하는 스위칭 트랜지스터(SW_TR), 구동 트랜지스터(DR_TR), 스토리지 커패시터(Cst) 및 센싱트랜지스터(SE_TR)를 포함한다.As shown in FIG. 1, a typical thin film transistor array substrate includes a switching transistor SW_TR, a driving transistor DR_TR, a storage capacitor Cst, and a sensing transistor SE_TR corresponding to each sub-pixel region.
스위칭 트랜지스터(SW_TR)는 게이트신호(Vgate)에 기초하여 턴온하면, 데이터라인의 데이터신호(Vdata)에 따라 구동 트랜지스터(DR_TR)를 턴온시킨다. 이때, 스위칭 트랜지스터(SW_TR)의 출력신호에 의해, 스토리지 커패시터(Cst)가 충진된다.When the switching transistor SW_TR is turned on based on the gate signal Vgate, the driving transistor DR_TR is turned on according to the data signal Vdata of the data line. At this time, the storage capacitor Cst is filled by the output signal of the switching transistor SW_TR.
구동 트랜지스터(DR_TR)는 스위칭 트랜지스터(SW_TR) 또는 스토리지 커패시터(Cst)의 출력신호에 기초하여 턴온하고, 전원라인의 구동전원(VDD)에 대응하는 구동전류를 유기발광소자(OLED)에 공급한다.The driving transistor DR_TR is turned on based on the output signal of the switching transistor SW_TR or the storage capacitor Cst, and supplies a driving current corresponding to the driving power VDD of the power line to the organic light-emitting device OLED.
구동 트랜지스터(DR_TR)가 턴온하면, 유기발광소자(OLED)는 구동전원(VDD)과 공통전원(VSS) 사이의 전압차에 대응하는 구동전류에 기초하여 광을 방출한다.When the driving transistor DR_TR is turned on, the organic light emitting device OLED emits light based on a driving current corresponding to a voltage difference between the driving power supply VDD and the common power supply VSS.
센싱 트랜지스터(SE_TR)는 센스신호(Vsense)에 기초하여 턴온한다. 이러한 센싱 트랜지스터(SE_TR)에 의해, 구동트랜지스터(DR_TR)와 유기발광소자(OLED) 사이의 제 1 노드(N1)는 레퍼런스라인의 기준신호(Vref)에 기초하여 초기화된다.The sensing transistor SE_TR is turned on based on the sense signal Vsense. By the sensing transistor SE_TR, the first node N1 between the driving transistor DR_TR and the organic light emitting device OLED is initialized based on the reference signal Vref of the reference line.
이때, 도 1에 상세히 도시되어 있지 않으나, 기준신호(Vref)를 공급하는 레퍼런스라인은 상호 이웃하고 서로 다른 색상을 방출하는 둘 이상의 서브화소영역을 포함하는 단위화소영역에 대응한다. 즉, 레퍼런스라인은 각 단위화소영역에 포함된 둘 이상의 센싱 트랜지스터(SE_TR)에 공유된다. 그리고, 센싱 트랜지스터(SE_TR)는 제 1 노드(N1)를 통해 유기발광소자(OLED)에 연결된다.In this case, although not shown in detail in FIG. 1, the reference lines supplying the reference signal Vref correspond to a unit pixel region including two or more sub-pixel regions that are adjacent to each other and emit different colors. That is, the reference line is shared by two or more sensing transistors SE_TR included in each unit pixel region. In addition, the sensing transistor SE_TR is connected to the organic light emitting device OLED through the first node N1.
이에 따라, 어느 하나의 서브화소영역의 센싱 트랜지스터(SE_TR)가 불량인 경우, 해당 서브화소영역 뿐만 아니라, 불량인 센싱 트랜지스터(SE_TR)가 연결된 레퍼런스라인을 공유하는 다른 서브화소영역들까지 휘점 불량이 확산될 수 있는 문제점이 있다. 그러므로, 불량인 센싱 트랜지스터(SE_TR)를 레퍼런스라인으로부터 분리시키는 리페어가 필요하다.Accordingly, when the sensing transistor SE_TR of any one sub-pixel region is defective, not only the corresponding sub-pixel region, but also other sub-pixel regions sharing the reference line to which the defective sensing transistor SE_TR is connected, the bright spot is defective. There is a problem that can spread. Therefore, a repair is required to separate the defective sensing transistor SE_TR from the reference line.
본원은 유기발광표시장치에 구비될 수 있는 박막트랜지스터 어레이 기판에 있어서, 불량의 센싱 트랜지스터를 레퍼런스라인으로부터 분리시키는 리페어가 용이해질 수 있는 박막트랜지스터 어레이 기판을 제공한다.The present application provides a thin film transistor array substrate capable of being easily repaired to separate a defective sensing transistor from a reference line in a thin film transistor array substrate that may be provided in an organic light emitting display device.
이와 같은 과제를 해결하기 위하여, 본원은 게이트라인과 함께 복수의 서브화소영역을 정의하도록, 상기 제 1 방향에 교차하는 제 2 방향으로 연장되고 상호 이웃하는 제 1 및 제 2 데이터라인; 상기 제 2 방향으로 연장되고 상기 제 2 데이터라인과 이웃하는 레퍼런스라인; 상기 복수의 서브화소영역 각각에 대응하고, 상기 레퍼런스라인에 연결되는 제 3 트랜지스터를 포함하고, 상기 복수의 서브화소영역 중 제 1 및 제 2 서브화소영역 각각의 상기 제 3 트랜지스터는 액티브층으로부터 절연되고 상기 액티브층과 오버랩하며 상기 액티브층의 하부와 상부에 각각 배치되는 제 1 및 제 2 게이트전극을 포함하고, 상기 레퍼런스라인에 인접한 상기 제 2 서브화소영역의 상기 제 3 트랜지스터에서, 상기 제 2 게이트전극의 전체영역은 상기 제 1 게이트전극과 중첩되는 박막트랜지스터 어레이 기판을 제공한다.In order to solve such a problem, the present application includes first and second data lines extending in a second direction crossing the first direction and adjacent to each other to define a plurality of sub-pixel regions together with a gate line; A reference line extending in the second direction and adjacent to the second data line; A third transistor corresponding to each of the plurality of sub-pixel regions and connected to the reference line, and the third transistor of each of the first and second sub-pixel regions of the plurality of sub-pixel regions is insulated from the active layer And overlapping the active layer and including first and second gate electrodes respectively disposed below and above the active layer, and in the third transistor of the second sub-pixel region adjacent to the reference line, the second The entire area of the gate electrode provides a thin film transistor array substrate overlapping the first gate electrode.
그리고, 본원은 게이트라인과 함께 복수의 서브화소영역을 정의하도록, 상기 제 1 방향에 교차하는 제 2 방향으로 연장되고 상호 이웃하는 제 1 및 제 2 데이터라인; 상기 제 2 방향으로 연장되고 상기 제 2 데이터라인과 이웃하는 레퍼런스라인; 상기 복수의 서브화소영역 각각에 대응하고, 상기 레퍼런스라인에 연결되는 제 3 트랜지스터를 포함하고, 상기 복수의 서브화소영역 중 제 1 및 제 2 서브화소영역 각각의 상기 제 3 트랜지스터는 액티브층으로부터 절연되고 상기 액티브층과 오버랩하며 상기 액티브층의 하부와 상부에 각각 배치되는 제 1 및 제 2 게이트전극을 포함하고, 상기 레퍼런스라인에 인접한 상기 제 2 서브화소영역의 상기 제 3 트랜지스터는 상기 액티브층에서 절연되고 상기 액티브층과 오버랩하며 상기 액티브층의 하부에 배치되는 제 1 게이트전극만을 포함하는 박막트랜지스터 어레이 기판을 제공한다.In addition, the present application includes first and second data lines extending in a second direction crossing the first direction and adjacent to each other to define a plurality of sub-pixel regions together with a gate line; A reference line extending in the second direction and adjacent to the second data line; A third transistor corresponding to each of the plurality of sub-pixel regions and connected to the reference line, and the third transistor of each of the first and second sub-pixel regions of the plurality of sub-pixel regions is insulated from the active layer And overlapping the active layer and including first and second gate electrodes respectively disposed below and above the active layer, and the third transistor of the second sub-pixel region adjacent to the reference line is in the active layer A thin film transistor array substrate is provided that is insulated, overlaps the active layer, and includes only a first gate electrode disposed under the active layer.
본원의 일 실시예에 따른 박막트랜지스터 어레이 기판은 각 서브화소영역에 대응하고 레퍼런스라인과 연결되는 트랜지스터를 포함하되, 트랜지스터는 액티브층의 상부 및 하부에 배치되고 액티브층으로부터 절연되며 상호 연결되는 제 1 및 제 2 게이트전극을 포함한다. 이때, 복수의 서브화소영역 중 레퍼런스라인과 인접한 서브화소영역의 트랜지스터는 제 1 게이트전극에 전체 영역이 오버랩하는 제 2 게이트전극을 포함한다. 이로써, 레퍼런스라인과 인접한 서브화소영역의 트랜지스터와 레퍼런스라인 사이의 리페어 포인트에 대한 마진이 제 2 게이트전극에 의해 감소되는 것이 방지되므로, 레퍼런스라인과 인접한 서브화소영역의 트랜지스터가 불량인 경우, 불량인 트랜지스터를 레퍼런스라인으로부터 분리시키는 리페어가 용이하게 실시될 수 있다.The thin film transistor array substrate according to the exemplary embodiment of the present application includes a transistor corresponding to each sub-pixel region and connected to a reference line, wherein the transistor is disposed above and below the active layer, insulated from the active layer, and connected to each other. And a second gate electrode. In this case, among the plurality of sub-pixel regions, the transistor of the sub-pixel region adjacent to the reference line includes a second gate electrode in which the entire region overlaps the first gate electrode. Accordingly, since the margin for the repair point between the transistor in the sub-pixel region adjacent to the reference line and the reference line is prevented from being reduced by the second gate electrode, if the transistor in the sub-pixel region adjacent to the reference line is defective, Repair for separating the transistor from the reference line can be easily performed.
그리고, 본원의 다른 일 실시예에 따르면, 레퍼런스라인과 인접한 서브화소영역의 트랜지스터는 제 1 게이트전극만을 포함하고 제 2 게이트전극을 포함하지 않는다. 이로써, 공정 오차 등으로 인해, 레퍼런스라인이 제 2 게이트전극과 오버랩하는 영역을 포함할 수 있는 가능성이 완전히 제거되므로, 레퍼런스라인과 인접한 서브화소영역의 트랜지스터와 레퍼런스라인 사이의 리페어 포인트에 대한 마진이 제 2 게이트전극에 의해 감소되는 것이 완전히 배제될 수 있다.Further, according to another exemplary embodiment of the present disclosure, a transistor in a subpixel region adjacent to the reference line includes only the first gate electrode and does not include the second gate electrode. Accordingly, the possibility that the reference line may include a region overlapping the second gate electrode due to a process error, etc., is completely eliminated, so that the margin for the repair point between the reference line and the transistor in the sub-pixel region adjacent to the reference line is reduced. The reduction by the second gate electrode can be completely eliminated.
도 1은 일반적인 유기발광표시장치에 구비되는 박막트랜지스터 어레이 기판의 각 서브화소영역을 나타낸 등가회로도이다.
도 2는 본원의 각 실시예에 따른 박막트랜지스터 어레이 기판에 있어서, 나란하게 배열된 제 1 내지 제 4 서브화소영역을 나타낸 등가회로도이다.
도 3은 본원의 제 1 실시예에 따른 제 1 및 제 2 서브화소영역의 제 3 트랜지스터를 나타낸 평면도이다.
도 4는 도 3의 Ⅰ-Ⅰ'를 나타낸 단면도이다.
도 5는 도 3의 Ⅱ-Ⅱ'를 나타낸 단면도이다.
도 6은 도 3의 제 1 및 제 2 리페어포인트를 나타낸 제 1 및 제 2 서브화소영역의 등가회로도이다.
도 7은 제 2 게이트전극이 연장된 레퍼런스라인과 오버랩하는 영역을 포함하는 경우를 나타낸 평면도이다.
도 8은 도 7의 Ⅲ-Ⅲ'를 나타낸 단면도이다.
도 9는 도 7의 제 1 및 제 2 리페어포인트를 나타낸 제 1 및 제 2 서브화소영역의 등가회로도이다.
도 10은 본원의 제 2 실시예에 따른 제 1 및 제 2 서브화소영역의 제 3 트랜지스터를 나타낸 평면도이다.1 is an equivalent circuit diagram showing each sub-pixel area of a thin film transistor array substrate provided in a general organic light emitting display device.
2 is an equivalent circuit diagram showing first to fourth sub-pixel regions arranged side by side in the thin film transistor array substrate according to each exemplary embodiment of the present disclosure.
3 is a plan view illustrating a third transistor in the first and second subpixel regions according to the first exemplary embodiment of the present application.
FIG. 4 is a cross-sectional view illustrating I-I' of FIG. 3.
5 is a cross-sectional view illustrating II-II' of FIG. 3.
6 is an equivalent circuit diagram of first and second subpixel regions showing first and second repair points of FIG. 3.
7 is a plan view illustrating a case in which a second gate electrode includes a region overlapping an extended reference line.
FIG. 8 is a cross-sectional view taken along line III-III' of FIG. 7.
9 is an equivalent circuit diagram of first and second subpixel regions showing first and second repair points of FIG. 7.
10 is a plan view illustrating third transistors in first and second subpixel regions according to the second exemplary embodiment of the present application.
이하, 본원의 각 실시예에 따른 박막트랜지스터 어레이 기판에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.Hereinafter, a thin film transistor array substrate according to each embodiment of the present application will be described in detail with reference to the accompanying drawings.
도 2는 본원의 각 실시예에 따른 박막트랜지스터 어레이 기판에 있어서, 나란하게 배열된 제 1 내지 제 4 서브화소영역을 나타낸 등가회로도이다. 도 3은 본원의 제 1 실시예에 따른 제 1 및 제 2 서브화소영역의 제 3 트랜지스터를 나타낸 평면도이고, 도 4는 도 3의 Ⅰ-Ⅰ'를 나타낸 단면도이며, 도 5는 도 3의 Ⅱ-Ⅱ'를 나타낸 단면도이다. 도 6은 도 3의 제 1 및 제 2 리페어포인트를 나타낸 제 1 및 제 2 서브화소영역의 등가회로도이다. 도 7은 제 2 게이트전극이 연장된 레퍼런스라인과 오버랩하는 영역을 포함하는 경우를 나타낸 평면도이고, 도 8은 도 7의 Ⅲ-Ⅲ'를 나타낸 단면도이며, 도 9는 도 7의 제 1 및 제 2 리페어포인트를 나타낸 제 1 및 제 2 서브화소영역의 등가회로도이다. 그리고, 도 10은 본원의 제 2 실시예에 따른 제 1 및 제 2 서브화소영역의 제 3 트랜지스터를 나타낸 평면도이다.2 is an equivalent circuit diagram showing first to fourth sub-pixel regions arranged side by side in the thin film transistor array substrate according to each exemplary embodiment of the present disclosure. 3 is a plan view illustrating a third transistor in the first and second sub-pixel regions according to the first embodiment of the present application, FIG. 4 is a cross-sectional view showing Ⅰ-Ⅰ' of FIG. 3, and FIG. 5 is Ⅱ of FIG. 3 It is a cross-sectional view showing -II'. 6 is an equivalent circuit diagram of first and second subpixel regions showing first and second repair points of FIG. 3. 7 is a plan view illustrating a case in which a second gate electrode includes a region overlapping an extended reference line, FIG. 8 is a cross-sectional view illustrating III-III' of FIG. 7, and FIG. 9 is 2 is an equivalent circuit diagram of the first and second sub-pixel regions showing repair points. 10 is a plan view illustrating a third transistor in the first and second subpixel regions according to the second exemplary embodiment of the present application.
도 2에 도시한 바와 같이, 본원의 제 1 실시예에 따른 박막트랜지스터 어레이 기판은 제 1 방향(도 2의 가로방향)으로 연장되는 게이트라인(GL), 게이트라인(GL)과 함께 복수의 서브화소영역(SP1, SP2, SP3, SP4)을 정의하도록 제 1 방향에 교차하는 제 2 방향(도 2의 세로방향)으로 연장되고 상호 이웃하는 제 1 및 제 2 데이터라인(DL1, DL2), 제 2 방향으로 연장되고 제 1 데이터라인(DL1)에 이웃하는 전원라인(PL), 제 2 방향으로 연장되고 제 2 데이터라인(DL2)에 이웃하는 레퍼런스라인(RL), 및 각 서브화소영역(SP1, SP2, SP3, SP4)에 대응하는 제 1 내지 제 3 트랜지스터(T1, T2, T3)와 스토리지 커패시터(Cst)와 유기발광소자(OLED)를 포함한다.As shown in FIG. 2, the thin film transistor array substrate according to the first embodiment of the present application includes a plurality of subs along with a gate line GL and a gate line GL extending in a first direction (a horizontal direction in FIG. 2). The first and second data lines DL1 and DL2 that are adjacent to each other and extend in a second direction crossing the first direction (vertical direction in FIG. 2) to define the pixel areas SP1, SP2, SP3, and SP4, The power line PL extending in the second direction and adjacent to the first data line DL1, the reference line RL extending in the second direction and adjacent to the second data line DL2, and each sub-pixel area SP1 , SP2, SP3, and SP4, the first to third transistors T1, T2, and T3 corresponding to each other, a storage capacitor Cst, and an organic light emitting diode OLED.
각 서브화소영역(SP1, SP2, SP3, SP4)의 제 1 트랜지스터(T1)는 제 1 및 제 2 데이터라인(DL1, DL2) 중 각 서브화소영역에 인접한 어느 하나와 게이트라인(GL) 사이에 연결된다. 이러한 제 1 트랜지스터(T1)는 게이트라인(GL)의 게이트신호에 기초하여 턴온-턴오프한다. 그리고, 제 1 트랜지스터(T1)는 턴온하면, 제 1 또는 제 2 데이터라인(DL1, DL2)의 데이터신호에 기초하여, 제 2 트랜지스터(T2)를 턴온시키는 신호를 출력한다. 즉, 제 1 트랜지스터(T1)는 각 서브화소영역의 구동 여부를 스위칭하기 위한 소자이다.The first transistor T1 of each sub-pixel region SP1, SP2, SP3, and SP4 is between the gate line GL and any one of the first and second data lines DL1 and DL2 adjacent to each sub-pixel region. Connected. The first transistor T1 is turned on and off based on the gate signal of the gate line GL. In addition, when the first transistor T1 is turned on, it outputs a signal for turning on the second transistor T2 based on the data signal of the first or second data lines DL1 and DL2. That is, the first transistor T1 is an element for switching whether or not each sub-pixel region is driven.
제 2 트랜지스터(T2)는 제 1 트랜지스터(T1)와 전원라인(PL)에 연결되고, 유기발광소자(OLED)에 연결된다. 이러한 제 2 트랜지스터(T2)는 제 1 트랜지스터(T1)의 출력신호에 기초하여 턴온한다. 그리고, 제 2 트랜지스터(T2)는 턴온하면, 전원라인(PL)에서 공급된 구동전원에 기초하여, 유기발광소자(OLED)에 구동전류를 공급한다. 즉, 제 2 트랜지스터(T2)는 각 서브화소영역의 유기발광소자(OLED)에 구동전류를 공급하기 위한 소자이다.The second transistor T2 is connected to the first transistor T1 and the power line PL, and is connected to the organic light emitting device OLED. The second transistor T2 is turned on based on the output signal of the first transistor T1. Then, when the second transistor T2 is turned on, it supplies a driving current to the organic light-emitting device OLED based on the driving power supplied from the power line PL. That is, the second transistor T2 is a device for supplying a driving current to the organic light emitting device OLED in each sub-pixel region.
유기발광소자(OLED)는 제 2 트랜지스터(T2)를 통해 공급된 구동전류에 기초하여 광을 방출한다.The organic light-emitting device OLED emits light based on the driving current supplied through the second transistor T2.
스토리지 커패시터(Cst)는 제 1 트랜지스터(T1)의 출력신호에 따라 충진된다. 이때, 제 1 트랜지스터(T1)의 출력신호뿐만 아니라 스토리지 커패시터(Cst)에 충진된 전압에 의해서도 제 2 트랜지스터(T2)가 턴온하므로, 제 2 트랜지스터(T2)의 턴온기간은 스토리지 커패시터(Cst)의 충진 전압에 대응된다.The storage capacitor Cst is filled according to the output signal of the first transistor T1. At this time, since the second transistor T2 is turned on not only by the output signal of the first transistor T1 but also by the voltage charged in the storage capacitor Cst, the turn-on period of the second transistor T2 is Corresponds to the charging voltage.
한편, 제 2 트랜지스터(T2)는 유기발광소자(OLED)에 구동전류를 공급하기 위하여, 전원라인(PL)을 통해 공급된 구동전원을 전류로 변환하는 소자이다. 이에, 제 2 트랜지스터(T2)는 턴온기간 동안 점차 열화되고, 그로 인해 제 2 트랜지스터(T2)의 문턱전압이 점차 상승함으로써, 유기발광소자(OLED)에 공급되는 구동전류가 낮아질 수 있다.Meanwhile, the second transistor T2 is a device that converts the driving power supplied through the power line PL into current in order to supply the driving current to the organic light emitting device OLED. Accordingly, the second transistor T2 is gradually deteriorated during the turn-on period, and as a result, the threshold voltage of the second transistor T2 is gradually increased, so that the driving current supplied to the organic light-emitting device OLED may be lowered.
이에, 박막트랜지스터 어레이 기판은 제 2 트랜지스터(T2)의 열화를 보상하기 위하여, 제 2 트랜지스터(T2)의 특성을 검출하고, 제 2 트랜지스터(T2)의 출력단을 초기화하는 제 3 트랜지스터(T3) 및 그에 연결되는 레퍼런스라인(RL)을 포함한다.Accordingly, in order to compensate for the deterioration of the second transistor T2, the thin film transistor array substrate detects the characteristics of the second transistor T2 and initializes the output terminal of the second transistor T2. It includes a reference line RL connected thereto.
그리고, 도 2에 도시되지 않았으나, 박막트랜지스터 어레이 기판은 게이트라인(GL)과 평행하게 제 1 방향으로 연장되는 센싱라인(미도시; 도 3의 SL)을 더 포함한다.Further, although not shown in FIG. 2, the thin film transistor array substrate further includes a sensing line (not shown; SL of FIG. 3) extending in a first direction parallel to the gate line GL.
제 3 트랜지스터(T3)는 센싱라인(도 3의 SL)과 레퍼런스라인(RL)에 연결되고, 제 2 트랜지스터(T2)와 유기발광소자(OLED) 사이의 노드에 연결된다.The third transistor T3 is connected to the sensing line (SL in FIG. 3) and the reference line RL, and is connected to a node between the second transistor T2 and the organic light emitting device OLED.
이러한 제 3 트랜지스터(T3)는 센싱라인(도 3의 SL)의 센스신호에 기초하여 턴온한다. 그리고, 제 3 트랜지스터(T3)가 턴온하면, 제 2 트랜지스터(T2)와 유기발광소자(OLED) 사이의 노드는 레퍼런스라인(RL)의 기준신호에 기초하여 초기화되거나, 또는 제 2 트랜지스터(T2)와 유기발광소자(OLED) 사이의 노드의 전압레벨이 레퍼런스라인(RL)으로 전달된다.The third transistor T3 is turned on based on the sense signal of the sensing line (SL in FIG. 3). And, when the third transistor T3 is turned on, the node between the second transistor T2 and the organic light emitting device OLED is initialized based on the reference signal of the reference line RL, or the second transistor T2 The voltage level of the node between the and the organic light emitting device OLED is transferred to the reference line RL.
이때, 레퍼런스라인(RL)으로 전달된 제 2 트랜지스터(T2)와 유기발광소자(OLED) 사이의 노드의 전압레벨에 기초하여, 제 2 트랜지스터(T2)의 문턱전압 및 이동도 등과 같은 특성이 검출될 수 있다.At this time, characteristics such as threshold voltage and mobility of the second transistor T2 are detected based on the voltage level of the node between the second transistor T2 and the organic light emitting device OLED transmitted to the reference line RL. Can be.
한편, 레퍼런스라인(RL)은 상호 나란하도록 레퍼런스라인(RL)의 양측에 나뉘어 배치된 제 1 내지 제 4 서브화소영역(SP1, SP2, SP3, SP4)의 제 3 트랜지스터(T3)에 공유된다. Meanwhile, the reference line RL is shared with the third transistor T3 of the first to fourth sub-pixel regions SP1, SP2, SP3, and SP4 that are divided and disposed on both sides of the reference line RL so as to be parallel to each other.
제 1 및 제 2 서브화소영역(SP1, SP2)은 어느 하나의 전원라인(PL)과 레퍼런스라인(RL) 사이에 배치되고, 제 1 및 제 2 데이터라인(DL1, DL2)을 사이에 두고 상호 이웃한다. 그리고, 제 3 및 제 4 서브화소영역(SP3, SP4)는 다른 하나의 전원라인(PL)과 레퍼런스라인(RL) 사이에 배치되고, 제 1 및 제 2 데이터라인(DL1, DL2)을 사이에 두고 상호 이웃한다.The first and second subpixel regions SP1 and SP2 are disposed between any one power line PL and the reference line RL, and are mutually interposed with the first and second data lines DL1 and DL2 interposed therebetween. Neighbors. In addition, the third and fourth sub-pixel regions SP3 and SP4 are disposed between the other power line PL and the reference line RL, and the first and second data lines DL1 and DL2 are interposed therebetween. Leave and be mutually adjacent.
예시적으로, 레퍼런스라인(RL)을 중심으로 상호 나란하게 배치되는 제 1 내지 제 4 서브화소영역(SP1, SP2, SP3, SP4)은 서로 다른 색상을 방출하고, 영상이미지의 단위화소에 대응하는 어느 하나의 단위화소영역으로 정의될 수 있다.Exemplarily, the first to fourth sub-pixel regions SP1, SP2, SP3, and SP4 arranged in parallel with each other around the reference line RL emit different colors and correspond to the unit pixels of the image image. It can be defined as any one unit pixel area.
제 1 데이터라인(DL1)과 전원라인(PL) 사이에 배치되는 제 1 및 제 4 서브화소영역(SP1, SP4)의 경우, 제 3 트랜지스터(T3)는 제 1 및 제 2 데이터라인(DL1, DL2)을 회피하는 별도의 브릿지패턴(도 3의 BR)을 통해 레퍼런스라인(RL)에 연결된다.In the case of the first and fourth subpixel regions SP1 and SP4 disposed between the first data line DL1 and the power line PL, the third transistor T3 includes the first and second data lines DL1, It is connected to the reference line RL through a separate bridge pattern (BR of FIG. 3) that avoids DL2).
반면, 제 2 데이터라인(DL2)과 레퍼런스라인(RL) 사이에 배치되는 제 2 서브화소영역(SP2)의 제 3 트랜지스터(T3)는 별도의 브릿지패턴(BR) 없이, 레퍼런스라인(RL)과 직접 연결된다.On the other hand, the third transistor T3 of the second sub-pixel area SP2 disposed between the second data line DL2 and the reference line RL does not have a separate bridge pattern BR, It is directly connected.
구체적으로, 도 3에 도시된 바와 같이, 센싱라인(SL)은 제 1 방향(도 3의 가로방향)으로 연장된다. 그리고, 브릿지패턴(BR)은 둘 이상의 서브화소영역(SP1, SP2)에 대응하고, 센싱라인(SL)에 나란하게 제 1 방향으로 연장되며, 레퍼런스라인(RL)에 교차된다. 예시적으로, 브릿지패턴(BR)은 서로 다른 색상을 방출하는 둘 이상의 서브화소영역(SP1, SP2, SP3, SP4)으로 이루어진 각 단위화소영역에 대응할 수 있다.Specifically, as shown in FIG. 3, the sensing line SL extends in a first direction (a horizontal direction in FIG. 3 ). In addition, the bridge pattern BR corresponds to two or more sub-pixel regions SP1 and SP2, extends in a first direction parallel to the sensing line SL, and crosses the reference line RL. For example, the bridge pattern BR may correspond to each unit pixel area formed of two or more sub-pixel areas SP1, SP2, SP3, and SP4 emitting different colors.
제 1 및 제 2 데이터라인(DL1, DL2), 전원라인(PL) 및 레퍼런스라인(RL)은 센싱라인(SL)과 교차하도록 제 2 방향(도 3의 세로방향)으로 연장된다.The first and second data lines DL1 and DL2, the power line PL, and the reference line RL extend in a second direction (vertical direction in FIG. 3) to cross the sensing line SL.
제 1 및 제 2 데이터라인(DL1, DL2)은 상호 이웃하게 배치된다.The first and second data lines DL1 and DL2 are disposed adjacent to each other.
전원라인(PL)은 제 1 서브화소영역(SP1)을 사이에 두고 제 1 데이터라인(DL1)에 이웃하게 배치된다.The power line PL is disposed adjacent to the first data line DL1 with the first subpixel area SP1 interposed therebetween.
레퍼런스라인(RL)은 제 2 서브화소영역(SP2)을 사이에 두고 제 2 데이터라인(DL2)에 이웃하게 배치된다.The reference line RL is disposed adjacent to the second data line DL2 with the second subpixel area SP2 interposed therebetween.
제 1 및 제 2 서브화소영역(SP1, SP2) 각각의 제 3 트랜지스터(T3)는 액티브층(ACT)으로부터 절연되고 액티브층(ACT)의 하부와 상부에 각각 배치되는 제 1 게이트전극(GE1) 및 제 2 게이트전극(GE2)을 포함한다.The third transistor T3 of each of the first and second subpixel regions SP1 and SP2 is insulated from the active layer ACT, and a first gate electrode GE1 disposed below and above the active layer ACT, respectively. And a second gate electrode GE2.
여기서, 제 1 게이트전극(GE1)은 기판(도 4 및 도 5의 101) 상에 형성되고, 게이트절연막(도 4 및 도 5의 102)에 의해 액티브층(ACT)으로부터 절연된다. 제 2 게이트전극(GE2)은 액티브층(ACT)을 덮는 층간절연막(도 4 및 도 5의 103) 상에 형성됨으로써, 액티브층(ACT)으로부터 절연된다.Here, the first gate electrode GE1 is formed on the substrate (101 in FIGS. 4 and 5 ), and is insulated from the active layer ACT by the gate insulating layer (102 in FIGS. 4 and 5 ). The second gate electrode GE2 is formed on the interlayer insulating film (103 of FIGS. 4 and 5) covering the active layer ACT, thereby being insulated from the active layer ACT.
제 2 게이트전극(GE2)은 게이트절연막(102) 및 층간절연막(103)을 관통하는 제 1 콘택홀(CT1)을 통해 제 1 게이트전극(GE1) 및 센싱라인(SL)에 연결된다. 그리고, 제 2 게이트전극(GE2)의 전체 영역은 제 1 게이트전극(GE1), 즉 센싱라인(SL)에 오버랩한다.The second gate electrode GE2 is connected to the first gate electrode GE1 and the sensing line SL through the first contact hole CT1 penetrating the
더불어, 제 3 트랜지스터(T3)는 액티브층(ACT) 상에서 상호 이격하고 액티브층(ACT)의 서로 다른 부분에 접하는 소스전극(SE)과 드레인전극(DE)을 더 포함한다.In addition, the third transistor T3 further includes a source electrode SE and a drain electrode DE that are spaced apart from each other on the active layer ACT and contact different portions of the active layer ACT.
달리 설명하면, 도 4 및 도 5에 도시한 바와 같이, 제 1 및 제 2 서브화소영역(SP1, SP2) 각각의 제 3 트랜지스터(T3)는 기판(101) 상에 형성되고 센싱라인(SL)에 이어지는 제 1 게이트전극(GE1), 게이트절연막(102) 상에 형성되고 제 1 게이트전극(GE1)과 오버랩하는 액티브층(ACT), 게이트절연막(102) 상에 형성되고 상호 이격하며 액티브층(ACT)의 서로 다른 일부에 접하는 소스전극(SE)과 드레인전극(DE), 및 층간절연막(103) 상에 형성되고 액티브층(ACT) 중 소스전극(SE)과 드레인전극(DE) 사이의 채널영역과 오버랩하는 제 2 게이트전극(GE2)을 포함한다.In other words, as shown in FIGS. 4 and 5, the third transistor T3 of each of the first and second sub-pixel regions SP1 and SP2 is formed on the
제 1 게이트전극(GE1)은 기판(101) 상에 형성되고 센싱라인(SL)에서 분기되는 형태이거나 또는 센싱라인(SL)의 일부로 마련될 수 있다. 여기서, 제 1 게이트전극(GE)과 이어지는 센싱라인(SL) 및 제 1 방향의 금속패턴들, 즉 게이트라인(도 2의 GL) 및 브릿지패턴(BR)은 제 1 게이트전극(GE1)과 마찬가지로, 기판(101) 상에 형성되고 게이트절연막(102)으로 덮인다.The first gate electrode GE1 may be formed on the
액티브층(ACT)은 게이트절연막(102) 상에 형성되고, 제 1 게이트전극(GE1)과 오버랩한다. 예시적으로, 액티브층(ACT)의 전체 영역은 제 1 게이트전극(GE1)과 오버랩할 수 있다.The active layer ACT is formed on the
그리고, 제 3 박막트랜지스터(T3)는 액티브층(ACT) 중 소스전극(SE)과 드레인전극(DE) 사이의 채널영역이 손상되는 것을 방지하기 위하여, 액티브층(ACT) 중 적어도 채널영역을 덮는 에치스토퍼(ES)를 더 포함할 수 있다.In addition, in order to prevent damage to the channel region between the source electrode SE and the drain electrode DE of the active layer ACT, the third thin film transistor T3 covers at least the channel region of the active layer ACT. It may further include an etch stopper (ES).
소스전극(SE) 및 드레인전극(DE)은 액티브층(ACT)의 채널영역을 사이에 두고 상호 이격됨으로써, 액티브층(ACT)의 서로 다른 일부에 접한다.The source electrode SE and the drain electrode DE are spaced apart from each other with the channel region of the active layer ACT interposed therebetween, thereby contacting different portions of the active layer ACT.
제 3 트랜지스터(T3)의 소스전극(SE)과 드레인전극(DE) 중 어느 하나(예를 들면, 소스전극(SE))는 레퍼런스라인(RL)에 연결되고, 다른 나머지 하나(예를 들면, 드레인전극(DE))는 제 2 트랜지스터(도 2의 T2)와 유기발광소자(도 2의 OLED) 사이의 노드에 연결된다.One of the source electrode SE and the drain electrode DE of the third transistor T3 (for example, the source electrode SE) is connected to the reference line RL, and the other one (for example, The drain electrode DE is connected to a node between the second transistor (T2 in FIG. 2) and the organic light emitting device (OLED in FIG. 2).
게이트절연막(102) 상에 형성되는 액티브층(ACT), 에치스토퍼(ES), 소스전극(SE) 및 드레인전극(DE) 각각은 게이트절연막(102)의 전면 상에 형성되는 층간절연막(103)으로 덮인다.Each of the active layer ACT, the etch stopper ES, the source electrode SE, and the drain electrode DE formed on the
소스전극(SE) 및 드레인전극(DE) 중 어느 하나와 연결되는 레퍼런스라인(RL) 및 제 2 방향의 금속패턴, 즉 제 1 및 제 2 데이터라인(DL1, DL2) 및 전원라인(도 3의 PL)은 소스전극(SE) 및 드레인전극(DE)과 마찬가지로, 게이트절연막(102) 상에 형성되고, 층간절연막(103)으로 덮인다.The reference line RL connected to any one of the source electrode SE and the drain electrode DE, and a metal pattern in the second direction, that is, the first and second data lines DL1 and DL2, and the power line (Fig. 3). Like the source electrode SE and the drain electrode DE, PL is formed on the
제 2 게이트전극(GE2)은 층간절연막(103) 상에 형성되고, 액티브층(ACT)의 채널영역과 오버랩한다. 그리고, 도 4 및 도 5에 도시되어 있지 않으나, 제 2 게이트전극(GE2)은 게이트절연막(102) 및 층간절연막(103)을 관통하는 제 1 콘택홀(도 4의 CT1)을 통해 기판(101) 상의 제 1 게이트전극(GE1) 또는 센싱라인(SL)과 연결된다.The second gate electrode GE2 is formed on the
한편, 도 4에 도시한 바와 같이, 제 1 및 제 2 데이터라인(DL1, DL2) 및 제 2 서브화소영역(SP2)을 사이에 두고 레퍼런스라인(RL)으로부터 이격되는 제 1 서브화소영역(SP1)의 경우, 제 3 트랜지스터(T3)의 소스전극(SE)과 드레인전극(DE) 중 어느 하나(예를 들면, 소스전극(SE))는 제 1 및 제 2 데이터라인(DL1, DL2)을 회피하는 브릿지패턴(BR)을 통해 레퍼런스라인(RL)과 연결된다.Meanwhile, as shown in FIG. 4, a first subpixel region SP1 spaced apart from the reference line RL with the first and second data lines DL1 and DL2 and the second subpixel region SP2 interposed therebetween. ), one of the source electrode SE and the drain electrode DE of the third transistor T3 (for example, the source electrode SE) connects the first and second data lines DL1 and DL2. It is connected to the reference line RL through the avoided bridge pattern BR.
브릿지패턴(BR)은 게이트절연막(도 4의 102)을 관통하는 제 2 콘택홀(CT2)을 통해 제 3 트랜지스터(T3) 및 레퍼런스라인(RL) 각각과 연결된다.The bridge pattern BR is connected to each of the third transistor T3 and the reference line RL through the second contact hole CT2 penetrating the
이에, 제 1 서브화소영역(SP1)의 제 3 트랜지스터(T3)가 불량인 경우에 대한 제 1 리페어 포인트(RP1)는 브릿지패턴(BR) 중 레이저 컷팅에 의한 쇼트불량이 발생되지 않는 일부로 선택될 수 있다. 즉, 제 1 서브화소영역(SP1)의 제 3 트랜지스터(T3)가 불량인 경우, 브릿지패턴(BR) 중 다른 금속패턴과 오버랩하지 않고 다른 금속패턴으로부터 소정 간격 이상으로 이격된 일부로 선택되는 제 1 리페어 포인트(RP1)에 레이저를 조사하면, 불량인 제 3 트랜지스터(T3)를 레퍼런스라인(RL)으로부터 분리시키는 리페어가 구현될 수 있다.Accordingly, the first repair point RP1 for a case in which the third transistor T3 of the first sub-pixel region SP1 is defective is selected as a part of the bridge pattern BR in which short-circuit defects do not occur due to laser cutting. I can. That is, when the third transistor T3 of the first sub-pixel region SP1 is defective, the first selected as a part of the bridge pattern BR that does not overlap with another metal pattern and is spaced apart from the other metal pattern by a predetermined interval or more. When a laser is irradiated to the repair point RP1, a repair that separates the defective third transistor T3 from the reference line RL may be implemented.
그리고 도 3 및 도 4에 도시되지 않았으나, 제 1 데이터라인(DL1)과 다른 전원라인(PL) 사이에 배치되는 제 4 서브화소영역(도 2의 SP4)의 제 3 트랜지스터(T3)가 불량인 경우에도, 브릿지패턴(BR) 중 레이저 컷팅에 의한 쇼트불량이 발생되지 않는 일부가 레이저를 조사하는 리페어 포인트로 선택된다.In addition, although not shown in FIGS. 3 and 4, the third transistor T3 of the fourth sub-pixel region (SP4 in FIG. 2) disposed between the first data line DL1 and another power line PL is defective. Even in the case, a portion of the bridge pattern BR in which short-circuit defects by laser cutting do not occur is selected as a repair point for irradiating the laser.
한편, 도 5에 도시한 바와 같이, 제 2 데이터라인(DL2)과 레퍼런스라인(RL) 사이에 배치됨으로써 레퍼런스라인(RL)에 인접한 제 2 서브화소영역(SP2)의 경우, 제 3 트랜지스터(T3)의 소스전극(SE) 및 드레인전극(DE) 중 어느 하나(예를 들면, 소스전극(SE))는 레퍼런스라인(RL)에 직접 이어지는 형태로 형성된다.Meanwhile, as shown in FIG. 5, in the case of the second sub-pixel region SP2 adjacent to the reference line RL by being disposed between the second data line DL2 and the reference line RL, the third transistor T3 One of the source electrode SE and the drain electrode DE of) (for example, the source electrode SE) is formed in a shape directly connected to the reference line RL.
이에, 제 2 서브화소영역(SP2)의 제 3 트랜지스터(T3)가 불량인 경우에 대한 제 2 리페어 포인트(RP2)는 제 2 서브화소영역(SP2) 측으로 연장된 레퍼런스라인(RL) 중 레이저 컷팅에 의한 쇼트불량이 발생되지 않는 일부로 선택될 수 있다. 즉, 제 2 서브화소영역(SP2)의 제 3 트랜지스터(T3)가 불량인 경우, 제 2 서브화소영역(SP2) 측으로 연장된 레퍼런스라인(RL) 중 다른 금속패턴과 오버랩하지 않고 다른 금속패턴으로부터 소정 간격 이상으로 이격된 일부로 선택되는 제 2 리페어 포인트(RP2)에 레이저를 조사하면, 불량인 제 3 트랜지스터(T3)를 레퍼런스라인(RL)으로부터 분리시키는 리페어가 구현될 수 있다.Accordingly, the second repair point RP2 for a case in which the third transistor T3 of the second sub-pixel region SP2 is defective is laser cut among the reference lines RL extending toward the second sub-pixel region SP2. It can be selected as a part that does not cause short-circuit defects caused by. That is, when the third transistor T3 of the second sub-pixel region SP2 is defective, the reference line RL extending toward the second sub-pixel region SP2 does not overlap with another metal pattern, but from another metal pattern. When a laser is irradiated to the second repair point RP2 selected as a part spaced apart by a predetermined interval or more, a repair that separates the defective third transistor T3 from the reference line RL may be implemented.
이때, 본원의 제 1 실시예에 따르면, 층간절연막(103) 상의 제 2 게이트전극(GE2)의 전체 영역이 제 1 게이트전극(GE1)에 오버랩하므로, 제 2 게이트전극(GE2)은 제 2 서브화소영역(SP2) 측으로 연장된 레퍼런스라인(RL)에만 단독으로 오버랩하는 영역을 포함하지 않는다. 그러므로, 제 2 리페어 포인트(RP2)에 대한 마진(MG)은 오로지 제 1 게이트전극(GE1)과 브릿지패턴(BR) 사이의 이격거리에만 대응되고, 제 2 게이트전극(GE2)에 의해 감소되지 않는다.In this case, according to the first embodiment of the present application, since the entire area of the second gate electrode GE2 on the
이와 같이, 제 2 서브화소영역(SP2)의 제 3 트랜지스터(T3)와 레퍼런스라인(RL) 사이의 제 2 리페어 포인트(RP2)는 쇼트불량이 발생되지 않을 정도의 충분한 마진(MG)으로 확보된다. 이로써, 도 6에 도시한 바와 같이, 제 2 서브화소영역(SP2)의 제 3 트랜지스터(T3)가 불량인 경우, 제 2 리페어 포인트(RP2)를 이용하여, 불량인 제 3 트랜지스터(T3)를 레퍼런스라인(RL)으로부터 분리시키는 리페어가 용이하게 실시될 수 있다.In this way, the second repair point RP2 between the third transistor T3 and the reference line RL of the second sub-pixel region SP2 is secured with a sufficient margin MG such that a short-circuit defect does not occur. . Accordingly, as shown in FIG. 6, when the third transistor T3 of the second sub-pixel region SP2 is defective, the defective third transistor T3 is removed by using the second repair point RP2. Repair to be separated from the reference line RL can be easily performed.
반면, 제 1 실시예와 달리, 제 2 게이트전극(GE2) 중 일부가 제 2 서브화소영역(SP2) 측으로 연장된 레퍼런스라인(RL)과 오버랩하는 경우, 제 2 게이트전극(GE2)에 의해 제 2 리페어 포인트(RP2)의 마진(MG)이 감소되는 문제점이 있다.On the other hand, unlike the first embodiment, when a part of the second gate electrode GE2 overlaps the reference line RL extending toward the second subpixel area SP2, the second gate electrode GE2 2 There is a problem that the margin MG of the repair point RP2 is reduced.
즉, 도 7 및 도 8에 도시한 바와 같이, 일반적인 박막트랜지스터 어레이 기판에 있어서, 패터닝의 용이성 등으로 인해, 제 3 트랜지스터(T3)의 제 2 게이트전극(GE2')이 제 1 게이트전극(GE1) 밖으로 돌출되는 형태일 수 있다. 이때, 제 2 서브화소영역(SP2) 측으로 연장된 레퍼런스라인(RL)은 제 1 게이트전극(GE1) 밖으로 돌출된 제 2 게이트전극(GE2')에만 오버랩하는 영역을 포함한다. 그러므로, 제 2 서브화소영역(SP2)의 제 3 트랜지스터(T3)와 레퍼런스라인(RL) 사이의 제 2 리페어 포인트(RP2)에 대한 마진(MG')은 레퍼런스라인(RL)과 제 2 게이트전극(GE2')이 오버랩하는 영역만큼 감소한다. 이로써, 제 2 리페어 포인트(RP2)는 레이저에 의한 쇼트불량을 방지할 수 있을 정도의 충분한 마진(MG')을 가질 수 없다. 즉, 제 2 서브화소영역(SP2)의 제 3 트랜지스터(T3)가 불량인 경우, 협소한 마진(MG')의 제 2 리페어 포인트(RP2)를 이용하여, 불량인 제 2 서브화소영역(SP2)의 제 3 트랜지스터(T3)를 레퍼런스라인(RL)으로부터 분리시키는 리페어는 사실상 불가능하다.That is, as shown in FIGS. 7 and 8, in a general thin film transistor array substrate, due to the ease of patterning, the second gate electrode GE2' of the third transistor T3 is the first gate electrode GE1. ) It may have a shape that protrudes outward. In this case, the reference line RL extending toward the second sub-pixel region SP2 includes a region overlapping only the second gate electrode GE2 ′ protruding out of the first gate electrode GE1. Therefore, the margin MG' for the second repair point RP2 between the third transistor T3 and the reference line RL of the second sub-pixel region SP2 is the reference line RL and the second gate electrode. (GE2') decreases by the overlapping area. Accordingly, the second repair point RP2 cannot have a sufficient margin MG' to prevent short circuit defects caused by the laser. That is, when the third transistor T3 of the second sub-pixel region SP2 is defective, the second repair point RP2 of the narrow margin MG' is used to determine the defective second sub-pixel area SP2. A repair of separating the third transistor T3 of) from the reference line RL is virtually impossible.
이와 같이, 일반적인 박막 트랜지스터 기판의 경우, 협소한 마진(MG')의 제 2 리페어 포인트(RP2)를 이용하여, 제 3 트랜지스터(T3)를 레퍼런스라인(RL)으로부터 분리시키면, 쇼트 불량이 발생될 수 있는 위험성이 높다.As described above, in the case of a general thin film transistor substrate, when the third transistor T3 is separated from the reference line RL by using the second repair point RP2 of the narrow margin MG', a short-circuit failure may occur. There is a high risk of being able to.
그러므로, 도 7 및 도 9에 도시한 바와 같이, 일반적인 박막 트랜지스터 기판에 있어서, 레퍼런스라인(RL)에 인접한 제 2 서브화소영역(SP2)의 제 3 트랜지스터(T3)가 불량이면, 제 2 리페어 포인트(RP2)를 이용하는 대신, 제 3 트랜지스터(T3)와 유기발광소자(도 2의 OLED) 사이의 제 3 리페어 포인트(RP3)를 이용하여, 불량인 제 3 트랜지스터(T3)를 유기발광소자(OLED)로부터 분리시키는 차선책만이 구현 가능하다. 그러나, 이와 같은 차선책으로는 불량인 제 3 트랜지스터(T3)가 계속 레퍼런스라인(RL)에 연결된 상태이기 때문에, 불량인 제 3 트랜지스터(T3)으로 인한 휘점불량의 확산을 방지할 수 없는 문제점이 있다.Therefore, as shown in FIGS. 7 and 9, in a general thin film transistor substrate, if the third transistor T3 of the second sub-pixel region SP2 adjacent to the reference line RL is defective, the second repair point Instead of using (RP2), by using the third repair point (RP3) between the third transistor (T3) and the organic light emitting device (OLED in Fig. 2), the defective third transistor (T3) is replaced with an organic light emitting device (OLED). Only the next best thing to separate from) can be implemented. However, as a workaround as described above, since the defective third transistor T3 is continuously connected to the reference line RL, there is a problem in that it is not possible to prevent the spread of bright spot defects due to the defective third transistor T3. .
이상과 같이, 본원의 제 1 실시예에 따르면, 레퍼런스라인(RL)에 인접한 서브화소영역(SP2, SP3)의 제 3 트랜지스터(T3)는 제 1 게이트전극(GE1)에 전체 영역이 오버랩하는 제 2 게이트전극(GE2)을 포함함으로써, 제 3 트랜지스터(T3)와 레퍼런스라인(RL) 사이의 제 2 리페어 포인트(RP2)가 쇼트불량을 방지할 수 있을 정도로 충분한 마진(MG)을 확보할 수 있으므로, 레퍼런스라인(RL)에 인접한 서브화소영역(SP2, SP3)의 제 3 트랜지스터(T3)가 불량인 경우에 대한 리페어가 용이하게 실시될 수 있다.As described above, according to the first embodiment of the present application, the third transistor T3 of the subpixel regions SP2 and SP3 adjacent to the reference line RL is 2 By including the gate electrode GE2, the second repair point RP2 between the third transistor T3 and the reference line RL can secure a sufficient margin MG to prevent short circuit defects. , Repair can be easily performed when the third transistor T3 of the subpixel regions SP2 and SP3 adjacent to the reference line RL is defective.
한편, 도 10에 도시한 바와 같이, 본원의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판은 레퍼런스라인(RL)에 인접한 제 2 서브화소영역(SP2)의 제 3 트랜지스터(T3)가 층간절연막(도 5의 103) 상에 형성되는 제 2 게이트전극(도 5의 GE2)을 포함하지 않는 점을 제외하면, 제 1 실시예와 동일하므로, 이하에서 중복 설명은 생략한다.Meanwhile, as shown in FIG. 10, in the thin film transistor array substrate according to the second embodiment of the present application, the third transistor T3 of the second sub-pixel region SP2 adjacent to the reference line RL is formed of an interlayer insulating layer (Fig. Except for not including the second gate electrode (GE2 of FIG. 5) formed on 103) of 5, it is the same as the first embodiment, and thus, a redundant description will be omitted below.
즉, 제 2 실시예에 따르면, 제 1 및 제 2 데이터라인(DL1, DL2) 및 제 2 서브화소영역(SP2)을 사이에 두고 레퍼런스라인(RL)으로부터 이격되는 제 1 서브화소영역(SP1)의 경우, 제 3 트랜지스터(T3)는 층간절연막(도 4의 103) 상에 형성되는 제 2 게이트전극(GE2)을 포함한다.That is, according to the second embodiment, the first sub-pixel area SP1 is spaced apart from the reference line RL with the first and second data lines DL1 and DL2 and the second sub-pixel area SP2 interposed therebetween. In the case of, the third transistor T3 includes a second gate electrode GE2 formed on the
그에 반해, 레퍼런스라인(RL)과 인접한 제 2 서브화소영역(SP2)의 경우, 제 3 트랜지스터(T3)와 레퍼런스라인(RL) 사이의 제 2 리페어 포인트(RP2)에 대한 마진(MG)을 더욱 확실하게 확보하기 위하여, 기판(도 5의 101) 상의 제 1 게이트전극(GE1)만을 포함하고, 층간절연막(도 5의 103) 상의 제 2 게이트전극(도 5의 GE2)을 포함하지 않는다.In contrast, in the case of the second sub-pixel region SP2 adjacent to the reference line RL, the margin MG for the second repair point RP2 between the third transistor T3 and the reference line RL is further increased. In order to ensure reliably, only the first gate electrode GE1 on the substrate (101 in FIG. 5) is included, and the second gate electrode (GE2 in FIG. 5) on the interlayer insulating film (103 in FIG. 5) is not included.
이와 같이 하면, 제 2 게이트전극(GE2) 형성 시의 공정 오차 등으로 인해, 제 2 서브화소영역(SP2) 측으로 연장된 레퍼런스라인(RL)이 제 2 게이트전극(GE2)과 오버랩하는 영역을 완전히 제거할 수 있으므로, 제 2 게이트전극(GE2)에 의해 제 2 리페어 포인트(RP2)에 대한 마진(MG)이 감소될 가능성이 완전히 배제될 수 있다.In this way, due to a process error during formation of the second gate electrode GE2, the reference line RL extending toward the second sub-pixel region SP2 completely overlaps the second gate electrode GE2. Since it can be removed, the possibility that the margin MG for the second repair point RP2 is reduced by the second gate electrode GE2 can be completely excluded.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope of the technical spirit of the present invention. It will be obvious to those who have the knowledge of.
RL: 레퍼런스라인
DL1, DL2: 제 1 및 제 2 데이터라인
PL: 전원라인 GL: 게이트라인
SP1, SP2, SP3, SP4: 제 1, 제 2, 제 3, 제 4 서브화소영역
T1, T2, T3: 제 1, 제 2, 제 3 트랜지스터
Cst: 스토리지 커패시터 OLED: 유기발광소자
SL: 센싱라인 GE1, GE2: 제 1, 제 2 게이트전극
ACT: 액티브층 SE, DE: 소스전극, 드레인전극
BR: 브릿지패턴 CT1, CT2: 제 1, 제 2 콘택홀
RP1: 제 1 리페어 포인트 RP2: 제 2 리페어 포인트
MG: 제 2 리페어 포인트에 대한 마진
101: 기판 102: 게이트절연막
103: 층간절연막 RP3: 제 3 리페어 포인트RL: reference line
DL1, DL2: first and second data lines
PL: Power line GL: Gate line
SP1, SP2, SP3, SP4: 1st, 2nd, 3rd, 4th sub-pixel regions
T1, T2, T3: first, second, and third transistors
Cst: storage capacitor OLED: organic light emitting device
SL: sensing lines GE1, GE2: first and second gate electrodes
ACT: active layer SE, DE: source electrode, drain electrode
BR: bridge pattern CT1, CT2: first and second contact holes
RP1: 1st repair point RP2: 2nd repair point
MG: Margin for 2nd repair point
101: substrate 102: gate insulating film
103: interlayer insulating film RP3: third repair point
Claims (8)
복수의 서브화소영역이 정의되도록, 상기 제 1 방향에 교차하는 제 2 방향으로 연장되고 상호 이웃하는 제 1 및 제 2 데이터라인;
상기 제 2 방향으로 연장되고 상기 제 1 데이터라인과 이웃하는 전원라인;
상기 제 2 방향으로 연장되고 상기 제 2 데이터라인과 이웃하는 레퍼런스라인;
상기 복수의 서브화소영역 각각에 대응하고, 상기 제 1 및 제 2 데이터라인 중 어느 하나와 상기 게이트라인에 연결되는 제 1 트랜지스터;
상기 복수의 서브화소영역 각각에 대응하고, 상기 제 1 트랜지스터와 상기 전원라인에 연결되며, 유기발광소자에 구동전류를 공급하는 제 2 트랜지스터; 및
상기 복수의 서브화소영역 각각에 대응하고, 상기 레퍼런스라인에 연결되며, 상기 제 2 트랜지스터와 상기 유기발광소자 사이의 노드에 연결되는 제 3 트랜지스터를 포함하고,
상기 복수의 서브화소영역은 상기 제 1 데이터라인과 상기 전원라인 사이에 배치되는 제 1 서브화소영역, 및 상기 제 2 데이터라인과 상기 레퍼런스라인 사이에 배치되는 제 2 서브화소영역을 포함하며,
상기 제 1 및 제 2 서브화소영역 각각의 상기 제 3 트랜지스터는 액티브층으로부터 절연되고 상기 액티브층과 오버랩하며 상기 액티브층의 하부와 상부에 각각 배치되는 제 1 및 제 2 게이트전극을 포함하고,
상기 제 2 서브화소영역의 상기 제 3 트랜지스터에서, 상기 제 2 게이트전극의 전체영역은 상기 제 1 게이트전극과 중첩되는 박막트랜지스터 어레이 기판.A gate line extending in a first direction;
First and second data lines extending in a second direction crossing the first direction and adjacent to each other so that a plurality of sub-pixel regions are defined;
A power line extending in the second direction and adjacent to the first data line;
A reference line extending in the second direction and adjacent to the second data line;
A first transistor corresponding to each of the plurality of sub-pixel regions and connected to one of the first and second data lines and the gate line;
A second transistor corresponding to each of the plurality of sub-pixel regions, connected to the first transistor and the power line, and supplying a driving current to the organic light emitting device; And
A third transistor corresponding to each of the plurality of sub-pixel regions, connected to the reference line, and connected to a node between the second transistor and the organic light emitting device,
The plurality of sub-pixel areas include a first sub-pixel area disposed between the first data line and the power line, and a second sub-pixel area disposed between the second data line and the reference line,
The third transistor of each of the first and second subpixel regions is insulated from the active layer, overlaps the active layer, and includes first and second gate electrodes respectively disposed below and above the active layer,
In the third transistor of the second sub-pixel region, the entire region of the second gate electrode overlaps the first gate electrode.
복수의 서브화소영역이 정의되도록, 상기 제 1 방향에 교차하는 제 2 방향으로 연장되고 상호 이웃하는 제 1 및 제 2 데이터라인;
상기 제 2 방향으로 연장되고 상기 제 1 데이터라인과 이웃하는 전원라인;
상기 제 2 방향으로 연장되고 상기 제 2 데이터라인과 이웃하는 레퍼런스라인;
상기 복수의 서브화소영역 각각에 대응하고, 상기 제 1 및 제 2 데이터라인 중 어느 하나와 상기 게이트라인에 연결되는 제 1 트랜지스터;
상기 복수의 서브화소영역 각각에 대응하고, 상기 제 1 트랜지스터와 상기 전원라인에 연결되며, 유기발광소자에 구동전류를 공급하는 제 2 트랜지스터; 및
상기 복수의 서브화소영역 각각에 대응하고, 상기 레퍼런스라인에 연결되며, 상기 제 2 트랜지스터와 상기 유기발광소자 사이의 노드에 연결되는 제 3 트랜지스터를 포함하고,
상기 복수의 서브화소영역은 상기 제 1 데이터라인과 상기 전원라인 사이에 배치되는 제 1 서브화소영역, 및 상기 제 2 데이터라인과 상기 레퍼런스라인 사이에 배치되는 제 2 서브화소영역을 포함하며,
상기 제 1 서브화소영역의 상기 제 3 트랜지스터는 액티브층으로부터 절연되고 상기 액티브층과 오버랩하며 상기 액티브층의 하부와 상부에 각각 배치되는 제 1 및 제 2 게이트전극을 포함하고,
상기 제 2 서브화소영역의 상기 제 3 트랜지스터는 상기 액티브층에서 절연되고 상기 액티브층과 오버랩하며 상기 액티브층의 하부에 배치되는 제 1 게이트전극만을 포함하는 박막트랜지스터 어레이 기판.A gate line extending in a first direction;
First and second data lines extending in a second direction crossing the first direction and adjacent to each other so that a plurality of sub-pixel regions are defined;
A power line extending in the second direction and adjacent to the first data line;
A reference line extending in the second direction and adjacent to the second data line;
A first transistor corresponding to each of the plurality of sub-pixel regions and connected to one of the first and second data lines and the gate line;
A second transistor corresponding to each of the plurality of sub-pixel regions, connected to the first transistor and the power line, and supplying a driving current to the organic light emitting device; And
A third transistor corresponding to each of the plurality of sub-pixel regions, connected to the reference line, and connected to a node between the second transistor and the organic light emitting device,
The plurality of sub-pixel areas include a first sub-pixel area disposed between the first data line and the power line, and a second sub-pixel area disposed between the second data line and the reference line,
The third transistor of the first subpixel region is insulated from the active layer, overlaps the active layer, and includes first and second gate electrodes respectively disposed below and above the active layer,
The third transistor of the second sub-pixel region is insulated from the active layer, overlaps the active layer, and includes only a first gate electrode disposed under the active layer.
상기 게이트라인에 평행하도록 상기 제 1 방향으로 연장되는 센싱라인을 더 포함하고,
상기 제 1 게이트전극은 기판 상에 형성되고 상기 센싱라인에 이어지며,
상기 액티브층은 상기 제 1 게이트전극을 덮는 게이트절연막 상에 형성되고,
상기 제 2 게이트전극은 상기 액티브층을 덮는 층간절연막 상에 형성되고, 상기 게이트절연막과 상기 층간절연막을 관통하는 제 1 콘택홀을 통해 상기 제 1 게이트전극과 연결되는 박막트랜지스터 어레이 기판.The method according to claim 1 or 2,
Further comprising a sensing line extending in the first direction so as to be parallel to the gate line,
The first gate electrode is formed on a substrate and is connected to the sensing line,
The active layer is formed on a gate insulating layer covering the first gate electrode,
The second gate electrode is formed on an interlayer insulating layer covering the active layer, and is connected to the first gate electrode through a first contact hole penetrating the gate insulating layer and the interlayer insulating layer.
상기 제 3 트랜지스터는 상기 게이트절연막 상에 형성되고, 상호 이격하며, 상기 액티브층의 서로 다른 일부에 접하는 소스전극과 드레인전극을 더 포함하는 박막트랜지스터 어레이 기판.The method of claim 3,
The third transistor is formed on the gate insulating layer, spaced apart from each other, and further comprising a source electrode and a drain electrode contacting different portions of the active layer.
상기 제 2 서브화소영역의 상기 제 3 트랜지스터에 포함된 상기 소스전극 및 드레인전극 중 어느 하나는 상기 레퍼런스라인에 이어지는 박막트랜지스터 어레이 기판.The method of claim 4,
Any one of the source electrode and the drain electrode included in the third transistor in the second sub-pixel region is connected to the reference line.
상기 제 2 서브화소영역의 상기 제 3 트랜지스터가 불량인 경우, 상기 제 2 서브화소영역으로 연장된 레퍼런스라인의 일부가 제거되는 박막트랜지스터 어레이 기판.The method of claim 5,
When the third transistor in the second sub-pixel region is defective, a portion of the reference line extending to the second sub-pixel region is removed.
상기 기판 상에 상기 제 1 방향으로 형성되고, 상기 레퍼런스라인과 교차하며, 상기 게이트절연막과 상기 층간절연막을 관통하는 콘택홀을 통해, 상기 제 1 서브화소영역의 상기 제 3 트랜지스터에 포함된 상기 소스전극 및 상기 드레인전극 중 어느 하나와 상기 레퍼런스라인 사이를 연결하는 브릿지패턴을 더 포함하는 박막트랜지스터 어레이 기판.The method of claim 4,
The source included in the third transistor of the first subpixel region through a contact hole formed on the substrate in the first direction, crossing the reference line, and penetrating the gate insulating layer and the interlayer insulating layer A thin film transistor array substrate further comprising a bridge pattern connecting one of an electrode and the drain electrode to the reference line.
상기 제 1 서브화소영역의 상기 제 3 트랜지스터가 불량인 경우, 상기 브릿지패턴 중 일부가 제거되는 박막트랜지스터 어레이 기판.The method of claim 7,
When the third transistor in the first sub-pixel region is defective, a portion of the bridge pattern is removed.
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006106786A (en) | 1999-07-14 | 2006-04-20 | Sony Corp | Current drive circuit and display device using same, and pixel circuit |
| JP2007079599A (en) | 2006-11-06 | 2007-03-29 | Hitachi Ltd | Image display device |
| JP2011505594A (en) | 2007-11-28 | 2011-02-24 | グローバル オーエルイーディー テクノロジー リミティド ライアビリティ カンパニー | Electroluminescent display with interleaved 3TIC compensation |
| JP2014082499A (en) | 2001-11-09 | 2014-05-08 | Semiconductor Energy Lab Co Ltd | Light-emitting device |
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-
2014
- 2014-12-26 KR KR1020140190721A patent/KR102238641B1/en active IP Right Grant
Patent Citations (5)
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|---|---|---|---|---|
| JP2006106786A (en) | 1999-07-14 | 2006-04-20 | Sony Corp | Current drive circuit and display device using same, and pixel circuit |
| JP2014082499A (en) | 2001-11-09 | 2014-05-08 | Semiconductor Energy Lab Co Ltd | Light-emitting device |
| JP2007079599A (en) | 2006-11-06 | 2007-03-29 | Hitachi Ltd | Image display device |
| JP2011505594A (en) | 2007-11-28 | 2011-02-24 | グローバル オーエルイーディー テクノロジー リミティド ライアビリティ カンパニー | Electroluminescent display with interleaved 3TIC compensation |
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