JP7028679B2 - 半導体装置、および半導体装置の作製方法 - Google Patents

Description

本発明の一態様は、半導体装置、ならびに半導体装置の駆動方法に関する。または、本発明の一態様は、半導体ウエハ、モジュールおよび電子機器に関する。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。

半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）等の電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、酸化物半導体として、酸化亜鉛、又はＩｎ－Ｇａ－Ｚｎ系酸化物を活性層とするトランジスタを用いて、表示装置を作製する技術が開示されている（特許文献１及び特許文献２参照）。

さらに近年、酸化物半導体を有するトランジスタを用いて、記憶装置の集積回路を作製する技術が公開されている（特許文献３参照）。また、記憶装置だけでなく、演算装置等も、酸化物半導体を有するトランジスタによって作製されてきている。

特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報 特開２０１１－１１９６７４号公報

電子機器の高性能化、小型化、軽量化に伴い、集積回路は高集積化され、集積回路作製のプロセスルールも、４５ｎｍ、３２ｎｍ、２２ｎｍと年々小さくなっている。これに伴い、容量素子、抵抗素子、酸化物半導体を有するトランジスタ等の半導体素子も、微細な構造において、設計通り良好な電気特性を有するものが求められている。

本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、オフ電流の小さい半導体装置を提供することを課題の一とする。または、本発明の一態様は、オン電流の大きいトランジスタを提供することを課題の一とする。または、高集積化が可能な容量素子を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一つとする。または、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。

または、本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、第１の絶縁体と、第１の絶縁体上に島状に配置される第２乃至第６の絶縁体と、第１乃至第６の絶縁体上の酸化物と、酸化物上の第７の絶縁体と、第２の絶縁体と、第３の絶縁体の間に位置し、且つ第７の絶縁体と接する第１の導電体と、第３の絶縁体と、第４の絶縁体の間に位置し、且つ第７の絶縁体と接する第２の導電体と、第４の絶縁体と、第５の絶縁体の間に位置し、且つ第７の絶縁体と接する第３の導電体、第５の絶縁体と、第６の絶縁体の間に位置し、且つ第７の絶縁体と接する第４の導電体と、第７の絶縁体上、および第１乃至第４の導電体上の第８の絶縁体と、第８の絶縁体上の第９の絶縁体と、を有し、第７の絶縁体および第８の絶縁体には、酸化物に達する第１の開口が設けられ、第７の絶縁体、第８の絶縁体、および第９の絶縁体には、酸化物に達する第２の開口および第３の開口が設けられ、第１の開口は、第４の絶縁体と重畳し、第２の開口は、第３の絶縁体と重畳し、第３の開口は、第５の絶縁体と重畳し、第１の開口には、第５の導電体が設けられ、第２の開口には、第６の導電体が設けられ、第３の開口には、第７の導電体が設けられ、第５の導電体上には、第８の導電体が設けられ、第９の絶縁体、第６の導電体、および第７の導電体に接して第１０の絶縁体が設けられ、第２の開口と重畳し、且つ第１０の絶縁体に接して第９の導電体が設けられ、第３の開口と重畳し、且つ第１０の絶縁体に接して第１０の導電体が設けられる、半導体装置である。

また、本発明の一態様は、酸化物、第７の絶縁体および第２の導電体は、第１のトランジスタを構成し、酸化物、第７の絶縁体および第３の導電体は、第２のトランジスタを構成し、酸化物、第７の絶縁体および第１の導電体は、第３のトランジスタを構成し、酸化物、第７の絶縁体および第４の導電体は、第４のトランジスタを構成し、第６の導電体、第１０の絶縁体および第９の導電体は、第１の容量素子を構成し、第７の導電体、第１０の絶縁体および第１０の導電体は、第２の容量素子を構成し、第１のトランジスタおよび第２のトランジスタは、第１の容量素子と第２の容量素子の間に配置され、第１の容量素子および第２の容量素子は、第３のトランジスタと第４のトランジスタの間に配置され、第１のトランジスタのソース領域またはドレイン領域の一方は、第１の容量素子の一方の電極と接続され、第２のトランジスタのソース領域またはドレイン領域の一方は、第２の容量素子の一方の電極と接続され、第１のトランジスタのソース領域またはドレイン領域の他方は、第２のトランジスタのソース領域またはドレイン領域の他方と共有し、第１のトランジスタのソース領域またはドレイン領域の他方、および第２のトランジスタのソース領域またはドレイン領域の他方は、第８の導電体と接続され、第１のトランジスタのチャネル長は、第２の導電体の短辺に平行な方向の長さよりも長く、第２のトランジスタのチャネル長は、第３の導電体の短辺に平行な方向の長さよりも長い、半導体装置である。

また、第８の導電体は、第８の導電体の長辺方向と、第２の導電体の長辺方向および第３の導電体の長辺方向と、が概略直交して設けられ、酸化物は、酸化物の長辺方向と、第８の導電体の長辺方向と、のなす角度が、２０°以上７０°以下で設けられることが好ましい。

また、酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含む、ことが好ましい。

本発明の一態様により、微細化または高集積化が可能な半導体装置を提供できる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供できる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供できる。または、本発明の一態様により、オン電流の大きいトランジスタを提供できる。または、本発明の一態様により、高集積化が可能な容量素子を提供できる。または、本発明の一態様により、信頼性の高い半導体装置をできる。または、本発明の一態様により、消費電力が低減された半導体装置を提供できる。または、本発明の一態様により、生産性の高い半導体装置を提供できる。

または、長期間においてデータの保持が可能な半導体装置を提供できる。または、情報の書き込み速度が速い半導体装置を提供できる。または、設計自由度が高い半導体装置を提供できる。または、消費電力を抑えることができる半導体装置を提供できる。または、新規な半導体装置を提供できる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の回路図。 本発明の一態様に係る半導体装置の上面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す回路図および断面図。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様に係る記憶装置の構成例を示すブロック図および回路図。 本発明の一態様に係る記憶装置の消費電力を説明する図。 本発明の一態様に係る半導体装置の模式図。 本発明の一態様に係る記憶装置の模式図。 本発明の一態様に係る電子機器を示す図。

以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。

また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。

また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

例えば、本明細書等において、ＸとＹとが直接的に接続されている場合と、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。

なお、本明細書などにおいて、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。

また、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル長（以下、「実効的なチャネル長」ともいう。）と、トランジスタの上面図において示されるチャネル長（以下、「見かけ上のチャネル長」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル長が、見かけ上のチャネル長よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細、かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル長よりも、実効的なチャネル長の方が大きくなる。

このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

また、本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。

なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。

なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。

また、本明細書等において、「平行」とは、二つの直線が－１０度以上１０度以下の角度で配置されている状態をいう。したがって、－５度以上５度以下の場合も含まれる。また、「略平行」とは、二つの直線が－３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。

なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、当該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。

本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう。）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ ＦＥＴあるいはＯＳトランジスタと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。

また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりの電流が、室温において１×１０^－２０Ａ以下、８５℃において１×１０^－１８Ａ以下、または１２５℃において１×１０^－１６Ａ以下であることをいう。

（実施の形態１）
本発明の一態様の半導体装置は、チャネル形成領域に酸化物を有する半導体装置である。本実施の形態では、半導体装置の一形態を、図１乃至図１４を用いて説明する。

＜半導体装置の構成例＞
以下では、本発明の一態様に係るトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置の一例について説明する。以下では、半導体装置の一形態を、図１乃至図１４を用いて説明する。

図１（Ａ）、および図２（Ａ）は、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置の上面図である。また、図１（Ｂ）および図２（Ｂ）は、図１（Ａ）および図２（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図である。また、図２（Ｃ）は、図１（Ａ）および図２（Ａ）にＡ３－Ａ４の一点鎖線で示す部位の断面図である。図１（Ａ）および図２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、図２は、図１の各構成要素に符号を付した図面である。

本発明の一態様の半導体装置は、図１、および図２に示すように、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂと、層間膜として機能する絶縁体２１０、絶縁体２１２、絶縁体２８０、および絶縁体２８３と、を有する。また、プラグとして機能する導電体２４０と、導電体２４０と電気的に接続し、配線として機能する導電体２４５と、容量素子１００ａの下部電極として機能する導電体１１０＿１と、容量素子１００ｂの下部電極として機能する導電体１１０＿２と、導電体１１０＿１上、および導電体１１０＿２上に配置され、容量素子１００ａ、および容量素子１００ｂの誘電体としての機能する絶縁体１３０と、絶縁体１３０上に配置され、容量素子１００ａの上部電極として機能する導電体１２０＿１と、絶縁体１３０上に配置され、容量素子１００ｂの上部電極として機能する導電体１２０＿２と、を有する。

また、トランジスタ２００ａ、およびトランジスタ２００ｂは、容量素子１００ａと容量素子１００ｂの間に配置され、容量素子１００ａ、および容量素子１００ｂは、トランジスタ１４０ａとトランジスタ１４０ｂの間に配置される。

また、図１（Ａ）および図２（Ａ）に示すように、導電体２４５の長辺方向に対して、酸化物２３０の長辺方向の角度が２０°以上７０°以下、好ましくは３０°以上６０°以下になるように、導電体２４５および酸化物２３０を配置することが好ましい。このように配置することにより、例えば、容量素子１００ａおよび容量素子１００ｂと、導電体２４５とが、交錯することなく配置できる。

ここで、トランジスタ２００ａ、およびトランジスタ２００ｂは、図１（Ａ）に示す部位において、Ａ１－Ａ２間の一点鎖線と、Ａ５－Ａ６間の一点鎖線が交わる点を中心とした点対称の構成を有している。

同様に、トランジスタ１４０ａ、およびトランジスタ１４０ｂは、図１（Ａ）に示す部位において、Ａ１－Ａ２間の一点鎖線と、Ａ５－Ａ６間の一点鎖線が交わる点を中心とした点対称の構成を有している。

同様に、容量素子１００ａ、および容量素子１００ｂは、図１（Ａ）に示す部位において、Ａ１－Ａ２間の一点鎖線と、Ａ５－Ａ６間の一点鎖線が交わる点を中心とした点対称の構成を有している。

また、半導体装置は、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂを覆う様に絶縁体２８０を設けることが好ましい。絶縁体２８０は、膜中の水または水素などの不純物濃度が低減されていることが好ましい。

絶縁体２８０に設けられた開口の内壁に接するように導電体２４０が形成される。当該開口の底部の少なくとも一部には酸化物２３０が位置しており、導電体２４０は、酸化物２３０と接する（図２（Ｂ）参照。）。

なお、開口の側壁部に酸化アルミニウムを形成した後に、導電体２４０を形成してもよい。開口の側壁部に酸化アルミニウムを形成することで、外方からの酸素の透過を抑制し、導電体２４０の酸化を防止できる。また、導電体２４０から、水、水素などの不純物が外部に拡散することを防ぐことができる。該酸化アルミニウムの形成は、開口にＡＬＤ法などを用いて酸化アルミニウムを成膜し、異方性エッチングを行うことで形成できる。

導電体２４０は、トランジスタ２００ａのソースまたはドレインの一方と、並びにトランジスタ２００ｂのソースまたはドレインの一方と、配線として機能する導電体２４５と、を接続するプラグとしての機能を有する。当該構成とすることで、隣接するトランジスタ２００ａと、トランジスタ２００ｂと、の間隔を小さくできる。従って、トランジスタを高密度に配置することが可能となり半導体装置の高集積化が可能となる。

また、トランジスタ２００ａのソースまたはドレインの他方と、容量素子１００ａとを、重畳して設ける。同様に、トランジスタ２００ｂのソースまたはドレインの他方と、容量素子１００ｂとを、重畳して設ける。

また、容量素子１００ａの下部電極として機能する導電体１１０＿１は、トランジスタ２００ａのソース領域またはドレイン領域の他方と、接続されている。同様に、容量素子１００ｂの下部電極として機能する導電体１１０＿２は、トランジスタ２００ｂのソース領域またはドレイン領域の他方と、接続されている。

本発明の一態様では、複数の容量素子と、複数のトランジスタと、を上記のように接続することで、微細化または高集積化が可能な半導体装置を提供できる。

［トランジスタ２００ａおよびトランジスタ２００ｂ］
図１、および図２に示すように、トランジスタ２００ａは、基板（図示せず）の上に配置された絶縁体２１２と、絶縁体２１２に埋め込まれるように配置された導電体２０３＿１と、導電体２０３＿１の上および絶縁体２１２の上に配置された絶縁体２１４と、絶縁体２１４上に配置された、絶縁体２２０＿２および絶縁体２２０＿３と、絶縁体２１４、絶縁体２２０＿２および絶縁体２２０＿３を覆う様に形成された酸化物２３０と、酸化物２３０上の絶縁体２５０と、絶縁体２２０＿２と、絶縁体２２０＿３との間に位置し、かつ絶縁体２５０と接する導電体２６０＿２と、を有する。

また、図１、および図２に示すように、トランジスタ２００ｂは、基板（図示せず）の上に配置された絶縁体２１２と、絶縁体２１２に埋め込まれるように配置された導電体２０３＿２と、導電体２０３＿２の上および絶縁体２１２の上に配置された絶縁体２１４と、絶縁体２１４上に配置された、絶縁体２２０＿３および絶縁体２２０＿４と、絶縁体２１４、絶縁体２２０＿３および絶縁体２２０＿４を覆う様に形成された酸化物２３０と、酸化物２３０上の絶縁体２５０と、絶縁体２２０＿３と、絶縁体２２０＿４との間に位置し、かつ絶縁体２５０と接する導電体２６０＿３と、を有する。

なお、トランジスタ２００ａおよびトランジスタ２００ｂでは、酸化物２３０を単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、２層、３層または４層以上の積層構造としてもよい。

また、トランジスタ２００ａおよびトランジスタ２００ｂでは、導電体２６０＿２および導電体２６０＿３を２層の構成で示しているが、本発明はこれに限られるものではない。例えば、導電体２６０＿２、および導電体２６０＿３を、３層以上の積層構造としてもよい。

ここで、上述したように、トランジスタ２００ａ、およびトランジスタ２００ｂは、図１（Ａ）に示す部位において、Ａ１－Ａ２間の一点鎖線と、Ａ５－Ａ６間の一点鎖線が交わる点を中心とした点対称の構成を有している。

つまり、トランジスタ２００ｂは、トランジスタ２００ａが有する構造と、それぞれ対応する構造を有する。従って、図中では、トランジスタ２００ａ、およびトランジスタ２００ｂにおいて、対応する構成には、基本的に、３桁の同数字を符号として付与する。また、以下では、特にことわりが無い限り、トランジスタ２００ｂについては、トランジスタ２００ａの説明を参酌できる。

例として、トランジスタ２００ａの導電体２０３＿１および導電体２６０＿２は、それぞれ、トランジスタ２００ｂの導電体２０３＿２および導電体２６０＿３に対応する。

なお、酸化物２３０は、トランジスタ２００ａと、トランジスタ２００ｂとで、共通する構造である。従って、酸化物２３０は、トランジスタ２００ａのチャネル形成領域として機能する領域と、トランジスタ２００ａのソース領域またはドレイン領域の一方として機能する領域と、トランジスタ２００ｂのチャネル形成領域として機能する領域と、トランジスタ２００ｂのソース領域またはドレイン領域の一方として機能する領域と、トランジスタ２００ａおよびトランジスタ２００ｂのソース領域またはドレイン領域の他方として機能する領域を有する。

上記構成により、ソースおよびドレインの一方と電気的に接続するプラグを共通化できる。特に、トランジスタ２００ａとトランジスタ２００ｂとが、酸化物２３０を共有することで、トランジスタ２００ａの第１のゲートとして機能する導電体２６０＿２と、トランジスタ２００ｂの第１のゲートとして機能する導電体２６０＿３との間を、最小加工寸法としてもよい。導電体２６０＿２と導電体２６０＿３との間の距離を、最小加工寸法とすることで、２個のトランジスタの占有面積を縮小できる。

酸化物２３０として、例えば、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物に代表される酸化物半導体を用いるとよい。特に、元素Ｍとしては、アルミニウム、ガリウム、イットリウム、または錫であると好適である。または、酸化物２３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物を用いてもよい。

チャネル形成領域に酸化物半導体を用いたトランジスタ２００ａ、およびトランジスタ２００ｂは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００ａ、およびトランジスタ２００ｂに用いることができる。

ここで、図２（Ｂ）における、トランジスタ２００ａのチャネル近傍の領域の拡大図を図６（Ａ）に示す。

図６（Ａ）に示すように、酸化物２３０は、トランジスタ２００ａのチャネル形成領域として機能する領域２３４と、トランジスタ２００ａのソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、を有する。図６（Ａ）では、領域２３４近傍を破線で示す。図６（Ａ）では、図の明瞭化のために領域２３４の位置を酸化物２３０の中央付近に示しているが、これに限らず、酸化物２３０と絶縁体２５０との界面付近、または、酸化物２３０と絶縁体２２０＿２、絶縁体２２０＿３および絶縁体２１４との界面付近、または破線で示す範囲の酸化物２３０全体としてもよい。

ソース領域またはドレイン領域として機能する領域２３１は、酸素濃度が低く、キャリア密度が高い、低抵抗化した領域である。また、チャネル形成領域として機能する領域２３４は、ソース領域またはドレイン領域として機能する領域２３１よりも、酸素濃度が高く、キャリア密度が低い高抵抗領域である。

なお、酸化物２３０の領域２３１において、少なくとも酸化物２３０の表面近傍のみ低抵抗化されていればよい。

なお、酸化物２３０の各領域は、トランジスタ２００ａにおいては、導電体２６０＿２をマスクとし、酸化物２３０へ不純物または金属元素を添加することで、自己整合的に低抵抗化された領域を形成してもよい。また、トランジスタ２００ｂにおいては、導電体２６０＿３をマスクとし、酸化物２３０へ不純物または金属元素を添加することで、自己整合的に低抵抗化された領域を形成してもよい。そのため、トランジスタ２００ａおよびトランジスタ２００ｂを有する半導体装置を、複数同時に形成する場合、半導体装置間の電気特性バラつきを小さくできる。

また、図６（Ａ）に示すように、トランジスタ２００ａのチャネル長は、領域２３４の長さと概略等しい。領域２３４の長さは、導電体２６０＿２の両方の側面と、酸化物２３０と、が絶縁体２５０を介して、重なる領域の長さに、導電体２６０＿２の短辺の底面と、酸化物２３０と、が絶縁体２５０を介して重なる領域の長さを加えた長さと概略等しい。つまり、トランジスタ２００ａのチャネル長は、導電体２６０＿２の短辺に平行な方向の長さ２６０Ｗよりも長くできる。図６（Ａ）に領域２３４の概略長さを点線で示す。

トランジスタ２００ａのチャネル長を長さ２６０Ｗよりも長くできるので、トランジスタ２００ａを微細化し、長さ２６０Ｗをより微細に作製してもトランジスタ２００ａのチャネル長を長さ２６０Ｗよりも長くできるので、トランジスタのショートチャネル効果を抑制できる。なお、トランジスタ２００ａのチャネル長は、長さ２６０Ｗの１．５倍以上１０倍以下とする。

なお、トランジスタ２００ｂの構成および効果についても上述のトランジスタ２００ａの構成および効果を参酌できる。

以下では、本発明の一態様に係るトランジスタ２００ａ、およびトランジスタ２００ｂの詳細な構成について説明する。なお、以下においてもトランジスタ２００ｂの構成については、トランジスタ２００ａを参酌できる。

トランジスタ２００ａの第２のゲート電極として機能する導電体２０３＿１は、酸化物２３０および導電体２６０＿２と重なるように配置する。

ここで、導電体２６０＿２は、トランジスタ２００ａの第１のゲート電極として機能する場合がある。また、導電体２０３＿１は、トランジスタ２００ａの第２のゲート電極として機能する場合がある。

なお、導電体２０３＿１に印加する電位は、接地電位や、導電体２６０＿２に印加する電位と異なる任意の電位としてもよい。例えば、導電体２０３＿１に印加する電位を、導電体２６０＿２に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００ａのしきい値電圧を制御できる。特に、導電体２０３＿１に負の電位を印加することにより、トランジスタ２００ａのしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。従って、導電体２６０＿２に印加する電圧が０Ｖのときのドレイン電流を小さくできる。

一方、導電体２０３＿１に印加する電位は、導電体２６０＿２に印加する電位と同電位としてもよい。導電体２０３＿１に印加する電位は、導電体２６０＿２に印加する電位と同電位とする場合、導電体２０３＿１は、酸化物２３０における領域２３４よりも、チャネル幅方向の長さが大きくなるように大きく設けてもよい。特に、導電体２０３＿１は、酸化物２３０の領域２３４がチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面において、導電体２０３＿１と、導電体２６０＿２とは、絶縁体を介して重畳していることが好ましい。

上記構成を有することで、導電体２６０＿２、および導電体２０３＿１に電位を印加した場合、導電体２６０＿２から生じる電界と、導電体２０３＿１から生じる電界と、がつながることで、閉回路を形成し、酸化物２３０に形成されるチャネル形成領域を覆うことができる。

つまり、第１のゲート電極としての機能を有する導電体２６０＿２の電界と、第２のゲート電極としての機能を有する導電体２０３＿１の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。

絶縁体２１０は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体２１０は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２１０として窒化シリコン、酸化アルミニウム、酸化ハフニウム、シリコンおよびハフニウムを含む酸化物（ハフニウムシリケート）、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１０より上層に拡散するのを抑制できる。なお、絶縁体２１０は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。

また、絶縁体２１０は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体２１４などに含まれる酸素が下方拡散するのを抑制できる。

絶縁体２５０は、トランジスタ２００ａの第１のゲート絶縁膜として機能でき、絶縁体２１４は、トランジスタ２００ａの第２のゲート絶縁膜として機能できる。なお、トランジスタ２００ａでは、絶縁体２１４を単層の構成で示しているが、本発明はこれに限られるものではない。例えば、絶縁体２１４は、２層以上を積層した構造にしてもよい。

酸化物２３０は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減できる。

酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。

酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたは錫などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。

なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。

ここで、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などの金属元素を添加することで、金属化合物となり、低抵抗化する場合がある。なお、好ましくは、アルミニウム、チタン、タンタル、タングステンなどを用いることが好ましい。酸化物半導体に、金属元素を添加するには、例えば、酸化物半導体上に、当該金属元素を含む金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該膜と酸化物半導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素が該膜などに吸収され、酸素欠損を形成し、酸化物半導体の当該界面近傍が低抵抗化する場合がある。

上記界面近傍に形成された酸素欠損の周辺は、歪を有している。また、上記膜をスパッタリング法によって成膜する場合、スパッタリングガスに希ガスが含まれると、上記膜の成膜中に、希ガスが酸化物半導体中へ混入する場合がある。酸化物半導体中へ希ガスが混入することで、上記界面近傍、および希ガスの周辺では、歪、または構造の乱れが生じる。なお、上記希ガスとしては、Ｈｅ、Ａｒなどが挙げられる。なお、ＨｅよりもＡｒの方が、原子半径が大きいため好ましい。当該Ａｒが酸化物半導体中に混入することで、好適に歪み、または構造の乱れが生じる。これらの歪、または構造の乱れた領域では、結合した酸素の数が少ない金属原子が増えると考えられる。結合した酸素の数が少ない金属原子が増えることで、上記界面近傍、および希ガスの周辺が低抵抗化する場合がある。

また、酸化物半導体として、結晶性の酸化物半導体を用いる場合、上記の歪、または構造の乱れた領域では、結晶性が崩れ、非晶質のように観察される場合がある。

また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下での熱処理により、金属膜から金属元素が酸化物半導体へ拡散し、酸化物半導体に金属元素を添加できる。

また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸化物半導体に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によって、酸化物半導体の低抵抗化した領域は、より低抵抗化し、低抵抗化していない酸化物半導体は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する傾向がある。

また、酸化物半導体は、水素、または窒素などの不純物元素が存在すると、キャリア密度が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリア密度が増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、窒素、または水素を有する酸化物半導体は、低抵抗化される。

従って、酸化物半導体に対し、選択的に金属元素、並びに、水素、および窒素などの不純物元素を添加することで、酸化物半導体に高抵抗領域、および低抵抗領域を設けることができる。つまり、酸化物２３０を選択的に低抵抗化することで、酸化物２３０に、キャリア密度が低い半導体として機能する領域と、ソース領域、またはドレイン領域として機能する低抵抗化した領域を設けることができる。

［トランジスタ１４０ａおよびトランジスタ１４０ｂ］
図１および図２に示すように、トランジスタ１４０ａおよびトランジスタ１４０ｂは、上述のトランジスタ２００ａおよびトランジスタ２００ｂの構成とは、トランジスタ２００ａの第２のゲート電極として機能する導電体２０３＿１およびトランジスタ２００ｂの第２のゲート電極として機能する導電体２０３＿２を有しないところが異なる。その他の構成については、トランジスタ２００ａおよびトランジスタ２００ｂと同様の構成である。

図１および図２に示すように、トランジスタ１４０ａおよびトランジスタ１４０ｂは、トランジスタ２００ａおよびトランジスタ２００ｂのＡ１－Ａ２方向の両端を挟むように隣接して配置されている。即ち、トランジスタ２００ａのＡ１方向に隣接するようにトランジスタ１４０ａが配置され、トランジスタ２００ｂのＡ２方向に隣接するようにトランジスタ１４０ｂが配置される。

例えば、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂで構成されたメモリセルを複数有する半導体装置において、該メモリセルが、図１および図２におけるＡ１－Ａ２方向およびＡ５－Ａ６方向へ連続して配置されている場合、Ａ１－Ａ２方向においては、隣接するメモリセルは、共通の酸化物２３０を有するために、隣接するメモリセル間において、トランジスタが電気的に接続されてしまう。

トランジスタ１４０ａおよびトランジスタ１４０ｂを有することで、隣接するメモリセル間を電気的に分離できる。即ち、トランジスタ１４０ａは、Ａ１方向に隣接するメモリセルと、電気的に分離する機能を有し、トランジスタ１４０ｂは、Ａ２方向に隣接するメモリセルと、電気的に分離できる機能を有する。このような機能は、トランジスタ１４０ａおよびトランジスタ１４０ｂを常にオフ状態とすればよい。トランジスタ１４０ａおよびトランジスタ１４０ｂを常にオフ状態にするためには、トランジスタ１４０ａの第１のゲート電極の機能を有する導電体２６０＿１およびトランジスタ１４０ｂの第１のゲート電極の機能を有する導電体２６０＿４にトランジスタ１４０ａおよびトランジスタ１４０ｂそれぞれがオフ状態となる電位を与えればよい。

また、図４に示すように、トランジスタ１４０ａの第２のゲート電極の機能を有する導電体２０５＿１およびトランジスタ１４０ｂの第２のゲート電極の機能を有する導電体２０５＿２を設けてもよい。このような構成とすることで、例えば、導電体２０５＿１および導電体２０５＿２に負の電位を与えることで、トランジスタ１４０ａおよびトランジスタ１４０ｂがオフ状態となる導電体２６０＿１へ与える電位および導電体２６０＿４へ与える電位を低く抑えることができる。また、オフ電流を低減することもできる。

または、導電体２０５＿１と導電体２６０＿１と、を接続して同じ電位を与え、導電体２０５＿２と導電体２６０＿４と、を接続して同じ電位を与えてもよい。

［容量素子１００ａおよび容量素子１００ｂ］
図１および図２に示すように、容量素子１００ａは、トランジスタ２００ａの上方に重畳して設ける。同様に、容量素子１００ｂは、トランジスタ２００ｂと重畳して設ける。詳しくは、トランジスタ２００ａのソース領域またはドレイン領域の一方と、容量素子１００ａの一方の電極と接続され、トランジスタ２００ｂのソース領域またはドレイン領域の一方と、容量素子１００ｂの一方の電極と接続されている。

なお、トランジスタ２００ａの説明と同様に、容量素子１００ｂは、容量素子１００ａが有する構造と、それぞれ対応する構造を有する。従って、図中では、容量素子１００ａ、および容量素子１００ｂにおいて、対応する構成には、基本的に、３桁の同数字を符号として付与する。従って、以下では、特にことわりが無い限り容量素子１００ｂについては、容量素子１００ａの説明を参酌できる。

容量素子１００ａは、絶縁体２８３、および絶縁体２８３に設けられた開口の底面および開口の側面において、下部電極として機能する導電体１１０＿１と、上部電極として機能する導電体１２０＿１とが、誘電体として機能する絶縁体１３０を挟んで対向する構成である。従って、単位面積当たりの静電容量を大きくできる。尚、容量素子１００ａは、図１および図２に示す構成に限らない。例えば、図６（Ｂ）に示すように、導電体１１０＿１は、絶縁体２８３および絶縁体２８０に設けられた開口に接するだけではなく、絶縁体２８３の上面とも接する構成としてもよい。この様な構成とすることで、容量素子１００ａの静電容量を大きくすることができる。

特に、絶縁体２８３、および絶縁体２８３に設けられた開口の深さを深くすることで、投影面積は変わらず、容量素子１００ａの静電容量を大きくできる。従って、容量素子１００ａは、シリンダー型（底面積よりも、側面積の方が大きい）とすることが好ましい。

また、絶縁体１３０は、誘電率の大きい絶縁体を用いることが好ましい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。

また、絶縁体１３０は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウム、酸化ジルコニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び積層構造としてもよい。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウムおよび酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウムおよび酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。このような積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子１００ａとすることができる。または、ＡＬＤ法によって、酸化ジルコニウム、酸化アルミニウムおよび酸化ジルコニウムを順に成膜し、積層構造としてもよい。酸化ジルコニウムおよび酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。

＜基板＞
トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化できる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和できる。即ち、丈夫な半導体装置を提供できる。

可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が１×１０^－３／Ｋ以下、５×１０^－５／Ｋ以下、または１×１０^－５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。

＜絶縁体＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。

トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にできる。例えば、絶縁体２１０として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。

水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。

また、例えば、絶縁体２１０としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、シリコンおよびハフニウムを含む酸化物、アルミニウムおよびハフニウムを含む酸化物または酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、例えば、絶縁体２１０は、酸化アルミニウムおよび酸化ハフニウムなどを有することが好ましい。

絶縁体２１４および絶縁体２５０は、誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体２１４および絶縁体２５０は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有することが好ましい。

または、絶縁体２１４および絶縁体２５０は、酸化シリコンまたは酸化窒化シリコンと、誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ誘電率の高い積層構造とできる。

絶縁体２１２、絶縁体２２０（絶縁体２２０＿１、絶縁体２２０＿２、絶縁体２２０＿３、絶縁体２２０＿４および絶縁体２２０＿５）、絶縁体２８０、および絶縁体２８３は、誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体２１２、絶縁体２２０、絶縁体２８０、および絶縁体２８３は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体２１２、絶縁体２２０、絶縁体２８０、および絶縁体２８３は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ誘電率の低い積層構造とできる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。

＜導電体＞
導電体２０３（導電体２０３＿１および導電体２０３＿２）、導電体２０５（導電体２０５＿１および導電体２０５＿２）、導電体２６０（導電体２６０＿１、導電体２６０＿２、導電体２６０＿３および導電体２６０＿４）、導電体２４０、導電体２４５、導電体１１０（導電体１１０＿１および導電体１１０＿２）、および導電体１２０（導電体１２０＿１および導電体１２０＿２）としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。

また、特に、導電体２６０として、酸化物２３０に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、酸化物２３０に含まれる水素を捕獲できる場合がある。または、外方の絶縁体などから混入する水素を捕獲できる場合がある。

また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。

なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。

＜金属酸化物＞
酸化物２３０として、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。以下では、本発明に係る半導体層および酸化物２３０に適用可能な金属酸化物について説明する。

酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたは錫などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。

［金属酸化物の構造］
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。

ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。

ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容できるためと考えられる。

また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。

ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。

ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。

ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。

酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。

＜半導体装置の作製方法＞
次に、本発明に係るトランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置の作製方法を図７乃至図１４を用いて説明する。また、図７乃至図１４において、各図の（Ａ）は、上面図である。各図の（Ｂ）は各図の（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図である。

まず、基板（図示しない）を準備し、当該基板上に絶縁体２１０を成膜する。絶縁体２１０の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ法などを用いて行うことができる。

なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。

プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くできる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。

また、ＡＬＤ法も、被処理物へのダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。

ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。

ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御できる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜できる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜できる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くできる。したがって、半導体装置の生産性を高めることができる場合がある。

ＡＬＤ法では、異なる原料ガス（プリカーサともいう。）を交互に流す方法で組成を制御することもできる。例えば、元素Ａと元素Ｂとを有する酸化物を成膜する場合、元素Ａを含むプリカーサを流す第１のステップと、酸素、オゾンまたは水などの酸化性ガスを流す第２のステップと、元素Ｂを含むプリカーサを流す第３のステップと、酸素、オゾンまたは水などの酸化性ガスを流す第４のステップと、を繰り返し行ってもよい。各ステップにおけるプリカーサ、酸化性ガス等の流量や、時間を調整することで元素Ａと元素Ｂとを有する酸化物の組成を制御することができる。または、第１のステップと第２のステップとをｎ回（ｎは自然数）繰り返した後で第３のステップと第４のステップをｍ回（ｍは自然数）繰り返すことでも元素Ａと元素Ｂとを有する酸化物の組成を制御することができる。または、成膜温度を調整することでも元素Ａと元素Ｂとを有する酸化物の組成を制御することができる。なお、酸化物に変えて窒化物を成膜したい場合は、酸化性ガスを窒化性ガスに変えればよい。また、酸窒化物を成膜する場合は、酸化性ガスを流すステップと窒化性ガスを流すステップを設ければよい。また、酸化物に変えて金属または半金属を成膜したい場合、酸化性ガスを水素等の還元性ガスに変えればよい。ここでは元素Ａを含むプリカーサおよび元素Ｂを含むプリカーサの二種類のプリカーサを用いた場合の成膜方法を説明したが、三種類以上のプリカーサを用いる場合でも同様の方法を採ることができる。また、第１のステップ乃至第４のステップに加えて、適宜キャリアガス等を流すステップを設けてもよい。または、キャリアガスを複数のステップに跨って流し続けてもよい。

例えば、絶縁体２１０として、スパッタリング法によって酸化アルミニウムを成膜するとよい。また、絶縁体２１０は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。

次に絶縁体２１０上に、導電体２０３＿１および導電体２０３＿２となる導電膜を成膜する。導電体２０３＿１および導電体２０３＿２となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、導電体２０３＿１および導電体２０３＿２となる導電膜は、多層膜とできる。例えば、導電体２０３＿１および導電体２０３＿２となる導電膜としてタングステンを成膜するとよい。

次に、リソグラフィー法を用いて、導電体２０３＿１および導電体２０３＿２となる導電膜を加工し、導電体２０３＿１および導電体２０３＿２を形成する。

なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工できる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。

また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電体２０３＿１および導電体２０３＿２となる導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成できる。導電体２０３＿１および導電体２０３＿２となる導電膜のエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。導電体２０３＿１および導電体２０３＿２となる導電膜のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。

ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。

次に、絶縁体２１０上、導電体２０３＿１上および導電体２０３＿２上に絶縁体２１２となる絶縁膜を成膜する。絶縁体２１２となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、絶縁体２１２となる絶縁膜として、ＣＶＤ法によって酸化シリコンを成膜するとよい。

ここで、絶縁体２１２となる絶縁膜の膜厚は、導電体２０３＿１の膜厚および導電体２０３＿２の膜厚以上とすることが好ましい。例えば、導電体２０３＿１の膜厚および導電体２０３＿２の膜厚を１とすると、絶縁体２１２となる絶縁膜の膜厚は、１以上３以下とする。

次に、絶縁体２１２となる絶縁膜にＣＭＰ（ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体２１２となる絶縁膜の一部を除去し、導電体２０３＿１の表面および導電体２０３＿２の表面を露出させる。これにより、上面が平坦な、導電体２０３＿１および導電体２０３＿２と、絶縁体２１２を形成できる（図７参照。）。

以下では、上記と異なる導電体２０３＿１および導電体２０３＿２の形成方法について説明する。

絶縁体２１０上に絶縁体２１２を成膜する。絶縁体２１２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。

次に、絶縁体２１２に絶縁体２１０に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１０は、絶縁体２１２をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体２１２に酸化シリコン膜を用いた場合は、絶縁体２１０は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。

開口の形成後に、導電体２０３＿１および導電体２０３＿２となる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とできる。導電体２０３＿１および導電体２０３＿２となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。

例えば、導電体２０３＿１および導電体２０３＿２となる導電膜を、多層構造とする場合、例えば、スパッタリング法によって窒化タンタルまたは、窒化タンタルの上に窒化チタンを積層した膜を成膜するとよい。当該金属窒化物を導電体２０３＿１および導電体２０３＿２となる導電膜の下層に用いることにより、後述する導電体２０３＿１および導電体２０３＿２となる導電膜の上層の導電膜として、銅などの拡散しやすい金属を用いても、当該金属が導電体２０３＿１および導電体２０３＿２から外に拡散するのを防ぐことができる。

次に、導電体２０３＿１および導電体２０３＿２となる導電膜の上層の導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、導電体２０３＿１および導電体２０３＿２となる導電膜の上層の導電膜として、銅などの低抵抗導電性材料を成膜する。

次に、ＣＭＰ処理を行うことで、導電体２０３＿１および導電体２０３＿２となる導電膜の上層、ならびに導電体２０３＿１および導電体２０３＿２となる導電膜の下層の一部を除去し、絶縁体２１２を露出する。その結果、開口のみに、導電体２０３＿１および導電体２０３＿２となる導電膜が残存する。これにより、上面が平坦な、導電体２０３＿１および導電体２０３＿２を形成できる。なお、当該ＣＭＰ処理により、絶縁体２１２の一部が除去される場合がある。以上が、導電体２０３＿１および導電体２０３＿２の異なる形成方法である。

次に、導電体２０３＿１上および導電体２０３＿２上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる（図７参照。）。

次に、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、絶縁体２２４に含まれる水素や水などの不純物を除去することなどができる。または、加熱処理において、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体２２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。尚、加熱処理は行わなくてもよい場合がある。

次に、絶縁体２２０（絶縁体２２０＿１、絶縁体２２０＿２、絶縁体２２０＿３、絶縁体２２０＿４および絶縁体２２０＿５）となる絶縁膜を成膜する。絶縁体２２０となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。

次に、リソグラフィー法によって、絶縁体２２０となる絶縁膜を加工し、絶縁体２２０（絶縁体２２０＿１、絶縁体２２０＿２、絶縁体２２０＿３、絶縁体２２０＿４および絶縁体２２０＿５）を形成する。ここで、絶縁体２２０は、絶縁体２２０＿２と絶縁体２２０＿３の間が導電体２０３＿１と重なるように配置し、絶縁体２２０＿３と絶縁体２２０＿４の間が、導電体２０３＿２と重なるように配置する（図７参照。）。

次に、絶縁体２１４および絶縁体２２０を覆う様に酸化膜２３０Ｃを成膜する（図８参照。）。酸化膜２３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。

例えば、酸化膜２３０Ｃをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、酸化物２３０となる酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ－Ｍ－Ｚｎ酸化物ターゲットを用いることができる。

特に、酸化膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２１４に供給される場合がある。

なお、酸化膜２３０Ｃのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。

酸化膜２３０Ｃとして、スパッタリング法によって成膜する場合には、例えば、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲット、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のターゲットまたはＩｎ：Ｇａ：Ｚｎ＝１：１：０．５［原子数比］のターゲットなどを用いて成膜する。

酸化膜２３０Ｃはトランジスタのチャネル形成領域となるため、絶縁体２１４と絶縁体２２０とで構成される段差部において、被覆性よく成膜されることが好ましい。酸化膜２３０Ｃを被覆性よく成膜する方法としては、ＡＬＤ法、ＣＶＤ法を用いることが好ましい。スパッタリング法を用いる場合、スパッタ粒子をイオン化して成膜するイオン化スパッタを用いることで段差部への被覆性を高くすることができる。または、ターゲット－基板間距離を２００ｍｍ以上に広くとることや、コリメータ等の部材を用いることで直進性の高いスパッタ粒子を利用する方法もある。または、基板側にバイアスを印加する逆スパッタやバイアススパッタを用いてもよい。

本実施の形態では、酸化膜２３０Ｃを単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、２層、３層または４層以上の積層構造としてもよい。積層構造とする場合は、スパッタリング法によって成膜する場合には、Ｉｎ、ＧａおよびＺｎの原子数比の異なる複数のターゲットを用いて、積層構造としてもよい。または、スパッタリングガスに含まれる酸素の割合を変えて積層構造としてもよい。または、Ｉｎ、ＧａおよびＺｎの原子数比およびスパッタリングガスに含まれる酸素の割合を変えて積層構造としてもよい。

次に、加熱処理を行ってもよい。加熱処理は、上述の加熱処理と同様の条件を用いることができる。加熱処理によって酸化物２３０となる酸化膜中の水素や水などの不純物を除去することなどができる。例えば、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。

次に、酸化物２３０となる酸化膜を加工して、酸化物２３０を形成する（図９参照。）。

ここで、図９（Ａ）に示すように、酸化物２３０は、酸化物２３０の長辺方向と、絶縁体２２０の長辺との、なす角度が、２０°以上７０°以下、好ましくは３０°以上６０°以下になるとなるように形成する。また、少なくとも一部が導電体２０３と重なるように形成する。

なお、当該酸化膜の加工はリソグラフィー法を用いて行えばよい。また、該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。

また、エッチングマスクとしては、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、酸化膜２３０Ｃ上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成できる。酸化物２３０となる酸化膜のエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。酸化膜２３０Ｃのエッチング後にハードマスクをエッチングにより除去してもよい。

これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物２３０などの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。

上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理または、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。

ウェット洗浄としては、シュウ酸、リン酸またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。

次に、加熱処理を行ってもよい。加熱処理の条件は、上述の加熱処理の条件を用いることができる。

次に、絶縁体２１４上、絶縁体２２０上および酸化物２３０上に、絶縁体２５０を成膜する（図１０参照。）。絶縁体２５０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。ここで、絶縁体２５０を積層構造としてもよい。例えば、絶縁体２５０を、２層構造とする場合、スパッタリング法を用い、酸素を含む雰囲気下で、絶縁体２５０の２層目の成膜をすることで、絶縁体２５０の１層目に酸素を添加できる。

ここで、加熱処理を行なってもよい。該加熱処理は、上述の加熱処理条件を用いることができる。該加熱処理によって、絶縁体２５０中の水分濃度および水素濃度を低減させることができる。

次に、絶縁体２５０の上に導電膜２６０Ａを成膜する（図１１参照。）。導電膜２６０Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。導電膜２６０Ａは、２層以上の積層構造としてもよい。本実施の形態では、窒化チタンをＣＶＤ法、またはＡＬＤ法を用いて成膜した後にＣＶＤ法によってタングステンを成膜する。

次に、ＣＭＰ処理を行うことによって、導電膜２６０Ａの一部を除去し、絶縁体２５０を露出させる。ここで、導電体２６０（導電体２６０＿１、導電体２６０＿２、導電体２６０＿３および導電体２６０＿４）となる導電体を、絶縁体２２０上の酸化物２３０の上面と概略同じ高さになるまでエッチングすることで、導電体２６０を形成する（図１２参照。）。

次に、絶縁体２８０を成膜する。絶縁体２８０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。または、スピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。本実施の形態では、絶縁体２８０として、酸化窒化シリコンを用いる。

絶縁体２８０は、上面が平坦性を有するように形成することが好ましい。例えば、絶縁体２８０は、成膜した直後に上面が平坦性を有していてもよい。または、例えば、絶縁体２８０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。本実施の形態では、平坦化処理として、ＣＭＰ処理を用いる（図１３参照。）。

なお、図では、絶縁体２８０を単層構造にしているが、２層以上の積層構造としてもよい。例えば、基板の反りを抑制するために、圧縮応力を有する層と、引っ張り応力を有する層を積層することで、内部応力を相殺してもよい。

次に、絶縁体２８０に、酸化物２３０の領域２３１ｂに達する開口を形成する。当該工程は、開口のアスペクト比が大きいため、例えば、ハードマスクを用いて、異方性エッチングを行うことが好ましい。また、アスペクト比が大きい異方性エッチングには、ドライエッチングを用いることが好ましい。

ここで、イオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、領域２３１ｂへイオン注入を行ってもよい。開口以外は、絶縁体２８０によってイオンが到達することができない。即ち、自己整合的に開口へイオン注入できる。このイオン注入によって、開口の領域２３１のキャリア密度をより高くできるので、導電体２４０と、酸化物２３０と、のコンタクト抵抗を低減できる場合がある。

次に、導電体２４０となる導電膜を成膜する。導電体２４０となる導電膜は、水または水素など不純物の透過を抑制する機能を有する導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とできる。導電体２４０となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。

次に、ＣＭＰ処理を行うことで、絶縁体２８０上の、導電体２４０となる導電膜を除去する。その結果、上記開口のみに、該導電膜を残存することで上面が平坦な導電体２４０を形成できる（図１３参照。）。

また、開口の側壁部に酸化アルミニウムを形成した後に、導電体２４０を形成してもよい。開口の側壁部に酸化アルミニウムを形成することで、外方からの酸素の透過を抑制し、導電体２４０の酸化を防止できる。また、導電体２４０から、水、水素などの不純物が外部に拡散することを防ぐことができる。該酸化アルミニウムの形成は、開口にＡＬＤ法などを用いて酸化アルミニウムを成膜し、異方性エッチングを行うことで形成できる。

次に、導電体２４５となる導電膜を成膜する。導電体２４５となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。次に、リソグラフィー法によって、導電体２４５となる導電膜を加工し、導電体２４５を形成する。導電体２４５は、図１（Ａ）に示すＡ５－Ａ６方向と直交する方向に伸長して形成する（図１３参照。）。

次に、絶縁体２８３を成膜する。絶縁体２８３の成膜は、絶縁体２８０と同様の成膜方法を用いることができる。本実施の形態では、絶縁体２８３として、酸化窒化シリコンを用いる。

絶縁体２８３は、上面が平坦性を有するように形成することが好ましい。例えば、絶縁体２８３は、成膜した直後に上面が平坦性を有していてもよい。または、例えば、絶縁体２８３は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。本実施の形態では、平坦化処理として、ＣＭＰ処理を用いる（図１３参照。）。

次に、絶縁体２８０、および絶縁体２８３に、酸化物２３０の領域２３１ａに達する開口を形成する。当該工程は、開口のアスペクト比が大きいため、例えば、ハードマスクを用いて、異方性エッチングを行うことが好ましい。また、アスペクト比が大きい異方性エッチングには、ドライエッチングを用いることが好ましい。

ここで、イオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、領域２３１ａへイオン注入を行ってもよい。開口以外は、絶縁体２８０、および絶縁体２８３によってイオンが到達することができない。即ち、自己整合的に開口へイオン注入できる。このイオン注入によって、開口の領域２３１ａのキャリア密度をより高くできるので、後に形成する導電体１１０＿１および導電体１１０＿２と、酸化物２３０と、のコンタクト抵抗を低減できる場合がある。

次に、開口に、導電体１１０＿１および導電体１１０＿２となる導電体を成膜する。当該導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、ＡＬＤ法によって、窒化チタンを成膜する。

次に、導電体１１０＿１および導電体１１０＿２となる導電体上に絶縁体を成膜する（図示せず）。当該絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。

次に、ＣＭＰ処理を行うことで、絶縁体２８３上の、導電体１１０＿１および導電体１１０＿２となる導電体と上記の絶縁体を除去する。次に、開口に残存する上記の絶縁体をエッチングすることで、導電体１１０＿１および導電体１１０＿２を形成できる（図１４参照。）。

絶縁体２８３を例えば、酸化窒化シリコンと窒化シリコンとの積層構造とすることで、窒化シリコンが当該ＣＭＰ処理のストッパー膜として機能し、生産性の向上と生産バラツキの抑制をおこなうことができるので好ましい。

次に、絶縁体２８３上、導電体１１０＿１上および導電体１１０＿２上に、絶縁体１３０を成膜する。絶縁体１３０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる（図１４参照）。

次に、導電体１２０＿１および導電体１２０＿２となる導電体を成膜する。当該導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。

次に、導電体１２０＿１および導電体１２０＿２となる導電体にＣＭＰ処理を行い、導電体１２０＿１および導電体１２０＿２となる導電体の表面を平坦化する。この時、導電体１２０＿１および導電体１２０＿２となる導電体上に、絶縁体を成膜した後に、ＣＭＰ処理を行い、該絶縁体を除去し、さらに導電体１２０＿１および導電体１２０＿２となる導電体の表面を平坦化してもよい。

次に、リソグラフィー法によって、導電体１２０＿１および導電体１２０＿２となる導電体を加工し、導電体１２０＿１および導電体１２０＿２を形成する。

ここで、図３に示すように、導電体１２０＿１および導電体１２０＿２を分離せずに一体となるように導電体１２０を形成してもよい。

以上により、図１、および図２に示す、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置を作製できる。

＜半導体装置の変形例＞
図５は、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを有する半導体装置の一例を示す。図５（Ａ）は半導体装置の上面を示す。なお、図の明瞭化のため、図５（Ａ）において一部の膜は省略されている。また、図５（Ｂ）は、図５（Ａ）に示す一点鎖線Ａ１－Ａ２に対応する断面図である。また、図５（Ｃ）は、図８（Ａ）に示す一点鎖線Ａ３－Ａ４に対応する断面図である。

図５に示す半導体装置は、絶縁体２２０（絶縁体２２０＿１、絶縁体２２０＿２、絶縁体２２０＿３、絶縁体２２０＿４および絶縁体２２０＿５）上に絶縁体２１７（絶縁体２１７＿１、絶縁体２１７＿２、絶縁体２１７＿３、絶縁体２１７＿４および絶縁体２１７＿５）を配置している。言いかえると、酸化物２３０のソース領域またはドレイン領域と絶縁体２２０との間に、絶縁体２１７が配置されているところが図１、および図２に示す半導体装置と異なる。

絶縁体２１７は、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体とすることが好ましい。絶縁体２１７を酸化物２３０のソース領域またはドレイン領域と絶縁体２２０との間に配置することで、絶縁体２２０に含まれている酸素が、酸化物２３０のソース領域またはドレイン領域に注入されることを抑制することができるので、ソース領域またはドレイン領域の高抵抗化を防ぐことができる。また、該酸素が、導電体２４０へ吸収されることで、導電体２４０が酸化されて高抵抗化することを防ぐことができる。

絶縁体２１７としては、絶縁体２１０と同様のものを用いることができる。その他の構成、効果については、図１および図２に示す半導体装置を参酌できる。

＜半導体装置の応用例＞
上記においては、半導体装置の構成例としてトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを挙げたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図１５に示すようにセル６００と、セル６００と同様の構成を有するセル６０１がトランジスタ１４０ｂを介して接続されている構成としてもよい。なお、本明細書では、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａ、および容量素子１００ｂを有する半導体装置をセルと称する。尚、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂの構成については、上述のトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂに係る記載を参酌できる。

図１５は、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａ、および容量素子１００ｂを有するセル６００と、セル６００と同様の構成を有するセル６０１がトランジスタ１４０ｂを介して接続されている断面図である。

図１５に示すように、セル６００と、セル６０１と、の間にはトランジスタ１４０ｂが配置されており、トランジスタ１４０ｂを常にオフ状態とすることで、セル６００とセル６０１と、を電気的に分離できる。トランジスタ１４０ｂの機能および効果については、上述のトランジスタ１４０ａおよびトランジスタ１４０ｂの説明を参酌できる。

上述のように、本実施の形態に示す構成で、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂを形成することにより、セルの面積を低減し、半導体装置の微細化または高集積化を図ることができる。

［セルアレイの構造］
ここで、本実施の形態のセルアレイの一例を図１６に示す。例えば、図１に示す半導体装置の構成を一つのセルとして、該セルを行列、またはマトリクス上に配置することで、セルアレイを構成できる。

図１６は、図１に示すセルの構成を、マトリクス状に配置した一形態を示す回路図である。図１６に示すセルアレイでは、配線ＷＬが列方向に延伸される。

図１６に示すように、セルを構成するトランジスタ２００ａとトランジスタ２００ｂのソースおよびドレインの一方が共通の配線ＢＬ（ＢＬ０１、ＢＬ０２、ＢＬ０３およびＢＬ０４））と電気的に接続する。セル６００を構成する、トランジスタ２００ａの第１のゲートと、トランジスタ２００ｂの第１のゲートは、それぞれ異なる配線ＷＬ（ＷＬ０１乃至ＷＬ０６）と電気的に接続する。また、これらの配線ＷＬは、列方向に配置されたセル６００が有する、トランジスタ２００ａの第１のゲートと、トランジスタ２００ｂの第１のゲートと、それぞれ電気的に接続する。また、行方向に配置された隣り合うセル６００間に、トランジスタ１４０ａおよびトランジスタ１４０ｂが配置される。トランジスタ１４０ａの第１のゲートと、トランジスタ１４０ｂの第１のゲートは、それぞれ異なる配線ＩＬ（ＩＬ０１乃至ＩＬ０４）と電気的に接続する。また、これらの配線ＩＬは、列方向に配置された、トランジスタ１４０ａの第１のゲートと、トランジスタ１４０ｂの第１のゲートと、それぞれ電気的に接続する。配線ＩＬには、トランジスタ１４０ａおよびトランジスタ１４０ｂがそれぞれ常にオフ状態となる電位を与えることによって、隣り合うセル間を電気的に分離できる。

例えば、図１５に示す、ＢＬ０２、ＷＬ０３、ＷＬ０４と接続されたセル６００では、図１５に示すように、導電体２４０がＢＬ０２と電気的に接続され、導電体２６０＿２がＷＬ０３と電気的に接続され、導電体２６０＿３がＷＬ０４と電気的に接続される。

また、各セル６００が有するトランジスタ２００ａおよびトランジスタ２００ｂには第２のゲートＢＧが設けられていてもよい。ＢＧに印加される電位により、トランジスタのしきい値を制御できる。当該ＢＧはトランジスタ４００と接続されており、ＢＧに印加される電位は、トランジスタ４００によって制御できる。また、セル６００が有する、容量素子１００ａの導電体２３５＿２、および容量素子１００ｂの導電体２３５＿４は、それぞれ、異なる配線ＰＬと電気的に接続する。

また、図１６に示す回路図の各配線および各部位のレイアウトを示した模式図を、図１７に示す。図１７に示すように、酸化物２３０および配線ＷＬをマトリクス状に配置することで、図１６に示す回路図の半導体装置を形成できる。ここで、配線ＢＬは、配線ＷＬおよび酸化物２３０とは異なる層に設けることが好ましい。また、図１７に示すように、配線ＢＬの長辺方向と、酸化物２３０の長方向とは、平行に配置せず、配線ＢＬの長辺方向に対して、酸化物２３０の長辺方向の角度が２０°以上７０°以下、好ましくは３０°以上６０°以下になるように、配線ＢＬおよび酸化物２３０を配置することが好ましい。このように配置することにより、例えば、容量素子１００ａおよび容量素子１００ｂと、配線ＢＬとが、交錯することなく配置できる。

また、当該セルアレイを平面のみでなく積層する構成としてもよい。複数のセルアレイを積層することにより、セルアレイの専有面積を増やすことなく、セルを集積して配置できる。つまり、３Ｄセルアレイを構成できる。

以上のように、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供できる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供できる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供できる。または、本発明の一態様により、オン電流の大きいトランジスタを提供できる。または、本発明の一態様により、信頼性の高い半導体装置を提供できる。または、本発明の一態様により、消費電力が低減された半導体装置を提供できる。または、本発明の一態様により、生産性の高い半導体装置を提供できる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、半導体装置の一形態を、図１８を用いて説明する。

［記憶装置１］
図１８に示す記憶装置は、トランジスタ２００ａ、容量素子１００ａ、トランジスタ２００ｂ、容量素子１００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂおよびトランジスタ３００と、を有している。図１８は、トランジスタ３００のチャネル長方向の断面図である。図１９は、図１８にＷ１－Ｗ２の一点鎖線で示す部位の断面図である。つまり、トランジスタ３００近傍のトランジスタ３００のチャネル幅方向の断面図である。

トランジスタ２００ａ、およびトランジスタ２００ｂは、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００ａ、およびトランジスタ２００ｂは、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減できる。

図１８に示す記憶装置において、配線３００１はトランジスタ３００のソースおよびドレインの一方と電気的に接続され、配線３００２はトランジスタ３００のソースおよびドレインの他方と電気的に接続され、配線３００７はトランジスタ３００のゲートと電気的に接続されている。また、配線３００３はトランジスタ２００ａのソースおよびドレインの一方、およびトランジスタ２００ｂのソースおよびドレインの一方と電気的に接続され、配線３００４ａはトランジスタ２００ａの第１のゲートと電気的に接続され、配線３００４ｂはトランジスタ２００ｂの第１のゲートと電気的に接続され、配線３００６ａはトランジスタ２００ａの第２のゲートと電気的に接続され、配線３００６ｂはトランジスタ２００ｂの第２のゲートと電気的に接続されている。また、配線３００５ａは容量素子１００ａの電極の一方と電気的に接続され、配線３００５ｂは容量素子１００ｂの電極の一方と電気的に接続されている。

図１８に示す半導体装置は、後述するＤＯＳＲＡＭのような酸化物トランジスタを設けた記憶装置に適用できる。トランジスタ２００ａ、およびトランジスタ２００ｂのオフ電流が小さく、ソースおよびドレインの他方（容量素子１００ａ、および容量素子１００ｂの電極の他方ということもできる。）の電位が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。

＜記憶装置１の構造＞
本発明の一態様の半導体装置は、図１８に示すようにトランジスタ３００、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを有する。トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂはトランジスタ３００の上方に設けられ、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂは同じ層に設けられる。また、容量素子１００ａおよび容量素子１００ｂは、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂの上方に設けられる。なお、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂの構成については、先の実施の形態を参酌できる。

トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。

トランジスタ３００は、図１９に示すように、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くできるため、トランジスタ３００のオフ特性を向上させることができる。

トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。

半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。

低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。

ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。

なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、しきい値電圧を調整できる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。

なお、図１８に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。

トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。

絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。

絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。

また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００ａ、およびトランジスタ２００ｂが設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。

水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００ａ、およびトランジスタ２００ｂ等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００ａ、およびトランジスタ２００ｂと、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析できる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０^１５ａｔｏｍｓ／ｃｍ^２以下、好ましくは５×１０^１５ａｔｏｍｓ／ｃｍ^２以下であればよい。

なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の誘電率は、絶縁体３２４の誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。

また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６にはトランジスタ３００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。また、プラグまたは配線として機能する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。

各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くできる。

絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１８において、絶縁体３５０および絶縁体３５２が順に積層して設けられている。また、絶縁体３５０および絶縁体３５２には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０に設けられた開口に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂとは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂへの水素の拡散を抑制できる。

なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制できる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。

上記において、導電体３５６を含む配線層、について説明したが、本実施の形態に係る記憶装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。

また、絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図１８において、絶縁体３６０、絶縁体３６２、および導電体３６６を含む配線層、絶縁体３７２、絶縁体３７４、および導電体３７６を含む配線層が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および導電体３６６を含む配線層と、絶縁体３７２、絶縁体３７４、および導電体３７６を含む配線層との間に、複数の配線層を有していてもよい。なお、導電体３６６、および導電体３７６は、プラグ、または配線として機能する。また、絶縁体３６０乃至絶縁体３７４は、上述した絶縁体と同様の材料を用いて設けることができる。

絶縁体３７４上には絶縁体２１０、および絶縁体２１２が、順に積層して設けられている。絶縁体２１０、および絶縁体２１２のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。

絶縁体２１０には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂを設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。

水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂ等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂと、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。

特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂへの混入を防止できる。また、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂを構成する酸化物からの酸素の放出を抑制できる。そのため、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂに対する保護膜として用いることに適している。

また、例えば、絶縁体２１２には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。例えば、絶縁体２１２として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００ａやトランジスタ２００ｂを構成する導電体等が埋め込まれている。なお、導電体２１８は、トランジスタ２００ａ、およびトランジスタ２００ｂ、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂとは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂへの水素の拡散を抑制できる。

絶縁体２１２の上方には、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂが設けられている。なお、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂの構造は、先の実施の形態で説明したトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを用いればよい。また、図１８に示すトランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂは一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。

また、導電体２４８を導電体２１８と接するように設けることで、トランジスタ３００と接続される導電体２５３をトランジスタ２００ａ、およびトランジスタ２００ｂの上方に取り出すことができる。図１８においては、配線３００２をトランジスタ２００ａ、およびトランジスタ２００ｂの上方に取り出したが、これに限られることなく、配線３００１または配線３００７などをトランジスタ２００ａ、およびトランジスタ２００ｂの上方に取り出す構成にしてもよい。

以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供できる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供できる。または、消費電力が低減された半導体装置を提供できる。

＜記憶装置２＞
図２０に示す半導体装置は、トランジスタ４００と、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを有する記憶装置である。以下に、記憶装置としての一形態を、図２０を用いて説明する。

本実施の形態に示す半導体装置における、トランジスタ４００、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａおよび容量素子１００ｂの接続関係の一例を示した回路図を図２０（Ａ）に示す。また、図２０（Ａ）に示す配線１００３から配線１０１０などを対応させた半導体装置の断面図を図２０（Ｂ）に示す。また、図２０（Ｂ）にＷ３－Ｗ４の一点鎖線で示す部位の断面図を図２０（Ｃ）に示す。図２０（Ｃ）は、トランジスタ４００のチャネル形成領域におけるチャネル幅方向の断面図である。

図２０に示すように、トランジスタ２００ａは、ゲートが配線１００４ａと、ソースおよびドレインの一方が配線１００３と、電気的に接続される。また、トランジスタ２００ａのソース及びドレインの他方が容量素子１００ａの下部電極と電気的に接続される。容量素子１００ａの上部電極が配線１００５ａと電気的に接続される。トランジスタ２００ｂは、ゲートが配線１００４ｂと、ソースおよびドレインの一方が配線１００３と、電気的に接続される。また、トランジスタ２００ｂのソース及びドレインの他方が容量素子１００ｂの下部電極と電気的に接続される。容量素子１００ｂの上部電極が配線１００５ｂと電気的に接続される。また、トランジスタ４００のドレインが配線１０１０と電気的に接続される。また、図２０（Ｂ）に示すように、トランジスタ２００ａの第２のゲートと、トランジスタ４００のソース、第１のゲート、および第２のゲートが、配線１００６ａ、配線１００６ｂ、配線１００７、配線１００８、および配線１００９を介して電気的に接続される。

ここで、配線１００４ａに電位を印加することで、トランジスタ２００ａのオン状態、オフ状態を制御できる。トランジスタ２００ａをオン状態として、配線１００３に電位を印加することで、トランジスタ２００ａを介して、容量素子１００ａに電荷を供給できる。このとき、トランジスタ２００ａをオフ状態にすることで、容量素子１００ａに供給された電荷を保持できる。また、配線１００５ａは、任意の電位を与えることで、容量結合によって、トランジスタ２００ａと容量素子１００ａの接続部分の電位を制御できる。例えば、配線１００５ａに接地電位を与えると、上記電荷を保持しやすくなる。

同様に配線１００４ｂに電位を印加することで、トランジスタ２００ｂのオン状態、オフ状態を制御できる。トランジスタ２００ｂをオン状態として、配線１００３に電位を印加することで、トランジスタ２００ｂを介して、容量素子１００ｂに電荷を供給できる。このとき、トランジスタ２００ｂをオフ状態にすることで、容量素子１００ｂに供給された電荷を保持できる。また、配線１００５ｂは、任意の電位を与えることで、容量結合によって、トランジスタ２００ｂと容量素子１００ｂの接続部分の電位を制御できる。例えば、配線１００５ｂに接地電位を与えると、上記電荷を保持しやすくなる。また、配線１０１０に負の電位を印加することで、トランジスタ４００を介して、トランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲートに負の電位を与え、トランジスタ２００ａおよびトランジスタ２００ｂのしきい値電圧を０Ｖより大きくし、オフ電流を低減し、第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくできる。

トランジスタ４００の第１のゲート及び第２のゲートをソースとダイオード接続し、トランジスタ４００のソースとトランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲートとを接続する構成にすることで、配線１０１０によって、トランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲート電圧を制御できる。トランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲートの負電位を保持するとき、トランジスタ４００の第１のゲートソース間の電圧、および第２のゲートソース間の電圧は、０Ｖになる。トランジスタ４００の第１のゲート電圧が０Ｖのときのドレイン電流が非常に小さく、しきい値電圧がトランジスタ２００ａおよびトランジスタ２００ｂより大きいので、この構成とすることにより、トランジスタ４００に電源供給をしなくてもトランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲートの負電位を長時間維持できる。

さらに、トランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第２のゲートの負電位を保持することで、トランジスタ２００ａおよびトランジスタ２００ｂに電源供給をしなくてもトランジスタ２００ａおよびトランジスタ２００ｂのそれぞれの第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくできる。つまり、トランジスタ２００ａ、トランジスタ２００ｂおよびトランジスタ４００に電源供給をしなくても、容量素子１００ａおよび容量素子１００ｂに電荷を長時間保持できる。例えば、このような半導体装置を記憶素子として用いることにより、電源供給無しで長時間の記憶保持を行うことができる。よって、リフレッシュ動作の頻度が少ない、またはリフレッシュ動作を必要としない記憶装置を提供できる。

なお、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ４００、容量素子１００ａおよび容量素子１００ｂの接続関係は、図２０（Ａ）および図２０（Ｂ）に示すものに限定されない。必要な回路構成に応じて適宜接続関係を変更できる。

＜記憶装置２の構造＞
図２０（Ｂ）は、容量素子１００ａ、容量素子１００ｂ、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂおよびトランジスタ４００を有する記憶装置の断面図である。なお、図２０に示す記憶装置において、先の実施の形態、および＜記憶装置１の構造＞に示した半導体装置、および記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。

本発明の一態様の記憶装置は、図２０に示すようにトランジスタ４００、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂを有する。トランジスタ４００、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂは、同じ層に配置される。容量素子１００ａおよび容量素子１００ｂは、トランジスタ４００、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂの上方に配置される。

なお、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂ、容量素子１００ａおよび容量素子１００ｂとしては、先の実施の形態、および図１で説明した半導体装置が有する容量素子及びトランジスタを用いればよい。なお、図２０に示す容量素子１００ａ、容量素子１００ｂ、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａ、トランジスタ１４０ｂおよびトランジスタ４００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。

トランジスタ４００は、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ１４０ａおよびトランジスタ１４０ｂと同じ層に形成されており、並行して作製できるトランジスタである。トランジスタ４００は、第１のゲート電極として機能する導電体４６０と、第２のゲート電極として機能する導電体４０３と、導電体４６０の側面と接する絶縁体４５０と、ソースまたはドレインとして機能する酸化物２３０と、を有する。

トランジスタ４００において、導電体４０３は、導電体２０３と、同じ層である。絶縁体４５０は、絶縁体２５０と、同じ層である。導電体４６０は、導電体２６０＿１、導電体２６０＿１、導電体２６０＿１および導電体２６０＿４と、同じ層である。

トランジスタ４００の活性層として機能する酸化物２３０は、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくできる。

本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減できる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供できる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、図２１および図２２を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ。）、および容量素子が適用されている記憶装置の一例として、ＤＯＳＲＡＭについて説明する。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。なお、以下において、ＤＯＳＲＡＭのようにＯＳトランジスタを用いたメモリ装置を、ＯＳメモリと呼ぶ場合がある。

ＤＯＳＲＡＭでは、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「ＯＳメモリ」と呼ぶ。）が適用されている。ＯＳメモリは、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。

＜＜ＤＯＳＲＡＭ１４００＞＞
図２１にＤＯＳＲＡＭの構成例を示す。図２１に示すように、ＤＯＳＲＡＭ１４００は、コントローラ１４０５、行回路１４１０、列回路１４１５、メモリセルおよびセンスアンプアレイ１４２０（以下、「ＭＣ－ＳＡアレイ１４２０」と呼ぶ。）を有する。

行回路１４１０はデコーダ１４１１、ワード線ドライバ回路１４１２、列セレクタ１４１３、センスアンプドライバ回路１４１４を有する。列回路１４１５はグローバルセンスアンプアレイ１４１６、入出力回路１４１７を有する。グローバルセンスアンプアレイ１４１６は複数のグローバルセンスアンプ１４４７を有する。ＭＣ－ＳＡアレイ１４２０はメモリセルアレイ１４２２、センスアンプアレイ１４２３、グローバルビット線ＧＢＬＬ、ＧＢＬＲを有する。

（ＭＣ－ＳＡアレイ１４２０）
ＭＣ－ＳＡアレイ１４２０は、メモリセルアレイ１４２２をセンスアンプアレイ１４２３上に積層した積層構造をもつ。グローバルビット線ＧＢＬＬ、ＧＢＬＲはメモリセルアレイ１４２２上に積層されている。ＤＯＳＲＡＭ１４００では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。

メモリセルアレイ１４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ１４２５＜０＞－１４２５＜Ｎ－１＞を有する。図２２（Ａ）にローカルメモリセルアレイ１４２５の構成例を示す。ローカルメモリセルアレイ１４２５は、複数のメモリセル１４４５、複数のワード線ＷＬ、複数のビット線ＢＬＬ、ＢＬＲを有する。図２２（Ａ）の例では、ローカルメモリセルアレイ１４２５の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。

図２２（Ｂ）に共通のビット線ＢＬＬ（ＢＬＲ）に接続される、ペア状の一組のメモリセル１４４５ａおよびメモリセル１４４５ｂの回路構成例を示す。メモリセル１４４５ａはトランジスタＭＷ１ａ、容量素子ＣＳ１ａ、端子Ｂ１ａ、Ｂ２ａを有し、ワード線ＷＬａ、ビット線ＢＬＬ（ＢＬＲ）に接続される。また、メモリセル１４４５ｂはトランジスタＭＷ１ｂ、容量素子ＣＳ１ｂ、端子Ｂ１ｂ、Ｂ２ｂを有し、ワード線ＷＬｂ、ビット線ＢＬＬ（ＢＬＲ）に接続される。なお、以下において、メモリセル１４４５ａおよびメモリセル１４４５ｂのいずれかを特に限定しない場合は、メモリセル１４４５およびそれに付属する構成にａまたはｂの符号を付さない場合がある。

トランジスタＭＷ１ａは容量素子ＣＳ１ａの充放電を制御する機能をもち、トランジスタＭＷ１ｂは容量素子ＣＳ１ｂの充放電を制御する機能をもつ。トランジスタＭＷ１ａのゲートはワード線ＷＬａに電気的に接続され、第１端子はビット線ＢＬＬ（ＢＬＲ）に電気的に接続され、第２端子は容量素子ＣＳ１ａの第１端子に電気的に接続されている。また、トランジスタＭＷ１ｂのゲートはワード線ＷＬｂに電気的に接続され、第１端子はビット線ＢＬＬ（ＢＬＲ）に電気的に接続され、第２端子は容量素子ＣＳ１ｂの第１端子に電気的に接続されている。このように、ビット線ＢＬＬ（ＢＬＲ）がトランジスタＭＷ１ａの第１端子とトランジスタＭＷ１ｂの第１端子に共通で用いられる。

トランジスタＭＷ１は容量素子ＣＳ１の充放電を制御する機能をもつ。容量素子ＣＳ１の第２端子は端子Ｂ２に電気的に接続されている。端子Ｂ２には、定電圧（例えば、低電源電圧）が入力される。

上記実施の形態に示す半導体装置をメモリセル１４４５ａ、１４４５ｂに用いる場合、トランジスタＭＷ１ａとしてトランジスタ２００ａ、トランジスタＭＷ１ｂとしてトランジスタ２００ｂを用い、容量素子ＣＳ１ａとして容量素子１００ａを用い、容量素子ＣＳ１ｂとして容量素子１００ｂを用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減できるので、本実施の形態に係る記憶装置を高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。

トランジスタＭＷ１はバックゲートを備えており、バックゲートは端子Ｂ１に電気的に接続されている。そのため、端子Ｂ１の電圧によって、トランジスタＭＷ１の閾値電圧を変更できる。例えば、端子Ｂ１の電圧は固定電圧（例えば、負の定電圧）であってもよいし、ＤＯＳＲＡＭ１４００の動作に応じて、端子Ｂ１の電圧を変化させてもよい。

トランジスタＭＷ１のバックゲートをトランジスタＭＷ１のゲート、ソース、またはドレインに電気的に接続してもよい。あるいは、トランジスタＭＷ１にバックゲートを設けなくてもよい。

センスアンプアレイ１４２３は、Ｎ個のローカルセンスアンプアレイ１４２６＜０＞－１４２６＜Ｎ－１＞を有する。ローカルセンスアンプアレイ１４２６は、１のスイッチアレイ１４４４、複数のセンスアンプ１４４６を有する。センスアンプ１４４６には、ビット線対が電気的に接続されている。センスアンプ１４４６は、ビット線対をプリチャージする機能、ビット線対の電圧差を増幅する機能、この電圧差を保持する機能を有する。スイッチアレイ１４４４は、ビット線対を選択し、選択したビット線対とグローバルビット線対と間を導通状態にする機能を有する。

ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線ＧＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、ビット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）とも表す。

（コントローラ１４０５）
コントローラ１４０５は、ＤＯＳＲＡＭ１４００の動作全般を制御する機能を有する。コントローラ１４０５は、外部からの入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路１４１０、列回路１４１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。

（行回路１４１０）
行回路１４１０は、ＭＣ－ＳＡアレイ１４２０を駆動する機能を有する。デコーダ１４１１はアドレス信号をデコードする機能を有する。ワード線ドライバ回路１４１２は、アクセス対象行のワード線ＷＬを選択する選択信号を生成する。

列セレクタ１４１３、センスアンプドライバ回路１４１４はセンスアンプアレイ１４２３を駆動するための回路である。列セレクタ１４１３は、アクセス対象列のビット線を選択するための選択信号を生成する機能をもつ。列セレクタ１４１３の選択信号によって、各ローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４が制御される。センスアンプドライバ回路１４１４の制御信号によって、複数のローカルセンスアンプアレイ１４２６は独立して駆動される。

（列回路１４１５）
列回路１４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。

グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電気的に接続されている。グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）間の電圧差を増幅する機能、この電圧差を保持する機能を有する。グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、および読み出しは、入出力回路１４１７によって行われる。

ＤＯＳＲＡＭ１４００の書き込み動作の概要を説明する。入出力回路１４１７によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ１４１６によって保持される。アドレスが指定するローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ１４２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ１４２５において、行回路１４１０によって、対象行のワード線ＷＬが選択され、選択行のメモリセル１４４５にローカルセンスアンプアレイ１４２６の保持データが書き込まれる。

ＤＯＳＲＡＭ１４００の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ１４２５の１行が指定される。指定されたローカルメモリセルアレイ１４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル１４４５のデータがビット線に書き込まれる。ローカルセンスアンプアレイ１４２６によって、各列のビット線対の電圧差がデータとして検出され、かつ保持される。スイッチアレイ１４４４によって、ローカルセンスアンプアレイ１４２６の保持データの内、アドレスが指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ１４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ１４１６の保持データは入出力回路１４１７に出力される。以上で、読み出し動作が完了する。

容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１４００には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル１４４５の回路構成が単純であるため、大容量化が容易である。

トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがって、ＤＯＳＲＡＭ１４００の保持時間はＤＲＡＭに比べて非常に長い。したがってリフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。よって、ＤＯＳＲＡＭ１４００は大容量のデータを高頻度で書き換えるメモリ装置、例えば、画像処理に利用されるフレームメモリに好適である。

ＭＣ－ＳＡアレイ１４２０が積層構造であることよって、ローカルセンスアンプアレイ１４２６の長さと同程度の長さにビット線を短くできる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル１４４５の保持容量を低減できる。また、ローカルセンスアンプアレイ１４２６にスイッチアレイ１４４４を設けることで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１４００のアクセス時に駆動する負荷が低減され、消費電力を低減できる。

従って、ＯＳトランジスタを用いたＤＯＳＲＡＭは、大容量化が容易である。さらにＯＳトランジスタを用いたＤＯＳＲＡＭは、長時間の保持が可能であるため、リフレッシュ動作のペナルティが実質無視できる。さらに、ＯＳトランジスタを用いたＤＯＳＲＡＭは、バックゲートの電位を利用し、周辺回路のパワーゲーティングを行うことができる。

ここで、ＯＳトランジスタを用いたＤＯＳＲＡＭと、一般的なＤＲＡＭの消費電力を比較したグラフを図２３に示す。なお、縦軸は、ユースケースを考慮した場合における、一般的なＤＲＡＭの消費電力を１とした割合（Ａ．Ｕ：任意単位）である。また、ユースケースは、１日のうち、１０％がアクティブ、９０％がスタンバイ、またはセルフリフレッシュモードであると想定している。図に示すように、ＯＳトランジスタを用いたＤＯＳＲＡＭの消費電力は、リフレッシュ動作の頻度を低減した場合、一般的なＤＲＡＭの消費電力の約２０％削減できると推定される。また、ＯＳトランジスタを用いたＤＯＳＲＡＭの消費電力は、パワーゲーティングを行った場合、約６０％を削減できると推定される。

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、図２４を用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。

図２４（Ａ）に示すように、チップ１２００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１２１１、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。

チップ１２００には、バンプ（図示しない）が設けられ、図２４（Ｂ）に示すように、プリント基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。

マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。

ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。

また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。

アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。

メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。

インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ－Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）などを用いることができる。

ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。

チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。

ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。

ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの演算を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態５）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図２５にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。

図２５（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。

図２５（Ｂ）はＳＤカードの外観の模式図であり、図２５（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。

図２５（Ｄ）はＳＳＤの外観の模式図であり、図２５（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態６）
本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図２６に、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。

＜電子機器・システム＞
本発明の一態様に係るＧＰＵ又はチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルチップ、チップ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係る集積回路又はチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。

本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。

本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。

本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図２６に、電子機器の例を示す。

［携帯電話］

図２６（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。

情報端末５５００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。

［情報端末１］
図２６（Ｂ）には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。

デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。

なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図２６（Ａ）、（Ｂ）に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。

［電化製品］
図２６（Ｃ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。

電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。

本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。

［ゲーム機］

図２６（Ｄ）は、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム機は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。

携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。

更に、携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。

本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。

また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。

図２６（Ｄ）では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様のＧＰＵ又はチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵ又はチップを適用するゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。

［移動体］
本発明の一態様のＧＰＵ又はチップは、移動体である自動車、及び自動車の運転席周辺に適用することができる。

図２６（Ｅ１）は移動体の一例である自動車５７００を示し、図２６（Ｅ２）は、自動車の室内におけるフロントガラス周辺を示す図である。図２６（Ｅ１）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。

表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。

表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。

本発明の一態様のＧＰＵ又はチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車５７００の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。

なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。

［放送システム］
本発明の一態様のＧＰＵ又はチップは、放送システムに適用することができる。

図２６（Ｆ）は、放送システムにおけるデータ伝送を模式的に示している。具体的には、図２６（Ｆ）は、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。

図２６（Ｆ）では、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。

電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波ＴＶ放送を視聴することができる。なお、放送システムは、図２６（Ｆ）に示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。

上述した放送システムは、本発明の一態様のチップを適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。

上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。

また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。

本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

１００ａ 容量素子、１００ｂ 容量素子、１１０ 導電体、１１０＿１ 導電体、１１０＿２ 導電体、１２０ 導電体、１２０＿１ 導電体、１２０＿２ 導電体、１３０ 絶縁体、１４０ａ トランジスタ、１４０ｂ トランジスタ、２００ａ トランジスタ、２００ｂ トランジスタ、２０３ 導電体、２０３＿１ 導電体、２０３＿２ 導電体、２０５ 導電体、２０５＿１ 導電体、２０５＿２ 導電体、２１０ 絶縁体、２１２ 絶縁体、２１４ 絶縁体、２１６ 絶縁体、２１７ 絶縁体、２１７＿１ 絶縁体、２１７＿２ 絶縁体、２１７＿３ 絶縁体、２１７＿４ 絶縁体、２１７＿５ 絶縁体、２１８ 導電体、２２０ 絶縁体、２２０＿１ 絶縁体、２２０＿２ 絶縁体、２２０＿３ 絶縁体、２２０＿４ 絶縁体、２２０＿５ 絶縁体、２２４ 絶縁体、２３０ 酸化物、２３０Ｃ 酸化膜、２３１ 領域、２３１ａ 領域、２３１ｂ 領域、２３４ 領域、２３５＿２ 導電体、２３５＿４ 導電体、２４０ 導電体、２４５ 導電体、２４８ 導電体、２５０ 絶縁体、２５３ 導電体、２６０ 導電体、２６０＿１ 導電体、２６０＿２ 導電体、２６０＿３ 導電体、２６０＿４ 導電体、２６０Ａ 導電膜、２８０ 絶縁体、２８３ 絶縁体、３００ トランジスタ、３１１ 基板、３１３ 半導体領域、３１４ａ 低抵抗領域、３１４ｂ 低抵抗領域、３１５ 絶縁体、３１６ 導電体、３２０ 絶縁体、３２２ 絶縁体、３２４ 絶縁体、３２６ 絶縁体、３２８ 導電体、３３０ 導電体、３５０ 絶縁体、３５２ 絶縁体、３５４ 絶縁体、３５６ 導電体、３６０ 絶縁体、３６２ 絶縁体、３６６ 導電体、３７２ 絶縁体、３７４ 絶縁体、３７６ 導電体、４００ トランジスタ、４０３ 導電体、４５０ 絶縁体、４６０ 導電体、６００ セル
６０１ セル、１００３ 配線、１００４ａ 配線、１００４ｂ 配線、１００５ａ 配線、１００５ｂ 配線、１００６ａ 配線、１００６ｂ 配線、１００７ 配線、１００８ 配線、１００９ 配線、１０１０ 配線、３００１ 配線、３００２ 配線、３００３ 配線、３００４ａ 配線、３００４ｂ 配線、３００５ａ 配線、３００５ｂ 配線、３００６ａ 配線、３００６ｂ 配線、３００７ 配線

Claims (4)

1. 第１の絶縁体と、
   前記第１の絶縁体上に島状に配置される第２乃至第６の絶縁体と、
   前記第１乃至第６の絶縁体上の酸化物と、
   前記酸化物上の第７の絶縁体と、
   前記第２の絶縁体と、前記第３の絶縁体の間に位置し、且つ前記第７の絶縁体と接する第１の導電体と、
   前記第３の絶縁体と、前記第４の絶縁体の間に位置し、且つ前記第７の絶縁体と接する第２の導電体と、
   前記第４の絶縁体と、前記第５の絶縁体の間に位置し、且つ前記第７の絶縁体と接する第３の導電体、
   前記第５の絶縁体と、前記第６の絶縁体の間に位置し、且つ前記第７の絶縁体と接する第４の導電体と、
   前記第７の絶縁体上、および前記第１乃至第４の導電体上の第８の絶縁体と、
   前記第８の絶縁体上の第９の絶縁体と、を有し、
   前記第７の絶縁体および前記第８の絶縁体には、前記酸化物に達する第１の開口が設けられ、
   前記第７の絶縁体、前記第８の絶縁体、および前記第９の絶縁体には、前記酸化物に達する第２の開口および第３の開口が設けられ、
   前記第１の開口は、前記前記第４の絶縁体と重畳し、
   前記第２の開口は、前記前記第３の絶縁体と重畳し、
   前記第３の開口は、前記前記第５の絶縁体と重畳し、
   前記第１の開口には、第５の導電体が設けられ、
   前記第２の開口には、第６の導電体が設けられ、
   前記第３の開口には、第７の導電体が設けられ、
   前記第５の導電体上には、第８の導電体が設けられ、
   前記第９の絶縁体、前記第６の導電体、および前記第７の導電体に接して第１０の絶縁体が設けられ、
   前記第２の開口と重畳し、且つ前記第１０の絶縁体に接して第９の導電体が設けられ、
   前記第３の開口と重畳し、且つ前記第１０の絶縁体に接して第１０の導電体が設けられる、半導体装置。
2. 請求項１において、
   前記酸化物、前記第７の絶縁体および前記第２の導電体は、第１のトランジスタを構成し、
   前記酸化物、前記第７の絶縁体および前記第３の導電体は、第２のトランジスタを構成し、
   前記酸化物、前記第７の絶縁体および前記第１の導電体は、第３のトランジスタを構成し、
   前記酸化物、前記第７の絶縁体および前記第４の導電体は、第４のトランジスタを構成し、
   前記第６の導電体、前記第１０の絶縁体および前記第９の導電体は、第１の容量素子を構成し、
   前記第７の導電体、前記第１０の絶縁体および前記第１０の導電体は、第２の容量素子を構成し、
   前記第１のトランジスタおよび前記第２のトランジスタは、前記第１の容量素子と前記第２の容量素子の間に配置され、
   前記第１の容量素子および前記第２の容量素子は、前記第３のトランジスタと前記第４のトランジスタの間に配置され、
   前記第１のトランジスタのソース領域またはドレイン領域の一方は、前記第１の容量素子の一方の電極と接続され、
   前記第２のトランジスタのソース領域またはドレイン領域の一方は、前記第２の容量素子の一方の電極と接続され、
   前記第１のトランジスタのソース領域またはドレイン領域の他方は、前記第２のトランジスタのソース領域またはドレイン領域の他方と共有し、
   前記第１のトランジスタのソース領域またはドレイン領域の他方、および前記第２のトランジスタのソース領域またはドレイン領域の他方は、前記第８の導電体と接続され、
   前記第１のトランジスタのチャネル長は、前記第２の導電体の短辺に平行な方向の長さよりも長く、
   前記第２のトランジスタのチャネル長は、前記第３の導電体の短辺に平行な方向の長さよりも長い、半導体装置。
3. 請求項１または請求項２において、
   前記第８の導電体は、前記第８の導電体の長辺方向と、前記第２の導電体の長辺方向および前記第３の導電体の長辺方向と、が概略直交して設けられ、
   前記酸化物は、前記酸化物の長辺方向と、前記第８の導電体の長辺方向と、のなす角度が、２０°以上７０°以下で設けられる、半導体装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を含む、半導体装置。

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