JP7024784B2 - 交直変換回路及び力率改善回路 - Google Patents

Description

本発明は、交直変換回路及び力率改善回路に関する。

従来、それぞれ一つのスイッチ素子と一つの整流素子とが直列接続された２つの直列回路と、当該２つの直列回路の間に接続されたインダクタ素子と、インダクタ素子と出力端との間に接続された２つの整流素子と、出力端に並列接続されたコンデンサと、を備えるブリッジダイオードを備えない（ブリッジレスの）力率改善回路が知られている（例えば、特許文献１）。

また、特許文献２には、トーテムポール方式のブリッジレス力率コンバータにおいて、交流入力の電圧極性が反転するたびに、昇圧コンバータスイッチのオン時比率を徐々に上昇させる制御を行うことが開示されている。

特開２０１４－１２４０８４号公報 特開２０１２－７０４９０号公報

従来の力率改善回路では、出力端の電位が、特定のタイミングにおいて、交流入力のニュートラル側（電位が一定に維持されている側）からライブ側（電位が時間に対して変化する側）へ、又はその逆へと切り替わる。その際、出力端の電位は急激に変化する。

一般的に、従来の力率改善回路を含む回路において、出力端とグラウンドとの間には浮遊容量が存在する。出力端の電位が急激に変化すると、当該浮遊容量を介して交流電源に大きな電流（地絡電流、コモンモードノイズ）が流れる場合がある。 あるいは、ある特定の動作中に出力端の電位が不定となり、出力端にてノイズが発生するおそれがある。

上記の地絡電流及び／又はノイズが過剰である場合には、安全のために交流電源に取り付けられたブレーカーがトリップして交流電源からの電力供給が停止し、出力端からの直流出力が停止する。

本発明は、出力端における急激な電位変化を抑制する交直変換回路を実現することを目的とする。

本願の例示的な一実施形態の交直変換回路は、入力部と、変換回路と、出力部と、を備える。入力部は、少なくとも第１入力端子と第２入力端子とを有する。変換回路は、第１入力端子と第２入力端子との間に入力した交流入力から直流出力を発生する。出力部は、変換回路にて発生した直流出力を、第１出力端子と第２出力端子との間に出力する。

交直変換回路の変換回路は、インダクタ素子と、スイッチング回路と、を有する。スイッチング回路は、交流入力が有する周波数よりも高周波にて、インダクタ素子に交流入力の正負によって逆方向の電流が流れるようインダクタ素子に交流入力を供給する状態と、インダクタ素子と第１出力端子との間で交流入力の正負にかかわらず一方向の電流を流す状態と、を切り替えるスイッチング動作を行う。

この交直変換回路において、第２出力端子の電位が、第２入力端子の電位と交流入力の交流周期の全域にわたり実質的に同電位となっている。

本願の例示的な一実施形態の交直変換回路では、第２出力端子の電位と第２入力端子の電位とを実質的に同電位とすることにより、出力端子の電位が急激に変化することを抑制できる。

図１は、実施の形態１に係る交直変換回路の全体構成を示す図である。 図２は、交流電源のライブ側の電位と、ニュートラル側の電位のタイムチャートである。 図３は、実施の形態１に係る変換回路を示す図である。 図４Ａは、実施の形態１に係る変換回路において、ＶＬ＞ＶＮであり、かつ、第２スイッチング素子がオン状態のときの電流の流れを示す図である。 図４Ｂは、実施の形態１に係る変換回路において、ＶＬ＞ＶＮであり、かつ、第２スイッチング素子がオフ状態のときの電流の流れを示す図である。 図５Ａは、実施の形態１に係る変換回路において、ＶＬ＜ＶＮであり、かつ、第１スイッチング素子がオン状態のときの電流の流れを示す図である。 図５Ｂは、実施の形態１に係る変換回路において、ＶＬ＜ＶＮであり、かつ、第１スイッチング素子がオフ状態のときの電流の流れを示す図である。 図５Ｃは、入力電圧の交流周期の全域における出力電圧と第２出力端子の電位を示すタイムチャートである。 図６は、実施の形態１に係る変換回路における力率改善動作の一例を模式的に示すタイムチャートである。 図７は、実施の形態２に係る交直変換回路におけるスイッチング素子の制御信号を示すタイムチャートである。 図８は、実施の形態３に係る交直変換回路の構成を示す図である。 図９は、実施の形態４に係る交直変換回路の構成を示す図である。 図１０は、実施の形態５に係る交直変換回路の構成を示す図である。 図１１Ａは、実施の形態５に係る変換回路において、ＶＬ＞ＶＮであり、かつ、第１スイッチング素子がオン状態のときの電流の流れを示す図である。 図１１Ｂは、実施の形態５に係る変換回路において、ＶＬ＞ＶＮであり、かつ、第１スイッチング素子がオフ状態のときの電流の流れを示す図である。 図１２Ａは、実施の形態５に係る変換回路において、ＶＬ＜ＶＮであり、かつ、第２スイッチング素子がオン状態のときの電流の流れを示す図である。 図１２Ｂは、実施の形態５に係る変換回路において、ＶＬ＜ＶＮであり、かつ、第２スイッチング素子がオフ状態のときの電流の流れを示す図である。 図１３は、実施の形態６に係る交直変換回路の構成を示す図である。 図１４Ａは、実施の形態７の例１に係る交直変換回路の構成を示す図である。 図１４Ｂは、実施の形態７の例２に係る交直変換回路の構成を示す図である。 図１４Ａは、実施の形態７の例３に係る交直変換回路の構成を示す図である。 図１５は、実施の形態７の例３に係る変換回路における力率改善動作の一例を模式的に示すタイムチャートである。 図１６Ａは、比較例１の力率改善回路の構成を示す図である。 図１６Ｂは、比較例１の力率改善回路において、スイッチング素子が共にオフ状態であり、かつ、ＶＬ＞ＶＮであるときの電流の流れを示す図である。 図１６Ｃは、比較例１の力率改善回路において、スイッチング素子が共にオフ状態であり、かつ、ＶＬ＜ＶＮであるときの電流の流れを示す図である。 図１７は、比較例１の力率改善回路における出力端の時間変化を示すタイムチャートである。 図１８Ａは、比較例２の力率改善回路の構成を示す図である。 図１８Ｂは、比較例２の力率改善回路において、スイッチング素子が共にオフ状態であり、かつ、ＶＬ＞ＶＮであるときの電流の流れを示す図である。 図１８Ｃは、比較例２の力率改善回路において、スイッチング素子が共にオフ状態であり、かつ、ＶＬ＜ＶＮであるときの電流の流れを示す図である。 図１８Ｄは、比較例２の力率改善回路において、スイッチング素子ＳＷ１’’がオフ状態、スイッチング素子ＳＷ２’’がオン状態であり、かつ、ＶＬ＞ＶＮであるときの電流の流れを示す図である。 図１９は、比較例２の力率改善回路における出力端の時間変化を示すタイムチャートである。

以下、図面を参照しながら、本発明の実施形態について説明する。なお、本発明の範囲は、以下の実施形態に限定されず、本発明の技術的思想の範囲内で任意に変更可能である。

以下の説明において、電位又は電圧の「ゼロクロス点」とは、交流電位又は電圧が０Ｖとなるタイミングを言う。「電流経路」とは、回路中において、電流が流れる電気的な経路を言う。「交流周期」とは、正弦波状に変化する電圧又は電流の位相が基準の位相から２π（ラジアン）だけ進むまでにかかる時間を言う。「ピーク・ツゥー・ピーク値」とは、電圧、電流などの波形の極大値と極小値の差を言う。電圧、電流などの「符号」とは、電圧、電流などの正負を言う。例えば、「負電圧」の符号は「－（マイナス）」であり、「正電圧」の符号は「＋（プラス）」となる。

図面を用いた説明において、「上側」とは図面を表す紙面の上方を言い「下側」とは図面を表す紙面の下方を言う。

（実施の形態１）



［１－１．全体構成］



図１は、実施の形態１に係る交直変換回路の全体構成を示す図である。交直変換回路１００は、入力部１と、変換回路３と、出力部５と、を備える。入力部１（入力部の一例）は、交流電源ＰＳを変換回路３の入力に接続する接続端子である。本実施形態において、交流電源ＰＳは、２つの極（第１極Ｐ１、第２極Ｐ２）を有する単相の交流電源である。

本実施形態において、交流電源ＰＳの第１極Ｐ１は、電位が所定の周期を有する正弦波状に変化するライブ側の極である。一方、第２極Ｐ２は、時間に対して電位が変化しないニュートラル側の極である。以下の説明では、ライブ側の極の電位を「ＶＬ」と呼び、ニュートラル側の極の電位を「ＶＮ」と呼ぶこととする。

ライブ側の電位ＶＬは、具体的には、図２の（ａ）に模式的に示すように、Ａ＊ｓｉｎ｛（２π／Ｔ）＊ｔ｝（Ｔ：上記の「所定の周期」、ｔ：時間、Ａ：電位の振れ幅）との式で表現できる。

一方、ニュートラル側の電位ＶＮは、具体的には、図２の（ｂ）に模式的に示すように、ライブ側の電位ＶＬの交流周期の全域にわたり、一定電位Ｂ（Ｖ）に維持される。例えば、ニュートラル側の電位ＶＮは、交流電源ＰＳの交流周期の全域にわたり０Ｖに維持される。

入力部１に接続する交流電源ＰＳは、例えば、一般に供給される家庭用又は商用の交流電源、インバータ電源、交流発電機などである。なお、入力部１は、変圧器（図示せず）を介して交流電源ＰＳを接続してもよい。この場合、入力部１は、交流電源ＰＳから出力される電圧よりも低い又は高い入力電圧を入力する。

交流電源ＰＳが２つの極を有しているので、本実施形態の入力部１は、第１入力端子Ｉ１と第２入力端子Ｉ２との２つの端子を有する。第１入力端子Ｉ１は、変換回路３の第１入力（図１では「入力１」と示した入力）と交流電源ＰＳの第１極Ｐ１とを接続する。一方、第２入力端子Ｉ２は、変換回路３の第２入力（図１では「入力２」と示した入力）と交流電源ＰＳの第２極Ｐ２とを接続する。

上記の場合、交流電源ＰＳは、ライブ側の電位ＶＬとニュートラル側の電位ＶＮとの電位差（ＶＬ－ＶＮ）で決まる交流である入力電圧Ｖ_ｉｎ（交流入力の一例）を、第１入力端子Ｉ１と第２入力端子Ｉ２との間に出力する。ライブ側の電位ＶＬ及びニュートラル側の電位ＶＮを表す上記の式を用いて、入力電圧Ｖ_ｉｎは、例えば、Ａ＊ｓｉｎ｛（２π／Ｔ）＊ｔ｝－Ｂとの数式で表現できる。

変換回路３は、入力部１の第１入力端子Ｉ１と第２入力端子との間に入力した入力電圧Ｖ_ｉｎから、直流である出力電圧Ｖ_ｏｕｔ（直流出力の一例）を発生する回路である。変換回路３は、インダクタ素子Ｌと、第１スイッチング回路ＳＷ－１と、第２スイッチング回路ＳＷ－２と、を有する。

インダクタ素子Ｌは、一端を、第１スイッチング回路ＳＷ－１を介して、第１入力端子Ｉ１と第１出力端子Ｏ１に接続する。インダクタ素子Ｌは、他端を、第２スイッチング回路ＳＷ－２を介して、第２入力端子Ｉ２（及び第２出力端子Ｏ２）と第１出力端子Ｏ１に接続する。

第１スイッチング回路ＳＷ－１は、第１端子Ｔ－１と、第２端子Ｔ－２と、第３端子Ｔ－３を有するスイッチとして仮定される回路である。第１スイッチング回路ＳＷ－１は、第１端子Ｔ－１と第２端子Ｔ－２とを接続する第１状態と、第１端子Ｔ－１と第３端子Ｔ－３とを接続する第２状態と、を切り替え可能である。第１端子Ｔ－１はインダクタ素子Ｌの一端を接続し、第２端子Ｔ－２は第１入力端子Ｉ１を接続し、第３端子Ｔ－３は第１出力端子Ｏ１を接続する。

第２スイッチング回路ＳＷ－２は、第４端子Ｔ－４と、第５端子Ｔ－５と、第６端子Ｔ－６を有するスイッチとして仮定される回路である。第２スイッチング回路ＳＷ－２は、第４端子Ｔ－４と第５端子Ｔ－５とを接続する第１状態と、第４端子Ｔ－４と第６端子Ｔ－６とを接続する第２状態と、を切り替え可能である。第４端子Ｔ－４はインダクタ素子Ｌの他端を接続し、第５端子Ｔ－５は第２入力端子Ｉ２を接続し、第６端子Ｔ－６は第１出力端子Ｏ１を接続する。

上記の構成を有する変換回路３において、第１スイッチング回路ＳＷ－１と第２スイッチング回路ＳＷ－２の両方が第１状態のときには、第１入力端子Ｉ１と第２入力端子Ｉ２との間にインダクタ素子Ｌが接続されることとなる。この場合、第１状態の第１スイッチング回路ＳＷ－１及び第２スイッチング回路ＳＷ－２は、入力電圧Ｖ_ｉｎをインダクタ素子Ｌに供給できる。これにより、後述するように、インダクタ素子Ｌは、入力電圧Ｖ_ｉｎの正負に従って流れる方向が変化する電流を流す。

一方、入力電圧Ｖ_ｉｎの正負に従って、第１スイッチング回路ＳＷ－１又は第２スイッチング回路ＳＷ－２のいずれを第１状態とし他方を第２状態とするかを決定することにより、入力電圧Ｖ_ｉｎの正負にかかわらず（すなわち、入力電圧Ｖ_ｉｎの交流周期の全般にわたり）、インダクタ素子Ｌから第１出力端子Ｏ１の方向へ、又は、その逆方向に一方向に電流を流すことができる。

例えば、第１入力端子Ｉ１の電位が第２入力端子Ｉ２の電位よりも高い場合には、第１スイッチング回路ＳＷ－１を第１状態とし、第２スイッチング回路ＳＷ－２を第２状態とする。これにより、第１スイッチング回路ＳＷ－１及び第２スイッチング回路ＳＷ－２は、第１入力端子Ｉ１の電位が第２入力端子Ｉ２の電位よりも高い状態でインダクタ素子Ｌに蓄積したエネルギーにより、インダクタ素子Ｌから第１出力端子Ｏ１へ向けて電流を流すことができる。

一方、第１入力端子Ｉ１の電位が第２入力端子Ｉ２の電位よりも低い場合には、第１スイッチング回路ＳＷ－１を第２状態とし、第２スイッチング回路ＳＷ－２を第１状態とする。これにより、第１スイッチング回路ＳＷ－１及び第２スイッチング回路ＳＷ－２は、第１入力端子Ｉ１の電位が第２入力端子Ｉ２の電位よりも低い状態でインダクタ素子Ｌに蓄積したエネルギーにより、インダクタ素子Ｌから第１出力端子Ｏ１へ向けて電流を流すことができる。

さらに、本実施形態では、入力電圧Ｖ_ｉｎの周波数よりも高周波にて、入力電圧Ｖ_ｉｎの正負に従って決定した第１スイッチング回路ＳＷ－１又は第２スイッチング回路ＳＷ－２のいずれか一方を第１状態と第２状態との間で切り替える。一方、第１状態と第２状態との間の切り替えを行わないと決定した他方の第１スイッチング回路ＳＷ－１又は第２スイッチング回路ＳＷ－２は、第１状態を維持する。

これにより、第１スイッチング回路ＳＷ－１及び第２スイッチング回路ＳＷ－２は、入力電圧Ｖ_ｉｎの周波数よりも高周波にて、インダクタ素子Ｌに入力電圧Ｖ_ｉｎの正負によって流れる方向が変化する電流が流れるよう入力電圧Ｖ_ｉｎをインダクタ素子Ｌに供給する状態と、インダクタ素子Ｌと第１出力端子Ｏ１との間で入力電圧Ｖ_ｉｎの正負にかかわらず一方向の電流を流す状態と、を切り替えるスイッチング動作を行うことができる。

変換回路３において、入力電圧Ｖ_ｉｎをインダクタ素子Ｌに供給する状態と、インダクタ素子Ｌと第１出力端子Ｏ１との間で一方向の電流を流す状態と、を高周波にて切り替えることで、出力電圧Ｖ_ｏｕｔは、ほぼ一定の電圧（直流電圧）となる（交直変換）。

変換回路３のより具体的な回路構成及び動作については、後ほど詳しく説明する。

出力部５（出力部の一例）は、第１出力端子Ｏ１と第２出力端子Ｏ２とを有し、変換回路３にて発生した出力電圧Ｖ_ｏｕｔを、当該第１出力端子Ｏ１と第２出力端子Ｏ２との間に出力する。

出力部５の第１出力端子Ｏ１と第２出力端子Ｏ２は、その間に、交直変換回路１００にて駆動する負荷ＬＯを接続する。負荷ＬＯとしては、例えば、モータ、照明機器等の各種電子機器、蓄電池など、種々の負荷を用いることができる。負荷ＬＯがモータの場合には、第１出力端子Ｏ１、第２出力端子Ｏ２と負荷ＬＯとの間に適宜、インバータ回路を介してもよい。また負荷ＬＯが電子機器や蓄電池の場合は、第１出力端子Ｏ１、第２出力端子Ｏ２と負荷ＬＯとの間に適宜、コンバータ回路を介してもよい。

本実施形態において、交流電源ＰＳの第２極Ｐ２を接続する第２入力端子Ｉ２は、変換回路３（の第２入力及び第２出力）を介して、出力部５の第２出力端子Ｏ２を接続する。これにより、後ほど詳細に説明するように、第２出力端子Ｏ２の電位は、第２極Ｐ２の電位と、入力電圧Ｖ_ｉｎの交流周期の全域にわたり実質的に同電位となる。すなわち、第２出力端子Ｏ２の電位は、交流電源ＰＳの駆動中に、一定の電位にてほとんど変化しない。

その結果、本実施形態の交直変換回路１００においては、浮遊容量成分が存在していても、大きな地絡電流が発生することを大幅に抑制できる。なぜなら、浮遊容量成分は、その両端（第２出力端子Ｏ２とグラウンド）の電位差の時間に対する変化が急激であるほど、大きな地絡電流を発生するからである。

特に、大きな対地浮遊容量を持つ太陽電池が、負荷ＬＯに対し並列に接続されている場合、すなわち、第２出力端子Ｏ２に太陽電池が接続されている場合には、第２出力端子Ｏ２の電位がグラウンド電位に対し変動すると、地絡電流が発生する恐れがある。しかし、本実施形態では、交流電源ＰＳの駆動中（負荷ＬＯの駆動中）に第２出力端子Ｏ２の電位がほとんど変化しないことにより、太陽電池が有する大きな対地浮遊容量によっても、大きな地絡電流が発生しにくくなる。

なお、ここでは、交直変換回路１００において互いを接続して同電位となっている入力端子及び出力端子を、それぞれ、「第２入力端子Ｉ２」及び「第２出力端子Ｏ２」と定義している。よって、上記の説明では、図１の下側に存在する入力端子及び出力端子を、それぞれ「第２入力端子Ｉ２」及び「第２出力端子Ｏ２」と定義している。しかし、第２入力端子Ｉ２及び第２出力端子Ｏ２の定義は、上記に限られない。

例えば、図１の上側に存在する入力端子と出力端子とが互いを接続して同電位となっている場合には、当該上側の入力端子及び出力端子を、それぞれ、「第２入力端子Ｉ２」及び「第２出力端子Ｏ２」と定義する。

同様に、例えば、図１の上側の入力端子と下側の出力端子とが互いを接続して同電位となっている場合には、当該上側の入力端子を「第２入力端子Ｉ２」と定義し、下側の出力端子を「第２出力端子Ｏ２」と定義する。

［１－２．変換回路の構成］



次に、実施の形態１に係る交直変換回路１００に備わる変換回路３の詳細について、図３を用いて説明する。図３は、実施の形態１に係る変換回路を示す図である。変換回路３（変換回路の一例）は、インダクタ素子Ｌと、整流回路３１と、第１キャパシタ素子Ｃ１と、電流経路形成回路３３と、スイッチング制御回路３５と、を有する。

インダクタ素子Ｌ（インダクタ素子の一例）は、例えば、コイルなどのインダクタンス成分を有する素子である。インダクタ素子Ｌは、第１スイッチング素子ＳＷ１（第１スイッチング素子の一例）を介して、一端を第１入力端子Ｉ１（第１入力）に接続する。一方、インダクタ素子Ｌの他端は、第２スイッチング素子ＳＷ２（第２スイッチング素子の一例）を介して、第２入力端子Ｉ２（第２入力）を接続する。

第１スイッチング素子ＳＷ１と第２スイッチング素子ＳＷ２とを共にオン状態とすると、入力部１はインダクタ素子Ｌを接続する。入力部１が交流電源ＰＳを接続している場合、動作中の交流電源ＰＳは、インダクタ素子Ｌに交流電力を供給する。

一方、第１スイッチング素子ＳＷ１又は第２スイッチング素子ＳＷ２のいずれかがオフ状態の場合、インダクタ素子Ｌは、整流回路３１を介して、第１キャパシタ素子Ｃ１へと電流を流すことができる。

第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２は、外部からの信号によりオン状態とオフ状態とを切り替えて、回路を接続又は切断可能な素子である。本実施形態の第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。その他、例えば、ＭＯＳＦＥＴ以外の電界効果トランジスタ、バイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、サイリスタなどのスイッチング特性を有する半導体素子を使用できる。

図３に示すように、整流回路３１は、第１整流素子Ｄ１（第１整流素子の一例）と第２整流素子Ｄ２（第２整流素子の一例）の２つの整流素子を有する。第１整流素子Ｄ１及び第２整流素子Ｄ２は、これらのカソード側を、共通接続端ＣＴにおいて共通に接続する。一方、第１整流素子Ｄ１は、第１スイッチング素子ＳＷ１とインダクタ素子Ｌの間において、そのアノード側を接続する。第２整流素子Ｄ２は、第２スイッチング素子ＳＷ２とインダクタ素子Ｌとの間において、そのアノード側を接続する。

本実施形態の整流回路３１が上記の構成を有することにより、本実施形態の整流回路３１は、インダクタ素子Ｌから第１キャパシタ素子Ｃ１に電流を流す一方、その逆方向には流さなくなる。

ＭＯＳＦＥＴである第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２は、それぞれ、ソース－ドレイン間に並列に第３整流素子Ｄ３１、Ｄ３２（第３整流素子の一例）を接続する。第１スイッチング素子ＳＷ１側の第３整流素子Ｄ３１は、アノード側を第１入力端子Ｉ１に接続し、カソード側をインダクタ素子Ｌ及び整流回路３１に接続する。一方、第２スイッチング素子ＳＷ２側の第３整流素子Ｄ３２は、アノード側を第２入力端子Ｉ２に接続し、カソード側をインダクタ素子Ｌ及び整流回路３１に接続する。

第３整流素子Ｄ３１、Ｄ３２は、第１スイッチング素子ＳＷ１又は第２スイッチング素子ＳＷ２がオフ状態である場合に、これらのスイッチング素子をバイパスする電流経路を形成する。

第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２が第３整流素子Ｄ３１、Ｄ３２を並列接続することにより、電流は、入力電圧のゼロクロス点近傍において、第３整流素子Ｄ３１またはＤ３２を通過して流れることができる。

第１整流素子Ｄ１、第２整流素子Ｄ２、第３整流素子Ｄ３１、Ｄ３２は、例えば、ＰＮダイオード、ショットキーバリアダイオードなどのダイオードである。

第１キャパシタ素子Ｃ１（第１キャパシタ素子の一例）は、一端を共通接続端ＣＴに接続し、他端を第２出力端子Ｏ２に接続する。また、第１キャパシタ素子Ｃ１は、共通接続端ＣＴを接続する一端を、第１出力端子Ｏ１に接続する。これにより、第１キャパシタ素子Ｃ１は、第１出力端子Ｏ１及び第２出力端子Ｏ２を並列接続し、第１出力端子Ｏ１と第２出力端子Ｏ２の間に出力電圧Ｖ_ｏｕｔを出力する。

第１キャパシタ素子Ｃ１は、比較的大きなキャパシタンスを有するコンデンサである。第１キャパシタ素子Ｃ１は、「平滑コンデンサ」とも呼ばれ、整流回路３１を介して供給される電流により充電し、出力電圧Ｖ_ｏｕｔの電圧を維持する。また、第１キャパシタ素子Ｃ１は、出力電圧Ｖ_ｏｕｔが急激に低下することを抑制する。

電流経路形成回路３３（電流経路形成回路の一例）は、２つの接続端Ｔ１、Ｔ２（接続端の一例）を有する回路である。電流経路形成回路３３は、一方の接続端Ｔ１を第１入力端子Ｉ１に接続する。一方、他方の接続端Ｔ２を第２入力端子Ｉ２に接続する。これにより、電流経路形成回路３３は、第１入力端子Ｉ１と第２入力端子Ｉ２の間に電流が流れる経路を形成する。

本実施形態においては、第２キャパシタ素子Ｃ２（第２キャパシタ素子の一例）が電流経路形成回路３３を構成する。具体的には、第２キャパシタ素子Ｃ２は、一端を接続端Ｔ１に接続し、他端を接続端Ｔ２に接続する。これにより、第２キャパシタ素子Ｃ２は、第１入力端子Ｉ１と第２入力端子Ｉ２を並列接続し、入力部１が交流電源ＰＳを接続する場合には、第１入力端子Ｉ１と第２入力端子Ｉ２との間に交流電流の少なくとも一部を過渡的に流すことができる。

スイッチング制御回路３５は、変換回路３の所定箇所の電位及び／又は電流値に基づいて、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２のオン状態とオフ状態とを制御する。

例えば、ＰＷＭ信号発生回路と、電位測定回路及び／又は電流測定回路と、を含んだハードウェアが、スイッチング制御回路３５を構成できる。または、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）が、上記の回路を含んでスイッチング制御回路３５を構成してもよい。

または、ＣＰＵ、記憶素子（ＲＡＭ、ＲＯＭなど）、Ａ／Ｄインターフェース、Ｄ／Ａインターフェースなどを含んだコンピュータシステムがスイッチング制御回路３５を構成してもよい。この場合、スイッチング制御回路３５により実行可能なプログラムが、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２のオン状態とオフ状態を制御してもよい。また、スイッチング制御回路３５の記憶素子が、当該プログラムを記憶してもよい。

さらに、スイッチング制御回路３５は、外部の装置と接続可能なインターフェースを有してもよい。この場合、当該インターフェースに接続された外部の装置が、スイッチング制御回路３５を介して、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２のオン状態とオフ状態を制御してもよい。

変換回路３が上記の構成を有することにより、変換回路３は、以下に説明するスイッチング制御回路３５の制御により、交流電源ＰＳの入力電圧Ｖ_ｉｎを出力電圧Ｖ_ｏｕｔに変換すると共に、交流電源ＰＳからの交流電力の力率を改善する力率改善回路として機能する。

以下、上記の第１スイッチング回路ＳＷ－１及び第２スイッチング回路ＳＷ－２が、図３に示す実施の形態１に係る変換回路３のどの部分に対応するかについて説明する。後述する他の回路構成を有する変換回路においても、以下の対応関係は成立する。 図１の第１スイッチング回路ＳＷ－１は、変換回路３の第１スイッチング素子ＳＷ１と、第３整流素子Ｄ３１と、第１整流素子Ｄ１とにより構成される回路に対応する。具体的には、第１スイッチング回路ＳＷ－１において、第１スイッチング素子ＳＷ１の一端は第１端子Ｔ－１を接続し、他端は第２端子Ｔ－２を接続する。第１整流素子Ｄ１のアノード側の一端は第１端子Ｔ－１を接続し、カソード側の他端は第３端子Ｔ－３を接続する。

上記の構成において、第１スイッチング回路ＳＷ－１の第１状態は、第１スイッチング素子ＳＷ１がオン状態であるか、又は、第３整流素子Ｄ３１に順方向の電圧が印加される（第３整流素子Ｄ３１に電流が流れる）状態に対応する。

第１スイッチング回路ＳＷ－１の第２状態は、第１スイッチング素子ＳＷ１がオフ状態であり、かつ、第３整流素子Ｄ３１に逆方向の電圧が印加される（第３整流素子Ｄ３１に電流が流れない）ことにより、第１整流素子Ｄ１にのみ電流が流れることが可能な状態に対応する。

一方、図１の第２スイッチング回路ＳＷ－２は、変換回路３の第２スイッチング素子ＳＷ２と、第３整流素子Ｄ３２と、第２整流素子Ｄ２とにより構成される回路に対応する。具体的には、第２スイッチング素子ＳＷ２の一端は第４端子Ｔ－４を接続し、他端は第５端子Ｔ－５を接続する。第２整流素子Ｄ２のアノード側の一端は第４端子Ｔ－４を接続し、カソード側の他端は第６端子Ｔ－６を接続する。

上記の構成において、第２スイッチング回路ＳＷ－２の第１状態は、第２スイッチング素子ＳＷ２がオン状態であるか、又は、第３整流素子Ｄ３２に順方向の電圧が印加される（第３整流素子Ｄ３２に電流が流れる）状態に対応する。

第２スイッチング回路ＳＷ－２の第２状態は、第２スイッチング素子ＳＷ２がオフ状態であり、かつ、第３整流素子Ｄ３２に逆方向の電圧が印加されることにより、第２整流素子Ｄ２にのみ電流が流れることが可能な状態に対応する。

［１－３．交直変換回路の動作］



以下、実施の形態１に係る交直変換回路１００の動作について図４Ａ～図６を用いて説明する。交直変換回路１００を力率改善回路として動作させるため、本実施形態では、入力電圧Ｖ_ｉｎの正負に従って選択したスイッチング素子のオン状態とオフ状態とを、入力電圧Ｖ_ｉｎの周波数よりも高周波数にて繰り返し切り替える。

具体的には、入力電圧Ｖ_ｉｎが正、つまり、ライブ側の電位ＶＬがニュートラル側の電位ＶＮよりも高い（ＶＬ＞ＶＮ）場合には、第２スイッチング素子ＳＷ２のオン状態とオフ状態を繰り返し切り替える。一方、入力電圧Ｖ_ｉｎが負（ＶＬ＜ＶＮ）の場合には、第１スイッチング素子ＳＷ１のオン状態とオフ状態を繰り返し切り替える。よって、以下においては、まず、（ｉ）ＶＬ＞ＶＮの期間中、及び、（ｉｉ）ＶＬ＜ＶＮの期間中、のそれぞれについて交直変換回路１００の動作を説明する。その後、入力電圧Ｖ_ｉｎの１周期（交流周期の全般）における動作（力率改善動作）について説明する。

［１－３－１．ＶＬ＞ＶＮの期間中における動作］



まず、ＶＬ＞ＶＮの期間中に第２スイッチング素子ＳＷ２のオン状態とオフ状態を切り替える場合の動作について、図４Ａ及び図４Ｂを用いて説明する。図４Ａは、ＶＬ＞ＶＮであり、かつ、第２スイッチング素子がオン状態のときの電流の流れを示す図である。図４Ｂは、ＶＬ＞ＶＮであり、かつ、第２スイッチング素子がオフ状態のときの電流の流れを示す図である。

ＶＬ＞ＶＮであるときに第２スイッチング素子ＳＷ２がオン状態（図１においては、第１スイッチング回路ＳＷ－１と第２スイッチング回路ＳＷ－２の両方が第１状態であることに対応）となると、交流電源ＰＳは、図４Ａに示すように、第１極Ｐ１から、（１）第１入力端子Ｉ１、（２）第３整流素子Ｄ３１、（３）インダクタ素子Ｌ、（４）第２スイッチング素子ＳＷ２、（５）第２入力端子Ｉ２、を順に通過して第２極Ｐ２へと流れる入力電流ｉ_ｉｎを流す。つまり、交流電源ＰＳは、インダクタ素子Ｌにエネルギーを蓄積するための入力電流ｉ_ｉｎを流す。

入力電流ｉ_ｉｎがインダクタ素子Ｌに流れることにより、入力電流ｉ_ｉｎは、時間に対してほぼリニアに増加する。また、後述するように、電流臨界モードで動作させる場合には、第２スイッチング素子ＳＷ２は一定時間オン状態を維持するように動作させてもよい。この場合、入力電流ｉ_ｉｎの増加の割合は入力電圧Ｖ_ｉｎの大きさにほぼ比例する。そのため、第２スイッチング素子ＳＷ２がオフ状態に切り替わる直前の入力電流ｉ_ｉｎは、入力電圧Ｖ_ｉｎの大きさに従って大きくなる。この場合の第２スイッチング素子ＳＷ２をオン状態にする一定時間の長さは、出力電圧Ｖ_ｏｕｔをほぼ一定とするようにフィードバックによって決定することができる。

一方、ＶＬ＞ＶＮであるときに第２スイッチング素子ＳＷ２がオフ状態（図１においては、第１スイッチング回路ＳＷ－１が第１状態、第２スイッチング回路ＳＷ－２が第２状態であることに対応）となると、インダクタ素子Ｌから第２入力端子Ｉ２へ向かう電流経路が存在しなくなる。よって、交流電源ＰＳは、図４Ｂに示すように、第１極Ｐ１から、（１）第１入力端子Ｉ１、（２）第３整流素子Ｄ３１、（３）インダクタ素子Ｌ、（４）第２整流素子Ｄ２、（５）第１キャパシタ素子Ｃ１、（６）第２入力端子Ｉ２を通過して、第２極Ｐ２へと入力電流ｉ_ｉｎを流す。

すなわち、第２スイッチング素子ＳＷ２がオフ状態となると、第２スイッチング素子ＳＷ２がオン状態であったときに蓄積されたインダクタ素子Ｌのエネルギーは、電流経路が存在する第２整流素子Ｄ２を通過して第１キャパシタ素子Ｃ１へと移動する。当該エネルギーの移動に伴い発生する入力電流ｉ_ｉｎは、第１キャパシタ素子Ｃ１を充電する。この場合の入力電流ｉ_ｉｎは、第１キャパシタ素子Ｃ１の充電中に減少していき、蓄積されたエネルギーの移動が終了すると０となる。この結果、入力電流ｉ_ｉｎは単調減少する。

本実施形態においては、図４Ｂに示すように、入力電流ｉ_ｉｎは、インダクタ素子Ｌから第１キャパシタ素子Ｃ１の第１出力端子Ｏ１側への方向（及び第２出力端子Ｏ２から第２極Ｐ２への方向）に流れる。この入力電流ｉ_ｉｎによる充電により、第１キャパシタ素子Ｃ１は、第１出力端子Ｏ１側の電位を第２出力端子Ｏ２側よりも高い状態に維持する。

ＶＬ＞ＶＮの期間中において第２スイッチング素子ＳＷ２がオン状態となっている間、第１キャパシタ素子Ｃ１は、負荷ＬＯの存在などにより放電する。当該放電により、第１キャパシタ素子Ｃ１を並列接続している第１出力端子Ｏ１と第２出力端子Ｏ２との間の出力電圧Ｖ_ｏｕｔは低下する。

よって、第２スイッチング素子ＳＷ２をオフ状態にして第１キャパシタ素子Ｃ１を充電することにより、放電により低下した出力電圧Ｖ_ｏｕｔを回復できる。また、第２スイッチング素子ＳＷ２のオン状態とオフ状態とを繰り返して第１キャパシタ素子Ｃ１の充放電を高速に繰り返すことで、出力電圧Ｖ_ｏｕｔをほぼ一定の電圧に維持できる。

また、第２入力端子Ｉ２は第２極Ｐ２を接続し、その電位はニュートラル側の電位ＶＮとなっている。第２入力端子Ｉ２は、電圧降下を生じさせる素子を介さず、第２出力端子Ｏ２を接続する。よって、ＶＬ＞ＶＮの期間中、第２出力端子Ｏ２の電位はニュートラル側の電位ＶＮを維持している。

［１－３－２．ＶＬ＜ＶＮの期間中における動作］



次に、ＶＬ＜ＶＮの期間中に第１スイッチング素子ＳＷ１のオン状態とオフ状態を切り替える場合の動作について、図５Ａ及び図５Ｂを用いて説明する。図５Ａは、ＶＬ＜ＶＮであり、かつ、第１スイッチング素子がオン状態のときの電流の流れを示す図である。図５Ｂは、ＶＬ＜ＶＮであり、かつ、第１スイッチング素子がオフ状態のときの電流の流れを示す図である。

ＶＬ＜ＶＮであるときに第１スイッチング素子ＳＷ１がオン状態（図１においては、第１スイッチング回路ＳＷ－１と第２スイッチング回路ＳＷ－２の両方が第１状態であることに対応）となると、交流電源ＰＳは、図５Ａに示すように、第２極Ｐ２から、（１）第２入力端子Ｉ２、（２）第３整流素子Ｄ３２、（３）インダクタ素子Ｌ、（４）第１スイッチング素子ＳＷ１、（５）第１入力端子Ｉ１、を順に通過して第１極Ｐ１へと入力電流ｉ_ｉｎを流す。これにより、インダクタ素子Ｌはエネルギーを蓄積する。図４Ａ及び図５Ａに示すように、このときにインダクタ素子Ｌに流れる電流の向きは、上記のＶＬ＞ＶＮでありかつ第２スイッチング素子ＳＷ２がオン状態であるときに流れる電流の向きとは逆となっている。

上記の入力電流ｉ_ｉｎの絶対値は、ＶＬ＞ＶＮの場合と同様に、時間に対してほぼリニアに増加する。また、第１スイッチング素子ＳＷ１がオフ状態に切り替わる直前の入力電流ｉ_ｉｎの絶対値は、入力電圧Ｖ_ｉｎの絶対値の大きさに従って大きくなる。

一方、ＶＬ＜ＶＮであるときに第１スイッチング素子ＳＷ１がオフ状態（図１においては、第１スイッチング回路ＳＷ－１が第２状態、第２スイッチング回路ＳＷ－２が第１状態であることに対応）となると、交流電源ＰＳは、図５Ｂに示すように、第２極Ｐ２から、（１）第２入力端子Ｉ２、（２）第２キャパシタ素子Ｃ２、（３）第１入力端子Ｉ１を通過して、第１極Ｐ１へと入力電流ｉ_ｉｎを流す。すなわち、第２キャパシタ素子Ｃ２が、第１スイッチング素子ＳＷ１オフ状態の期間における、入力電流の電流経路となることで、入力電流が途絶して入力電流ｉ_ｉｎに高調波が発生することを抑制し、力率を向上することができる。

この他にも、（１’）インダクタ素子Ｌ、（２’）第１整流素子Ｄ１、（３’）第１キャパシタ素子Ｃ１、（４’）第３整流素子Ｄ３２が形成する閉回路にも電流が流れる。この閉回路に流れる電流は、第１スイッチング素子ＳＷ１がオフ状態となる直前までにインダクタ素子Ｌに蓄積していたエネルギーが移動することにより流れる。この閉回路に流れる電流は、インダクタ素子Ｌから第１出力端子Ｏ１の方向（及び第２出力端子Ｏ２からインダクタ素子の方向）へと流れ、第１キャパシタ素子Ｃ１を充電し、第１出力端子Ｏ１側の電位を第２出力端子Ｏ２側よりも高い状態に維持する。

ＶＬ＜ＶＮの期間中において第１スイッチング素子ＳＷ１がオン状態となっている間も、第１キャパシタ素子Ｃ１は、負荷ＬＯの存在などにより放電する。当該放電により、第１キャパシタ素子Ｃ１を並列接続している第１出力端子Ｏ１と第２出力端子Ｏ２との間の出力電圧Ｖ_ｏｕｔは低下する。

よって、第１スイッチング素子ＳＷ１をオフ状態にして第１キャパシタ素子Ｃ１を充電することにより、放電により低下した出力電圧Ｖ_ｏｕｔを回復できる。また、第２スイッチング素子ＳＷ２のオン状態とオフ状態とを繰り返して第１キャパシタ素子Ｃ１の充放電を高速に繰り返すことで、出力電圧Ｖ_ｏｕｔをほぼ一定の電圧に維持できる。

また、第２入力端子Ｉ２は第２極Ｐ２を接続し、その電位はニュートラル側の電位ＶＮとなっている。第２入力端子Ｉ２は、電圧降下を生じさせる素子を介さず、第２出力端子Ｏ２を接続する。よって、ＶＬ＜ＶＮの期間中も、第２出力端子Ｏ２の電位はニュートラル側の電位ＶＮを維持している。

上記のように、本実施形態の交直変換回路１００では、高い頻度でインダクタ素子Ｌから第１出力端子Ｏ１の方向へと電流が一方向に流れることで、図５Ｃの（ｂ）に示すように、入力電圧Ｖ_ｉｎの交流周期の全域にわたり、出力電圧Ｖ_ｏｕｔは、第１出力端子Ｏ１側の電位を第２出力端子Ｏ２側よりも高い状態にして、ＶＬとＶＮの電位差の絶対値ａｂｓ（ＶＬ－ＶＮ）（ａｂｓ（）：括弧内の数値の絶対値）よりも常に高い値でほぼ一定となっている。すなわち、交直変換回路１００は、交直変換機能を実現できている。なお、図５Ｃの（ａ）は、入力電圧Ｖ_ｉｎの時間変化を示している。

また、本実施形態の交直変換回路１００では、図５Ｃの（ｃ）に示すように、入力電圧Ｖ_ｉｎの交流周期の全域において、第２出力端子Ｏ２の電位はニュートラル側の電位ＶＮを維持している。その結果、本実施形態の交直変換回路１００では、第２出力端子Ｏ２の電位が時間に対して変化することがなくなり、地絡電流、コモンモードノイズの発生確率を極めて小さくできる。

［１－３－３．交直変換回路における力率改善動作］



次に、本実施形態の交直変換回路１００における力率改善動作について、図６を用いて説明する。図６は、交直変換回路における力率改善動作の一例を模式的に示すタイムチャートである。（ａ）は入力電圧Ｖ_ｉｎ、（ｂ）は第１スイッチング素子ＳＷ１の制御信号（ゲート電圧）、（ｃ）は第２スイッチング素子ＳＷ２の制御信号（ゲート電圧）、（ｄ）は交流電源ＰＳからの入力電流ｉ_ｉｎ、を示す。

以下の説明では、ニュートラル側の電位ＶＮは０Ｖとする。また、ライブ側の電位ＶＬは、図２の（ａ）に示すように、周期Ｔにて時間に対して正弦波状に変化するものとする。その結果、入力電圧Ｖ_ｉｎ（ＶＬ－ＶＮ）は、図６の（ａ）に示すように、周期Ｔを有する正弦波となる。また、図６の（ｂ）及び（ｃ）に示すように、オン状態とオフ状態の切り替えを行わない側のスイッチング素子は、オフ状態を維持するものとする。

さらに、力率改善動作は、「電流臨界モード」にて実行するものとする。電流臨界モードは、スイッチング状態を繰り返し切り替えるスイッチング素子において、オン状態に維持する時間を一定とし、オフ状態からオン状態へ切り替えるタイミングをインダクタ素子Ｌに流れる電流が０となったタイミングとするモードである。

入力電圧Ｖ_ｉｎが０Ｖから増加し最大値となった後再び０Ｖまで戻ってくるまでの半周期（時間が０からＴ／２まで）の間、スイッチング制御回路３５は、第２スイッチング素子ＳＷ２のオン状態とオフ状態とを、入力電圧Ｖ_ｉｎの周波数よりも高周波数にて繰り返し切り替える。これにより、入力電流ｉ_ｉｎは、第２スイッチング素子ＳＷ２のスイッチング状態の切り替えに従って、入力電圧Ｖ_ｉｎの周波数よりも高い頻度にて増加と減少を繰り返し、図６の（ｄ）の点線にて示すような三角波形状となる。

また、第２スイッチング素子ＳＷ２がオフ状態に切り替わる直前の入力電流ｉ_ｉｎは入力電圧Ｖ_ｉｎに従って増加する。この結果、入力電流ｉ_ｉｎのピーク・ツゥー・ピーク値は入力電圧Ｖ_ｉｎに従って増加し、入力電流ｉ_ｉｎの平均値（図６の（ｄ）において太実線にて示す）は入力電圧Ｖ_ｉｎとほぼ同位相となる。

一方、入力電圧Ｖ_ｉｎが０Ｖから減少し最小値となった後再び０Ｖまで戻ってくるまでの半周期（時間がＴ／２からＴまで）の間、スイッチング制御回路３５は、第１スイッチング素子ＳＷ１のオン状態とオフ状態と、を入力電圧Ｖ_ｉｎの周波数よりも高周波数にて切り替える。これにより、ＶＬ＞ＶＮである場合と同様に、入力電流ｉ_ｉｎは負方向に絶対値が大きい三角波形状となる。また、入力電流ｉ_ｉｎの平均値は、入力電圧Ｖ_ｉｎとほぼ同位相となる。

このように、入力電圧Ｖ_ｉｎの交流周期の全域にわたり、入力電流ｉ_ｉｎの平均値の位相は、入力電圧Ｖ_ｉｎとほぼ同位相となっており、交流電源ＰＳから出力される交流電力の力率は高い状態となっている（力率改善動作が実現されている）。 なお、本構成をとることにより、ＶＬ＞ＶＮの状態で交流入力（入力電圧）が突然印加されても、第１整流素子Ｄ１が設けられていることにより、第１キャパシタ素子Ｃ１への突入電流は、第１整流素子Ｄ１経由で発生し、インダクタ素子Ｌをほとんど通過しない。そのため、インダクタ素子Ｌ経由で突入電流が発生する場合に比較して、オーバーシュート電圧の発生を抑えることができる。その結果、交直変換回路１００の信頼性を向上し、素子耐圧を低減できる効果も得られる。

（実施の形態２）



図７に示すように、実施の形態２に係る交直変換回路２００は、入力電圧Ｖ_ｉｎの半周期の少なくとも一部において、オン状態とオフ状態とを繰り返し切り替えない方のスイッチング素子を、オン状態に維持してもよい。

整流素子は、素子の両端の電位差が所定値以上となったときに電流を流すとの特性を有している。よって、整流素子に電流が流れると、整流素子に印加された電位差と整流素子に流れる電流とにより電力損失（導通損失と呼ぶことにする）が発生する。一方、オン状態のスイッチング素子は、導通状態となっているので、このような整流素子の導通損失がほとんど発生しない。

よって、力率改善動作において、オン状態とオフ状態とを切り替えない方のスイッチング素子をオン状態に維持することにより、第３整流素子Ｄ３１、Ｄ３２を経由して流していた電流を、オン状態のスイッチング素子に流すことができる。この結果、交直変換回路２００の導通損失を減少できる。

また、オン状態とオフ状態を切り替えないスイッチング素子をオン状態に維持する場合、入力電圧Ｖ_ｉｎがゼロクロス点に到達した所定の時間後、あるいは入力電圧Ｖ_ｉｎがゼロクロス点通過後、所定の電圧に達したときにオン状態にし、かつ、次のゼロクロス点に到達する手前のタイミングにおいてオフ状態に切り替えることが好ましい。これにより、ゼロクロス点の検知に誤差が生じていても、ゼロクロス点の到達前にオン状態を開始し、及び／又は、ゼロクロス点の到達後にオン状態を終了するといった誤動作を防止できる。

さらに、実施の形態２に係る交直変換回路２００においても、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２は、第３整流素子Ｄ３１、Ｄ３２を並列接続することが好ましい。これにより、両方のスイッチング素子がオフ状態となっている入力電圧Ｖ_ｉｎのゼロクロス点において、第３整流素子Ｄ３１、Ｄ３２を経由して電流を流すことができる。その結果、実施の形態２の交直変換回路２００を安定して動作できる。

（実施の形態３）



図８に示すように、実施の形態３に係る交直変換回路３００において、第１入力端子Ｉ１がニュートラル側の電位ＶＮを有する第２極Ｐ２を接続し、第２入力端子Ｉ２がライブ側の電位ＶＬを有する第１極Ｐ１を接続してもよい。

実施の形態３に係る交直変換回路３００においては、力率改善動作において、ＶＬ＞ＶＮの場合に、第１スイッチング素子ＳＷ１のオン状態とオフ状態を繰り返し切り替える。一方、ＶＬ＜ＶＮの場合に、第２スイッチング素子ＳＷ２のオン状態とオフ状態を繰り返し切り替える。

実施の形態３に係る交直変換回路３００においては、第２入力端子Ｉ２が第１極Ｐ１を接続している。よって、第２出力端子Ｏ２は、入力電圧Ｖ_ｉｎの交流周期の全域にわたり、ライブ側の電位ＶＬと同電位となっている。この場合、第２出力端子Ｏ２の電位は、図２の（ａ）に示すように、正弦波状に連続的に変化する。第２出力端子Ｏ２の電位は時間に対して変化するものの、その変化は急激なものでなく、かつ、連続的な変化である。よって、第２出力端子Ｏ２において、ノイズ及び／又は地絡電流などの発生確率を低くできる。

（実施の形態４）



実施の形態１～３に係る交直変換回路１００～３００に備わる第３整流素子Ｄ３１、Ｄ３２は、図９に示す実施の形態４に係る交直変換回路４００のように省略できる。これにより、交直変換回路４００では、構成部品を他の実施の形態に係る交直変換回路１００～３００よりも少なくできる。

実施の形態４に係る交直変換回路４００では、実施の形態１～３における第３整流素子Ｄ３１、Ｄ３２の機能は、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２内部に形成された整流素子（本体ダイオード、寄生ダイオードなどと呼ばれる）により実現されてもよい。

また、実施の形態４に係る交直変換回路４００において、実施の形態２において説明した、入力電圧Ｖ_ｉｎの各半周期中において、オン状態とオフ状態とを切り替えない方のスイッチング素子をオン状態に維持する制御を実行してもよい。これにより、交直変換回路４００は、部品点数を減らしつつ、導通損失を減少できる。

（実施の形態５）



第１整流素子Ｄ１、第２整流素子Ｄ２、及び／又は第３整流素子Ｄ３１、Ｄ３２の接続方向を、図１０に示す実施の形態５に係る交直変換回路５００のように、全て逆向きとしてもよい。

具体的には、整流回路３１において、第１整流素子Ｄ１のアノード側と第２整流素子Ｄ２のアノード側とを共通接続端ＣＴにおいて共通に接続する。第１整流素子Ｄ１のカソード側を第１スイッチング素子ＳＷ１とインダクタ素子Ｌとの間に接続し、第２整流素子Ｄ２のカソード側を第２スイッチング素子ＳＷ２とインダクタ素子Ｌとの間に接続する。

また、第１スイッチング素子ＳＷ１側の第３整流素子Ｄ３１は、カソード側を第１入力端子Ｉ１に接続し、アノード側をインダクタ素子Ｌに接続する。一方、第２スイッチング素子ＳＷ２側の第３整流素子Ｄ３２は、カソード側を第２入力端子Ｉ２に接続し、アノード側をインダクタ素子Ｌに接続する。

実施の形態５に係る交直変換回路５００では、ＶＬ＞ＶＮの期間中に第１スイッチング素子ＳＷ１のオン状態とオフ状態を繰り返し切り替え、ＶＬ＜ＶＮの期間中に第２スイッチング素子ＳＷ２のオン状態とオフ状態を繰り返し切り替えて、力率改善動作を実行する。

具体的には、ＶＬ＞ＶＮの期間中に第１スイッチング素子ＳＷ１をオン状態とすると、図１１Ａに示すように、入力電流ｉ_ｉｎは、第１極Ｐ１から、（１）第１入力端子Ｉ１、（２）第１スイッチング素子ＳＷ１、（３）インダクタ素子Ｌ、（４）第３整流素子Ｄ３２、（５）第２入力端子Ｉ２、を順に通過して、第２極Ｐ２へと流れる。この入力電流ｉ_ｉｎにより、インダクタ素子Ｌはエネルギーを蓄積する。

一方、第１スイッチング素子ＳＷ１をオフ状態にすると、交流電源ＰＳは、図１１Ｂに示すように、第１極Ｐ１から、（１）第１入力端子Ｉ１、（２）第２キャパシタ素子Ｃ２、（３）第２入力端子Ｉ２、を順に通過して第２極Ｐ２へと入力電流ｉ_ｉｎを流す。

この他に、（１’）インダクタ素子Ｌ、（２’）第３整流素子Ｄ３２、（３’）第１キャパシタ素子Ｃ１、（４’）第１整流素子Ｄ１が形成する閉回路にも電流が流れる。当該電流は、第１スイッチング素子ＳＷ１がオフ状態となる直前までインダクタ素子Ｌが蓄積していたエネルギーにより流れる。また、当該電流は、第１出力端子Ｏ１からインダクタ素子Ｌの方向（及びインダクタ素子Ｌから第２出力端子Ｏ２の方向）に流れ、第１キャパシタ素子Ｃ１の第２出力端子Ｏ２側の電位が第１出力端子Ｏ１側より高くなるよう、第１キャパシタ素子Ｃ１を充電する。すなわち、第１キャパシタ素子Ｃ１は、第１出力端子Ｏ１を第２出力端子Ｏ２よりも低い電位に維持する。

一方、ＶＬ＜ＶＮの期間中に第２スイッチング素子ＳＷ２をオン状態とすると、図１２Ａに示すように、入力電流ｉ_ｉｎは、第２極Ｐ２から、（１）第２入力端子Ｉ２、（２）第２スイッチング素子ＳＷ２、（３）インダクタ素子Ｌ、（４）第３整流素子Ｄ３１、（５）第１入力端子Ｉ１、を順に通過して、第１極Ｐ１へと流れる。

第２スイッチング素子ＳＷ２をオフ状態に切り替えると、図１２Ｂに示すように、入力電流ｉ_ｉｎは、第２極Ｐ２から、（１）第２入力端子Ｉ２、（２）第１キャパシタ素子Ｃ１、（３）第２整流素子Ｄ２、（４）インダクタ素子Ｌ、（５）第３整流素子Ｄ３１、（６）第１入力端子Ｉ１、を順に通過して、第１極Ｐ１へと流れる。当該入力電流ｉ_ｉｎは、第１出力端子Ｏ１からインダクタ素子Ｌの方向（及び第２極Ｐ２から第２出力端子Ｏ２の方向）へ流れ、第１キャパシタ素子Ｃ１の第２出力端子Ｏ２側の電位が第１出力端子Ｏ１側より高くなるよう、第１キャパシタ素子Ｃ１を充電する。すなわち、第１キャパシタ素子Ｃ１は、第１出力端子Ｏ１を第２出力端子Ｏ２よりも低い電位に維持するとともに、第２出力端子Ｏ２と第１出力端子Ｏ１との電位差を、ＶＬとＶＮの電位差の絶対値ａｂｓ（ＶＬ－ＶＮ）よりも常に高い値となるようにする。

実施の形態５に係る交直変換回路５００が上記のように動作することにより、出力部５は、実施の形態１～４に係る交直変換回路１００～４００が出力する出力電圧とは符号が逆転した電圧を、出力電圧Ｖ_ｏｕｔとして出力できる。 なお、本構成をとることにより、ＶＬ＜ＶＮの状態で交流入力が突然印加されても、第１整流素子Ｄ１が設けられていることにより、第１キャパシタ素子Ｃ１への突入電流は、第１整流素子Ｄ１経由で発生し、インダクタ素子Ｌをほとんど通過しない。そのため、インダクタ素子Ｌ経由で突入電流が発生する場合に比較して、オーバーシュート電圧の発生を抑えることができる。この結果、交直変換回路５００の信頼性を向上し、素子耐圧を低減できる効果も得られる。

（実施の形態６）



実施の形態６に係る交直変換回路６００は、第１整流素子Ｄ１が整流作用を開始後に第１整流素子Ｄ１をバイパスする電流経路（第１バイパス電流経路）を形成してもよい。または、第２整流素子Ｄ２が整流作用を開始後に第２整流素子Ｄ２をバイパスする電流経路（第２バイパス電流経路）を形成してもよい。具体的には、図１３に示すように、交直変換回路６００は、第１整流素子Ｄ１を並列接続する第３スイッチング素子ＳＷ３、及び／又は、第２整流素子Ｄ２を並列接続する第４スイッチング素子ＳＷ４を有してもよい。

第３スイッチング素子ＳＷ３は、ＶＬ＜ＶＮの期間中に第１スイッチング素子ＳＷ１がオフ状態となり、第１整流素子Ｄ１に順方向の電流（インダクタ素子Ｌから第１キャパシタ素子Ｃ１への方向の電流）が流れたら、オン状態となる。これにより、インダクタ素子Ｌから第１キャパシタ素子Ｃ１へ流れる電流は、第１整流素子Ｄ１をバイパスして、オン状態の第３スイッチング素子ＳＷ３（第１バイパス電流経路）を流れる。これにより、第１整流素子Ｄ１にて発生する導電損失を抑制できる。

第３スイッチング素子ＳＷ３は、その後、第１スイッチング素子ＳＷ１がオン状態に切り替わる前にオフ状態となり、第１バイパス電流経路を切断する。これにより、第１キャパシタ素子Ｃ１から第１バイパス電流経路を通過する逆電流が発生することを回避できる。

第３スイッチング素子ＳＷ３は、例えば、第１整流素子Ｄ１に流れる電流がある閾値以下（ただし、第１スイッチング素子ＳＷ１がオン状態となる電流値より大）となったタイミングにてオフ状態に切り替わってもよい。これにより、第３スイッチング素子ＳＷ３は、第１整流素子Ｄ１に流れる電流値に基づいて、第１スイッチング素子ＳＷ１がオン状態となる前にオフ状態とできる。

第４スイッチング素子ＳＷ４は、ＶＬ＞ＶＮの期間中に第２スイッチング素子ＳＷ２がオフ状態となり、第２整流素子Ｄ２に順方向の電流が流れたらオン状態となる。これにより、インダクタ素子Ｌから第１キャパシタ素子Ｃ１へ流れる電流は、第２整流素子Ｄ２をバイパスして、オン状態の第４スイッチング素子ＳＷ４（第２バイパス電流経路）を流れる。これにより、第２整流素子Ｄ２にて発生する導電損失を抑制できる。

第４スイッチング素子ＳＷ４は、その後、第２スイッチング素子ＳＷ２がオン状態に切り替わる前にオフ状態となり、第２バイパス電流経路を切断する。これにより、第１キャパシタ素子Ｃ１から第２バイパス電流経路を通過する逆電流が発生することを回避できる。

（実施の形態７）



上記の実施の形態１～６に係る交直変換回路１００～６００においては、第２キャパシタ素子Ｃ２のみが電流経路形成回路３３を形成していたが、これに限られない。電流経路形成回路３３は、第２キャパシタ素子Ｃ２以外の素子を含んでいてもよい。例えば、以下の例１～３のような回路を、電流経路形成回路３３として用いることもできる。

［例１］



図１４Ａに示すように、実施の形態７の例１に係る交直変換回路７００Ａにおいて、電流経路形成回路３３は、２つの接続端Ｔ１、Ｔ２の間において、第２キャパシタ素子Ｃ２と抵抗素子Ｒの直列回路を構成してもよい。図１４Ａは、実施の形態７の例１に係る交直変換回路を示す図である。例１の交直変換回路７００Ａでは、抵抗素子Ｒの抵抗値を適宜調節することで、第２キャパシタ素子Ｃ２（電流経路形成回路３３）に流れる電流の大きさ、及び／又は、電流経路形成回路３３の時定数を調整できる。

［例２］



実施の形態７の例２に係る交直変換回路７００Ｂの電流経路形成回路３３において、第２キャパシタ素子Ｃ２は、図１４Ｂに示すように、第５スイッチング素子ＳＷ５を介して、第１入力端子Ｉ１（又は第２入力端子Ｉ２）を接続してもよい。図１４Ｂは、実施の形態７の例２に係る交直変換回路を示す図である。

第５スイッチング素子ＳＷ５は、第１スイッチング素子ＳＷ１がオン状態であるときにはオフ状態となり、オフ状態のときにはオン状態となる。よって、第５スイッチング素子ＳＷ５は、例えば、第１スイッチング素子ＳＷ１とはチャネルの型（ｎ型チャネル又はｐ型チャネル）が異なるＭＯＳＦＥＴである。その他、第５スイッチング素子ＳＷ５は、第１スイッチング素子ＳＷ１とチャネルの型が同一であるＭＯＳＦＥＴと、第１スイッチング素子ＳＷ１のゲートに入力する信号を反転させて上記のＭＯＳＦＥＴのゲートに入力するＮＯＴ回路と、により構成されてもよい。

さらに、スイッチング制御回路３５は、第５スイッチング素子ＳＷ５に、第１スイッチング素子ＳＷ１の制御信号とは独立した制御信号を出力してもよい。

第２キャパシタ素子Ｃ２が第５スイッチング素子ＳＷ５を直列接続することにより、入力電圧Ｖ_ｉｎの交流周期のうちの必要な期間中（第１スイッチング素子ＳＷ１がオフ状態の期間中）にのみ、第２キャパシタ素子Ｃ２に電流を流すことができる。その結果、交流電源ＰＳの消費電力を節約できる。

［例３］



実施の形態７の例３に係る交直変換回路７００Ｃの電流経路形成回路３３は、図１４Ｃに示すように、上記の第５スイッチング素子ＳＷ５に加えて、さらに、第２キャパシタ素子Ｃ２を並列接続する第６スイッチング素子ＳＷ６を有していてもよい。また、必要に応じて、第２キャパシタ素子Ｃ２は、抵抗素子Ｒを直列接続していてもよい。図１４Ｃは、実施の形態７の例３に係る交直変換回路を示す図である。

第６スイッチング素子ＳＷ６は、第１スイッチング素子ＳＷ１がオン状態のときに第２キャパシタ素子Ｃ２の両端を短絡する。これにより、第１スイッチング素子ＳＷ１がオン状態の間に、第２キャパシタ素子Ｃ２は放電する。第５スイッチング素子ＳＷ５及び抵抗素子Ｒの構成及び機能は、「例１」及び「例２」にて説明したのと同様であるので、説明を省略する。

実施の形態７の例３に係る交直変換回路７００Ｃの動作について、図１５を用いて説明する。図１５は、実施の形態７の例３に係る交直変換回路の動作を模式的に示すタイムチャートである。図１５の（ａ）は入力電圧Ｖ_ｉｎ、（ｂ）は第１スイッチング素子ＳＷ１の制御信号、（ｃ）は第２キャパシタ素子Ｃ２の両端の電圧、（ｄ）は第２キャパシタ素子Ｃ２の電流、（ｅ）は入力電流ｉ_ｉｎを示す。

図１５に示す動作の例では、図１５の（ｂ）に示すように、ＶＬ＞ＶＮの期間内において、第１スイッチング素子ＳＷ１はオン状態を保持する。このとき、第５スイッチング素子ＳＷ５はオフ状態、第６スイッチング素子ＳＷ６はオン状態となるので、図１５の（ｃ）に示すように、ＶＬ＞ＶＮの期間中、第２キャパシタ素子Ｃ２の電圧は０である。また、図１５の（ｄ）に示すように、ＶＬ＞ＶＮの期間中、第２キャパシタ素子Ｃ２に流れる電流は０となる。

一方、ＶＬ＜ＶＮの期間中に、第１スイッチング素子ＳＷ１のオン状態とオフ状態を繰り返し切り替えることにより、図１５の（ｃ）及び（ｄ）に示すように、当該オン状態とオフ状態の切り替えに従い、第２キャパシタ素子Ｃ２は充放電を繰り返す。具体的には、第１スイッチング素子ＳＷ１がオン状態のときに放電し、オフ状態のときに充電する。

また、第５スイッチング素子ＳＷ５は、第１スイッチング素子ＳＷ１がオフ状態のときに、第２キャパシタ素子Ｃ２と交流電源ＰＳを接続する。よって、ＶＬ＜ＶＮの期間中、交流電源ＰＳは、時間に対して単調減少する第２キャパシタ素子Ｃ２を充電するための電流を、入力電流ｉ_ｉｎとして流す。

このようにして、実施の形態７の例３に係る交直変換回路７００Ｃにおいても、図１５の（ｅ）に示すように、スイッチング素子のオン状態とオフ状態を繰り返し切り替えることにより、入力電流ｉ_ｉｎは三角波に類似した波形を有する。また、入力電流ｉ_ｉｎのピーク・ツゥー・ピーク値は、入力電圧Ｖ_ｉｎに同期して変化する。

［比較例１］



以下、上記の実施の形態１～７に係る交直変換回路１００～７００Ｃとの比較例１として、図１６Ａに示す従来の力率改善回路８００の動作について説明する。図１６Ａは、比較例１の力率改善回路の構成を示す図である。図１６Ａに示す力率改善回路８００は、トーテムポール方式のブリッジレス力率改善回路である。

以下の説明において、交流電源ＰＳ’のライブ側の極がインダクタＬ’とスイッチング素子ＳＷ２’（ダイオードＤＳ２’）を介して出力端Ｏ１’を接続し、ニュートラル側の極がダイオードＤ１’を介して出力端Ｏ２’を接続しているとする。

スイッチング素子ＳＷ１’、ＳＷ２’が共にオフ状態であり、かつ、ＶＬ＞ＶＮであるとき、電流は、図１６Ｂに示すように、ライブ側の極から、（１）インダクタＬ’、（２）ダイオードＤＳ２’、（３）出力端Ｏ１’、（４）キャパシタＣ_ｏｕｔ’、（５）出力端Ｏ２’、（６）ダイオードＤ１’を通過し、ニュートラル側の極に流れる。この場合、図１７に示すように、出力端Ｏ２’の電位はＶＮ（にダイオードＤ１’の電圧降下分を加えた電位）となる。一方、出力電圧Ｖ_ｏｕｔ’を一定に維持するため、出力端Ｏ１’の電位はＶ_ｏｕｔ’＋ＶＮとなる。

一方、スイッチング素子ＳＷ１’、ＳＷ２’が共にオフ状態で、かつ、ＶＬ＜ＶＮであるとき、電流は、図１６Ｃに示すように、ニュートラル側の極から、（１）ダイオードＤ２’、（２）出力端Ｏ１’、（３）キャパシタＣ_ｏｕｔ’、（４）出力端Ｏ２’、（５）ダイオードＤＳ１’、（６）インダクタＬ’を通過し、ライブ側の極に流れる。この場合、図１７に示すように、出力端Ｏ１’の電位がＶＮ（にダイオードＤ２’の電圧降下分を減じた電位）となる。一方、出力電圧Ｖ_ｏｕｔ’を一定に維持するため、出力端Ｏ２’の電位はＶＮ－Ｖ_ｏｕｔ’となる。

上記のように、ＶＬ＞ＶＮとＶＬ＜ＶＮとが切り替わるゼロクロス点（図１７においては、時間がＴ／２（Ｔ：交流である入力電圧Ｖ_ｉｎの周期）のタイミング）において、図１７に示すように、出力端Ｏ２’の電位は、ＶＮからＶＮ－Ｖ_ｏｕｔ’へと急激に変化する。上記の浮遊容量はキャパシタンス成分を有し、キャパシタンスは、電圧の時間変化が大きいほどより多くの電流を流す特性がある。よって、力率改善回路８００においては、上記のような電位の急激な変化により、大きな地絡電流及び／又はコモンモードノイズが発生する確率が高くなる。

なお、上記の急激な変化は、スイッチング素子ＳＷ１’、ＳＷ２’のいずれかをオン状態とした場合にも発生する。

［比較例２］



以下、上記の実施の形態１～７に係る交直変換回路１００～７００Ｃとの他の比較例２として、図１８Ａに示す従来の力率改善回路９００の動作について説明する。図１８Ａは、比較例２の力率改善回路の構成を示す図である。図１８Ａに示す力率改善回路９００は、ブリッジレス力率改善回路の一種である。

以下の説明において、交流電源ＰＳ’’のライブ側の極が、スイッチング素子ＳＷ１’’、インダクタ素子Ｌ１’’、整流素子Ｄ１’’を介して出力端Ｏ１’’を接続する。また、ライブ側の極は、整流素子Ｄ４’’を介して出力端Ｏ２’’を接続している。一方、ニュートラル側の極が、整流素子Ｄ３’’を介して出力端Ｏ２’’を接続しているとする。

スイッチング素子ＳＷ１’’、ＳＷ２’’が共にオフ状態であり、かつ、ＶＬ＞ＶＮであるとき、電流は、図１８Ｂに示すように、ライブ側の極から、（１）整流素子Ｄ５’’、（２）インダクタ素子Ｌ１’’、（３）整流素子Ｄ１’’、（４）出力端Ｏ１’’、（５）キャパシタ素子Ｃ１’’、（６）出力端Ｏ２’’、（７）整流素子Ｄ３’’を通過し、ニュートラル側の極に流れる。この場合、図１９に示すように、出力端Ｏ２’’の電位はＶＮ（に整流素子Ｄ３’’の電圧降下分を加えた電位）となる。一方、出力電圧Ｖ_ｏｕｔ’’を一定に維持するため、出力端Ｏ１’’の電位はＶ_ｏｕｔ’’＋ＶＮとなる。

一方、スイッチング素子ＳＷ１’’、ＳＷ２’’が共にオフ状態で、かつ、ＶＬ＜ＶＮであるとき、電流は、図１８Ｃに示すように、ニュートラル側の極から、（１）整流素子Ｄ６’’、（２）インダクタ素子Ｌ１’’、（３）整流素子Ｄ２’’、（４）出力端Ｏ１’’、（５）キャパシタ素子Ｃ１’’、（６）出力端Ｏ２’’、（７）整流素子Ｄ４’’を通過し、ライブ側の極に流れる。この場合、図１９に示すように、出力端Ｏ２’’の電位がＶＬ（に整流素子Ｄ４’’の電圧降下分を加えた電位）となる。一方、出力電圧Ｖ_ｏｕｔ’’を一定に維持するため、出力端Ｏ１’’の電位はＶ_ｏｕｔ’’＋ＶＬとなる。

上記のように、ＶＬ＞ＶＮとＶＬ＜ＶＮとが切り替わるゼロクロス点（図１９においては、時間がＴ／２のタイミング）において、出力端Ｏ２’’の電位は、ＶＮからＶＬへと変化する。ゼロクロス点においてはＶＬ＝ＶＮとなっているので、出力端Ｏ２’’の電位は、ゼロクロス点において急激には変化しない。また、ライブ側の電位ＶＬも時間に対して急激に変化するものではない。よって、比較例２の力率改善回路９００では、大きな地絡電流、及び／又は、コモンモードノイズが発生する確率は低くなる。

その一方、図１８Ｂ及び図１８Ｃに示すように、比較例２の力率改善回路９００においては、電流が３つの整流素子を通過して流れており、上記の実施の形態１～７に係る交直変換回路１００と比べ、導通損失が大きくなる。

さらに、図１８Ｄに示すように、例えば、ＶＬ＞ＶＮであり、かつ、スイッチング素子ＳＷ２’’がオンの期間中、整流素子Ｄ３’’及び整流素子Ｄ４’’は、両方とも電流を流さない。このような場合、出力端Ｏ２’’の電位は、図１９のようには安定せず、ＶＮに対し不定になりうる。 特に、スイッチング素子ＳＷ２’’をオンした瞬間、整流素子Ｄ３’’の電流が途絶すると、整流素子Ｄ３’’の電流経路が有する寄生インダクタンスの影響で、発振が起こり、ノイズが発生する恐れがある。

（その他実施形態）



以上のように、本出願において開示する技術の例示として、上記実施形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、複数の実施の形態の組み合わせ、省略などを行うことは可能である。そこで、以下、他の実施の形態を例示する。

［１］



交流電源ＰＳは単相の交流電源に限られず、３つの極を有する三相の交流電源であってもよい。この場合、交流電源ＰＳは、当該３つの極のうちの２つの極を、交直変換回路１００～７００Ｃの第１入力端子Ｉ１及び第２入力端子Ｉ２に接続してもよい。

［２］



力率改善動作は「電流臨界モード」に限るものではなく、「電流不連続モード」や「電流連続モード」を用いて実行できる。例えば、「電流連続モード」の場合、スイッチング制御回路３５は、長期的には出力電圧Ｖ_ｏｕｔをほぼ目標の電圧に維持しつつ、短期的には入力電流ｉ_ｉｎを出力電圧Ｖ_ｏｕｔに比例するように、２つのスイッチング素子のオン時間とオフ時間の比率を決定する。このとき、スイッチング制御回路３５は、出力電圧Ｖ_ｏｕｔ、入力電圧Ｖ_ｉｎ、入力電流ｉ_ｉｎをモニタしながら、２つのスイッチング素子のオン時間とオフ時間の比率を決定する（フィードバック制御）。この「電流連続モード」を上記にて説明した交直変換回路１００～７００Ｃに適用しても、入力電力の力率を改善できる。

［３］



電流経路形成回路３３は、第１スイッチング素子ＳＷ１がオフ状態となったときに電流経路を形成するものであればよいので、キャパシタ素子を含まない回路であってもよい。

１００～７００Ｃ 交直変換回路



８００、９００ 力率改善回路



１ 入力部



Ｉ１ 第１入力端子



Ｉ２ 第２入力端子



３ 変換回路



Ｃ１ 第１キャパシタ素子



Ｌ インダクタ素子



ＳＷ－１ 第１スイッチング回路



Ｔ－１ 第１端子



Ｔ－２ 第２端子



Ｔ－３ 第３端子



ＳＷ－２ 第２スイッチング回路



Ｔ－４ 第４端子



Ｔ－５ 第５端子



Ｔ－６ 第６端子



ＳＷ１ 第１スイッチング素子



ＳＷ２ 第２スイッチング素子



Ｄ３１、Ｄ３２ 第３整流素子



３１ 整流回路



Ｄ１ 第１整流素子



Ｄ２ 第２整流素子



ＣＴ 共通接続端



ＳＷ３ 第３スイッチング素子



ＳＷ４ 第４スイッチング素子



３３ 電流経路形成回路



Ｔ１、Ｔ２ 接続端



Ｃ２ 第２キャパシタ素子



Ｒ 抵抗素子



ＳＷ５ 第５スイッチング素子



ＳＷ６ 第６スイッチング素子



３５ スイッチング制御回路



５ 出力部



Ｏ１ 第１出力端子



Ｏ２ 第２出力端子



Ｖ_ｏｕｔ 出力電圧



ＬＯ 負荷



ＰＳ 交流電源



Ｖ_ｉｎ 入力電圧



ｉ_ｉｎ 入力電流



Ｐ１ 第１極



Ｐ２ 第２極

Claims (16)

1. 少なくとも第１入力端子と第２入力端子とを有する入力部と、
   前記第１入力端子と前記第２入力端子との間に入力した交流入力から直流出力を発生する変換回路と、
   前記変換回路にて発生した前記直流出力を、第１出力端子と第２出力端子との間に出力する出力部と、を備え、
   前記変換回路は、
   インダクタ素子と、
   前記交流入力が有する周波数よりも高周波にて、前記インダクタ素子に前記交流入力の正負によって逆方向の電流が流れるよう前記インダクタ素子に前記交流入力を供給する状態と、前記インダクタ素子と前記第１出力端子との間で前記交流入力の正負にかかわらず一方向の電流を流す状態と、を切り替えるスイッチング動作を行うスイッチング回路と、
   を有し、
   前記第２入力端子は前記第２出力端子を接続する、交直変換回路。
2. 前記第１出力端子と前記第２出力端子の電位差の絶対値が、前記第１入力端子と前記第２入力端子との電位差の絶対値よりも常に大きい値に維持される、請求項１に記載の交直変換回路。
3. 前記第２入力端子は、前記交流入力のニュートラル側の電位となっている請求項１又は２に記載の交直変換回路。
4. 前記第２入力端子は、前記交流入力のライブ側の電位となっている請求項１～３のいずれかに記載の交直変換回路。
5. 前記スイッチング回路は、
   前記インダクタ素子の一端を接続する第１端子と、前記第１入力端子を接続する第２端子と、前記第１出力端子を接続する第３端子と、を有し、前記第１端子と前記第２端子とを接続する状態と、前記第１端子と前記第３端子とを接続する状態とを、前記交流入力の周波数より高周波にて切り替える第１スイッチング回路と、
   前記インダクタ素子の他端を接続する第４端子と、前記第２入力端子を接続する第５端子と、前記第１出力端子を接続する第６端子と、を有し、前記第４端子と前記第５端子とを接続する状態と、前記第４端子と前記第６端子とを接続する状態とを、前記交流入力の周波数より高周波にて切り替える第２スイッチング回路と、
   を有する、請求項１～４のいずれかに記載の交直変換回路。
6. 前記第１スイッチング回路は、一端を前記第１端子に接続し他端を前記第２端子に接続する第１スイッチング素子と、アノード側又はカソード側の一端を前記第３端子に接続し他端を前記第１端子に接続する第１整流素子と、を含み、
   前記第２スイッチング回路は、一端を前記第４端子に接続し他端を前記第５端子に接続する第２スイッチング素子と、前記第３端子に接続された前記第１整流素子のアノード側又はカソード側と同一のアノード側又はカソード側の一端を前記第６端子に接続し他端を前記第４端子に接続する第２整流素子と、を含み、
   前記変換回路は、一端を前記第１出力端子に接続し、他端を前記第２出力端子に接続する第１キャパシタ素子をさらに有する、請求項５に記載の交直変換回路。
7. 前記第１整流素子と前記第２整流素子のカソード側の一端を前記第１出力端子において共通に接続し、前記第１出力端子を前記第２出力端子よりも高い電位に維持する、請求項６に記載の交直変換回路。
8. 前記第１整流素子と前記第２整流素子のアノード側の一端を前記第１出力端子において共通に接続し、前記第１出力端子を前記第２出力端子よりも低い電位に維持する、請求項６に記載の交直変換回路。
9. 前記変換回路は、
   前記第１整流素子に並列接続され、
   前記第１スイッチング素子がオフ状態となり前記第１整流素子に電流が流れたらオン状態となり、電流が前記第１整流素子をバイパスする第１バイパス電流経路を形成し、
   次に前記第１スイッチング素子がオン状態となる前にオフ状態となり、前記第１バイパス電流経路を切断する、第３スイッチング素子をさらに有する、請求項６～８のいずれかに記載の交直変換回路。
10. 前記変換回路は、
    前記第２整流素子に並列接続され、
    前記第２スイッチング素子がオフ状態となり前記第２整流素子に電流が流れたらオン状態となり、電流が前記第２整流素子をバイパスする第２バイパス電流経路を形成し、
    次に前記第２スイッチング素子がオン状態となる前にオフ状態となり、前記第２バイパス電流経路を切断する、第４スイッチング素子をさらに有する、請求項６～９のいずれかに記載の交直変換回路。
11. 前記変換回路は、前記第１スイッチング素子及び／又は前記第２スイッチング素子と並列接続する第３整流素子をさらに有する、請求項６～１０のいずれかに記載の交直変換回路。
12. 前記第１入力端子と前記第２入力端子との間の電位差の絶対値が０から増加して最大値となり当該最大値から減少して再び０となる期間に含まれる少なくとも一部の期間において、前記第１スイッチング素子又は前記第２スイッチング素子のいずれか一方はオン状態を維持し、他方のスイッチング素子はオン状態とオフ状態とを繰り返し切り替える、請求項６～１１いずれかに記載の交直変換回路。
13. 前記変換回路は、
    ２つの接続端を有し、一方の前記接続端を前記第１入力端子に接続し、他方の前記接続端を前記第２入力端子に接続し、前記第１入力端子と前記第２入力端子の間に電流が流れる経路を形成する電流経路形成回路をさらに有する、請求項６～１２のいずれかに記載の交直変換回路。
14. 前記電流経路形成回路は、第２キャパシタ素子を含む、請求項１３に記載の交直変換回路。
15. 前記出力部は太陽電池を接続する、請求項１～１４のいずれかに記載の交直変換回路。
16. 請求項１～１５のいずれかに記載の交直変換回路を備える力率改善回路。

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