JP7003194B2 - 半導体パッケージ - Google Patents
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Description
本実施形態の半導体装置は、第1のソースと、第1のドレインと、第1のゲートと、を有するノーマリーオフトランジスタと、第1のドレインに電気的に接続された第2のソースと、第2のドレインと、第2のゲートと、を有するノーマリーオントランジスタと、第1の端部と、第2の端部と、を有し、第2の端部は第2のゲートに電気的に接続された第1のコンデンサと、第2の端部と第2のゲートの間に電気的に接続された第1のアノードと、第1のカソードと、を有する第1のダイオードと、第1の端部と第1のゲートの間に電気的に接続された第1の抵抗と、第1の端部に電気的に接続された第2のアノードと、第1のゲートに電気的に接続された第2のカソードと、を有し、第1の抵抗と並列に設けられた第2のダイオードと、第1の抵抗と第2のアノードに電気的に接続されたゲートドライブ回路であって、ゲートドライブ回路の基準電位はゲートドライブ回路に接続された第3の配線を用いて第1のソースに電気的に接続された、ゲートドライブ回路と、第3の端部と第4の端部を有し、第3の端部は第1の配線を用いて第3の配線に電気的に接続され、第4の端部は第2のソースに電気的に接続された第2のコンデンサと、を備えた半導体装置である。
本実施形態の半導体装置は、第3の端部81が主回路配線15を介さずに、ゲートドライブ回路基準電位線72に直接電気的に接続されている点で、第1の実施形態と異なっている。ここで、第1の実施形態と重複する内容については、記載を省略する。
本実施形態の半導体装置は、ゲートドライブ回路基準電位線72と第3の端部81の間に電気的に接続された第2の抵抗70をさらに備えた点で、第1の実施形態の半導体装置と異なっている。ここで、第1の実施形態と重複する内容については、記載を省略する。
本実施形態の半導体装置は、第2のソースに電気的に接続された第3のアノードと、第4の端部に電気的に接続された第3のカソードと、を有する第3のダイオードと、第4のアノードと、第2のソースに電気的に接続された第4のカソードと、を有する第4のダイオードと、第5の端部と、第6の端部と、を有し、第5の端部は第2の配線を用いてゲートドライブ回路基準電位線に電気的に接続され、第6の端部は第4のアノードに電気的に接続された第3のコンデンサと、ゲートドライブ回路基準電位線と第5の端部の間に電気的に接続された第3の抵抗と、をさらに備え、第4のダイオード、第3のコンデンサ及び第3の抵抗は、第3のダイオード、第2のコンデンサ及び第2の抵抗と並列に設けられた第2の実施形態の半導体装置と異なっている。ここで、第1乃至第3の実施形態と重複する点については、記載を省略する。
本実施形態の半導体装置は、第1のカソード42は第2のソース21に電気的に接続されている点で、第1の実施形態と異なっている。ここで、第1乃至第4の実施形態と重複する点については、記載を省略する。
本実施形態の半導体パッケージは、第1のソースと、第1のドレインと、第1のゲートと、を有するノーマリーオフトランジスタと、第1のドレインに電気的に接続された第2のソースと、第2のドレインと、第2のゲートと、を有するノーマリーオントランジスタと、第1の端部と、第2の端部と、を有し、第2の端部は第2のゲートに電気的に接続された第1のコンデンサと、第2の端部と第2のゲートの間に電気的に接続された第1のアノードと、第1のカソードと、を有する第1のダイオードと、第1の端部と第1のゲートの間に電気的に接続された第1の抵抗と、第1の端部に電気的に接続された第2のアノードと、第1のゲートに電気的に接続された第2のカソードと、を有し、第1の抵抗と並列に設けられた第2のダイオードと、第3の端部と第4の端部を有し、第4の端部は第2のソースに電気的に接続された第2のコンデンサと、第2のドレインに電気的に接続されたドレイン端子と、第1の端部、第1の抵抗及び第2のアノードに電気的に接続されたゲート端子と、第1のソースに電気的に接続された第1のソース端子と、第3の端部に電気的に接続された第2のソース端子と、を備えた半導体パッケージである。ここで、第1乃至第5の実施形態と重複する内容については、記載を省略する。
11 第1のソース
12 第1のドレイン
13 第1のゲート
15 主回路配線
20 ノーマリーオントランジスタ
21 第2のソース
22 第2のドレイン
23 第2のゲート
28 寄生容量
30 第1のコンデンサ
31 第1の端部
32 第2の端部
40 第1のダイオード
41 第1のアノード
42 第1のカソード
44 第2のダイオード
45 第2のアノード
46 第2のカソード
48 第1の抵抗
50 第1のソース端子(ソース端子)
52 ドレイン端子
54 ゲート端子
56 第2のソース端子
60 第1の配線
61 第1の外縁
62 第2の外縁
65 第2の配線
70 第2の抵抗
71 ゲートドライブ回路
72 ゲートドライブ回路基準電位線(第3の配線)
73 第3の外縁(第2の外縁)
74 第4の外縁
75 第3のダイオード
76 第3のアノード
77 第3のカソード
80 第2のコンデンサ
81 第3の端部
82 第4の端部
85 第3の抵抗
88 第4の抵抗
89 第5の抵抗
90 第4のダイオード
91 第4のアノード
92 第4のカソード
95 第3のコンデンサ
96 第5の端部
97 第6の端部
100 半導体装置
110 半導体装置
120 半導体装置
130 半導体装置
140 半導体装置
150 半導体装置
200 半導体パッケージ
210 パッケージ
Claims (14)
- 第1のソースと、第1のドレインと、第1のゲートと、を有するノーマリーオフトランジスタと、
前記第1のドレインに電気的に接続された第2のソースと、第2のドレインと、第2のゲートと、を有するノーマリーオントランジスタと、
第1の端部と、第2の端部と、を有し、前記第2の端部は前記第2のゲートに電気的に接続された第1のコンデンサと、
前記第2の端部と前記第2のゲートの間に電気的に接続された第1のアノードと、前記第1のソースに電気的に接続された第1のカソードと、を有する第1のダイオードと、
前記第1の端部と前記第1のゲートの間に電気的に接続された第1の抵抗と、
前記第1の端部に電気的に接続された第2のアノードと、前記第1のゲートに電気的に接続された第2のカソードと、を有し、前記第1の抵抗と並列に設けられた第2のダイオードと、
第3の端部と第4の端部を有し、前記第4の端部は前記第2のソースに電気的に接続された第2のコンデンサと、
前記第2のドレインに電気的に接続されたドレイン端子と、
前記第1の端部、前記第1の抵抗及び前記第2のアノードに電気的に接続されたゲート端子と、
前記第1のソースに電気的に接続された第1のソース端子と、
前記第3の端部に電気的に接続された第2のソース端子と、
を備え、
前記第1のソース端子と前記第2のソース端子は離間して設けられた半導体パッケージ。 - 前記第2のソース端子と前記第3の端部の間に電気的に接続された第2の抵抗をさらに備えた請求項1記載の半導体パッケージ。
- 前記第2のコンデンサの容量は前記第1のコンデンサの容量以上である請求項1又は請求項2記載の半導体パッケージ。
- 前記第1のソース端子と前記第2のソース端子は電気的に接続されていない請求項1乃至請求項3いずれか一項記載の半導体パッケージ。
- 第1のソースと、第1のドレインと、第1のゲートと、を有するノーマリーオフトランジスタと、
前記第1のドレインに電気的に接続された第2のソースと、第2のドレインと、第2のゲートと、を有するノーマリーオントランジスタと、
第1の端部と、第2の端部と、を有し、前記第2の端部は前記第2のゲートに電気的に接続された第1のコンデンサと、
前記第2の端部と前記第2のゲートの間に電気的に接続された第1のアノードと、前記第2のソースに電気的に接続された第1のカソードと、を有する第1のダイオードと、
前記第1の端部と前記第1のゲートの間に電気的に接続された第1の抵抗と、
前記第1の端部に電気的に接続された第2のアノードと、前記第1のゲートに電気的に接続された第2のカソードと、を有し、前記第1の抵抗と並列に設けられた第2のダイオードと、
第3の端部と第4の端部を有し、前記第4の端部は前記第2のソースに電気的に接続された第2のコンデンサと、
前記第2のドレインに電気的に接続されたドレイン端子と、
前記第1の端部、前記第1の抵抗及び前記第2のアノードに電気的に接続されたゲート端子と、
前記第1のソースに電気的に接続された第1のソース端子と、
前記第3の端部に電気的に接続された第2のソース端子と、
を備え、
前記第1のソース端子と前記第2のソース端子は離間して設けられた半導体パッケージ。 - 前記第2のソース端子と前記第3の端部の間に電気的に接続された第2の抵抗をさらに備えた請求項5記載の半導体パッケージ。
- 前記第2のコンデンサの容量は前記第1のコンデンサの容量以上である請求項5又は請求項6記載の半導体パッケージ。
- 前記第1のソース端子と前記第2のソース端子は電気的に接続されていない請求項5乃至請求項7いずれか一項記載の半導体パッケージ。
- 第1のソースと、第1のドレインと、第1のゲートと、を有するノーマリーオフトランジスタと、
前記第1のドレインに電気的に接続された第2のソースと、第2のドレインと、第2のゲートと、を有するノーマリーオントランジスタと、
第1の端部と、第2の端部と、を有し、前記第2の端部は前記第2のゲートに電気的に接続された第1のコンデンサと、
前記第2の端部と前記第2のゲートの間に電気的に接続された第1のアノードと、前記第1のソースに電気的に接続された第1のカソードと、を有する第1のダイオードと、
前記第1の端部と前記第1のゲートの間に電気的に接続された第1の抵抗と、
前記第1の端部に電気的に接続された第2のアノードと、前記第1のゲートに電気的に接続された第2のカソードと、を有し、前記第1の抵抗と並列に設けられた第2のダイオードと、
第3の端部と第4の端部を有し、前記第4の端部は前記第2のソースに電気的に接続された第2のコンデンサと、
前記第2のドレインに電気的に接続されたドレイン端子と、
前記第1の端部、前記第1の抵抗及び前記第2のアノードに電気的に接続されたゲート端子と、
前記第1のソースに電気的に接続された第1のソース端子と、
前記第3の端部に電気的に接続された第2のソース端子と、
前記第2のソース端子と前記第3の端部の間に電気的に接続された第2の抵抗と、
を備える半導体パッケージ。 - 前記第2のコンデンサの容量は前記第1のコンデンサの容量以上である請求項9記載の半導体パッケージ。
- 前記第1のソース端子と前記第2のソース端子は電気的に接続されていない請求項9又は請求項10記載の半導体パッケージ。
- 第1のソースと、第1のドレインと、第1のゲートと、を有するノーマリーオフトランジスタと、
前記第1のドレインに電気的に接続された第2のソースと、第2のドレインと、第2のゲートと、を有するノーマリーオントランジスタと、
第1の端部と、第2の端部と、を有し、前記第2の端部は前記第2のゲートに電気的に接続された第1のコンデンサと、
前記第2の端部と前記第2のゲートの間に電気的に接続された第1のアノードと、前記第2のソースに電気的に接続された第1のカソードと、を有する第1のダイオードと、
前記第1の端部と前記第1のゲートの間に電気的に接続された第1の抵抗と、
前記第1の端部に電気的に接続された第2のアノードと、前記第1のゲートに電気的に接続された第2のカソードと、を有し、前記第1の抵抗と並列に設けられた第2のダイオードと、
第3の端部と第4の端部を有し、前記第4の端部は前記第2のソースに電気的に接続された第2のコンデンサと、
前記第2のドレインに電気的に接続されたドレイン端子と、
前記第1の端部、前記第1の抵抗及び前記第2のアノードに電気的に接続されたゲート端子と、
前記第1のソースに電気的に接続された第1のソース端子と、
前記第3の端部に電気的に接続された第2のソース端子と、
前記第2のソース端子と前記第3の端部の間に電気的に接続された第2の抵抗と、
を備える半導体パッケージ。 - 前記第2のコンデンサの容量は前記第1のコンデンサの容量以上である請求項12記載の半導体パッケージ。
- 前記第1のソース端子と前記第2のソース端子は電気的に接続されていない請求項12又は請求項13記載の半導体パッケージ。
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