JP6999017B2 - 単一メモリデバイスによりファームウェアを更新するためのメモリデバイス、システム、及び方法 - Google Patents

単一メモリデバイスによりファームウェアを更新するためのメモリデバイス、システム、及び方法 Download PDF

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Description

本願は、米国特許非仮出願第１６／００５２６２号、２０１８年６月１１日出願の国際
出願であり、この米国特許非仮出願は米国特許仮出願題６２／５９７７０９号、２０１７
年１２月１２日出願により優先権を主張し、これらの特許出願のすべての内容は参照する
ことによって本明細書に含める。
技術分野
本発明は一般に不揮発性メモリ内のデータを時々更新（アップデート）するシステムに
関するものであり、より具体的には、ファームウェア無線通信（ＦＯＴＡ：firmware-ove
r-the-air）法を利用するシステムのようなシステム用途向けのファームウェア・イメー
ジを更新するシステムに関するものである。
背景
ファームウェア無線通信（ＦＯＴＡ）（無線通信によるファームウェア更新）及び他の
ファームウェア更新方法は、コンピュータシステムにとって主要な要件であり得る。ＦＯ
ＴＡ更新は一般にトランスペアレントである必要があり、即ち、旧ＦＷ（firmware：ファ
ームウェア）イメージと新ＦＷイメージとを瞬時に切り換える。従来は、ファームウェア
を更新する必要があるシステムは２つ以上の別個のフラッシュメモリデバイスを使用し、
これらのフラッシュメモリデバイスは（例えば、ベースレジスタの使用により）プロセッ
サのアドレス空間の異なる範囲内へマッピング（対応付け）される。異なるアドレス範囲
の各々のベースアドレスは、所望のフラッシュメモリデバイスを選択する単一のチップ選
択（チップセレクト）を制御する。従って、上記瞬時の切り換えは、ベースアドレス・レ
ジスタに記憶されているベースアドレスをスワップ（交換）することによって発生する。
図１６Ａに、ＦＯＴＡ更新を含む従来のシステム１６９１を示す。システム１６９１は
、マイクロコントローラ（ＭＣＵ：microcontroller unit）１６９３及び複数のフラッシ
ュメモリデバイス１６９５－０～１６９５－２を含むことができる。フラッシュメモリデ
バイス（１６９５－０～１６９５－２）内の記憶位置（記憶場所）はシステムアドレス空
間１６９７へマッピングすることができる。フラッシュメモリデバイス０ １６９５－０
は、ベースアドレス０ｘ０００に対応することができ、旧ファームウェア・イメージ１６
０７－０（即ち、期限切れのバージョン、従って置き換えられたバージョン）を記憶する
ことができる。フラッシュメモリデバイス１ １６９５－１は、ベースアドレス０ｘ１０
０に対応することができ、現在のファームウェア・イメージ（即ち、現在、システムがア
クセスするバージョン）を記憶することができる。フラッシュメモリデバイス２ １６９
５－２は、ベースアドレス０ｘ２００に対応することができ、新ファームウェア・イメー
ジ１６９７－２（即ち、現在のイメージを更新することを意図したバージョン）を記憶す
ることができる。
ＭＣＵ１６９３は、ＭＣＵ１６９３内部のアドレス指定（アドレッシング）メカニズム
を用いてファームウェア・イメージを更新することができる。ＭＣＵ１６９３はベースア
ドレス・レジスタ１６９９を有することができ、ベースアドレス・レジスタ１６９９はフ
ァームウェア・イメージに対応するベースアドレスを記憶する。ベースアドレス・レジス
タを用いて、フラッシュメモリデバイス１６９５－０～１６９５－２用のそれぞれのチッ
プ選択信号ＣＳ０～ＣＳ２を発生する。ベースアドレス・レジスタ”ba_new_image”は、
新ファームウェア・イメージのベース物理アドレス（更新前の０ｘ２００）を記憶するこ
とができる。ベースアドレス・レジスタ”ba_cur_image”は、現在のファームウェア・イ
メージのベース物理アドレス（更新前の０ｘ１００）を記憶することができる。ベースア
ドレス・レジスタ”ba_old_image”は、旧ファームウェア・イメージのベース物理アドレ
ス（更新前の０ｘ０００）を記憶することができる。
システム１６９１は、ベースアドレス・レジスタ１６９９内の値を切り換えることによ
って、現在のイメージ（例えば、１６９７－１）から新イメージ（例えば、１６９７－２
）へ更新することができる。具体的には、ベースアドレス・レジスタba_cur_image内の値
を”cfg_cur”から”cfg_new”に切り換えることができる。こうした作業に続いて、シス
テム１６９１がファームウェアを読みに行く際に、ＭＣＡ１６９３内部のアドレス指定メ
カニズムが、チップ選択信号ＣＳ２を（更新作業の前に発生したＣＳ１の代わりに）発生
する。
図１６Ｂは従来のシステム１６９１のブロック図であり、チップ選択を使用する方法を
示す。ＭＣＵ１６９３は、１つの出力端子（例えば、Ｉ／Ｏ（input/output：入力／出力
）端子）を、フラッシュメモリデバイス１６９５－０／１毎のチップ選択（ＣＳ１、ＣＳ
２）としての専用にする。以上より理解されるように、こうしたチップ選択（ＣＳ１、Ｃ
Ｓ２）はベースアドレス・レジスタ内の値に応じて活性化することができる。一方のフラ
ッシュメモリ（例えば、１６９５－０）は、現在使用中であるファームウェア・イメージ
を記憶することができるのに対し、他方のフラッシュメモリ（例えば、１６９５－１）は
、現在使用中でない（即ち、旧ファームウェア・イメージ、あるいはベースアドレス・レ
ジスタ値を切り換えることによって使用中にされるべき新ファームウェア・イメージ）を
記憶することができる。
従来のＦＯＴＡ方法の欠点は、コスト及び性能の限界であり得る。１つのＩ／Ｏ端子を
フラッシュメモリデバイス毎の（即ち、各ファームウェア・イメージの）チップ選択端子
としての専用にする代表的なコントローラ（例えば、ＭＣＵ）を使用する場合、このコン
トローラは、ダイナミックＲＡＭ（ＤＲＡＭ：dynamic random access memory：ダイナミ
ック・ランダムアクセスメモリ）またはスタティックＲＡＭ（ＳＲＡＭ：static RAM）の
ような他の必要なデバイス用の未使用のＩ／Ｏ端子を有さないことがある。その結果、追
加的なＩ／Ｏ端子を有するコントローラを使用しなければならないことがあり、このこと
はシステムのコストを増加させ得る。従来のシステムは複数のフラッシュメモリデバイス
を同じバスに接続することができるが、フラッシュメモリデバイスが追加される毎にバス
上の容量性負荷が増加し得る。従って、バス上のフラッシュメモリデバイスの数が多くな
るほど、バスはより低速で機能する。ほんの一例として、８進（オクタル）のＳＰＩ（se
rial peripheral interface：シリアル周辺インタフェース）バスについては、２つのフ
ラッシュメモリデバイスを追加することは、１つのフラッシュメモリデバイスしか有さな
い同じバスに比べれば、最高バス速度を２００MHzから１３３～１６６MHzに低下させ得る
。
図１Ａ～１Ｄは、一実施形態によるシステム及びファームウェア更新作業を示す一連のブロック図である。 図２Ａ及び２Ｂは、メモリデバイスが命令及び／またはレジスタ書込みを受け取ることを更新作業に含めることができる方法を示すブロック図である。 一実施形態によるメモリデバイスの概略ブロック図である。 一実施形態によるメモリデバイスのリマップ・データ構造を示す図である。 一実施形態によるファームウェア更新作業を示す流れ図である。 図６Ａ及び６Ｂは、実施形態に含めることができるメモリセルのアレイ構成を示す図である。 実施形態に含めることができるデータ構造及び対応するメモリセルアレイを示すブロック図である。 実施形態に含めることができる、可変数のプールに分割することができるメモリセルアレイを示す図である。 図９Ａ～９Ｄは、実施形態による、ファームウェアを更新するためのメモリデバイスへの入力を示す図である。 一実施形態による、ファームウェア無線通信（ＦＯＴＡ）更新を含むことができるシステムを示す図である。 一実施形態によるシステムのブロック図である。 図１２Ａ及び１２Ｂは、実施形態によるメモリデバイスの透視図である。 図１３Ａ～１３Ｃは、実施形態による好適なデバイスの図である。 一実施形態による方法の流れ図である。 他の実施形態による方法の流れ図である。 図１６Ａ及び１６Ｂは、ＦＯＴＡ更新を行う従来システムを示す図である。
詳細な説明
システムのファームウェアを更新するためのメモリデバイス、システム、及び方法を示
す種々の実施形態を以下に説明する。更新は、単一のメモリデバイスで、メモリデバイス
の記憶位置間でファームウェア・イメージをコピーすることなしに実行することができる
。
実施形態によれば、現在のファームウェア・イメージを記憶しているのと同じメモリデ
バイス内に新ファームウェア・イメージをプログラムすることができる。一旦、新ファー
ムウェア・イメージを記憶すると、メモリデバイスは、内部リマッピング（再マッピング
、再配置）データ構造を用いる切り換え動作によって新ファームウェア・イメージへの切
り換えを行うことができる。こうした新ファームウェア・イメージへの切り換えは瞬時に
行うことができる。
以下の種々の実施形態では、同様のアイテムは同じ参照文字によって参照し、但し図番
に対応する先行数字を付ける。
図１Ａ～１Ｄは、システム１００及び対応するファームウェア更新作業を示す一連の流
れ図である。システム１００は、メモリデバイス１０２、コントローラ１０４、及びコン
トローラ・メモリ１０６を含むことができる。メモリデバイス１０２は、不揮発性メモリ
アレイ１０８、リマップ（再マッピング、再配置）データ構造１１０、及び入力／出力（
Ｉ／Ｏ）兼制御回路１１２を含むことができる。不揮発性メモリアレイ１０８は複数の不
揮発性メモリセルを含むことができ、これらの不揮発性メモリセルはデータを不揮発性の
方法で記憶することができる。即ち、電力がない場合に、記憶しているデータを保持する
ことができる。記憶位置は物理アドレス（ＰＡ：physical address）によりアクセスする
ことができる。不揮発性メモリ１０８はあらゆる適切な種類の不揮発性メモリセルを含む
ことができるが、一部の実施形態では「フラッシュ」型メモリセルを含むことができる。
不揮発性メモリアレイ１０８は、少なくとも２つ以上のファームウェア・イメージ用に十
分な記憶容量を有することができる。
リマップ・データ構造１１０は、ファームウェア・イメージの論理アドレス－物理アド
レス（ＬＡ（logical address）→ＰＡ）マッピング、並びにこうしたＬＡ→ＰＡマッピ
ング毎の状態を記録するデータを記憶することができる。例えば、エントリ１１０－０は
、VAL（valid）の表示で示す有効なマッピング（LA_FW=PAx）を記憶する。エントリ１１
０－１はINV（invalid）の表示で示す有効でないマッピングを記憶する。なお、リマップ
・データ構造１１０はメモリデバイス１０２上に常駐してデータを不揮発性の方法で記憶
する。以下の他の実施形態に示すように、リマップ・データ構造１１０は、論理アドレス
と物理アドレスとの間の高速変換用に揮発性メモリ（図示せず）に記憶されているＬＡ→
ＰＡルックアップ・テーブル（早見表）または他の構造を含むことができる。リマップ・
データ構造１１０は、不揮発性メモリアレイ１０８の外部に位置する不揮発性メモリセル
及び／または不揮発性メモリアレイ１０８内に位置する不揮発性メモリセルを利用するこ
とができる。
一部の実施形態では、メモリデバイス１０２を単一の集積回路デバイスとすることがで
きる。こうした構成では、不揮発性メモリアレイ１０８、リマップ・データ構造１１０、
及びＵＩ／Ｏ兼制御回路１１２は、同じ集積回路パッケージの一部とすることができる。
特定の実施形態では、不揮発性メモリアレイ１０８、リマップ・データ構造１１０、及び
Ｉ／Ｏ兼制御回路１１２を、同じ集積回路基板の一部とすることができる（即ち、単一「
チップ」内に形成される）。
Ｉ／Ｏ兼制御回路１１２は、不揮発性メモリセル１０８及びリマップ・データ構造１１
０へのアクセスを可能にすることができる。不揮発性、メモリアレイ１０８に記憶されて
いるファームウェアにアクセスするために、Ｉ／Ｏ兼制御回路１１２は、リマップ・デー
タ構造１１０を用いて、どのＬＡ→ＰＡマッピングが有効であるかを特定することができ
、次にこうしたマッピングを用いて、有効なファームウェア・イメージの論理アドレスを
物理アドレスに向けることができる。
一部の実施形態では、所定の動作（例えば、パワー（電源）オン／リセットＰＯＲ（po
wer-on/reset）、受信した命令、レジスタ設定）に応答して、メモリデバイス１０２はリ
マップ・データ構造１１０にアクセスして、ＬＡ→ＰＡマッピング構造を揮発性メモリ（
図示せず）内に作成することができる。
コントローラ１０４は、システム１００の種々の機能を実行するための論理回路を含む
ことができる。一部の実施形態では、コントローラ１０４が、記憶されている命令１１６
を実行することができる１つ以上のプロセッサ及び関連する回路を含むことができる。し
かし、代案の実施形態は、カスタム（特注）論理回路及び／またはプログラム可能な論理
回路（プログラマブル・ロジック）を含めた他のあらゆる適切な回路を含むことができる
。コントローラ１０４は、メモリデバイス１０２とは異なるコントローラ・メモリ１０８
へのアクセスを行うことができる。コントローラ・メモリ１０４は、あらゆる適切なメモ
リ回路で形成することができ、特定の実施形態では、ダイナミック・ランダムアクセスメ
モリ（ＤＲＡＭ）またはスタティックＲＡＭ（ＳＲＡＭ）のような揮発性メモリとするこ
とができる。
システム１００の構成要素を説明してきた。システム１００における更新作業を以下に
説明する。
図１Ａを参照すれば、システム１００は、最初に、現在のファームウェア・イメージ１
１４を不揮発性メモリアレイ１０８の物理アドレスPAxから始まる位置に記憶することが
できる。システムの動作中に、現在のファームウェア・イメージ１１４がメモリデバイス
１０２からＩ／Ｏ兼制御回路１１２によって読み出され、Ｉ／Ｏ兼制御回路１１２は、リ
マップ・データ構造１１０にアクセスすることによって、論理アドレス（LA_FWから始ま
ることができる）を物理アドレス（PAxから始まることができる）に変換する。
図１Ａをさらに参照すれば、システム１００は新ファームウェア・イメージを受信する
ことができる（動作１０３で示す）。コントローラ１０４は新ファームウェア・イメージ
１１８をコントローラ・メモリ１０６に記憶することができる。新ファームウェア・イメ
ージ１１８はネットワーク１２０から受信することができる。一部の実施形態では、ネッ
トワーク１２０は無線ネットワークとすることができ、更新作業はＦＯＴＡ動作とするこ
とができる。
図１Ｂを参照すれば、コントローラ１０４は新ファームウェア・イメージ１１８を不揮
発性メモリアレイ１０８内にプログラムすることができる。新ファームウェア・イメージ
１１８は現在のファームウェア・イメージ１１４が占めていない物理的位置にプログラム
されることは明らかである。図示する実施形態では、新ファームウェア・イメージ１１８
は、PAyから始まる物理アドレスの範囲を占めることができ、この範囲は現在のファーム
ウェア１１４を記憶している物理アドレスの範囲とオーバーラップ（重複）しない。新フ
ァームウェア・イメージ１１８は、不揮発性メモリアレイ１０８の種類及びアーキテクチ
ャに適したあらゆる技術によりプログラムすることができる。一部の実施形態では、新フ
ァームウェア・イメージ１１８用の物理アドレスをコントローラ１０４によって発生する
ことができる。しかし、他の実施形態では、こうした物理アドレスは、Ｉ／Ｏ兼制御回路
１１２がコントローラ１０４からの１つ以上の命令に応答して発生することができる。
図１Ｃを参照すれば、コントローラ１０４は、新ファームウェア・イメージ１１８をリ
マップ・データ構造１１０にマッピングする論理アドレス－物理アドレス（の対応関係）
もプログラムすることができる。こうした動作は、図１Ｃ中に、”LA_FW=PAy”がエント
リ１１０－１にプログラムされることによって示す。このようにして、システム１００が
ファームウェアにアクセスするために意図された論理アドレスを、新イメージ１１８の物
理アドレスに割り当てることができる。しかし、図１Ｃに示すように、こうしたマッピン
グは効かない、というのはエントリ１１０－１が無効な状態を有し続けるからである。
図１Ｄを参照すれば、コントローラ１０４は、新たなマッピング・エントリを有効にプ
ログラムすることによって、新ファームウェア・イメージを「有効」にすることができる
。こうした動作は、図１Ｄ中に、エントリ１１０－１が有効（VAL）に変化し、エントリ
１１０－０が無効になったことによって示している。不揮発性メモリアレイ１０８内に示
すように、一旦、新たなマッピングが有効になると、PAxにあるファームウェア・イメー
ジは無効な（例えば、期限切れの）ファームウェア・イメージ１１５になり、PAyにある
ファームウェア・イメージが現在のファームウェア・イメージになって、システムによっ
てアクセスされる。
一旦、新ファームウェア・イメージが有効になる（例えば、生きる）と、即座に、ある
いは所定条件に応答してアクセスすることができる。多数の可能な例の内のほんの少数と
して、次のいずれか、あるいは全部の後に新たなマッピングが効力を生じることができる
：デバイスまたはシステムの次回の電源投入またはリセット（ＰＯＲ：power-up or rese
t）動作、メモリデバイス１０２が所定の命令を受信すること、または所定の値がメモリ
デバイス１０２のコンフィギュレーション・レジスタに書き込まれること。
図１Ａ～１Ｄに示すような動作は、ファームウェアの更新をトランスペアレントかつ即
時にすることができ、同じメモリデバイス内の位置間でデータをコピーすることを必要と
しないようにすることができる。なお、一部の実施形態では、メモリデバイス１０２が２
つの位置をファームウェア用に保持することができ、これら２つの位置間で新ファームウ
ェア・イメージの各々を「スワップ」することができる。しかし、他の実施形態では、メ
モリデバイス１０２が３つ以上の記憶位置をファームウェア用に含むことができ、新ファ
ームウェア・イメージを受信した際に、これらの種々の位置間を循環させる（種々の位置
を順に使用する）ことができる。
コントローラ１０４はファームウェア位置用の物理アドレスを追跡することができるが
、一部の実施形態では、Ｉ／Ｏ兼制御論理回路１１２がこうしたタスクを担って、コント
ローラ１０４から受信したファームウェア・データ値用の物理アドレスを発生することが
できる。
本明細書中に示す実施形態は、メモリデバイスによって実行される種々の動作を含むこ
とができ、これらの動作は、ファームウェア・データを不揮発性メモリアレイの記憶位置
にプログラムすること、リマップ・データ構造内に値（例えば、ＬＡ－ＰＡマッピングデ
ータ、状態値、等）をプログラムすること、及び新バージョンのファームウェアを”有効
”にする（即ち、システムにとって利用可能にする）ことを含む。こうした動作はあらゆ
る適切な方法で実現することができるが、図２Ａ及び２Ｂは実施形態による２つのやり方
を示す。
図２Ａ及び２Ｂは、メモリデバイス２０２及び２０２’のブロック図である。特定の実
施形態では、メモリデバイス２０２／２０２’を、図１Ａ～１Ｄ中に１０２で示すものの
特定の実現とすることができる。
図２Ａに、メモリデバイス２０２内のコンフィギュレーション・レジスタへのデータの
書込みを示す。メモリデバイス２０２は、Ｉ／Ｏ回路２１２－０、制御論理回路２１２－
１、リマップ・データ構造２１０、及びコンフィギュレーション・レジスタ２２２を含む
ことができる。データ値DATAをコンフィギュレーション・レジスタ２２２に書き込んで、
ファームウェア更新作業における動作を開始するか可能にすることができる。ほんの少数
の例として、このレジスタ設定によれば、次のいずれか、あるいは全部が発生し得る：新
ファームウェア・イメージを「有効」にすることができる、ＰＡ→ＬＡのマッピングデー
タ（２１０－ｘ）をプログラムすることができる、メモリデバイスを、コントローラが新
ファームウェアを記憶位置にプログラムすること（即ち、物理アドレス指定でアクセスす
ること）を可能にするモードにすることができる。コンフィギュレーション・レジスタ２
２２に書き込むことは、データ及びレジスタ・アドレス（データ＋アドレス）をメモリデ
バイスに与えることを含むことができる。さらに、こうした動作は命令（例えば、レジス
タに書き込む、等）を含むこともできる。
図２Ｂに、ファームウェア更新作業用の特定の命令を受信するメモリデバイス２０２’
を示す。メモリデバイス２０２’は、図２Ａと同じアイテムを含むことができる。しかし
、図２Ａとは異なり、ファームウェア更新作業中の動作はメモリデバイス２０２’にとっ
て専用の命令によって実行することができる。従って、制御論理回路２１２－１は命令デ
コーダ２２４を含むことができる。１つ以上の命令に応答して、制御論理回路２１２－１
’は、図２Ａのレジスタ書込みについて述べた動作のいずれか（即ち、新ファームウェア
を「有効」にする、等）を実行することができる。一部の実施形態では、命令（命令）に
１つ以上のデータ値（＋データ）を添付することができる。
図３は、他の実施形態によるメモリデバイス３０２のブロック図である。特定の実施形
態では、図３は、図１Ａ～１Ｄ中に１０２で示すもの、あるいは図２Ａ／Ｂ中に示すもの
の１つの実現とすることができる。
メモリデバイス３０２は、Ｉ／Ｏ回路３１２－０、制御論理回路３１２－１、リマップ
・データ構造３１０、メモリセルアレイ３０８、Ｘ及びＹデコーダ３３４及び３３６、及
びデータラッチ３３８を含むことができる。Ｉ／Ｏ回路３１２－０は、メモリデバイス３
０２用のあらゆる適切なインタフェースを提供することができ、図示する非常に特別な実
施形態では、チップ選択入力端子ＣＳ、クロック入力端子ＣＬＫ、シリアルＩ／Ｏ（ＳＩ
／Ｏ０）端子、及び任意で１つ以上の追加的なシリアルＩ／Ｏ（ＳＩ／Ｏｎ）端子を含む
ことができる。十分に理解された技術によれば、メモリデバイス３０２はアクティブ（有
効）なCS信号によってアクセスすることができ、ＳＩ／Ｏ０（及びＳＩ／Ｏｎ）端子上の
命令、アドレス値、またはデータ値をＣＬＫ端子で受信したクロックに同期して受信する
ことができる。しかし、こうした特定のインタフェースは限定的なものと考えるべきでな
い。代案の実施形態は種々のインタフェースを有するＩ／Ｏ回路を含むことができ、これ
らのインタフェースは、専用のアドレス線及びデータ線、非同期タイミング、並列バス、
等を有するものを含む。
リマップ・データ構造３１０は、不揮発性の方法でデータを記憶して、最新のファーム
ウェア・イメージを追跡してアクセスを可能にする。図示する実施形態では、リマップ・
データ構造３１０が、ポインタデータ３２８、リマップ履歴データ３３０、及びマップメ
モリ３３２を含むことができる。リマップ履歴データ３３０は、新ファームウェア・イメ
ージがメモリセルアレイ３０８内にプログラムされる毎に、ＬＡ→ＰＡマッピングデータ
を記憶することができる。従って、リマップ履歴データ３３０は、特定のファームウェア
についてのすべてのマッピングの履歴を記憶することができる（ここでは最も古いエント
リを最終的に上書きする）。ポインタデータ３２８は、最新のリマップ履歴データのエン
トリを指示することができ、従って最新のファームウェア・イメージのエントリを指示す
ることができる。マップメモリ３３２内のデータは、リマップ履歴データ３３０よりも高
速にアクセスすることができ、高速のＬＡ→ＰＡ変換を提供するように構成することがで
きる。一部の実施形態では、マップメモリ３３２を揮発性のメモリ構造にすることができ
、このメモリ構造に、ポインタデータ３２８が指示するリマップ履歴データを入れる。一
部の実施形態では、ポインタデータ３２８及びリマップ履歴データ３３０を不揮発性メモ
リ回路に記憶する。こうした不揮発性メモリ回路は、メモリセルアレイ３０８の一部とす
ることができ、あるいはメモリセルアレイ３０８とは別個にすることができる。マップメ
モリ３３２は、ＳＲＡＭ及び／またはＤＲＡＭのような揮発性メモリ回路を含むことがで
きる。
制御論理回路３１２－１は、メモリデバイス３０２の動作を、Ｉ／Ｏ回路３１２－０で
受信した信号に従って実行することができる。図示する実施形態では、制御論理回路３１
２－１が、ＰＯＲ回路３２６、命令デコーダ３２４、及びコンフィギュレーション・レジ
スタ３２２を含むことができる。ＰＯＲ回路３２６は、電源オンまたはリセット動作を検
出及び／または開始することができる。命令デコーダ３２４は、Ｉ／Ｏ回路３１２－０で
受信した命令を復号化することができる。コンフィギュレーション・レジスタ３２２は、
メモリデバイス３０２が動作する方法を指示することができるコンフィギュレーション（
設定）データを記憶することができる。一部の実施形態では、次のいずれかに応答して、
新ファームウェア・イメージを動作状態にすることができる：ＰＯＲ回路３２６が電源オ
ンまたはリセットの事象（イベント）を検出したこと、命令デコーダ３２４による１つ以
上の命令の復号化、またはコンフィギュレーション・レジスタ３２２への所定データの書
込み。新ファームウェア・イメージを動作状態にすることは、制御論理回路３１２－１が
ポインタデータ３２８にアクセスして、最新のファームウェア用のＬＡ→ＰＡマッピング
をリマップ履歴データ３３０から見出すことを含むことができる。次に、制御論理回路３
１２－１は、ＬＡ→ＰＡのルックアップ構造を、リマップ履歴データ３３０からマップメ
モリ３３２内に作成することができる。次に、制御論理回路３１２－１は、マップメモリ
３３２にアクセスして、ファームウェアの論理アドレスに対して行う読出し要求を提供す
る。
メモリセルアレイ３０８は不揮発性メモリセルを含むことができ、これらの不揮発性メ
モリセルはＸ及びＹデコーダ（３３４／３３６）によって復号化（デコード）された物理
アドレスによりアクセスされる。不揮発性メモリセルは、あらゆる適切な技術のものとす
ることができ、特定の実施形態では、シングル・トランジスタの「フラッシュ」型メモリ
とすることができる。メモリセルアレイ３０８は、あらゆる適切な編成を有することがで
き、特定の実施形態ではセクター単位で編成することができる。
データラッチ３３８は、メモリセルアレイ３０８から受信した読出しデータを、制御論
理回路３１２によるＳＩ／Ｏ０（及び存在すればＳＩ／Ｏｎ）端子上への出力用に記憶す
ることができる。データラッチ３３８は、ＳＩ／Ｏ０（及び存在すればＳＩ／Ｏｎ）端子
上で受信した書込みデータを記憶することもできる。
図４は、特定の実施形態によるリマップ・データ構造４１０を示す図である。リマップ
・データ構造４１０は、本明細書中の他の実施形態について示すものの１つの特定の実現
とすることができる。リマップ・データ構造４１０は、ポインタデータ（FR_VEC）４２８
、リマップ履歴データ（SMFLASH）４３０、及びマップメモリ（SMRAM）４３２を含むこと
ができる。ポインタデータ４２８はビット値を含むことができ、このビット値はリマップ
履歴データ４３０内の各エントリの索引（インデックス）となる。ポインタデータ４２８
の最終ビット値は「０」の値を有し、最新のエントリとすることができる。従って、図４
では、ポインタデータ４２８は、最新バージョンのファームウェア用のＬＡ→ＰＡマッピ
ングを記憶するエントリ「ｎ－１」の索引となる。従って、マップメモリ４３２に記憶さ
れているデータは、リマップ履歴データ４３０のエントリｎ－１に記憶されているデータ
に由来するものと理解するべきである。
新ファームウェア・イメージを受信すると、そのＬＡ→ＰＡマッピングをエントリ「ｎ
」にプログラムして、こうした新ファームウェア・イメージを「有効」にすることができ
、索引ｎに対するポインタのビット値を１～０に変化させることができる。
種々のシステム、デバイス、及び対応する方法を以上に説明してきた。他の方法を以下
に図５を参照しながら説明する。図５は、コントローラ及び単一のメモリデバイスにより
ファームウェアを更新する方法の流れ図である。方法５４０は、本明細書中に説明したシ
ステムのいずれか、及びその等価物によって実行することができる。方法５４０では、メ
モリデバイスはフラッシュメモリデバイスとすることができるが、他の実施形態は他のあ
らゆる適切な技術に基づく不揮発性の記憶装置を含むことができる。
方法５４０は、初期化イベントが生じるメモリデバイスを含むことができ、図示する実
施形態ではＰＯＲ型のイベント５４０－０とすることができる。こうしたイベントに応答
して、メモリデバイスは、ＬＡ→ＰＡマッピングをリマップ履歴（例えば、SMFLASH）か
らマップメモリ（例えば、SMRAM）にロードすることができる。同じ動作（SMRAMに値を入
れること）を生じさせることができる他の初期化イベントは、ほんの少数の例として、メ
モリデバイスに対する特定の命令またはコマンド（命令語）、あるいはメモリデバイスの
１つ以上のコンフィギュレーション・レジスタの設定を含むことができる。
コントローラ（例えば、ＭＣＵ）は現在のファームウェア・イメージを起動することが
できる。こうした動作は、コントローラがＬＡを既知の最後のファームウェア・イメージ
の値に設定することを含むことができる。それに加えて、コントローラは最新のイメージ
の（メモリデバイス内の）物理アドレスの記録を有することもできる。図示する実施形態
では、現在の論理アドレスが現在の物理アドレスに等しいものと仮定する。図５では、現
在のファームウェア・イメージがセクター「Ｃ」に記憶されているものと理解され、セク
ター「Ｃ」は物理アドレスｃ１、ｃ２等を含む。
コントローラは新ファームウェア・イメージ５４０－４を受信することができる。こう
した動作は、本明細書中に説明するもののいずれか、またはその等価物を含むことができ
、新ファームウェア・イメージを無線接続上で受信してコントローラ・メモリ（ＲＡＭ）
に記憶することを含む。
コントローラは、新ファームウェアをメモリデバイス５４０－６内にプログラムするこ
とができる。こうした動作は、コントローラが論理アドレス及び物理アドレスをデータ用
に割り当てて記録することを含むことができる。図示する実施形態では、割り当てた論理
アドレスが割り当てた物理アドレスに等しいものと仮定する。図５では、新ファームウェ
ア・イメージがセクター「Ｎ」に記憶されているものと理解し、セクター「Ｎ」は物理ア
ドレスｎ１、ｎ２、等を含む。セクター「Ｎ」はセクター「Ｃ」とは異なり、セクター「
Ｃ」とオーバーラップしないものと理解する。動作５４０－６は、一部の実施形態におい
てＬＡ→ＰＡマッピングをアプリケーション／ユーザに対して示すことができる方法を示
す。
次に、コントローラはメモリデバイス上のリマップ履歴データ（SMFLASH）を更新して
、新ファームウェア・イメージの位置５４０－８を記憶する。こうした動作は、コントロ
ーラが現在のファームウェア・イメージの論理アドレスを新ファームウェア・イメージの
論理アドレスと交換することを含むことができる。図５では、このことは複数の論理アド
レスのスワップを含むことができる。
方法５４０は、コントローラがメモリデバイス５４０－１０内の有効ビットをセットす
ることによってファームウェア更新を「有効」にすることをさらに含むことができる。図
５では、このことは、図４のもののようなデータ構造内のビット（即ち、ポインタFR_VEC
内のビット値）をセットすることを含むことができる。
新ファームウェア・イメージが「有効」にされ、メモリデバイスに他の初期化イベント
５４０－０（例えば、ＰＯＲ、特別な命令／コマンド、コンフィギュレーション・レジス
タの書込み）が生じると、コントローラは新たなイメージを起動し、即ちLA(cur_img)=N
、ここにN=(n1, N2,...)となる。こうして、ファームウェア更新が即座に有効になる。
図６Ａ及び６Ｂは、実施形態に含めることができるメモリセルアレイ６０８用の構成を
示す図である。図６Ａは、異なるプール６４２、６４４－０、６４４－１に物理的に分割
されるメモリセルアレイ６０８を示す。各プール（６４２、６４４－０、６４４－１）は
ポインタ（WL_PTR0～2）によってアドレス指定可能であり、これらのポインタは当該プー
ルのベースアドレスを指示することができる。１つのプール６４２はファームウェア・プ
ール６４２として指定することができ、少なくとも２つのファームウェア・イメージを収
容することができるサイズを有する。図示するように、ファームウェア・プール６４２は
、前のファームウェア・イメージ６１４を（物理アドレスc0～ciに）記憶しつつ、新ファ
ームウェア・イメージ６１８を（物理アドレスn0～niに）プログラムすることができる。
一部の実施形態では、ファームウェアが絶えず更新される間に、位置をスワップすること
ができる。例えば、一旦、新ファームウェア・イメージ６１８が「有効」になると、ファ
ームウェア・イメージ６１８は現在のファームウェア・イメージになり、次の新ファーム
ウェア・イメージが物理アドレスc0～ciにプログラムされる。
図６はスワップ動作を示す。新ファームウェア・イメージ用の論理アドレスが一時的な
値として記憶される（tmp=LA(new_img)）。新ファームウェア・イメージ用の論理アドレ
スが、現在のファームウェア・イメージの論理アドレスにセットされる（LA(new_img)=LA
(cur_img)）。こうした動作は、（今度は期限切れの）現在のファームウェア・イメージ
を、次の新ファームウェア・イメージ用のデスティネーション（送り先）として指定する
。次に、新たに受信したファームウェア・イメージを現在のファームウェア・イメージと
して設定する（LA(cur_img)=tmp）。
もちろん、他の実施形態では、ファームウェア・プール６４２が３つ以上のファームウ
ェア・イメージを収容することができ、従って、更新は、２つのアドレス範囲間だけでス
ワップするのではなく、複数のアドレス範囲の全部を通して順に行う。
図６Ａを参照すれば、一部の実施形態では、プール（６４２、６４４－０、６４４－１
）をウェア・レベリング（損耗平準化）プールとすることができる。メモリセルアレイ６
０８を含むメモリデバイスは、論理アドレス－物理アドレスのマッピングを、プール間で
損耗（ウェア）が平準化されるように変更することができる。一部の実施形態では、ファ
ームウェア・プール６４２を、ウェア・レベリング動作中に他のあらゆるプール（例えば
、６４４－０／１）のように扱うことができる。即ち、一旦、ファームウェア・プール６
４２へのアクセス数がある所定の閾値を超えると、新たなプール（例えば、６４４－０／
１）をファームウェア・プールとして指定することができる。こうした実施形態では、複
数のファームウェア・イメージを同じプール内に記憶して、ウェア・レベリング動作があ
るプールを動作から外して異なるプールに置き換えてプールを循環させる（順に使用する
）場合に、マッピングデータを失うことを回避することができる。
図７を参照すれば、他の実施形態によるメモリデバイス７０２をブロック図の形で示す
。メモリデバイス７０２は、本明細書中に示すものの１つの特定の実現とすることができ
る。メモリデバイス７０２は、複数のプール７４２／７４４－０～７４４－ｋに分割され
るメモリセルアレイ７０８を含むことができる。プール（７４２／７４４－０～７４４－
ｋ）毎に、対応するリマップ構造７１０－０～７１０－ｋが存在することができる。リマ
ップ構造（７１０－０～７１０－ｋ）は、本明細書中に説明するもののいずれか、または
その等価物の形態をとることもでき、図７では図４のものと同様の構造を有するように示
している。
一部の実施形態では、プール（７４２／７４４－０～７４４－ｋ）をウェア・レベリン
グ・プールとすることができ、従って、ウェア・レベリング基準に基づいて未使用にして
、プールを順に使用することができる。図７のメモリデバイス７０２では、いずれのプー
ル（７４２／７４４－０～７４４－ｋ）もファームウェア・プールとして機能することが
できる、というのは、当該プールに対応するリマップ・データ構造が存在するからである
。
一部の実施形態では、メモリセルアレイが、プログラム可能なサイズの物理的領域を有
することができる。図８に、こうしたメモリセルアレイ８０８の一例を示す。メモリセル
アレイ８０８は、プール８４２／８４４として示す異なる領域に分割可能な複数の記憶領
域を含むことができる。これらのプールのサイズ及び物理的位置は、ポインタ値（WL_PTR
0～WL_PTR2）に応じてプログラム可能にすることができ、このポインタ値はベース物理ア
ドレスを指示することができる。一部の実施形態では、こうしたプールをウェア・レベリ
ング・プールにすることができる。従って、こうしたプールへのアクセスを監視するか、
さもなければ追跡して、他のプールよりも多数回使用されたプールを循環（順次の使用）
から外して、より損耗の小さいプールにアドレスをリマップ（再マッピング）することが
できる。
図８は、ポインタ値（WL_PTR0～WL_PTR2）を用いてメモリセルアレイ８０８を分割する
ことができる方法の例８４８を含む。例８４８は、１つだけのプール、２つのプール、及
び３つのプールを含む。もちろん、十分な数のポインタ値が利用可能であるものとすれば
、任意数のプールを作成することができる。こうした構成では、ファームウェアのサイズ
に応じてプールのサイズを調整することができる（即ち、少なくとも２つのイメージを記
憶するのに十分なほど大きくする）。
実施形態によれば、現在のファームウェア・イメージから新たに受信したファームウェ
ア・イメージへの迅速な切り換えを可能にするようにアクセスして修正することができる
マッピングデータ構造を、メモリデバイスが記憶することができる。メモリデバイスは、
あらゆる適切な方法で、あらゆる適切なプロトコルに従ってアクセスすることができるが
、一部の実施形態では、チップ選択信号（ＣＳ）及び１つ以上のＩ／Ｏ線によりメモリデ
バイスにアクセスすることができる。図９Ａ～９Ｄは、実施形態による、ファームウェア
を更新するための、メモリデバイスへの入力信号を示すタイミング図である。こうした入
力信号に応答して、メモリデバイスは次のいずれかを実行することができる：新ファーム
ウェア・イメージを「有効」にすること、リマップ履歴データを更新する（例えば、新た
なＬＡ→ＰＡマッピングを追加する）こと、メモリデバイスが新ファームウェア・イメー
ジをプログラムするための準備をすること。
図９Ａ～９Ｄの各々は、チップ選択信号（CSB）及びＩ／Ｏ信号（I/O）の波形を示す。
Ｉ／Ｏは、メモリデバイスの１本のＩ／Ｏ線、または複数のこうしたＩ／Ｏ線とすること
ができる。図示する例では、Ｉ／Ｏ線上のデータをクロックCLKに同期して受信すること
ができる。Ｉ／Ｏ線上で受信するデータのデータレートはあらゆる適切な形式をとること
ができ、シングル・データレート（１ビットサイクル）、ダブル・データレート（１サイ
クル当たり２ビット）、クワッド・データレート（２本のＩ／Ｏ線上で１サイクル当たり
２ビット）、またはオクタル・データレート（４本のＩ／Ｏ線上で１サイクル当たり２ビ
ット）を含む。
図９Ａにレジスタ書込み命令を示す。時刻ｔ０に、チップ選択信号がアクティブ（有効
）になることができる。時刻ｔ１に、メモリデバイスが命令”WriteRegX”を受信するこ
とができる。時刻ｔ２におけるコンフィギュレーション（設定）データ（DATA(Reg)）が
、これに続くことができる。こうした命令に応答して、メモリデバイスは、命令WriteReg
Xが示す１つ以上のレジスタにDATA(Reg)を書き込むことができる。こうしたレジスタにデ
ータを書き込むことは、本明細書中に説明するファームウェア更新作業またはその等価物
を制御すること、そのためのデータを提供すること、あるいは開始することができる。
図９Ｂにアドレス指定可能なレジスタ書込み命令を示す。時刻ｔ０に、チップ選択信号
がアクティブになることができる。時刻ｔ１に、メモリデバイスが命令”WriteAddReg”
を受信することができる。時刻ｔ２におけるアドレスデータ（ADD）、及び次の時刻ｔ３
におけるコンフィギュレーションデータが、これに続くことができる。こうした命令に応
答して、メモリデバイスは、アドレスデータADDが示すレジスタにDATAを書き込むことが
できる。こうしたレジスタにデータを書き込むことは、本明細書中に説明するファームウ
ェア更新作業を制御すること、そのためのデータを提供すること、あるいは開始すること
ができる。
図９Ｃに、一実施形態によるマッピング命令を示す。時刻ｔ０に、チップ選択信号がア
クティブになることができる。時刻ｔ１に、メモリデバイスが命令”NewMap”を受信する
ことができる。時刻ｔ２におけるデータ（DATA(Map)）がこれに続くことができる。こう
した命令に応答して、新イメージ用のマッピングデータ（例えば、ＬＡ→ＰＡマッピング
）を、本明細書中に説明するリマップ履歴データ構造またはその等価物に記憶することが
できる。値DATA(Map)はこのマッピングデータを含むことができる。
図９Ｄに、一実施形態による、新ファームウェア・イメージを「有効」にするための命
令を示す。時刻ｔ０に、チップ選択信号をアクティブにすることができる。時刻ｔ１１に
、メモリデバイスが命令”NewMapLive”を受信することができる。任意で、データ（DATA
(Ptr)）がこれに続くことができる。こうした命令に応答して、提供されるべきファーム
ウェア・イメージが転送されている際に、最新のマッピングデータの集合を示すことがで
きる。一部の実施形態では、データを必要としない、というのは、メモリデバイス制御論
理回路が新たなマッピング集合の値を更新することができるからである。しかし、他の実
施形態では、DATA(Ptr)を用いてリマップ・データ構造（例えば、ポインタ値）をプログ
ラムすることができる。こうした命令は、ファームウェア・イメージ間で、アトミックな
（不可分の）即時の方法でスワップすることができる。
実施形態は、デバイスまたはモジュール用のファームウェアの更新を含むシステム、装
置、及び方法を含むことができるが、実施形態は、各々がそれ自体のファームウェア更新
を必要とし得る複数のデバイス／モジュールを有するシステムを含むこともできる。図１
０はこうしたシステム１０００のブロック図である。
システム１０００は、テレマティクス（情報無線送受信）制御ユニット（ＴＣＵ：tele
matics control unit）（例えば、コントローラ）１００４、コントローラ・バス１０５
０、システム開発ライフサイクル部１０５２、モジュール・バス１０５４－０～１０５４
－２、及びモジュール１０５５－０～１０５５－１を含むことができる。モジュール（１
０５５－０～１０５５－１）の各々は、メモリデバイス（１００２－０～１００２－２）
に記憶されているファームウェアで動作する。ＴＣＵ１００４はプロセッサを含むことが
でき、このプロセッサはメモリデバイス（１００２－０～１００２－２）に対して命令を
発行することができる。ＴＣＵ１００４は無線トランシーバ（または受信機）１０５８を
含むこともでき、無線トランシーバ１０５８は、ファームウェア更新を無線ネットワーク
経由で受信する。特定の実施形態では、システム１０００を自動車制御システムにするこ
とができ、ＴＣＵ１００４は、グローバル・ポジショニング・システム（ＧＰＳ：global
positioning system：全地球測位システム）、１つ以上のプロセッサ、及びコントロー
ラ・メモリをさらに含むことができる。
図１０は別個のモジュール・バス１０５４－０～１０５４－２を示すが、他の実施形態
では、２つ以上のモジュールを同じバスに接続することができる。さらに、他の実施形態
では、コントローラ・バス１０５０をモジュール・バス（１０５４－０～１０５４－２）
と同じにすることができる。
システム１０００の種々の構成要素を説明してきた。システム１０００のＦＯＴＡ動作
を以下に説明する。
最初に、メモリデバイス１００２－０～１００２－２の各々が（更新されるべき）現在
のファームウェア・イメージ１０１４／１０１５を記憶することができる。
Figure 0006999017000001
では、ＴＣＵ１００４が新ファームウェアを無線トランシーバ１０５８で受信することが
でき、新ファームウェアはネットワーク１０２０の無線接続１０５７上で送信される。ネ
ットワーク１０２０は、あらゆる適切なネットワークとすることができ、一部の実施形態
ではインターネット及び／またはセルラ・ネットワークとすることができる。図示する例
では、全部のモジュール１０５５－０～１０５５－２用の新ファームウェアを受信するこ
とができる。しかし、他の更新作業では、より少数のモジュールを更新することができる
ことは明らかである。
Figure 0006999017000002
では、ＴＣＵ１００４が新ファームウェア・イメージをそれぞれのメモリデバイス１０５
５－０～１０５５－２へ送信することができる。こうした動作は、ＴＣＵ１００４が新フ
ァームウェア・イメージをコントローラ・バス１０５０及びモジュール・バス１０５４－
０上で送信することを含むことができる。一実施形態では、こうした動作がコントローラ
・エリア・ネットワーク（ＣＡＮ：controller area network）型バス上でデータを送信
することを含むことができる。
Figure 0006999017000003
では、モジュール１０５５－０～１０５５－２が、新ファームウェア・モジュールを、対
応するメモリデバイス１００２－０～１００２－２のそれぞれの位置にプログラムするこ
とができる。こうした動作は、本明細書中に説明するもののいずれか、またはその等価物
を含むことができる。１つの特定の実施形態では、新ファームウェア・イメージ１０１８
／１４を、メモリデバイスの「二次的」メモリページにプログラムすることができる（一
次的メモリページは現在のファームウェア１０１４／１５を記憶する）。一部の実施形態
では、新ファームウェア・イメージのプログラミングを、モジュール１０５５－０～１０
５５－２のローカルなプロセッサ（図示せず）で実現することができる。しかし、他の実
施形態では、こうしたプログラミングをＴＣＵ１００４によって実行することができる。
Figure 0006999017000004
では、新ファームウェア・イメージ１０１８／１０１４を「有効」にすることができる（
他のファームウェア・イメージ１０１４／１０１５はインアクティブ（無効）として指定
することができる）。こうした動作は、ＴＣＵ１００４から受信した入力に応答して行う
ことができる。こうした入力は、本明細書中に説明する命令またはレジスタ書込み、ある
いはその等価物、並びにモジュール１０５５－０～１０５５－２のローカルなプロセッサ
による帯域外シグナリング（信号伝達）または動作、あるいは他の適切なシグナリング方
法を含むことができるが、それらに限定されない。
図１１は、他の実施形態によるシステム１１００のブロック図である。システム１１０
０は、コントローラ（ＭＣＵ）１１０４及びメモリデバイス１００２を含むことができる
。メモリデバイス１００２は、少なくとも２つの異なるファームウェア・イメージ（１１
１４、１１１８）間の切り換えを可能にすることができる。図示するように、コントロー
ラ１１０４は、図１６Ｂに示す従来のシステムにおけるように、２つのチップ選択出力（
CS1, CS2）を供給することができる。しかし、メモリデバイス１００２は、単一のメモリ
デバイス１００２及び単一のチップ選択（CS1）によるファームウェア・イメージ間の切
り換えを管理することができるので、コントローラ１１０４は他のアプリケーションが利
用可能な追加的なチップ選択出力CS2を有することができる。
実施形態は、１つ以上のコントローラ・デバイスと共に動作するメモリデバイスを有す
るシステムを含むことができるが、実施形態は、本明細書中に説明する異なるファームウ
ェア・イメージ及びその等価物間の内部切り換えを可能にすることができるスタンドアロ
ン（独立型）のメモリデバイスを含むこともできる。こうしたメモリデバイスは、同じパ
ッケージ内に形成された複数の集積回路を含むことができるが、一部の実施形態では、メ
モリデバイスをコンパクトな単一の集積回路（即ち、チップ）にすることができることが
有利である。図１２Ａ及び１２Ｂは、２つのパッケージ化された単一チップのメモリデバ
イス１２０２Ａ及び１２０２Ｂを示す。しかし、実施形態によるメモリデバイスは、回路
基板上へのメモリデバイス・チップの直接的ボンディングを含めた他のあらゆる適切なパ
ッケージ型を含むことができることは明らかである。
図１３Ａ～１３Ｃを参照すれば、実施形態による種々のデバイスが一連の図中に示され
ている。図１３Ａは、更新可能なファームウェアで動作する多数のサブシステム（２つを
１３００Ａ－０及び１３００Ａ－１で示す）を有することができる自動車１３６０Ａを示
す。こうしたサブシステム（１３００Ａ－０、１３００Ａ－１）は、電子制御ユニット（
ＥＣＵ：electronic control unit）及び／または先進運転支援システム（ＡＤＡＳ：adv
anced driver assistance system）を含むことができる。しかし、他の実施形態では、こ
うしたサブシステムが、多数の可能な例のうちのほんの２例として、ダッシュボード・デ
ィスプレイ／制御サブシステム、及び／またはインフォテインメント・サブシステムを含
むことができる。各サブシステム（１３００Ａ－０、１３００Ａ－１）は、コントローラ
及びメモリデバイスを含むことができ、ＦＯＴＡ型の更新を含めた本明細書中に説明する
ファームウェアの動作、またはその等価物を用いることができる。
図１３Ｂに、ハンドヘルド（手持ち型）コンピュータ装置１３６０Ｂを示す。ハンドヘ
ルド・コンピュータ装置１３６０Ｂはシステム１３００Ｂを含むことができ、システム１
３００Ｂは、本明細書中に説明する装置１３６０Ｂまたはその等価物のファームウェア更
新を実行するためのメモリデバイス１３０２及びコントローラ１３０４（現寸に比例して
図示せず）を有する。
図１３Ｃにコントローラ・デバイス１３６０Ｃを示す。コントローラ・デバイス１３０
６Ｃは、工業または住宅の動作を制御するように配備されたデバイスとすることができる
。多数の可能な例のうちのほんの少数として、コントローラ・デバイス１３６０Ｃは、製
造ライン上の機械類を制御することができ、建物用の電子ロックとすることができ、家庭
電化製品を制御することができ、照明システムを制御することができ、あるいは灌漑シス
テムを制御することができる。装置１３６０Ｃはシステム１３００Ｃを含むことができ、
システム１３００Ｃは、本明細書中に説明するデバイス１３６０Ｃまたはその等価物のフ
ァームウェア更新を実行するためのメモリデバイス１３０２及びコントローラ１３０４（
図示せず）を有する。
ここで図１４を参照すれば、一実施形態による方法が流れ図で示されている。方法１４
６２は、システム用のファームウェアを記憶するメモリデバイスにおいて新ファームウェ
ア・データを受信するステップを含むことができる（ブロック１４６２－０）。こうした
動作は、メモリデバイスが、ファームウェア・データ用のプログラムまたは書込み命令を
、メモリデバイス上のインタフェースを通して受信することを含むことができる。特定の
実施形態では、こうした動作が、メモリデバイスがコントローラから命令を受信してファ
ームウェア・データを所定の物理アドレスにプログラムすることを含むことができる。
受信したファームウェア・データは、不揮発性メモリセル内の、現在のファームウェア
１４６２－２を記憶する位置とは異なる位置にプログラムすることができる。特定の実施
形態では、こうした動作が、メモリデバイスが、ファームウェア・データを、フラッシュ
メモリアレイの１つ以上のセクターにプログラムすることを含むことができ、これらのセ
クターは、新ファームウェア用に指定され、現在のファームウェアを記憶するアドレス範
囲とは異なる。なお、こうした動作は、ファームウェア・データをメモリデバイスのメモ
リセルアレイ内の１つの位置から、同じメモリデバイス内のメモリセルアレイの他の位置
へコピーすることは含まない。
方法１４６２は、新ファームウェア用の新たなＬＡ→ＰＡマッピングを、メモリデバイ
ス１４６２－４上の不揮発性の記憶領域内にプログラムすることを含むこともできる。一
部の実施形態では、こうした動作が、こうしたデータをリマップ履歴データ構造内にプロ
グラムすることを含むことができ、このリマップ履歴データ構造は、以前のバージョンの
ファームウェア用のこうしたマッピングを保持する。
方法１４６２は、不揮発性の状態値をメモリデバイス上にプログラムして、最新バージ
ョンのファームウェア用の新たなＬＡ→ＰＡを示すステップを含むこともできる（ブロッ
ク１４６２－６）。一部の実施形態では、こうした動作が、ポインタデータ構造の値をプ
ログラムすることを含むことができ、このポインタデータ構造はリマップ履歴データ構造
内の１つのエントリを指示する。
図１５に、他の実施形態による方法１５６４を流れ図の形で示す。方法１５６４は、Ｆ
ＯＴＡ法とすることができ、新ファームウェア・イメージ用のデータを無線接続１５６４
－０上で受信した時点を特定するステップを含むことができる。こうした動作は、コント
ローラが、システムの無線受信機がファームウェアの更新を受信した時点を検出すること
を含むことができる。
新ファームウェア・イメージのデータを受信しない（ブロック１５６４－０からの「い
いえ」の）場合、方法１５６４は、ルックアップ構造により、必要なファームウェアにア
クセスすることができる（ブロック１５６４－１８）。一部の実施形態では、こうした動
作が、メモリデバイスがファームウェアの論理アドレスに対する読出し要求を受信するこ
とを含むことができ、こうした論理アドレスはルックアップ構造からのデータにより物理
アドレスに変換される。特定の実施形態では、ルックアップ構造が揮発性メモリ内に常駐
することができる。この時点で、システムのルックアップ構造は（新たに受信したあらゆ
るファームウェア・イメージに置き換えられることになる）現在のファームウェア・イメ
ージに対応することは明らかである。
新ファームウェア・イメージのデータを受信した（ブロック１５６４からの「はい」の
）場合、新ファームウェア・イメージのデータはシステムメモリに記憶することができる
（ブロック１５６４－２）。一部の実施形態では、こうした動作が、新ファームウェア・
イメージのデータを、コントローラ等によってアクセスされるＤＲＡＭまたはＳＲＡＭの
ような揮発性のシステムメモリに記憶することを含むことができる。
システム内のメモリデバイスのプログラム動作はブロック１５６４－４で開始すること
ができる。こうした動作は、新ファームウェア・イメージを記憶するべき特定のメモリデ
バイスを決定することを含むことができる。一部の実施形態では、こうした動作が、コン
トローラが命令等をメモリデバイスに対して発行することを含むことができる。新ファー
ムウェア・イメージは、メモリデバイスの不揮発性のセクター内の、現在のファームウェ
ア・イメージを記憶している位置とは異なる位置にプログラムすることができる（ブロッ
ク１５６４－６）。こうした動作は、コントローラが、システムメモリに記憶されている
ファームウェア・イメージをメモリデバイスの不揮発性の記憶位置にプログラムすること
を含むことができる。
新ファームウェア・イメージ用のＬＡ→ＰＡマッピングは、メモリデバイスの不揮発性
の記憶領域内にプログラムすることができる（ブロック１５６４－８）。こうした動作は
、こうしたデータをリマップ履歴データ構造内にプログラムすることを含めて、本明細書
中に説明したもののいずれか、またはその等価物を含むことができ、リマップ履歴データ
構造は、以前のファームウェア・イメージのマッピングを同じメモリデバイス内に保持す
ることができる。
新たなＬＡ→ＰＡマッピングを指示するポインタをプログラムすることができる（ブロ
ック１５６４－１０）。こうした動作は、リマップ履歴データ構造内の１つのエントリに
対応するマルチ（多）ビット値内の１つのビットをセットすることを含めて、本明細書中
に説明するもののいずれか、またはその等価物を含むことができる。こうしたポインタは
、メモリデバイスの不揮発性の記憶領域に記憶することができる。
方法１５６４は、リセット型のイベントが発生したか否かを判定することができる（ブ
ロック１５６４－１２）。リセット型のイベントは、メモリデバイスに、現在のファーム
ウェア・イメージから新たにプログラムされた（「有効」な）ファームウェア・イメージ
への論理アドレス・マッピングをリセットさせるイベントとすることができる。リセット
型のイベントは、少数のみを挙げれば、ＰＯＲイベント、メモリデバイスが特定の命令ま
たはレジスタ書込みを受信すること、あるいは特別な入力ピンにおける信号を含めて、あ
らゆる適切な形態をとることができるが、それらに限定されない。
リセット型のイベントが発生していないものと判定した（ブロック１５６４－１２から
の「いいえ」の）場合、方法１５６４はルックアップ構造によるファームウェアへのアク
セスを継続することができ（ブロック１５６４－１８）、このことは、ファームウェア・
イメージを新たに受信したファームウェア・イメージに置き換えることを継続することが
できる。
リセット型のイベントが発生したものと判定した（ブロック１５６４－１２からの「は
い」の）場合、メモリデバイスは、ポインタにより最新のＬＡ→ＰＡマッピングの集合に
アクセスすることができる（ブロック１５６４－１４）（この集合は、新たに受信したフ
ァームウェア・イメージに対応する）。次に、メモリデバイスは、新ファームウェア・イ
メージに対応する新たなＬＡ→ＰＡルックアップ構造を作成することができる（ブロック
１５６４－１６）。その結果、ブロック１５６４－１８のファームウェアのアクセスが今
度は新ファームウェア・イメージになる。
本明細書中に説明する実施形態は、本明細書中に説明するファームウェア・イメージの
更新またはその等価物を実行するために呼び出すことができるアプリケーション・プログ
ラミング・インタフェース（ＡＰＩ：application programming interface）を含むこと
ができる。新ファームウェア・イメージは、メモリデバイス内のある任意のアドレス範囲
内にロードすることができ、このメモリデバイスは現在のファームウェア・イメージを他
のアドレス範囲（addr_cur_img）内に記憶する。ＡＰＩは、こうしたアドレス情報を用い
てファームウェアの更新を実行することができる。例えば、ＡＰＩは、”fota_switch(ad
dr_cur_img, addr_new_img)”の形式を有することができる。
こうした構成は、ファームウェア・データをメモリデバイス内の１つの位置から他の位
置へコピーしなければならない（例えば、ファームウェア・データを一旦書き込む／プロ
グラムする）ことなしに、ファームウェアをアドレス空間内で「リロケート（移転）」す
る（即ち、旧ファームウェアへのアクセスから新ファームウェアへのアクセスに切り換え
る）ことを可能にすることができる。このリロケーション動作は「原子的」（即ち、単一
バスのトランザクション）であり、本質的に即時である。例えば、本明細書中に述べるよ
うに、メモリデバイスに対する命令またはレジスタ書込みは、新ファームウェアへのリマ
ッピング（再マッピング）を導入することができる。
本発明の実施形態は、異なるファームウェア・イメージを記憶するための複数のフラッ
シュメモリの使用を低減または解消することができることが有利である、というのは、異
なるファームウェア・イメージを１つのメモリデバイスに記憶して、新イメージを一度記
憶すると、新イメージへの即時の切り換えを行うことができるからである。このことは必
要とするメモリデバイスがより少数であるので、システムのコストを低減することができ
る。それに加えて、通常は、異なるファームウェア・イメージを有する複数のフラッシュ
メモリを同じバス上に含むシステムが、バス上の１つのデバイス（またはより少数のデバ
イス）だけで、同じ結果を達成することができる。このことは、バスの容量を低減してシ
ステムの性能を増加させる（即ち、バス速度を増加させる）ことができる。
本発明の実施形態は、システムが、１つのチップ選択出力に接続された１つのメモリデ
バイスで、ファームウェア・イメージ間の瞬時の切り換えを行うことを可能にする。この
ことはコストを低減する、というのは、より少数のチップ選択出力を有するコントローラ
・デバイスを使用することができるからである。それに加えて、あるいはその代わりに、
システム設計におけるより大きな自由度が存在し得る、というのは、１つ以上のチョップ
選択出力が、今度は他のユーザ（即ち、ファームウェア・イメージにアクセス中でないユ
ーザ）にとって自由になるからである。
これら及び他の利点は当業者にとって明らかである。
本明細書全体を通して、「一実施形態」または「実施形態」への言及は、その実施形態
に関連して説明する特定の特徴、構造、または特性が本発明の少なくとも１つの実施形態
に含まれることを意味することは明らかなはずである。従って、本明細書の種々の部分に
おける「実施形態」または「一実施形態」または「代案の実施形態」への２回以上の言及
は、必ずしも全部が同じ実施形態を参照するわけではないことを強調し、そのことは明ら
かなはずである。さらに、本発明の１つ以上の実施形態では、特定の特徴、構造、または
特性を適切に組み合わせることができる。
同様に、以上の本発明の好適な実施形態の説明では、発明の種々の態様のうちの１つ以
上の理解に役立つ開示を簡素化する目的で、本発明の種々の特徴は、時として、単一の実
施形態、図面、またはその説明において一緒にグループ化されていることは明らかである
。しかし、こうした開示の方法は、特許請求の範囲が、各請求項中に明示的に記載した以
上の特徴を要求するという意図を反映するものとして解釈するべきでない。むしろ、本発
明の態様は、以上に開示した単一の実施形態の全部の特徴よりも範囲が小さい。従って、
詳細な説明に続く特許請求の範囲は、これにより、この詳細な説明中に明示的に含まれ、
各請求項は、本発明の別個の実施形態として自立する。

Claims (20)

  1. リマップ・データ構造を記憶するように構成されたメモリ回路と、
    状態部分とを具えたメモリデバイスであって、
    前記リマップ・データ構造は、論理アドレス－物理アドレスのマップを、前記メモリデバイスのメモリセルアレイに記憶されている複数のファームウェア・バージョン毎に含み、前記メモリセルアレイは、第１ファームウェア・バージョンを第１組の物理アドレスに記憶し、第２ファームウェア・バージョンを第２組の物理アドレスに記憶するように構成され、前記第１組の物理アドレスは前記第２組の物理アドレスとオーバーラップせず、
    前記状態部分は、前記マップのうちの１つを前記メモリデバイス用の有効マップとして識別するように構成され、前記メモリセルアレイと前記リマップ・データ構造とは同じ集積回路基板で形成されるメモリデバイス。
  2. 前記メモリセルアレイ及び前記リマップ・データ構造に結合された制御論理回路をさらに具え、該制御論理回路は、前記メモリセルアレイ及び前記リマップ・データ構造へのアクセスを可能にするように構成されている、請求項１に記載のメモリデバイス。
  3. 前記有効マップを記憶するように構成された揮発性メモリ回路をさらに具え、前記制御回路は、受信した論理アドレスに応答して前記揮発性メモリ回路にアクセスするように構成されている、請求項２に記載のメモリデバイス。
  4. 前記制御論理回路が命令デコーダをさらに含み、該命令デコーダは、受信した命令に応答して前記リマップ・データ構造へのアクセスを可能にするように構成されている、請求項２に記載のメモリデバイス。
  5. 前記制御論理回路が少なくとも１つのコンフィギュレーション・レジスタをさらに含み、該コンフィギュレーション・レジスタは、前記メモリデバイスへのレジスタ書込み動作によりアクセス可能であり、前記少なくとも１つのコンフィギュレーション・レジスタは、前記リマップ・データ構造用のデータ、及び前記状態部分用のデータの少なくとも一方を記憶するように構成されている、請求項２に記載のメモリデバイス。
  6. 前記制御論理回路がパワーオン・リセット回路をさらに含み、該パワーオン・リセット回路は、前記メモリデバイスに関連する電源オンまたはリセットの事象に応答して、前記有効マップの論理アドレスを、前記メモリデバイスに記憶されている前記複数のファームウェア・バージョンのうちの１つ用の最新のアドレスとして設定するように構成されている、請求項２に記載のメモリデバイス。
  7. 前記メモリセルアレイが、複数のプールの形に配列された複数のフラッシュメモリセルを具え、前記制御論理回路が、前記複数のプールのうちの２つ以上へのアクセスを、ウェア・レベリング・アルゴリズムに従って変化させるように構成されている、請求項２に記載のメモリデバイス。
  8. 前記状態部分が、前記複数のファームウェア・バージョン毎に１ビットを有するマルチビット・ポインタ・データ構造内の少なくとも１ビットを含む、請求項１に記載のメモリデバイス。
  9. 新ファームウェア・イメージをメモリデバイスにおいて受信するステップと、
    前記新ファームウェア・イメージを前記メモリデバイスの第２の不揮発性の記憶位置に置くステップであって、前記第２の不揮発性の記憶位置は、現在のファームウェア・イメージを記憶する前記メモリデバイスの第１の不揮発性の記憶位置とオーバーラップしないステップと、
    前記新ファームウェア・イメージ用の論理アドレス－物理アドレスのマッピングを、前記メモリデバイスのメモリ回路に記憶されているリマップ・データ構造内に置くステップであって、該リマップ・データ構造は、現在のファームウェア・イメージ用の論理アドレス－物理アドレスのマッピングを含むステップと、
    前記新ファームウェア・イメージ用の論理アドレス－物理アドレスのマッピングが有効なファームウェア・イメージであることを示す第１状態値を提供し、前記現在のファームウェア・イメージ用の論理アドレス－物理アドレスのマッピングが無効なファームウェア・イメージであることを示す第２状態値を提供するステップと
    を含む方法。
  10. 前記新ファームウェア・イメージを第２の不揮発性の記憶位置に置くステップが、フラッシュメモリデバイスのセクターをプログラムすることを含む、請求項９に記載の方法。
  11. 前記第１状態値を提供するステップが、マルチビット・ポインタ・データ構造内の少なくとも１ビットをプログラムすることを含み、前記マルチビット・ポインタ・データ構造は、前記メモリデバイスに記憶されている前記論理アドレス－物理アドレスのマッピング毎に１ビットを含む、請求項９に記載の方法。
  12. 前記新ファームウェア・イメージ用の論理アドレス－物理アドレスのマッピングを置くステップが、所定の命令及びデータを前記メモリデバイスにおいて受信すること、及び前記メモリデバイスの少なくとも１つの所定のレジスタにデータを書き込むこと、の少なくとも一方を含む、請求項９に記載の方法。
  13. 前記新ファームウェア・イメージ用の前記第１状態値を提供するステップが、所定の命令及びデータを前記メモリデバイスにおいて受信すること、及び前記メモリデバイスの少なくとも１つの所定のレジスタにデータを書き込むこと、の少なくとも一方を含む、請求項９に記載の方法。
  14. 所定の事象に応答して、他の論理アドレス－物理アドレスのマッピングを生成して揮発性メモリ内に置くステップであって、前記他の論理アドレス－物理アドレスのマッピングは、前記新ファームウェア・イメージ用の前記論理アドレス－物理アドレスのマッピングに基づくステップと、
    前記メモリデバイスの前記少なくとも１つの所定のレジスタにデータを書き込むステップと
    をさらに含む、請求項９に記載の方法。
  15. 前記所定の事象が、前記メモリデバイスにおけるパワーオン・リセット動作、所定の命令を前記メモリデバイスにおいて受信したこと、及び前記メモリデバイスの少なくとも１つの所定のレジスタにデータを書き込むこと、のうちの１つを含む、請求項１４に記載の方法。
  16. 不揮発性メモリデバイスと、
    トランシーバと、
    プロセッサ回路とを具えたシステムであって、
    前記不揮発性メモリデバイスは、
    異なる物理アドレスによりアクセス可能な異なるファームウェア・イメージを記憶するように構成されたメモリセルアレイと、
    前記異なるファームウェア・イメージ毎の論理アドレス－物理アドレスのマッピングを記憶するように構成されたマッピング部分と、
    前記システムによってアクセスされる第１ファームウェア・イメージを識別するデータを記憶するように構成された状態部分とを含み、
    前記トランシーバは、第２ファームウェア・イメージを無線ネットワーク経由で受信するように構成され、
    前記プロセッサ回路は、命令を実行して、
    前記メモリセルアレイに記憶されている前記第１ファームウェア・イメージを乱すことなしに、前記第２ファームウェア・イメージを前記メモリセルアレイ内に置き、
    前記第２ファームウェア・イメージ用の論理アドレス－物理アドレスのマッピングを前記マッピング部分内に置き、
    前記状態部分に、前記第１ファームウェア・イメージの使用から前記第２ファームウェア・イメージの使用への切り換えを示させる
    ように構成され、
    前記第２ファームウェア・イメージ用の前記論理アドレス－物理アドレスのマッピングは、前記第２ファームウェア・イメージにアクセスするために使用されるシステム。
  17. 前記プロセッサ回路が、所定の命令及びデータを前記不揮発性メモリデバイスに対して発行すること、及び前記不揮発性メモリデバイスの少なくとも１つの所定のレジスタにデータを書き込むこと、の少なくとも一方により、前記第２ファームウェア・イメージ用の前記論理アドレス－物理アドレスのマッピングを前記マッピング部分内に置くように構成されている、請求項１６に記載のシステム。
  18. 前記プロセッサ回路が、前記状態部分に、所定の命令及びデータを前記不揮発性メモリデバイスに対して発行すること、及び前記不揮発性メモリデバイスの少なくとも１つの所定のレジスタにデータを書き込むこと、の少なくとも一方による前記切り換えを示させるように構成されている、請求項１６に記載のシステム。
  19. 前記第２ファームウェア・イメージの受信前に、前記プロセッサ回路が、前記不揮発性メモリデバイスに記憶されている前記第１ファームウェア・イメージにチップ選択信号によりアクセスするように構成され、前記第２ファームウェア・イメージの受信後に、前記プロセッサ回路が、前記第２ファームウェア・イメージに前記チップ選択信号によりアクセスするように構成されている、請求項１６に記載のシステム。
  20. 前記不揮発性メモリデバイスが、前記異なるファームウェア・イメージ毎に１つのプール、該プール毎に異なるマッピング部分、及び該プール毎に異なる状態部分を含み、前記状態部分の各々が、対応するマッピング部分のエントリ毎に１ビットを有するマルチビット・ポインタ・データ構造内の少なくとも１ビットを含む、請求項１６に記載のシステム。
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