KR102456490B1 - 메모리 시스템 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다. 본 기술에 따른 확장된 저장 영역을 갖는 메모리 시스템은 복수의 메모리 블록들을 포함하는 반도체 메모리 장치 및 반도체 메모리 장치를 제어하는 컨트롤러를 포함하되, 반도체 메모리 장치는, 복수의 메모리 블록들 중 하나의 메모리 블록에 반도체 메모리 장치 및 컨트롤러의 구동에 필요한 시스템 정보들을 저장하도록 구성된다.

Description

메모리 시스템 및 그 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 시스템 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 확장된 저장 영역을 갖는 메모리 시스템 및 그 동작 방법을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 메모리 시스템은, 복수의 메모리 블록들을 포함하는 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 컨트롤러를 포함하되, 상기 반도체 메모리 장치는, 상기 반도체 메모리 장치 및 컨트롤러의 구동에 필요한 시스템 정보들을 상기 복수의 메모리 블록들 중 하나의 메모리 블록에 저장하고, 상기 컨트롤러의 요청에 따라 상기 하나의 메모리 블록의 일부를 소거하고 상기 시스템 정보들 중 일부의 시스템 정보를 갱신할 수 있다.
본 발명의 실시 예에 따른, 복수의 메모리 블록들 중 하나의 메모리 블록에 시스템 정보들을 저장하는 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템의 동작 방법은, 상기 시스템 정보들 중 일부 또는 전부가 갱신될 때마다 갱신 횟수를 누적하여 누적 갱신 횟수로 저장하는 단계 및 상기 누적 갱신 횟수가 기 설정된 임계 값을 초과하면, 상기 시스템 정보를 저장하는 시스템 블록의 구성을 변경하는 시스템 블록 변경 동작을 수행하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 향상된 동작속도를 갖는 반도체 메모리 장치 및 그것의 동작방법이 제공된다.
도 1은 메모리 시스템의 구성을 나타낸 블록도이다.
도 2는 도 1의 컨트롤러의 구조를 나타낸 블록도이다.
도 3은 도 1의 반도체 메모리 장치의 구조를 나타낸 블록도이다.
도 4는 메모리 블록들에 저장된 시스템 정보를 설명하기 위한 도면이다.
도 5는 메모리 블록 사이즈의 증가에 따른 현상을 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 시스템 블록을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 시스템 블록 변경 동작에 대해 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 동작을 나타낸 순서도이다.
도 9는 도 8의 시스템 정보 갱신 동작을 설명하기 위한 순서도이다.
도 10은 도 8의 시스템 블록 변경 동작을 설명하기 위한 순서도이다.
도 11은 도 8의 시스템 블록 변경 동작의 다른 실시 예를 나타낸 순서도이다.
도 12는 도 1의 컨트롤러를 구현하기 위한 일 실시 예를 보여주는 블록도이다.
도 13은 도 1의 메모리 시스템(10)의 응용 예를 보여주는 블록도이다.
도 14는 도 13를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 메모리 시스템의 구성을 나타낸 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이(110)를 포함한다.
반도체 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 반도체 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
빈도체 메모리 장치(100)는 컨트롤러(200)로부터 채널을 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKn)을 포함한다. 복수의 메모리 블록들(BLK1~BLKn) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성(nonvolatile) 메모리 셀들일 수 있다. 복수의 메모리 블록들(BLK1~BLKn)은 저장되는 데이터의 종류에 따라 메인 블록(main block), 스페어 블록(spare block) 및 기타 블록(extra block) 등으로 구분될 수 있다.
컨트롤러(200)는 반도체 메모리 장치(100)의 전반적인 동작을 제어한다. 구체적으로, 컨트롤러(200)는 프로그램 동작, 읽기 동작 또는 소거 동작 등을 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스 및 데이터를 채널을 통해 반도체 메모리 장치(100)에 제공할 것이다. 읽기 동작 시, 컨트롤러(200)는 읽기 커맨드 및 어드레스를 채널을 통해 반도체 메모리 장치(100)에 제공할 것이다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드 및 어드레스를 채널을 통해 반도체 메모리 장치(100)에 제공할 것이다.
컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여 반도체 메모리 장치(100)를 엑세스하도록 구성된다. 컨트롤러(200)는 호스트(Host) 및 반도체 메모리 장치(100)와 통신하기 위한 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
한편, 컨트롤러(200)가 호스트의 요청에 따라 반도체 메모리 장치(100)를 제어하기 위해서 필요한 시스템 정보들은 반도체 메모리 장치(100)의 메모리 셀 어레이(110)의 복수의 메모리 블록들(BLK1~BLKn)에 저장될 수 있다. 시스템 정보에 대해서는 후술하는 도 4에 대한 설명에서 보다 상세하게 설명한다.
도 2는 도 1의 컨트롤러의 구조를 나타낸 블록도이다.
컨트롤러(200)는 호스트 및 반도체 메모리 장치(100)에 연결된다. 호스트로부터의 요청에 응답하여, 컨트롤러(200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기 동작, 프로그램 루프, 그리고 소거 루프를 제어하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 반도체 메모리 장치(200)는 플래시 메모리 장치를 포함한다.
컨트롤러(200)는 내부 버스(210), 프로세서(220), 플래시 전송 계층(Flash Translation Layer: FTL)(230), ECC 블럭(240), 메모리 인터페이스(250), 시스템 블록 설정부(260), 그리고 호스트 인터페이스(270)를 포함한다.
내부 버스(210)는 컨트롤러(200)의 구성요소들 사이에 채널을 제공하도록 구성된다. 예시적으로, 내부 버스(210)는 커맨드 및 데이터를 전송하기 위한 공통 채널일 수 있다. 다양한 실시 예에서, 내부 버스(210)는 커맨드 및 데이터를 각각 전송하기 위한 커맨드 채널 및 데이터 채널을 포함할 수 있다.
프로세서(220)는 컨트롤러(200)의 제반 동작을 제어하도록 구성된다. 프로세서(220)는 컨트롤러(200)에서 구동되는 소프트웨어 및 펌웨어를 실행하도록 구성될 수 있다.
플래시 변환 계층(FTL)(230)은 반도체 메모리 장치(100)를 제어하기 위한 다양한 수단들을 제공한다.
반도체 메모리 장치(100)는 플래시 메모리 장치일 수 있다. 플래시 메모리 장치는 통상적인 메모리와 상이한 특징들을 갖는다. 구체적으로, 플래시 메모리 장치는 쓰기 전 소거(erase before write) 특징을 갖는다. 플래시 메모리 장치의 읽기 동작 및 프로그램 루프의 단위와 소거 루프의 단위는 상이하다. 플래시 메모리 장치의 읽기 동작 및 프로그램 루프는 페이지 단위로 수행되고, 소거 루프는 블록 단위로 수행될 수 있다. 소거 동작은 하나의 블록의 일부만을 소거하는 부분 소거(partial erase) 방식으로 수행될 수 있다. 본 발명의 실시 예에서는 하나의 블록 전체를 소거하지 않고, 일부만 소거하는 부분 소거 동작을 이용하여 시스템 정보를 갱신할 수 있다. 플래시 메모리 장치의 소거 시간, 프로그램 시간, 그리고 읽기 시간은 상이하다.
호스트(HOST)가 반도체 메모리 장치(100)를 액세스할 때, 플래시 변환 계층(230)은 상술한 바와 같은 플래시 메모리 장치의 특성에 기반한 다양한 제어 수단들을 제공한다. 예를 들면, 플래시 변환 계층(230)은 호스트(HOST)로부터 수신되는 논리 어드레스를 플래시 메모리 장치(100)의 물리 어드레스로 변환하는 수단을 제공한다. 플래시 변환 계층(230)은 논리 어드레스 및 물리 어드레스 사이의 사상(mapping) 관계에 대한 정보를 테이블화하여 유지한다. 플래시 변환 계층(230)은 반도체 메모리 장치(100)의 메모리 블록들의 프로그램 및 소거 횟수가 균일화되도록 제어하는 수단을 제공한다. 예를 들면, 플래시 변환 계층(230)은 마모도 관리(wear leveling) 수단을 제공할 수 있다. 플래시 변환 계층(230)은 반도체 메모리 장치(100)의 소거 횟수를 최소화시키기 위한 수단을 제공한다. 예를 들면, 반도체 메모리 장치(200)는 머지(merge), 가비지 컬렉션(garbage collection) 및 카피 백(copy back) 등과 같은 제어 수단을 제공한다.
에러 정정 블록(error correction code; ECC)(240)은 반도체 메모리 장치(100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다.
메모리 인터페이스(250)는 반도체 메모리 장치(100)와 통신하기 위한 프로토콜을 포함한다. 예를 들면, 메모리 인터페이스(250)는 낸드(NAND) 인터페이스, 노어(NOR) 인터페이스 등과 같은 플래시 인터페이스들 중 적어도 하나를 포함할 수 있다.
호스트 인터페이스(260)는 호스트(HOST) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(200)는 USB(Universal Serial Bus) 프로토콜, MMC(multimedia card) 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(smallcomputer small interface) 프로토콜, ESDI(enhanced small disk interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다.
도면에는 도시되어 있지 않지만, 컨트롤러(200)는 저장부를 더 포함할 수 있다. 저장부는 프로세서(220)의 동작 메모리로 이용될 수 있으며, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리로 이용될 수 있으며, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리로 이용될 수 있다. 또한, 반도체 메모리 장치(100)로부터 입력된 데이터를 임시 자정하는 버퍼로 사용될 수도 있다. 예시적으로, 저장부는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM), PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM), 노어 플래시 메모리 등과 같이, 랜덤 액세스가 가능한 다양한 메모리들 중 적어도 하나를 포함할 수 있다.
반도체 메모리 장치(100)는 메모리 셀 어레이(110)와 주변 회로(120)를 포함한다. 컨트롤러(200)는 주변회로(120)를 통해 메모리 셀 어레이(110)에 데이터를 저장하거나, 메모리 셀 어레이(110)에 저장된 데이터를 읽거나, 소거할 수 있다. 반도체 메모리 장치(100)의 각 구성 요소들에 대한 구체적인 설명은 후술하기로 한다. 도 3을 통해 보다 상세히 설명한다.
시스템 블록 설정부(270)는 반도체 메모리 장치(100)의 메모리 셀 어레이(110)에 시스템 정보들을 저장하거나, 저장된 시스템 정보를 갱신할 수 있다. 시스템 블록 설정부(270)는 시스템 정보의 갱신 횟수를 기초로 시스템 정보가 저장될 메모리 블록을 변경할 수 있다. 또는 시스템 블록 설정부(270)는 시스템 정보를 저장하고 있는 메모리 블록(이하, 시스템 블록이라 한다.) 내에서 시스템 정보의 저장 위치를 변경하는 시스템 블록 변경 동작을 수행하도록 반도체 메모리 장치(100)를 제어할 수 있다.
시스템 블록 설정부(270)는 시스템 블록 내의 메모리 셀들에 대한 갱신 횟수를 카운트 하고, 누적 갱신 횟수가 임계 값을 초과하면, 시스템 블록 변경 동작을 수행할 수 있다. 시스템 블록 설정부(270)는 시스템 블록 내의 메모리 셀들에 대한 갱신 횟수를 카운트하기 위한 카운터 회로를 포함할 수 있다. 시스템 블록 변경 동작은 블록 단위 또는 페이지 단위로 수행될 수 있다.
다양한 실시 예에서, 하나의 컨트롤러(200)는 복수의 반도체 메모리 장치(100)들과 연결될 수 있다.
도 3은 도 1의 반도체 메모리 장치의 구조를 나타낸 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120, peripheral circuit)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성(nonvolatile) 메모리 셀들이다.
메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 그 용도에 따라 복수의 블록들로 구분되어 사용될 수 있다. 반도체 메모리 장치(100)를 제어하기 위해서 필요한 다양한 설정 정보들인 시스템 정보은 복수의 블록들에 저장될 수 있다.
제 1 내지 제 z 메모리 블록들(BLK1~BLKz) 각각은 복수의 셀 스트링들을 포함한다. 제 1 내지 제 m 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 제 1 내지 제 m 셀 스트링들 각각은 드레인 선택 트랜지스터, 직렬 연결된 복수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결된다. 제 1 내지 제 n 메모리 셀들은 각각 제 1 내지 제 n 워드 라인들에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제 1 내지 제 m 셀 스트링들의 드레인 선택 트랜지스터들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다. 드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(125)에 의해 제어된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다..
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 제어 로직(125)을 포함한다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(125)을 통해 어드레스(ADDR)를 수신한다.
실시 예로서, 반도체 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다.
프로그램 및 읽기 동작 시에, 제어 로직(125)이 수신한 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함할 것이다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 행 라인들(RL)에 인가하여 선택된 메모리 블록의 하나의 워드 라인을 선택한다.
소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 소거 동작은 하나의 메모리 블록 전체 또는 일부에 대해서 수행될 수 있다.
부분 소거 동작시에 어드레스(ADDR)은 블록 및 행 어드레스들을 포함할 것이다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스들을 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스들에 따라 전압 발생기(122)로부터 제공받은 전압들을 행 라인들(RL)들에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택한다.
실시 예로서, 어드레스 디코더(121)은 블록 디코더, 워드라인 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(125)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 어드레스 디코더(121)에 의해 선택된 워드 라인들에 인가된다.
프로그램 동작 시에, 전압 발생기(122)는 고전압의 프로그램 펄스 및 프로그램 펄스보다 낮은 패스 펄스를 생성할 것이다. 읽기 동작 시에, 전압 발생기(130)는 리드 전압 및 리드 전압보다 높은 패스 전압을 생성할 것이다. 소거 동작 시에, 전압 발생기(130)는 소거 전압을 생성할 것이다.
읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(125)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(124)로 출력한다. 소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다.
실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(125)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다.
제어 로직(125)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결된다. 제어 로직(125)은 반도체 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 제어 로직(125)은 외부 컨트롤러로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(125)은 커맨드(CMD)에 응답하여 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 제어하도록 구성된다.
도 4는 메모리 블록들에 저장된 시스템 정보를 설명하기 위한 도면이다.
도 4의 메모리 블록들은 도 3을 통해 설명된 메모리 셀 어레이(110)에 포함된 메모리 블록들을 나타낸 것이다.
도 4를 참조하면, 메모리 블록들은 시스템 정보들이 저장된 시스템 블록들(41)과 사용자의 데이터가 저장되는 사용자 데이터 블록(42)들로 구분될 수 있다.
한편, 시스템 정보는 컨트롤러가 반도체 메모리 장치를 제어하는데 필수적으로 요구되는 설정 정보들일 수 있다. 시스템 정보는 그 내용에 따라 호스트/유저(host/user) 관련 정보(BL0, BR), 펌웨어(FW)관련 정보(FS0~FS3) 및 맵핑(mapping)관련 정보(Map0, Map1)로 구분될 수 있다.
호스트/유저 관련 정보(BL0, BR)는 부팅 관련 정보와 사용자 관련 정보를 포함할 수 있다. 부팅 관련 정보는 부트 로더(Boot Loader) 및 부트(boot)관련 정보들을 포함하고, 사용자 관련 정보는 RPMB(Replaced Protected Memory Block) 및 쓰기보호(Permanent Write Protect persist within next power on, WP)와 관련된 정보들을 포함할 수 있다. 부트 로더(Boot Loader)는 운영체제를 실행하고, 커널(Kernel)을 메모리에 적재하고 그 제어를 호스트로 옮기는데 필요한 정보나 하드웨어를 초기화 하는데 필요한 정보들을 포함한다. 부트(boot)는 각종 하드웨어 정보 및 초기화 정보, 운영체제 이미지 전송과 관련된 정보들을 포함한다. RPMB 및 WP와 관련된 정보는 사용자의 주요 정보나 비밀정보들을 포함한다.
펌웨어 관련 정보(FS0~FS3)는 펌웨어 시스템 알고리즘으로 반도체 메모리 장치와 관련된 설정 정보들이나 하드웨어 레지스터 정보 및 FTL 관련 정보를 포함할 수 있다.
맵핑 관련 정보(Map0, Map1)는 맵 인덱스(Map Index), 맵 테이블(Map T1~T5), 맵 변환(Map P2L) 및 임시 맵(Map temp P2L) 정보들 중 적어도 하나를 포함한다. 맵 인덱스는 맵 관련 정보의 위치를 포함하고, 맵 테이블은 실제 반도체 메모리 장치의 맵 데이터 정보를 포함한다. 맵 변환 및 임시 맵 정보는 물리 주소와 논리 주소 간의 정보를 포함한다.
도 4에 따르면, 호스트 유저/관련 정보(BL0, BR)는 제 0 메모리 블록(Block0)에 저장되어 있고, 펌웨어 관련 정보(FS0~FS3)는 제3 메모리 블록(Block3)에 저장되어 있으며, 맵핑 관련 정보(Map0, Map1)는 제6 메모리 블록(Block6)에 저장되어 있다. 시스템 정보들의 사이즈(size)는 작지만 반도체 메모리 장치를 구동하는 데 매우 중요한 정보들이므로, 복수개의 복사본(copy)들을 저장하도록 설정될 수 있다. 도 4에서는 두 개의 백업(backup) 복사본이 저장된 경우를 나타낸다. 즉, 호스트/유저 관련 정보(BL0, BR)은 제1 및 제2 블록(Block1, Block2)에, 펌웨어 관련 정보(FS0~FS3)는 제4 및 제5 블록(Block4, Block5), 그리고 맵핑 관련 정보(Map0, Map1)는 제7 및 제8 블록(Block7, Block8)에 각각 복사본이 저장되어 있다.
반도체 메모리 장치의 소거 동작이 블록 단위로 수행되는 경우에는, 시스템 정보가 갱신되면 함께 저장된 시스템 정보가 소거될 수 있다. 따라서 이를 방지하기 위해, 도 4에서와 같이 시스템 정보들은 각각 상이한 메모리 블록들에 저장된다. 그러나 시스템 정보들의 크기는 하나의 메모리 블록 전체에 저장될 정도로 크지 않기 때문에, 시스템 블록들은 시스템 정보들이 저장된 영역(43)과 비어있는 영역(44)를 가질 수 있다.
도 5는 메모리 블록 사이즈의 증가에 따른 현상을 설명하기 위한 도면이다.
최근 낸드(NAND) 플래시 메모리를 포함하는 반도체 메모리 장치는 생산 비용 향상(Bit Growth)을 위하여 128Gb 이상의 고용량 메모리가 개발되고, 이에 따라 소거 동작의 단위인 블록 사이즈가 증가하고 있다.
도 5는, 도 4의 메모리 블록 사이즈의 2배 크기를 갖는 메모리 블록들을 포함하는 메모리 셀 어레이를 나타낸 것이다.
도 5를 참조하면, 메모리 블록들은 시스템 정보들이 저장된 시스템 블록들(51)과 사용자의 데이터가 저장되는 데이터 블록들(52)로 구분될 수 있다. 메모리 블록들에 저장된 시스템 정보들은 도 4를 참조하여 설명된 시스템 정보들과 동일하게 저장된다. 시스템 블록들은 시스템 정보들이 저장된 영역(53)과 비어있는 영역(54)를 가질 수 있다.
블록사이즈가 증가하면, 시스템 블록들 중 시스템 정보가 저장되지 않은 비어있는 영역(54)들이 크기가 증가한다. 시스템 정보는 독립적인 9개의 메모리 블록들을 사용하여 저장된다. 따라서, 블록사이즈가 증가할수록 시스템 블록들에는 낭비되는 메모리 자원들이 증가한다.
도 6은 본 발명의 실시 예에 따른 시스템 블록을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 블록들은 시스템 정보들이 저장된 시스템 블록들(61)과 사용자의 데이터가 저장되는 데이터 블록들(62)로 구분될 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 하나의 메모리 블록에 시스템 정보들을 저장하고, 시스템 정보들 중 일부의 갱신이 있는 경우, 해당 영역의 메모리 셀들만을 소거하는 부분 소거(Partial erase) 방법을 이용하여 갱신한다. 메모리 블록들에 저장된 시스템 정보들은 도 5를 참조하여 설명된 시스템 정보들과 동일하게 저장된다. 시스템 블록들은 시스템 정보들이 저장된 영역(63)만을 가지며, 낭비되는 영역을 포함하지 않을 수 있다.
구체적으로 호스트/유저(host/user) 관련 정보(BL0, BR), 펌웨어(FW)관련 정보(FS0~FS3) 및 맵핑(mapping)관련 정보(Map0, Map1)가 동일한 메모리 블록(Block0)에 저장된다.
또한, 도 6에서는 시스템 블록의 복사본(copy)이 각각 제1 및 제2 메모리 블록(Block1, Block2)에 저장되는 경우를 나타내나, 복사본의 수와 저장 위치는 다양한 실시 예에서 변경될 수 있다.
도 6의 실시 예에 따르면, 도 5에서와 달리 시스템 블록들로 메모리 블록들 중 3개만 사용되고 각 시스템 블록에는 데이터가 비어있는 공간이 포함되어 있지 않으므로, 사용자 데이터 블록들을 보다 많이 확보할 수 있다.
도 7은 본 발명의 실시 예에 따른 시스템 블록 변경 동작에 대해 설명하기 위한 도면이다.
시스템 정보가 변경되거나, 변경될 필요가 있는 경우, 컨트롤러는 반도체 메모리 장치의 메모리 셀 어레이의 시스템 블록에 저장된 시스템 정보를 갱신한다. 시스템 정보의 갱신은 해당 시스템 정보가 저장된 적어도 하나 이상의 페이지들을 소거하고, 갱신된 시스템 정보를 소거된 페이지에 프로그램 하는 방식으로 수행될 수 있다.
한편, 메모리 셀을 프로그램하고 소거하는 동작을 반복하는 것을 사이클링(cycling), PE(Program/Erase) 사이클링 또는 EW(Erase/Write) 사이클링이라 한다. 사이클링의 최대 횟수는 메모리 셀들마다 상이할 수 있으며, 메모리 셀의 신뢰성을 판단하는 지수 중에 하나이다.
시스템 정보는 그 유형에 따라 갱신 여부 및 그 빈도가 상이할 수 있다. 구체적으로 갱신 되지 않거나, 갱신 횟수가 매우 많은 시스템 정보가 저장된 메모리 셀들은 사이클링 횟수가 증가하지 않을 것이다. 그러나 잦은 갱신이 필요한 맵핑 관련 정보 등의 시스템 정보가 저장된 메모리 셀들의 사이클링 횟수는 지속적으로 증가할 것이다. 따라서 본 발명의 실시 예에 따른 반도체 메모리 장치는 시스템 블록 내의 메모리 셀들의 사이클링 횟수가 고르게 분산되도록 시스템 블록 변경 동작을 수행할 수 있다.
구체적으로 반도체 메모리 장치의 컨트롤러는 시스템 블록 내의 메모리 셀들에 대한 갱신 횟수를 카운트 하고, 누적 갱신 횟수가 임계 값을 초과하면, 시스템 블록 변경 동작을 수행할 수 있다. 시스템 블록 변경 동작은 블록 단위 또는 페이지 단위로 수행될 수 있다. 블록 단위로 시스템 블록 변경 동작이 수행되는 경우에는 블록 단위의 웨어 레벨링(wear leveling) 방법에 의해 시스템 블록을 다른 메모리 블록으로 변경한다. 시스템 블록 변경 동작이 페이지 단위로 수행되는 경우에는, 사이클링 횟수가 큰 메모리 셀들을 포함하는 페이지에 저장된 시스템 정보를 사이클링 횟수가 작은 메모리 셀들이 포함된 페이지에 저장할 수 있다.
실시 예에서, 컨트롤러는 누적 갱신 횟수가 많은 시스템 정보가 저장된 위치와 누적 갱신 횟수가 작은 시스템 정보가 저장된 위치를 서로 교차하여 변경하도록 반도체 메모리 장치는 제어할 수 있다.
도 7은 도 6의 시스템 블록(Block0)의 시스템 정보에 대해서 시스템 블록 변경 동작을 수행한 결과를 나타낸다.
본 발명의 실시 예에 따른 시스템 블록은 하나의 메모리 블록에 모든 시스템 정보를 저장한다. 시스템 정보는 호스트/유저(host/user) 관련 정보(BL0, BR), 펌웨어(FW)관련 정보(FS0~FS3) 및 맵핑(mapping)관련 정보(Map0, Map1)를 포함한다.
시스템 정보 중 호스트/유저 관련 정보(BL0, BR)은 누적 갱신 횟수가 가장 작고, 맵핑 관련 정보(Map0, Map1)의 누적 갱신 횟수가 가장 많으며, 펌웨어 관련 정보(FS0~FS3)의 누적 갱신 횟수는 호스트/유저 관련 정보(BL0, BR)의 누적 갱신 횟수보다 많고, 맵핑(mapping)관련 정보(Map0, Map1))의 누적 갱신 횟수 보다는 작다.
시스템 정보는 누적 갱신 횟수에 따라 제1 시스템 정보, 제2 시스템 정보 및 제3 시스템 정보로 구분 될 수 있다. 여기서 제1 시스템 정보의 누적 갱신 횟수는 가장 작고, 제2 시스템 정보의 누적 갱신 횟수는 제1 시스템 정보의 누적 갱신 횟수 보다 많고 제3 시스템 정보의 누적 갱신 횟수보다는 작으며, 제3 시스템 정보의 누적 갱신 횟수가 가장 많을 수 있다. 실시 예에서 제1 시스템 정보는 호스트/유저 관련 정보(BL0, BR)이고, 제2 시스템 정보는 펌웨어 관련 정보(FS0~FS3)이고, 제3 시스템 정보는 맵핑(mapping)관련 정보(Map0, Map1)일 수 있다.
도 7을 참조하면, 제1 시스템 정보(703), 제2 시스템 정보(702) 및 제3 시스템 정보(701) 각각은 그 저장 위치가 시스템 블록 변경 동작을 통해 메모리 셀들의 사이클링 횟수에 따라 변경될 수 있다. 도 7에서는 맵핑 관련 정보 중 Map0 시스템 정보와 펌웨어 관련 정보 중 FS3 시스템 정보의 누적 갱신 횟수가 많은 경우로서, 이들 시스템 정보가 기존의 호스트/유저 관련 정보(BL0, BR)가 저장되었던 위치로 변경된 것을 나타낸다.
이하에서는 도 8 내지 도 11을 통해 시스템 블록 변경 동작에 대해 보다 상세히 설명한다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 동작을 나타낸 순서도이다.
도 8을 참조하면, S801단계에서, 메모리 시스템은 시스템 정보를 갱신한다. 시스템 정보의 갱신은 컨트롤러 및 반도체 메모리 장치의 동작 과정에서 필요에 따라 또는 주기적으로 갱신될 수 있다. 구체적으로, 시스템 정보가 변경되거나, 변경될 필요가 있는 경우, 컨트롤러는 반도체 메모리 장치의 메모리 셀 어레이의 시스템 블록에 저장된 시스템 정보를 갱신한다. 시스템 정보의 갱신은 해당 시스템 정보가 저장된 적어도 하나 이상의 페이지들을 소거하고, 갱신된 시스템 정보를 소거된 페이지에 프로그램 하는 방식으로 수행될 수 있다.
S802단계에서, 메모리 시스템은 누적 갱신 횟수를 저장한다. 구체적으로 메모리 시스템의 컨트롤러는 갱신 횟수를 카운트 하기 위한 카운터 회로를 포함한다. 컨트롤러는 시스템 정보가 갱신될 때마다 갱신 횟수를 카운트 할 수 있다. 실시 예에서, 컨트롤러는 소거 동작의 횟수 또는 프로그램 동작의 횟수를 카운트 할 수 있다. 컨트롤러는 시스템 정보의 종류 별로 누적 갱신 횟수를 카운트 하고 이를 저장할 수 있다. 실시 예에서, 컨트롤러는 누적 갱신, 갱신된 시스템 정보의 내용 및 해당 시스템 정보가 저장된 메모리 셀들의 어드레스 값들을 저장할 수 있다.
S805단계에서, 메모리 시스템의 컨트롤러는 누적 갱신 횟수가 기 설정된 임계 값을 초과하는 지를 판단한다. 판단 결과, 누적 갱신 횟수가 임계 값을 초과 하지 않으면 그대로 종료한다. S805 단계에서 판단 결과, 누적 갱신 횟수가 임계 값을 초과하는 경우 S807 단계로 진행한다.
S807단계에서, 메모리 시스템은 시스템 블록 변경 동작을 수행한다. 시스템 블록 변경 동작은 후술하는 도 10 및 도 11를 참조한 설명에서 보다 상세히 설명될 것이다.
S809단계에서, 컨트롤러는 저장된 누적 갱신 횟수를 0으로 초기화 할 수 있다.
도 8에서는 S805 및 S807 단계가 S801 단계의 시스템 정보를 갱신 한 뒤 수행되는 것으로 도시되어 있으나, 실시 예에서 S805 및 S807단계는 S801의 시스템 정보 갱신 단계 이전에 수행될 수 있다. 실시 예에서, 시스템 블록 변경 동작은 시스템 정보의 갱신과 무관하게 독립적으로 수행될 수 있다.
도 9는 도 8의 시스템 정보 갱신 동작을 설명하기 위한 순서도이다.
도 9를 참조하면, S901단계에서, 컨트롤러는 반도체 메모리 장치의 메모리 셀 어레이 내의 시스템 블록 내에서 갱신하고자 하는 시스템 정보가 저장된 메모리 셀들을 소거 하도록 반도체 메모리 장치를 제어한다. 반도체 메모리 장치는 갱신할 시스템 정보가 저장된 메모리 셀들을 소거하는 경우 시스템 블록 전체를 소거하는 것이 아닌, 시스템 블록의 일부만을 소거할 수 있다. 본 발명의 실시 예에 따라 시스템 블록의 일부를 소거하기 위한 방법으로 부분 소거(partial erase) 방법이 사용될 수 있다.
컨트롤러는 반도체 메모리 장치에 소거 커맨드, 소거하고자 하는 메모리 셀들의 어드레스를 채널을 통해 제공할 것이다. 반도체 메모리 장치는 부분 소거(Partial Erase) 동작을 통해 해당 어드레스의 시스템 정보를 소거하고, 소거 결과를 컨트롤러로 전달할 것이다.
S903단계에서, 컨트롤러는 갱신된 시스템 정보를 S901단계에서 소거한 메모리 셀들에 저장한다. 컨트롤러는 프로그램 커맨드, 어드레스 및 시스템 정보를 반도체 메모리 장치에 전달할 것이다. 반도체 메모리 장치는 시스템 블록 내의 소거된 메모리 셀들에 갱신된 시스템 정보를 저장할 것이다.
도 10은 도 8의 시스템 블록 변경 동작을 설명하기 위한 순서도이다.
도 10에서는 반도체 메모리 장치의 메모리 셀 어레이의 하나의 시스템 블록내에 모든 시스템 정보가 저장된 경우를 예를 들어 설명한다. 시스템 정보는 제1 시스템 정보, 제2 시스템 정보 및 제3 시스템 정보로 구분될 수 있다. 여기서 제1 시스템 정보의 누적 갱신 횟수는 가장 작고, 제2 시스템 정보의 누적 갱신 횟수는 제1 시스템 정보의 누적 갱신 횟수 보다 많고 제3 시스템 정보의 누적 갱신 횟수보다는 작으며, 제3 시스템 정보의 누적 갱신 횟수가 가장 많을 수 있다. 실시 예에서 제1 시스템 정보는 호스트/유저 관련 정보(BL0, BR)이고, 제2 시스템 정보는 펌웨어 관련 정보(FS0~FS3)이고, 제3 시스템 정보는 맵핑(mapping)관련 정보(Map0, Map1)일 수 있다.
제1 시스템 정보는 시스템 블록의 제1 메모리 셀들에 저장되어 있고, 제2 시스템 정보는 시스템 블록 내에 제2 메모리 셀들에 저장되어 있고, 제3 시스템 정보는 시스템 블록 내에 제3 메모리 셀들에 저장되어 있는 경우를 예로 들어 설명한다.
도 10은 제1 시스템 정보와 제2 시스템 정보의 저장 위치를 맞바꾸는 형태로 시스템 블록을 변경하는 실시 예를 나타낸다. 도 10을 참조하면, S1001 단계에서, 컨트롤러는 제1 메모리 셀들에 저장된 제1 시스템 정보를 리드 한다.
S1003 단계에서, 컨트롤러는 제1 메모리 셀들에 저장되어 있던 제1 시스템 정보를 임시 어드레스에 저장할 수 있다. 여기서 임시 어드레스는 컨트롤러 내에 위치한 저장부를 나타내는 주소일 수 있다. 다양한 실시 예에서 임시 어드레스는 반도체 메모리 장치 내의 버퍼나 레지스터를 나타내는 주소일 수 있다. 또는 임시 어드레스는, 반도체 메모리 장치 내의 메모리 셀 어레이의 임의의 메모리 셀들의 위치를 나타내는 주소일 수 있다.
S1005 단계에서, 컨트롤러는 시스템 블록 내의 제1 메모리 셀들을 소거할 수 있다. 이때, 시스템 블록 전체를 소거하는 것이 아닌, 시스템 블록의 일부만을 소거할 수 있다. 즉, 제1 메모리 셀들을 소거하기 위한 방법으로 부분 소거(partial erase) 방법이 사용될 수 있다.
S1007단계에서 컨트롤러는 제2 메모리 셀들에 저장된 제2 시스템 정보를 제1 메모리 셀들에 저장할 수 있다. 구체적으로 컨트롤러는 제2 메모리 셀들에 저장된 제2 시스템 정보를 리드 동작을 통해 독출하고, 독출된 데이터를 제1 메모리 셀들에 저장할 수 있다.
S1009단계에서, 컨트롤러는 시스템 블록 내의 제2 메모리 셀들을 소거할 수 있다. 이때, 시스템 블록 전체를 소거하는 것이 아닌, 시스템 블록의 일부만을 소거할 수 있다. 즉, 제1 메모리 셀들을 소거하기 위한 방법으로 부분 소거(partial erase) 방법이 사용될 수 있다.
S1011단계에서, 컨트롤러는 S1003 단계에서 임시 어드레스에 저장된 제1 시스템 정보를 제2 메모리 셀들에 저장한다. 제1 시스템 정보를 제2 메모리 셀들에 저장하는 것은 임시 어드레스에 저장된 제1 시스템 정보를 리드 동작을 통해 독출하고, 독출된 제1 시스템 정보를 제2 메모리 셀들에 저장하는 방법으로 수행될 수 있다.
도 10의 실시 예를 통하면, 제1 시스템 정보와 제2 시스템 정보가 저장된 위치를 맞바꾸어 시스템 블록 내의 메모리 셀들의 사이클링 횟수를 균등하게 관리 할 수 있다.
도 11은 도 8의 시스템 블록 변경 동작의 다른 실시 예를 나타낸 순서도이다.
도 11의 실시 예에 따르면, S1101단계에서, 컨트롤러는 시스템 블록에 저장된 시스템 정보들을 임시 어드레스에 저장한다. 실시 예에서, 컨트롤러는 시스템 블록에 저장된 시스템 정보들의 일부 또는 전부를 리드 동작을 통해 독출하고, 독출된 시스템 정보들을 임시 어드레스에 저장한다. 여기서 임시 어드레스는 컨트롤러 내에 위치한 저장부를 나타내는 주소일 수 있다. 다양한 실시 예에서 임시 어드레스는 반도체 메모리 장치 내의 버퍼나 레지스터를 나타내는 주소일 수 있다. 또는 임시 어드레스는, 반도체 메모리 장치 내의 메모리 셀 어레이의 임의의 메모리 셀들의 위치를 나타내는 주소일 수 있다.
S1103단계에서, 컨트롤러는 시스템 블록의 일부 또는 전부를 소거하도록 반도체 메모리 장치를 제어한다. 구체적으로 시스템 블록의 일부만을 소거하는 경우 부분 소거(partial erase) 방법을 통해 수행될 것이다. 시스템 블록의 전부를 소거하는 경우에는 통상의 소거 동작에 따라 블록 전체를 소거할 것이다.
S1105단계에서, 컨트롤러는 시스템 블록 내의 메모리 셀들의 사이클링 횟수 및 시스템 정보들의 갱신 횟수를 기초로 시스템 정보들을 시스템 블록에 저장할 수 있다.
컨트롤러에 구비된 저장부는 시스템 블록 내 메모리 셀들의 사이클링 횟수를 저장하고 있을 것이다. 컨트롤러는 누적된 갱신 횟수를 기초로 시스템 정보들을 저장할 메모리 셀들을 결정하고, 결정된 메모리 셀들에 시스템 정보들을 저장하기 위해 반도체 메모리 장치를 제어할 수 있다. 이 때, 누적된 갱신 횟수가 많은 시스템 정보는 사이클링 횟수가 작은 메모리 셀들에 저장될 것이다. 실시 예에서, 컨트롤러는 시스템 정보를 메모리 셀들에 저장할 때, 갱신된 시스템 정보를 메모리 셀들에 저장할 수 있다.
도 12는 도 1의 컨트롤러(200)를 구현하기 위한 일 실시 예(1200)를 보여주는 블록도이다.
도 12를 참조하면, 컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치 및 호스트 사이의 캐시 메모리, 그리고 반도체 장치(100, 400) 및 호스트 사이의 버퍼 메모리 중 적어도 하나로서 이용될 수 있다. 프로세싱 유닛(1220) 및 램(1210)은 도 2의 시스템 블록 설정부(270)의 기능을 수행할 수 있다.
호스트 인터페이스(1230)는 호스트 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치와 인터페이싱한다.
에러 정정 블록(1250)은 에러 정정 코드를 이용하여 반도체 메모리 장치로부터 수신된 데이터를 디코딩할 것이다.
도 13은 도 1의 메모리 시스템(10)의 응용 예(2000)를 보여주는 블록도이다.
도 13을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 13에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1 및 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 1을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성될 수 있다. 도 13에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 14는 도 13를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 14에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 14에서, 도 13을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 1을 참조하여 설명된 메모리 시스템(10)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 1 및 도 13를 참조하여 설명된 메모리 시스템들(10, 2000)을 모두 포함하도록 구성될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10 : 메모리 시스템
100: 반도체 메모리 장치
110: 메모리 셀 어레이
200: 컨트롤러

Claims (18)

  1. 복수의 메모리 블록들을 포함하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하는 컨트롤러를 포함하되,
    상기 반도체 메모리 장치는,
    상기 반도체 메모리 장치 및 컨트롤러의 구동에 필요한 시스템 정보들을 상기 복수의 메모리 블록들 중 하나의 메모리 블록에 저장하고, 상기 컨트롤러의 요청에 따라 상기 하나의 메모리 블록의 일부를 소거하고 상기 시스템 정보들 중 일부의 시스템 정보를 갱신하고, 상기 하나의 메모리 블록에 저장된 시스템 정보들의 위치를 상기 시스템 정보들의 갱신 횟수를 기초로 변경하는 메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 시스템 정보들은,
    호스트 및 유저 관련 정보, 펌웨어 관련 정보 또는 맵핑 관련 정보 중 적어도 어느 하나를 포함하는 메모리 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 호스트 및 유저 관련 정보는,
    상기 컨트롤러 및 상기 반도체 메모리 장치의 초기화 관련정보와 상기 메모리 시스템의 사용자 비밀 정보를 포함하는 메모리 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 펌웨어 관련 정보는,
    상기 반도체 메모리 장치와 관련된 설정 정보, 하드웨어 레지스터 정보 및 플래시 변환 계층 관련 정보 중 적어도 하나를 포함하는 메모리 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 맵핑 관련 정보는,
    호스트로부터 제공 되는 논리 어드레스 및 상기 반도체 메모리 장치의 메모리 셀들의 물리 어드레스와 관련된 정보인 메모리 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 컨트롤러는,
    상기 시스템 정보들 중 일부 또는 전부의 갱신이 있는 경우, 상기 시스템 정보를 저장하는 시스템 블록의 구성을 변경하는 시스템 블록 변경 동작을 수행하는 시스템 블록 변경부;를 포함하는 메모리 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 컨트롤러는,
    상기 시스템 정보들 중 일부 또는 전부가 갱신될 때마다 갱신 횟수를 누적하여 누적 갱신 횟수로 저장하는 메모리 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 컨트롤러는,
    상기 누적 갱신 횟수가 기 설정된 임계 값을 초과하면, 상기 시스템 정보를 저장하는 시스템 블록의 구성을 변경하는 시스템 블록 변경 동작을 수행하는 메모리 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서, 상기 시스템 블록 변경 동작은,
    상기 시스템 정보들이 저장된 메모리 셀들의 사이클링 횟수 및 상기 시스템 정보들의 누적 갱신 횟수를 기초로 누적 갱신 횟수가 가장 많은 시스템 정보를 사이클링 횟수가 가장 적은 메모리 셀들에 저장하도록 수행되는 메모리 시스템.
  10. 복수의 메모리 블록들 중 하나의 메모리 블록에 시스템 정보들을 저장하는 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템의 동작 방법에 있어서,
    상기 시스템 정보들 중 일부 또는 전부가 갱신될 때마다 갱신 횟수를 누적하여 누적 갱신 횟수로 저장하는 단계; 및
    상기 누적 갱신 횟수가 기 설정된 임계 값을 초과하면, 상기 시스템 정보를 저장하는 시스템 블록의 구성을 변경하는 시스템 블록 변경 동작을 수행하는 단계;를 포함하되,
    상기 시스템 블록 변경 동작은 상기 저장된 시스템 정보들의 위치를 변경하는 단계인 동작 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서, 상기 시스템 블록 변경 동작을 수행하는 단계는,
    상기 시스템 정보들 중 제1 메모리 셀들에 저장된 제1 시스템 정보를 임시 어드레스에 저장하는 단계;
    상기 시스템 블록 내에서 제1 메모리 셀들에 대한 부분 소거 동작을 수행하는 단계;
    상기 시스템 정보들 중 제2 메모리 셀들에 저장된 제2 시스템 정보를 상기 제1 메모리 셀들에 저장하는 단계;
    상기 시스템 블록 내에서 제2 메모리 셀들에 대한 부분 소거 동작을 수행하는 단계; 및
    상기 제2 시스템 정보를 갱신하여 상기 제1 메모리 셀들에 저장하는 단계;를 포함하는 동작 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서, 상기 시스템 블록 변경 동작을 수행하는 단계는,
    상기 시스템 정보들을 임시 어드레스에 저장하는 단계;
    상기 시스템 블록의 일부 또는 전부를 소거하는 단계; 및
    상기 시스템 블록 내의 메모리 셀들의 사이클링 횟수 및 상기 시스템 정보들의 상기 누적 갱신 횟수를 기초로 상기 시스템 정보들을 시스템 블록에 저장하는 단계;를 포함하는 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12항에 있어서, 상기 시스템 블록에 저장하는 단계는,
    상기 시스템 정보들 중 상기 누적 갱신 횟수가 가장 많은 시스템 정보를 상기 사이클링 횟수가 가장 적은 메모리 셀들에 저장하는 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 시스템 블록 변경 동작을 수행한 뒤, 상기 누적 갱신 횟수를 초기화 하는 단계;를 더 포함하는 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서, 상기 시스템 정보들은,
    호스트 및 유저 관련 정보, 펌웨어 관련 정보 또는 맵핑 관련 정보 중 적어도 어느 하나를 포함하는 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서, 상기 호스트 및 유저 관련 정보는,
    상기 컨트롤러 및 상기 반도체 메모리 장치의 초기화 관련정보와 상기 메모리 시스템의 사용자 비밀 정보를 포함하는 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서, 상기 펌웨어 관련 정보는,
    상기 반도체 메모리 장치와 관련된 설정 정보, 하드웨어 레지스터 정보 및 플래시 변환 계층 관련 정보 중 적어도 하나를 포함하는 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서, 상기 맵핑 관련 정보는,
    호스트로부터 제공 되는 논리 어드레스 및 상기 반도체 메모리 장치의 메모리 셀들의 물리 어드레스와 관련된 정보인 동작 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10438664B2 (en) * 2016-12-15 2019-10-08 Western Digital Technologies, Inc. Non-volatile storage device with physical authentication
US10552145B2 (en) * 2017-12-12 2020-02-04 Cypress Semiconductor Corporation Memory devices, systems, and methods for updating firmware with single memory device
KR102513691B1 (ko) * 2018-02-06 2023-03-27 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR102645740B1 (ko) * 2018-10-30 2024-03-11 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20200066882A (ko) 2018-12-03 2020-06-11 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US11714561B2 (en) 2020-07-17 2023-08-01 Samsung Electronics Co., Ltd. System, device and method for writing data to protected region
KR20220064101A (ko) 2020-11-11 2022-05-18 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR102462166B1 (ko) * 2020-12-23 2022-11-03 한국과학기술정보연구원 펌웨어 갱신 방법 및 이를 지원하는 서버 장치와 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100169558A1 (en) * 2007-07-31 2010-07-01 Toshiyuki Honda Nonvolatile memory device and nonvolatile memory system
KR101460826B1 (ko) * 2007-03-07 2014-11-11 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 플래시 메모리용 부분 블록 소거 구조
US20150187430A1 (en) * 2013-12-26 2015-07-02 Canon Kabushiki Kaisha Memory control apparatus, memory control method, and storage medium
US20150370670A1 (en) 2014-06-18 2015-12-24 NXGN Data, Inc. Method of channel content rebuild via raid in ultra high capacity ssd

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100739256B1 (ko) 2006-05-12 2007-07-12 주식회사 하이닉스반도체 소거 동작시 메모리 셀 블록의 크기를 선택적으로 변경하는기능을 가지는 플래시 메모리 장치 및 그 소거 동작 방법
KR20100102925A (ko) * 2009-03-12 2010-09-27 삼성전자주식회사 리드 리클레임 신호를 발생하는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
JP2011181000A (ja) * 2010-03-03 2011-09-15 Toshiba Corp コントローラ、半導体記憶装置および半導体記憶装置の制御方法
US9588883B2 (en) * 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
US8862810B2 (en) * 2012-09-27 2014-10-14 Arkologic Limited Solid state device write operation management system
KR102050729B1 (ko) * 2013-02-12 2019-12-02 삼성전자 주식회사 메모리 시스템
KR20150091685A (ko) 2014-02-03 2015-08-12 에스케이하이닉스 주식회사 반도체 시스템 및 이의 동작방법
US10067844B2 (en) * 2014-06-18 2018-09-04 Ngd Systems, Inc. Method of channel content rebuild in ultra-high capacity SSD
US20160070656A1 (en) * 2014-09-05 2016-03-10 Qualcomm Incorporated Write protection management systems

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101460826B1 (ko) * 2007-03-07 2014-11-11 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 플래시 메모리용 부분 블록 소거 구조
US20100169558A1 (en) * 2007-07-31 2010-07-01 Toshiyuki Honda Nonvolatile memory device and nonvolatile memory system
US20150187430A1 (en) * 2013-12-26 2015-07-02 Canon Kabushiki Kaisha Memory control apparatus, memory control method, and storage medium
US20150370670A1 (en) 2014-06-18 2015-12-24 NXGN Data, Inc. Method of channel content rebuild via raid in ultra high capacity ssd

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