JP6994957B2 - 絶縁同期整流型ｄｃ／ｄｃコンバータ - Google Patents

Description

本発明は、絶縁同期整流型ＤＣ／ＤＣコンバータに関する。

ＡＣ／ＤＣコンバータをはじめとする様々な電源回路に、フライバック型のＤＣ／ＤＣコンバータが利用される。図８は、同期整流型のフライバックコンバータ２００Ｓの回路図である。

図８のフライバックコンバータ２００Ｓは、その入力端子Ｐ１に入力電圧Ｖｉｎを受け、所定の目標電圧に安定化された直流の出力電圧Ｖｏｕｔを生成し、出力端子Ｐ２と接地端子Ｐ３の間に接続される負荷（不図示）に供給する。トランスＴ１の一次巻線Ｗ１には、スイッチングトランジスタＭ１が接続され、二次巻線Ｗ２には、同期整流トランジスタＭ２が接続される。出力コンデンサＣ１は、出力端子Ｐ２に接続される。

フィードバック回路２０６は、出力電圧Ｖｏｕｔとその目標電圧の誤差に応じた電流でフォトカプラ２０４の発光素子を駆動する。フォトカプラ２０４の受光素子には、誤差に応じたフィードバック電流Ｉｆｂが流れる。一次側コントローラ２０２のＦＢ（フィードバック）ピンには、フィードバック電流Ｉｆｂに応じたフィードバック信号Ｖｆｂが発生し、一次側コントローラ２０２は、フィードバック信号Ｖｆｂに応じたデューティ比（あるいは周波数）を有するパルス信号を発生し、スイッチングトランジスタＭ１を駆動する。

同期整流型のフライバックコンバータでは、同期整流トランジスタＭ２の損失は、Ｒｏｎ×Ｉｏｕｔ^２となる。Ｒｏｎは同期整流トランジスタＭ２のオン抵抗であり、Ｒｏｎ＝５ ｍΩ、Ｉｏｕｔ＝１０Ａとすると、損失は０．５Ｗとなりダイオード整流型に比べて大きく低減する。従って理論上、同期整流型では、放熱板やヒートシンクが不要、あるいは簡略化できる。

特開２００９－１５９７２１号公報

図８に示す同期整流コントローラ３００Ｓは、スイッチングトランジスタＭ１がターンオフすると、同期整流トランジスタＭ２をターンオンし、二次巻線Ｗ２の電流が実質的にゼロになる （２次側ゼロカレント）と、同期整流トランジスタＭ２をターンオフする。このために、同期整流コントローラ３００Ｓは、同期整流トランジスタＭ２のドレイン電圧ＶＤＳ２を監視し、ドレイン電圧ＶＤＳ２に基づいて、スイッチングトランジスタＭ１のターンオフ、および２次側ゼロカレントを検出する。

ドレイン電圧ＶＤＳ２には、スイッチングトランジスタＭ１のオンオフに応じて正電圧と負電圧とにわたるパルス電圧が発生する。出力電圧Ｖｏｕｔが高く設定されるほど、一次巻線Ｗ１と二次巻線Ｗ２との巻数比が調整されることで、上記パルス電圧における正電圧が高くなる。ドレイン電圧ＶＤＳ２は同期整流コントローラ３００Ｓの有するドレイン端子Ｔｄに入力されるが、正電圧が高くなるとドレイン端子Ｔｄの耐圧を超える問題があった。例えば、正電圧が１５０Ｖに対してドレイン端子Ｔｄの耐圧が１２０Ｖとなる場合があった。

上記問題点に鑑み、本発明は、同期整流トランジスタのドレイン電圧に高い正電圧が発生する仕様であっても、同期整流コントローラの有するドレイン端子の耐圧に関する問題を解決できる絶縁同期整流型ＤＣ／ＤＣコンバータを提供することを目的とする。

本発明は、二次側に配置される同期整流トランジスタと、前記同期整流トランジスタの駆動を制御する同期整流コントローラと、を備えた絶縁同期整流型ＤＣ／ＤＣコンバータであって、前記同期整流コントローラの有するドレイン端子と、前記同期整流トランジスタのドレインとの間に接続されるトランジスタを有する（第１の構成）。

また、上記第１の構成において、前記トランジスタのゲートには、電源による所定の電源電圧が印加されることとしてもよい（第２の構成）。

また、上記第１の構成において、前記トランジスタのゲートと、前記同期整流トランジスタのドレインとの間に直列接続されるツェナーダイオードおよび抵抗と、
電源と、
前記電源と前記トランジスタのゲートとの間に接続されるダイオードと、をさらに有することとしてもよい（第３の構成）。

また、上記第３の構成において、前記トランジスタのゲートと、前記同期整流トランジスタのドレインとの間に、前記ツェナーダイオードおよび前記抵抗による接続構成と並行に接続されるコンデンサをさらに有することとしてもよい（第４の構成）。

また、上記第３または第４の構成において、前記電源は、絶縁同期整流型ＤＣ／ＤＣコンバータの出力端子と接地端との間に直列に接続される抵抗および第２ツェナーダイオードと、
前記抵抗と前記第２ツェナーダイオードとの接続ノードに接続されるゲート、および前記出力端子と接続されるドレインを有するＦＥＴと、
前記ＦＥＴのソースと接地端との間に接続される第２コンデンサと、を有し、
前記第２コンデンサと前記ＦＥＴとの接続ノードに前記ダイオードが接続されることとしてもよい（第５の構成）。

また、上記第５の構成において、前記同期整流コントローラは、前記第２コンデンサと前記ＦＥＴとの接続ノードに接続されるＬＤＯレギュレータを有し、
前記電源は、前記ＦＥＴのゲートと接地端との間に接続されるバイポーラトランジスタを有し、
前記バイポーラトランジスタのベースに制御信号が印加可能であることとしてもよい（第６の構成）。

また、前記トランジスタは、ＦＥＴであり、前記トランジスタのソースは、前記ドレイン端子に接続され、前記トランジスタのドレインは、前記同期整流トランジスタのドレインに接続されることとしてもよい（第７の構成）。

また、上記いずれかの構成の絶縁同期整流型ＤＣ／ＤＣコンバータは、フライバックコンバータであることが好ましい。

本発明の絶縁同期整流型ＤＣ／ＤＣコンバータによると、同期整流トランジスタのドレイン電圧に高い正電圧が発生する仕様であっても、同期整流コントローラの有するドレイン端子の耐圧に関する問題を解決できる。

本発明の第１実施形態に係るＤＣ／ＤＣコンバータの回路図である。 パルス発生器の具体例を示す回路図である。 本発明の第２実施形態に係るＤＣ／ＤＣコンバータの回路図である。 本発明の第２実施形態に係るＤＣ／ＤＣコンバータの動作例を示すタイミングチャートである。 本発明の第３実施形態に係るＤＣ／ＤＣコンバータの回路図である。 本発明の第３実施形態に係るＤＣ／ＤＣコンバータにおけるシャットダウン制御の一例を示すタイミングチャートである。 本発明の第４実施形態に係るＤＣ／ＤＣコンバータの回路図である。 従来例に係るＤＣ／ＤＣコンバータの回路図である。

以下に本発明の一実施形態について図面を参照して説明する。

＜第１実施形態＞
図１は、第１実施形態に係る絶縁型のＤＣ／ＤＣコンバータ２００Ａの回路図である。ＤＣ／ＤＣコンバータ２００Ａは、フライバックコンバータ（絶縁同期整流型ＤＣ／ＤＣコンバータ）であり、その入力端子Ｐ１に入力電圧Ｖｉｎを受け、所定の目標電圧に安定化された直流の出力電圧Ｖｏｕｔを生成し、出力端子Ｐ２に接続される負荷（不図示）に供給する。

トランスＴ１は、一次巻線Ｗ１と二次巻線Ｗ２を有する。一次巻線 Ｗ１の一端は入力端子Ｐ１と接続され、直流の入力電圧Ｖｉｎを受ける。スイッチングトランジスタＭ１のドレインは、一次巻線Ｗ１の他端と接続される。スイッチングトランジスタＭ１のソースは接地される。

同期整流トランジスタＭ２およびトランスＴ１の二次巻線Ｗ２は、出力端子Ｐ２と接地端子Ｐ３の間に直列に設けられる。出力コンデンサＣ１は、出力端子Ｐ２と接地端子Ｐ３の間に接続される。

フィードバック回路２０６は、出力電圧Ｖｏｕｔとその目標電圧の誤差に応じた電流でフォトカプラ２０４の発光素子を駆動する。フォトカプラ２０４の受光素子には、誤差に応じたフィードバック電流Ｉｆｂが流れる。一次側コントローラ２０２のＦＢ（フィードバック）ピンには、フィードバック電流Ｉｆｂに応じたフィードバック信号Ｖｆｂが発生し、一次側コントローラ２０２は、フィードバック信号Ｖｆｂに応じたデューティ比（あるいは周波数）を有するパルス信号を発生し、スイッチングトランジスタＭ１を駆動する。

同期整流コントローラ３００Ａは、同期整流トランジスタＭ２を制御する。ダイオードＤ２は、同期整流トランジスタＭ２のボディダイオードである。同期整流コントローラ３００Ａは、同期整流トランジスタＭ２のドレイン電圧ＶＤＳ２に基づいて制御パルスを生成し、制御パルスに応じたゲートパルスを同期整流トランジスタＭ２のゲートに供給する。

同期整流コントローラ３００Ａは、一つのパッケージに収容されており、少なくともドレイン端子Ｔｄ、ソース端子Ｔｓ、ゲート端子Ｔｇ、および電源端子Ｔｖｃｃを有する。ソース端子Ｔｓは、同期整流コントローラ３００Ａのグランド端子である。

同期整流コントローラ３００Ａは、ドレイン端子Ｔｄに生じる電圧ＶＳ１に基づき、同期整流トランジスタＭ２を駆動する。ドレイン端子Ｔｄは、後述するように、ＦＥＴ３０５を介して同期整流トランジスタＭ２のドレインに接続される。上記電圧ＶＳ１は、ＦＥＴ３０５のソース電圧となる。

より具体的に、同期整流コントローラ３００Ａは、ドライバ３０２、およびパルス発生器３０１を備える。パルス発生器３０１は、ドレイン端子Ｔｄの電圧ＶＳ１に基づき、パルス信号Ｓ１１を生成する。パルス発生器３０１は、ドレイン端子Ｔｄの電圧ＶＳ１に基づき、スイッチングトランジスタＭ１のターンオフと、二次巻線Ｗ２の電流Ｉｓが実質的にゼロとなるゼロカレントと、を検出し、スイッチングトランジスタＭ１のターンオフをトリガとしてパルス信号Ｓ１１をオンレベルに遷移させ、ゼロカレントをトリガとしてパルス信号Ｓ１１をオフレベルに遷移させる。

図２は、パルス発生器３０１の一構成例を示す回路図である。図２に示すように、パルス発生器３０１は、第１コンパレータ３０１Ａと、第２コンパレータ３０１Ｂと、フリップフロップ３０１Ｃと、を含む。第１コンパレータ３０１Ａは、ドレイン端子Ｔｄの電圧ＶＳ１と所定の第１閾値電圧ＶｔｈＡとを比較し、比較結果としてオン信号Ｓｏｎをフリップフロップ３０１Ｃのセット端子に出力する。第２コンパレータ３０１Ｂは、ドレイン端子Ｔｄの電圧ＶＳ１と所定の第２閾値電圧ＶｔｈＢとを比較し、比較結果としてオフ信号Ｓｏｆｆをフリップフロップ３０１Ｃのリセット端子に出力する。フリップフロップ３０１ＣのＱ出力端子から出力されるパルス信号Ｓ１１は、ドライバ３０２に入力される。ドライバ３０２は、パルス信号Ｓ１１に基づいてゲート駆動信号Ｓ１２をゲート端子Ｔｇから同期整流トランジスタＭ２のゲートに出力する。

スイッチングトランジスタＭ１がターンオフされたとき、ドレイン電圧ＶＤＳ２とともに電圧ＶＳ１は負電圧となり、第１コンパレータ３０１Ａにより、電圧ＶＳ１が負の第１閾値電圧ＶｔｈＡ（例えば－１５０ｍＡ）より低くなったことが検出され、オン信号Ｓｏｎがアサートされる。これにより、フリップフロップ３０１Ｃがセットされ、パルス信号Ｓ１１はＨｉｇｈとなり、ゲート駆動信号Ｓ１２がオンレベルとなり、同期整流トランジスタＭ２はターンオンされる。

同期整流トランジスタＭ２のオン期間の間、同期整流トランジスタＭ２のソースからドレインに向かって電流Ｉｓが流れ、ドレイン電圧ＶＤＳ２は負電圧とな り、その絶対値は電流Ｉｓの電流量に比例する。電流Ｉｓが減少してドレイン電圧ＶＤＳ２が正方向へ向かって高くなり、コンパレータ３０１Ｂにより、電圧ＶＳ１が負の第２閾値電圧ＶｔｈＡ（例えば－１０ｍＡ）より高くなったことが検出されると、オフ信号Ｓｏｆｆがアサートされる。これにより、フリップフロップ３０１Ｃがリセットされ、パルス信号Ｓ１１はＬｏｗとなり、ゲート駆動信号Ｓ１２がオフレベルとなり、同期整流トランジスタＭ２はターンオフされる。

ここで、ドレイン端子Ｔｄは、ｎチャネル型ＭＯＳＦＥＴで構成されるＦＥＴ３０５を介して同期整流トランジスタＭ２のドレインに接続される。ＦＥＴ３０５のソースは、ドレイン端子Ｔｄに接続される。ＦＥＴ３０５のドレインは、同期整流トランジスタＭ２のドレインに接続される。ＦＥＴ３０５のゲートには、電源３０６による所定のゲート電圧Ｖｇ１が印加される。

ドレイン電圧ＶＤＳ２には、スイッチングトランジスタＭ１のオンオフに応じて正電圧と負電圧にわたるパルス電圧が発生する。ドレイン電圧ＶＤＳ２に正電圧が生じた場合、ＦＥＴ３０５により、ＦＥＴ３０５のソースすなわちドレイン端子Ｔｄに生じる電圧ＶＳ１は、ゲート電圧Ｖｇ１からＦＥＴ３０５の閾値電圧Ｖｔｈだけ低い電圧にクランプされる。

例えば、正電圧が１５０Ｖ、ゲート電圧Ｖｇ１が１２Ｖ、閾値電圧Ｖｔｈが３Ｖの場合、電圧ＶＳ１は１２Ｖ－３Ｖ＝９Ｖにクランプされる。このとき、ドレイン端子Ｔｄの耐圧は例えば１２０Ｖであるので、９Ｖが印加されても問題はない。さらに、ＦＥＴ３０５の耐圧を例えば２００Ｖとすれば、ＦＥＴ３０５のドレイン・ソース間電圧は１５０Ｖ－９Ｖ＝１４１Ｖで、２００Ｖ以下となるので、問題はない。

また、ドレイン電圧ＶＤＳ２に負電圧が発生した場合、ＦＥＴ３０５はオンとなるので、電圧ＶＳ１はドレイン電圧ＶＤＳ２の負電圧と同じになる。

このように、本実施形態であれば、出力電圧Ｖｏｕｔが高めに設定されることでドレイン電圧ＶＤＳ２に生じる正電圧が高くなっても、ＦＥＴ３０５による電圧のクランプにより、ドレイン端子Ｔｄには耐圧に耐えられる電圧ＶＳ１を印加することができる。

＜第２実施形態＞
図３は、第２実施形態に係るＤＣ／ＤＣコンバータ２００Ｂの回路図である。ＤＣ／ＤＣコンバータ２００Ｂの先述した第１実施形態（図１）との相違点は、ドレイン端子Ｔｄに接続されるＦＥＴ３０７に関する構成である。

ｎチャネル型ＭＯＳＦＥＴであるＦＥＴ３０７のソースは、ドレイン端子Ｔｄに接続される。ＦＥＴ３０７のドレインは、同期整流トランジスタＭ２のドレインに接続される。ＦＥＴ３０７のゲートは、抵抗Ｒ１の一端とともに、コンデンサＣ２の一端に接続される。抵抗Ｒ１の他端は、ツェナーダイオードＺ１のアノードに接続される。ツェナーダイオードＺ１のカソードは、同期整流トランジスタＭ２のドレインに接続される。コンデンサＣ２の他端は、同期整流トランジスタＭ２のドレインに接続される。すなわち、ＦＥＴ３０７のゲートと同期整流トランジスタＭ２のドレインとの間に、抵抗Ｒ１とツェナーダイオードＺ１が直列に接続され、ＦＥＴ３０７のゲートと同期整流トランジスタＭ２のドレインとの間に、抵抗Ｒ１とツェナーダイオードＺ１による接続構成と並列にコンデンサＣ２が接続される。

また、ＦＥＴ３０７のゲートには、ダイオードＤ１のカソードが接続される。ダイオードＤ１のアノードには、電源３０８の出力電圧Ｖ３０８が印加される。電源３０８は、具体的には、抵抗Ｒ２、ツェナーダイオードＺ２、ＦＥＴ３０８Ａ、およびコンデンサＣ３を有する。抵抗Ｒ２の一端は、出力端子Ｐ２に接続される。抵抗Ｒ２の他端は、ツェナーダイオードＺ２のカソードに接続される。ツェナーダイオードＺ２のアノードは、接地される。ｎチャネル型ＭＯＳＦＥＴであるＦＥＴ３０８Ａのドレインは、出力端子Ｐ２に接続される。ＦＥＴ３０８Ａのソースは、コンデンサＣ３の一端に接続される。コンデンサＣ３の他端は、接地される。ＦＥＴ３０８Ａのゲートは、抵抗Ｒ２とツェナーダイオードＺ２との接続ノードに接続される。

例えば、出力電圧Ｖｏｕｔが２４Ｖ、ツェナーダイオードＺ２のツェナー電圧を１５Ｖとすると、抵抗Ｒ２とツェナーダイオードＺ２との接続ノードは１５Ｖにクランプされる。従って、ＦＥＴ３０８Ａのゲートには１５Ｖが印加され、ＦＥＴ３０８Ａのドレインには２４Ｖが印加され、ＦＥＴ３０８Ａのソースは、１５ＶからＦＥＴ３０８Ａの閾値電圧だけ低下した電圧にクランプされる。閾値電圧が例えば２Ｖであると、ＦＥＴ３０８Ａのソースは１３Ｖとなる。この場合、ＦＥＴ３０８ＡのソースとコンデンサＣ３との接続ノードに出力電圧Ｖ３０８が１３Ｖとして生じる。

ここで、図４に示すタイミングチャートを用いてＤＣ／ＤＣコンバータ２００Ｂの動作について説明する。図４には、上段から順に、ドレイン電圧ＶＤＳ２、パルス駆動信号Ｓ１２、電流Ｉｓ、ＦＥＴ３０７のゲート電圧Ｖｇ２、ＦＥＴ３０７のソース電圧Ｖｓ２、およびＦＥＴ３０７のドレイン・ソース間電圧Ｖｄｓを示す。なお、図４に示される電圧値の具体例に基づき以下説明するが、ここでの電圧値は一例に過ぎない。

タイミングｔ０より前では、スイッチングトランジスタＭ１がオンであり、ゲート駆動信号Ｓ１２はオフレベルであり、同期整流トランジスタＭ２はオフであり、電流Ｉｓは流れない。このとき、ドレイン電圧ＶＤＳ２には正電圧である１５０Ｖが発生する。ツェナーダイオードＺ１のツェナー電圧が例えば４７Ｖであるとすると、ツェナーダイオードＺ１の降伏により、ゲート電圧Ｖｇ２は、１５０Ｖ－４７Ｖ＝１０３Ｖとなる。そして、ＦＥＴ３０７により、ソース電圧Ｖｓ２は、ゲート電圧Ｖｇ２からＦＥＴ３０７の閾値電圧Ｖｔｈだけ低下した電圧にクランプされる。閾値電圧Ｖｔｈを例えば３Ｖとした場合、ソース電圧Ｖｓ２は、１０３Ｖ－３Ｖ＝１００Ｖにクランプされる。従って、ドレイン端子Ｔｄの耐圧１２０Ｖに耐えられる電圧がドレイン端子Ｔｄに印加される。また、このとき、ドレイン・ソース間電圧Ｖｄｓは、１５０Ｖ－１００Ｖ＝５０Ｖとなり、ＦＥＴ３０７の耐圧が例えば６０Ｖであっても、耐えることができる。すなわち、第１実施形態のように、耐圧が例えば２００Ｖの高い耐圧のＦＥＴをクランプ用に使用する必要が無くなり、コストを低下させることが可能になる。

また、タイミングｔ０でスイッチングトランジスタＭ１がターンオフされると、ドレイン電圧ＶＤＳ２は負電圧となる。このとき、ダイオードＤ１がオンとなり、ゲート電圧Ｖｇ２は、出力電圧Ｖ３０８からダイオードＤ１のＶｆ（順方向電圧）だけ低下した電圧となり、Ｖｆを１Ｖとすれば、１３Ｖ－１Ｖ＝１２Ｖとなる。ＦＥＴ３０７はオンとされ、ソース電圧Ｖｓ２は、ドレイン電圧ＶＤＳ２と同じ電圧となり、負電圧となる。すると、パルス発生器３０１によりパルス信号Ｓ１１はＨｉｇｈとされ、ゲート駆動信号Ｓ１２はオンレベルとなる。よって、同期整流トランジスタＭ２はターンオンされ、電流Ｉｓが流れ始める。

電流Ｉｓが徐々に減少することで負電圧のドレイン電圧ＶＤＳ２およびソース電圧Ｖｓ２は上昇し、タイミングｔ１でゼロカレントに達すると、パルス発生器３０１によりパルス信号Ｓ１１はＬｏｗとされ、ゲート駆動信号Ｓ１２はオフレベルとなり、同期整流トランジスタＭ２はターンオフされる。その後、スイッチングトランジスタＭ１がターンオンされると、ドレイン電圧ＶＤＳ２は、再び正電圧である１５０Ｖとなる。

なお、コンデンサＣ２は、ドレイン電圧ＶＤＳ２のＡＣ成分を通過させるための構成である。これにより、例えば、ドレイン電圧ＶＤＳ２が負電圧から正電圧に変化したときに、ゲート電圧Ｖｇ２が出力電圧Ｖ３０８からダイオードＤ１のＶｆだけ低下した電圧のまま残り、ＦＥＴ３０７のドレイン・ソース間に大きな電圧が印加されることを抑制できる。

＜第３実施形態＞
図５は、第３実施形態に係るＤＣ／ＤＣコンバータ２００Ｃの回路図である。ＤＣ／ＤＣコンバータ２００Ｃの先述した第２実施形態（図３）との相違点は、同期整流コントローラ３００Ａの有する電源端子Ｔｖｃｃおよび電源３０８に関する構成である。

具体的には、電源端子Ｔｖｃｃは、電源３０８におけるＦＥＴ３０８ＡとコンデンサＣ３との接続ノードに接続される。また、電源３０８においては、抵抗Ｒ２とツェナーダイオードＺ２との接続ノードと、ＦＥＴ３０８Ａのゲートとの間に、バイポーラトランジスタＴｒ１のコレクタが接続される。バイポーラトランジスタＴｒ２のエミッタは、接地される。バイポーラトランジスタＴｒ１のベースには、制御端子Ｐ４が接続される。制御端子Ｐ４には、不図示のマイコンからオンレベル・オフレベルを切替える制御信号Ｓ４が印加される。

同期整流コントローラ３００Ａにおいては、ＬＤＯ（Low Dropout）レギュレータ３５０が含まれる。ＬＤＯレギュレータ３５０には、電源端子Ｔｖｃｃに印加される入力電圧が入力され、ＬＤＯレギュレータ３５０は、当該入力電圧に基づき内部電圧Ｖｒｅｇを生成して出力する。

制御端子Ｐ４にマイコンによりオンレベル（Ｌｏｗ）の制御信号Ｓ４が印加された場合、バイポーラトランジスタＴｒ１はオフとなり、ＦＥＴ３０８Ａによるクランプにより出力電圧Ｖ３０８（例えば１３Ｖ）が電源端子Ｔｖｃｃに印加される。これにより、ＬＤＯレギュレータ３５０は、出力電圧Ｖ３０８に基づき内部電圧Ｖｒｅｇを生成する。

内部電圧Ｖｒｅｇはドライバ３０２の電源となるので、図６に示すタイミングチャートのように、制御信号Ｓ４がオンレベルの間、ゲート駆動信号Ｓ１２はオフレベルと、内部電圧Ｖｒｅｇによるオンレベルとの繰り返しとなる。

そして、マイコンにより制御信号Ｓ４がオフレベル（Ｈｉｇｈ）とされると、バイポーラトランジスタＴｒ１がオンとなり、ＦＥＴ３０８Ａのゲートが接地される。これにより、ＦＥＴ３０８Ａはオフとされ、コンデンサＣ３の放電が開始される。放電により出力電圧Ｖ３０８が減少するに従い、内部電圧Ｖｒｅｇも減少する。これにより、図６のタイミングｔ１１から示すように、ゲート駆動信号Ｓ１２のオンレベルが減少する。そして、出力電圧Ｖ３０８がＵＶＬＯ検出電圧を下回ると、ＬＤＯ３５０は内部電圧Ｖｒｅｇの出力を停止する。これにより、図６に示すタイミングｔ１２のように、ゲート駆動信号Ｓ１２がオフされる。

このように、本実施形態では、マイコンによる内部電源３０８のオンオフ制御により、同期整流コントローラ３００Ａのシャットダウン制御が可能となる。

＜第４実施形態＞
以上の実施形態ではフライバックコンバータを例としたが、ＬＬＣコンバータにも本発明は 適用可能である。図７は、第４実施形態に係るＤＣ／ＤＣコンバータ２００Ｄの回路図で ある。一次側には、トランジスタＭ１１、Ｍ１２および共振キャパシタＣｓが設けられる。

一次側コントローラ２０２Ｄは、フィードバック信号Ｖｆｂに基づいてトランジスタＭ１１ 、Ｍ１２を駆動する。一次側コントローラ２０２Ｄは公知の技術を用いて構成すればよい。

トランスＴ２は、二次巻線Ｗ２１、Ｗ２２を有する。２次側には、２個の同期整流トランジスタＭ２１、Ｍ２２が設けられる。同期整流コントローラ３００Ｄは、同期整流トランジスタＭ２１のドレイン電圧ＶＤ１に基づいて同期整流トランジスタＭ２１を駆動し、同期整流トランジスタＭ２２のドレイン電圧ＶＤ２に基づいて同期整流トランジスタＭ２２を駆動する。同期整流コントローラ３００Ｄは、同期整流コントローラを２チャンネル分（ＣＨ１、ＣＨ２）含んでいる。

そして、図７に示すように、同期整流コントローラ３００Ｄの有する第１ドレイン端子Ｔｄ１は、ＦＥＴ３５１を介して同期整流トランジスタＭ２１のドレインに接続され、同期整流コントローラ３００Ｄの有する第２ドレイン端子Ｔｄ２は、ＦＥＴ３５２を介して同期整流トランジスタＭ２２のドレインに接続される。ＦＥＴ３５１，３５２ともに所定の電源によってゲートに所定電圧が印加される。

これにより、先述した第１実施形態と同様に、ドレイン電圧ＶＤ１，ＶＤ２に正電圧が発生した場合でも、ＦＥＴ３５１，３５２のソース電圧（すなわち第１ドレイン端子Ｔｄ１，第２ドレイン端子Ｔｄ２に印加される電圧）は、電源による所定電圧からＦＥＴの閾値電圧だけ低下した電圧にクランプされる。従って、第１ドレイン端子Ｔｄ１，第２ドレイン端子Ｔｄ２の耐圧に耐えることが可能となる。

なお、他の実施形態として、ＬＬＣコンバータに対して、先述した第２実施形態のようなＦＥＴによるクランプ構成を適用することも可能である。

また、ＬＬＣコンバータよりフライバックコンバータのほうが、同期整流トランジスタのドレイン電圧に生じる正電圧が高くなりやすい傾向にあるので、本発明はより有効である。

＜その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変更が可能である。

本発明は、例えばフライバックコンバータに利用することができる。

２００Ａ～２００Ｄ、２００Ｓ ＤＣ／ＤＣコンバータ
Ｐ１ 入力端子
Ｐ２ 出力端子
Ｐ３ 接地端子
Ｔ１、Ｔ２ トランス
Ｗ１ 一次巻線
Ｗ２、Ｗ２１、Ｗ２２ 二次巻線
Ｍ１ スイッチングトランジスタ
Ｍ２ 同期整流トランジスタ
Ｄ２ ボディダイオード
Ｃ１ 出力コンデンサ
２０２ 一次側コントローラ
２０４ フォトカプラ
２０６ フィードバック回路
３００Ａ、３００Ｄ、３００Ｓ 同期整流コントローラ
３０１ パルス発生器
３０２ ドライバ
３０５ ＦＥＴ
３０６ 電源
Ｔｄ ドレイン端子
Ｔｖｃｃ 電源端子
Ｔｇ ゲート端子
Ｔｓ ソース端子
３０７ ＦＥＴ
３０８ 電源
Ｔｒ１ バイポーラトランジスタ
３５０ ＬＤＯレギュレータ
Ｐ４ 制御端子
Ｍ１１、Ｍ１２ トランジスタ
Ｍ２１、Ｍ２２ 同期整流トランジスタ
３００Ｄ 同期整流コントローラ
Ｔｄ１ 第１ドレイン端子
Ｔｄ２ 第２ドレイン端子
３５１、３５２ ＦＥＴ

Claims (7)

1. 二次側に配置される同期整流トランジスタと、
   前記同期整流トランジスタの駆動を制御する同期整流コントローラと、を備えた絶縁同期整流型ＤＣ／ＤＣコンバータであって、
   前記同期整流コントローラの有するドレイン端子と、前記同期整流トランジスタのドレインとの間に接続されるトランジスタと、
   前記トランジスタのゲートと、前記同期整流トランジスタのドレインとの間に接続されるツェナーダイオードと、
   電源と、
   前記電源と前記トランジスタのゲートとの間に接続されるダイオードと、を有する、
   絶縁同期整流型ＤＣ／ＤＣコンバータ。
2. 前記トランジスタのゲートと、前記同期整流トランジスタのドレインとの間に、前記ツェナーダイオードと直列に接続される第１抵抗をさらに有する、請求項１に記載の絶縁同期整流型ＤＣ／ＤＣコンバータ。
3. 前記トランジスタのゲートと、前記同期整流トランジスタのドレインとの間に、前記ツェナーダイオードおよび前記第１抵抗による接続構成と並列に接続される第１コンデンサをさらに有する、請求項２に記載の絶縁同期整流型ＤＣ／ＤＣコンバータ。
4. 前記電源は、絶縁同期整流型ＤＣ／ＤＣコンバータの出力端子と接地端との間に直列に接続される第２抵抗および第２ツェナーダイオードと、
   前記第２抵抗と前記第２ツェナーダイオードとの接続ノードに接続されるゲート、および前記出力端子と接続されるドレインを有するＦＥＴと、
   前記ＦＥＴのソースと接地端との間に接続される第２コンデンサと、を有し、
   前記第２コンデンサと前記ＦＥＴとの接続ノードに前記ダイオードが接続される、請求項１から請求項３のいずれか１項に記載の絶縁同期整流型ＤＣ／ＤＣコンバータ。
5. 前記同期整流コントローラは、前記第２コンデンサと前記ＦＥＴとの接続ノードに接続されるＬＤＯレギュレータを有し、
   前記電源は、前記ＦＥＴのゲートと接地端との間に接続されるバイポーラトランジスタを有し、
   前記バイポーラトランジスタのベースに制御信号が印加可能である、請求項４に記載の絶縁同期整流型ＤＣ／ＤＣコンバータ。
6. 前記トランジスタは、ＦＥＴであり、
   前記トランジスタのソースは、前記ドレイン端子に接続され、前記トランジスタのドレインは、前記同期整流トランジスタのドレインに接続される、請求項１から請求項５のいずれか１項に記載の絶縁同期整流型ＤＣ／ＤＣコンバータ。
7. フライバックコンバータである請求項１から請求項６のいずれか１項に記載の絶縁同期整流型ＤＣ／ＤＣコンバータ。

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