JP6994279B1 - Polishing method and semiconductor chip holding structure for polishing - Google Patents
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Abstract
【課題】研磨された半導体チップの周辺ダレを少なくする。【解決手段】支持基板２０と、支持基板２０に接合された半導体チップ１と、支持基板２０の上面であって、半導体チップ１の外周を包囲する包囲層７とを備えた。また、半導体チップ１と、半導体チップ１の上に積層された第１接着層４と、第１接着層４の上に積層され、第１接着層４と区別可能な第１塗膜８と、第１塗膜８の上に積層された第２接着層５とを備え、第１接着層４は、第２接着層５よりも薄い。【選択図】図１PROBLEM TO BE SOLVED: To reduce peripheral sagging of a polished semiconductor chip. SOLUTION: The support substrate 20 is provided with a support substrate 20, a semiconductor chip 1 bonded to the support substrate 20, and an enclosing layer 7 which is an upper surface of the support substrate 20 and surrounds the outer periphery of the semiconductor chip 1. Further, the semiconductor chip 1, the first adhesive layer 4 laminated on the semiconductor chip 1, the first coating film 8 laminated on the first adhesive layer 4 and distinguishable from the first adhesive layer 4, and the like. A second adhesive layer 5 laminated on the first coating film 8 is provided, and the first adhesive layer 4 is thinner than the second adhesive layer 5. [Selection diagram] Fig. 1
Description
本発明は、研磨方法、及び研磨用半導体チップ保持構造に関する。 The present invention relates to a polishing method and a semiconductor chip holding structure for polishing.
半導体チップの検査では、回路面を研磨し、露出した配線層を顕微鏡で観察している。ところで、半導体チップの研磨では、その外周部の研磨速度が中心部よりも速くなる傾向がある。そのため、半導体チップの外周の研磨量が多くなる周辺ダレが問題になる。特許文献１には、この周辺ダレを防止して、平坦度を向上させる技術が記載されている。この特許文献１に記載の技術は、半導体基板への接触面積を変えるように、研磨用保持板の構造に特徴を持たせたものである。
In the inspection of semiconductor chips, the circuit surface is polished and the exposed wiring layer is observed with a microscope. By the way, in polishing a semiconductor chip, the polishing speed of the outer peripheral portion tends to be faster than that of the central portion. Therefore, there is a problem of peripheral sagging, which increases the amount of polishing on the outer periphery of the semiconductor chip.
特許文献１に記載の技術は、シリコンウェハ等の半導体基板の研磨を目的にしており、半導体チップの研磨を目的にしたものではない。
The technique described in
本発明は、このような事情に鑑みてなされたものであり、周辺ダレの少ない半導体チップの研磨方法、及び研磨用半導体チップ保持構造を提供することを目的とする。 The present invention has been made in view of such circumstances, and an object of the present invention is to provide a method for polishing a semiconductor chip with less peripheral sagging and a structure for holding a semiconductor chip for polishing.
前記目的を達成するために、第１発明の研磨方法は、第１接着剤層（4）を半導体チップの上面に積層させる第１接着剤層積層ステップと、第１インク層（8）を前記第１接着剤層（4）の上面の一部領域に積層する第１インク層積層ステップと、前記半導体チップと支持基板とを接合する接合ステップと、前記半導体チップの外周面を包囲する包囲層を形成する包囲層形成ステップと、前記半導体チップの上面側から前記半導体チップ及び前記包囲層を研磨する研磨ステップとを実行し、前記包囲層形成ステップでは、第２接着剤層（5）が前記第１接着剤層（4）の上面及び前記第１インク層（8）の上面を封止し、前記研磨ステップでは、前記第１インク層が削除されるまで前記第２接着剤層（5）及び前記第１インク層（8）に対して第１研磨を行い、前記第１インク層（8）が削除されたら前記第１接着剤層（4）及び前記半導体チップに対して前記第１研磨よりも研磨速度が遅い第２研磨を行うことを特徴とする。
また、第２発明の研磨方法は、第１接着剤層（4）を半導体チップの上面に積層させる第１接着剤層積層ステップと、第１インク層（8）を前記第１接着剤層（4）の上面の一部領域に積層する第１インク層積層ステップと、前記第１インク層（8）の上面に、前記第１接着剤層（4）よりも厚い第２接着剤層（5）を積層する第２接着剤層積層ステップと、前記第２接着剤層積層ステップの後に、前記第２接着剤層（5）の上面であって、上から見て、前記第１インク層（8）と重ならない領域に第２インク層（9）を積層する第２インク層積層ステップと、前記半導体チップと支持基板とを接合する接合ステップと、前記半導体チップの外周面を包囲する包囲層を形成する包囲層形成ステップと、前記半導体チップの上面側から前記半導体チップ及び前記包囲層を研磨する研磨ステップとを実行し、前記包囲層形成ステップでは、第３接着剤層（6）により前記第２接着剤層（5）の上面及び前記第２インク層（9）の上面を封止し、前記研磨ステップでは、前記半導体チップの上面側から、前記第２接着剤層（5）が露出するまで、前記第２インク層（9）及び前記第３接着剤層（6）を粗研磨する粗研磨ステップと、前記第１インク層が削除されるまで前記第２接着剤層（5）及び前記第１インク層（8）に対して前記粗研磨よりも研磨速度が遅い第１研磨を行い、前記第１インク層が削除されたら前記第１接着剤層（4）及び前記半導体チップに対して前記第１研磨よりも研磨速度が遅い第２研磨を行うことを特徴とする。なお、括弧内の符号や文字は、実施形態において付した符号等であって、本発明を限定するものではない。
In order to achieve the above object, in the polishing method of the first invention, the first adhesive layer laminating step of laminating the first adhesive layer (4) on the upper surface of the semiconductor chip and the first ink layer (8) are described. The first ink layer laminating step to be laminated on a part of the upper surface of the first adhesive layer (4), the joining step to join the semiconductor chip and the support substrate, and the surrounding layer surrounding the outer peripheral surface of the semiconductor chip. The encircling layer forming step for forming the surrounding layer and the polishing step for polishing the semiconductor chip and the enclosing layer from the upper surface side of the semiconductor chip are executed. In the enclosing layer forming step, the second adhesive layer (5) is said. The upper surface of the first adhesive layer (4) and the upper surface of the first ink layer (8) are sealed, and in the polishing step, the second adhesive layer (5) is used until the first ink layer is removed. And the first polishing is performed on the first ink layer (8), and when the first ink layer (8) is deleted, the first polishing is performed on the first adhesive layer (4) and the semiconductor chip. It is characterized in that the second polishing, which has a slower polishing speed than that of the other, is performed.
Further, in the polishing method of the second invention, the first adhesive layer laminating step of laminating the first adhesive layer (4) on the upper surface of the semiconductor chip and the first ink layer (8) are laminated with the first adhesive layer (the first adhesive layer (8). The first ink layer laminating step to be laminated on a part of the upper surface of 4) and the second adhesive layer (5) thicker than the first adhesive layer (4) on the upper surface of the first ink layer (8). The first ink layer (1), which is the upper surface of the second adhesive layer (5) after the second adhesive layer laminating step for laminating) and the second adhesive layer laminating step. A second ink layer laminating step of laminating the second ink layer (9) in a region that does not overlap with 8), a joining step of joining the semiconductor chip and the support substrate, and an enclosing layer surrounding the outer peripheral surface of the semiconductor chip. The enclosing layer forming step for forming the surrounding layer and the polishing step for polishing the semiconductor chip and the enclosing layer from the upper surface side of the semiconductor chip are executed. In the enclosing layer forming step, the third adhesive layer (6) is used. The upper surface of the second adhesive layer (5) and the upper surface of the second ink layer (9) are sealed, and in the polishing step, the second adhesive layer (5) is exposed from the upper surface side of the semiconductor chip. The rough polishing step of rough polishing the second ink layer (9) and the third adhesive layer (6), and the second adhesive layer (5) and the second adhesive layer (5) until the first ink layer is removed. The first polishing is performed on the first ink layer (8), which has a slower polishing speed than the rough polishing, and when the first ink layer is deleted, the first adhesive layer (4) and the semiconductor chip are subjected to the first polishing. The second polishing is characterized in that the polishing speed is slower than that of the first polishing. The symbols and characters in parentheses are the symbols and the like attached in the embodiments, and do not limit the present invention.
また、本発明の研磨用半導体チップ保持構造は、配線層が形成された半導体チップと、該配線層の上面に積層された第１接着剤層(4)と、該第１接着剤層の上面に積層された第１インク層(8)と、該第１インク層の上面に積層された第２接着剤層(5)とを備え、前記第１接着剤層は、前記第２接着剤層よりも薄く、前記半導体チップは、前記第１接着剤層及び前記第２接着剤層と共に、前記配線層の側から研磨されることを特徴とする。なお、括弧内の符号や文字は、実施形態において付した符号等であって、本発明を限定するものではない。 Further, the polishing semiconductor chip holding structure of the present invention includes a semiconductor chip on which a wiring layer is formed, a first adhesive layer (4) laminated on the upper surface of the wiring layer, and an upper surface of the first adhesive layer. The first ink layer (8) laminated on the surface of the first ink layer and the second adhesive layer (5) laminated on the upper surface of the first ink layer are provided, and the first adhesive layer is the second adhesive layer. Thinner, the semiconductor chip is characterized by being polished from the side of the wiring layer together with the first adhesive layer and the second adhesive layer. The symbols and characters in parentheses are the symbols and the like attached in the embodiments, and do not limit the present invention.
本発明によれば、研磨された半導体チップの周辺ダレを少なくすることができる。 According to the present invention, peripheral sagging of a polished semiconductor chip can be reduced.
以下、図面を参照して、本発明の実施の形態（以下、「本実施形態」と称する）につき詳細に説明する。なお、各図は、本実施形態を十分に理解できる程度に、概略的に示してあるに過ぎない。また、各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。 Hereinafter, embodiments of the present invention (hereinafter referred to as “the present embodiment”) will be described in detail with reference to the drawings. It should be noted that each figure is merely shown schematically to the extent that the present embodiment can be fully understood. Further, in each figure, common components and similar components are designated by the same reference numerals, and duplicate description thereof will be omitted.
（実施形態）
図１（ａ）は、本発明の実施形態である研磨用半導体チップの断面図であり、図１（ｂ）は、その平面を縮小した図である。
研磨用半導体チップ保持構造１１ａは、半導体チップ１を含んだ研磨用積層体１０と、支持基板としてのガラス基板２０と、研磨用積層体１０の外周を包囲する包囲層７とを備えている。研磨用積層体１０は、ワックス２を介してガラス基板２０の上面に接合されている。また、研磨用半導体チップ保持構造１１ａ（以下「チップ保持構造１１ａ」という。）には、研磨用積層体１０の上面を封止する接着層（第３接着層６）が形成されている。この第３接着層６及び包囲層７は、光硬化接着剤（例えば、ＵＶ接着剤）が硬化した硬化樹脂である。なお、チップ保持構造１１ａ及び研磨用積層体１０は、平面視矩形状であり、ガラス基板２０は、チップ保持構造１１ａよりも大きな円形である。
(Embodiment)
FIG. 1A is a cross-sectional view of a semiconductor chip for polishing according to an embodiment of the present invention, and FIG. 1B is a reduced plan view thereof.
The polishing semiconductor
研磨用積層体１０は、半導体チップ１と、第１接着層４と、第１塗膜８と、第２接着層５と、第２塗膜９とを備える。半導体チップ１は、Ｓｉ基板１５の上面に配線層１２等が形成されたものである。この配線層１２が顕微鏡による観察対象（検査対象）である。第１接着層４は、半導体チップ１の上面に薄く積層されたものである。第１塗膜８は、第１接着層４の上面の一部領域に塗布されたものであり、目視で第１接着層４と区別することができる。第２接着層５は、第１接着層４の他の領域及び第１塗膜８の上面に積層されたものである。第２塗膜９は、第２接着層５の上面であって、第１塗膜８と異なる領域に塗布されている。第１接着層４及び第２接着層５は、第３接着層６及び包囲層７と同様に、光硬化接着剤（ＵＶ接着剤）が硬化した硬化樹脂であり、透明又は半透明である。第１塗膜８及び第２塗膜９は、例えば、有色の油性インクである。第１塗膜８及び第２塗膜９の色は、同じでもよいが、目視で容易に区別できるよう、異ならせることが好ましい。
The
図２Ａ乃至図２Ｃは、本発明の実施形態である研磨方法を説明する説明図である。
図２ＡのステップＳＰ１では、作業者は、板材としてのガラス基板２０の上面に半導体チップ１を載置し、半導体チップ１の厚みＡを計測する。計測時には、基板面１ｂを板材としてのガラス基板２０に接触させる。また、ガラス基板２０の上面の一部領域に、光硬化接着剤としてのＵＶ接着剤３を垂らす。
2A to 2C are explanatory views illustrating the polishing method according to the embodiment of the present invention.
In step SP1 of FIG. 2A, the operator places the
ステップＳＰ２では、作業者は、垂らしたＵＶ接着剤３の上に、表裏を反転させた半導体チップ１を載置して、回路面１ａにＵＶ接着剤３を付着させる。ステップＳＰ３では、作業者は、半導体チップ１をガラス基板２０の上面でスライド移動させて、半導体チップ１をガラス基板２０から取り外す。これにより、半導体チップ１の回路面１ａに付着したＵＶ接着剤３は、例えば、１μｍ以下に薄層化される。
In step SP2, the operator places the
ステップＳＰ４では、作業者は、半導体チップ１に付着したＵＶ接着剤３に紫外光を照射する。これにより、薄層化したＵＶ接着剤３が硬化し、第１接着層４が形成される。その後、作業者は、半導体チップ１の下面から第１接着層４の上面までの厚さＢを測定する。
In step SP4, the operator irradiates the
ステップＳＰ５（図２Ｂ）では、作業者は、第１接着層４の上面の一部領域に、例えば市販の油性ペン等を用いて、赤色の油性インクを塗布し、第１塗膜８を形成する。ここで、第１塗膜８は、薄層化された第１接着層４よりも、さらに薄い。ステップＳＰ６では、ステップＳＰ２乃至ＳＰ４を繰り返して、第１塗膜８及び第１接着層４の他の上面に第２接着層５を形成する。
In step SP5 (FIG. 2B), the operator applies red oil-based ink to a part of the upper surface of the first
つまり、ステップＳＰ６では、半導体チップ１に形成された第１接着層４及び第１塗膜８にＵＶ接着剤３を付着させ（ＳＰ２）、第１接着層４及び第１塗膜８が形成された半導体チップ１のスライド移動により、ＵＶ接着剤３を薄層化させる（ＳＰ３）。そして、第１接着層４及び第１塗膜８に付着したＵＶ接着剤３にＵＶ光を照射させて（ＳＰ４）、第２接着層５が形成される（ＳＰ６）。その後、作業者は、半導体チップ１の下面から第２接着層５の上面までの厚さＣを測定する。
That is, in step SP6, the
ステップＳＰ７では、作業者は、第２接着層５の上面であって、上から見て第１塗膜８と重ならない領域に対して、第１塗膜８（例えば、赤色）とは異なる色（例えば黄色）の油性インクを塗布し、第２塗膜９を形成する。これにより、研磨用積層体１０が形成される。その後、作業者は、半導体チップ１の下面から第２塗膜９の上面までの厚さＣａを測定する。
In step SP7, the operator has a color different from that of the first coating film 8 (for example, red) with respect to a region on the upper surface of the second
ステップＳＰ８では、作業者は、ワックス２を用いて、研磨用半導体チップ１０を支持基板としてのガラス基板２０に貼り付ける。研磨用半導体チップ１０は、ガラス基板２０の中央部に貼り付けるのが好ましい。また、作業者は、ガラス基板２０の上面から研磨用積層体１０の上面（つまり、第２塗膜９の上面）までの厚さＤを測定する。このとき、第２塗膜９の厚さが２μｍ未満のときには第２接着層５の上面の位置で測定し、２μｍ以上あるときには、第２塗膜９の上面の位置で測定する。
In step SP8, the operator uses the
ステップＳＰ９（図２Ｃ）では、ガラス基板２０の上面であって、研磨用積層体１０の外周に、枠体２１を載置し、載置された枠体２１を粘着テープ２２でガラス基板２０に固定する。ここで、枠体２１は、例えば、ゴム製であり、矩形状の貫通部２１ａを備えている。貫通部２１ａの形状は、研磨用半導体チップ１０の外形に合わせて、矩形状が好ましいが、円形でも構わない。
In step SP9 (FIG. 2C), the
ステップＳＰ１０では、ガラス基板２０の上面にＵＶ接着剤３を積層する。具体的には、枠体２１の貫通部２１ａにＵＶ接着剤３を流し込む。本実施形態では、研磨用積層体１０の外周面（側面）に加えて、研磨用積層体１０の上面をＵＶ接着剤３で覆う。そして、作業者は、流し込んだＵＶ接着剤３に対してＵＶ光を照射する。これにより、研磨用積層体１０の外周面及び上面が紫外線硬化樹脂で封止され、包囲層７及び第３接着層６（図１）が形成される。
In step SP10, the
ステップＳＰ１１（図２Ｃ）において、作業者が枠体２１を取り外すことにより、研磨用半導体チップ保持構造１１ａが作成される。その後、作業者は、ガラス基板２０の上面から第３接着層６の上面までの厚さＥを測定する。
In step SP11 (FIG. 2C), the worker removes the
図３は、本発明の実施形態である研磨用半導体チップ保持構造を示す写真である。
研磨用積層体１０が矩形状のガラス基板２０の中央部に配設されている。研磨用積層体の上面及び外周面は、第３接着層６及び包囲層７で矩形状に封止されている。なお、ガラス基板２０には、枠体２１との間に染み出たＵＶ接着剤３ａが付着している。
FIG. 3 is a photograph showing a semiconductor chip holding structure for polishing according to an embodiment of the present invention.
The polishing
図４は、本発明の実施形態である研磨方法を説明する説明図である。
ステップＳＰ１２では、研磨装置１００を用いて、研磨用半導体チップ保持構造１１ａの第３接着層６の上面側から、第２塗膜９が削除され、第２接着層５が露出するまで、粗研磨（ラッピング）する。このときの研磨量は、厚さ（Ｅ－Ｄ）である。
FIG. 4 is an explanatory diagram illustrating a polishing method according to an embodiment of the present invention.
In step SP12, the polishing
研磨装置１００は、研磨板３０と、研磨治具４０とを備えて構成される。研磨板３０は、鋳鉄製の円形平板であり、上面の平坦性が良い。なお、特定の配線層を露出させるときには、アルミ製の研磨板３０の表面に発泡ポリウレタン樹脂のパッドを貼り付ける。研磨治具４０は、ステンレス製の円形平板であり、下面の平坦性が良い。研磨治具４０は、研磨板３０の上部又は上方であって（不図示）、研磨板３０の回転軸Ｐからズレた位置に配設されている。
The
次に、作業者は、発泡ポリウレタン系のパッド（＋大粒径のコロイダルシリカ）を使い、第１塗膜８が削除され、第１接着層４が露出するまで、第２接着層５を通常研磨する。研磨量は、研磨時点での合計厚－（厚さＢ＋ワックス厚）である。ワックス厚さは、厚さ（Ｄ－Ｃ）である。
Next, the operator uses a polyurethane foam pad (+ large particle size colloidal silica) and normally uses the second
図５は、研磨によって、第１塗膜が削除された状態を示す断面図である。
第１塗膜８が削除された後では、作業者は、第１接着層４及び包囲層７の表面をポリッシング研磨する（ＳＰ１３）。第１接着層４の厚みは、研磨時点の合計厚＝（厚みＡ＋ワックス厚）となる。ここで、第３接着層６を研磨する粗研磨と、第２接着層５を研磨する通常研磨と、第１接着層４を研磨するポリッシング研磨とは、研磨スピードが異なる。具体的には、粗研磨の研磨速度＞通常研磨の研磨速度＞ポリッシング研磨の研磨速度の関係がある。
FIG. 5 is a cross-sectional view showing a state in which the first coating film is removed by polishing.
After the
つまり、作業者は、第２塗膜９が削除されるまで（第２塗膜９の色が視認できなくなるまで）は、第３接着層６を粗研磨し、第１塗膜８が削除されるまで（第１塗膜８の色が視認できなくなるまで）は、粗研磨よりも遅い研磨速度で第２接着層５を通常研磨し、第１塗膜８が削除されてからは、薄層化された第１接着層４を通常研磨よりも遅い研磨速度でポリッシング研磨する。言い換えれば、第１塗膜８及び第２塗膜９は、研磨速度を変えるときの目印になる。なお、第１接着層４の厚みが２μｍ以上あるときには、荷重やプレートの回転速度を通常のポリッシング条件よりも上げると研磨時間を短縮することができる。
That is, the operator roughly polishes the third
図６は、半導体チップの一部を示す構造図である。
半導体チップ１には、Ｓｉ基板１５に、複数の配線層１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅが多層に形成されたものである。また、配線層１２ａ，１２ｂ，１２ｃ，１２ｄと隣接する配線層１２ｂ，１２ｃ，１２ｄ，１２ｅとの間には、ＳｉＯ２やＳｉＮ等の層間絶縁層１３ｂ，１３ｃ，１３ｄ，１３ｅが形成されている。なお、最表面には、層間絶縁層１３ａが形成されている。層間絶縁層１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅを総称して絶縁層１４という。
FIG. 6 is a structural diagram showing a part of the semiconductor chip.
In the
図６には、配線層１２ｄと層間絶縁層１３ｄとの境界に破線１６ａが描かれている。この破線は、本実施形態の研磨方法を用いて研磨した研磨面を示すものである。これに対して、配線層１２ｂと層間絶縁層１３ｂとの境界に描かれている破線１６ｂは、包囲層７が形成されていない従来技術を用いて、研磨した研磨面を示すものである。
In FIG. 6, a
従来技術では、半導体チップ１の外周領域の研磨速度が中心部よりも速くなって、その領域が深く研磨され、周辺ダレが生じる。しかしながら、本実施形態の研磨用半導体チップ保持構造１１ａ（図１（ａ））には、包囲層７が形成されている。しかしながら、本実施形態の研磨方法によれば、包囲層７の領域に周辺ダレが生じても、研磨用積層体１０及び半導体チップ１には、周辺ダレが生じない。
In the prior art, the polishing speed of the outer peripheral region of the
また、研磨用積層体１０には、第１接着層４，第２接着層５に加えて、第１塗膜８及び第２塗膜９が形成されている。本実施形態の研磨方法では、第２塗膜９が削除されるまで、粗研磨を行い、第１塗膜８が削除されるまで通常研磨を行い、第１塗膜８が削除されてからポリッシング研磨を行うことができる。つまり、第１塗膜８及び第２塗膜９は、研磨速度の切替えを容易にさせる。
Further, in addition to the first
（変形例）
本発明は前記した実施形態に限定されるものではなく、例えば以下のような変形が可能である。
（１）前記実施形態の研磨方法では、半導体チップ１の上面に第１接着層４を積層し（ＳＰ４）、その第１接着層４の上面に第１塗膜８を形成した（ＳＰ５）。半導体チップ１の上面に第１接着層４を積層することなく、半導体チップ１の上面に第１塗膜８を形成しても構わない。この場合、研磨によって、第１塗膜８が削除され、半導体チップ１が露出したときには、最表面の層間絶縁層１３ａ（図５）をポリッシング研磨し、配線層１２ａを露出させることになる。
(Modification example)
The present invention is not limited to the above-described embodiment, and for example, the following modifications are possible.
(1) In the polishing method of the above embodiment, the first
（２）前記実施形態の研磨方法では、第１塗膜８及び第２塗膜９に油性インクを用いたが、例えば、導電性塗料や磁気塗料のように、第１接着層４と区別可能なものであれば構わない。
(2) In the polishing method of the above embodiment, oil-based ink is used for the
（３）前記実施形態の研磨方法では、ＵＶ接着剤３を薄層化するための板材と（ＳＰ３）、研磨用半導体チップ１０を貼り付ける支持基板と（ＳＰ８）して、共通のガラス基板２０を用いたが、異なる板状部材を用いても構わない。
(3) In the polishing method of the above embodiment, a plate material for thinning the UV adhesive 3 (SP3) and a support substrate to which the
１ 半導体チップ
２ ワックス
３ ＵＶ接着剤（光硬化接着剤）
４ 第１接着層
５ 第２接着層
６ 第３接着層
７ 包囲層
８ 第１塗膜（油性マジック）
９ 第２塗膜（油性マジック）
１０，１１ａ 研磨用半導体チップ保持構造
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ 配線層
１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ 層間絶縁層
１６ａ，１６ｂ 破線（研磨面）
２０ ガラス基板（板材、支持基板）
２１ 枠体
３０ 研磨板
１００ 研磨装置
4 1st
9 Second coating film (oil-based marker)
10,11a Semiconductor chip holding structure for polishing 12, 12a, 12b, 12c, 12d,
20 Glass substrate (plate material, support substrate)
21
Claims (4)
第１インク層を前記第１接着剤層の上面の一部領域に積層する第１インク層積層ステップと、
前記半導体チップと支持基板とを接合する接合ステップと、
前記半導体チップの外周面を包囲する包囲層を形成する包囲層形成ステップと、
前記半導体チップの上面側から前記半導体チップ及び前記包囲層を研磨する研磨ステップとを実行し、
前記包囲層形成ステップでは、前記包囲層を形成すると共に、第２接着剤層が前記第１接着剤層の上面及び前記第１インク層の上面を封止し、
前記研磨ステップでは、前記第１インク層が削除されるまで前記第２接着剤層及び前記第１インク層に対して第１研磨を行い、前記第１インク層が削除されたら前記第１接着剤層及び前記半導体チップに対して前記第１研磨よりも研磨速度が遅い第２研磨を行う
ことを特徴とする研磨方法。 The first adhesive layer laminating step of laminating the first adhesive layer on the upper surface of the semiconductor chip, and
The first ink layer laminating step of laminating the first ink layer on a part of the upper surface of the first adhesive layer, and the first ink layer laminating step.
A joining step for joining the semiconductor chip and the support substrate,
A step of forming a surrounding layer for forming a surrounding layer surrounding the outer peripheral surface of the semiconductor chip, and a step of forming the surrounding layer.
A polishing step of polishing the semiconductor chip and the surrounding layer is performed from the upper surface side of the semiconductor chip.
In the surrounding layer forming step, the surrounding layer is formed, and the second adhesive layer seals the upper surface of the first adhesive layer and the upper surface of the first ink layer.
In the polishing step, the second adhesive layer and the first ink layer are first polished until the first ink layer is deleted, and when the first ink layer is deleted, the first adhesive is applied. A polishing method comprising performing a second polishing on a layer and the semiconductor chip, which has a slower polishing speed than the first polishing.
前記第１接着剤層積層ステップでは、
第１光硬化接着剤を板材に塗布し、該第１光硬化接着剤が塗布された前記板材に前記半導体チップを載置する半導体チップ載置ステップと、
前記半導体チップをスライド移動させて前記板材から取り外すことにより、薄層化した前記第１光硬化接着剤を前記半導体チップに積層する第１光硬化接着剤積層ステップと、
前記半導体チップに積層された前記第１光硬化接着剤に光を照射させて、前記第１接着剤層を形成する第１接着剤層形成ステップと
を備えることを特徴とする研磨方法。 The polishing method according to claim 1 .
In the first adhesive layer laminating step,
A semiconductor chip mounting step in which the first photo-curing adhesive is applied to a plate material and the semiconductor chip is mounted on the plate material to which the first photo-curing adhesive is applied.
A first photo-curing adhesive laminating step of laminating the thinned first photo-curing adhesive on the semiconductor chip by sliding the semiconductor chip and removing it from the plate material.
A polishing method comprising a first adhesive layer forming step of irradiating the first light-curing adhesive laminated on the semiconductor chip with light to form the first adhesive layer.
第１インク層を前記第１接着剤層の上面の一部領域に積層する第１インク層積層ステップと、
前記第１インク層の上面に、前記第１接着剤層よりも厚い第２接着剤層を積層する第２接着剤層積層ステップと、
前記第２接着剤層積層ステップの後に、前記第２接着剤層の上面であって、上から見て、前記第１インク層と重ならない領域に第２インク層を積層する第２インク層積層ステップと、
前記半導体チップと支持基板とを接合する接合ステップと、
前記半導体チップの外周面を包囲する包囲層を形成する包囲層形成ステップと、
前記半導体チップの上面側から前記半導体チップ及び前記包囲層を研磨する研磨ステップとを実行し、
前記包囲層形成ステップでは、前記包囲層を形成すると共に、第３接着剤層により前記第２接着剤層の上面及び前記第２インク層の上面を封止し、
前記研磨ステップでは、
前記半導体チップの上面側から、前記第２接着剤層が露出するまで、前記第２インク層及び前記第３接着剤層を粗研磨する粗研磨ステップと、
前記第１インク層が削除されるまで前記第２接着剤層及び前記第１インク層に対して前記粗研磨よりも研磨速度が遅い第１研磨を行い、前記第１インク層が削除されたら前記第１接着剤層及び前記半導体チップに対して前記第１研磨よりも研磨速度が遅い第２研磨を行う
ことを特徴とする研磨方法。 The first adhesive layer laminating step of laminating the first adhesive layer on the upper surface of the semiconductor chip, and
The first ink layer laminating step of laminating the first ink layer on a part of the upper surface of the first adhesive layer, and the first ink layer laminating step.
A second adhesive layer laminating step of laminating a second adhesive layer thicker than the first adhesive layer on the upper surface of the first ink layer,
After the second adhesive layer laminating step, the second ink layer laminating is performed by laminating the second ink layer on the upper surface of the second adhesive layer, which does not overlap with the first ink layer when viewed from above. Steps and
A joining step for joining the semiconductor chip and the support substrate,
A step of forming a surrounding layer for forming a surrounding layer surrounding the outer peripheral surface of the semiconductor chip, and a step of forming the surrounding layer.
A polishing step of polishing the semiconductor chip and the surrounding layer is performed from the upper surface side of the semiconductor chip.
In the surrounding layer forming step, the surrounding layer is formed, and the upper surface of the second adhesive layer and the upper surface of the second ink layer are sealed with the third adhesive layer.
In the polishing step,
A rough polishing step of rough polishing the second ink layer and the third adhesive layer from the upper surface side of the semiconductor chip until the second adhesive layer is exposed.
The second adhesive layer and the first ink layer are subjected to the first polishing, which has a lower polishing speed than the rough polishing, until the first ink layer is deleted. When the first ink layer is deleted, the first polishing is performed. A polishing method comprising performing a second polishing on the first adhesive layer and the semiconductor chip, which has a slower polishing speed than the first polishing.
前記第１接着剤層は、前記第２接着剤層よりも薄く、
前記半導体チップは、前記第１接着剤層及び前記第２接着剤層と共に、前記配線層の側から研磨される
ことを特徴とする研磨用半導体チップ保持構造。 A semiconductor chip on which a wiring layer is formed, a first adhesive layer laminated on the upper surface of the wiring layer, a first ink layer laminated on the upper surface of the first adhesive layer, and the first ink layer. With a second adhesive layer laminated on the top surface,
The first adhesive layer is thinner than the second adhesive layer,
The semiconductor chip holding structure for polishing is characterized in that the semiconductor chip is polished from the side of the wiring layer together with the first adhesive layer and the second adhesive layer.
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