JP6983188B2

JP6983188B2 - Solid-state image sensor

Info

Publication number: JP6983188B2
Application number: JP2019030208A
Authority: JP
Inventors: 未来加賀野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2019-02-22
Filing date: 2019-02-22
Publication date: 2021-12-17
Anticipated expiration: 2039-02-22
Also published as: JP2020136987A

Description

本願は、固体撮像素子に関するものである。 The present application relates to a solid-state image sensor.

半導体基板上に多数の受光素子をアレイ状に配置し、その同じ半導体基板上に信号電荷の読み出し回路及び出力アンプを備えたさまざまなイメージセンサが開発されている。
イメージセンサに搭載される固体撮像素子においては、解像度の向上、Ｓ／Ｎ比の改善、水平方向の信号読み出しの高速化及び低消費電力化が望まれている。
このため、様々な工夫が行われている。例えば、画素アレイの各画素は転送トランジスタ、アンプトランジスタを有し、アンプトランジスタ出力に画素信号読出し線を介して接地との間に電流源を配置する構成として、転送トランジスタがオンとして画素信号が出力される期間のみ電流源の電流を増加させることで高速化を推進し、消費電力の増加を抑制しようとする提案が特許文献１において行われている。 Various image sensors have been developed in which a large number of light receiving elements are arranged in an array on a semiconductor substrate, and a signal charge readout circuit and an output amplifier are provided on the same semiconductor substrate.
In the solid-state image sensor mounted on the image sensor, it is desired to improve the resolution, improve the S / N ratio, speed up the signal readout in the horizontal direction, and reduce the power consumption.
For this reason, various measures have been taken. For example, each pixel of the pixel array has a transfer transistor and an amplifier transistor, and a current source is arranged between the amplifier transistor output and the ground via a pixel signal readout line, so that the transfer transistor is turned on and the pixel signal is output. Patent Document 1 proposes an attempt to promote high speed and suppress an increase in power consumption by increasing the current of a current source only during a period of time.

特開２０１５−２０７９７３号公報JP-A-2015-207973

特許文献１にて提案されている固体撮像素子では、当該画素出力中の画素出力が転送される期間以外（基準電圧の出力時）は通常の電流を流し、画素出力が転送される時のみアンプに流れる電流を増加させるように制御するためアンプが安定動作せず信号出力が変動するという新たな問題点が生じる。 In the solid-state image sensor proposed in Patent Document 1, a normal current is passed except during the period when the pixel output in the pixel output is transferred (when the reference voltage is output), and the amplifier is used only when the pixel output is transferred. Since the control is performed so as to increase the current flowing through the amplifier, a new problem arises that the amplifier does not operate stably and the signal output fluctuates.

本願は、この問題点に注目して、信号出力の変動を抑制することのできる固体撮像素子を提供することを目的とする。 Focusing on this problem, an object of the present application is to provide a solid-state image sensor capable of suppressing fluctuations in signal output.

本願の固体撮像素子は、光電変換を行う受光素子、前記受光素子に接続され前記受光素子で発生した電荷を転送する転送素子、前記転送素子に接続され前記電荷に対応する電位を生成するフローティングディフュージョン、前記フローティングディフュージョンに接続され、選択された列の前記フローティングディフュージョンにて生成された電位を電圧信号に変換して出力する列回路、前記列回路に並列に接続され、前記列回路による出力前から出力完了までの所定期間電力を消費する調整回路、および前記列回路と前記調整回路とを選択して動作させる制御回路を備えたことを特徴とするものである。 The solid-state imaging device of the present application includes a light receiving element that performs photoelectric conversion, a transfer element that is connected to the light receiving element and transfers the charge generated by the light receiving element, and a floating diffusion that is connected to the transfer element and generates a potential corresponding to the charge. , A column circuit that is connected to the floating diffusion and converts the potential generated by the floating diffusion in the selected column into a voltage signal and outputs it. It is characterized by including an adjustment circuit that consumes electric power for a predetermined period until the output is completed, and a control circuit that selects and operates the column circuit and the adjustment circuit.

本願の固体撮像素子は、フローティングディフュージョンにおいて生成された電位を電圧信号として出力する前から出力が完了するまでの所定期間、調整回路を動作させることによって電力を消費することによって消費電流の変動を小さくして、信号出力の変動を抑制した固体撮像素子を提供することができる。 The solid-state image sensor of the present application reduces fluctuations in current consumption by consuming power by operating an adjustment circuit for a predetermined period from before the potential generated in the floating diffusion is output as a voltage signal until the output is completed. Therefore, it is possible to provide a solid-state image sensor that suppresses fluctuations in signal output.

本願の実施の形態１の固体撮像素子の概略的な全体構成を示す説明図である。It is explanatory drawing which shows the schematic whole structure of the solid-state image sensor of Embodiment 1 of this application. 本願の実施の形態１の固体撮像素子の一部の構成を示す平面図である。It is a top view which shows the structure of a part of the solid-state image sensor of Embodiment 1 of this application. 本願の実施の形態１の固体撮像素子の構成部品の回路図である。It is a circuit diagram of the component of the solid-state image sensor of Embodiment 1 of this application. 本願の実施の形態１の固体撮像素子のタイミングチャートの説明図である。It is explanatory drawing of the timing chart of the solid-state image sensor of Embodiment 1 of this application. 本願の実施の形態１の固体撮像素子の構成部品の回路図である。It is a circuit diagram of the component of the solid-state image sensor of Embodiment 1 of this application. 本願の実施の形態１の固体撮像素子の構成部品の回路図である。It is a circuit diagram of the component of the solid-state image sensor of Embodiment 1 of this application. 本願の実施の形態１の固体撮像素子のタイミングチャートの説明図である。It is explanatory drawing of the timing chart of the solid-state image sensor of Embodiment 1 of this application. 本願の実施の形態１の固体撮像素子のタイミングチャートの説明図である。It is explanatory drawing of the timing chart of the solid-state image sensor of Embodiment 1 of this application. 本願の実施の形態１の固体撮像素子の構成部品の概略的な説明図である。It is a schematic explanatory drawing of the component | component of the solid-state image sensor of Embodiment 1 of this application. 本願の実施の形態１の固体撮像素子のタイミングチャートの説明図である。It is explanatory drawing of the timing chart of the solid-state image sensor of Embodiment 1 of this application. 本願の実施の形態２の固体撮像素子の構成部品の回路図である。It is a circuit diagram of the component of the solid-state image sensor of Embodiment 2 of this application. 本願の実施の形態２の固体撮像素子の構成部品の回路図である。It is a circuit diagram of the component of the solid-state image sensor of Embodiment 2 of this application. 本願の実施の形態２の固体撮像素子のタイミングチャートの説明図である。It is explanatory drawing of the timing chart of the solid-state image sensor of Embodiment 2 of this application.

本願の固体撮像素子の構成について、図面を参照しながら説明する。なお、図は模式的なものであり、機能又は構造を概念的に説明するものである。また、図中、同一符号の部分は、各々同一又はこれに相当するものである。 The configuration of the solid-state image sensor of the present application will be described with reference to the drawings. The figure is schematic and conceptually explains the function or structure. Further, in the figure, the parts having the same reference numerals are the same or corresponding to each other.

実施の形態１．
図１は、実施の形態１の固体撮像素子の概略的な構成を示す説明図である。
図１に示すように、固体撮像素子は、画素領域１と、フローティングディフュージョン２と、複数の列回路５と、共通出力線６と、調整回路７と、列選択制御回路９と、出力アンプ１０とを備えている。
画素領域１には、転送素子１ｂが複数の列を構成して配列されており、一つの転送素子１ｂは、複数の受光素子１ａが一列に配置されて構成されている。受光素子１ａでは光の入射に応じて信号電荷を発生する光電変換によって電荷を発生し、発生した電荷が転送素子１ｂによって転送される。 Embodiment 1.
FIG. 1 is an explanatory diagram showing a schematic configuration of the solid-state image sensor according to the first embodiment.
As shown in FIG. 1, the solid-state image pickup device includes a pixel region 1, a floating diffusion 2, a plurality of column circuits 5, a common output line 6, an adjustment circuit 7, a column selection control circuit 9, and an output amplifier 10. And have.
In the pixel region 1, transfer elements 1b are arranged in a plurality of rows, and one transfer element 1b is configured in which a plurality of light receiving elements 1a are arranged in a row. In the light receiving element 1a, a charge is generated by photoelectric conversion that generates a signal charge according to the incident light, and the generated charge is transferred by the transfer element 1b.

１つの転送素子１ｂに対応してフローティングディフュージョン２が接続され、フローティングディフュージョン２では、転送されてきた電荷に対応する電位を生成する。フローティングディフュージョン２には列回路５が接続され、列回路５は列アンプ３と列スイッチ４を備え、フローティングディフュージョン２にて生成された電位を列アンプ３において電圧信号に変換し、列スイッチ４を通して共通出力線６に出力する。 A floating diffusion 2 is connected corresponding to one transfer element 1b, and the floating diffusion 2 generates a potential corresponding to the transferred charge. A row circuit 5 is connected to the floating diffusion 2, and the row circuit 5 includes a row amplifier 3 and a row switch 4. The potential generated by the floating diffusion 2 is converted into a voltage signal in the row amplifier 3, and the potential is converted into a voltage signal through the row switch 4. Output to the common output line 6.

調整回路７は、図１の左下端に示しているように、列回路５に並列に接続され、列回路５による出力前から出力完了までの所定期間に電力を消費する動作を行う。調整回路７および列回路５の選択は、列選択制御回路９によって行うように構成されている。列選択制御回路９は、列回路５および調整回路７に列選択信号８を出力する。図１では、列選択信号８として、選択信号Ｓ（１）、Ｓ（２）、Ｓ（３）、Ｓ（４）、Ｓ（５）、Ｓ（６）〜Ｓ（ｎ−１）、Ｓ（ｎ）、Ｓ（Ｎ２＋１）を示している。 As shown in the lower left of FIG. 1, the adjusting circuit 7 is connected in parallel to the column circuit 5 and performs an operation of consuming power in a predetermined period from before the output by the column circuit 5 to the completion of the output. The selection of the adjustment circuit 7 and the column circuit 5 is configured to be performed by the column selection control circuit 9. The column selection control circuit 9 outputs the column selection signal 8 to the column circuit 5 and the adjustment circuit 7. In FIG. 1, as the column selection signal 8, the selection signals S (1), S (2), S (3), S (4), S (5), S (6) to S (n-1), S. (N), S (N2 + 1) is shown.

図１に示した固体撮像素子の具体的な回路配置は図２に示すとおりである。
図２は、ＴＤＩ（Time Delay and Integration）方式のリニアイメージセンサの垂直ＣＣＤ（Charge Coupled Devices）の回路配置の説明図であって、ここでは、垂直方向に４相の転送クロックで転送される例を示している。
ここで、各転送素子１ｂは、転送チャネル１９と、第１ゲート１１ａ、１１ｃ及び第２ゲート１２ｂ、１２ｄをそれぞれ含む複数の転送ゲート１３とを含む。これらの転送ゲート１３には、転送クロックφＶ１〜φＶ４が与えられる。図２のＡ１−Ａ１’線よりも下の領域には、アルミニウムなどの遮光膜２１が形成され、撮像時の偽信号の発生を防止している。太い点線２０で囲んだ範囲が受光素子１ａに相当し、Ａ１−Ａ１’線よりも上の領域が光電変換に寄与する。各受光素子１ａで発生した信号電荷は、転送素子１ｂの転送動作によって図２の下方に向かって転送される。 The specific circuit arrangement of the solid-state image sensor shown in FIG. 1 is as shown in FIG.
FIG. 2 is an explanatory diagram of a circuit arrangement of a vertical CCD (Charge Coupled Devices) of a TDI (Time Delay and Integration) type linear image sensor, and here, an example of being transferred in the vertical direction by a four-phase transfer clock. Is shown.
Here, each transfer element 1b includes a transfer channel 19 and a plurality of transfer gates 13 including first gates 11a and 11c and second gates 12b and 12d, respectively. Transfer clocks φV1 to φV4 are given to these transfer gates 13. A light-shielding film 21 made of aluminum or the like is formed in the region below the A1-A1'line in FIG. 2 to prevent the generation of false signals during imaging. The range surrounded by the thick dotted line 20 corresponds to the light receiving element 1a, and the region above the A1-A1'line contributes to photoelectric conversion. The signal charge generated by each light receiving element 1a is transferred toward the lower part of FIG. 2 by the transfer operation of the transfer element 1b.

図２に示すように、転送素子１ｂの下方の端部には蓄積ゲート１７、１８及び最終ゲート１４が形成されている。蓄積ゲート１７及び１８のそれぞれには蓄積制御クロックφＳＴおよび蓄積制御クロックφＳＣが与えられ、最終ゲート１４にはバイアス電圧ＶＧＯが与えられる。また、転送素子１ｂの下方の端部にはＮ型不純物領域などからなるフローティングディフュージョン２及びチャネル端部１６が形成される。フローティングディフュージョン２は列アンプ３の入力端子に接続される。チャネル端部１６は、リセット電位ＶＲに接続される。転送素子１ｂを通じて転送されてきた信号電荷がフローティングディフュージョン２へ転送されて電圧に変換され、列アンプ３から電圧信号が出力される。 As shown in FIG. 2, the storage gates 17 and 18 and the final gate 14 are formed at the lower end of the transfer element 1b. A storage control clock φST and a storage control clock φSC are given to each of the storage gates 17 and 18, and a bias voltage VGO is given to the final gate 14. Further, a floating diffusion 2 and a channel end portion 16 composed of an N-type impurity region or the like are formed at the lower end portion of the transfer element 1b. The floating diffusion 2 is connected to the input terminal of the column amplifier 3. The channel end 16 is connected to the reset potential VR. The signal charge transferred through the transfer element 1b is transferred to the floating diffusion 2 and converted into a voltage, and the voltage signal is output from the column amplifier 3.

また、フローティングディフュージョン２には、読み出し後の信号電荷を排出するためのリセットトランジスタ１５が接続されている。リセットクロックφＲによってリセットトランジスタ１５が導通状態となると、フローティングディフュージョン２の電位がリセット電位ＶＲにリセットされる。
なお、４相の転送クロックで転送される例を示したが、他の相数の転送クロック（例えば３相）で転送させる構成としても良い。 Further, a reset transistor 15 for discharging the signal charge after reading is connected to the floating diffusion 2. When the reset transistor 15 becomes conductive by the reset clock φR, the potential of the floating diffusion 2 is reset to the reset potential VR.
Although an example of transfer using a four-phase transfer clock has been shown, a configuration may be used in which transfer is performed using a transfer clock having another number of phases (for example, three phases).

図３は、本実施の形態である固体撮像素子の列回路５、リセットトランジスタ１５、フローティングディフュージョン２及び共通出力線６の構成を示す回路図である。図に示すように、列回路５は、列アンプ３及び列スイッチ４を含んでいる。また、列アンプ３は、アンプ部３ａとバイアス電流源部３ｂを含んでいる。
アンプ部３ａは、アンプトランジスタ３１のゲートにフローティングディフュージョン２が接続されて電圧信号が入力され、ドレインに電源電圧ＶＤＤが印加され、ソースにバイアス電流源部３ｂからバイアス電流が供給されるとともに、ソースより列スイッチ４へ電圧信号を出力するように構成されている。 FIG. 3 is a circuit diagram showing the configuration of the row circuit 5, the reset transistor 15, the floating diffusion 2, and the common output line 6 of the solid-state image pickup device according to the present embodiment. As shown in the figure, the column circuit 5 includes a column amplifier 3 and a column switch 4. Further, the row amplifier 3 includes an amplifier unit 3a and a bias current source unit 3b.
In the amplifier unit 3a, the floating diffusion 2 is connected to the gate of the amplifier transistor 31, a voltage signal is input, a power supply voltage VDD is applied to the drain, a bias current is supplied to the source from the bias current source unit 3b, and the source is supplied. It is configured to output a voltage signal to the column switch 4.

バイアス電流源部３ｂは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）３２、３３、３４と、インバータ３５、ＮＯＲゲート３６及び遅延回路３７を含んでいる。ＭＯＳＦＥＴ３２は、ソースが接地され、ゲートに印加されるバイアス電圧ＶＧ’（ｎ）に応じた電流がドレイン−ソース間に流れ、ドレインよりアンプ部３ａにバイアス電流を供給する。ＭＯＳＦＥＴ３３は、ドレインとソースの片方どちらかがバイアス電圧ＶＧの配線に接続され、もう一方がＭＯＳＦＥＴ３２のゲートに接続される。ＭＯＳＦＥＴ３４は、ドレインがＭＯＳＦＥＴ３２のゲートに接続され、ソースが接地されている。 The bias current source unit 3b includes MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) 32, 33, 34, an inverter 35, a NOR gate 36, and a delay circuit 37. In the MOSFET 32, the source is grounded, a current corresponding to the bias voltage VG'(n) applied to the gate flows between the drain and the source, and the bias current is supplied from the drain to the amplifier unit 3a. One of the drain and the source of the MOSFET 33 is connected to the wiring of the bias voltage VG, and the other is connected to the gate of the MOSFET 32. The drain of the MOSFET 34 is connected to the gate of the MOSFET 32, and the source of the MOSFET 34 is grounded.

また、ＭＯＳＦＥＴ３３のゲートには、列選択信号８の選択信号Ｓ（ｎ）と、遅延回路３７を介した列選択信号８の選択信号Ｓ（ｎ−１）が入力されるＮＯＲゲート３６の出力がインバータ３５を介して接続され、ＭＯＳＦＥＴ３４のゲートにはＮＯＲゲート３６の出力が接続される。バイアス電圧ＶＧは、列アンプ３を駆動させる時にアンプ部３ａに必要なバイアス電流を供給するためにＭＯＳＦＥＴ３２のゲートに印加される電圧である。 Further, at the gate of the MOSFET 33, the output of the NOR gate 36 to which the selection signal S (n) of the column selection signal 8 and the selection signal S (n-1) of the column selection signal 8 via the delay circuit 37 are input is output. It is connected via the inverter 35, and the output of the NOR gate 36 is connected to the gate of the MOSFET 34. The bias voltage VG is a voltage applied to the gate of the MOSFET 32 in order to supply the bias current required for the amplifier unit 3a when driving the column amplifier 3.

列スイッチ４は、列選択信号８の選択信号Ｓ（ｎ）により導通、非導通が制御され、選択信号Ｓ（ｎ）がハイレベルの時は導通の状態に、選択信号Ｓ（ｎ）がローレベルの時は非導通の状態となる。列スイッチ４が導通状態にある時、列アンプ３の出力が共通出力線６に接続される。 The column switch 4 is controlled to be conductive or non-conducting by the selection signal S (n) of the column selection signal 8, and when the selection signal S (n) is at a high level, it is in a conductive state, and the selection signal S (n) is low. At the level, it becomes a non-conducting state. When the row switch 4 is in the conductive state, the output of the row amplifier 3 is connected to the common output line 6.

この実施の形態１の動作について、図４のタイミングチャートを用いて説明する。
列選択信号８のうち、選択信号Ｓ（ｎ−１）と選択信号Ｓ（ｎ）がハイレベルの時にバイアス電圧ＶＧ’（ｎ）はバイアス電圧ＶＧとなり、バイアス電流源部３ｂからアンプ部３ａにバイアス電流が供給され、列アンプ３が動作する状態となる。
列選択信号８のうち、選択信号Ｓ（ｎ−１）と選択信号Ｓ（ｎ）がともにローレベルの時にはバイアス電圧ＶＧ’（ｎ）は０Ｖ（接地）となり、バイアス電流源部３ｂからアンプ部３ａにバイアス電流が供給されず、列アンプ３は動作しない状態となる。
これにより、列選択信号８の選択信号Ｓ（ｎ−１）がハイレベルの時は、選択信号Ｓ（ｎ−１）で制御される列スイッチ４が含まれる列回路５の列アンプ３と、選択信号Ｓ（ｎ）で制御される列スイッチ４が含まれる列回路５の列アンプ３とにバイアス電流が供給されて、その他の列アンプ３にはバイアス電流は供給されず、選択信号Ｓ（ｎ−１）で制御される列スイッチ４が導通状態となって共通出力線６に電圧信号が出力される。 The operation of the first embodiment will be described with reference to the timing chart of FIG.
Of the column selection signals 8, when the selection signal S (n-1) and the selection signal S (n) are at high levels, the bias voltage VG'(n) becomes the bias voltage VG, and the bias current source unit 3b to the amplifier unit 3a. Bias current is supplied, and the row amplifier 3 is in a state of operation.
Of the column selection signals 8, when both the selection signal S (n-1) and the selection signal S (n) are at low level, the bias voltage VG'(n) becomes 0V (ground), and the bias current source unit 3b to the amplifier unit The bias current is not supplied to 3a, and the row amplifier 3 is in a non-operating state.
As a result, when the selection signal S (n-1) of the column selection signal 8 is at a high level, the column amplifier 3 of the column circuit 5 including the column switch 4 controlled by the selection signal S (n-1) and the column amplifier 3 A bias current is supplied to the row amplifier 3 of the row circuit 5 including the row switch 4 controlled by the selection signal S (n), and no bias current is supplied to the other row amplifiers 3, so that the selection signal S ( The column switch 4 controlled by n-1) is in a conductive state, and a voltage signal is output to the common output line 6.

列選択信号８の選択信号Ｓ（ｎ）がハイレベルの時は、選択信号Ｓ（ｎ）で制御される列スイッチ４が含まれる列回路５の列アンプ３と、Ｓ（ｎ＋１）で制御される列スイッチ４が含まれる列回路５の列アンプ３とにバイアス電流が供給されて、その他の列アンプ３にはバイアス電流は供給されず、選択信号Ｓ（ｎ）で制御される列スイッチ４が導通状態となって共通出力線６に電圧信号が出力される。 When the selection signal S (n) of the column selection signal 8 is at a high level, it is controlled by the column amplifier 3 of the column circuit 5 including the column switch 4 controlled by the selection signal S (n) and S (n + 1). A bias current is supplied to the row amplifier 3 of the row circuit 5 including the row switch 4, and no bias current is supplied to the other row amplifiers 3, and the row switch 4 is controlled by the selection signal S (n). Is in a conductive state, and a voltage signal is output to the common output line 6.

ＭＯＳＦＥＴ３２のドレインとアンプ部３ａとの間にトランジスタを挿入してバイアス電流を供給する場合と供給しない場合の切り替えを行う場合に、アンプ部３ａのダイナミックレンジ（最も強い信号と、最も弱い信号との比）が狭くなるという問題があるが、本実施の形態ではＭＯＳＦＥＴ３２のゲートに印加されるＶＧ’（ｎ）を制御して切り替えを行うため、アンプ部３ａのダイナミックレンジが狭くなることはない。 When switching between the case where a transistor is inserted between the drain of the MOSFET 32 and the amplifier unit 3a to supply the bias current and the case where the bias current is not supplied, the dynamic range of the amplifier unit 3a (the strongest signal and the weakest signal) is used. There is a problem that the ratio) becomes narrow, but in the present embodiment, since the VG'(n) applied to the gate of the MOSFET 32 is controlled for switching, the dynamic range of the amplifier unit 3a is not narrowed.

また、遅延回路３７は、列選択信号８の選択信号Ｓ（ｎ−１）がハイレベルからローレベルに切り替わるタイミングと選択信号Ｓ（ｎ）がローレベルからハイレベルに切り替わるタイミングがほぼ同時となるため、この切り替えのタイミングにおいてＮＯＲゲート３６の出力がローレベルからハイレベルに切り替わる期間ができないようにするためにＮＯＲゲート３６に対する選択信号Ｓ（ｎ−１）の入力タイミングを遅延回路３７によって遅延させている。このように、ＮＯＲゲート３６に入力される選択信号を遅延回路３７に通すことによって選択信号Ｓ（ｎ−１）がハイレベルからローレベルに切り替わるタイミングと選択信号Ｓ（ｎ）がローレベルからハイレベルに切り替わるタイミングの重なりを確実にさせ、電流の消費による変化を抑制することができる。 Further, in the delay circuit 37, the timing at which the selection signal S (n-1) of the column selection signal 8 switches from the high level to the low level and the timing at which the selection signal S (n) switches from the low level to the high level are substantially simultaneous. Therefore, the input timing of the selection signal S (n-1) to the NOR gate 36 is delayed by the delay circuit 37 in order to prevent the period in which the output of the NOR gate 36 is switched from the low level to the high level at the timing of this switching. ing. In this way, the timing at which the selection signal S (n-1) is switched from the high level to the low level and the selection signal S (n) are changed from the low level to the high level by passing the selection signal input to the NOR gate 36 through the delay circuit 37. It is possible to ensure the overlap of the timing of switching to the level and suppress the change due to the consumption of current.

なお、列アンプ３のアンプ部３ａ及びバイアス電流源部３ｂは、列選択信号８の選択信号Ｓ（ｎ−１）または選択信号Ｓ（ｎ）がハイレベルの時にアンプ部３ａへバイアス電流が供給されて電流が流れ、選択信号Ｓ（ｎ−１）と選択信号Ｓ（ｎ）がともにローレベルの時にはアンプ部３ａのバイアス電流の供給が停止されて電流が流れないようにする機能を発揮する構成であれば、図３に示した回路構成以外の回路構成としても良い。 The amplifier unit 3a and the bias current source unit 3b of the column amplifier 3 supply the bias current to the amplifier unit 3a when the selection signal S (n-1) or the selection signal S (n) of the column selection signal 8 is at a high level. When the selection signal S (n-1) and the selection signal S (n) are both at low level, the supply of the bias current of the amplifier unit 3a is stopped to prevent the current from flowing. If it is a configuration, a circuit configuration other than the circuit configuration shown in FIG. 3 may be used.

図５は、本実施の形態である固体撮像素子の調整回路７の構成を示す回路図である。
調整回路７は、図３において説明した列回路５と類似している。すなわち、列アンプ3は調整回路列アンプであって、列スイッチ４は調整回路列スイッチである。したがって、この図５の説明では、図３に説明した部分と同じ符号を付けている部分は、同じ機能を果たす部分であるとして説明を省略する。調整回路７は、列回路５と同じ符号を記すところは同様の構成となるため説明を省略する。
この調整回路７では、アンプ部３ａのアンプトランジスタ３１のドレインに供給される電源電圧ＶＤＤと接地の間に抵抗３８と、抵抗３９とを直列に接続したものを挿入し、抵抗３８と抵抗３９の接続点が、アンプ部３ａの入力端子である、アンプトランジスタ３１のゲートに接続される。すなわち、抵抗３８と抵抗３９との構成がアンプ部３ａの入力電圧設定手段となった、入力電圧値は、抵抗３８と抵抗３９の抵抗値の比で設定される。ここでは、画素領域１へ最大光量の光が入射された際にフローティングディフュージョン２に生成される電圧信号と光が入射されない際にフローティングディフュージョン２に生成される電圧信号の凡そ中間の電圧値とするように抵抗３８と抵抗３９の抵抗値の比を設定することになる。 FIG. 5 is a circuit diagram showing the configuration of the adjustment circuit 7 of the solid-state image pickup device according to the present embodiment.
The adjustment circuit 7 is similar to the column circuit 5 described in FIG. That is, the row amplifier 3 is an adjustment circuit row amplifier, and the row switch 4 is an adjustment circuit row switch. Therefore, in the description of FIG. 5, the part having the same reference numeral as the part described in FIG. 3 is regarded as a part having the same function, and the description thereof will be omitted. Since the adjustment circuit 7 has the same configuration as the column circuit 5 in that the same reference numerals are given, the description thereof will be omitted.
In this adjustment circuit 7, a resistor 38 and a resistor 39 connected in series are inserted between the power supply voltage VDD supplied to the drain of the amplifier transistor 31 of the amplifier section 3a and the ground, and the resistor 38 and the resistor 39 are connected. The connection point is connected to the gate of the amplifier transistor 31, which is the input terminal of the amplifier unit 3a. That is, the configuration of the resistor 38 and the resistor 39 serves as the input voltage setting means of the amplifier unit 3a, and the input voltage value is set by the ratio of the resistance value of the resistor 38 and the resistor 39. Here, the voltage value is approximately intermediate between the voltage signal generated in the floating diffusion 2 when the maximum amount of light is incident on the pixel region 1 and the voltage signal generated in the floating diffusion 2 when no light is incident. As described above, the ratio of the resistance values of the resistance 38 and the resistance 39 is set.

列アンプ３のバイアス電流の供給、停止を制御するためにＮＯＲゲート３６に入力される列選択信号８としては、列回路５の最終列の列スイッチ４を制御する選択信号Ｓ（Ｎ２＋１）と選択信号Ｓ（１）を入力する。これにより、最終列の信号が共通出力線６に出力されている、列選択信号８の選択信号Ｓ（Ｎ２＋１）がハイレベルにある期間は最終列の列アンプ３と、調整回路７の列アンプ３とにバイアス電流が供給されて、その他の列アンプ３にはバイアス電流は供給されない。列選択信号８の選択信号Ｓ（１）がハイレベルにある期間は調整回路７の列アンプ３と、列回路５の１列目の列アンプ３とにバイアス電流が供給されて、その他の列アンプ３にはバイアス電流が供給されない。 The column selection signal 8 input to the NOR gate 36 to control the supply and stop of the bias current of the column amplifier 3 is selected as the selection signal S (N2 + 1) that controls the column switch 4 in the final row of the column circuit 5. The signal S (1) is input. As a result, during the period when the selection signal S (N2 + 1) of the column selection signal 8 is at a high level, the signal of the last row is output to the common output line 6, the row amplifier 3 of the last row and the row amplifier of the adjustment circuit 7 are used. A bias current is supplied to 3 and no bias current is supplied to the other row amplifiers 3. While the selection signal S (1) of the column selection signal 8 is at a high level, a bias current is supplied to the row amplifier 3 of the adjustment circuit 7 and the row amplifier 3 of the first row of the row circuit 5, and the other rows are supplied. No bias current is supplied to the amplifier 3.

なお、図５では、列アンプ３への入力電圧を抵抗分圧により設定する場合を示したが、列アンプ３の入力に画素領域１へ最大光量の光が入射された際にフローティングディフュージョン２に生成される電圧信号と光が入射されない際にフローティングディフュージョン２に生成される電圧信号の凡そ中間の電圧が供給されれば良く、外部からその電圧を印加することができるのであれば、他の手段を使用して供給しても良い。 Although FIG. 5 shows a case where the input voltage to the column amplifier 3 is set by the resistance voltage division, when the maximum amount of light is incident on the pixel region 1 at the input of the column amplifier 3, the floating diffusion 2 is used. It suffices to supply a voltage approximately intermediate between the generated voltage signal and the voltage signal generated in the floating diffusion 2 when no light is incident, and if the voltage can be applied from the outside, other means. May be supplied using.

図６は、固体撮像素子の列選択制御回路９に使用するシフトレジスタの例を示している。この図６に示すように、シフトレジスタ４１は、フリップフロップＦＦ＿１〜ＦＦ＿Ｎ２、ＦＦ＿Ｎ２＋１を含む構成になる。ここで、フリップフロップは、クロック入力端子にクロックφＨが供給され、このクロックφＨのタイミングでＤ入力をラッチする。Ｄ入力としては、データパルスφＨＳが供給される。このデータパルスφＨＳは、クロックφＨよりも幅広のパルスである。したがって、図７のタイミングチャートに示すように、クロックφＨとデータパルスφＨＳが入力され、各フリップフロップＦＦ＿１〜ＦＦ＿Ｎ２、ＦＦ＿Ｎ２＋１のＱ出力が、それぞれ選択信号Ｓ（１）、Ｓ（２）、Ｓ（３）、Ｓ（４）、Ｓ（５）、Ｓ（６）〜Ｓ（ｎ−１）、Ｓ（ｎ）〜Ｓ（Ｎ２＋１）を出力する。
なお、図７に示すような、データパルスφＨＳの入力に対して、選択信号Ｓ（１）、Ｓ（２）〜Ｓ（Ｎ２）、Ｓ（Ｎ２＋１）が出力される動作を行う回路であれば、図６に示したシフトレジスタ４１以外の回路でも良い。
また、フリップフロップＦＦ＿Ｎ２＋１の後段にフリップフロップを追加し、その出力をシステムのモニタ用として利用することができる。 FIG. 6 shows an example of a shift register used in the column selection control circuit 9 of the solid-state image sensor. As shown in FIG. 6, the shift register 41 includes flip-flops FF_1 to FF_N2 and FF_N2 + 1. Here, in the flip-flop, the clock φH is supplied to the clock input terminal, and the D input is latched at the timing of this clock φH. A data pulse φHS is supplied as the D input. This data pulse φHS is a pulse wider than the clock φH. Therefore, as shown in the timing chart of FIG. 7, the clock φH and the data pulse φHS are input, and the Q outputs of the flip-flops FF_1 to FF_N2 and FF_N2 + 1, respectively, are the selection signals S (1), S (2), and S ( 3), S (4), S (5), S (6) to S (n-1), S (n) to S (N2 + 1) are output.
If it is a circuit that outputs the selection signals S (1), S (2) to S (N2), and S (N2 + 1) in response to the input of the data pulse φHS as shown in FIG. , A circuit other than the shift register 41 shown in FIG. 6 may be used.
Further, a flip-flop can be added after the flip-flop FF_N2 + 1, and the output thereof can be used for monitoring the system.

次に、本実施の形態の動作の詳細を図８のタイミングチャートを用いて説明する。
列選択制御回路９により、列選択信号８の選択信号Ｓ（１）、Ｓ（２）〜Ｓ（Ｎ２）、Ｓ（Ｎ２＋１）が生成され、それぞれが列回路５及び調整回路７に入力されると、列回路５及び調整回路７のバイアス電流源部３ｂのＭＯＳＦＥＴ３２のゲートの電圧ＶＧ’（１）、ＶＧ’（２）〜ＶＧ’（Ｎ２）、ＶＧ’（Ｎ２＋１）がＶＧ（Ｖ）または０Ｖに設定される。 Next, the details of the operation of the present embodiment will be described with reference to the timing chart of FIG.
The column selection control circuit 9 generates selection signals S (1), S (2) to S (N2), and S (N2 + 1) of the column selection signal 8, and each of them is input to the column circuit 5 and the adjustment circuit 7. And the voltage VG'(1), VG'(2) to VG'(N2), VG'(N2 + 1) of the gate of the MOSFET 32 of the bias current source part 3b of the column circuit 5 and the adjustment circuit 7 is VG (V) or It is set to 0V.

列選択信号８の選択信号Ｓ（１）、Ｓ（２）〜Ｓ（Ｎ２）、Ｓ（Ｎ２＋１）がハイレベルとなっている間、接続されている列スイッチ４が導通状態となり、共通出力線６に列スイッチ４を介して電圧信号Ｓｉｇ（２）、Ｓｉｇ（３）〜Ｓｉｇ（Ｎ２）、Ｓｉｇ（Ｎ２＋１）が出力アンプ１０の出力端子Ｖｏｕｔに順番に出力される。調整回路７の出力は、共通出力線６に接続されていないため、電圧信号Ｓｉｇ（１）は出力端子Ｖｏｕｔに出力されない。 While the selection signals S (1), S (2) to S (N2), and S (N2 + 1) of the column selection signal 8 are at high levels, the connected column switch 4 becomes conductive and the common output line. The voltage signals Sig (2), Sig (3) to Sig (N2), and Sig (N2 + 1) are sequentially output to the output terminal Vout of the output amplifier 10 via the column switch 4. Since the output of the adjustment circuit 7 is not connected to the common output line 6, the voltage signal Sig (1) is not output to the output terminal Vout.

ＭＯＳＦＥＴ３２のゲートの電圧ＶＧ’（１）、ＶＧ’（２）〜ＶＧ’（Ｎ２）、ＶＧ’（Ｎ２＋１）がＶＧ（Ｖ）に設定されている間、接続される列アンプ３にバイアス電流が流れる。このため、図８に示すように、撮像周期の間で、列選択信号８の選択信号Ｓ（１）、Ｓ（２）〜Ｓ（Ｎ２）、Ｓ（Ｎ２＋１）のいずれかがハイレベルとなっている間、ＭＯＳＦＥＴ３２のゲートの電圧ＶＧ’（１）、ＶＧ’（２）〜ＶＧ’（Ｎ２）、ＶＧ’（Ｎ２＋１）のうちの２つがＶＧ（Ｖ）、残りが０Ｖに設定される。これにより、列選択信号８の選択信号Ｓ（１）、Ｓ（２）〜Ｓ（Ｎ２）、Ｓ（Ｎ２＋１）のいずれかがハイレベルとなっている間には、列回路５に含まれる列アンプ３及び調整回路７に含まれる列アンプ３にバイアス電流が流れる。そして、その他の期間は、列回路５に含まれる列アンプ３または調整回路７に含まれる列アンプ３のいずれにもバイアス電流は流れない。
また、列回路５に含まれる列アンプ３にはその列回路５の列スイッチ４が導通状態となる１列前の列スイッチ４が導通状態となる時から列回路５の電圧信号を共通出力線６へ出力する間までバイアス電流が供給される。 While the gate voltages VG'(1), VG'(2) to VG'(N2), VG'(N2 + 1) of the MOSFET 32 are set to VG (V), a bias current is applied to the connected column amplifier 3. It flows. Therefore, as shown in FIG. 8, any one of the selection signals S (1), S (2) to S (N2), and S (N2 + 1) of the column selection signal 8 becomes a high level during the imaging cycle. During this time, two of the gate voltages VG'(1), VG'(2) to VG'(N2), and VG'(N2 + 1) of the MOSFET 32 are set to VG (V), and the rest are set to 0V. As a result, while any one of the selection signals S (1), S (2) to S (N2), and S (N2 + 1) of the column selection signal 8 is at a high level, the column included in the column circuit 5 is included. A bias current flows through the row amplifier 3 included in the amplifier 3 and the adjustment circuit 7. Then, during the other period, the bias current does not flow through either the column amplifier 3 included in the column circuit 5 or the column amplifier 3 included in the adjustment circuit 7.
Further, the row amplifier 3 included in the row circuit 5 receives the voltage signal of the row circuit 5 as a common output line from the time when the row switch 4 in the row before the row switch 4 of the row circuit 5 is in the conduction state is in the conduction state. The bias current is supplied until the output to 6.

調整回路７へ入力される列選択信号８の選択信号Ｓ（１）がハイレベルとなる期間は電圧信号の出力がないため、この間にリセットクロックφＲ及び蓄積制御クロックφＳＣによってフローティングディフュージョン２をリセットした後、フローティングディフュージョン２へ信号電荷を転送する。 Since there is no voltage signal output during the period when the selection signal S (1) of the column selection signal 8 input to the adjustment circuit 7 is at a high level, the floating diffusion 2 is reset by the reset clock φR and the storage control clock φSC during this period. After that, the signal charge is transferred to the floating diffusion 2.

本実施の形態である固体撮像素子は、画素領域１が、垂直方向に並ぶ複数の受光素子１ａで発生した信号電荷を時間遅延積分して垂直方向に転送することにより感度を向上させることができ、列アンプ３、出力アンプ１０、アンプ５１の利得の配分を低減可能となり消費電力低減に繋がる。また、本実施の形態である固体撮像素子の初段での信号が大きくなり、高Ｓ／Ｎ化が可能である。また、転送素子１ｂのそれぞれの端部にフローティングディフュージョン２を介して接続される列回路５が、ＭＯＳＦＥＴにより構成されることにより高速かつ低消費電力化ができる。加えて、列アンプ３に、当該列の１つ前の列から当該列の電圧信号を出力する間までバイアス電流が供給され、その他の期間はバイアス電流が供給されないため、消費電力をより低減できる。更には、当該列の１つ前の列からバイアス電流が供給されることによりアンプが安定動作するまでの期間を確保するとともに、画素領域１からの信号電荷を電圧信号に変換して、出力アンプ１０へ出力するまでの間、２つの列アンプ３にバイアス電流が供給される状態となるため消費電流が一定となり、電圧信号の変動を抑制することができることになる。 In the solid-state image pickup device of the present embodiment, the sensitivity can be improved by the pixel region 1 laminating the signal charges generated by the plurality of light receiving elements 1a arranged in the vertical direction and transferring them in the vertical direction. The gain distribution of the row amplifier 3, the output amplifier 10, and the amplifier 51 can be reduced, leading to a reduction in power consumption. In addition, the signal at the first stage of the solid-state image sensor according to the present embodiment becomes large, and high S / N can be achieved. Further, the row circuit 5 connected to each end of the transfer element 1b via the floating diffusion 2 is composed of MOSFETs, so that high speed and low power consumption can be achieved. In addition, since the bias current is supplied to the row amplifier 3 from the row immediately before the row until the voltage signal of the row is output, and the bias current is not supplied during the other period, the power consumption can be further reduced. .. Further, the bias current is supplied from the row immediately before the row to secure a period until the amplifier operates stably, and the signal charge from the pixel region 1 is converted into a voltage signal to convert the output amplifier. Until the output to 10, the bias current is supplied to the two row amplifiers 3, so that the current consumption becomes constant and the fluctuation of the voltage signal can be suppressed.

なお、本実施の形態では、調整回路７を１つ配置する場合を説明したが、列アンプ３が安定動作するまでに時間が掛かる場合には、調整回路７の数を増加させ、ＮＯＲゲート３６を２入力の回路から３入力の回路に変更することで適応できる。すなわち、複数の列回路５を単位として一つの調整回路が設けられている状態として、複数の調整回路７を設けることができる。
また、本実施の形態では、フローティングディフュージョン２及び列回路５が転送素子１ｂごとに１つずつ設けられる場合を説明したが、複数の転送素子１ｂごとにフローティングディフュージョン２及び列回路５を設ける場合には、画素領域１と複数のフローティングディフュージョン２及び複数の列回路に含まれる列アンプ３との境界付近の構造を図９のように変更すれば良い。 In the present embodiment, the case where one adjustment circuit 7 is arranged has been described, but if it takes time for the column amplifier 3 to operate stably, the number of adjustment circuits 7 is increased and the NOR gate 36 is used. Can be applied by changing from a 2-input circuit to a 3-input circuit. That is, a plurality of adjustment circuits 7 can be provided in a state where one adjustment circuit is provided with a plurality of column circuits 5 as a unit.
Further, in the present embodiment, the case where the floating diffusion 2 and the row circuit 5 are provided for each transfer element 1b has been described, but when the floating diffusion 2 and the row circuit 5 are provided for each of the plurality of transfer elements 1b, the case is described. The structure near the boundary between the pixel area 1 and the plurality of floating diffusions 2 and the column amplifiers 3 included in the plurality of column circuits may be changed as shown in FIG.

図９は、転送素子１ｂ＿ａ、１ｂ＿ｂ、１ｂ＿ｃ、１ｂ＿ｄの４つを一組として、この組に対応したフローティングディフュージョン２及び列回路５を設ける場合の例である。この場合のタイミングチャートを図１０に示す。
図１０に示すように、撮像周期の期間内において、蓄積制御クロックφＳＴ３をハイレベルからローレベルに切り替えて、信号電荷をフローティングディフュージョン２へ転送する前に選択クロックφＳＥＬ１Ａ、φＳＥＬ１Ｂ、φＳＥＬ２Ａ、φＳＥＬ２Ｂを制御して４つの転送素子１ｂ＿ａ、１ｂ＿ｂ、１ｂ＿ｃ、１ｂ＿ｄのうち１つを選択し、信号電荷を転送して、その後に出力アンプ１０へ読み出す動作を行う。これを４つの転送素子１ｂ＿ａ、１ｂ＿ｂ、１ｂ＿ｃ、１ｂ＿ｄについて順に行えば良い。
受光素子１ａの寸法が小さく、列回路が、受光素子１ａの寸法以下の幅に配置が困難な場合などには図９に示した構成とすることが有効である。 FIG. 9 shows an example in which four transfer elements 1b_a, 1b_b, 1b_c, and 1b_d are used as a set, and a floating diffusion 2 and a column circuit 5 corresponding to this set are provided. The timing chart in this case is shown in FIG.
As shown in FIG. 10, during the imaging cycle, the accumulation control clock φST3 is switched from high level to low level, and the selection clocks φSEL1A, φSEL1B, φSEL2A, and φSEL2B are controlled before the signal charge is transferred to the floating diffusion 2. Then, one of the four transfer elements 1b_a, 1b_b, 1b_c, and 1b_d is selected, the signal charge is transferred, and then the operation is performed to read the signal charge to the output amplifier 10. This may be performed in order for the four transfer elements 1b_a, 1b_b, 1b_c, and 1b_d.
When the size of the light receiving element 1a is small and it is difficult to arrange the row circuit within the width equal to or less than the size of the light receiving element 1a, it is effective to have the configuration shown in FIG.

また、本願の実施の形態１の固体撮像素子に対して、ＴＤＩ段数制御回路を追加することができる。すなわち、ＴＤＩ段数制御回路は、画素群すなわち受光素子群と、複数の選択線と、ライン選択回路と、垂直シフトレジスタと、水平転送部とを備え、画素群は、光電変換を行ない、発生した電荷を時間遅延積分して垂直転送するための転送電極を有する画素が２次元配置される。
複数の選択線は、転送電極の各々に接続され、ライン選択回路は、選択線と接続され、複相の転送クロックを所定の選択線に接続される。垂直シフトレジスタは、ライン選択回路での転送クロックの接続状態を決定する所定の選択信号をライン選択回路に書き込む。水平転送部は、時間遅延積分された電荷を水平転送する。ここで、所定の選択信号を用いることにより、時間遅延積分の段数を制御することができる。
また、ハイレベルとローレベルからなる２値の信号である選択信号によって、複相の転送クロックのいずれかの相を入れ替えて逆相の転送クロックを作るライン選択回路を備えることもできる。このとき、所定の時間遅延積分の段数に応じた連続したハイレベル信号と連続したローレベル信号とを組み合わせた選択信号を用いることにより、時間遅延積分の段数を制御することができる。 Further, a TDI stage number control circuit can be added to the solid-state image sensor according to the first embodiment of the present application. That is, the TDI stage number control circuit includes a pixel group, that is, a light receiving element group, a plurality of selection lines, a line selection circuit, a vertical shift register, and a horizontal transfer unit, and the pixel group performs photoelectric conversion and is generated. A pixel having a transfer electrode for vertically delayed integration of electric charges is arranged two-dimensionally.
The plurality of selection lines are connected to each of the transfer electrodes, the line selection circuit is connected to the selection line, and the dual phase transfer clock is connected to the predetermined selection line. The vertical shift register writes a predetermined selection signal that determines the connection state of the transfer clock in the line selection circuit to the line selection circuit. The horizontal transfer unit horizontally transfers the charge integrated with a time delay. Here, by using a predetermined selection signal, the number of stages of the time delay integration can be controlled.
Further, a line selection circuit may be provided in which one of the phases of the multi-phase transfer clock is exchanged by a selection signal which is a binary signal consisting of a high level and a low level to create a transfer clock having a reverse phase. At this time, the number of stages of time-delayed integration can be controlled by using a selection signal that is a combination of a continuous high-level signal and a continuous low-level signal corresponding to the number of stages of time-delayed integration.

本願の実施の形態１に係る固体撮像素子にＴＤＩ段数制御回路を追加する場合には、画素領域１の上方にＴＤＩ段数制御回路を配置することになる。
また、固体撮像素子としての構成が複雑になる場合には、固体撮像素子を複数に分割して、第１の半導体基板及び第２の半導体基板に分けて形成する構成することができる。例えば、第１の半導体基板に、画素アレイ、複数の垂直ＣＣＤ、及び入出力パッドを形成し、第２の半導体基板に信号処理回路が形成し、第１の半導体基板に対して第２の半導体基板が電気的に接続されるようにする。このように構成することによって、高速且つ低消費電力で動作する固体撮像素子をパッケージに実装することが容易になる。なお、本願の実施の形態１に係る固体撮像素子に分割の構成を適用する場合には、第１の半導体基板に画素領域１及びフローティングディフュージョン２を形成し、第２の半導体基板に複数の列回路５と、共通出力線６と、調整回路７と、列選択制御回路９と、出力アンプ１０とを形成し、第１の半導体基板の配線に対して第２の半導体基板の配線が電気的に接続される構成にできる。 When the TDI stage number control circuit is added to the solid-state image sensor according to the first embodiment of the present application, the TDI stage number control circuit is arranged above the pixel region 1.
Further, when the configuration of the solid-state image sensor becomes complicated, the solid-state image sensor can be divided into a plurality of solid-state image pickup devices and formed separately into a first semiconductor substrate and a second semiconductor substrate. For example, a pixel array, a plurality of vertical CCDs, and input / output pads are formed on the first semiconductor substrate, a signal processing circuit is formed on the second semiconductor substrate, and a second semiconductor is formed with respect to the first semiconductor substrate. Allow the boards to be electrically connected. With such a configuration, it becomes easy to mount a solid-state image sensor that operates at high speed and low power consumption in a package. When the split configuration is applied to the solid-state imaging device according to the first embodiment of the present application, the pixel region 1 and the floating diffusion 2 are formed on the first semiconductor substrate, and a plurality of rows are formed on the second semiconductor substrate. The circuit 5, the common output line 6, the adjustment circuit 7, the column selection control circuit 9, and the output amplifier 10 are formed, and the wiring of the second semiconductor substrate is electrically connected to the wiring of the first semiconductor substrate. Can be configured to be connected to.

実施の形態２．
本願の実施の形態２である固体撮像素子は、実施の形態１と異なり、列回路及び調整回路にＣＤＳ（Correlated Double Sampling 相関２重サンプリング）回路を備える。その他の同一符号を付した部分については、実施の形態１である固体撮像素子と同様に構成されるため、説明は省略する。
この実施の形態２では、列回路５および調整回路７の構成を部分的に変更している。まず図１１に列回路５の構成を示し、図１２に調整回路７の構成を示している。 Embodiment 2.
Unlike the first embodiment, the solid-state image pickup device according to the second embodiment of the present application includes a CDS (Correlated Double Sampling) circuit in the column circuit and the adjustment circuit. Since the other parts with the same reference numerals are configured in the same manner as the solid-state image pickup device according to the first embodiment, the description thereof will be omitted.
In the second embodiment, the configurations of the column circuit 5 and the adjustment circuit 7 are partially changed. First, FIG. 11 shows the configuration of the column circuit 5, and FIG. 12 shows the configuration of the adjustment circuit 7.

図１１は、実施の形態２の固体撮像素子の一部の構成を示す回路図であり、この実施の形態２の固体撮像素子の列回路５の回路図を示す。
図１１において、列アンプ３は、アンプ５１と、クランプ容量５２と、クランプスイッチ５３と、アンプ部３ａとバイアス電流源部３ｂを含む。
また、アンプ５１は、入力端子にフローティングディフュージョン２が接続されて電圧信号が入力され、出力端子にクランプ容量５２の一端が接続される。また、電源電圧ＶＤＤが供給されている。
クランプ容量５２は、アンプ部３ａのアンプトランジスタ３１のゲートとアンプ５１との間に設けられている。
クランプスイッチ５３は、基準電圧ＶＣＬが印加され、アンプ部３ａのアンプトランジスタ３１のゲートとクランプ容量５２との間に接続され、制御信号φＣＬにより導通、非導通が制御されるように設けられている。
アンプ部３ａのアンプトランジスタ３１のドレインには電源電圧ＶＤＤ２が印加され、ソースにバイアス電流源部３ｂからのバイアス電流が供給されるとともに、ソースより列スイッチ４へ電圧信号を出力するように構成されている。 FIG. 11 is a circuit diagram showing a partial configuration of the solid-state image sensor of the second embodiment, and shows a circuit diagram of a row circuit 5 of the solid-state image sensor of the second embodiment.
In FIG. 11, the row amplifier 3 includes an amplifier 51, a clamp capacitance 52, a clamp switch 53, an amplifier unit 3a, and a bias current source unit 3b.
Further, in the amplifier 51, the floating diffusion 2 is connected to the input terminal, a voltage signal is input, and one end of the clamp capacity 52 is connected to the output terminal. Further, the power supply voltage VDD is supplied.
The clamp capacitance 52 is provided between the gate of the amplifier transistor 31 of the amplifier unit 3a and the amplifier 51.
The clamp switch 53 is provided so that a reference voltage VCL is applied, it is connected between the gate of the amplifier transistor 31 of the amplifier unit 3a and the clamp capacitance 52, and conduction and non-conduction are controlled by the control signal φCL. ..
A power supply voltage VDD2 is applied to the drain of the amplifier transistor 31 of the amplifier unit 3a, a bias current from the bias current source unit 3b is supplied to the source, and a voltage signal is output from the source to the column switch 4. ing.

図１２は、実施の形態２の固体撮像素子の一部の構成を示す回路図であり、この実施の形態２の固体撮像素子の調整回路７の回路図を示す。
図１２において、調整回路７の列アンプ３は、図１１の列回路５と同様に、アンプ５１と、クランプ容量５２と、クランプスイッチ５３と、アンプ部３ａとバイアス電流源部３ｂを含んでいる。なお、列回路５と同じ符号を記すところは同様の構成となるため説明を省略する。
異なっている構成は、アンプ５１に供給される、電源電圧ＶＤＤと接地の間に抵抗３８と、抵抗３９とを直列に接続したものを挿入し、抵抗３８と抵抗３９の接続点が、アンプ５１の入力端子に接続されているところである。 FIG. 12 is a circuit diagram showing a partial configuration of the solid-state image pickup device of the second embodiment, and shows a circuit diagram of the adjustment circuit 7 of the solid-state image pickup device of the second embodiment.
In FIG. 12, the row amplifier 3 of the adjustment circuit 7 includes an amplifier 51, a clamp capacitance 52, a clamp switch 53, an amplifier portion 3a, and a bias current source portion 3b, similarly to the row circuit 5 of FIG. .. Note that the description of the same reference numerals as those of the column circuit 5 will be omitted because the configuration is the same.
In a different configuration, a resistor 38 and a resistor 39 connected in series are inserted between the power supply voltage VDD and the ground supplied to the amplifier 51, and the connection point between the resistor 38 and the resistor 39 is the amplifier 51. It is connected to the input terminal of.

この実施の形態２の動作は、図１３に示したタイミングチャートの通りになる。
フローティングディフュージョン２の基準電圧は、リセットクロックφＲがハイレベルとなる期間にリセット電圧ＶＲにリセットされた後、リセットクロックφＲがハイレベルからローレベルに切り替わった後の状態の電圧値となる。その後、蓄積制御クロックφＳＣがハイレベルからローレベルに切り替わり信号電荷がフローティングディフュージョン２へ転送され、フローティングディフュージョン２の電圧が基準電圧から信号電荷に応じて変化する。 The operation of the second embodiment is as shown in the timing chart shown in FIG.
The reference voltage of the floating diffusion 2 is the voltage value in the state after the reset clock φR is reset to the reset voltage VR during the period when the reset clock φR becomes the high level and then the reset clock φR is switched from the high level to the low level. After that, the storage control clock φSC is switched from the high level to the low level, the signal charge is transferred to the floating diffusion 2, and the voltage of the floating diffusion 2 changes from the reference voltage according to the signal charge.

リセットクロックφＲがハイレベルからローレベルに切り替わり、フローティングディフュージョン２が基準電圧となっている間に制御信号φＣＬをハイレベルとしてクランプスイッチ５３を導通状態とし、クランプ容量５２のアンプ５１の出力端子が接続される側がアンプ５１を介したフローティングディフュージョン２の基準電圧に、クランプ容量５２のもう一端が基準電圧ＶＣＬに保持される。その後、制御信号φＣＬがハイレベルからローレベルに切り替わり、クランプスイッチ５３を非導通の状態とした後、蓄積制御クロックφＳＣをハイレベルからローレベルに切り替えて信号電荷をフローティングディフュージョン２へ転送すると、転送された信号電荷に応じて変化したフローティングディフュージョン２の電圧の変化量にアンプ５１の利得を掛けた分、クランプ容量５２の両端の電圧がそれぞれ変化する。 While the reset clock φR is switched from high level to low level and the floating diffusion 2 is at the reference voltage, the control signal φCL is set to the high level, the clamp switch 53 is made conductive, and the output terminal of the amplifier 51 with the clamp capacity 52 is connected. The side to be used is held by the reference voltage of the floating diffusion 2 via the amplifier 51, and the other end of the clamp capacity 52 is held by the reference voltage VCL. After that, the control signal φCL is switched from high level to low level, the clamp switch 53 is in a non-conducting state, and then the storage control clock φSC is switched from high level to low level to transfer the signal charge to the floating diffusion 2. The voltage across the clamp capacitance 52 changes by the amount of change in the voltage of the floating diffusion 2 that changes according to the signal charge multiplied by the gain of the amplifier 51.

なお、アンプ５１は、ＣＤＳ動作及びＣＤＳ後の電圧信号を保持するため、バイアス電流の供給、停止は行わない。但し、アンプ５１はクランプ容量５２の充放電に対応できれば良いためバイアス電流をアンプ部３ａのバイアス電流の数分の１程度に設定することができる。 Since the amplifier 51 holds the CDS operation and the voltage signal after the CDS, the bias current is not supplied or stopped. However, since the amplifier 51 only needs to be able to handle the charging and discharging of the clamp capacity 52, the bias current can be set to about a fraction of the bias current of the amplifier unit 3a.

前述の通り、本実施の形態である固体撮像素子は、基準電圧ＶＣＬを適当な値に設定することで後段回路の入力範囲等に合わせて信号電圧を調整することができる。つまり、基準電圧ＶＣＬにより、アンプ部３ａ以降で扱う電圧を調整でき、例えば、アンプ５１の電源電圧ＶＤＤ＝１５Ｖ等に対してアンプ部３ａの電源電圧ＶＤＤ２＝５Ｖ等に下げることができ、低消費電力化の効果がある。また、アンプ部３ａが、当該列の１つ前の列から当該列の電圧信号を出力する間までバイアス電流が供給され、その他の期間はバイアス電流が供給されないため、低消費電力化できる。また、当該列の１つ前の列からバイアス電流が供給されることによりアンプが安定動作するまでの期間を確保するとともに、画素領域１からの信号電荷を電圧信号に変換して、出力アンプ１０へ出力するまでの間、全ての列回路５及び調整回路７のアンプ５１と、２つのアンプ部３ａにバイアス電流が供給される状態となるため消費電流が一定となり、電圧信号の変動を抑制できる。 As described above, in the solid-state image sensor according to the present embodiment, the signal voltage can be adjusted according to the input range of the subsequent circuit or the like by setting the reference voltage VCL to an appropriate value. That is, the reference voltage VCL can adjust the voltage handled by the amplifier unit 3a and thereafter, for example, the power supply voltage of the amplifier 51 can be lowered to VDD2 = 5V or the like with respect to the power supply voltage VDD = 15V of the amplifier 51, and the consumption is low. It has the effect of electrification. Further, since the bias current is supplied from the row immediately before the row to the time when the amplifier unit 3a outputs the voltage signal of the row and the bias current is not supplied during the other period, the power consumption can be reduced. Further, the bias current is supplied from the row immediately before the row to secure a period until the amplifier operates stably, and the signal charge from the pixel region 1 is converted into a voltage signal to convert the output amplifier 10 into a voltage signal. Until the output to, the bias current is supplied to the amplifier 51 of all the row circuits 5 and the adjustment circuit 7 and the two amplifier units 3a, so that the current consumption is constant and the fluctuation of the voltage signal can be suppressed. ..

その他、基準電圧の状態と信号電圧の状態の差分を取るＣＤＳ動作により、アンプ５１の雑音とリセットによる雑音が抑制でき、更にＳ／Ｎを改善する効果も得られる。
また、実施の形態１および実施の形態２において、列回路に対して、特別な調整回路を設けた構成を説明しているが、調整回路を、複数の列回路の中から指定して、列回路に調整回路の役割を担わせることができる。すなわち、列回路と調整回路の構成は、ほとんど同じ構成となっており、異なるところは、共通出力線への接続と、アンプ部への入力電圧の設定である。この相違は、スイッチ素子によるオンオフ操作によって行うことができる。したがって、複数の列回路の中から調整回路の役割行う列回路を指定し、選択された列回路の共通出力線への接続とフローティングディフュージョンへの接続とを制御回路によって制御し、調整回路のタイミングで動作させるようにして、実施の形態１および実施の形態２において説明した調整回路の効果を達成することができる。 In addition, by the CDS operation that takes the difference between the state of the reference voltage and the state of the signal voltage, the noise of the amplifier 51 and the noise due to the reset can be suppressed, and the effect of further improving the S / N can be obtained.
Further, in the first embodiment and the second embodiment, a configuration in which a special adjustment circuit is provided for the column circuit is described, but the adjustment circuit is designated from among a plurality of column circuits, and a column is specified. The circuit can be made to play the role of an adjustment circuit. That is, the configurations of the column circuit and the adjustment circuit are almost the same, and the differences are the connection to the common output line and the setting of the input voltage to the amplifier section. This difference can be made by an on / off operation by a switch element. Therefore, the column circuit that plays the role of the adjustment circuit is specified from among multiple column circuits, and the connection of the selected column circuit to the common output line and the connection to the floating diffusion are controlled by the control circuit, and the timing of the adjustment circuit is controlled. The effect of the adjustment circuit described in the first embodiment and the second embodiment can be achieved.

本願は、様々な例示的な実施の形態が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。 Although the present application describes various exemplary embodiments, the various features, embodiments, and functions described in one or more embodiments are limited to the application of the particular embodiment. It can be applied to embodiments alone or in various combinations.
Therefore, innumerable variations not exemplified are envisioned within the scope of the techniques disclosed herein. For example, it is assumed that at least one component is modified, added or omitted, and further, at least one component is extracted and combined with the components of other embodiments.

１画素領域、１ａ受光素子、１ｂ転送素子、
２フローティングディフュージョン、３列アンプ、３ａアンプ部、
３ｂバイアス電流源部、４列スイッチ、５列回路、６共通出力線、
７調整回路、８列選択信号、９列選択制御回路、１０出力アンプ、
１１ａ，１１ｃ第１ゲート、１２ｂ，１２ｄ第２ゲート、１３転送ゲート、
１４最終ゲート、１５リセットトランジスタ、１６チャネル端部、
１７，１８蓄積ゲート、１９転送チャネル、２１遮光膜、
３１アンプトランジスタ、３２，３３、３４ＭＯＳＦＥＴ、３５インバータ、
３６ＮＯＲゲート、３７遅延回路、３８，３９抵抗、５１アンプ、
５２クランプ容量、５３クランプスイッチ 1 pixel area, 1a light receiving element, 1b transfer element,
2 Floating diffusion, 3-row amplifier, 3a amplifier section,
3b Bias current source, 4-row switch, 5-row circuit, 6 common output lines,
7 adjustment circuit, 8-row selection signal, 9-row selection control circuit, 10 output amplifier,
11a, 11c 1st gate, 12b, 12d 2nd gate, 13 transfer gate,
14 final gate, 15 reset transistor, 16 channel end,
17, 18 storage gates, 19 transfer channels, 21 light-shielding films,
31 amplifier transistor, 32, 33, 34 MOSFET, 35 inverter,
36 NOR gate, 37 delay circuit, 38, 39 resistor, 51 amplifier,
52 Clamp capacity, 53 Clamp switch

Claims

光電変換を行う受光素子、前記受光素子に接続され、前記受光素子で発生した電荷を転送する転送素子、前記転送素子に接続され前記電荷に対応する電位を生成するフローティングディフュージョン、前記フローティングディフュージョンに接続され、選択された列の前記フローティングディフュージョンにて生成された電位を電圧信号に変換して出力する列回路、前記列回路に並列に接続され、前記列回路による出力後の所定期間電力を消費する調整回路、および前記列回路と前記調整回路とを選択して動作させる制御回路を備えたことを特徴とする固体撮像素子。 A light receiving element that performs photoelectric conversion, a transfer element that is connected to the light receiving element and transfers the charge generated by the light receiving element, a floating diffusion that is connected to the transfer element and generates a potential corresponding to the charge, and a floating diffusion. A column circuit that converts the potential generated by the floating diffusion of the selected column into a voltage signal and outputs it, is connected in parallel to the column circuit, and consumes power for a predetermined period after output by the column circuit. A solid-state imaging device including an adjustment circuit and a control circuit for selecting and operating the column circuit and the adjustment circuit.

前記列回路は前記電圧信号に変換する列アンプと前記電圧信号の出力をオンオフする列スイッチとを有し、前記調整回路は調整回路列アンプと前記調整回路列アンプへの入力電圧を設定する入力電圧設定手段と前記調整回路列アンプの出力をオンオフする調整回路列スイッチとを有し、前記列回路の出力端子が共通出力線に接続されていることを特徴とする請求項１に記載の固体撮像素子。 The column circuit has a column amplifier that converts the voltage signal and a column switch that turns the output of the voltage signal on and off, and the adjustment circuit is an input that sets an input voltage to the adjustment circuit row amplifier and the adjustment circuit row amplifier. The solid according to claim 1, further comprising a voltage setting means and an adjustment circuit row switch for turning on / off the output of the adjustment circuit row amplifier, and the output terminal of the row circuit is connected to a common output line. Imaging element.

前記調整回路が、複数の前記列回路から選択された列回路であって、選択された前記列回路の前記共通出力線への接続と前記フローティングディフュージョンへの接続とが前記制御回路によって制御されていることを特徴とする請求項２に記載の固体撮像素子。 The adjustment circuit is a column circuit selected from the plurality of column circuits, and the connection of the selected column circuit to the common output line and the connection to the floating diffusion is controlled by the control circuit. The solid-state image pickup device according to claim 2, wherein the image sensor is provided.

複数の前記列回路を単位として一つの前記調整回路が設けられていることを特徴とする請求項１に記載の固体撮像素子。 The solid-state image pickup device according to claim 1, wherein one adjustment circuit is provided with the plurality of row circuits as a unit.

前記列回路が複数設けられ、２個以上の前記列回路ずつオン状態となり、前記オン状態となった２個以上の前記列回路の出力の一つが前記共通出力線に出力された後、前記オン状態となった２個以上の前記列回路の別の出力が前記共通出力線に出力されるように制御されていることを特徴とする請求項２に記載の固体撮像素子。 A plurality of the row circuits are provided, two or more of the row circuits are turned on, and one of the outputs of the two or more row circuits turned on is output to the common output line, and then the turn is turned on. The solid-state image pickup device according to claim 2, wherein another output of the two or more state circuits is controlled so as to be output to the common output line.

前記転送素子がＮ１個（Ｎ１は２以上の整数）で、前記フローティングディフュージョンがＮ２個（Ｎ２は２以上かつＮ１以下の整数）で、前記列回路がＮ２個で、前記調整回路がＮ３個（Ｎ３は１以上かつＮ２以下の整数）で、Ｎ２個の前記列回路の出力が前記共通出力線に接続されるよう制御されていることを特徴とする請求項５に記載の固体撮像素子。 The transfer element is N1 (N1 is an integer of 2 or more), the floating diffusion is N2 (N2 is an integer of 2 or more and N1 or less), the column circuit is N2, and the adjustment circuit is N3 (N3). The solid-state image pickup device according to claim 5, wherein N3 is an integer of 1 or more and N2 or less), and the outputs of N2 of the column circuits are controlled so as to be connected to the common output line.

前記列回路が、所定の列よりＮ３列前の列選択信号がオンになるタイミングから当該列の前記列選択信号がオンとなり前記共通出力線に当該列の信号を出力する間までバイアス電流を流してオン状態となりその他の時は前記バイアス電流を停止してオフ状態となり、前記Ｎ３個の調整回路の少なくとも一部がオン状態とオフ状態を前記列選択信号で切り替えるように制御されていることを特徴とする請求項６に記載の固体撮像素子。 The row circuit causes a bias current to flow from the timing when the row selection signal N3 before the predetermined row is turned on until the row selection signal of the row is turned on and the signal of the row is output to the common output line. At other times, the bias current is stopped and turned off, and at least a part of the N3 adjustment circuits is controlled to switch between the on state and the off state by the column selection signal. The solid-state image sensor according to claim 6.