JP3997739B2 - Solid-state imaging device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、固体撮像装置に関するもので、特に、単位画素毎に増幅機能を有する固体撮像装置に関する。
【0002】
【従来の技術】
フォトダイオード等の光電変換素子(感光素子)と、その光電変換素子で発生した光電荷を出力信号線へ取り出す手段とを含む画素をマトリクス状(行列状)に配してなる二次元固体撮像装置は種々の用途に供されている。ところで、このような固体撮像装置は光電変換素子で発生した光電荷を読み出す(取り出す)手段によってCCD型とMOS型に大きく分けられる。CCD型は光電荷をポテンシャルの井戸に蓄積しつつ、転送するようになっており、ダイナミックレンジが狭いという欠点がある。一方、MOS型はフォトダイオードのpn接合容量に蓄積した電荷をMOSトランジスタを通して直接読み出すようになっていた。
【0003】
従来、この種の固体撮像装置において増幅機能を有するものとして、図14に示す構成のものが知られている。図14に示す固体撮像装置は、複数本のリセット線102及び垂直選択線103のそれぞれに信号φVRn及び信号φVSnを行毎に与えて列方向(垂直方向)に走査する垂直走査回路100と、垂直信号線104にドレインが接続されたNチャネルのMOSトランジスタTdのゲートに信号φHmを列毎に与えて行方向(水平方向)に走査する水平走査回路101とを有する。
【0004】
又、この固体撮像装置は、光電変換素子として働くフォトダイオードPDと、フォトダイオードPDのカソードにゲートが接続されたNチャネルのMOSトランジスタTaと、フォトダイオードPDのカソードにソースが接続されたNチャネルのMOSトランジスタTbと、このとき、MOSトランジスタTaのソースにドレインが接続されたNチャネルのMOSトランジスタTcとで単位画素が構成される。即ち、図14に示す固体撮像装置は、MOSトランジスタTa〜Tc及びフォトダイオードPDで構成される画素を複数有している。尚、図14では、説明を簡単にするため、n行m列の1画素のみを図示している。
【0005】
又、この固体撮像装置において、フォトダイオードPDのアノードが接地されるとともに、MOSトランジスタTa,Tbのドレインに直流電圧VDDが印加される。MOSトランジスタTb,Tcのゲートがそれぞれ、リセット線102、垂直選択線103に接続され、MOSトランジスタTdのソースに水平信号線105が接続され、水平信号線105を介して出力端子OUTより映像信号が出力される。
【0006】
このような固体撮像装置において、まず、垂直走査回路100よりハイレベルの信号φVSnが垂直選択線103に与えられることによって、MOSトランジスタTcがONとなる。このとき、フォトダイオードPDに入射された光量に応じた電圧がMOSトランジスタTaのゲートに現れる。このとき、MOSトランジスタTaのゲートに印加される電圧に応じた増幅電流がMOSトランジスタTaを流れ、更にMOSトランジスタTcを介して垂直信号線104に流れる。そして、ハイレベルのパルス信号φHmをMOSトランジスタTdのゲートに与えることによって、垂直信号線104に出力された出力電流が水平信号線105を介して、出力端子OUTより出力される。
【0007】
その後、信号φVSnをローレベルとした後、垂直走査回路100よりハイレベルの信号φVRnをリセット線102に与えることで、MOSトランジスタTbをONとする。よって、フォトダイオードPDのカソードとMOSトランジスタTaのゲートとの接続ノードが、MOSトランジスタTbを介して、直流電圧VDDが与えられてリセットされる。
【0008】
【発明が解決しようとする課題】
従来のMOS型固体撮像装置において、図14のように信号増幅用のMOSトランジスタTaが単位画素に設けられることで増幅機能が備えられた場合、単位画素を構成するのに、フォトダイオードに加えて3つ以上のMOSトランジスタが設けられていた。更に、映像信号の出力動作とリセット動作を交互に行うように各画素毎に選択信号を与えたり、又、電源電圧を供給するために、各単位画素に接続する配線を多数必要とする。これらのことより、開口率の向上や画素の縮小化に限界がある。
【0009】
このような問題を鑑みて、本発明は、固体撮像装置の画素に必要とするトランジスタの数と配線数を削減することにより、開口率の向上及び画素の縮小化を行うことのできる固体撮像装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
上記目的を達成するために、本発明の固体撮像装置は、マトリクス状に配置された複数の画素と、行方向及び列方向の一方を第1方向とするとともに他方を第2方向としたときに前記第1方向の画素の選択を行うための第1選択部と、前記第2方向の画素の選択を行うための第2選択部と、前記第1選択部と前記第2選択部を制御するための制御部とを備えた固体撮像装置において、前記第2方向の同一ライン上に並ぶ画素と接続された複数の選択線と、前記第1方向の同一ライン上に並ぶ画素と接続されるとともに接続された各画素からの出力信号が供給される複数の信号線と、前記第1方向の同一ライン上に並ぶ画素と接続されるとともに接続された各画素にリセット信号を供給する複数のリセット線と、を備えるとともに、前記画素が、入射光量に応じた電気信号を生成する光電変換部と、第1電極、第2電極及び制御電極を備え、第1電極が前記選択線に接続され、第2電極が前記信号線に接続されるとともに、前記光電変換部からの出力信号が制御電極に与えられる第1トランジスタと、第1電極、第2電極及び制御電極を備え、第1電極が前記選択線に接続され、第2電極が前記第1トランジスタの制御電極に接続されるとともに、制御電極が前記リセット線に接続された第2トランジスタと、を備え、前記第1選択部が所定の選択線を選択するとともに前記第2選択部が所定の信号線を選択することで、信号を出力すべき画素が選択されるとともに、前記第1選択部が所定の前記選択線を選択するとともに前記第2選択部が所定のリセット線にリセット信号を与えることで、リセットすべき画素が選択されることを特徴とする。
【0011】
このような固体撮像装置において、例えば、列方向(垂直方向)を第1方向、行方向(水平方向)を第2方向としたとき、選択線が行毎に設けられるとともに、列毎に信号線とリセット線が設けられる。そして、制御部によって、信号を出力する画素位置が設定されると、設定された画素位置の行を決定するために、第1選択部が選択線を選択するとともに、設定された画素位置の列を決定するために、第2選択部が信号線を選択する。又、制御部によって、リセットする画素位置が設定されると、設定された画素位置の行を決定するために、第1選択部が選択線を選択するとともに、設定された画素位置の列を決定するために、第2選択部がリセット線を選択する。
【0012】
このような固体撮像装置において、前記制御部が、前記選択線を第1方向に向かって順次選択するように前記第1選択部を制御し、前記複数の画素から信号が順次出力されるよう、前記第1選択部によって所定の選択線が選択されているときに、第2方向に向かって前記信号線を順次選択するように第2選択部を制御するとともに、前記複数の画素が順次リセットされるよう、前記第1選択部によって所定の選択線が選択されているときに、第2方向に向かって前記リセット線を順次選択するように前記第2選択部を制御することで、各画素から映像信号が時系列的に出力される。
【0013】
このとき、例えば、第1方向を列方向(垂直方向)とするとともに第2方向を行方向(水平方向)としたとき、第1選択部によって選択線が垂直方向に順次選択される。そして、第1選択部によって各選択線が選択されている間、第2選択部によって水平方向に信号線が順次選択されるので、同一行に配されている画素から信号が順次出力される。又、同様に、第1選択部によって各選択線が選択されている間、第2選択部によって水平方向にリセット線が順次選択されるので、同一行に配されている画素が順次リセットされる。
【0014】
上記の固体撮像装置における1つの態様においては、前記第2選択部が前記第1方向の同一ライン上に並ぶ画素それぞれに接続された前記信号線と前記リセット線とを選択するタイミングが互いに異なるようする。このようにして、同一画素での信号出力動作とリセット動作が同時に行われることを避ける。
【0015】
又、このような固体撮像装置において、前記制御部が、前記第1方向の同一ライン上に並ぶ画素にそれぞれ接続された前記信号線と前記リセット線とを異なったタイミングで選択するとともに前記信号線及び前記リセット線のそれぞれを第2方向に向かって順次選択するように前記第2選択部を制御し、前記複数の画素から信号が順次出力されるよう、前記第2選択部によって所定の信号線が選択されているときに、第1方向に向かって前記選択線を順次選択するように第1選択部を制御するとともに、前記複数の画素が順次リセットされるよう、前記第2選択部によって所定のリセット線が選択されているときに、第1方向に向かって前記選択線を順次選択するように第1選択部を制御することで、各画素における信号出力のタイミングとリセットのタイミングとをずらすことによって積分時間を等しくすることができる。
【0016】
このとき、例えば、第1方向を行方向(水平方向)とするとともに第2方向を列方向(垂直方向)としたとき、第2選択部によって信号線及びリセット線が垂直方向に順次選択される。そして、第2選択部によって各信号線が選択されている間、第1選択部によって水平方向に選択線が順次選択されるので、同一行に配されている画素から信号が順次出力される。又、同様に、第2選択部によって各リセット線が選択されている間、第1選択部によって水平方向に選択線が順次選択されるので、同一行に配されている画素が順次リセットされる。
【0017】
上記の固体撮像装置における1つの態様として、前記第1方向の第1ライン上に並ぶ画素に接続された前記信号線の選択されるタイミングが、前記第1ラインと異なる前記第1方向の第2ライン上に並ぶ画素に接続された前記リセット線の選択されるタイミングと同じタイミングとすることで、例えば、第1方向を行方向(水平方向)とするとともに第2方向を列方向(垂直方向)としたとき、異なる2行の同一列における画素の一つが映像信号を出力するとともに、残りの一つがリセットされる。
【0018】
上記の固体撮像装置における別の態様として、前記信号線の選択されるタイミングと前記リセット線の選択されるタイミングを重ならないようにして、例えば、第1方向を行方向(水平方向)とするとともに第2方向を列方向(垂直方向)としたとき、同一列の2つの画素の一方より信号を出力させるとともに他方をリセットさせたときと異なり、リセットする電圧が出力される信号のレベルによって影響されることを防ぐことができる。
【0019】
又、このような固体撮像装置において、前記選択線が、前記第2方向のライン毎にそれぞれ設けられた第1選択線と第2選択線の2種類の選択線であり、前記第1選択線が前記各画素の前記第1MOSトランジスタの第1電極に接続され、前記第2選択線が前記各画素の前記第2MOSトランジスタの第1電極に接続されるようにして、各画素における信号出力のタイミングとリセットのタイミングとをずらすことによって積分時間を等しくすることができる。
【0020】
上記の固体撮像装置における1つの態様として、前記制御部が、前記第1及び第2選択線を第1方向に向かって順次選択するとともに、前記第2方向の第1ライン上に並ぶ画素に接続された前記第1選択線の選択されるタイミングが、前記第1ラインと異なる前記第2方向の第2ライン上に並ぶ画素に接続された前記第2選択線の選択されるタイミングと同じタイミングとなるように前記第1選択部を制御し、前記信号線及び前記リセット線を第2方向に向かって順次選択するとともに、前記第1方向の第3ライン上に並ぶ画素に接続された前記信号線の選択されるタイミングが、前記第3ラインと異なる前記第1方向の第4ライン上に並ぶ画素に接続された前記リセット線の選択されるタイミングと同じタイミングとなるように前記第2選択部を制御するようにしても構わない。
【0021】
上記の固体撮像装置の一態様において、前記制御部が、前記第1選択部によって所定の第1及び第2選択線が選択されているときに、第2方向に向かって前記信号線及び前記リセット線を順次選択するように第2選択部を制御するようにしても構わない。
【0022】
このとき、例えば、第1方向を列方向(垂直方向)とするとともに第2方向を行方向(水平方向)としたとき、第1選択部によって第1選択線及び第2選択線がそれぞれ垂直方向に順次選択される。そして、第1選択部によって各第1選択線が選択されている間、第2選択部によって水平方向に信号線が順次選択されるので、同一行に配されている画素から信号が順次出力される。又、同様に、第1選択部によって各第2選択線が選択されている間、第2選択部によって水平方向にリセット線が順次選択されるので、同一行に配されている画素が順次リセットされる。又、異なる行に配された同一列の2つの画素が選択され、一方の画素より信号が出力されるとともに、一方の画素がリセットされる。
【0023】
又、上記の固体撮像装置の一態様において、前記制御部が、前記第2選択部によって所定の前記信号線及び前記リセット線が選択されているときに、第1方向に向かって第1及び第2選択線を順次選択するように第1選択部を制御するようにしても構わない。
【0024】
このとき、例えば、第1方向を行方向(水平方向)とするとともに第2方向を列方向(垂直方向)としたとき、第2選択部によって信号線及びリセット線が垂直方向に順次選択される。そして、第2選択部によって各信号線が選択されている間、第1選択部によって水平方向に第1選択線が順次選択されるので、同一行に配されている画素から信号が順次出力される。又、同様に、第2選択部によって各リセット線が選択されている間、第1選択部によって水平方向に第2選択線が順次選択されるので、同一行に配されている画素が順次リセットされる。又、異なる行に配された同一列の2つの画素が選択され、一方の画素より信号が出力されるとともに、一方の画素がリセットされる。
【0025】
上記いずれかの固体撮像装置又は上記各態様のいずれかの固体撮像装置において、前記光電変換部が、入射光量に対して線形的に変化する電気信号を生成するようにしても構わないし、前記光電変換部が、入射光量の対数値に比例する電気信号を生成するようにしても構わない。
【0028】
【発明の実施の形態】
本発明の実施の形態について、以下に説明する。
【0029】
<第1の実施形態>
本発明の第1の実施形態について、図面を参照して説明する。図1は、本実施形態の固体撮像装置の内部構成を示すブロック回路図である。尚、図1の固体撮像装置は、図14の固体撮像装置と同様、複数の画素を有するが、説明を容易にするため、n行m列の単位画素の構成とその他のブロック及び信号線との関係のみを示す。
【0030】
図1に示す固体撮像装置は、各行に設けられたMOSトランジスタT4のゲートに信号を与えることによって行毎に第1の方向である列方向(垂直方向)に走査する垂直走査回路1と、各列に設けられたMOSトランジスタT3のゲートに信号を与えることによって列毎に第2の方向である行方向(水平方向)に走査する水平走査回路2と、この垂直走査回路1及び水平走査回路2を制御する主制御部3とを有する。
【0031】
垂直走査回路1及び水平走査回路2は、それぞれシフトレジスタを有しており、主制御部3から与えられるクロック信号やスタート信号などにより動作する。主制御部3が、各走査回路に対して走査開始アドレスや走査終了アドレスを指定することにより、部分的な特定領域の読み出しやリセットも可能である。又、MOSトランジスタT3は、そのドレインに垂直信号線5が接続されるとともに、そのソースに水平信号線8が接続される。更に、MOSトランジスタT4は、そのドレインに電源線9が接続されて直流電圧VDDが印加されるともに、そのソースに垂直選択線7が接続される。
【0032】
この固体撮像装置は、光電変換素子として働くフォトダイオードPD(このフォトダイオードPDが光電変換及び電荷蓄積を行う光電変換部に相当する)と、フォトダイオードPDのカソードにゲートが接続された信号増幅用のMOSトランジスタT1と、フォトダイオードPDとMOSトランジスタT1のゲートとの接続ノードにソースが接続されたリセット用のMOSトランジスタT2とで構成される単位画素を、複数備えるとともに、この単位画素がマトリクス状に配される。そして、この単位画素内において、MOSトランジスタT1,T2のドレインに垂直選択線7が接続され、MOSトランジスタT1のソースに垂直信号線5が接続される。又、フォトダイオードPDのアノードが接地される。又、MOSトランジスタT2のゲートには、水平走査回路2からリセット信号が与えられる水平リセット線6が接続される。
【0033】
このように構成される固体撮像装置において、MOSトランジスタT1〜T4は、NチャネルのMOSトランジスタで、p型の半導体基板又はp型ウェル層上に形成されている。又、垂直走査回路1より各行のMOSトランジスタT4のゲートに信号φVSnが、水平走査回路2より各列のMOSトランジスタT3のゲートに信号φHSmが、それぞれ、送出される。更に、n行m列の単位画素に対して、水平走査回路2より水平リセット線6を通じて信号φHRmが送出される。
【0034】
更に、この固体撮像装置は、図2に示すように、各画素から水平信号線8に出力された信号を増幅するための増幅回路を設けることにより電圧信号として映像信号を得ることができる。この増幅回路は、水平信号線8にドレインが接続されるとともに直流電圧VGGがゲートに印加された負荷用のMOSトランジスタQと、MOSトランジスタQのドレインに現れる電圧を増幅する増幅器Aとを有し、増幅器Aからの出力が出力端子OUTより電圧信号として出力される。即ち、電流信号として出力される各画素からの映像信号が、このMOSトランジスタQによって電圧信号に変換された後、増幅器Aで増幅されて出力される。尚、MOSトランジスタQのソースが接地される。
【0035】
このように構成される固体撮像装置の動作例について、以下に図3を参照して説明する。図3は、本実施形態の固体撮像装置の動作を示すためのタイミングチャートである。尚、図3においては、固体撮像装置内の各画素の動作を説明するため、代表として、信号φVSnの前後の信号φVSn−1〜φVSn+1及び信号φHSm,φHRm前後の信号φHSm−1〜φHSm+1,φHRm−1〜φHRm+1について図示している。即ち、n行m列の画素の動作を代表して、以下に固体撮像装置の動作を説明する。
【0036】
垂直走査回路1から、パルス信号がφVS1より順に、各行に出力され、図3のように、n−1行目に配されたMOSトランジスタT4に与えられる信号φVSn−1がローレベルになると、パルス信号φVSnが、垂直走査回路1よりn行目に配されたMOSトランジスタT4のゲートに与えられる。よって、MOSトランジスタT4がONとなるため、電源線9を通じて与えられる直流電圧VDDが、MOSトランジスタT4及び垂直選択線7を介して、n行目に配された各画素のMOSトランジスタT1,T2のドレインに印加される。
【0037】
そして、信号φVSnがハイレベルの間、水平走査回路2から、パルス信号がφHS1,φHR1より順に、各列に配された画素に出力される。このとき、水平走査回路2から出力されるパルス信号は、φHS1,φHR1,φHS2,φHR2,φHS3,…の順に出力される。
【0038】
今、図3のように、信号φHSm−1がm−1列に配されたMOSトランジスタT3に与えられると、MOSトランジスタT3がONとなるため、m−1列目の垂直信号線5が水平信号線8と電気的に接続される。よって、n行m−1列に配された画素内においてフォトダイオードPDに蓄積された光電荷によって現れる電圧がMOSトランジスタT1のゲートに与えられ、この電圧に応じた増幅電流がMOSトランジスタT1を流れ、MOSトランジスタT3及び垂直信号線5を介して水平信号線8に出力される。そして、この出力電流は、図2に示す増幅回路によって電圧信号に変換された後、出力端子OUTより出力される。
【0039】
このように、パルス信号φHSm−1が与えられて、n行m−1列に配された画素からの映像信号が出力されると、パルス信号φHRm−1がm−1列目の水平リセット線6を介してn行m−1列に配された画素に与えられる。よって、この画素内のMOSトランジスタT2がONとなるため、MOSトランジスタT2,T4及び垂直選択線7を介して、MOSトランジスタT1のゲートとフォトダイオードPDのカソードとの接続ノードが電源線9と電気的に接続されて、リセットされる。
【0040】
そして、信号φHRm−1がローレベルになると、次に、パルス信号φHSmがm列のMOSトランジスタT3のゲートに与えられて、n行m列の画素内のMOSトランジスタT1によって電流増幅された映像信号が、MOSトランジスタT3、垂直信号線5及び水平信号線8を介して出力される。その後、パルス信号φHRmが水平リセット線6を介してn行m列の画素内のMOSトランジスタT2のゲートに与えられて、垂直選択線7及びMOSトランジスタT2,T4を介して、MOSトランジスタT1のゲートとフォトダイオードPDのカソードとの接続ノードがリセットされる。この信号φHRmがローレベルになると、水平走査回路2より、m+1列のMOSトランジスタT3にパルス信号φHSm+1が与えられた後、n行m+1列の画素にパルス信号φHRm+1が与えられる。
【0041】
このように、信号φVSnがハイレベルの間に、各列に配された画素に、φHS1,φHR1,φHS2,φHR2,φHS3,…の順にパルス信号を与えることによって、n行目に配された全画素の映像信号を垂直信号線5よりシリアルに出力するとともに、各画素の状態をリセットすることができる。このn行目に配された全画素の映像信号が出力されると、信号φVSnがローレベルとされた後、信号φVSn+1がハイレベルとされ、n+1行目に配された全画素の映像信号が読み出される。よって、垂直走査回路1より出力されるパルス信号が、φVS1,φVS2,…の順に出力されるたびに、上述した図3のような動作を繰り返し行うことによって、固体撮像装置内の各画素より映像信号が出力されるとともに、各画素がリセットされる。
【0042】
このようにして、映像信号の読み出しと各画素のリセットを行うことによって、フォトダイオードPDに光が入射されて発生する電子が、全ての画素において、ほぼ1フレームの撮像時間に相当する時間、フォトダイオードPDのカソード及びMOSトランジスタT1のゲートに蓄積される。即ち、リセットから読み出しまでの光電荷の積分時間が、全ての画素において一定となり、入射光量の積分値に比例した映像信号が得られる。
【0043】
<第2の実施形態>
本発明の第2の実施形態について、図面を参照して説明する。図4は、本実施形態の固体撮像装置の内部構成を示すブロック回路図である。尚、図4の固体撮像装置は、図1の固体撮像装置と同様、複数の画素を有するが、説明を容易にするため、n行m列の単位画素の構成とその他のブロック及び信号線との関係のみを示す。又、本実施形態の固体撮像装置において、第1の実施形態(図1)と同一の目的で使用する素子及び信号線などについては、同一の符号を付してその詳細な説明を省略する。
【0044】
図4に示す固体撮像装置は、第1の実施形態と同様、MOSトランジスタT1,T2及びフォトダイオードPDで構成された複数の画素がマトリクス状に設けられるとともに、水平信号線8にドレインが接続されたMOSトランジスタT3が各列毎に設けられる。又、この固体撮像装置は、垂直信号線5、水平リセット線6、垂直選択線7、水平信号線8、及び電源線9を有するとともに、電源線9にソースが接続されたMOSトランジスタT4を各行毎に有する。そして、第1の実施形態と異なり、各行毎に、電源線9にソースが接続されたMOSトランジスタT5と、このMOSトランジスタT5のドレインに接続された垂直リセット線10が設けられるとともに、各画素内のMOSトランジスタT2のソースが垂直選択線7でなく垂直リセット線10に接続される。
【0045】
よって、n行に設けられたMOSトランジスタT5のゲートには、垂直走査回路1より、信号φVRnが与えられる。尚、第1の実施形態と同様、信号φHSm,φVSnが、それぞれ、MOSトランジスタT3,T4のゲートに与えられるとともに、信号φHRmが、水平リセット線6を介して、MOSトランジスタT2のゲートに与えられる。
【0046】
即ち、信号φHSm,φVSnがそれぞれ、MOSトランジスタT3,T4のゲートに与えられて、MOSトランジスタT3,T4がONとなるとき、フォトダイオードPDに入射される光量の積分値に比例した出力電流が垂直信号線5及びMOSトランジスタT3を介して、水平信号線8に導出される。尚、水平信号線8には、第1の実施形態と同様、図2のような増幅回路が設けられ、水平信号線8に導出された出力電流が電圧信号に変換され、映像信号として出力される。
【0047】
又、信号φVRnがMOSトランジスタT5に与えられるとともに、信号φHRmが水平リセット線6を介してMOSトランジスタT2に与えられて、MOSトランジスタT2,T5がONとなるとき、MOSトランジスタT2,T5及び垂直リセット線10を介して、MOSトランジスタT1のゲートとフォトダイオードPDのカソードとの接続ノードに電源線9の直流電圧VDDが印加されて、リセットされる。
【0048】
このように構成される固体撮像装置の動作例について、以下に図5を参照して説明する。図5は、本実施形態の固体撮像装置の動作を示すためのタイミングチャートである。尚、図5においては、固体撮像装置内の各画素の動作を説明するため、代表として、信号φVSn,φVRnの前後の信号φVSn−4〜φVSn+1,φVRn−1〜φVRn+4及び信号φHSm,φHRm前後の信号φHSm−1〜φHSm+1,φHRm−1〜φHRm+1について図示している。即ち、n行m列の画素の動作を代表して、以下に固体撮像装置の動作を説明する。
【0049】
垂直走査回路1から、各行に配された画素をリセットするために、パルス信号がφVR1,φVR2,…の順に各行毎に出力されるととともに、映像信号を出力するために、リセットするためのパルス信号に対して3行分遅れてパルス信号がφVS1,φVS2,…の順に各行毎に出力される。即ち、このとき、n行目の画素より映像信号が出力されるとき、n+3行目の画素がリセットされるように、垂直走査回路1よりパルス信号が出力される。
【0050】
よって、図5のように、信号φVSn−4,φVRn−1がローレベルになると、パルス信号φVSn−3がn−3行目に配されたMOSトランジスタT4のゲートに与えられるとともに、パルス信号φVRnがn行目に配されたMOSトランジスタT5のゲートに与えられる。そのため、n行目に配された垂直リセット用のMOSトランジスタT5がONとなるとともに、n−3行目に配された垂直選択用のMOSトランジスタT4がONとなる。
【0051】
そして、信号φVSn−3,φVRnがハイレベルの間、水平走査回路2から、パルス信号がφHS1,φHR1より順に出力される。このとき、水平走査回路2から出力されるパルス信号は、n行m列の画素のリセット動作とn−3行m列の画素の出力動作を同時に行うよう、図5のように、信号φHSm,φHRmが同時に水平走査回路より出力される。よって、同一列に配される画素において、n−3行に配された画素からの映像信号が出力されるとともに、n行に配された画素がリセットされる。即ち、n−3行m−1列の画素からの映像信号の出力とn行m−1列の画素のリセットとが同時に成されると、次に、n−3行m列の画素からの映像信号の出力とn行m列の画素のリセットとが成される。
【0052】
このようにして、1列目から順に、n−3行に配された各画素より映像信号が出力されるとともに、n行に配された各画素がリセットされると、信号φVSn−3,φVRnがローレベルとなり、次に、パルス信号φVSn−2,φVRn+1が与えられる。このとき、パルス信号φVSn−3,φVRnが与えられたときと同様、水平走査回路2から、パルス信号がφHS1,φHR1より順に、各列に配された画素に出力される。よって、1列目から順に、同一列に配される画素において、n−2行に配された画素からの映像信号が出力されるとともに、n+1行に配された画素がリセットされる。
【0053】
垂直走査回路1より出力されるパルス信号が、φVS1,φVS2,…の順に出力されるたびに、上述した図5のような動作を繰り返し行うことによって、固体撮像装置内の各画素より映像信号が出力されるとともに、3行分下の各画素がリセットされる。このようにすることで、リセットから読み出しまでの光電荷の積分時間が3水平周期に相当する長さで、且つ、全ての画素において一定となり、入射光量の積分値に比例した映像信号が得られる。ここで、本明細書において、水平周期とは、ある行における所定列の画素の信号読み出しから、次の行における前記所定列の画素の信号読み出しまでの期間、或いは、ある行における所定列の画素のリセットから、次の行における所定列の画素のリセットまでの期間をいうものとする。
【0054】
尚、本実施形態の固体撮像装置の動作例について、図5のような動作例を挙げたが、例えば、信号φVRn+1が与えられているときに信号φVSn−1が与えられるようにしても構わない。この場合、積分時間は2水平周期に相当する長さとなる。即ち、信号φVRn及び信号φVSnを与えるタイミングを変えることによって、各画素のリセットから読み出しまでの光電荷の積分時間を所望の長さに調整することができる。
【0055】
又、図4において、MOSトランジスタT3に信号φHSmを与える信号線と水平リセット線6とを別の信号線としたが、上述した図5のようなタイミングチャートによる動作例では、信号φHSm,φHRmを同一のタイミングで与えるので、信号φHSm,HRmが与えられる信号線を同一の信号線として統合することができる。更に、信号φHSm,φHRmを同一のタイミングで与えるので、水平走査回路2を高速で動作させることが可能である。
【0056】
<第3の実施形態>
本発明の第3の実施形態について、図面を参照して説明する。図6は、本実施形態の固体撮像装置の内部構成を示すブロック回路図である。尚、図6の固体撮像装置は、図1の固体撮像装置と同様、複数の画素を有するが、説明を容易にするため、n行m列の単位画素の構成とその他のブロック及び信号線との関係のみを示す。又、本実施形態の固体撮像装置において、第1の実施形態(図1)と同一の目的で使用する素子及び信号線などについては、同一の符号を付してその詳細な説明を省略する。
【0057】
図6に示す固体撮像装置では、第1の実施形態における垂直信号線5、水平リセット線6、垂直選択線7及び水平信号線8がそれぞれ、水平信号線5a、垂直リセット線6a、水平選択線7a及び垂直信号線8aとされる。それに応じて、ドレインに水平信号線5aが接続されたMOSトランジスタT3が行毎に設けられるとともに、ソースに水平選択線7aが接続されたMOSトランジスタT4が列毎に設けられる。即ち、本実施形態においては、第1の実施形態において第1の方向とされた列方向(垂直方向)が第2の方向とされ、第1の実施形態において第2の方向とされた行方向(水平方向)が第1の方向とされる。
【0058】
よって、垂直走査回路1より信号φVSn,φVRnがそれぞれ、n行に設けられたMOSトランジスタT3のゲート及び垂直リセット線6aに与えられるとともに、水平走査回路2より信号φHSmがm列に設けられたMOSトランジスタT4のゲートに与えられる。更に、MOSトランジスタT4のドレインには、第1の実施形態と同様、電源線9が接続されることによって直流電圧VDDが印加される。
【0059】
又、単位画素は、第1の実施形態と同様、MOSトランジスタT1,T2及びフォトダイオードPDで構成される。そして、MOSトランジスタT1,T2のドレインに水平選択線7aが接続され、MOSトランジスタT1のソースに水平信号線5aが接続され、MOSトランジスタT2のゲートに垂直リセット線6aが接続される。
【0060】
このように、本実施形態の固体撮像装置は、第1の実施形態の固体撮像装置の水平方向と垂直方向を入れ換えた構成となる。よって、信号φVSn,φHSmがそれぞれ、MOSトランジスタT3,T4のゲートに与えられるとき、フォトダイオードPDに入射される光量の積分値に比例した出力電流が水平信号線5a及びMOSトランジスタT3を介して、垂直信号線8aに導出される。尚、垂直信号線8aには、図2のような増幅回路が設けられ、垂直信号線8aに導出された出力電流が電圧信号に変換され、映像信号として出力される。
【0061】
又、信号φHSmがMOSトランジスタT4に与えられるとともに、信号φVRnが垂直リセット線6aを介してMOSトランジスタT2に与えられるとき、MOSトランジスタT2,T4及び水平選択線7aを介して、MOSトランジスタT1のゲートとフォトダイオードPDのカソードとの接続ノードに電源線9の直流電圧VDDが印加されて、リセットされる。
【0062】
このように構成される固体撮像装置の2つの動作例について、以下に図7及び図8を参照して説明する。
【0063】
1.第1の動作例
第1の動作例について、図7を参照して説明する。図7は、本実施形態の固体撮像装置の動作を示すためのタイミングチャートである。尚、図7においては、固体撮像装置内の各画素の動作を説明するため、代表として、信号φVSn,φVRnの前後の信号φVSn−1〜φVSn+1,φVRn−1〜φVRn+1及び信号φHSm前後の信号φHSm−1〜φHSm+1について図示している。即ち、n行m列の画素の動作を代表して、以下に固体撮像装置の動作を説明する。
【0064】
垂直走査回路1から、映像信号を出力するために、パルス信号がφVS1,φVS2,…の順に各行毎に出力されるととともに、各行に配された画素をリセットするために、映像信号を出力するためのパルス信号に対して1行分遅れてパルス信号がφVR1,φVR2,…の順に各行毎に出力される。即ち、このとき、n行目の画素がリセットされるとき、n+1行目の画素より映像信号が出力されるように、垂直走査回路1よりパルス信号が出力される。
【0065】
よって、図7のように、信号φVSn−1がローレベルになると、パルス信号φVRn−1がn−1行目に配された垂直リセット線6aに与えられるとともに、パルス信号φVSnがn行目に配されたMOSトランジスタT3のゲートに与えられる。この信号φVSn,φVRn−1がハイレベルの間、水平走査回路2から、パルス信号がφHS1より順に出力される。
【0066】
このとき、パルス信号φHSmが与えられると、電源線9による直流電圧VDDが、MOSトランジスタT4及び水平選択線7aを介して、m列に配された各画素内のMOSトランジスタT1,T2のドレインに印加される。よって、同一列に配される画素において、n行に配された画素からの映像信号が出力されるとともに、n−1行に配された画素がリセットされる。即ち、n行m−1列の画素からの映像信号の出力とn−1行m−1列の画素のリセットとが同時に成されると、次に、n行m列の画素からの映像信号の出力とn−1行m列の画素のリセットとが成される。
【0067】
このようにして、1列目から順に、n行に配された各画素より映像信号が出力されるとともに、n−1行に配された各画素がリセットされると、信号φVSn,φVRn−1がローレベルとなり、次に、パルス信号φVSn+1,φVRnが与えられる。このとき、パルス信号φVSn,φVRn−1が与えられたときと同様、水平走査回路2から、パルス信号がφHS1より順に、各列に配されたMOSトランジスタT4に出力される。よって、1列目から順に、同一列に配される画素において、n+1行に配された画素からの映像信号が出力されるとともに、n行に配された画素がリセットされる。
【0068】
垂直走査回路1より出力されるパルス信号が、φVS1,φVS2,…の順に出力されるたびに、上述した図7のような動作を繰り返し行うことによって、固体撮像装置内の各画素より映像信号が出力されるとともに、1行分上の各画素がリセットされる。このようにすることで、リセットから読み出しまでの光電荷の積分時間がほぼ1フレームの撮像時間に相当する時間から1水平周期を差し引いた時間で、且つ、全ての画素において一定となり、入射光量の積分値に比例した映像信号が得られる。
【0069】
尚、本動作例について、図7のような動作例を挙げたが、例えば、信号φVRn+1が与えられているときに信号φVSn−1が与えられるようにしても構わない。この場合、積分時間が2水平周期に相当する長さとなる。即ち、信号φVRn及び信号φVSnを与えるタイミングを変えることによって、各画素のリセットから読み出しまでの光電荷の積分時間を所定の長さに調整することができる。
【0070】
2.第2の動作例
第2の動作例について、図8を参照して説明する。図8は、本実施形態の固体撮像装置の動作を示すためのタイミングチャートである。尚、図8においても、図7と同様、信号φVSn,φVRnの前後の信号φVSn−1〜φVSn+1,φVRn−1〜φVRn+1及び信号φHSm前後の信号φHSm−1〜φHSm+1について図示し、n行m列の画素の動作を代表して、以下に固体撮像装置の動作を説明する。
【0071】
垂直走査回路1から、パルス信号が、φVS1,φVR1,φVS2,φVR2,φVS3,…の順に出力される。よって、図8のように、信号φVRn−1がローレベルになると、パルス信号φVSnがn行目に配されたMOSトランジスタT3のゲートに与えられる。そのため、n行目のMOSトランジスタT3がONとなり、水平信号線5aがMOSトランジスタT3を介して垂直信号線8aと電気的に接続される。
【0072】
そして、信号φVSnがハイレベルの間、水平走査回路2から、パルス信号がφHS1より順に出力される。よって、信号φHSmが与えられたとき、n行m列の画素内に設けられたMOSトランジスタT1のドレインに直流電圧VDDが印加されて増幅動作を行うため、n行m列の画素から映像信号が垂直信号線8aに出力される。このようにして、1列目から順に、n行に配された各画素より映像信号が出力される。
【0073】
そして、n行に配された各画素より映像信号が出力されて、信号φVSnがローレベルとなり、次に、パルス信号φVRnが与えられる。このとき、パルス信号φVSnが与えられたときと同様、水平走査回路2から、パルス信号がφHS1より順に、各列に配された画素に出力される。よって、信号φHSmが与えられたとき、n行m列の画素内に設けられたMOSトランジスタT2のドレインに直流電圧VDDが印加されるとともにゲートに信号φVRnが与えられてリセット動作を行うため、n行m列の画素がリセットされる。このようにして、1列目から順に、n行に配された各画素がリセットされる。
【0074】
このようにして、1列目から順に、n行に配された各画素より映像信号が出力された後、n行に配された各画素がリセットされると、信号φVRnがローレベルとなり、次に、パルス信号φVSn+1が与えられた後、パルス信号φVRn+1が与えられる。そして、パルス信号φVSn,φVRnが与えられたときと同様、パルス信号φVSn+1,φVRn+1それぞれがハイレベルとされている間に、水平走査回路2から、パルス信号がφHS1より順に、各列に配されたMOSトランジスタT4に出力される。よって、1列目から順にn+1行に配された全ての画素からの映像信号が出力された後、1列目から順にn+1行に配された画素が全てリセットされる。
【0075】
垂直走査回路1より出力されるパルス信号が、φVS1,φVR1,φVS2,φVR2,…の順に出力されるたびに、上述した図8のような動作を繰り返し行うことによって、固体撮像装置内の同一行の各画素より順番に映像信号が出力された後、同一行の各画素が順番にリセットされる。このようにすることで、リセットから読み出しまでの光電荷の積分時間がほぼ1フレームの撮像時間に相当する時間から1水平周期の半分の時間を差し引いた時間で、且つ、全ての画素において一定となり、入射光量の積分値に比例した映像信号が得られる。
【0076】
このように、本動作例では、第1の動作例と異なり、映像信号の出力動作とリセット動作が同一列で行われることがない。よって、第1の動作例のように、同一列において、映像信号の出力動作とリセット動作が行われるときに、リセットするためにフォトダイオードPDに与えられる直流電圧レベルが、同一列に配された他の画素の映像信号のレベルに影響されることを避けることができる。
【0077】
尚、本動作例について、図8のような動作例を挙げたが、例えば、信号φVRn+1が与えられた後に信号φVSn−1が与えられるようにしても構わない。この場合、積分時間が1水平周期の5/2に相当する長さとなる。即ち、信号φVRn及び信号φVSnを与えるタイミングを変えることによって、各画素のリセットから読み出しまでの光電荷の積分時間を所定の長さに調整することができる。
【0078】
又、本実施形態では、第1の実施形態の固体撮像装置の水平方向と垂直方向を入れ換えた構成としたが、第2の実施形態の固体撮像装置の水平方向と垂直方向を入れ換えた構成としても構わない。このとき、垂直走査回路1及び水平走査回路2から与えられる信号の動作例を、第2の実施形態と同様、図5のようなタイミングチャートによって与えられるものとしても構わない。
【0079】
即ち、垂直走査回路1よりMOSトランジスタT2,T3のそれぞれのゲートに、信号φVRn,φVSnが与えられるとともに、水平走査回路2よりMOSトランジスタT4,T5のそれぞれゲートに、信号φHSm,φHRmが与えられる。よって、垂直走査回路1によってMOSトランジスタT3がONとされる行とリセット線が選択されている行とに配される各画素が、水平走査回路2によって各列のMOSトランジスタT4,T5がONとされることによって、順次、映像信号の出力及びリセットを行う。
【0080】
<第4の実施形態>
本発明の第4の実施形態について、図面を参照して説明する。図9は、本実施形態の固体撮像装置の内部構成を示すブロック回路図である。尚、図9の固体撮像装置は、図1の固体撮像装置と同様、複数の画素を有するが、説明を容易にするため、n行m列の単位画素の構成とその他のブロック及び信号線との関係のみを示す。又、本実施形態の固体撮像装置において、第1の実施形態(図1)と同一の目的で使用する素子及び信号線などについては、同一の符号を付してその詳細な説明を省略する。
【0081】
第1の実施形態の固体撮像装置に設けられた各画素が、入射される光量の積分値に対して線形的に変換された値となる出力電流を出力するものであったのに対して、本実施形態では、各画素が、入射される光量の積分値に対して対数変換された値となる出力電流を出力する。又、後述するように、本実施形態ではリセットが不要なため、第1の実施形態におけるリセット線6及びMOSトランジスタT2が削除されている。その他の構成は第1の実施形態と同様である。
【0082】
図9に示す画素は、図1の固体撮像装置における画素と異なり、フォトダイオードPDの代わりに、直流電圧VPDがカソードに印加されたフォトダイオードPD1と、フォトダイオードPD1のアノードにゲート及びドレインが接続されたMOSトランジスタT10とが設けられる。このフォトダイオードPD1及びMOSトランジスタT10が光電変換部として動作する。
【0083】
又、この画素は、MOSトランジスタT10のソースに直流電圧VPSが印加されるとともに、MOSトランジスタT10のゲート及びドレインとフォトダイオードPD1のアノードとの接続ノードがMOSトランジスタT1のゲートに接続される。更に、直流電圧VPDは、MOSトランジスタT10がサブスレッショルド領域で動作するような値の直流電圧である。尚、MOSトランジスタT10は、MOSトランジスタT1〜T4と同様、NチャネルのMOSトランジスタで、p型の半導体基板又はp型ウェル層上に形成されている。
【0084】
このような構成の画素は、フォトダイオードPD1に光が入射されると、フォトダイオードPD1より入射された光量に応じた光電荷がMOSトランジスタT10に流れ込む。このとき、MOSトランジスタT10はサブスレッショルド領域で動作するので、入射光量に対して対数値に比例した値の電圧がMOSトランジスタT1,T10のゲートに現れる。そして、このMOSトランジスタT1,T10のゲートに現れる電圧がMOSトランジスタT1で電流増幅される。
【0085】
よって、MOSトランジスタT3,T4がONとなったとき、MOSトランジスタT1のゲートに現れる電圧に応じて、入射光量の対数値に比例した値の映像信号が、垂直信号線5及び水平信号線8を介して出力される。このように、各画素は入射光量に応じた電気信号を生成し、この電気信号は入射光量に応じて刻々と変化する。従って、画素の選択時点において、フォトダイオードPDへ入射する光量に応じた出力信号が垂直信号線5及び水平信号線8に出力され、画素のリセットは不要である。
【0086】
このように、リセットを行わない点を除いて、垂直走査回路1及び水平走査回路2のそれぞれから出力される信号のタイミングは第1の実施形態と同様であるため、タイミングチャートの図示は省略する。
【0087】
次に、本実施形態の第1変形例について説明する。図10は、図9のトランジスタT10をpチャネルのMOSトランジスタに置き換えたものである。直流電圧VPSを調整することによって、MOSトランジスタT10をサブスレッショルド領域で動作させると、入射光量の対数値に比例した電圧がMOSトランジスタT1,T10のゲートに現れる。
【0088】
更に、本実施形態の第2変形例について説明する。図11は、図9のトランジスタT10にnチャネルのMOSトランジスタを用い、ゲートに直流電圧VGGを引火するようにしたものである。直流電圧VGGを調整することによって、入射光量の対数値に比例した電圧がMOSトランジスタT1のゲートに現れるようにすることができる。
【0089】
<第5の実施形態>
本発明の第5の実施形態について、図面を参照して説明する。図12は、本実施形態の固体撮像装置の内部構成を示すブロック回路図である。尚、図12の固体撮像装置は、図4の固体撮像装置と同様、複数の画素を有するが、説明を容易にするため、n行m列の単位画素の構成とその他のブロック及び信号線との関係のみを示す。又、本実施形態の固体撮像装置において、第2の実施形態(図4)と同一の目的で使用する素子及び信号線などについては、同一の符号を付してその詳細な説明を省略する。
【0090】
又、第1の実施形態(図1)の固体撮像装置と第4の実施形態(図9)の固体撮像装置との関係と同様、第2の実施形態の固体撮像装置に設けられた入射される光量の積分値に対して線形的に変換された値となる出力電流を出力する各画素の代わりに、入射される光量の積分値に対して対数変換された値となる出力電流を出力する画素が設けられた構成である。よって、垂直走査回路1及び水平走査回路2のそれぞれから出力される信号のタイミングについては、第2の実施形態と同一であるので、以下には、本実施形態で用いられる画素の構成について述べる。
【0091】
図12に示す画素は、図1の固体撮像装置における画素と異なり、フォトダイオードPDの代わりに、アノードが接地されたフォトダイオードPD2と、フォトダイオードPD2のカソードにゲート及びドレインが接続されたMOSトランジスタT11と、フォトダイオードPD2のアノードとMOSトランジスタT11のゲート及びドレインとの接続ノードにゲートが接続されたMOSトランジスタT12と、MOSトランジスタT12のドレインとソース間に接続されたキャパシタCとが設けられる。このフォトダイオードPD2及びMOSトランジスタT11,T12及びキャパシタCが光電変換及び電荷蓄積を行う光電変換部として動作する。
【0092】
又、この画素は、MOSトランジスタT11のソースに直流電圧VPSが電源線11を介して印加されるとともに、MOSトランジスタT12のソースとキャパシタCとの接続ノードが接地される。そして、MOSトランジスタ12のドレインとキャパシタCとの接続ノードがMOSトランジスタT1のゲートとMOSトランジスタT2のソースとの接続ノードに接続される。更に、直流電圧VPSは、MOSトランジスタT10がサブスレッショルド領域で動作するような値の直流電圧である。尚、MOSトランジスタT11,T12は、PチャネルのMOSトランジスタで、n型の半導体基板又はn型ウェル層上に形成されている。
【0093】
このような構成の画素は、フォトダイオードPD2に光が入射されると、フォトダイオードPD2より入射された光量に応じた光電流がMOSトランジスタT11に流れ込む。このとき、MOSトランジスタT11はサブスレッショルド領域で動作するので、入射光量の対数値に比例した電圧がMOSトランジスタT11,T12のゲートに現れる。その結果、フォトダイオードPD2を流れる光電流の積分値を対数変換した電荷がキャパシタCに蓄積する(詳細は、特開平3−192764号公報参照)。
【0094】
そして、MOSトランジスタT3,T4がONされると、入射光量の積分値を対数変換した値の電圧が、MOSトランジスタT1で電流増幅され、映像信号として垂直信号線5及び水平信号線8を介して出力される。又、MOSトランジスタT5がONのときには、MOSトランジスタT2がONになることによって、キャパシタCの電位がリセットされる。
【0095】
<第6の実施形態>
本発明の第6の実施形態について、図面を参照して説明する。図13は、本実施形態の固体撮像装置の内部構成を示すブロック回路図である。尚、図13の固体撮像装置は、図6の固体撮像装置と同様、複数の画素を有するが、説明を容易にするため、n行m列の単位画素の構成とその他のブロック及び信号線との関係のみを示す。又、本実施形態の固体撮像装置において、第3の実施形態(図6)及び第5の実施形態(図12)と同一の目的で使用する素子及び信号線などについては、同一の符号を付してその詳細な説明を省略する。
【0096】
又、本実施形態では、第5の実施形態と同様の構成となる、MOSトランジスタT1,T2,T11,T12及びフォトダイオードPD2及びキャパシタCで構成された画素が、固体撮像装置内に設けられている。即ち、第2の実施形態の固体撮像装置と第5の実施形態の固体撮像装置との関係と同様、第3の実施形態の固体撮像装置に設けられた各画素において、PDの代わりに、フォトダイオードPD2及びMOSトランジスタT11,T12及びキャパシタCより構成される光電変換及び電荷蓄積を行う光電変換部が設けられる。よって、垂直走査回路1及び水平走査回路2のそれぞれから出力される信号のタイミングについては、第3の実施形態と同一であるとともに、画素の構成及び動作については、第5の実施形態と同一である。
【0097】
このように構成される固体撮像装置において、MOSトランジスタT2,T4がONとされて、MOSトランジスタT12とキャパシタCとの接続ノードの電圧がリセットされる。そして、MOSトランジスタT2,T4がOFFとされて所定時間後に、MOSトランジスタT3,T4がONとされることで、MOSトランジスタT12のソースとキャパシタCとの接続ノードに現れる、入射光量の積分値に対して対数変換された値の電圧が、MOSトランジスタT1で電流増幅され、映像信号として水平信号線5a及び垂直信号線8aを介して出力される。
【0098】
尚、第1〜第6の実施形態において、主制御部3から垂直走査回路1及び水平走査回路2のそれぞれにクロックを与えて、各画素に与える信号を順次与えるものとしたが、主制御部3にて映像信号を出力する画素位置を設定して、垂直走査回路1及び水平走査回路2に制御信号を与えることによって、設定した画素位置の映像信号が出力されるように、垂直走査回路1及び水平走査回路2から出力する信号が制御されるようにしても構わない。
【0099】
又、第1〜第4の実施形態において、MOSトランジスタを全てNチャネルのMOSトランジスタとしたが、これらを逆極性であるPチャネルMOSトランジスタとしても構わない。このとき、その接続関係が一部異なるとともに各素子に与える電圧が逆の極性となるが、その構成及び動作は本質的には同様である。
【0100】
又、第5及び第6の実施形態も同様、固体撮像装置内に備えられたMOSトランジスタを、MOSトランジスタT1〜T5をPチャネルのMOSトランジスタに、MOSトランジスタT11,T12をNチャネルのMOSトランジスタにというように、それぞれ、逆極性のMOSトランジスタとしても構わない。このとき、その接続関係が一部異なるとともに各素子に与える電圧が逆の極性となるが、その構成及び動作は本質的には同様である。
【0101】
更に、各画素の光電変換部は、フォトダイオードPD、又は、フォトダイオードPD1及びMOSトランジスタT10で構成される回路、又は、フォトダイオードPD2及びMOSトランジスタT11,T12及びキャパシタCで構成される回路に限らず、同様の動作を行う他の回路構成のものとしても構わない。
【0102】
【発明の効果】
本発明の第1の発明に係る固体撮像装置は、各画素が、光電変換部とともに2つのトランジスタで構成されるため、光電変換部以外に少なくとも3つのトランジスタが設けられていた従来の固体撮像装置に比べて、画素の縮小化を図ることができる。これに伴い、各画素に接続される電源線や信号線などの配線を少なくして、配線に必要な領域を狭くすることができる。このように、画素の縮小化及び配線の低減を行うことができるため、開口率を向上させるとともに、配置する画素の高密度化を図ることができる。又、同一画素におけるリセット動作と映像信号の出力動作を異なるタイミングで行うことができるため、光電変換部での積分時間を全画素一定とすることができる。
【0103】
本発明の第2の発明に係る固体撮像装置は、各画素が入射光量に対して対数変換された出力を生じる光電変換部とともに1つのトランジスタで構成されるため、従来の装置に比べて、画素の縮小化を図ることができる。又、配線に必要な領域を狭くすることができる。従って、開口率を向上させるとともに配置する画素の高密度化を図ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態の固体撮像装置の内部構成を示すブロック回路図。
【図2】本発明の固体撮像装置の出力側に設けられた増幅回路の内部構成を示すブロック回路図。
【図3】第1の実施形態の固体撮像装置の動作を示すタイミングチャート。
【図4】本発明の第2の実施形態の固体撮像装置の内部構成を示すブロック回路図。
【図5】第2の実施形態の固体撮像装置の動作を示すタイミングチャート。
【図6】本発明の第3の実施形態の固体撮像装置の内部構成を示すブロック回路図。
【図7】第3の実施形態の固体撮像装置の動作を示すタイミングチャート。
【図8】第3の実施形態の固体撮像装置の他の動作を示すタイミングチャート。
【図9】第4の実施形態の固体撮像装置に対数変換動作を行う画素を適用したときの画素の内部構成を示すブロック回路図。
【図10】第4の実施形態の固体撮像装置に対数変換動作を行う画素を適用したときの別構成の画素の内部構成を示すブロック回路図。
【図11】第4の実施形態の固体撮像装置に対数変換動作を行う画素を適用したときの別構成の画素の内部構成を示すブロック回路図。
【図12】第5の実施形態の固体撮像装置に対数変換動作を行う画素を適用したときの画素の内部構成を示すブロック回路図。
【図13】本発明の第6の実施形態の固体撮像装置の内部構成を示すブロック回路図。
【図14】従来の固体撮像装置の内部構成を示すブロック回路図。
【符号の説明】
1 垂直走査回路
2 水平走査回路
3 主制御部
5 垂直信号線
6 水平リセット線
7 垂直選択線
8 水平信号線
9 電源線
10 垂直リセット線
PD,PD1,PD2 フォトダイオード
T1〜T5,T10〜T12 MOSトランジスタ
C キャパシタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a solid-state imaging device, and more particularly to a solid-state imaging device having an amplification function for each unit pixel.
[0002]
[Prior art]
A two-dimensional solid-state imaging device in which pixels including a photoelectric conversion element (photosensitive element) such as a photodiode and a means for taking out photoelectric charges generated by the photoelectric conversion element to an output signal line are arranged in a matrix (matrix) Is used for various purposes. By the way, such a solid-state imaging device is roughly classified into a CCD type and a MOS type by means for reading (extracting) the photocharge generated in the photoelectric conversion element. The CCD type is designed to transfer photocharges while accumulating them in a potential well, and has a drawback that the dynamic range is narrow. On the other hand, in the MOS type, the charge accumulated in the pn junction capacitance of the photodiode is directly read out through the MOS transistor.
[0003]
Conventionally, a solid-state imaging device of this type has a configuration shown in FIG. 14 as having an amplification function. The solid-state imaging device illustrated in FIG. 14 includes a
[0004]
The solid-state imaging device also includes a photodiode PD serving as a photoelectric conversion element, an N-channel MOS transistor Ta having a gate connected to the cathode of the photodiode PD, and an N-channel having a source connected to the cathode of the photodiode PD. The unit pixel is composed of the MOS transistor Tb and the N-channel MOS transistor Tc having the drain connected to the source of the MOS transistor Ta. In other words, the solid-state imaging device shown in FIG. 14 has a plurality of pixels composed of MOS transistors Ta to Tc and photodiode PD. In FIG. 14, only one pixel of n rows and m columns is shown for the sake of simplicity.
[0005]
In this solid-state imaging device, the anode of the photodiode PD is grounded, and the DC voltage VDD is applied to the drains of the MOS transistors Ta and Tb. The gates of the MOS transistors Tb and Tc are connected to the
[0006]
In such a solid-state imaging device, first, a high-level signal φVSn is supplied from the
[0007]
Thereafter, the signal φVSn is set to low level, and then the high-level signal φVRn is supplied from the
[0008]
[Problems to be solved by the invention]
In the conventional MOS type solid-state imaging device, when the amplification function is provided by providing the signal amplification MOS transistor Ta in the unit pixel as shown in FIG. 14, in addition to the photodiode, the unit pixel is configured. Three or more MOS transistors were provided. Further, in order to supply a selection signal for each pixel so as to alternately perform an output operation and a reset operation of a video signal and supply a power supply voltage, a large number of wirings connected to each unit pixel are required. For these reasons, there are limits to the improvement of the aperture ratio and the reduction of the pixels.
[0009]
In view of such a problem, the present invention provides a solid-state imaging device capable of improving the aperture ratio and reducing the pixels by reducing the number of transistors and the number of wirings required for the pixels of the solid-state imaging device. The purpose is to provide.
[0010]
[Means for Solving the Problems]
To achieve the above objective, The present invention The solid-state imaging device performs selection of a plurality of pixels arranged in a matrix and pixels in the first direction when one of the row direction and the column direction is the first direction and the other is the second direction. A solid-state imaging device comprising: a first selection unit for selecting a pixel, a second selection unit for selecting pixels in the second direction, and a control unit for controlling the first selection unit and the second selection unit In the apparatus, a plurality of selection lines connected to pixels arranged on the same line in the second direction, and output signals from the pixels connected to and connected to pixels arranged on the same line in the first direction are A plurality of signal lines to be supplied, and a plurality of reset lines connected to pixels arranged on the same line in the first direction and supplying a reset signal to each connected pixel, Generate electrical signals according to the amount of incident light A photoelectric conversion unit, a first electrode, a second electrode, and a control electrode, wherein the first electrode is connected to the selection line, the second electrode is connected to the signal line, and the output from the photoelectric conversion unit A first transistor for supplying a signal to the control electrode; a first electrode; a second electrode; and a control electrode; the first electrode connected to the selection line; and the second electrode connected to the control electrode of the first transistor And a second transistor having a control electrode connected to the reset line, wherein the first selection unit selects a predetermined selection line and the second selection unit selects a predetermined signal line. The pixel to be reset is selected by selecting a pixel to which a signal is to be output, the first selection unit selecting the predetermined selection line, and the second selection unit providing a reset signal to the predetermined reset line. Is selected Characterized in that it is.
[0011]
In such a solid-state imaging device, for example, when the column direction (vertical direction) is the first direction and the row direction (horizontal direction) is the second direction, a selection line is provided for each row and a signal line for each column. And a reset line. When the pixel position for outputting a signal is set by the control unit, the first selection unit selects a selection line and determines the column of the set pixel position in order to determine the row of the set pixel position. Is determined, the second selection unit selects a signal line. When the pixel position to be reset is set by the control unit, the first selection unit selects a selection line and determines the column of the set pixel position in order to determine the row of the set pixel position. In order to do so, the second selection unit selects the reset line.
[0012]
In such a solid-state imaging device And said The control unit controls the first selection unit to sequentially select the selection lines in the first direction, and the first selection unit performs predetermined selection so that signals are sequentially output from the plurality of pixels. When the line is selected, the second selection unit is controlled to sequentially select the signal lines in the second direction, and the plurality of pixels are sequentially reset by the first selection unit. By controlling the second selector so that the reset lines are sequentially selected in the second direction when a predetermined selection line is selected, video signals are output from each pixel in time series. The
[0013]
At this time, for example, when the first direction is the column direction (vertical direction) and the second direction is the row direction (horizontal direction), the selection lines are sequentially selected in the vertical direction by the first selection unit. Then, while each selection line is selected by the first selection unit, the signal lines are sequentially selected by the second selection unit in the horizontal direction, so that signals are sequentially output from the pixels arranged in the same row. Similarly, while the selection lines are selected by the first selection unit, the reset lines are sequentially selected in the horizontal direction by the second selection unit, so that the pixels arranged in the same row are sequentially reset. .
[0014]
the above In one aspect of the solid-state imaging device, the timing at which the second selection unit selects the signal line and the reset line connected to the pixels arranged on the same line in the first direction is different from each other. . In this way, the signal output operation and the reset operation in the same pixel are avoided from being performed simultaneously.
[0015]
or, like this For solid-state imaging devices And said The control unit selects the signal line and the reset line respectively connected to pixels arranged on the same line in the first direction at different timings, and sets each of the signal line and the reset line in the second direction. The second selection unit is controlled to sequentially select the first direction, and when a predetermined signal line is selected by the second selection unit so that signals are sequentially output from the plurality of pixels, the first direction is selected. When the predetermined selection line is selected by the second selection unit so that the plurality of pixels are sequentially reset while controlling the first selection unit to sequentially select the selection line toward By controlling the first selector so that the selection lines are sequentially selected in the first direction, the signal output timing and the reset timing in each pixel are shifted. It is possible to equalize the integration time.
[0016]
At this time, for example, when the first direction is the row direction (horizontal direction) and the second direction is the column direction (vertical direction), the signal line and the reset line are sequentially selected in the vertical direction by the second selection unit. . While the signal lines are selected by the second selection unit, the selection lines are sequentially selected in the horizontal direction by the first selection unit, so that signals are sequentially output from the pixels arranged in the same row. Similarly, while the reset lines are selected by the second selection unit, the selection lines are sequentially selected in the horizontal direction by the first selection unit, so that the pixels arranged in the same row are sequentially reset. .
[0017]
the above As one aspect of the solid-state imaging device, the second line in the first direction in which the selection timing of the signal line connected to the pixels arranged on the first line in the first direction is different from the first line. By setting the timing to be the same as the timing for selecting the reset line connected to the pixels arranged on the upper side, for example, the first direction is the row direction (horizontal direction) and the second direction is the column direction (vertical direction). Then, one of the pixels in the same column of two different rows outputs a video signal, and the remaining one is reset.
[0018]
the above As another aspect of the solid-state imaging device, for example, the timing of selecting the signal line and the timing of selecting the reset line do not overlap, for example, the first direction is set to the row direction (horizontal direction) and the first When the two directions are the column direction (vertical direction), unlike when the signal is output from one of the two pixels in the same column and the other is reset, the reset voltage is influenced by the level of the output signal. Can be prevented.
[0019]
or, like this For solid-state imaging devices And said The selection lines are two types of selection lines, a first selection line and a second selection line, provided for each line in the second direction, and the first selection line is the first selection line of the first MOS transistor of each pixel. Integration time is obtained by shifting the signal output timing and the reset timing in each pixel so that the second selection line is connected to the first electrode of the second MOS transistor of each pixel. Can be made equal.
[0020]
the above As an aspect of the solid-state imaging device, the control unit sequentially selects the first and second selection lines in the first direction, and is connected to pixels arranged on the first line in the second direction. The timing for selecting the first selection line is the same as the timing for selecting the second selection line connected to the pixels arranged on the second line in the second direction different from the first line. Controlling the first selection unit to sequentially select the signal line and the reset line in the second direction, and to connect the signal lines connected to the pixels arranged on the third line in the first direction. The second selection unit so that the selected timing is the same as the timing for selecting the reset line connected to the pixels arranged on the fourth line in the first direction different from the third line. It may be controlled.
[0021]
above In one aspect of the solid-state imaging device, when the control unit selects the predetermined first and second selection lines by the first selection unit, the control unit displays the signal line and the reset line in the second direction. You may make it control a 2nd selection part so that it may select sequentially.
[0022]
At this time, for example, when the first direction is the column direction (vertical direction) and the second direction is the row direction (horizontal direction), the first selection line and the second selection line are each in the vertical direction by the first selection unit. Are selected sequentially. Then, while each first selection line is selected by the first selection unit, the signal lines are sequentially selected by the second selection unit in the horizontal direction, so that signals are sequentially output from the pixels arranged in the same row. The Similarly, while the second selection lines are selected by the first selection unit, the reset lines are sequentially selected in the horizontal direction by the second selection unit, so that the pixels arranged in the same row are sequentially reset. Is done. In addition, two pixels in the same column arranged in different rows are selected, a signal is output from one pixel, and one pixel is reset.
[0023]
or, the above In the one aspect of the solid-state imaging device according to the first aspect, when the control unit selects the predetermined signal line and the reset line by the second selection unit, the first selection line and the second selection line toward the first direction. You may make it control a 1st selection part so that it may select sequentially.
[0024]
At this time, for example, when the first direction is the row direction (horizontal direction) and the second direction is the column direction (vertical direction), the signal line and the reset line are sequentially selected in the vertical direction by the second selection unit. . While each signal line is selected by the second selection unit, the first selection line is sequentially selected in the horizontal direction by the first selection unit, so that signals are sequentially output from the pixels arranged in the same row. The Similarly, while each reset line is selected by the second selection unit, the second selection line is sequentially selected in the horizontal direction by the first selection unit, so that the pixels arranged in the same row are sequentially reset. Is done. In addition, two pixels in the same column arranged in different rows are selected, a signal is output from one pixel, and one pixel is reset.
[0025]
Any of the above In the solid-state imaging device or the solid-state imaging device of any of the above embodiments And said The photoelectric conversion unit may generate an electric signal that changes linearly with respect to the amount of incident light. I do n’t mind. The photoelectric conversion unit may generate an electrical signal proportional to the logarithmic value of the incident light amount.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below.
[0029]
<First Embodiment>
A first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block circuit diagram showing the internal configuration of the solid-state imaging device of the present embodiment. The solid-state imaging device of FIG. 1 has a plurality of pixels as in the solid-state imaging device of FIG. 14, but for ease of explanation, the configuration of unit pixels of n rows and m columns, other blocks and signal lines, Only the relationship is shown.
[0030]
The solid-state imaging device shown in FIG. 1 includes a
[0031]
Each of the
[0032]
This solid-state imaging device has a photodiode PD that functions as a photoelectric conversion element (this photodiode PD corresponds to a photoelectric conversion unit that performs photoelectric conversion and charge accumulation), and a signal amplifying device that has a gate connected to the cathode of the photodiode PD. And a plurality of unit pixels each including a reset MOS transistor T2 having a source connected to a connection node between the photodiode PD and the gate of the MOS transistor T1, and the unit pixels are arranged in a matrix. Arranged. In this unit pixel, the
[0033]
In the solid-state imaging device configured as described above, the MOS transistors T1 to T4 are N-channel MOS transistors and are formed on a p-type semiconductor substrate or a p-type well layer. Further, the signal φVSn is sent from the
[0034]
Further, as shown in FIG. 2, the solid-state imaging device can obtain a video signal as a voltage signal by providing an amplification circuit for amplifying a signal output from each pixel to the
[0035]
An example of the operation of the solid-state imaging device configured as described above will be described below with reference to FIG. FIG. 3 is a timing chart for illustrating the operation of the solid-state imaging device of the present embodiment. In FIG. 3, the signals φVSn−1 to φVSn + 1 before and after the signal φVSn and the signals φHSm−1 to φHSm + 1 to φHSm + 1 and φHRm before and after the signals φHSm and φHRm are representatively described to explain the operation of each pixel in the solid-state imaging device. -1 to φHRm + 1 are illustrated. That is, the operation of the solid-state imaging device will be described below as representative of the operation of the n rows and m columns of pixels.
[0036]
When the pulse signal is output from the
[0037]
While the signal φVSn is at the high level, the pulse signal is output from the
[0038]
Now, as shown in FIG. 3, when the signal φHSm-1 is applied to the MOS transistor T3 arranged in the m-1 column, the MOS transistor T3 is turned on, so that the
[0039]
Thus, when the pulse signal φHSm−1 is given and the video signal from the pixel arranged in the nth row and the m−1th column is output, the pulse signal φHRm−1 becomes the m−1th horizontal reset line. 6 to the pixels arranged in n rows and m-1 columns. Therefore, since the MOS transistor T2 in this pixel is turned on, the connection node between the gate of the MOS transistor T1 and the cathode of the photodiode PD is electrically connected to the
[0040]
When the signal φHRm−1 becomes low level, the pulse signal φHSm is next applied to the gate of the MOS transistor T3 in the m column, and the video signal current amplified by the MOS transistor T1 in the pixel in the n rows and m columns. Is output via the MOS transistor T3, the
[0041]
As described above, while the signal φVSn is at the high level, the pulse signals are given to the pixels arranged in the respective columns in the order of φHS1, φHR1, φHS2, φHR2, φHS3,. The video signal of the pixel can be output serially from the
[0042]
In this way, by reading out the video signal and resetting each pixel, the electrons generated when light is incident on the photodiode PD are taken for a time corresponding to an imaging time of almost one frame in all the pixels. It is accumulated in the cathode of the diode PD and the gate of the MOS transistor T1. That is, the integration time of the photo charge from reset to readout is constant in all the pixels, and a video signal proportional to the integrated value of the incident light quantity is obtained.
[0043]
<Second Embodiment>
A second embodiment of the present invention will be described with reference to the drawings. FIG. 4 is a block circuit diagram showing the internal configuration of the solid-state imaging device of the present embodiment. The solid-state imaging device of FIG. 4 has a plurality of pixels as in the solid-state imaging device of FIG. 1, but for ease of explanation, the configuration of unit pixels of n rows and m columns, other blocks and signal lines, Only the relationship is shown. In the solid-state imaging device according to the present embodiment, elements and signal lines used for the same purpose as those in the first embodiment (FIG. 1) are denoted by the same reference numerals, and detailed description thereof is omitted.
[0044]
As in the first embodiment, the solid-state imaging device shown in FIG. 4 includes a plurality of pixels configured by MOS transistors T1 and T2 and a photodiode PD provided in a matrix, and a drain connected to the
[0045]
Therefore, the signal φVRn is supplied from the
[0046]
That is, when the signals φHSm and φVSn are respectively applied to the gates of the MOS transistors T3 and T4 and the MOS transistors T3 and T4 are turned on, an output current proportional to the integrated value of the amount of light incident on the photodiode PD is vertical. The signal is led to the
[0047]
Further, when the signal φVRn is supplied to the MOS transistor T5 and the signal φHRm is supplied to the MOS transistor T2 via the
[0048]
An example of the operation of the solid-state imaging device configured as described above will be described below with reference to FIG. FIG. 5 is a timing chart for illustrating the operation of the solid-state imaging device of the present embodiment. In FIG. 5, in order to explain the operation of each pixel in the solid-state imaging device, as a representative, signals φVSn−4 to φVSn + 1 and φVRn−1 to φVRn + 4 and signals φHSm and φHRm before and after the signals φVSn and φVRn are representative. The signals φHSm−1 to φHSm + 1 and φHRm−1 to φHRm + 1 are illustrated. That is, the operation of the solid-state imaging device will be described below as representative of the operation of the n rows and m columns of pixels.
[0049]
In order to reset the pixels arranged in each row from the
[0050]
Therefore, as shown in FIG. 5, when the signals φVSn-4 and φVRn−1 become low level, the pulse signal φVSn-3 is applied to the gate of the MOS transistor T4 arranged in the n-3th row, and the pulse signal φVRn. Is applied to the gate of the MOS transistor T5 arranged in the nth row. Therefore, the vertical reset MOS transistor T5 arranged in the nth row is turned on, and the vertical selection MOS transistor T4 arranged in the n-3th row is turned on.
[0051]
Then, while the signals φVSn−3 and φVRn are at a high level, pulse signals are sequentially output from the
[0052]
In this manner, in order from the first column, video signals are output from the pixels arranged in the n-3 rows, and when the pixels arranged in the n rows are reset, the signals φVSn-3, φVRn are reset. Becomes low level, and then pulse signals φVSn−2 and φVRn + 1 are applied. At this time, similarly to the case where the pulse signals φVSn−3 and φVRn are given, the
[0053]
Each time the pulse signals output from the
[0054]
Note that the operation example of the solid-state imaging device according to the present embodiment has been illustrated as shown in FIG. 5. For example, the signal φVSn−1 may be given when the signal φVRn + 1 is given. . In this case, the integration time has a length corresponding to two horizontal periods. In other words, by changing the timing at which the signal φVRn and the signal φVSn are applied, the integration time of the photocharge from the reset to the readout of each pixel can be adjusted to a desired length.
[0055]
In FIG. 4, the signal line for supplying the signal φHSm to the MOS transistor T3 and the
[0056]
<Third Embodiment>
A third embodiment of the present invention will be described with reference to the drawings. FIG. 6 is a block circuit diagram showing the internal configuration of the solid-state imaging device of the present embodiment. The solid-state imaging device of FIG. 6 has a plurality of pixels as in the solid-state imaging device of FIG. 1, but for easy explanation, the configuration of unit pixels of n rows and m columns, other blocks and signal lines, Only the relationship is shown. In the solid-state imaging device according to the present embodiment, elements and signal lines used for the same purpose as those in the first embodiment (FIG. 1) are denoted by the same reference numerals, and detailed description thereof is omitted.
[0057]
In the solid-state imaging device shown in FIG. 6, the
[0058]
Therefore, the signals φVSn and φVRn are supplied from the
[0059]
The unit pixel is composed of MOS transistors T1 and T2 and a photodiode PD as in the first embodiment. The horizontal selection line 7a is connected to the drains of the MOS transistors T1 and T2, the
[0060]
As described above, the solid-state imaging device of the present embodiment has a configuration in which the horizontal direction and the vertical direction of the solid-state imaging device of the first embodiment are interchanged. Therefore, when the signals φVSn and φHSm are respectively applied to the gates of the MOS transistors T3 and T4, an output current proportional to the integrated value of the amount of light incident on the photodiode PD is passed through the
[0061]
When the signal φHSm is applied to the MOS transistor T4 and the signal φVRn is applied to the MOS transistor T2 through the vertical reset line 6a, the gate of the MOS transistor T1 through the MOS transistors T2 and T4 and the horizontal selection line 7a. The DC voltage VDD of the
[0062]
Two operation examples of the solid-state imaging device configured as described above will be described below with reference to FIGS. 7 and 8.
[0063]
1. First operation example
A first operation example will be described with reference to FIG. FIG. 7 is a timing chart for illustrating the operation of the solid-state imaging device according to the present embodiment. In FIG. 7, in order to explain the operation of each pixel in the solid-state imaging device, as a representative, signals φVSn−1 to φVSn + 1 and φVRn−1 and φVRn−1 to φVRn + 1 before and after signals φVSn and φVRn and a signal φHSm before and after signal φHSm are representative. -1 to φHSm + 1 are illustrated. That is, the operation of the solid-state imaging device will be described below as representative of the operation of the n rows and m columns of pixels.
[0064]
In order to output a video signal from the
[0065]
Therefore, as shown in FIG. 7, when the signal φVSn−1 becomes low level, the pulse signal φVRn−1 is applied to the vertical reset line 6a arranged in the n−1th row, and the pulse signal φVSn is applied to the nth row. It is given to the gate of the arranged MOS transistor T3. While these signals φVSn and φVRn−1 are at the high level, the
[0066]
At this time, when the pulse signal φHSm is given, the DC voltage VDD from the
[0067]
In this manner, in order from the first column, video signals are output from the pixels arranged in the n rows, and when the pixels arranged in the n−1 rows are reset, the signals φVSn and φVRn−1 are reset. Becomes low level, and then pulse signals φVSn + 1 and φVRn are applied. At this time, similarly to the case where the pulse signals φVSn and φVRn−1 are given, the pulse signals are output from the
[0068]
Each time the pulse signals output from the
[0069]
In this example, the operation example as shown in FIG. 7 is given. For example, the signal φVSn−1 may be given when the signal φVRn + 1 is given. In this case, the integration time is a length corresponding to two horizontal periods. In other words, by changing the timing at which the signal φVRn and the signal φVSn are applied, the integration time of the photocharge from the reset to the readout of each pixel can be adjusted to a predetermined length.
[0070]
2. Second operation example
A second operation example will be described with reference to FIG. FIG. 8 is a timing chart for illustrating the operation of the solid-state imaging device of the present embodiment. In FIG. 8, similarly to FIG. 7, the signals φVSn−1 to φVSn + 1 and φVRn−1 to φVRn + 1 before and after the signals φVSn and φVRn and the signals φHSm−1 to φHSm + 1 before and after the signal φHSm are illustrated, and n rows and m columns are illustrated. As an example, the operation of the solid-state imaging device will be described below.
[0071]
Pulse signals are output from the
[0072]
Then, while the signal φVSn is at a high level, pulse signals are sequentially output from the
[0073]
Then, a video signal is output from each pixel arranged in the n rows, the signal φVSn becomes a low level, and then a pulse signal φVRn is given. At this time, similarly to when the pulse signal φVSn is given, the pulse signals are output from the
[0074]
In this way, in order from the first column, after the video signal is output from each pixel arranged in the n-th row, when each pixel arranged in the n-th row is reset, the signal φVRn becomes the low level, and the next Then, after the pulse signal φVSn + 1 is given, the pulse signal φVRn + 1 is given. Similarly to the case where the pulse signals φVSn and φVRn are given, while the pulse signals φVSn + 1 and φVRn + 1 are respectively set to the high level, the pulse signals are sequentially arranged from the
[0075]
Each time the pulse signals output from the
[0076]
In this way, unlike the first operation example, in this operation example, the video signal output operation and the reset operation are not performed in the same column. Therefore, as in the first operation example, when the video signal output operation and the reset operation are performed in the same column, the DC voltage level applied to the photodiode PD for resetting is arranged in the same column. It is possible to avoid being affected by the video signal level of other pixels.
[0077]
In this example of operation, an example of operation as shown in FIG. 8 is given. However, for example, the signal φVSn−1 may be given after the signal φVRn + 1 is given. In this case, the integration time is a length corresponding to 5/2 of one horizontal cycle. In other words, by changing the timing at which the signal φVRn and the signal φVSn are applied, the integration time of the photocharge from the reset to the readout of each pixel can be adjusted to a predetermined length.
[0078]
In the present embodiment, the horizontal direction and the vertical direction of the solid-state imaging device of the first embodiment are interchanged. However, the horizontal direction and the vertical direction of the solid-state imaging device of the second embodiment are interchanged. It doesn't matter. At this time, the operation example of the signals given from the
[0079]
That is, the signals φVRn and φVSn are supplied from the
[0080]
<Fourth Embodiment>
A fourth embodiment of the present invention will be described with reference to the drawings. FIG. 9 is a block circuit diagram showing the internal configuration of the solid-state imaging device of the present embodiment. Although the solid-state imaging device of FIG. 9 has a plurality of pixels like the solid-state imaging device of FIG. 1, the configuration of unit pixels of n rows and m columns, other blocks and signal lines, Only the relationship is shown. In the solid-state imaging device according to the present embodiment, elements and signal lines used for the same purpose as those in the first embodiment (FIG. 1) are denoted by the same reference numerals, and detailed description thereof is omitted.
[0081]
Whereas each pixel provided in the solid-state imaging device of the first embodiment outputs an output current that is a value linearly converted with respect to an integral value of the amount of incident light, In the present embodiment, each pixel outputs an output current that is a value obtained by logarithmically converting the integrated value of the amount of incident light. As will be described later, the reset line is not necessary in the present embodiment, and therefore the
[0082]
The pixel shown in FIG. 9 differs from the pixel in the solid-state imaging device of FIG. 1 in that the photodiode PD1 to which the DC voltage VPD is applied to the cathode is connected instead of the photodiode PD, and the gate and drain are connected to the anode of the photodiode PD1. A MOS transistor T10 is provided. The photodiode PD1 and the MOS transistor T10 operate as a photoelectric conversion unit.
[0083]
In this pixel, the DC voltage VPS is applied to the source of the MOS transistor T10, and the connection node between the gate and drain of the MOS transistor T10 and the anode of the photodiode PD1 is connected to the gate of the MOS transistor T1. Furthermore, the DC voltage VPD is a DC voltage having such a value that the MOS transistor T10 operates in the subthreshold region. The MOS transistor T10 is an N-channel MOS transistor like the MOS transistors T1 to T4, and is formed on a p-type semiconductor substrate or a p-type well layer.
[0084]
In the pixel having such a configuration, when light is incident on the photodiode PD1, photoelectric charge corresponding to the amount of light incident from the photodiode PD1 flows into the MOS transistor T10. At this time, since the MOS transistor T10 operates in the subthreshold region, a voltage having a value proportional to the logarithmic value with respect to the incident light amount appears at the gates of the MOS transistors T1 and T10. The voltage appearing at the gates of the MOS transistors T1 and T10 is amplified by the MOS transistor T1.
[0085]
Therefore, when the MOS transistors T3 and T4 are turned on, the video signal having a value proportional to the logarithmic value of the incident light amount is applied to the
[0086]
As described above, the timings of the signals output from the
[0087]
Next, a first modification of the present embodiment will be described. FIG. 10 is obtained by replacing the transistor T10 of FIG. 9 with a p-channel MOS transistor. When the MOS transistor T10 is operated in the subthreshold region by adjusting the DC voltage VPS, a voltage proportional to the logarithmic value of the incident light amount appears at the gates of the MOS transistors T1 and T10.
[0088]
Furthermore, a second modification of the present embodiment will be described. FIG. 11 shows an example in which an n-channel MOS transistor is used as the transistor T10 in FIG. 9 and the DC voltage VGG is ignited at the gate. By adjusting the DC voltage VGG, a voltage proportional to the logarithmic value of the incident light quantity can appear at the gate of the MOS transistor T1.
[0089]
<Fifth Embodiment>
A fifth embodiment of the present invention will be described with reference to the drawings. FIG. 12 is a block circuit diagram showing the internal configuration of the solid-state imaging device of the present embodiment. The solid-state imaging device of FIG. 12 has a plurality of pixels as in the solid-state imaging device of FIG. 4, but for ease of explanation, the configuration of unit pixels of n rows and m columns, other blocks and signal lines, Only the relationship is shown. In the solid-state imaging device of the present embodiment, elements and signal lines used for the same purpose as those of the second embodiment (FIG. 4) are denoted by the same reference numerals, and detailed description thereof is omitted.
[0090]
Similarly to the relationship between the solid-state imaging device of the first embodiment (FIG. 1) and the solid-state imaging device of the fourth embodiment (FIG. 9), the incident light is provided in the solid-state imaging device of the second embodiment. Instead of each pixel that outputs an output current that is a linearly converted value with respect to the integral value of the incident light quantity, an output current that is a logarithmically converted value with respect to the integral value of the incident light quantity is output. In this configuration, pixels are provided. Therefore, the timings of signals output from the
[0091]
The pixel shown in FIG. 12 differs from the pixel in the solid-state imaging device of FIG. 1 in that a photodiode PD2 whose anode is grounded instead of the photodiode PD, and a MOS transistor whose gate and drain are connected to the cathode of the photodiode PD2. T11, a MOS transistor T12 whose gate is connected to a connection node between the anode of the photodiode PD2 and the gate and drain of the MOS transistor T11, and a capacitor C connected between the drain and source of the MOS transistor T12 are provided. The photodiode PD2, the MOS transistors T11 and T12, and the capacitor C operate as a photoelectric conversion unit that performs photoelectric conversion and charge accumulation.
[0092]
In this pixel, the DC voltage VPS is applied to the source of the MOS transistor T11 via the power supply line 11, and the connection node between the source of the MOS transistor T12 and the capacitor C is grounded. A connection node between the drain of the
[0093]
In the pixel having such a configuration, when light is incident on the photodiode PD2, a photocurrent corresponding to the amount of light incident from the photodiode PD2 flows into the MOS transistor T11. At this time, since the MOS transistor T11 operates in the subthreshold region, a voltage proportional to the logarithmic value of the incident light quantity appears at the gates of the MOS transistors T11 and T12. As a result, charge obtained by logarithmically converting the integrated value of the photocurrent flowing through the photodiode PD2 is accumulated in the capacitor C (for details, refer to Japanese Patent Laid-Open No. Hei 3-192964).
[0094]
When the MOS transistors T3 and T4 are turned on, the voltage obtained by logarithmically converting the integral value of the incident light quantity is current amplified by the MOS transistor T1, and the video signal is passed through the
[0095]
<Sixth Embodiment>
A sixth embodiment of the present invention will be described with reference to the drawings. FIG. 13 is a block circuit diagram showing the internal configuration of the solid-state imaging device of the present embodiment. The solid-state imaging device of FIG. 13 has a plurality of pixels as in the solid-state imaging device of FIG. 6, but for ease of explanation, the configuration of unit pixels of n rows and m columns, other blocks and signal lines, Only the relationship is shown. In the solid-state imaging device of the present embodiment, elements and signal lines used for the same purpose as those in the third embodiment (FIG. 6) and the fifth embodiment (FIG. 12) are assigned the same reference numerals. Detailed description thereof will be omitted.
[0096]
In the present embodiment, a pixel composed of MOS transistors T1, T2, T11, T12, a photodiode PD2, and a capacitor C, which has the same configuration as that of the fifth embodiment, is provided in the solid-state imaging device. Yes. That is, in the same manner as the relationship between the solid-state imaging device of the second embodiment and the solid-state imaging device of the fifth embodiment, in each pixel provided in the solid-state imaging device of the third embodiment, instead of the PD, a photo A photoelectric conversion unit configured to perform photoelectric conversion and charge accumulation including the diode PD2, the MOS transistors T11 and T12, and the capacitor C is provided. Therefore, the timings of signals output from the
[0097]
In the solid-state imaging device configured as described above, the MOS transistors T2 and T4 are turned on, and the voltage at the connection node between the MOS transistor T12 and the capacitor C is reset. Then, after a predetermined time after the MOS transistors T2 and T4 are turned off, the MOS transistors T3 and T4 are turned on, so that the integrated value of the incident light amount appearing at the connection node between the source of the MOS transistor T12 and the capacitor C The voltage of the logarithmically converted value is amplified by the MOS transistor T1 and output as a video signal via the
[0098]
In the first to sixth embodiments, the
[0099]
In the first to fourth embodiments, all the MOS transistors are N-channel MOS transistors. However, they may be P-channel MOS transistors having opposite polarity. At this time, the connection relationship is partially different and the voltage applied to each element has the opposite polarity, but the configuration and operation are essentially the same.
[0100]
Similarly, in the fifth and sixth embodiments, the MOS transistors provided in the solid-state imaging device are changed to MOS transistors T1 to T5 as P-channel MOS transistors, and MOS transistors T11 and T12 as N-channel MOS transistors. Thus, each may be a MOS transistor having a reverse polarity. At this time, the connection relationship is partially different and the voltage applied to each element has the opposite polarity, but the configuration and operation are essentially the same.
[0101]
Furthermore, the photoelectric conversion unit of each pixel is limited to the photodiode PD or a circuit configured by the photodiode PD1 and the MOS transistor T10, or a circuit configured by the photodiode PD2, the MOS transistors T11 and T12, and the capacitor C. Alternatively, other circuit configurations that perform the same operation may be used.
[0102]
【The invention's effect】
The solid-state imaging device according to the first aspect of the present invention is a conventional solid-state imaging device in which at least three transistors are provided in addition to the photoelectric conversion unit because each pixel includes two transistors together with the photoelectric conversion unit. Compared to the above, the pixels can be reduced. Accordingly, it is possible to reduce the area necessary for wiring by reducing the number of wirings such as power supply lines and signal lines connected to each pixel. In this manner, since the pixels can be reduced and the wiring can be reduced, the aperture ratio can be improved and the density of the pixels to be arranged can be increased. In addition, since the reset operation and the video signal output operation in the same pixel can be performed at different timings, the integration time in the photoelectric conversion unit can be made constant for all pixels.
[0103]
In the solid-state imaging device according to the second aspect of the present invention, each pixel is composed of one transistor together with a photoelectric conversion unit that generates an output obtained by logarithmically converting the amount of incident light. Can be reduced. In addition, the area necessary for wiring can be reduced. Therefore, the aperture ratio can be improved and the density of the arranged pixels can be increased.
[Brief description of the drawings]
FIG. 1 is a block circuit diagram showing an internal configuration of a solid-state imaging device according to a first embodiment of the present invention.
FIG. 2 is a block circuit diagram showing an internal configuration of an amplifier circuit provided on the output side of the solid-state imaging device of the present invention.
FIG. 3 is a timing chart showing the operation of the solid-state imaging device according to the first embodiment.
FIG. 4 is a block circuit diagram showing an internal configuration of a solid-state imaging apparatus according to a second embodiment of the present invention.
FIG. 5 is a timing chart showing the operation of the solid-state imaging device according to the second embodiment.
FIG. 6 is a block circuit diagram showing an internal configuration of a solid-state imaging apparatus according to a third embodiment of the present invention.
FIG. 7 is a timing chart showing the operation of the solid-state imaging device according to the third embodiment.
FIG. 8 is a timing chart showing another operation of the solid-state imaging device according to the third embodiment.
FIG. 9 is a block circuit diagram illustrating an internal configuration of a pixel when a pixel that performs a logarithmic conversion operation is applied to the solid-state imaging device according to the fourth embodiment.
FIG. 10 is a block circuit diagram showing an internal configuration of a pixel having another configuration when a pixel that performs a logarithmic conversion operation is applied to the solid-state imaging device according to the fourth embodiment.
FIG. 11 is a block circuit diagram showing an internal configuration of a pixel having another configuration when a pixel that performs a logarithmic conversion operation is applied to the solid-state imaging device according to the fourth embodiment.
FIG. 12 is a block circuit diagram illustrating an internal configuration of a pixel when a pixel performing a logarithmic conversion operation is applied to the solid-state imaging device according to the fifth embodiment.
FIG. 13 is a block circuit diagram showing an internal configuration of a solid-state imaging apparatus according to a sixth embodiment of the present invention.
FIG. 14 is a block circuit diagram showing an internal configuration of a conventional solid-state imaging device.
[Explanation of symbols]
1 Vertical scanning circuit
2 Horizontal scanning circuit
3 Main control unit
5 Vertical signal line
6 Horizontal reset line
7 Vertical selection line
8 Horizontal signal line
9 Power line
10 Vertical reset line
PD, PD1, PD2 photodiode
T1-T5, T10-T12 MOS transistors
C capacitor
Claims (6)
前記第2方向の同一ライン上に並ぶ画素と接続された複数の選択線と、
前記第1方向の同一ライン上に並ぶ画素と接続されるとともに接続された各画素からの出力信号が供給される複数の信号線と、
前記第1方向の同一ライン上に並ぶ画素と接続されるとともに接続された各画素にリセット信号を供給する複数のリセット線と、を備えるとともに、
前記画素が、
入射光量に応じた電気信号を生成する光電変換部と、
第1電極、第2電極及び制御電極を備え、第1電極が前記選択線に接続され、第2電極が前記信号線に接続されるとともに、前記光電変換部からの出力信号が制御電極に与えられる第1トランジスタと、
第1電極、第2電極及び制御電極を備え、第1電極が前記選択線に接続され、第2電極が前記第1トランジスタの制御電極に接続されるとともに、制御電極が前記リセット線に接続された第2トランジスタと、を備え、
前記第1選択部が所定の選択線を選択するとともに前記第2選択部が所定の信号線を選択することで、信号を出力すべき画素が選択されるとともに、
前記第1選択部が所定の前記選択線を選択するとともに前記第2選択部が所定のリセット線にリセット信号を与えることで、リセットすべき画素が選択されることを特徴とする固体撮像装置。A plurality of pixels arranged in a matrix and a first selection unit for selecting pixels in the first direction when one of the row direction and the column direction is the first direction and the other is the second direction A solid-state imaging device comprising: a second selection unit for selecting pixels in the second direction; and a control unit for controlling the first selection unit and the second selection unit.
A plurality of selection lines connected to pixels arranged on the same line in the second direction;
A plurality of signal lines connected to pixels arranged on the same line in the first direction and supplied with output signals from the connected pixels;
A plurality of reset lines connected to pixels arranged on the same line in the first direction and supplying a reset signal to each connected pixel;
The pixel is
A photoelectric conversion unit that generates an electrical signal according to the amount of incident light;
A first electrode, a second electrode, and a control electrode; the first electrode is connected to the selection line; the second electrode is connected to the signal line; and an output signal from the photoelectric conversion unit is applied to the control electrode A first transistor,
A first electrode, a second electrode, and a control electrode; the first electrode is connected to the selection line; the second electrode is connected to the control electrode of the first transistor; and the control electrode is connected to the reset line A second transistor,
While the first selection unit selects a predetermined selection line and the second selection unit selects a predetermined signal line, a pixel to output a signal is selected,
The solid-state imaging device, wherein the first selection unit selects the predetermined selection line and the second selection unit gives a reset signal to the predetermined reset line, thereby selecting a pixel to be reset.
前記選択線を第1方向に向かって順次選択するように前記第1選択部を制御し、
前記複数の画素から信号が順次出力されるよう、前記第1選択部によって所定の選択線が選択されているときに、第2方向に向かって前記信号線を順次選択するように第2選択部を制御するとともに、
前記複数の画素が順次リセットされるよう、前記第1選択部によって所定の選択線が選択されているときに、第2方向に向かって前記リセット線を順次選択するように前記第2選択部を制御することを特徴とする請求項1に記載の固体撮像装置。The control unit is
Controlling the first selection unit to sequentially select the selection lines in the first direction;
A second selection unit configured to sequentially select the signal lines in the second direction when a predetermined selection line is selected by the first selection unit so that signals are sequentially output from the plurality of pixels. And controlling
The second selection unit is configured to sequentially select the reset lines in the second direction when a predetermined selection line is selected by the first selection unit so that the plurality of pixels are sequentially reset. The solid-state imaging device according to claim 1, wherein the solid-state imaging device is controlled.
前記第1方向の同一ライン上に並ぶ画素にそれぞれ接続された前記信号線と前記リセット線とを異なったタイミングで選択するとともに前記信号線及び前記リセット線のそれぞれを第2方向に向かって順次選択するように前記第2選択部を制御し、
前記複数の画素から信号が順次出力されるよう、前記第2選択部によって所定の信号線が選択されているときに、第1方向に向かって前記選択線を順次選択するように第1選択部を制御するとともに、
前記複数の画素が順次リセットされるよう、前記第2選択部によって所定のリセット線が選択されているときに、第1方向に向かって前記選択線を順次選択するように第1選択部を制御することを特徴とする請求項1に記載の固体撮像装置。The control unit is
The signal line and the reset line connected to the pixels arranged on the same line in the first direction are selected at different timings, and the signal line and the reset line are sequentially selected in the second direction. Controlling the second selection unit to
A first selection unit configured to sequentially select the selection lines toward a first direction when a predetermined signal line is selected by the second selection unit so that signals are sequentially output from the plurality of pixels. And controlling
The first selection unit is controlled to sequentially select the selection lines toward the first direction when a predetermined reset line is selected by the second selection unit so that the plurality of pixels are sequentially reset. The solid-state imaging device according to claim 1.
前記第1選択線が前記各画素の前記第1MOSトランジスタの第1電極に接続され、
前記第2選択線が前記各画素の前記第2MOSトランジスタの第1電極に接続されることを特徴とする請求項1に記載の固体撮像装置。The selection lines are two types of selection lines, a first selection line and a second selection line, provided for each line in the second direction,
The first selection line is connected to a first electrode of the first MOS transistor of each pixel;
The solid-state imaging device according to claim 1, wherein the second selection line is connected to a first electrode of the second MOS transistor of each pixel.
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