JP3997739B2

JP3997739B2 - Solid-state imaging device

Info

Publication number: JP3997739B2
Application number: JP2001305462A
Authority: JP
Inventors: 茂博宮武
Original assignee: Konica Minolta Inc
Current assignee: Konica Minolta Inc
Priority date: 2001-10-01
Filing date: 2001-10-01
Publication date: 2007-10-24
Anticipated expiration: 2021-10-01
Also published as: JP2003110940A; US20030062583A1; US7035482B2

Description

【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置に関するもので、特に、単位画素毎に増幅機能を有する固体撮像装置に関する。
【０００２】
【従来の技術】
フォトダイオード等の光電変換素子（感光素子）と、その光電変換素子で発生した光電荷を出力信号線へ取り出す手段とを含む画素をマトリクス状（行列状）に配してなる二次元固体撮像装置は種々の用途に供されている。ところで、このような固体撮像装置は光電変換素子で発生した光電荷を読み出す（取り出す）手段によってＣＣＤ型とＭＯＳ型に大きく分けられる。ＣＣＤ型は光電荷をポテンシャルの井戸に蓄積しつつ、転送するようになっており、ダイナミックレンジが狭いという欠点がある。一方、ＭＯＳ型はフォトダイオードのｐｎ接合容量に蓄積した電荷をＭＯＳトランジスタを通して直接読み出すようになっていた。
【０００３】
従来、この種の固体撮像装置において増幅機能を有するものとして、図１４に示す構成のものが知られている。図１４に示す固体撮像装置は、複数本のリセット線１０２及び垂直選択線１０３のそれぞれに信号φＶＲｎ及び信号φＶＳｎを行毎に与えて列方向（垂直方向）に走査する垂直走査回路１００と、垂直信号線１０４にドレインが接続されたＮチャネルのＭＯＳトランジスタＴｄのゲートに信号φＨｍを列毎に与えて行方向（水平方向）に走査する水平走査回路１０１とを有する。
【０００４】
又、この固体撮像装置は、光電変換素子として働くフォトダイオードＰＤと、フォトダイオードＰＤのカソードにゲートが接続されたＮチャネルのＭＯＳトランジスタＴａと、フォトダイオードＰＤのカソードにソースが接続されたＮチャネルのＭＯＳトランジスタＴｂと、このとき、ＭＯＳトランジスタＴａのソースにドレインが接続されたＮチャネルのＭＯＳトランジスタＴｃとで単位画素が構成される。即ち、図１４に示す固体撮像装置は、ＭＯＳトランジスタＴａ〜Ｔｃ及びフォトダイオードＰＤで構成される画素を複数有している。尚、図１４では、説明を簡単にするため、ｎ行ｍ列の１画素のみを図示している。
【０００５】
又、この固体撮像装置において、フォトダイオードＰＤのアノードが接地されるとともに、ＭＯＳトランジスタＴａ，Ｔｂのドレインに直流電圧ＶDDが印加される。ＭＯＳトランジスタＴｂ，Ｔｃのゲートがそれぞれ、リセット線１０２、垂直選択線１０３に接続され、ＭＯＳトランジスタＴｄのソースに水平信号線１０５が接続され、水平信号線１０５を介して出力端子ＯＵＴより映像信号が出力される。
【０００６】
このような固体撮像装置において、まず、垂直走査回路１００よりハイレベルの信号φＶＳｎが垂直選択線１０３に与えられることによって、ＭＯＳトランジスタＴｃがＯＮとなる。このとき、フォトダイオードＰＤに入射された光量に応じた電圧がＭＯＳトランジスタＴａのゲートに現れる。このとき、ＭＯＳトランジスタＴａのゲートに印加される電圧に応じた増幅電流がＭＯＳトランジスタＴａを流れ、更にＭＯＳトランジスタＴｃを介して垂直信号線１０４に流れる。そして、ハイレベルのパルス信号φＨｍをＭＯＳトランジスタＴｄのゲートに与えることによって、垂直信号線１０４に出力された出力電流が水平信号線１０５を介して、出力端子ＯＵＴより出力される。
【０００７】
その後、信号φＶＳｎをローレベルとした後、垂直走査回路１００よりハイレベルの信号φＶＲｎをリセット線１０２に与えることで、ＭＯＳトランジスタＴｂをＯＮとする。よって、フォトダイオードＰＤのカソードとＭＯＳトランジスタＴａのゲートとの接続ノードが、ＭＯＳトランジスタＴｂを介して、直流電圧ＶDDが与えられてリセットされる。
【０００８】
【発明が解決しようとする課題】
従来のＭＯＳ型固体撮像装置において、図１４のように信号増幅用のＭＯＳトランジスタＴａが単位画素に設けられることで増幅機能が備えられた場合、単位画素を構成するのに、フォトダイオードに加えて３つ以上のＭＯＳトランジスタが設けられていた。更に、映像信号の出力動作とリセット動作を交互に行うように各画素毎に選択信号を与えたり、又、電源電圧を供給するために、各単位画素に接続する配線を多数必要とする。これらのことより、開口率の向上や画素の縮小化に限界がある。
【０００９】
このような問題を鑑みて、本発明は、固体撮像装置の画素に必要とするトランジスタの数と配線数を削減することにより、開口率の向上及び画素の縮小化を行うことのできる固体撮像装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の固体撮像装置は、マトリクス状に配置された複数の画素と、行方向及び列方向の一方を第１方向とするとともに他方を第２方向としたときに前記第１方向の画素の選択を行うための第１選択部と、前記第２方向の画素の選択を行うための第２選択部と、前記第１選択部と前記第２選択部を制御するための制御部とを備えた固体撮像装置において、前記第２方向の同一ライン上に並ぶ画素と接続された複数の選択線と、前記第１方向の同一ライン上に並ぶ画素と接続されるとともに接続された各画素からの出力信号が供給される複数の信号線と、前記第１方向の同一ライン上に並ぶ画素と接続されるとともに接続された各画素にリセット信号を供給する複数のリセット線と、を備えるとともに、前記画素が、入射光量に応じた電気信号を生成する光電変換部と、第１電極、第２電極及び制御電極を備え、第１電極が前記選択線に接続され、第２電極が前記信号線に接続されるとともに、前記光電変換部からの出力信号が制御電極に与えられる第１トランジスタと、第１電極、第２電極及び制御電極を備え、第１電極が前記選択線に接続され、第２電極が前記第１トランジスタの制御電極に接続されるとともに、制御電極が前記リセット線に接続された第２トランジスタと、を備え、前記第１選択部が所定の選択線を選択するとともに前記第２選択部が所定の信号線を選択することで、信号を出力すべき画素が選択されるとともに、前記第１選択部が所定の前記選択線を選択するとともに前記第２選択部が所定のリセット線にリセット信号を与えることで、リセットすべき画素が選択されることを特徴とする。
【００１１】
このような固体撮像装置において、例えば、列方向（垂直方向）を第１方向、行方向（水平方向）を第２方向としたとき、選択線が行毎に設けられるとともに、列毎に信号線とリセット線が設けられる。そして、制御部によって、信号を出力する画素位置が設定されると、設定された画素位置の行を決定するために、第１選択部が選択線を選択するとともに、設定された画素位置の列を決定するために、第２選択部が信号線を選択する。又、制御部によって、リセットする画素位置が設定されると、設定された画素位置の行を決定するために、第１選択部が選択線を選択するとともに、設定された画素位置の列を決定するために、第２選択部がリセット線を選択する。
【００１２】
このような固体撮像装置において、前記制御部が、前記選択線を第１方向に向かって順次選択するように前記第１選択部を制御し、前記複数の画素から信号が順次出力されるよう、前記第１選択部によって所定の選択線が選択されているときに、第２方向に向かって前記信号線を順次選択するように第２選択部を制御するとともに、前記複数の画素が順次リセットされるよう、前記第１選択部によって所定の選択線が選択されているときに、第２方向に向かって前記リセット線を順次選択するように前記第２選択部を制御することで、各画素から映像信号が時系列的に出力される。
【００１３】
このとき、例えば、第１方向を列方向（垂直方向）とするとともに第２方向を行方向（水平方向）としたとき、第１選択部によって選択線が垂直方向に順次選択される。そして、第１選択部によって各選択線が選択されている間、第２選択部によって水平方向に信号線が順次選択されるので、同一行に配されている画素から信号が順次出力される。又、同様に、第１選択部によって各選択線が選択されている間、第２選択部によって水平方向にリセット線が順次選択されるので、同一行に配されている画素が順次リセットされる。
【００１４】
上記の固体撮像装置における１つの態様においては、前記第２選択部が前記第１方向の同一ライン上に並ぶ画素それぞれに接続された前記信号線と前記リセット線とを選択するタイミングが互いに異なるようする。このようにして、同一画素での信号出力動作とリセット動作が同時に行われることを避ける。
【００１５】
又、このような固体撮像装置において、前記制御部が、前記第１方向の同一ライン上に並ぶ画素にそれぞれ接続された前記信号線と前記リセット線とを異なったタイミングで選択するとともに前記信号線及び前記リセット線のそれぞれを第２方向に向かって順次選択するように前記第２選択部を制御し、前記複数の画素から信号が順次出力されるよう、前記第２選択部によって所定の信号線が選択されているときに、第１方向に向かって前記選択線を順次選択するように第１選択部を制御するとともに、前記複数の画素が順次リセットされるよう、前記第２選択部によって所定のリセット線が選択されているときに、第１方向に向かって前記選択線を順次選択するように第１選択部を制御することで、各画素における信号出力のタイミングとリセットのタイミングとをずらすことによって積分時間を等しくすることができる。
【００１６】
このとき、例えば、第１方向を行方向（水平方向）とするとともに第２方向を列方向（垂直方向）としたとき、第２選択部によって信号線及びリセット線が垂直方向に順次選択される。そして、第２選択部によって各信号線が選択されている間、第１選択部によって水平方向に選択線が順次選択されるので、同一行に配されている画素から信号が順次出力される。又、同様に、第２選択部によって各リセット線が選択されている間、第１選択部によって水平方向に選択線が順次選択されるので、同一行に配されている画素が順次リセットされる。
【００１７】
上記の固体撮像装置における１つの態様として、前記第１方向の第１ライン上に並ぶ画素に接続された前記信号線の選択されるタイミングが、前記第１ラインと異なる前記第１方向の第２ライン上に並ぶ画素に接続された前記リセット線の選択されるタイミングと同じタイミングとすることで、例えば、第１方向を行方向（水平方向）とするとともに第２方向を列方向（垂直方向）としたとき、異なる２行の同一列における画素の一つが映像信号を出力するとともに、残りの一つがリセットされる。
【００１８】
上記の固体撮像装置における別の態様として、前記信号線の選択されるタイミングと前記リセット線の選択されるタイミングを重ならないようにして、例えば、第１方向を行方向（水平方向）とするとともに第２方向を列方向（垂直方向）としたとき、同一列の２つの画素の一方より信号を出力させるとともに他方をリセットさせたときと異なり、リセットする電圧が出力される信号のレベルによって影響されることを防ぐことができる。
【００１９】
又、このような固体撮像装置において、前記選択線が、前記第２方向のライン毎にそれぞれ設けられた第１選択線と第２選択線の２種類の選択線であり、前記第１選択線が前記各画素の前記第１ＭＯＳトランジスタの第１電極に接続され、前記第２選択線が前記各画素の前記第２ＭＯＳトランジスタの第１電極に接続されるようにして、各画素における信号出力のタイミングとリセットのタイミングとをずらすことによって積分時間を等しくすることができる。
【００２０】
上記の固体撮像装置における１つの態様として、前記制御部が、前記第１及び第２選択線を第１方向に向かって順次選択するとともに、前記第２方向の第１ライン上に並ぶ画素に接続された前記第１選択線の選択されるタイミングが、前記第１ラインと異なる前記第２方向の第２ライン上に並ぶ画素に接続された前記第２選択線の選択されるタイミングと同じタイミングとなるように前記第１選択部を制御し、前記信号線及び前記リセット線を第２方向に向かって順次選択するとともに、前記第１方向の第３ライン上に並ぶ画素に接続された前記信号線の選択されるタイミングが、前記第３ラインと異なる前記第１方向の第４ライン上に並ぶ画素に接続された前記リセット線の選択されるタイミングと同じタイミングとなるように前記第２選択部を制御するようにしても構わない。
【００２１】
上記の固体撮像装置の一態様において、前記制御部が、前記第１選択部によって所定の第１及び第２選択線が選択されているときに、第２方向に向かって前記信号線及び前記リセット線を順次選択するように第２選択部を制御するようにしても構わない。
【００２２】
このとき、例えば、第１方向を列方向（垂直方向）とするとともに第２方向を行方向（水平方向）としたとき、第１選択部によって第１選択線及び第２選択線がそれぞれ垂直方向に順次選択される。そして、第１選択部によって各第１選択線が選択されている間、第２選択部によって水平方向に信号線が順次選択されるので、同一行に配されている画素から信号が順次出力される。又、同様に、第１選択部によって各第２選択線が選択されている間、第２選択部によって水平方向にリセット線が順次選択されるので、同一行に配されている画素が順次リセットされる。又、異なる行に配された同一列の２つの画素が選択され、一方の画素より信号が出力されるとともに、一方の画素がリセットされる。
【００２３】
又、上記の固体撮像装置の一態様において、前記制御部が、前記第２選択部によって所定の前記信号線及び前記リセット線が選択されているときに、第１方向に向かって第１及び第２選択線を順次選択するように第１選択部を制御するようにしても構わない。
【００２４】
このとき、例えば、第１方向を行方向（水平方向）とするとともに第２方向を列方向（垂直方向）としたとき、第２選択部によって信号線及びリセット線が垂直方向に順次選択される。そして、第２選択部によって各信号線が選択されている間、第１選択部によって水平方向に第１選択線が順次選択されるので、同一行に配されている画素から信号が順次出力される。又、同様に、第２選択部によって各リセット線が選択されている間、第１選択部によって水平方向に第２選択線が順次選択されるので、同一行に配されている画素が順次リセットされる。又、異なる行に配された同一列の２つの画素が選択され、一方の画素より信号が出力されるとともに、一方の画素がリセットされる。
【００２５】
上記いずれかの固体撮像装置又は上記各態様のいずれかの固体撮像装置において、前記光電変換部が、入射光量に対して線形的に変化する電気信号を生成するようにしても構わないし、前記光電変換部が、入射光量の対数値に比例する電気信号を生成するようにしても構わない。
【００２８】
【発明の実施の形態】
本発明の実施の形態について、以下に説明する。
【００２９】
＜第１の実施形態＞
本発明の第１の実施形態について、図面を参照して説明する。図１は、本実施形態の固体撮像装置の内部構成を示すブロック回路図である。尚、図１の固体撮像装置は、図１４の固体撮像装置と同様、複数の画素を有するが、説明を容易にするため、ｎ行ｍ列の単位画素の構成とその他のブロック及び信号線との関係のみを示す。
【００３０】
図１に示す固体撮像装置は、各行に設けられたＭＯＳトランジスタＴ４のゲートに信号を与えることによって行毎に第１の方向である列方向（垂直方向）に走査する垂直走査回路１と、各列に設けられたＭＯＳトランジスタＴ３のゲートに信号を与えることによって列毎に第２の方向である行方向（水平方向）に走査する水平走査回路２と、この垂直走査回路１及び水平走査回路２を制御する主制御部３とを有する。
【００３１】
垂直走査回路１及び水平走査回路２は、それぞれシフトレジスタを有しており、主制御部３から与えられるクロック信号やスタート信号などにより動作する。主制御部３が、各走査回路に対して走査開始アドレスや走査終了アドレスを指定することにより、部分的な特定領域の読み出しやリセットも可能である。又、ＭＯＳトランジスタＴ３は、そのドレインに垂直信号線５が接続されるとともに、そのソースに水平信号線８が接続される。更に、ＭＯＳトランジスタＴ４は、そのドレインに電源線９が接続されて直流電圧ＶDDが印加されるともに、そのソースに垂直選択線７が接続される。
【００３２】
この固体撮像装置は、光電変換素子として働くフォトダイオードＰＤ（このフォトダイオードＰＤが光電変換及び電荷蓄積を行う光電変換部に相当する）と、フォトダイオードＰＤのカソードにゲートが接続された信号増幅用のＭＯＳトランジスタＴ１と、フォトダイオードＰＤとＭＯＳトランジスタＴ１のゲートとの接続ノードにソースが接続されたリセット用のＭＯＳトランジスタＴ２とで構成される単位画素を、複数備えるとともに、この単位画素がマトリクス状に配される。そして、この単位画素内において、ＭＯＳトランジスタＴ１，Ｔ２のドレインに垂直選択線７が接続され、ＭＯＳトランジスタＴ１のソースに垂直信号線５が接続される。又、フォトダイオードＰＤのアノードが接地される。又、ＭＯＳトランジスタＴ２のゲートには、水平走査回路２からリセット信号が与えられる水平リセット線６が接続される。
【００３３】
このように構成される固体撮像装置において、ＭＯＳトランジスタＴ１〜Ｔ４は、ＮチャネルのＭＯＳトランジスタで、ｐ型の半導体基板又はｐ型ウェル層上に形成されている。又、垂直走査回路１より各行のＭＯＳトランジスタＴ４のゲートに信号φＶＳｎが、水平走査回路２より各列のＭＯＳトランジスタＴ３のゲートに信号φＨＳｍが、それぞれ、送出される。更に、ｎ行ｍ列の単位画素に対して、水平走査回路２より水平リセット線６を通じて信号φＨＲｍが送出される。
【００３４】
更に、この固体撮像装置は、図２に示すように、各画素から水平信号線８に出力された信号を増幅するための増幅回路を設けることにより電圧信号として映像信号を得ることができる。この増幅回路は、水平信号線８にドレインが接続されるとともに直流電圧ＶGGがゲートに印加された負荷用のＭＯＳトランジスタＱと、ＭＯＳトランジスタＱのドレインに現れる電圧を増幅する増幅器Ａとを有し、増幅器Ａからの出力が出力端子ＯＵＴより電圧信号として出力される。即ち、電流信号として出力される各画素からの映像信号が、このＭＯＳトランジスタＱによって電圧信号に変換された後、増幅器Ａで増幅されて出力される。尚、ＭＯＳトランジスタＱのソースが接地される。
【００３５】
このように構成される固体撮像装置の動作例について、以下に図３を参照して説明する。図３は、本実施形態の固体撮像装置の動作を示すためのタイミングチャートである。尚、図３においては、固体撮像装置内の各画素の動作を説明するため、代表として、信号φＶＳｎの前後の信号φＶＳｎ−１〜φＶＳｎ＋１及び信号φＨＳｍ，φＨＲｍ前後の信号φＨＳｍ−１〜φＨＳｍ＋１，φＨＲｍ−１〜φＨＲｍ＋１について図示している。即ち、ｎ行ｍ列の画素の動作を代表して、以下に固体撮像装置の動作を説明する。
【００３６】
垂直走査回路１から、パルス信号がφＶＳ１より順に、各行に出力され、図３のように、ｎ−１行目に配されたＭＯＳトランジスタＴ４に与えられる信号φＶＳｎ−１がローレベルになると、パルス信号φＶＳｎが、垂直走査回路１よりｎ行目に配されたＭＯＳトランジスタＴ４のゲートに与えられる。よって、ＭＯＳトランジスタＴ４がＯＮとなるため、電源線９を通じて与えられる直流電圧ＶDDが、ＭＯＳトランジスタＴ４及び垂直選択線７を介して、ｎ行目に配された各画素のＭＯＳトランジスタＴ１，Ｔ２のドレインに印加される。
【００３７】
そして、信号φＶＳｎがハイレベルの間、水平走査回路２から、パルス信号がφＨＳ１，φＨＲ１より順に、各列に配された画素に出力される。このとき、水平走査回路２から出力されるパルス信号は、φＨＳ１，φＨＲ１，φＨＳ２，φＨＲ２，φＨＳ３，…の順に出力される。
【００３８】
今、図３のように、信号φＨＳｍ−１がｍ−１列に配されたＭＯＳトランジスタＴ３に与えられると、ＭＯＳトランジスタＴ３がＯＮとなるため、ｍ−１列目の垂直信号線５が水平信号線８と電気的に接続される。よって、ｎ行ｍ−１列に配された画素内においてフォトダイオードＰＤに蓄積された光電荷によって現れる電圧がＭＯＳトランジスタＴ１のゲートに与えられ、この電圧に応じた増幅電流がＭＯＳトランジスタＴ１を流れ、ＭＯＳトランジスタＴ３及び垂直信号線５を介して水平信号線８に出力される。そして、この出力電流は、図２に示す増幅回路によって電圧信号に変換された後、出力端子ＯＵＴより出力される。
【００３９】
このように、パルス信号φＨＳｍ−１が与えられて、ｎ行ｍ−１列に配された画素からの映像信号が出力されると、パルス信号φＨＲｍ−１がｍ−１列目の水平リセット線６を介してｎ行ｍ−１列に配された画素に与えられる。よって、この画素内のＭＯＳトランジスタＴ２がＯＮとなるため、ＭＯＳトランジスタＴ２，Ｔ４及び垂直選択線７を介して、ＭＯＳトランジスタＴ１のゲートとフォトダイオードＰＤのカソードとの接続ノードが電源線９と電気的に接続されて、リセットされる。
【００４０】
そして、信号φＨＲｍ−１がローレベルになると、次に、パルス信号φＨＳｍがｍ列のＭＯＳトランジスタＴ３のゲートに与えられて、ｎ行ｍ列の画素内のＭＯＳトランジスタＴ１によって電流増幅された映像信号が、ＭＯＳトランジスタＴ３、垂直信号線５及び水平信号線８を介して出力される。その後、パルス信号φＨＲｍが水平リセット線６を介してｎ行ｍ列の画素内のＭＯＳトランジスタＴ２のゲートに与えられて、垂直選択線７及びＭＯＳトランジスタＴ２，Ｔ４を介して、ＭＯＳトランジスタＴ１のゲートとフォトダイオードＰＤのカソードとの接続ノードがリセットされる。この信号φＨＲｍがローレベルになると、水平走査回路２より、ｍ＋１列のＭＯＳトランジスタＴ３にパルス信号φＨＳｍ＋１が与えられた後、ｎ行ｍ＋１列の画素にパルス信号φＨＲｍ＋１が与えられる。
【００４１】
このように、信号φＶＳｎがハイレベルの間に、各列に配された画素に、φＨＳ１，φＨＲ１，φＨＳ２，φＨＲ２，φＨＳ３，…の順にパルス信号を与えることによって、ｎ行目に配された全画素の映像信号を垂直信号線５よりシリアルに出力するとともに、各画素の状態をリセットすることができる。このｎ行目に配された全画素の映像信号が出力されると、信号φＶＳｎがローレベルとされた後、信号φＶＳｎ＋１がハイレベルとされ、ｎ＋１行目に配された全画素の映像信号が読み出される。よって、垂直走査回路１より出力されるパルス信号が、φＶＳ１，φＶＳ２，…の順に出力されるたびに、上述した図３のような動作を繰り返し行うことによって、固体撮像装置内の各画素より映像信号が出力されるとともに、各画素がリセットされる。
【００４２】
このようにして、映像信号の読み出しと各画素のリセットを行うことによって、フォトダイオードＰＤに光が入射されて発生する電子が、全ての画素において、ほぼ１フレームの撮像時間に相当する時間、フォトダイオードＰＤのカソード及びＭＯＳトランジスタＴ１のゲートに蓄積される。即ち、リセットから読み出しまでの光電荷の積分時間が、全ての画素において一定となり、入射光量の積分値に比例した映像信号が得られる。
【００４３】
＜第２の実施形態＞
本発明の第２の実施形態について、図面を参照して説明する。図４は、本実施形態の固体撮像装置の内部構成を示すブロック回路図である。尚、図４の固体撮像装置は、図１の固体撮像装置と同様、複数の画素を有するが、説明を容易にするため、ｎ行ｍ列の単位画素の構成とその他のブロック及び信号線との関係のみを示す。又、本実施形態の固体撮像装置において、第１の実施形態（図１）と同一の目的で使用する素子及び信号線などについては、同一の符号を付してその詳細な説明を省略する。
【００４４】
図４に示す固体撮像装置は、第１の実施形態と同様、ＭＯＳトランジスタＴ１，Ｔ２及びフォトダイオードＰＤで構成された複数の画素がマトリクス状に設けられるとともに、水平信号線８にドレインが接続されたＭＯＳトランジスタＴ３が各列毎に設けられる。又、この固体撮像装置は、垂直信号線５、水平リセット線６、垂直選択線７、水平信号線８、及び電源線９を有するとともに、電源線９にソースが接続されたＭＯＳトランジスタＴ４を各行毎に有する。そして、第１の実施形態と異なり、各行毎に、電源線９にソースが接続されたＭＯＳトランジスタＴ５と、このＭＯＳトランジスタＴ５のドレインに接続された垂直リセット線１０が設けられるとともに、各画素内のＭＯＳトランジスタＴ２のソースが垂直選択線７でなく垂直リセット線１０に接続される。
【００４５】
よって、ｎ行に設けられたＭＯＳトランジスタＴ５のゲートには、垂直走査回路１より、信号φＶＲｎが与えられる。尚、第１の実施形態と同様、信号φＨＳｍ，φＶＳｎが、それぞれ、ＭＯＳトランジスタＴ３，Ｔ４のゲートに与えられるとともに、信号φＨＲｍが、水平リセット線６を介して、ＭＯＳトランジスタＴ２のゲートに与えられる。
【００４６】
即ち、信号φＨＳｍ，φＶＳｎがそれぞれ、ＭＯＳトランジスタＴ３，Ｔ４のゲートに与えられて、ＭＯＳトランジスタＴ３，Ｔ４がＯＮとなるとき、フォトダイオードＰＤに入射される光量の積分値に比例した出力電流が垂直信号線５及びＭＯＳトランジスタＴ３を介して、水平信号線８に導出される。尚、水平信号線８には、第１の実施形態と同様、図２のような増幅回路が設けられ、水平信号線８に導出された出力電流が電圧信号に変換され、映像信号として出力される。
【００４７】
又、信号φＶＲｎがＭＯＳトランジスタＴ５に与えられるとともに、信号φＨＲｍが水平リセット線６を介してＭＯＳトランジスタＴ２に与えられて、ＭＯＳトランジスタＴ２，Ｔ５がＯＮとなるとき、ＭＯＳトランジスタＴ２，Ｔ５及び垂直リセット線１０を介して、ＭＯＳトランジスタＴ１のゲートとフォトダイオードＰＤのカソードとの接続ノードに電源線９の直流電圧ＶDDが印加されて、リセットされる。
【００４８】
このように構成される固体撮像装置の動作例について、以下に図５を参照して説明する。図５は、本実施形態の固体撮像装置の動作を示すためのタイミングチャートである。尚、図５においては、固体撮像装置内の各画素の動作を説明するため、代表として、信号φＶＳｎ，φＶＲｎの前後の信号φＶＳｎ−４〜φＶＳｎ＋１，φＶＲｎ−１〜φＶＲｎ＋４及び信号φＨＳｍ，φＨＲｍ前後の信号φＨＳｍ−１〜φＨＳｍ＋１，φＨＲｍ−１〜φＨＲｍ＋１について図示している。即ち、ｎ行ｍ列の画素の動作を代表して、以下に固体撮像装置の動作を説明する。
【００４９】
垂直走査回路１から、各行に配された画素をリセットするために、パルス信号がφＶＲ１，φＶＲ２，…の順に各行毎に出力されるととともに、映像信号を出力するために、リセットするためのパルス信号に対して３行分遅れてパルス信号がφＶＳ１，φＶＳ２，…の順に各行毎に出力される。即ち、このとき、ｎ行目の画素より映像信号が出力されるとき、ｎ＋３行目の画素がリセットされるように、垂直走査回路１よりパルス信号が出力される。
【００５０】
よって、図５のように、信号φＶＳｎ−４，φＶＲｎ−１がローレベルになると、パルス信号φＶＳｎ−３がｎ−３行目に配されたＭＯＳトランジスタＴ４のゲートに与えられるとともに、パルス信号φＶＲｎがｎ行目に配されたＭＯＳトランジスタＴ５のゲートに与えられる。そのため、ｎ行目に配された垂直リセット用のＭＯＳトランジスタＴ５がＯＮとなるとともに、ｎ−３行目に配された垂直選択用のＭＯＳトランジスタＴ４がＯＮとなる。
【００５１】
そして、信号φＶＳｎ−３，φＶＲｎがハイレベルの間、水平走査回路２から、パルス信号がφＨＳ１，φＨＲ１より順に出力される。このとき、水平走査回路２から出力されるパルス信号は、ｎ行ｍ列の画素のリセット動作とｎ−３行ｍ列の画素の出力動作を同時に行うよう、図５のように、信号φＨＳｍ，φＨＲｍが同時に水平走査回路より出力される。よって、同一列に配される画素において、ｎ−３行に配された画素からの映像信号が出力されるとともに、ｎ行に配された画素がリセットされる。即ち、ｎ−３行ｍ−１列の画素からの映像信号の出力とｎ行ｍ−１列の画素のリセットとが同時に成されると、次に、ｎ−３行ｍ列の画素からの映像信号の出力とｎ行ｍ列の画素のリセットとが成される。
【００５２】
このようにして、１列目から順に、ｎ−３行に配された各画素より映像信号が出力されるとともに、ｎ行に配された各画素がリセットされると、信号φＶＳｎ−３，φＶＲｎがローレベルとなり、次に、パルス信号φＶＳｎ−２，φＶＲｎ＋１が与えられる。このとき、パルス信号φＶＳｎ−３，φＶＲｎが与えられたときと同様、水平走査回路２から、パルス信号がφＨＳ１，φＨＲ１より順に、各列に配された画素に出力される。よって、１列目から順に、同一列に配される画素において、ｎ−２行に配された画素からの映像信号が出力されるとともに、ｎ＋１行に配された画素がリセットされる。
【００５３】
垂直走査回路１より出力されるパルス信号が、φＶＳ１，φＶＳ２，…の順に出力されるたびに、上述した図５のような動作を繰り返し行うことによって、固体撮像装置内の各画素より映像信号が出力されるとともに、３行分下の各画素がリセットされる。このようにすることで、リセットから読み出しまでの光電荷の積分時間が３水平周期に相当する長さで、且つ、全ての画素において一定となり、入射光量の積分値に比例した映像信号が得られる。ここで、本明細書において、水平周期とは、ある行における所定列の画素の信号読み出しから、次の行における前記所定列の画素の信号読み出しまでの期間、或いは、ある行における所定列の画素のリセットから、次の行における所定列の画素のリセットまでの期間をいうものとする。
【００５４】
尚、本実施形態の固体撮像装置の動作例について、図５のような動作例を挙げたが、例えば、信号φＶＲｎ＋１が与えられているときに信号φＶＳｎ−１が与えられるようにしても構わない。この場合、積分時間は２水平周期に相当する長さとなる。即ち、信号φＶＲｎ及び信号φＶＳｎを与えるタイミングを変えることによって、各画素のリセットから読み出しまでの光電荷の積分時間を所望の長さに調整することができる。
【００５５】
又、図４において、ＭＯＳトランジスタＴ３に信号φＨＳｍを与える信号線と水平リセット線６とを別の信号線としたが、上述した図５のようなタイミングチャートによる動作例では、信号φＨＳｍ，φＨＲｍを同一のタイミングで与えるので、信号φＨＳｍ，ＨＲｍが与えられる信号線を同一の信号線として統合することができる。更に、信号φＨＳｍ，φＨＲｍを同一のタイミングで与えるので、水平走査回路２を高速で動作させることが可能である。
【００５６】
＜第３の実施形態＞
本発明の第３の実施形態について、図面を参照して説明する。図６は、本実施形態の固体撮像装置の内部構成を示すブロック回路図である。尚、図６の固体撮像装置は、図１の固体撮像装置と同様、複数の画素を有するが、説明を容易にするため、ｎ行ｍ列の単位画素の構成とその他のブロック及び信号線との関係のみを示す。又、本実施形態の固体撮像装置において、第１の実施形態（図１）と同一の目的で使用する素子及び信号線などについては、同一の符号を付してその詳細な説明を省略する。
【００５７】
図６に示す固体撮像装置では、第１の実施形態における垂直信号線５、水平リセット線６、垂直選択線７及び水平信号線８がそれぞれ、水平信号線５ａ、垂直リセット線６ａ、水平選択線７ａ及び垂直信号線８ａとされる。それに応じて、ドレインに水平信号線５ａが接続されたＭＯＳトランジスタＴ３が行毎に設けられるとともに、ソースに水平選択線７ａが接続されたＭＯＳトランジスタＴ４が列毎に設けられる。即ち、本実施形態においては、第１の実施形態において第１の方向とされた列方向（垂直方向）が第２の方向とされ、第１の実施形態において第２の方向とされた行方向（水平方向）が第１の方向とされる。
【００５８】
よって、垂直走査回路１より信号φＶＳｎ，φＶＲｎがそれぞれ、ｎ行に設けられたＭＯＳトランジスタＴ３のゲート及び垂直リセット線６ａに与えられるとともに、水平走査回路２より信号φＨＳｍがｍ列に設けられたＭＯＳトランジスタＴ４のゲートに与えられる。更に、ＭＯＳトランジスタＴ４のドレインには、第１の実施形態と同様、電源線９が接続されることによって直流電圧ＶDDが印加される。
【００５９】
又、単位画素は、第１の実施形態と同様、ＭＯＳトランジスタＴ１，Ｔ２及びフォトダイオードＰＤで構成される。そして、ＭＯＳトランジスタＴ１，Ｔ２のドレインに水平選択線７ａが接続され、ＭＯＳトランジスタＴ１のソースに水平信号線５ａが接続され、ＭＯＳトランジスタＴ２のゲートに垂直リセット線６ａが接続される。
【００６０】
このように、本実施形態の固体撮像装置は、第１の実施形態の固体撮像装置の水平方向と垂直方向を入れ換えた構成となる。よって、信号φＶＳｎ，φＨＳｍがそれぞれ、ＭＯＳトランジスタＴ３，Ｔ４のゲートに与えられるとき、フォトダイオードＰＤに入射される光量の積分値に比例した出力電流が水平信号線５ａ及びＭＯＳトランジスタＴ３を介して、垂直信号線８ａに導出される。尚、垂直信号線８ａには、図２のような増幅回路が設けられ、垂直信号線８ａに導出された出力電流が電圧信号に変換され、映像信号として出力される。
【００６１】
又、信号φＨＳｍがＭＯＳトランジスタＴ４に与えられるとともに、信号φＶＲｎが垂直リセット線６ａを介してＭＯＳトランジスタＴ２に与えられるとき、ＭＯＳトランジスタＴ２，Ｔ４及び水平選択線７ａを介して、ＭＯＳトランジスタＴ１のゲートとフォトダイオードＰＤのカソードとの接続ノードに電源線９の直流電圧ＶDDが印加されて、リセットされる。
【００６２】
このように構成される固体撮像装置の２つの動作例について、以下に図７及び図８を参照して説明する。
【００６３】
１．第１の動作例
第１の動作例について、図７を参照して説明する。図７は、本実施形態の固体撮像装置の動作を示すためのタイミングチャートである。尚、図７においては、固体撮像装置内の各画素の動作を説明するため、代表として、信号φＶＳｎ，φＶＲｎの前後の信号φＶＳｎ−１〜φＶＳｎ＋１，φＶＲｎ−１〜φＶＲｎ＋１及び信号φＨＳｍ前後の信号φＨＳｍ−１〜φＨＳｍ＋１について図示している。即ち、ｎ行ｍ列の画素の動作を代表して、以下に固体撮像装置の動作を説明する。
【００６４】
垂直走査回路１から、映像信号を出力するために、パルス信号がφＶＳ１，φＶＳ２，…の順に各行毎に出力されるととともに、各行に配された画素をリセットするために、映像信号を出力するためのパルス信号に対して１行分遅れてパルス信号がφＶＲ１，φＶＲ２，…の順に各行毎に出力される。即ち、このとき、ｎ行目の画素がリセットされるとき、ｎ＋１行目の画素より映像信号が出力されるように、垂直走査回路１よりパルス信号が出力される。
【００６５】
よって、図７のように、信号φＶＳｎ−１がローレベルになると、パルス信号φＶＲｎ−１がｎ−１行目に配された垂直リセット線６ａに与えられるとともに、パルス信号φＶＳｎがｎ行目に配されたＭＯＳトランジスタＴ３のゲートに与えられる。この信号φＶＳｎ，φＶＲｎ−１がハイレベルの間、水平走査回路２から、パルス信号がφＨＳ１より順に出力される。
【００６６】
このとき、パルス信号φＨＳｍが与えられると、電源線９による直流電圧ＶDDが、ＭＯＳトランジスタＴ４及び水平選択線７ａを介して、ｍ列に配された各画素内のＭＯＳトランジスタＴ１，Ｔ２のドレインに印加される。よって、同一列に配される画素において、ｎ行に配された画素からの映像信号が出力されるとともに、ｎ−１行に配された画素がリセットされる。即ち、ｎ行ｍ−１列の画素からの映像信号の出力とｎ−１行ｍ−１列の画素のリセットとが同時に成されると、次に、ｎ行ｍ列の画素からの映像信号の出力とｎ−１行ｍ列の画素のリセットとが成される。
【００６７】
このようにして、１列目から順に、ｎ行に配された各画素より映像信号が出力されるとともに、ｎ−１行に配された各画素がリセットされると、信号φＶＳｎ，φＶＲｎ−１がローレベルとなり、次に、パルス信号φＶＳｎ＋１，φＶＲｎが与えられる。このとき、パルス信号φＶＳｎ，φＶＲｎ−１が与えられたときと同様、水平走査回路２から、パルス信号がφＨＳ１より順に、各列に配されたＭＯＳトランジスタＴ４に出力される。よって、１列目から順に、同一列に配される画素において、ｎ＋１行に配された画素からの映像信号が出力されるとともに、ｎ行に配された画素がリセットされる。
【００６８】
垂直走査回路１より出力されるパルス信号が、φＶＳ１，φＶＳ２，…の順に出力されるたびに、上述した図７のような動作を繰り返し行うことによって、固体撮像装置内の各画素より映像信号が出力されるとともに、１行分上の各画素がリセットされる。このようにすることで、リセットから読み出しまでの光電荷の積分時間がほぼ１フレームの撮像時間に相当する時間から１水平周期を差し引いた時間で、且つ、全ての画素において一定となり、入射光量の積分値に比例した映像信号が得られる。
【００６９】
尚、本動作例について、図７のような動作例を挙げたが、例えば、信号φＶＲｎ＋１が与えられているときに信号φＶＳｎ−１が与えられるようにしても構わない。この場合、積分時間が２水平周期に相当する長さとなる。即ち、信号φＶＲｎ及び信号φＶＳｎを与えるタイミングを変えることによって、各画素のリセットから読み出しまでの光電荷の積分時間を所定の長さに調整することができる。
【００７０】
２．第２の動作例
第２の動作例について、図８を参照して説明する。図８は、本実施形態の固体撮像装置の動作を示すためのタイミングチャートである。尚、図８においても、図７と同様、信号φＶＳｎ，φＶＲｎの前後の信号φＶＳｎ−１〜φＶＳｎ＋１，φＶＲｎ−１〜φＶＲｎ＋１及び信号φＨＳｍ前後の信号φＨＳｍ−１〜φＨＳｍ＋１について図示し、ｎ行ｍ列の画素の動作を代表して、以下に固体撮像装置の動作を説明する。
【００７１】
垂直走査回路１から、パルス信号が、φＶＳ１，φＶＲ１，φＶＳ２，φＶＲ２，φＶＳ３，…の順に出力される。よって、図８のように、信号φＶＲｎ−１がローレベルになると、パルス信号φＶＳｎがｎ行目に配されたＭＯＳトランジスタＴ３のゲートに与えられる。そのため、ｎ行目のＭＯＳトランジスタＴ３がＯＮとなり、水平信号線５ａがＭＯＳトランジスタＴ３を介して垂直信号線８ａと電気的に接続される。
【００７２】
そして、信号φＶＳｎがハイレベルの間、水平走査回路２から、パルス信号がφＨＳ１より順に出力される。よって、信号φＨＳｍが与えられたとき、ｎ行ｍ列の画素内に設けられたＭＯＳトランジスタＴ１のドレインに直流電圧ＶDDが印加されて増幅動作を行うため、ｎ行ｍ列の画素から映像信号が垂直信号線８ａに出力される。このようにして、１列目から順に、ｎ行に配された各画素より映像信号が出力される。
【００７３】
そして、ｎ行に配された各画素より映像信号が出力されて、信号φＶＳｎがローレベルとなり、次に、パルス信号φＶＲｎが与えられる。このとき、パルス信号φＶＳｎが与えられたときと同様、水平走査回路２から、パルス信号がφＨＳ１より順に、各列に配された画素に出力される。よって、信号φＨＳｍが与えられたとき、ｎ行ｍ列の画素内に設けられたＭＯＳトランジスタＴ２のドレインに直流電圧ＶDDが印加されるとともにゲートに信号φＶＲｎが与えられてリセット動作を行うため、ｎ行ｍ列の画素がリセットされる。このようにして、１列目から順に、ｎ行に配された各画素がリセットされる。
【００７４】
このようにして、１列目から順に、ｎ行に配された各画素より映像信号が出力された後、ｎ行に配された各画素がリセットされると、信号φＶＲｎがローレベルとなり、次に、パルス信号φＶＳｎ＋１が与えられた後、パルス信号φＶＲｎ＋１が与えられる。そして、パルス信号φＶＳｎ，φＶＲｎが与えられたときと同様、パルス信号φＶＳｎ＋１，φＶＲｎ＋１それぞれがハイレベルとされている間に、水平走査回路２から、パルス信号がφＨＳ１より順に、各列に配されたＭＯＳトランジスタＴ４に出力される。よって、１列目から順にｎ＋１行に配された全ての画素からの映像信号が出力された後、１列目から順にｎ＋１行に配された画素が全てリセットされる。
【００７５】
垂直走査回路１より出力されるパルス信号が、φＶＳ１，φＶＲ１，φＶＳ２，φＶＲ２，…の順に出力されるたびに、上述した図８のような動作を繰り返し行うことによって、固体撮像装置内の同一行の各画素より順番に映像信号が出力された後、同一行の各画素が順番にリセットされる。このようにすることで、リセットから読み出しまでの光電荷の積分時間がほぼ１フレームの撮像時間に相当する時間から１水平周期の半分の時間を差し引いた時間で、且つ、全ての画素において一定となり、入射光量の積分値に比例した映像信号が得られる。
【００７６】
このように、本動作例では、第１の動作例と異なり、映像信号の出力動作とリセット動作が同一列で行われることがない。よって、第１の動作例のように、同一列において、映像信号の出力動作とリセット動作が行われるときに、リセットするためにフォトダイオードＰＤに与えられる直流電圧レベルが、同一列に配された他の画素の映像信号のレベルに影響されることを避けることができる。
【００７７】
尚、本動作例について、図８のような動作例を挙げたが、例えば、信号φＶＲｎ＋１が与えられた後に信号φＶＳｎ−１が与えられるようにしても構わない。この場合、積分時間が１水平周期の５／２に相当する長さとなる。即ち、信号φＶＲｎ及び信号φＶＳｎを与えるタイミングを変えることによって、各画素のリセットから読み出しまでの光電荷の積分時間を所定の長さに調整することができる。
【００７８】
又、本実施形態では、第１の実施形態の固体撮像装置の水平方向と垂直方向を入れ換えた構成としたが、第２の実施形態の固体撮像装置の水平方向と垂直方向を入れ換えた構成としても構わない。このとき、垂直走査回路１及び水平走査回路２から与えられる信号の動作例を、第２の実施形態と同様、図５のようなタイミングチャートによって与えられるものとしても構わない。
【００７９】
即ち、垂直走査回路１よりＭＯＳトランジスタＴ２，Ｔ３のそれぞれのゲートに、信号φＶＲｎ，φＶＳｎが与えられるとともに、水平走査回路２よりＭＯＳトランジスタＴ４，Ｔ５のそれぞれゲートに、信号φＨＳｍ，φＨＲｍが与えられる。よって、垂直走査回路１によってＭＯＳトランジスタＴ３がＯＮとされる行とリセット線が選択されている行とに配される各画素が、水平走査回路２によって各列のＭＯＳトランジスタＴ４，Ｔ５がＯＮとされることによって、順次、映像信号の出力及びリセットを行う。
【００８０】
＜第４の実施形態＞
本発明の第４の実施形態について、図面を参照して説明する。図９は、本実施形態の固体撮像装置の内部構成を示すブロック回路図である。尚、図９の固体撮像装置は、図１の固体撮像装置と同様、複数の画素を有するが、説明を容易にするため、ｎ行ｍ列の単位画素の構成とその他のブロック及び信号線との関係のみを示す。又、本実施形態の固体撮像装置において、第１の実施形態（図１）と同一の目的で使用する素子及び信号線などについては、同一の符号を付してその詳細な説明を省略する。
【００８１】
第１の実施形態の固体撮像装置に設けられた各画素が、入射される光量の積分値に対して線形的に変換された値となる出力電流を出力するものであったのに対して、本実施形態では、各画素が、入射される光量の積分値に対して対数変換された値となる出力電流を出力する。又、後述するように、本実施形態ではリセットが不要なため、第１の実施形態におけるリセット線６及びＭＯＳトランジスタＴ２が削除されている。その他の構成は第１の実施形態と同様である。
【００８２】
図９に示す画素は、図１の固体撮像装置における画素と異なり、フォトダイオードＰＤの代わりに、直流電圧ＶPDがカソードに印加されたフォトダイオードＰＤ１と、フォトダイオードＰＤ１のアノードにゲート及びドレインが接続されたＭＯＳトランジスタＴ１０とが設けられる。このフォトダイオードＰＤ１及びＭＯＳトランジスタＴ１０が光電変換部として動作する。
【００８３】
又、この画素は、ＭＯＳトランジスタＴ１０のソースに直流電圧ＶPSが印加されるとともに、ＭＯＳトランジスタＴ１０のゲート及びドレインとフォトダイオードＰＤ１のアノードとの接続ノードがＭＯＳトランジスタＴ１のゲートに接続される。更に、直流電圧ＶPDは、ＭＯＳトランジスタＴ１０がサブスレッショルド領域で動作するような値の直流電圧である。尚、ＭＯＳトランジスタＴ１０は、ＭＯＳトランジスタＴ１〜Ｔ４と同様、ＮチャネルのＭＯＳトランジスタで、ｐ型の半導体基板又はｐ型ウェル層上に形成されている。
【００８４】
このような構成の画素は、フォトダイオードＰＤ１に光が入射されると、フォトダイオードＰＤ１より入射された光量に応じた光電荷がＭＯＳトランジスタＴ１０に流れ込む。このとき、ＭＯＳトランジスタＴ１０はサブスレッショルド領域で動作するので、入射光量に対して対数値に比例した値の電圧がＭＯＳトランジスタＴ１，Ｔ１０のゲートに現れる。そして、このＭＯＳトランジスタＴ１，Ｔ１０のゲートに現れる電圧がＭＯＳトランジスタＴ１で電流増幅される。
【００８５】
よって、ＭＯＳトランジスタＴ３，Ｔ４がＯＮとなったとき、ＭＯＳトランジスタＴ１のゲートに現れる電圧に応じて、入射光量の対数値に比例した値の映像信号が、垂直信号線５及び水平信号線８を介して出力される。このように、各画素は入射光量に応じた電気信号を生成し、この電気信号は入射光量に応じて刻々と変化する。従って、画素の選択時点において、フォトダイオードＰＤへ入射する光量に応じた出力信号が垂直信号線５及び水平信号線８に出力され、画素のリセットは不要である。
【００８６】
このように、リセットを行わない点を除いて、垂直走査回路１及び水平走査回路２のそれぞれから出力される信号のタイミングは第１の実施形態と同様であるため、タイミングチャートの図示は省略する。
【００８７】
次に、本実施形態の第１変形例について説明する。図１０は、図９のトランジスタＴ１０をｐチャネルのＭＯＳトランジスタに置き換えたものである。直流電圧ＶPSを調整することによって、ＭＯＳトランジスタＴ１０をサブスレッショルド領域で動作させると、入射光量の対数値に比例した電圧がＭＯＳトランジスタＴ１，Ｔ１０のゲートに現れる。
【００８８】
更に、本実施形態の第２変形例について説明する。図１１は、図９のトランジスタＴ１０にｎチャネルのＭＯＳトランジスタを用い、ゲートに直流電圧ＶGGを引火するようにしたものである。直流電圧ＶGGを調整することによって、入射光量の対数値に比例した電圧がＭＯＳトランジスタＴ１のゲートに現れるようにすることができる。
【００８９】
＜第５の実施形態＞
本発明の第５の実施形態について、図面を参照して説明する。図１２は、本実施形態の固体撮像装置の内部構成を示すブロック回路図である。尚、図１２の固体撮像装置は、図４の固体撮像装置と同様、複数の画素を有するが、説明を容易にするため、ｎ行ｍ列の単位画素の構成とその他のブロック及び信号線との関係のみを示す。又、本実施形態の固体撮像装置において、第２の実施形態（図４）と同一の目的で使用する素子及び信号線などについては、同一の符号を付してその詳細な説明を省略する。
【００９０】
又、第１の実施形態（図１）の固体撮像装置と第４の実施形態（図９）の固体撮像装置との関係と同様、第２の実施形態の固体撮像装置に設けられた入射される光量の積分値に対して線形的に変換された値となる出力電流を出力する各画素の代わりに、入射される光量の積分値に対して対数変換された値となる出力電流を出力する画素が設けられた構成である。よって、垂直走査回路１及び水平走査回路２のそれぞれから出力される信号のタイミングについては、第２の実施形態と同一であるので、以下には、本実施形態で用いられる画素の構成について述べる。
【００９１】
図１２に示す画素は、図１の固体撮像装置における画素と異なり、フォトダイオードＰＤの代わりに、アノードが接地されたフォトダイオードＰＤ２と、フォトダイオードＰＤ２のカソードにゲート及びドレインが接続されたＭＯＳトランジスタＴ１１と、フォトダイオードＰＤ２のアノードとＭＯＳトランジスタＴ１１のゲート及びドレインとの接続ノードにゲートが接続されたＭＯＳトランジスタＴ１２と、ＭＯＳトランジスタＴ１２のドレインとソース間に接続されたキャパシタＣとが設けられる。このフォトダイオードＰＤ２及びＭＯＳトランジスタＴ１１，Ｔ１２及びキャパシタＣが光電変換及び電荷蓄積を行う光電変換部として動作する。
【００９２】
又、この画素は、ＭＯＳトランジスタＴ１１のソースに直流電圧ＶPSが電源線１１を介して印加されるとともに、ＭＯＳトランジスタＴ１２のソースとキャパシタＣとの接続ノードが接地される。そして、ＭＯＳトランジスタ１２のドレインとキャパシタＣとの接続ノードがＭＯＳトランジスタＴ１のゲートとＭＯＳトランジスタＴ２のソースとの接続ノードに接続される。更に、直流電圧ＶPSは、ＭＯＳトランジスタＴ１０がサブスレッショルド領域で動作するような値の直流電圧である。尚、ＭＯＳトランジスタＴ１１，Ｔ１２は、ＰチャネルのＭＯＳトランジスタで、ｎ型の半導体基板又はｎ型ウェル層上に形成されている。
【００９３】
このような構成の画素は、フォトダイオードＰＤ２に光が入射されると、フォトダイオードＰＤ２より入射された光量に応じた光電流がＭＯＳトランジスタＴ１１に流れ込む。このとき、ＭＯＳトランジスタＴ１１はサブスレッショルド領域で動作するので、入射光量の対数値に比例した電圧がＭＯＳトランジスタＴ１１，Ｔ１２のゲートに現れる。その結果、フォトダイオードＰＤ２を流れる光電流の積分値を対数変換した電荷がキャパシタＣに蓄積する（詳細は、特開平３−１９２７６４号公報参照）。
【００９４】
そして、ＭＯＳトランジスタＴ３，Ｔ４がＯＮされると、入射光量の積分値を対数変換した値の電圧が、ＭＯＳトランジスタＴ１で電流増幅され、映像信号として垂直信号線５及び水平信号線８を介して出力される。又、ＭＯＳトランジスタＴ５がＯＮのときには、ＭＯＳトランジスタＴ２がＯＮになることによって、キャパシタＣの電位がリセットされる。
【００９５】
＜第６の実施形態＞
本発明の第６の実施形態について、図面を参照して説明する。図１３は、本実施形態の固体撮像装置の内部構成を示すブロック回路図である。尚、図１３の固体撮像装置は、図６の固体撮像装置と同様、複数の画素を有するが、説明を容易にするため、ｎ行ｍ列の単位画素の構成とその他のブロック及び信号線との関係のみを示す。又、本実施形態の固体撮像装置において、第３の実施形態（図６）及び第５の実施形態（図１２）と同一の目的で使用する素子及び信号線などについては、同一の符号を付してその詳細な説明を省略する。
【００９６】
又、本実施形態では、第５の実施形態と同様の構成となる、ＭＯＳトランジスタＴ１，Ｔ２，Ｔ１１，Ｔ１２及びフォトダイオードＰＤ２及びキャパシタＣで構成された画素が、固体撮像装置内に設けられている。即ち、第２の実施形態の固体撮像装置と第５の実施形態の固体撮像装置との関係と同様、第３の実施形態の固体撮像装置に設けられた各画素において、ＰＤの代わりに、フォトダイオードＰＤ２及びＭＯＳトランジスタＴ１１，Ｔ１２及びキャパシタＣより構成される光電変換及び電荷蓄積を行う光電変換部が設けられる。よって、垂直走査回路１及び水平走査回路２のそれぞれから出力される信号のタイミングについては、第３の実施形態と同一であるとともに、画素の構成及び動作については、第５の実施形態と同一である。
【００９７】
このように構成される固体撮像装置において、ＭＯＳトランジスタＴ２，Ｔ４がＯＮとされて、ＭＯＳトランジスタＴ１２とキャパシタＣとの接続ノードの電圧がリセットされる。そして、ＭＯＳトランジスタＴ２，Ｔ４がＯＦＦとされて所定時間後に、ＭＯＳトランジスタＴ３，Ｔ４がＯＮとされることで、ＭＯＳトランジスタＴ１２のソースとキャパシタＣとの接続ノードに現れる、入射光量の積分値に対して対数変換された値の電圧が、ＭＯＳトランジスタＴ１で電流増幅され、映像信号として水平信号線５ａ及び垂直信号線８ａを介して出力される。
【００９８】
尚、第１〜第６の実施形態において、主制御部３から垂直走査回路１及び水平走査回路２のそれぞれにクロックを与えて、各画素に与える信号を順次与えるものとしたが、主制御部３にて映像信号を出力する画素位置を設定して、垂直走査回路１及び水平走査回路２に制御信号を与えることによって、設定した画素位置の映像信号が出力されるように、垂直走査回路１及び水平走査回路２から出力する信号が制御されるようにしても構わない。
【００９９】
又、第１〜第４の実施形態において、ＭＯＳトランジスタを全てＮチャネルのＭＯＳトランジスタとしたが、これらを逆極性であるＰチャネルＭＯＳトランジスタとしても構わない。このとき、その接続関係が一部異なるとともに各素子に与える電圧が逆の極性となるが、その構成及び動作は本質的には同様である。
【０１００】
又、第５及び第６の実施形態も同様、固体撮像装置内に備えられたＭＯＳトランジスタを、ＭＯＳトランジスタＴ１〜Ｔ５をＰチャネルのＭＯＳトランジスタに、ＭＯＳトランジスタＴ１１，Ｔ１２をＮチャネルのＭＯＳトランジスタにというように、それぞれ、逆極性のＭＯＳトランジスタとしても構わない。このとき、その接続関係が一部異なるとともに各素子に与える電圧が逆の極性となるが、その構成及び動作は本質的には同様である。
【０１０１】
更に、各画素の光電変換部は、フォトダイオードＰＤ、又は、フォトダイオードＰＤ１及びＭＯＳトランジスタＴ１０で構成される回路、又は、フォトダイオードＰＤ２及びＭＯＳトランジスタＴ１１，Ｔ１２及びキャパシタＣで構成される回路に限らず、同様の動作を行う他の回路構成のものとしても構わない。
【０１０２】
【発明の効果】
本発明の第１の発明に係る固体撮像装置は、各画素が、光電変換部とともに２つのトランジスタで構成されるため、光電変換部以外に少なくとも３つのトランジスタが設けられていた従来の固体撮像装置に比べて、画素の縮小化を図ることができる。これに伴い、各画素に接続される電源線や信号線などの配線を少なくして、配線に必要な領域を狭くすることができる。このように、画素の縮小化及び配線の低減を行うことができるため、開口率を向上させるとともに、配置する画素の高密度化を図ることができる。又、同一画素におけるリセット動作と映像信号の出力動作を異なるタイミングで行うことができるため、光電変換部での積分時間を全画素一定とすることができる。
【０１０３】
本発明の第２の発明に係る固体撮像装置は、各画素が入射光量に対して対数変換された出力を生じる光電変換部とともに１つのトランジスタで構成されるため、従来の装置に比べて、画素の縮小化を図ることができる。又、配線に必要な領域を狭くすることができる。従って、開口率を向上させるとともに配置する画素の高密度化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の固体撮像装置の内部構成を示すブロック回路図。
【図２】本発明の固体撮像装置の出力側に設けられた増幅回路の内部構成を示すブロック回路図。
【図３】第１の実施形態の固体撮像装置の動作を示すタイミングチャート。
【図４】本発明の第２の実施形態の固体撮像装置の内部構成を示すブロック回路図。
【図５】第２の実施形態の固体撮像装置の動作を示すタイミングチャート。
【図６】本発明の第３の実施形態の固体撮像装置の内部構成を示すブロック回路図。
【図７】第３の実施形態の固体撮像装置の動作を示すタイミングチャート。
【図８】第３の実施形態の固体撮像装置の他の動作を示すタイミングチャート。
【図９】第４の実施形態の固体撮像装置に対数変換動作を行う画素を適用したときの画素の内部構成を示すブロック回路図。
【図１０】第４の実施形態の固体撮像装置に対数変換動作を行う画素を適用したときの別構成の画素の内部構成を示すブロック回路図。
【図１１】第４の実施形態の固体撮像装置に対数変換動作を行う画素を適用したときの別構成の画素の内部構成を示すブロック回路図。
【図１２】第５の実施形態の固体撮像装置に対数変換動作を行う画素を適用したときの画素の内部構成を示すブロック回路図。
【図１３】本発明の第６の実施形態の固体撮像装置の内部構成を示すブロック回路図。
【図１４】従来の固体撮像装置の内部構成を示すブロック回路図。
【符号の説明】
１垂直走査回路
２水平走査回路
３主制御部
５垂直信号線
６水平リセット線
７垂直選択線
８水平信号線
９電源線
１０垂直リセット線
ＰＤ，ＰＤ１，ＰＤ２フォトダイオード
Ｔ１〜Ｔ５，Ｔ１０〜Ｔ１２ＭＯＳトランジスタ
Ｃキャパシタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a solid-state imaging device, and more particularly to a solid-state imaging device having an amplification function for each unit pixel.
[0002]
[Prior art]
A two-dimensional solid-state imaging device in which pixels including a photoelectric conversion element (photosensitive element) such as a photodiode and a means for taking out photoelectric charges generated by the photoelectric conversion element to an output signal line are arranged in a matrix (matrix) Is used for various purposes. By the way, such a solid-state imaging device is roughly classified into a CCD type and a MOS type by means for reading (extracting) the photocharge generated in the photoelectric conversion element. The CCD type is designed to transfer photocharges while accumulating them in a potential well, and has a drawback that the dynamic range is narrow. On the other hand, in the MOS type, the charge accumulated in the pn junction capacitance of the photodiode is directly read out through the MOS transistor.
[0003]
Conventionally, a solid-state imaging device of this type has a configuration shown in FIG. 14 as having an amplification function. The solid-state imaging device illustrated in FIG. 14 includes a vertical scanning circuit 100 that scans in the column direction (vertical direction) by applying a signal φVRn and a signal φVSn to each of a plurality of reset lines 102 and vertical selection lines 103 for each row. A horizontal scanning circuit 101 that scans in the row direction (horizontal direction) by applying a signal φHm to the gate of an N-channel MOS transistor Td having a drain connected to the signal line 104 for each column.
[0004]
The solid-state imaging device also includes a photodiode PD serving as a photoelectric conversion element, an N-channel MOS transistor Ta having a gate connected to the cathode of the photodiode PD, and an N-channel having a source connected to the cathode of the photodiode PD. The unit pixel is composed of the MOS transistor Tb and the N-channel MOS transistor Tc having the drain connected to the source of the MOS transistor Ta. In other words, the solid-state imaging device shown in FIG. 14 has a plurality of pixels composed of MOS transistors Ta to Tc and photodiode PD. In FIG. 14, only one pixel of n rows and m columns is shown for the sake of simplicity.
[0005]
In this solid-state imaging device, the anode of the photodiode PD is grounded, and the DC voltage VDD is applied to the drains of the MOS transistors Ta and Tb. The gates of the MOS transistors Tb and Tc are connected to the reset line 102 and the vertical selection line 103, respectively, the horizontal signal line 105 is connected to the source of the MOS transistor Td, and a video signal is output from the output terminal OUT via the horizontal signal line 105. Is output.
[0006]
In such a solid-state imaging device, first, a high-level signal φVSn is supplied from the vertical scanning circuit 100 to the vertical selection line 103, whereby the MOS transistor Tc is turned on. At this time, a voltage corresponding to the amount of light incident on the photodiode PD appears at the gate of the MOS transistor Ta. At this time, an amplification current corresponding to the voltage applied to the gate of the MOS transistor Ta flows through the MOS transistor Ta and further flows through the MOS transistor Tc to the vertical signal line 104. Then, by supplying a high level pulse signal φHm to the gate of the MOS transistor Td, the output current output to the vertical signal line 104 is output from the output terminal OUT via the horizontal signal line 105.
[0007]
Thereafter, the signal φVSn is set to low level, and then the high-level signal φVRn is supplied from the vertical scanning circuit 100 to the reset line 102, thereby turning on the MOS transistor Tb. Therefore, the connection node between the cathode of the photodiode PD and the gate of the MOS transistor Ta is reset by applying the DC voltage VDD through the MOS transistor Tb.
[0008]
[Problems to be solved by the invention]
In the conventional MOS type solid-state imaging device, when the amplification function is provided by providing the signal amplification MOS transistor Ta in the unit pixel as shown in FIG. 14, in addition to the photodiode, the unit pixel is configured. Three or more MOS transistors were provided. Further, in order to supply a selection signal for each pixel so as to alternately perform an output operation and a reset operation of a video signal and supply a power supply voltage, a large number of wirings connected to each unit pixel are required. For these reasons, there are limits to the improvement of the aperture ratio and the reduction of the pixels.
[0009]
In view of such a problem, the present invention provides a solid-state imaging device capable of improving the aperture ratio and reducing the pixels by reducing the number of transistors and the number of wirings required for the pixels of the solid-state imaging device. The purpose is to provide.
[0010]
[Means for Solving the Problems]
To achieve the above objective, The present invention The solid-state imaging device performs selection of a plurality of pixels arranged in a matrix and pixels in the first direction when one of the row direction and the column direction is the first direction and the other is the second direction. A solid-state imaging device comprising: a first selection unit for selecting a pixel, a second selection unit for selecting pixels in the second direction, and a control unit for controlling the first selection unit and the second selection unit In the apparatus, a plurality of selection lines connected to pixels arranged on the same line in the second direction, and output signals from the pixels connected to and connected to pixels arranged on the same line in the first direction are A plurality of signal lines to be supplied, and a plurality of reset lines connected to pixels arranged on the same line in the first direction and supplying a reset signal to each connected pixel, Generate electrical signals according to the amount of incident light A photoelectric conversion unit, a first electrode, a second electrode, and a control electrode, wherein the first electrode is connected to the selection line, the second electrode is connected to the signal line, and the output from the photoelectric conversion unit A first transistor for supplying a signal to the control electrode; a first electrode; a second electrode; and a control electrode; the first electrode connected to the selection line; and the second electrode connected to the control electrode of the first transistor And a second transistor having a control electrode connected to the reset line, wherein the first selection unit selects a predetermined selection line and the second selection unit selects a predetermined signal line. The pixel to be reset is selected by selecting a pixel to which a signal is to be output, the first selection unit selecting the predetermined selection line, and the second selection unit providing a reset signal to the predetermined reset line. Is selected Characterized in that it is.
[0011]
In such a solid-state imaging device, for example, when the column direction (vertical direction) is the first direction and the row direction (horizontal direction) is the second direction, a selection line is provided for each row and a signal line for each column. And a reset line. When the pixel position for outputting a signal is set by the control unit, the first selection unit selects a selection line and determines the column of the set pixel position in order to determine the row of the set pixel position. Is determined, the second selection unit selects a signal line. When the pixel position to be reset is set by the control unit, the first selection unit selects a selection line and determines the column of the set pixel position in order to determine the row of the set pixel position. In order to do so, the second selection unit selects the reset line.
[0012]
In such a solid-state imaging device And said The control unit controls the first selection unit to sequentially select the selection lines in the first direction, and the first selection unit performs predetermined selection so that signals are sequentially output from the plurality of pixels. When the line is selected, the second selection unit is controlled to sequentially select the signal lines in the second direction, and the plurality of pixels are sequentially reset by the first selection unit. By controlling the second selector so that the reset lines are sequentially selected in the second direction when a predetermined selection line is selected, video signals are output from each pixel in time series. The
[0013]
At this time, for example, when the first direction is the column direction (vertical direction) and the second direction is the row direction (horizontal direction), the selection lines are sequentially selected in the vertical direction by the first selection unit. Then, while each selection line is selected by the first selection unit, the signal lines are sequentially selected by the second selection unit in the horizontal direction, so that signals are sequentially output from the pixels arranged in the same row. Similarly, while the selection lines are selected by the first selection unit, the reset lines are sequentially selected in the horizontal direction by the second selection unit, so that the pixels arranged in the same row are sequentially reset. .
[0014]
the above In one aspect of the solid-state imaging device, the timing at which the second selection unit selects the signal line and the reset line connected to the pixels arranged on the same line in the first direction is different from each other. . In this way, the signal output operation and the reset operation in the same pixel are avoided from being performed simultaneously.
[0015]
or, like this For solid-state imaging devices And said The control unit selects the signal line and the reset line respectively connected to pixels arranged on the same line in the first direction at different timings, and sets each of the signal line and the reset line in the second direction. The second selection unit is controlled to sequentially select the first direction, and when a predetermined signal line is selected by the second selection unit so that signals are sequentially output from the plurality of pixels, the first direction is selected. When the predetermined selection line is selected by the second selection unit so that the plurality of pixels are sequentially reset while controlling the first selection unit to sequentially select the selection line toward By controlling the first selector so that the selection lines are sequentially selected in the first direction, the signal output timing and the reset timing in each pixel are shifted. It is possible to equalize the integration time.
[0016]
At this time, for example, when the first direction is the row direction (horizontal direction) and the second direction is the column direction (vertical direction), the signal line and the reset line are sequentially selected in the vertical direction by the second selection unit. . While the signal lines are selected by the second selection unit, the selection lines are sequentially selected in the horizontal direction by the first selection unit, so that signals are sequentially output from the pixels arranged in the same row. Similarly, while the reset lines are selected by the second selection unit, the selection lines are sequentially selected in the horizontal direction by the first selection unit, so that the pixels arranged in the same row are sequentially reset. .
[0017]
the above As one aspect of the solid-state imaging device, the second line in the first direction in which the selection timing of the signal line connected to the pixels arranged on the first line in the first direction is different from the first line. By setting the timing to be the same as the timing for selecting the reset line connected to the pixels arranged on the upper side, for example, the first direction is the row direction (horizontal direction) and the second direction is the column direction (vertical direction). Then, one of the pixels in the same column of two different rows outputs a video signal, and the remaining one is reset.
[0018]
the above As another aspect of the solid-state imaging device, for example, the timing of selecting the signal line and the timing of selecting the reset line do not overlap, for example, the first direction is set to the row direction (horizontal direction) and the first When the two directions are the column direction (vertical direction), unlike when the signal is output from one of the two pixels in the same column and the other is reset, the reset voltage is influenced by the level of the output signal. Can be prevented.
[0019]
or, like this For solid-state imaging devices And said The selection lines are two types of selection lines, a first selection line and a second selection line, provided for each line in the second direction, and the first selection line is the first selection line of the first MOS transistor of each pixel. Integration time is obtained by shifting the signal output timing and the reset timing in each pixel so that the second selection line is connected to the first electrode of the second MOS transistor of each pixel. Can be made equal.
[0020]
the above As an aspect of the solid-state imaging device, the control unit sequentially selects the first and second selection lines in the first direction, and is connected to pixels arranged on the first line in the second direction. The timing for selecting the first selection line is the same as the timing for selecting the second selection line connected to the pixels arranged on the second line in the second direction different from the first line. Controlling the first selection unit to sequentially select the signal line and the reset line in the second direction, and to connect the signal lines connected to the pixels arranged on the third line in the first direction. The second selection unit so that the selected timing is the same as the timing for selecting the reset line connected to the pixels arranged on the fourth line in the first direction different from the third line. It may be controlled.
[0021]
above In one aspect of the solid-state imaging device, when the control unit selects the predetermined first and second selection lines by the first selection unit, the control unit displays the signal line and the reset line in the second direction. You may make it control a 2nd selection part so that it may select sequentially.
[0022]
At this time, for example, when the first direction is the column direction (vertical direction) and the second direction is the row direction (horizontal direction), the first selection line and the second selection line are each in the vertical direction by the first selection unit. Are selected sequentially. Then, while each first selection line is selected by the first selection unit, the signal lines are sequentially selected by the second selection unit in the horizontal direction, so that signals are sequentially output from the pixels arranged in the same row. The Similarly, while the second selection lines are selected by the first selection unit, the reset lines are sequentially selected in the horizontal direction by the second selection unit, so that the pixels arranged in the same row are sequentially reset. Is done. In addition, two pixels in the same column arranged in different rows are selected, a signal is output from one pixel, and one pixel is reset.
[0023]
or, the above In the one aspect of the solid-state imaging device according to the first aspect, when the control unit selects the predetermined signal line and the reset line by the second selection unit, the first selection line and the second selection line toward the first direction. You may make it control a 1st selection part so that it may select sequentially.
[0024]
At this time, for example, when the first direction is the row direction (horizontal direction) and the second direction is the column direction (vertical direction), the signal line and the reset line are sequentially selected in the vertical direction by the second selection unit. . While each signal line is selected by the second selection unit, the first selection line is sequentially selected in the horizontal direction by the first selection unit, so that signals are sequentially output from the pixels arranged in the same row. The Similarly, while each reset line is selected by the second selection unit, the second selection line is sequentially selected in the horizontal direction by the first selection unit, so that the pixels arranged in the same row are sequentially reset. Is done. In addition, two pixels in the same column arranged in different rows are selected, a signal is output from one pixel, and one pixel is reset.
[0025]
Any of the above In the solid-state imaging device or the solid-state imaging device of any of the above embodiments And said The photoelectric conversion unit may generate an electric signal that changes linearly with respect to the amount of incident light. I do n’t mind. The photoelectric conversion unit may generate an electrical signal proportional to the logarithmic value of the incident light amount.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below.
[0029]
<First Embodiment>
A first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block circuit diagram showing the internal configuration of the solid-state imaging device of the present embodiment. The solid-state imaging device of FIG. 1 has a plurality of pixels as in the solid-state imaging device of FIG. 14, but for ease of explanation, the configuration of unit pixels of n rows and m columns, other blocks and signal lines, Only the relationship is shown.
[0030]
The solid-state imaging device shown in FIG. 1 includes a vertical scanning circuit 1 that scans in a column direction (vertical direction) that is a first direction for each row by applying a signal to the gate of a MOS transistor T4 provided in each row, A horizontal scanning circuit 2 that scans in the row direction (horizontal direction) that is the second direction for each column by applying a signal to the gate of the MOS transistor T3 provided in the column, and the vertical scanning circuit 1 and the horizontal scanning circuit 2 And a main control unit 3 for controlling.
[0031]
Each of the vertical scanning circuit 1 and the horizontal scanning circuit 2 has a shift register, and operates according to a clock signal, a start signal, and the like given from the main control unit 3. The main control unit 3 can also read out or reset a partial specific area by designating a scanning start address and a scanning end address for each scanning circuit. The MOS transistor T3 has a vertical signal line 5 connected to its drain and a horizontal signal line 8 connected to its source. Further, the MOS transistor T4 is connected to the power supply line 9 at the drain thereof to be applied with the DC voltage VDD, and is connected to the vertical selection line 7 at the source thereof.
[0032]
This solid-state imaging device has a photodiode PD that functions as a photoelectric conversion element (this photodiode PD corresponds to a photoelectric conversion unit that performs photoelectric conversion and charge accumulation), and a signal amplifying device that has a gate connected to the cathode of the photodiode PD. And a plurality of unit pixels each including a reset MOS transistor T2 having a source connected to a connection node between the photodiode PD and the gate of the MOS transistor T1, and the unit pixels are arranged in a matrix. Arranged. In this unit pixel, the vertical selection line 7 is connected to the drains of the MOS transistors T1 and T2, and the vertical signal line 5 is connected to the source of the MOS transistor T1. The anode of the photodiode PD is grounded. A horizontal reset line 6 to which a reset signal is given from the horizontal scanning circuit 2 is connected to the gate of the MOS transistor T2.
[0033]
In the solid-state imaging device configured as described above, the MOS transistors T1 to T4 are N-channel MOS transistors and are formed on a p-type semiconductor substrate or a p-type well layer. Further, the signal φVSn is sent from the vertical scanning circuit 1 to the gate of the MOS transistor T4 in each row, and the signal φHSm is sent from the horizontal scanning circuit 2 to the gate of the MOS transistor T3 in each column. Further, a signal φHRm is sent from the horizontal scanning circuit 2 to the unit pixel of n rows and m columns through the horizontal reset line 6.
[0034]
Further, as shown in FIG. 2, the solid-state imaging device can obtain a video signal as a voltage signal by providing an amplification circuit for amplifying a signal output from each pixel to the horizontal signal line 8. This amplifier circuit includes a load MOS transistor Q having a drain connected to the horizontal signal line 8 and a DC voltage VGG applied to the gate, and an amplifier A that amplifies the voltage appearing at the drain of the MOS transistor Q. The output from the amplifier A is output as a voltage signal from the output terminal OUT. That is, the video signal from each pixel output as a current signal is converted into a voltage signal by the MOS transistor Q, and then amplified by the amplifier A and output. The source of the MOS transistor Q is grounded.
[0035]
An example of the operation of the solid-state imaging device configured as described above will be described below with reference to FIG. FIG. 3 is a timing chart for illustrating the operation of the solid-state imaging device of the present embodiment. In FIG. 3, the signals φVSn−1 to φVSn + 1 before and after the signal φVSn and the signals φHSm−1 to φHSm + 1 to φHSm + 1 and φHRm before and after the signals φHSm and φHRm are representatively described to explain the operation of each pixel in the solid-state imaging device. -1 to φHRm + 1 are illustrated. That is, the operation of the solid-state imaging device will be described below as representative of the operation of the n rows and m columns of pixels.
[0036]
When the pulse signal is output from the vertical scanning circuit 1 to each row in order from φVS1, and the signal φVSn−1 applied to the MOS transistor T4 arranged in the (n−1) th row becomes a low level as shown in FIG. Signal φVSn is applied to the gate of MOS transistor T4 arranged in the n-th row from vertical scanning circuit 1. Therefore, since the MOS transistor T4 is turned on, the DC voltage VDD applied through the power supply line 9 is applied to the MOS transistors T1 and T2 of each pixel arranged in the nth row via the MOS transistor T4 and the vertical selection line 7. Applied to the drain.
[0037]
While the signal φVSn is at the high level, the pulse signal is output from the horizontal scanning circuit 2 to the pixels arranged in each column in order from φHS1 and φHR1. At this time, pulse signals output from the horizontal scanning circuit 2 are output in the order of φHS1, φHR1, φHS2, φHR2, φHS3,.
[0038]
Now, as shown in FIG. 3, when the signal φHSm-1 is applied to the MOS transistor T3 arranged in the m-1 column, the MOS transistor T3 is turned on, so that the vertical signal line 5 in the m-1 column is horizontal. It is electrically connected to the signal line 8. Therefore, a voltage that appears due to the photocharge accumulated in the photodiode PD in the pixel arranged in the n rows and m-1 columns is given to the gate of the MOS transistor T1, and an amplified current corresponding to this voltage flows through the MOS transistor T1. The signal is output to the horizontal signal line 8 via the MOS transistor T3 and the vertical signal line 5. The output current is converted into a voltage signal by the amplifier circuit shown in FIG. 2 and then output from the output terminal OUT.
[0039]
Thus, when the pulse signal φHSm−1 is given and the video signal from the pixel arranged in the nth row and the m−1th column is output, the pulse signal φHRm−1 becomes the m−1th horizontal reset line. 6 to the pixels arranged in n rows and m-1 columns. Therefore, since the MOS transistor T2 in this pixel is turned on, the connection node between the gate of the MOS transistor T1 and the cathode of the photodiode PD is electrically connected to the power supply line 9 via the MOS transistors T2 and T4 and the vertical selection line 7. Connected and reset.
[0040]
When the signal φHRm−1 becomes low level, the pulse signal φHSm is next applied to the gate of the MOS transistor T3 in the m column, and the video signal current amplified by the MOS transistor T1 in the pixel in the n rows and m columns. Is output via the MOS transistor T3, the vertical signal line 5, and the horizontal signal line 8. Thereafter, the pulse signal φHRm is applied to the gate of the MOS transistor T2 in the pixel of n rows and m columns through the horizontal reset line 6, and the gate of the MOS transistor T1 through the vertical selection line 7 and the MOS transistors T2 and T4. And the connection node between the photodiode PD and the cathode of the photodiode PD are reset. When the signal φHRm becomes low level, the horizontal scanning circuit 2 supplies the pulse signal φHSm + 1 to the MOS transistors T3 in the (m + 1) th column, and then supplies the pulse signal φHRm + 1 to the pixels in the nth row and the (m + 1) th column.
[0041]
As described above, while the signal φVSn is at the high level, the pulse signals are given to the pixels arranged in the respective columns in the order of φHS1, φHR1, φHS2, φHR2, φHS3,. The video signal of the pixel can be output serially from the vertical signal line 5 and the state of each pixel can be reset. When the video signals of all the pixels arranged in the nth row are output, the signal φVSn is set to the low level after the signal φVSn is set to the low level, and the video signals of all the pixels arranged in the n + 1th row are output. Read out. Therefore, each time the pulse signals output from the vertical scanning circuit 1 are output in the order of φVS1, φVS2,..., The operation as shown in FIG. A signal is output and each pixel is reset.
[0042]
In this way, by reading out the video signal and resetting each pixel, the electrons generated when light is incident on the photodiode PD are taken for a time corresponding to an imaging time of almost one frame in all the pixels. It is accumulated in the cathode of the diode PD and the gate of the MOS transistor T1. That is, the integration time of the photo charge from reset to readout is constant in all the pixels, and a video signal proportional to the integrated value of the incident light quantity is obtained.
[0043]
<Second Embodiment>
A second embodiment of the present invention will be described with reference to the drawings. FIG. 4 is a block circuit diagram showing the internal configuration of the solid-state imaging device of the present embodiment. The solid-state imaging device of FIG. 4 has a plurality of pixels as in the solid-state imaging device of FIG. 1, but for ease of explanation, the configuration of unit pixels of n rows and m columns, other blocks and signal lines, Only the relationship is shown. In the solid-state imaging device according to the present embodiment, elements and signal lines used for the same purpose as those in the first embodiment (FIG. 1) are denoted by the same reference numerals, and detailed description thereof is omitted.
[0044]
As in the first embodiment, the solid-state imaging device shown in FIG. 4 includes a plurality of pixels configured by MOS transistors T1 and T2 and a photodiode PD provided in a matrix, and a drain connected to the horizontal signal line 8. A MOS transistor T3 is provided for each column. The solid-state imaging device includes a vertical signal line 5, a horizontal reset line 6, a vertical selection line 7, a horizontal signal line 8, and a power supply line 9, and a MOS transistor T4 whose source is connected to the power supply line 9 is connected to each row. Have every. Unlike the first embodiment, for each row, a MOS transistor T5 whose source is connected to the power supply line 9 and a vertical reset line 10 connected to the drain of the MOS transistor T5 are provided. The source of the MOS transistor T2 is connected to the vertical reset line 10 instead of the vertical selection line 7.
[0045]
Therefore, the signal φVRn is supplied from the vertical scanning circuit 1 to the gate of the MOS transistor T5 provided in the n-th row. As in the first embodiment, signals φHSm and φVSn are applied to the gates of the MOS transistors T3 and T4, respectively, and the signal φHRm is applied to the gate of the MOS transistor T2 via the horizontal reset line 6. .
[0046]
That is, when the signals φHSm and φVSn are respectively applied to the gates of the MOS transistors T3 and T4 and the MOS transistors T3 and T4 are turned on, an output current proportional to the integrated value of the amount of light incident on the photodiode PD is vertical. The signal is led to the horizontal signal line 8 through the signal line 5 and the MOS transistor T3. As in the first embodiment, the horizontal signal line 8 is provided with an amplifier circuit as shown in FIG. 2, and the output current derived from the horizontal signal line 8 is converted into a voltage signal and output as a video signal. The
[0047]
Further, when the signal φVRn is supplied to the MOS transistor T5 and the signal φHRm is supplied to the MOS transistor T2 via the horizontal reset line 6, and the MOS transistors T2 and T5 are turned on, the MOS transistors T2 and T5 and the vertical reset The DC voltage VDD of the power supply line 9 is applied to the connection node between the gate of the MOS transistor T1 and the cathode of the photodiode PD via the line 10 and reset.
[0048]
An example of the operation of the solid-state imaging device configured as described above will be described below with reference to FIG. FIG. 5 is a timing chart for illustrating the operation of the solid-state imaging device of the present embodiment. In FIG. 5, in order to explain the operation of each pixel in the solid-state imaging device, as a representative, signals φVSn−4 to φVSn + 1 and φVRn−1 to φVRn + 4 and signals φHSm and φHRm before and after the signals φVSn and φVRn are representative. The signals φHSm−1 to φHSm + 1 and φHRm−1 to φHRm + 1 are illustrated. That is, the operation of the solid-state imaging device will be described below as representative of the operation of the n rows and m columns of pixels.
[0049]
In order to reset the pixels arranged in each row from the vertical scanning circuit 1, a pulse signal is output for each row in the order of φVR1, φVR2,..., And a pulse for resetting to output a video signal A pulse signal is output for each row in the order of φVS1, φVS2,. That is, at this time, when a video signal is output from the pixel in the nth row, a pulse signal is output from the vertical scanning circuit 1 so that the pixel in the n + 3th row is reset.
[0050]
Therefore, as shown in FIG. 5, when the signals φVSn-4 and φVRn−1 become low level, the pulse signal φVSn-3 is applied to the gate of the MOS transistor T4 arranged in the n-3th row, and the pulse signal φVRn. Is applied to the gate of the MOS transistor T5 arranged in the nth row. Therefore, the vertical reset MOS transistor T5 arranged in the nth row is turned on, and the vertical selection MOS transistor T4 arranged in the n-3th row is turned on.
[0051]
Then, while the signals φVSn−3 and φVRn are at a high level, pulse signals are sequentially output from the horizontal scanning circuit 2 from φHS1 and φHR1. At this time, the pulse signal output from the horizontal scanning circuit 2 is supplied with the signal φHSm, as shown in FIG. φHRm is simultaneously output from the horizontal scanning circuit. Therefore, in the pixels arranged in the same column, the video signals from the pixels arranged in the n-3 rows are output and the pixels arranged in the n rows are reset. That is, when the output of the video signal from the pixel of the n-3 row and m-1 column and the reset of the pixel of the n row and m-1 column are performed simultaneously, The output of the video signal and the reset of the pixels in n rows and m columns are performed.
[0052]
In this manner, in order from the first column, video signals are output from the pixels arranged in the n-3 rows, and when the pixels arranged in the n rows are reset, the signals φVSn-3, φVRn are reset. Becomes low level, and then pulse signals φVSn−2 and φVRn + 1 are applied. At this time, similarly to the case where the pulse signals φVSn−3 and φVRn are given, the horizontal scanning circuit 2 outputs the pulse signals in order from φHS1 and φHR1 to the pixels arranged in each column. Therefore, in order from the first column, in the pixels arranged in the same column, the video signals from the pixels arranged in the (n−2) th row are output, and the pixels arranged in the (n + 1) th row are reset.
[0053]
Each time the pulse signals output from the vertical scanning circuit 1 are output in the order of φVS1, φVS2,..., The video signal is received from each pixel in the solid-state imaging device by repeatedly performing the operation as shown in FIG. In addition to the output, each pixel in the lower three rows is reset. By doing so, the integration time of the photo charge from reset to readout is a length corresponding to three horizontal periods, and is constant in all the pixels, and a video signal proportional to the integrated value of the incident light quantity is obtained. . Here, in this specification, the horizontal period means a period from signal readout of pixels in a predetermined column in a certain row to signal readout of pixels in the predetermined column in the next row, or pixels in a predetermined column in a row. The period from the reset to the reset of the pixels in the predetermined column in the next row.
[0054]
Note that the operation example of the solid-state imaging device according to the present embodiment has been illustrated as shown in FIG. 5. For example, the signal φVSn−1 may be given when the signal φVRn + 1 is given. . In this case, the integration time has a length corresponding to two horizontal periods. In other words, by changing the timing at which the signal φVRn and the signal φVSn are applied, the integration time of the photocharge from the reset to the readout of each pixel can be adjusted to a desired length.
[0055]
In FIG. 4, the signal line for supplying the signal φHSm to the MOS transistor T3 and the horizontal reset line 6 are different signal lines. In the operation example based on the timing chart as shown in FIG. 5 described above, the signals φHSm and φHRm are Since the signals are given at the same timing, the signal lines to which the signals φHSm and HRm are given can be integrated as the same signal line. Furthermore, since the signals φHSm and φHRm are given at the same timing, the horizontal scanning circuit 2 can be operated at high speed.
[0056]
<Third Embodiment>
A third embodiment of the present invention will be described with reference to the drawings. FIG. 6 is a block circuit diagram showing the internal configuration of the solid-state imaging device of the present embodiment. The solid-state imaging device of FIG. 6 has a plurality of pixels as in the solid-state imaging device of FIG. 1, but for easy explanation, the configuration of unit pixels of n rows and m columns, other blocks and signal lines, Only the relationship is shown. In the solid-state imaging device according to the present embodiment, elements and signal lines used for the same purpose as those in the first embodiment (FIG. 1) are denoted by the same reference numerals, and detailed description thereof is omitted.
[0057]
In the solid-state imaging device shown in FIG. 6, the vertical signal line 5, the horizontal reset line 6, the vertical selection line 7 and the horizontal signal line 8 in the first embodiment are respectively a horizontal signal line 5a, a vertical reset line 6a, and a horizontal selection line. 7a and the vertical signal line 8a. Accordingly, a MOS transistor T3 having a drain connected to the horizontal signal line 5a is provided for each row, and a MOS transistor T4 having a source connected to the horizontal selection line 7a is provided for each column. That is, in the present embodiment, the column direction (vertical direction) that is the first direction in the first embodiment is the second direction, and the row direction is the second direction in the first embodiment. The (horizontal direction) is the first direction.
[0058]
Therefore, the signals φVSn and φVRn are supplied from the vertical scanning circuit 1 to the gate of the MOS transistor T3 provided in the n rows and the vertical reset line 6a, respectively, and the signal φHSm is supplied from the horizontal scanning circuit 2 to the m columns. This is applied to the gate of the transistor T4. Furthermore, the DC voltage VDD is applied to the drain of the MOS transistor T4 by connecting the power supply line 9 as in the first embodiment.
[0059]
The unit pixel is composed of MOS transistors T1 and T2 and a photodiode PD as in the first embodiment. The horizontal selection line 7a is connected to the drains of the MOS transistors T1 and T2, the horizontal signal line 5a is connected to the source of the MOS transistor T1, and the vertical reset line 6a is connected to the gate of the MOS transistor T2.
[0060]
As described above, the solid-state imaging device of the present embodiment has a configuration in which the horizontal direction and the vertical direction of the solid-state imaging device of the first embodiment are interchanged. Therefore, when the signals φVSn and φHSm are respectively applied to the gates of the MOS transistors T3 and T4, an output current proportional to the integrated value of the amount of light incident on the photodiode PD is passed through the horizontal signal line 5a and the MOS transistor T3. Derived to the vertical signal line 8a. The vertical signal line 8a is provided with an amplifier circuit as shown in FIG. 2, and the output current derived to the vertical signal line 8a is converted into a voltage signal and output as a video signal.
[0061]
When the signal φHSm is applied to the MOS transistor T4 and the signal φVRn is applied to the MOS transistor T2 through the vertical reset line 6a, the gate of the MOS transistor T1 through the MOS transistors T2 and T4 and the horizontal selection line 7a. The DC voltage VDD of the power supply line 9 is applied to the connection node between the LED and the cathode of the photodiode PD to reset it.
[0062]
Two operation examples of the solid-state imaging device configured as described above will be described below with reference to FIGS. 7 and 8.
[0063]
1. First operation example
A first operation example will be described with reference to FIG. FIG. 7 is a timing chart for illustrating the operation of the solid-state imaging device according to the present embodiment. In FIG. 7, in order to explain the operation of each pixel in the solid-state imaging device, as a representative, signals φVSn−1 to φVSn + 1 and φVRn−1 and φVRn−1 to φVRn + 1 before and after signals φVSn and φVRn and a signal φHSm before and after signal φHSm are representative. -1 to φHSm + 1 are illustrated. That is, the operation of the solid-state imaging device will be described below as representative of the operation of the n rows and m columns of pixels.
[0064]
In order to output a video signal from the vertical scanning circuit 1, a pulse signal is output for each row in the order of φVS1, φVS2,..., And a video signal is output for resetting pixels arranged in each row. The pulse signals are output for each row in the order of φVR1, φVR2,. That is, at this time, when the pixels in the n-th row are reset, a pulse signal is output from the vertical scanning circuit 1 so that a video signal is output from the pixels in the (n + 1) -th row.
[0065]
Therefore, as shown in FIG. 7, when the signal φVSn−1 becomes low level, the pulse signal φVRn−1 is applied to the vertical reset line 6a arranged in the n−1th row, and the pulse signal φVSn is applied to the nth row. It is given to the gate of the arranged MOS transistor T3. While these signals φVSn and φVRn−1 are at the high level, the horizontal scanning circuit 2 sequentially outputs pulse signals from φHS1.
[0066]
At this time, when the pulse signal φHSm is given, the DC voltage VDD from the power supply line 9 is applied to the drains of the MOS transistors T1 and T2 in each pixel arranged in m columns via the MOS transistor T4 and the horizontal selection line 7a. Applied. Therefore, in the pixels arranged in the same column, the video signals from the pixels arranged in the n rows are output, and the pixels arranged in the n−1 rows are reset. That is, when the output of the video signal from the pixel in the n row and m-1 column and the reset of the pixel in the n-1 row and m-1 column are performed at the same time, the video signal from the pixel in the n row and m column is next. And the reset of the pixels of n-1 rows and m columns.
[0067]
In this manner, in order from the first column, video signals are output from the pixels arranged in the n rows, and when the pixels arranged in the n−1 rows are reset, the signals φVSn and φVRn−1 are reset. Becomes low level, and then pulse signals φVSn + 1 and φVRn are applied. At this time, similarly to the case where the pulse signals φVSn and φVRn−1 are given, the pulse signals are output from the horizontal scanning circuit 2 to the MOS transistors T4 arranged in each column in order from φHS1. Accordingly, in order from the first column, in the pixels arranged in the same column, the video signals from the pixels arranged in the (n + 1) th row are output, and the pixels arranged in the nth row are reset.
[0068]
Each time the pulse signals output from the vertical scanning circuit 1 are output in the order of φVS1, φVS2,..., The video signal is output from each pixel in the solid-state imaging device by repeatedly performing the operation shown in FIG. In addition to the output, each pixel on one row is reset. By doing so, the integration time of the photocharge from reset to readout is the time obtained by subtracting one horizontal period from the time corresponding to the imaging time of approximately one frame, and becomes constant in all the pixels. A video signal proportional to the integral value is obtained.
[0069]
In this example, the operation example as shown in FIG. 7 is given. For example, the signal φVSn−1 may be given when the signal φVRn + 1 is given. In this case, the integration time is a length corresponding to two horizontal periods. In other words, by changing the timing at which the signal φVRn and the signal φVSn are applied, the integration time of the photocharge from the reset to the readout of each pixel can be adjusted to a predetermined length.
[0070]
2. Second operation example
A second operation example will be described with reference to FIG. FIG. 8 is a timing chart for illustrating the operation of the solid-state imaging device of the present embodiment. In FIG. 8, similarly to FIG. 7, the signals φVSn−1 to φVSn + 1 and φVRn−1 to φVRn + 1 before and after the signals φVSn and φVRn and the signals φHSm−1 to φHSm + 1 before and after the signal φHSm are illustrated, and n rows and m columns are illustrated. As an example, the operation of the solid-state imaging device will be described below.
[0071]
Pulse signals are output from the vertical scanning circuit 1 in the order of φVS1, φVR1, φVS2, φVR2, φVS3,. Therefore, as shown in FIG. 8, when the signal φVRn−1 becomes a low level, the pulse signal φVSn is applied to the gate of the MOS transistor T3 arranged in the nth row. Therefore, the n-th row MOS transistor T3 is turned on, and the horizontal signal line 5a is electrically connected to the vertical signal line 8a via the MOS transistor T3.
[0072]
Then, while the signal φVSn is at a high level, pulse signals are sequentially output from the horizontal scanning circuit 2 from φHS1. Therefore, when the signal φHSm is given, the direct-current voltage VDD is applied to the drain of the MOS transistor T1 provided in the pixel in the n-row and m-column to perform an amplification operation. It is output to the vertical signal line 8a. In this way, video signals are output from the pixels arranged in the n rows in order from the first column.
[0073]
Then, a video signal is output from each pixel arranged in the n rows, the signal φVSn becomes a low level, and then a pulse signal φVRn is given. At this time, similarly to when the pulse signal φVSn is given, the pulse signals are output from the horizontal scanning circuit 2 to the pixels arranged in each column in order from φHS1. Therefore, when the signal φHSm is applied, the DC voltage VDD is applied to the drain of the MOS transistor T2 provided in the pixel of n rows and m columns and the signal φVRn is applied to the gate to perform the reset operation. The pixels in row m column are reset. In this way, the pixels arranged in the n rows are reset in order from the first column.
[0074]
In this way, in order from the first column, after the video signal is output from each pixel arranged in the n-th row, when each pixel arranged in the n-th row is reset, the signal φVRn becomes the low level, and the next Then, after the pulse signal φVSn + 1 is given, the pulse signal φVRn + 1 is given. Similarly to the case where the pulse signals φVSn and φVRn are given, while the pulse signals φVSn + 1 and φVRn + 1 are respectively set to the high level, the pulse signals are sequentially arranged from the horizontal scanning circuit 2 to each column from φHS1. It is output to the MOS transistor T4. Therefore, after the video signals are output from all the pixels arranged in the (n + 1) th row in order from the first column, all the pixels arranged in the (n + 1) th row in order from the first column are reset.
[0075]
Each time the pulse signals output from the vertical scanning circuit 1 are output in the order of φVS1, φVR1, φVS2, φVR2,..., The above-described operation as shown in FIG. After the video signals are sequentially output from the respective pixels, the pixels in the same row are reset in order. By doing so, the integration time of photocharge from reset to readout is the time obtained by subtracting half the time of one horizontal period from the time corresponding to the imaging time of almost one frame, and becomes constant in all the pixels. A video signal proportional to the integral value of the incident light quantity is obtained.
[0076]
In this way, unlike the first operation example, in this operation example, the video signal output operation and the reset operation are not performed in the same column. Therefore, as in the first operation example, when the video signal output operation and the reset operation are performed in the same column, the DC voltage level applied to the photodiode PD for resetting is arranged in the same column. It is possible to avoid being affected by the video signal level of other pixels.
[0077]
In this example of operation, an example of operation as shown in FIG. 8 is given. However, for example, the signal φVSn−1 may be given after the signal φVRn + 1 is given. In this case, the integration time is a length corresponding to 5/2 of one horizontal cycle. In other words, by changing the timing at which the signal φVRn and the signal φVSn are applied, the integration time of the photocharge from the reset to the readout of each pixel can be adjusted to a predetermined length.
[0078]
In the present embodiment, the horizontal direction and the vertical direction of the solid-state imaging device of the first embodiment are interchanged. However, the horizontal direction and the vertical direction of the solid-state imaging device of the second embodiment are interchanged. It doesn't matter. At this time, the operation example of the signals given from the vertical scanning circuit 1 and the horizontal scanning circuit 2 may be given by a timing chart as shown in FIG. 5 as in the second embodiment.
[0079]
That is, the signals φVRn and φVSn are supplied from the vertical scanning circuit 1 to the gates of the MOS transistors T2 and T3, and the signals φHSm and φHRm are supplied from the horizontal scanning circuit 2 to the gates of the MOS transistors T4 and T5. Therefore, each pixel arranged in the row in which the MOS transistor T3 is turned on by the vertical scanning circuit 1 and the row in which the reset line is selected is turned on by the horizontal scanning circuit 2 in which the MOS transistors T4 and T5 in each column are turned on. As a result, the video signal is sequentially output and reset.
[0080]
<Fourth Embodiment>
A fourth embodiment of the present invention will be described with reference to the drawings. FIG. 9 is a block circuit diagram showing the internal configuration of the solid-state imaging device of the present embodiment. Although the solid-state imaging device of FIG. 9 has a plurality of pixels like the solid-state imaging device of FIG. 1, the configuration of unit pixels of n rows and m columns, other blocks and signal lines, Only the relationship is shown. In the solid-state imaging device according to the present embodiment, elements and signal lines used for the same purpose as those in the first embodiment (FIG. 1) are denoted by the same reference numerals, and detailed description thereof is omitted.
[0081]
Whereas each pixel provided in the solid-state imaging device of the first embodiment outputs an output current that is a value linearly converted with respect to an integral value of the amount of incident light, In the present embodiment, each pixel outputs an output current that is a value obtained by logarithmically converting the integrated value of the amount of incident light. As will be described later, the reset line is not necessary in the present embodiment, and therefore the reset line 6 and the MOS transistor T2 in the first embodiment are omitted. Other configurations are the same as those of the first embodiment.
[0082]
The pixel shown in FIG. 9 differs from the pixel in the solid-state imaging device of FIG. 1 in that the photodiode PD1 to which the DC voltage VPD is applied to the cathode is connected instead of the photodiode PD, and the gate and drain are connected to the anode of the photodiode PD1. A MOS transistor T10 is provided. The photodiode PD1 and the MOS transistor T10 operate as a photoelectric conversion unit.
[0083]
In this pixel, the DC voltage VPS is applied to the source of the MOS transistor T10, and the connection node between the gate and drain of the MOS transistor T10 and the anode of the photodiode PD1 is connected to the gate of the MOS transistor T1. Furthermore, the DC voltage VPD is a DC voltage having such a value that the MOS transistor T10 operates in the subthreshold region. The MOS transistor T10 is an N-channel MOS transistor like the MOS transistors T1 to T4, and is formed on a p-type semiconductor substrate or a p-type well layer.
[0084]
In the pixel having such a configuration, when light is incident on the photodiode PD1, photoelectric charge corresponding to the amount of light incident from the photodiode PD1 flows into the MOS transistor T10. At this time, since the MOS transistor T10 operates in the subthreshold region, a voltage having a value proportional to the logarithmic value with respect to the incident light amount appears at the gates of the MOS transistors T1 and T10. The voltage appearing at the gates of the MOS transistors T1 and T10 is amplified by the MOS transistor T1.
[0085]
Therefore, when the MOS transistors T3 and T4 are turned on, the video signal having a value proportional to the logarithmic value of the incident light amount is applied to the vertical signal line 5 and the horizontal signal line 8 according to the voltage appearing at the gate of the MOS transistor T1. Is output via. Thus, each pixel generates an electrical signal corresponding to the amount of incident light, and this electrical signal changes every moment according to the amount of incident light. Therefore, at the time of pixel selection, an output signal corresponding to the amount of light incident on the photodiode PD is output to the vertical signal line 5 and the horizontal signal line 8, and it is not necessary to reset the pixel.
[0086]
As described above, the timings of the signals output from the vertical scanning circuit 1 and the horizontal scanning circuit 2 are the same as those in the first embodiment, except that the resetting is not performed. .
[0087]
Next, a first modification of the present embodiment will be described. FIG. 10 is obtained by replacing the transistor T10 of FIG. 9 with a p-channel MOS transistor. When the MOS transistor T10 is operated in the subthreshold region by adjusting the DC voltage VPS, a voltage proportional to the logarithmic value of the incident light amount appears at the gates of the MOS transistors T1 and T10.
[0088]
Furthermore, a second modification of the present embodiment will be described. FIG. 11 shows an example in which an n-channel MOS transistor is used as the transistor T10 in FIG. 9 and the DC voltage VGG is ignited at the gate. By adjusting the DC voltage VGG, a voltage proportional to the logarithmic value of the incident light quantity can appear at the gate of the MOS transistor T1.
[0089]
<Fifth Embodiment>
A fifth embodiment of the present invention will be described with reference to the drawings. FIG. 12 is a block circuit diagram showing the internal configuration of the solid-state imaging device of the present embodiment. The solid-state imaging device of FIG. 12 has a plurality of pixels as in the solid-state imaging device of FIG. 4, but for ease of explanation, the configuration of unit pixels of n rows and m columns, other blocks and signal lines, Only the relationship is shown. In the solid-state imaging device of the present embodiment, elements and signal lines used for the same purpose as those of the second embodiment (FIG. 4) are denoted by the same reference numerals, and detailed description thereof is omitted.
[0090]
Similarly to the relationship between the solid-state imaging device of the first embodiment (FIG. 1) and the solid-state imaging device of the fourth embodiment (FIG. 9), the incident light is provided in the solid-state imaging device of the second embodiment. Instead of each pixel that outputs an output current that is a linearly converted value with respect to the integral value of the incident light quantity, an output current that is a logarithmically converted value with respect to the integral value of the incident light quantity is output. In this configuration, pixels are provided. Therefore, the timings of signals output from the vertical scanning circuit 1 and the horizontal scanning circuit 2 are the same as those in the second embodiment, and therefore the configuration of the pixels used in this embodiment will be described below.
[0091]
The pixel shown in FIG. 12 differs from the pixel in the solid-state imaging device of FIG. 1 in that a photodiode PD2 whose anode is grounded instead of the photodiode PD, and a MOS transistor whose gate and drain are connected to the cathode of the photodiode PD2. T11, a MOS transistor T12 whose gate is connected to a connection node between the anode of the photodiode PD2 and the gate and drain of the MOS transistor T11, and a capacitor C connected between the drain and source of the MOS transistor T12 are provided. The photodiode PD2, the MOS transistors T11 and T12, and the capacitor C operate as a photoelectric conversion unit that performs photoelectric conversion and charge accumulation.
[0092]
In this pixel, the DC voltage VPS is applied to the source of the MOS transistor T11 via the power supply line 11, and the connection node between the source of the MOS transistor T12 and the capacitor C is grounded. A connection node between the drain of the MOS transistor 12 and the capacitor C is connected to a connection node between the gate of the MOS transistor T1 and the source of the MOS transistor T2. Furthermore, the DC voltage VPS is a DC voltage having such a value that the MOS transistor T10 operates in the subthreshold region. The MOS transistors T11 and T12 are P-channel MOS transistors formed on an n-type semiconductor substrate or an n-type well layer.
[0093]
In the pixel having such a configuration, when light is incident on the photodiode PD2, a photocurrent corresponding to the amount of light incident from the photodiode PD2 flows into the MOS transistor T11. At this time, since the MOS transistor T11 operates in the subthreshold region, a voltage proportional to the logarithmic value of the incident light quantity appears at the gates of the MOS transistors T11 and T12. As a result, charge obtained by logarithmically converting the integrated value of the photocurrent flowing through the photodiode PD2 is accumulated in the capacitor C (for details, refer to Japanese Patent Laid-Open No. Hei 3-192964).
[0094]
When the MOS transistors T3 and T4 are turned on, the voltage obtained by logarithmically converting the integral value of the incident light quantity is current amplified by the MOS transistor T1, and the video signal is passed through the vertical signal line 5 and the horizontal signal line 8 as a video signal. Is output. When the MOS transistor T5 is ON, the potential of the capacitor C is reset by turning ON the MOS transistor T2.
[0095]
<Sixth Embodiment>
A sixth embodiment of the present invention will be described with reference to the drawings. FIG. 13 is a block circuit diagram showing the internal configuration of the solid-state imaging device of the present embodiment. The solid-state imaging device of FIG. 13 has a plurality of pixels as in the solid-state imaging device of FIG. 6, but for ease of explanation, the configuration of unit pixels of n rows and m columns, other blocks and signal lines, Only the relationship is shown. In the solid-state imaging device of the present embodiment, elements and signal lines used for the same purpose as those in the third embodiment (FIG. 6) and the fifth embodiment (FIG. 12) are assigned the same reference numerals. Detailed description thereof will be omitted.
[0096]
In the present embodiment, a pixel composed of MOS transistors T1, T2, T11, T12, a photodiode PD2, and a capacitor C, which has the same configuration as that of the fifth embodiment, is provided in the solid-state imaging device. Yes. That is, in the same manner as the relationship between the solid-state imaging device of the second embodiment and the solid-state imaging device of the fifth embodiment, in each pixel provided in the solid-state imaging device of the third embodiment, instead of the PD, a photo A photoelectric conversion unit configured to perform photoelectric conversion and charge accumulation including the diode PD2, the MOS transistors T11 and T12, and the capacitor C is provided. Therefore, the timings of signals output from the vertical scanning circuit 1 and the horizontal scanning circuit 2 are the same as those in the third embodiment, and the configuration and operation of the pixels are the same as those in the fifth embodiment. is there.
[0097]
In the solid-state imaging device configured as described above, the MOS transistors T2 and T4 are turned on, and the voltage at the connection node between the MOS transistor T12 and the capacitor C is reset. Then, after a predetermined time after the MOS transistors T2 and T4 are turned off, the MOS transistors T3 and T4 are turned on, so that the integrated value of the incident light amount appearing at the connection node between the source of the MOS transistor T12 and the capacitor C The voltage of the logarithmically converted value is amplified by the MOS transistor T1 and output as a video signal via the horizontal signal line 5a and the vertical signal line 8a.
[0098]
In the first to sixth embodiments, the main control unit 3 supplies the clock to each of the vertical scanning circuit 1 and the horizontal scanning circuit 2 to sequentially supply the signals to be given to the respective pixels. The vertical scanning circuit 1 outputs the video signal at the set pixel position by setting the pixel position for outputting the video signal at 3 and supplying a control signal to the vertical scanning circuit 1 and the horizontal scanning circuit 2. The signal output from the horizontal scanning circuit 2 may be controlled.
[0099]
In the first to fourth embodiments, all the MOS transistors are N-channel MOS transistors. However, they may be P-channel MOS transistors having opposite polarity. At this time, the connection relationship is partially different and the voltage applied to each element has the opposite polarity, but the configuration and operation are essentially the same.
[0100]
Similarly, in the fifth and sixth embodiments, the MOS transistors provided in the solid-state imaging device are changed to MOS transistors T1 to T5 as P-channel MOS transistors, and MOS transistors T11 and T12 as N-channel MOS transistors. Thus, each may be a MOS transistor having a reverse polarity. At this time, the connection relationship is partially different and the voltage applied to each element has the opposite polarity, but the configuration and operation are essentially the same.
[0101]
Furthermore, the photoelectric conversion unit of each pixel is limited to the photodiode PD or a circuit configured by the photodiode PD1 and the MOS transistor T10, or a circuit configured by the photodiode PD2, the MOS transistors T11 and T12, and the capacitor C. Alternatively, other circuit configurations that perform the same operation may be used.
[0102]
【The invention's effect】
The solid-state imaging device according to the first aspect of the present invention is a conventional solid-state imaging device in which at least three transistors are provided in addition to the photoelectric conversion unit because each pixel includes two transistors together with the photoelectric conversion unit. Compared to the above, the pixels can be reduced. Accordingly, it is possible to reduce the area necessary for wiring by reducing the number of wirings such as power supply lines and signal lines connected to each pixel. In this manner, since the pixels can be reduced and the wiring can be reduced, the aperture ratio can be improved and the density of the pixels to be arranged can be increased. In addition, since the reset operation and the video signal output operation in the same pixel can be performed at different timings, the integration time in the photoelectric conversion unit can be made constant for all pixels.
[0103]
In the solid-state imaging device according to the second aspect of the present invention, each pixel is composed of one transistor together with a photoelectric conversion unit that generates an output obtained by logarithmically converting the amount of incident light. Can be reduced. In addition, the area necessary for wiring can be reduced. Therefore, the aperture ratio can be improved and the density of the arranged pixels can be increased.
[Brief description of the drawings]
FIG. 1 is a block circuit diagram showing an internal configuration of a solid-state imaging device according to a first embodiment of the present invention.
FIG. 2 is a block circuit diagram showing an internal configuration of an amplifier circuit provided on the output side of the solid-state imaging device of the present invention.
FIG. 3 is a timing chart showing the operation of the solid-state imaging device according to the first embodiment.
FIG. 4 is a block circuit diagram showing an internal configuration of a solid-state imaging apparatus according to a second embodiment of the present invention.
FIG. 5 is a timing chart showing the operation of the solid-state imaging device according to the second embodiment.
FIG. 6 is a block circuit diagram showing an internal configuration of a solid-state imaging apparatus according to a third embodiment of the present invention.
FIG. 7 is a timing chart showing the operation of the solid-state imaging device according to the third embodiment.
FIG. 8 is a timing chart showing another operation of the solid-state imaging device according to the third embodiment.
FIG. 9 is a block circuit diagram illustrating an internal configuration of a pixel when a pixel that performs a logarithmic conversion operation is applied to the solid-state imaging device according to the fourth embodiment.
FIG. 10 is a block circuit diagram showing an internal configuration of a pixel having another configuration when a pixel that performs a logarithmic conversion operation is applied to the solid-state imaging device according to the fourth embodiment.
FIG. 11 is a block circuit diagram showing an internal configuration of a pixel having another configuration when a pixel that performs a logarithmic conversion operation is applied to the solid-state imaging device according to the fourth embodiment.
FIG. 12 is a block circuit diagram illustrating an internal configuration of a pixel when a pixel performing a logarithmic conversion operation is applied to the solid-state imaging device according to the fifth embodiment.
FIG. 13 is a block circuit diagram showing an internal configuration of a solid-state imaging apparatus according to a sixth embodiment of the present invention.
FIG. 14 is a block circuit diagram showing an internal configuration of a conventional solid-state imaging device.
[Explanation of symbols]
1 Vertical scanning circuit
2 Horizontal scanning circuit
3 Main control unit
5 Vertical signal line
6 Horizontal reset line
7 Vertical selection line
8 Horizontal signal line
9 Power line
10 Vertical reset line
PD, PD1, PD2 photodiode
T1-T5, T10-T12 MOS transistors
C capacitor

Claims

マトリクス状に配置された複数の画素と、行方向及び列方向の一方を第１方向とするとともに他方を第２方向としたときに前記第１方向の画素の選択を行うための第１選択部と、前記第２方向の画素の選択を行うための第２選択部と、前記第１選択部と前記第２選択部を制御するための制御部とを備えた固体撮像装置において、
前記第２方向の同一ライン上に並ぶ画素と接続された複数の選択線と、
前記第１方向の同一ライン上に並ぶ画素と接続されるとともに接続された各画素からの出力信号が供給される複数の信号線と、
前記第１方向の同一ライン上に並ぶ画素と接続されるとともに接続された各画素にリセット信号を供給する複数のリセット線と、を備えるとともに、
前記画素が、
入射光量に応じた電気信号を生成する光電変換部と、
第１電極、第２電極及び制御電極を備え、第１電極が前記選択線に接続され、第２電極が前記信号線に接続されるとともに、前記光電変換部からの出力信号が制御電極に与えられる第１トランジスタと、
第１電極、第２電極及び制御電極を備え、第１電極が前記選択線に接続され、第２電極が前記第１トランジスタの制御電極に接続されるとともに、制御電極が前記リセット線に接続された第２トランジスタと、を備え、
前記第１選択部が所定の選択線を選択するとともに前記第２選択部が所定の信号線を選択することで、信号を出力すべき画素が選択されるとともに、
前記第１選択部が所定の前記選択線を選択するとともに前記第２選択部が所定のリセット線にリセット信号を与えることで、リセットすべき画素が選択されることを特徴とする固体撮像装置。A plurality of pixels arranged in a matrix and a first selection unit for selecting pixels in the first direction when one of the row direction and the column direction is the first direction and the other is the second direction A solid-state imaging device comprising: a second selection unit for selecting pixels in the second direction; and a control unit for controlling the first selection unit and the second selection unit.
A plurality of selection lines connected to pixels arranged on the same line in the second direction;
A plurality of signal lines connected to pixels arranged on the same line in the first direction and supplied with output signals from the connected pixels;
A plurality of reset lines connected to pixels arranged on the same line in the first direction and supplying a reset signal to each connected pixel;
The pixel is
A photoelectric conversion unit that generates an electrical signal according to the amount of incident light;
A first electrode, a second electrode, and a control electrode; the first electrode is connected to the selection line; the second electrode is connected to the signal line; and an output signal from the photoelectric conversion unit is applied to the control electrode A first transistor,
A first electrode, a second electrode, and a control electrode; the first electrode is connected to the selection line; the second electrode is connected to the control electrode of the first transistor; and the control electrode is connected to the reset line A second transistor,
While the first selection unit selects a predetermined selection line and the second selection unit selects a predetermined signal line, a pixel to output a signal is selected,
The solid-state imaging device, wherein the first selection unit selects the predetermined selection line and the second selection unit gives a reset signal to the predetermined reset line, thereby selecting a pixel to be reset.

前記制御部が、
前記選択線を第１方向に向かって順次選択するように前記第１選択部を制御し、
前記複数の画素から信号が順次出力されるよう、前記第１選択部によって所定の選択線が選択されているときに、第２方向に向かって前記信号線を順次選択するように第２選択部を制御するとともに、
前記複数の画素が順次リセットされるよう、前記第１選択部によって所定の選択線が選択されているときに、第２方向に向かって前記リセット線を順次選択するように前記第２選択部を制御することを特徴とする請求項１に記載の固体撮像装置。The control unit is
Controlling the first selection unit to sequentially select the selection lines in the first direction;
A second selection unit configured to sequentially select the signal lines in the second direction when a predetermined selection line is selected by the first selection unit so that signals are sequentially output from the plurality of pixels. And controlling
The second selection unit is configured to sequentially select the reset lines in the second direction when a predetermined selection line is selected by the first selection unit so that the plurality of pixels are sequentially reset. The solid-state imaging device according to claim 1, wherein the solid-state imaging device is controlled.

前記制御部が、
前記第１方向の同一ライン上に並ぶ画素にそれぞれ接続された前記信号線と前記リセット線とを異なったタイミングで選択するとともに前記信号線及び前記リセット線のそれぞれを第２方向に向かって順次選択するように前記第２選択部を制御し、
前記複数の画素から信号が順次出力されるよう、前記第２選択部によって所定の信号線が選択されているときに、第１方向に向かって前記選択線を順次選択するように第１選択部を制御するとともに、
前記複数の画素が順次リセットされるよう、前記第２選択部によって所定のリセット線が選択されているときに、第１方向に向かって前記選択線を順次選択するように第１選択部を制御することを特徴とする請求項１に記載の固体撮像装置。The control unit is
The signal line and the reset line connected to the pixels arranged on the same line in the first direction are selected at different timings, and the signal line and the reset line are sequentially selected in the second direction. Controlling the second selection unit to
A first selection unit configured to sequentially select the selection lines toward a first direction when a predetermined signal line is selected by the second selection unit so that signals are sequentially output from the plurality of pixels. And controlling
The first selection unit is controlled to sequentially select the selection lines toward the first direction when a predetermined reset line is selected by the second selection unit so that the plurality of pixels are sequentially reset. The solid-state imaging device according to claim 1.

前記選択線が、前記第２方向のライン毎にそれぞれ設けられた第１選択線と第２選択線の２種類の選択線であり、
前記第１選択線が前記各画素の前記第１ＭＯＳトランジスタの第１電極に接続され、
前記第２選択線が前記各画素の前記第２ＭＯＳトランジスタの第１電極に接続されることを特徴とする請求項１に記載の固体撮像装置。The selection lines are two types of selection lines, a first selection line and a second selection line, provided for each line in the second direction,
The first selection line is connected to a first electrode of the first MOS transistor of each pixel;
The solid-state imaging device according to claim 1, wherein the second selection line is connected to a first electrode of the second MOS transistor of each pixel.

前記光電変換部が、入射光量に対して線形的に変化する電気信号を生成することを特徴とする請求項１〜請求項４のいずれかに記載の固体撮像装置。 The solid-state imaging device according to claim 1, wherein the photoelectric conversion unit generates an electrical signal that linearly changes with respect to an incident light amount.

前記光電変換部が、入射光量の対数値に比例する電気信号を生成することを特徴とする請求項１〜請求項４のいずれかに記載の固体撮像装置。 5. The solid-state imaging device according to claim 1, wherein the photoelectric conversion unit generates an electrical signal proportional to a logarithmic value of the amount of incident light.