JP6981229B2 - 回路装置、振動デバイス、電子機器及び移動体 - Google Patents
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Description
図1に本実施形態の回路装置20の構成例を示す。回路装置20は、DSP(デジタルシグナルプロセッサー)30と、演算回路40を含む。DSP30は第1のアップサンプリング処理を行い、演算回路40は第2のアップサンプリング処理を行う。具体的にはDSP30は、サンプリング周波数fs1(第1のサンプリング周波数)のアップサンプリング対象のデータDB1を、第1の補間処理によりサンプリング周波数fs1からサンプリング周波数fs2(第2のサンプリング周波数)にアップサンプリングする。ここでfs2>fs1の関係が成り立つ。例えばfs2=m×fs1(mは2以上の整数)である。また第1の補間処理は、データDB1の隣り合うサンプリングデータの間の補間データを求める処理である。これによりDSP30からは、データDB1のサンプリング周波数fs1よりも高いサンプリング周波数fs2のデータDB2が出力される。
次にアップサンプリングの際のイメージ成分(イメージ周波数)の問題点について説明する。図10は、ゼロ次ホールドによるアップサンプリングを行った場合のイメージ成分の周波数特性の例である。図11は、線形補間によるアップサンプリングを行った場合のイメージ成分の周波数特性の例である。図12は、バイキュービック補間(多項式補間)によるアップサンプリングを行った場合のイメージ成分の周波数特性の例である。ここでは、周波数がfinとなるAC信号を入力信号として入力している。入力信号の周波数finは例えば20Hzであり、サンプリング周波数は例えばfs=1kHzである。また図10、図11、図12の横軸は周波数であり、縦軸はFFTのパワーであり、入力信号のレベルに対するイメージ成分のレベルの比を表している。
図14、図15に演算回路40の第1、第2の構成例を示す。図14、図15においてDSP30は、第2の補間処理用の補間演算パラメーター値を出力する。そして演算回路40は、DSP30から出力された補間演算パラメーター値を記憶するレジスター部42を有し、レジスター部42に記憶された補間演算パラメーター値に基づいて、第2の補間処理を行う。例えば演算回路40は第2の補間処理として線形補間を行う。例えばDSP30は、補間演算パラメーター値として、線形補間の傾斜パラメーター値DL1〜DL16を演算回路40に出力し、演算回路40のレジスター部42のレジスターRG1〜RG16が、傾斜パラメーター値DL1〜DL16を記憶する。またDSP30は、補間演算パラメーター値として、線形補間のベース値BSを演算回路40に出力し、レジスター部42のレジスターRG0が、ベース値BSを記憶する。そして演算回路40は、後述の図16で詳細に説明するように、レジスター部42に記憶された傾斜パラメーター値DL1〜DL16やベース値BSに基づいて、線形補間を行う。
例えば図16ではfs3=n×fs2=16×fs2になっており、fs3/fs2=n=16になっている。DSP30は、上式の演算処理を行って、傾斜パラメーター値DLn=DL1、DL2、DL3・・・・DL16やベース値BSkを演算回路40に出力する。そして図14、図15の積分回路46は、ベース値BSkに対して、傾斜パラメーター値DLn=DL1、DL2、DL3・・・・DL16を順次に加算して積算する処理を行う。このようにすることで演算回路40による線形補間を実現できる。例えばDSP30は、ベース値BSk、傾斜パラメーター値DLn=DL1、DL2、DL3・・・・DL16を、サンプリング周波数fs3よりも低い周波数であるサンプリング周波数fs2の処理期間において演算すれば済むため、低速のDSP30でも、これに対応できる。一方、傾斜パラメーター値DLnをベース値BSkに加算して積算する処理には、速い処理速度が要求されるが、回路規模が小さく高速動作が可能な演算回路40によれば、これに対応できる。
図17に発振信号生成回路50が設けられた回路装置20の構成例を示す。図17の回路装置20は、DSP30と、演算回路40と、発振信号OUTを生成する発振信号生成回路50を含む。そして図17では回路装置20と振動子10とにより、発振器である振動デバイス2が構成される。
図20に、本実施形態の回路装置20(振動デバイス2)を含む電子機器500の構成例を示す。この電子機器500は、振動子10と、回路装置20と、処理部520を含む。振動子10と回路装置20により振動デバイス2が構成される。また電子機器500は、通信部510、操作部530、表示部540、記憶部550、アンテナANTを含むことができる。
DA、DB1、DB2、DB2F、DB3…データ、
DFC、DFC2、DFC3…周波数制御データ、
ADR、ADR1、ADR2…加算器、ANT…アンテナ、
DL1〜DL16、DLQ、DLn…傾斜パラメーター値、BS…ベース値、
RG0〜RG16…レジスター、LT…ラッチ回路、OUT…発振信号、
2…振動デバイス、10…振動子、20…回路装置、40…演算回路、
30…DSP(デジタルシグナルプロセッサー)、42…レジスター部、
44…セレクター、46…積分回路、50…発振信号生成回路、
52…デルタシグマ変調回路、60…フラクショナル−N型PLL回路、
62…分周回路、70…発振回路、80…温度センサー、90…A/D変換回路、
206…自動車、207…車体、208…制御装置、209…車輪、
500…電子機器、510…通信部、520…処理部、530…操作部、
540…表示部、550…記憶部
Claims (15)
- 第1のサンプリング周波数のアップサンプリング対象データを、第1の補間処理により第1のサンプリング周波数から第2のサンプリング周波数にアップサンプリングする第1のアップサンプリング処理を行うデジタルシグナルプロセッサーと、
前記デジタルシグナルプロセッサーから出力されるデータを、第2の補間処理により前記第2のサンプリング周波数から第3のサンプリング周波数にアップサンプリングする第2のアップサンプリング処理を行う演算回路と、
を含み、
前記デジタルシグナルプロセッサーは、
前記第1のアップサンプリング処理とは異なるデジタル信号処理であるデジタル信号補正処理と、前記第1のアップサンプリング処理とを、時分割に実行し、
前記デジタルシグナルプロセッサーは、
前記デジタル信号補正処理として周波数制御データの温度補償処理を行い、前記温度補償処理が行われた前記周波数制御データを、前記アップサンプリング対象データとして、前記第1のアップサンプリング処理を行うことを特徴とする回路装置。 - 第1のサンプリング周波数のアップサンプリング対象データを、第1の補間処理により第1のサンプリング周波数から第2のサンプリング周波数にアップサンプリングする第1のアップサンプリング処理を行うデジタルシグナルプロセッサーと、
前記デジタルシグナルプロセッサーから出力されるデータを、第2の補間処理により前記第2のサンプリング周波数から第3のサンプリング周波数にアップサンプリングする第2のアップサンプリング処理を行う演算回路と、
発振信号を生成する発振信号生成回路と、
を含み、
前記アップサンプリング対象データは周波数制御データであり、
前記発振信号生成回路は、
振動子を用いて、前記第2のアップサンプリング処理によりアップサンプリングされた前記周波数制御データに対応する周波数の前記発振信号を生成することを特徴とする回路装置。 - 請求項2に記載の回路装置において、
前記発振信号生成回路は、
前記第2のアップサンプリング処理によりアップサンプリングされた前記周波数制御データの小数部に対して、デルタシグマ変調を行って、変調データを出力するデルタシグマ変調回路と、
前記第2のアップサンプリング処理によりアップサンプリングされた前記周波数制御データの整数部と、前記デルタシグマ変調回路からの前記変調データとを加算する処理を行って、加算結果データを出力する加算器と、
前記加算器からの前記加算結果データに基づいて分周比が設定され、前記周波数制御データに対応する周波数の前記発振信号を出力するフラクショナル−N型PLL回路と、
を含むことを特徴とする回路装置。 - 第1のサンプリング周波数のアップサンプリング対象データを、第1の補間処理により第1のサンプリング周波数から第2のサンプリング周波数にアップサンプリングする第1のアップサンプリング処理を行うデジタルシグナルプロセッサーと、
前記デジタルシグナルプロセッサーから出力されるデータを、第2の補間処理により前記第2のサンプリング周波数から第3のサンプリング周波数にアップサンプリングする第2のアップサンプリング処理を行う演算回路と、
を含み、
前記第1の補間処理は、多項式補間、線形補間、ゼロ次ホールド又はゼロ補間であることを特徴とする回路装置。 - 第1のサンプリング周波数のアップサンプリング対象データを、第1の補間処理により第1のサンプリング周波数から第2のサンプリング周波数にアップサンプリングする第1のアップサンプリング処理を行うデジタルシグナルプロセッサーと、
前記デジタルシグナルプロセッサーから出力されるデータを、第2の補間処理により前記第2のサンプリング周波数から第3のサンプリング周波数にアップサンプリングする第2のアップサンプリング処理を行う演算回路と、
を含み、
前記演算回路は、
前記第2のアップサンプリング処理の前記第2の補間処理として、線形補間を行うことを特徴とする回路装置。 - 請求項4又は5に記載の回路装置において、
前記デジタルシグナルプロセッサーは、
前記第1のアップサンプリング処理とは異なるデジタル信号処理と、前記第1のアップサンプリング処理とを、時分割に実行することを特徴とする回路装置。 - 請求項6に記載の回路装置において、
前記デジタルシグナルプロセッサーは、
前記第1のアップサンプリング処理とは異なる前記デジタル信号処理として、デジタル信号補正処理又はデジタルフィルター処理を行うことを特徴とする回路装置。 - 請求項6又は7に記載の回路装置において、
前記アップサンプリング対象データは、前記デジタル信号処理によって得られたデータであることを特徴とする回路装置。 - 請求項1乃至8のいずれか一項に記載の回路装置において、
前記デジタルシグナルプロセッサーは、
前記第1のアップサンプリング処理として、前記第1の補間処理と、前記第1の補間処理により得られたデータに対するデジタルフィルター処理と、を行うことを特徴とする回路装置。 - 第1のサンプリング周波数のアップサンプリング対象データを、第1の補間処理により第1のサンプリング周波数から第2のサンプリング周波数にアップサンプリングする第1のアップサンプリング処理を行うデジタルシグナルプロセッサーと、
前記デジタルシグナルプロセッサーから出力されるデータを、第2の補間処理により前記第2のサンプリング周波数から第3のサンプリング周波数にアップサンプリングする第2のアップサンプリング処理を行う演算回路と、
を含み、
前記デジタルシグナルプロセッサーは、前記第2の補間処理用の補間演算パラメーター値を出力し、
前記演算回路は、
前記デジタルシグナルプロセッサーから出力された前記補間演算パラメーター値を記憶するレジスター部を有し、前記レジスター部に記憶された前記補間演算パラメーター値に基づいて、前記第2の補間処理を行うことを特徴とする回路装置。 - 請求項10に記載の回路装置において、
前記第2の補間処理は線形補間であり、
前記補間演算パラメーター値は、前記線形補間の傾斜パラメーター値であることを特徴とする回路装置。 - 請求項11に記載の回路装置において、
前記演算回路は、
前記線形補間のベース値と前記傾斜パラメーター値を記憶する前記レジスター部と、
前記レジスター部からの前記傾斜パラメーター値に基づく積分処理と、前記レジスター部からの前記ベース値に基づく加算処理を行う積分回路と、
を含むことを特徴とする回路装置。 - 請求項1乃至12のいずれか一項に記載の回路装置と振動子を含むことを特徴とする振動デバイス。
- 請求項1乃至12のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
- 請求項1乃至12のいずれか一項に記載の回路装置を含むことを特徴とする移動体。
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