JP6972432B1 - 半導体パッケージ、半導体装置および電力変換装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 289
- 239000010410 layer Substances 0.000 claims description 355
- 229910052751 metal Inorganic materials 0.000 claims description 48
- 239000002184 metal Substances 0.000 claims description 48
- 238000006243 chemical reaction Methods 0.000 claims description 42
- 238000007789 sealing Methods 0.000 claims description 38
- 239000012044 organic layer Substances 0.000 claims description 31
- 239000000463 material Substances 0.000 claims description 27
- 229920005989 resin Polymers 0.000 claims description 26
- 239000011347 resin Substances 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 15
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 230000035515 penetration Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 description 19
- 239000010949 copper Substances 0.000 description 12
- 239000012071 phase Substances 0.000 description 11
- 230000009471 action Effects 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 7
- 229910000679 solder Inorganic materials 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 230000017525 heat dissipation Effects 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 3
- 230000004907 flux Effects 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 229920000106 Liquid crystal polymer Polymers 0.000 description 2
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011888 foil Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000007791 liquid phase Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000013585 weight reducing agent Substances 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000006263 metalation reaction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
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Abstract
Description
図1〜図5を用いて、実施の形態1に係る半導体パッケージ100の構成を説明する。図1は、図2のI−I線に沿った断面図である。図1に示されるように、半導体パッケージ100は、半導体素子1と、第1絶縁層5と、第1配線層6と、第2絶縁層7と、第2配線層8と含んでいる。本実施の形態に係る半導体パッケージ100は、導電板2と、接合材3と、ヒートスプレッダ4と、封止部9と、有機層OLとをさらに含んでいる。半導体パッケージ100は、パワー半導体パッケージである。パワー半導体パッケージは、後述されるパワー半導体素子を含んでいる半導体パッケージ100である。
本実施の形態に係る半導体パッケージ100は、大電流および高電圧においてスイッチング動作をする。図1に示されるように、スイッチング動作において半導体素子1がオン状態からオフ状態になる際には、半導体素子1にはサージ電圧ΔVが印加される。サージ電圧ΔVは、半導体素子1がオン状態からオフ状態になる際の電流の時間変化率di/dtおよび半導体装置200に含まれる配線のインダクタンスLに基づいて算出される。具体的には、サージ電圧ΔVは、以下の数式の通りである。
インダクタンスLおよび電流の時間変化率di/dtが大きい場合には、半導体素子1の耐電圧を超えるサージ電圧ΔVが発生する可能性がある。これにより、半導体素子1が劣化することがある。よって、インダクタンスの低減が求められている。
実施の形態1に係る半導体パッケージ100によれば、図1に示されるように、第2配線層8の第2層部81は、第2絶縁層7を挟み込んだ状態で第1配線層6の第1層部61に重ねられた部分を有している。このため、第1配線層6の第1層部61に流れる電流の向きと第2層部81の第2絶縁層7を挟み込んだ状態で第1配線層6の第1層部61に重ねられた部分に流れる電流の向きとを逆にすることができる。これにより、第1配線層6の第1層部61に流れる電流の時間変化と、第2配線層8の第2層部81の第2絶縁層7を挟み込んだ状態で第1層部61に重ねられた部分に流れる電流の時間変化とは、正負が逆になる。よって、電流の時間変化率di/dtによって発生した磁束が打ち消される。これにより、第1層部61および第2層部81を流れる転流ループによる配線インダクタンスを低減することができる。なお、本実施の形態において、転流ループは、半導体素子1がスイッチング動作した際に生じる電流である。したがって、半導体パッケージ100のインダクタンスを低減することができる。
次に、図8を用いて、実施の形態2に係る半導体パッケージ100の構成を説明する。実施の形態2は、特に説明しない限り、上記の実施の形態1と同一の構成および作用効果を有している。したがって、上記の実施の形態1と同一の構成には同一の符号を付し、説明を繰り返さない。
実施の形態2に係る半導体パッケージ100によれば、図8に示されるように、第2端子部83は、有機層側貫通孔OOPから露出している。このため、有機層OLの表面側に外部接続端子を配置することができる。これにより、半導体パッケージ100の配線の設計の自由度が向上する。
次に、図9を用いて、実施の形態3に係る半導体パッケージ100の構成を説明する。実施の形態3は、特に説明しない限り、上記の実施の形態1と同一の構成および作用効果を有している。したがって、上記の実施の形態1と同一の構成には同一の符号を付し、説明を繰り返さない。
実施の形態3に係る半導体パッケージ100によれば、図9に示されるように、封止部9は、第1開口部OP1に充填されている。このため、第1絶縁層5と封止部9とを強固に接合することができる。したがって、第1絶縁層5と封止部9との剥離を抑制することができる。
次に、図10を用いて、実施の形態4に係る半導体パッケージ100の構成を説明する。実施の形態4は、特に説明しない限り、上記の実施の形態1と同一の構成および作用効果を有している。したがって、上記の実施の形態1と同一の構成には同一の符号を付し、説明を繰り返さない。
実施の形態4に係る半導体パッケージ100では、図10に示されるように、制御部品SPの第2制御部材SP2は、有機層OLに搭載されている。第2制御部材SP2は、第2配線層8に電気的に接続されている。このため、第2配線層8の一部を制御回路の一部として用いることができる。これにより、制御基板SBの面積を小さくすることができる。したがって、半導体装置200を小型化することができる。
次に、図12を用いて、実施の形態5に係る半導体パッケージ100の構成を説明する。実施の形態5は、特に説明しない限り、上記の実施の形態1と同一の構成および作用効果を有している。したがって、上記の実施の形態1と同一の構成には同一の符号を付し、説明を繰り返さない。
実施の形態5に係る半導体パッケージ100によれば、図12に示されるように、第1配線層6は、封止部9の外周よりも外側に伸びている。このため、第1配線層6に接続部材CCを固定することができる。これにより、第1配線層6を接続部材CCによって外部の配線に接続することができる。したがって、外部の配線が第1配線層6または第2配線層8にはんだ付けによって直接接続される場合よりも容易に半導体パッケージ100を外部の配線に接続することができる。また、外部の配線が第1配線層6または第2配線層8にはんだ付けされたソケットにソケット接続によって接続される場合よりも容易に半導体パッケージ100を外部の配線に接続することができる。
次に、図13を用いて、実施の形態6に係る半導体パッケージ100の構成を説明する。実施の形態6は、特に説明しない限り、上記の実施の形態1と同一の構成および作用効果を有している。したがって、上記の実施の形態1と同一の構成には同一の符号を付し、説明を繰り返さない。
実施の形態6に係る半導体パッケージ100によれば、図13に示されるように、第2金属板48は、第1金属板46とで絶縁板を挟み込んでいる。このため、第1金属板46と第2金属板48とは、絶縁基板47によって絶縁されている。よって、半導体パッケージ100に後述されるヒートシンクHS(図14参照)が接合される場合に、絶縁基板47によって半導体素子1とヒートシンクHS(図14参照)とを絶縁することができる。これにより、ヒートスプレッダ4とヒートシンクHS(図14参照)との間に絶縁層を配置する必要がない。また、ヒートスプレッダ4の第2金属板48とヒートシンクHS(図14参照)とを高い熱伝導率を有するはんだ等によって接合することができる。したがって、半導体パッケージ100の放熱性が向上する。
次に、図14を用いて、実施の形態7に係る半導体パッケージ100および半導体装置200の構成を説明する。実施の形態7は、特に説明しない限り、上記の実施の形態4と同一の構成および作用効果を有している。したがって、上記の実施の形態4と同一の構成には同一の符号を付し、説明を繰り返さない。
実施の形態7に係る半導体装置200によれば、図14に示されるように、ヒートシンクHSは、ヒートスプレッダ4とで樹脂絶縁層RLを挟み込んでいる。このため、半導体パッケージ100の半導体素子1から生じた熱は、ヒートスプレッダ4、樹脂絶縁層RLを通ってヒートシンクHSに伝わる。これにより、半導体素子1から生じた熱は、ヒートシンクHSから放散される。したがって、半導体装置200の放熱性が向上する。
次に、図17を用いて、実施の形態8に係る半導体装置200の構成を説明する。実施の形態8は、特に説明しない限り、上記の実施の形態6と同一の構成および作用効果を有している。したがって、上記の実施の形態6と同一の構成には同一の符号を付し、説明を繰り返さない。
実施の形態8に係る半導体装置200によれば、図17に示されるように、ヒートシンクHSは、ヒートスプレッダ4の第2金属板48とで導電性金属接合材MLを挟み込んでいる。このため、半導体パッケージ100の半導体素子1から生じた熱はヒートスプレッダ4、導電性金属接合材MLを通ってヒートシンクHSに伝わる。これにより、半導体素子1から生じた熱は、ヒートシンクHSから放散される。したがって、半導体装置200の放熱性が向上する。また、導電性金属接合材MLは、樹脂絶縁層RL(図14参照)よりも高い熱伝導率を有している。このため、ヒートスプレッダ4とヒートシンクHSとが樹脂絶縁層RLによって接合されている場合よりも、半導体装置200の放熱性を向上する。
次に、図18を用いて、実施の形態9に係る半導体装置200の構成を説明する。実施の形態9は、特に説明しない限り、上記の実施の形態4と同一の構成および作用効果を有している。したがって、上記の実施の形態4と同一の構成には同一の符号を付し、説明を繰り返さない。
実施の形態9に係る半導体装置200によれば、図18に示されるように、ヒートスプレッダ4およびヒートシンクHSは、封止部9によって封止されている。このため、ヒートスプレッダ4およびヒートシンクHSを同時に封止部9によって封止することができる。よって、図14〜図16に示されるように、ヒートスプレッダ4が封止部9によって封止された後に、あらためてヒートシンクHSをヒートスプレッダ4に接合する必要がない。よって、半導体装置200の製造工程を簡略化することができる。
本実施の形態は、上述した実施の形態10にかかる半導体装置を電力変換装置に適用したものである。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態10として、三相のインバータに本開示を適用した場合について説明する。
Claims (14)
- 半導体素子と、
前記半導体素子を覆い、かつ第1貫通孔および第2貫通孔が設けられた第1絶縁層と、
前記第1絶縁層を覆う第1層部を含み、かつ前記第1貫通孔を通って前記半導体素子に電気的に接続された第1配線層と、
前記第1絶縁層および前記第1配線層を覆い、かつ前記第2貫通孔に連通する第3貫通孔が設けられた第2絶縁層と、
前記第2絶縁層を覆う第2層部を含み、かつ前記第2貫通孔および前記第3貫通孔を通って前記半導体素子に電気的に接続された第2配線層とを備え、
前記第2配線層の前記第2層部は、前記第2絶縁層を挟み込んだ状態で前記第1配線層の前記第1層部に重ねられた部分を有し、
前記第1配線層は、第1端子部を含み、
前記第2配線層は、第2端子部を含み、
前記第1端子部および前記第2端子部は、前記第1絶縁層に対して前記半導体素子の反対側において露出した部分を有し、
前記第1配線層の前記第1層部に流れる電流の向きと前記第2層部の前記第2絶縁層を挟み込んだ状態で前記第1配線層の前記第1層部に重ねられた部分に流れる電流の向きが逆である、半導体パッケージ。 - 前記第1配線層および前記第2配線層は、前記半導体素子以上の面積を有している、請求項1に記載の半導体パッケージ。
- 前記第2配線層に重ねられた有機層をさらに備え、
前記第1配線層および前記第2配線層は、前記有機層から部分的に露出している、請求項1または2に記載の半導体パッケージ。 - 半導体素子と、
前記半導体素子を覆い、かつ第1貫通孔および第2貫通孔が設けられた第1絶縁層と、
前記第1絶縁層を覆う第1層部を含み、かつ前記第1貫通孔を通って前記半導体素子に電気的に接続された第1配線層と、
前記第1絶縁層および前記第1配線層を覆い、かつ前記第2貫通孔に連通する第3貫通孔が設けられた第2絶縁層と、
前記第2絶縁層を覆う第2層部を含み、かつ前記第2貫通孔および前記第3貫通孔を通って前記半導体素子に電気的に接続された第2配線層とを備え、
前記第2配線層の前記第2層部は、前記第2絶縁層を挟み込んだ状態で前記第1配線層の前記第1層部に重ねられた部分を有し、
前記第2配線層に重ねられた有機層をさらに備え、
前記第1配線層および前記第2配線層は、前記有機層から部分的に露出しており、
前記第1配線層に電気的に接続された制御基板と、
制御部品とをさらに備え、
前記制御部品は、第1制御部材と、第2制御部材とを含み、
前記第1制御部材は、前記制御基板に搭載されており、
前記第2制御部材は、前記有機層に搭載されておりかつ前記第2配線層に電気的に接続されており、
前記第1配線層の前記第1層部に流れる電流の向きと前記第2層部の前記第2絶縁層を挟み込んだ状態で前記第1配線層の前記第1層部に重ねられた部分に流れる電流の向きが逆である、半導体パッケージ。 - 導電板と、
第1面を含むヒートスプレッダとをさらに備え、
前記半導体素子および前記導電板は、前記第1面に接合されており、
前記第1配線層は、第1配線部分と、第2配線部分とを含み、
前記第1貫通孔は、前記半導体素子に重なる第1貫通部分と、前記導電板に重なる第2貫通部分とを含み、
前記第1配線部分は、前記第1貫通部分を通って前記半導体素子に電気的に接続されており、
前記第2配線部分は、前記第2貫通部分を通って前記導電板に電気的に接続されており、
前記第1配線部分および前記第2配線部分は、前記半導体素子、前記導電板および前記ヒートスプレッダによって接続されている、請求項1〜4のいずれか1項に記載の半導体パッケージ。 - 前記ヒートスプレッダは、前記半導体素子および前記導電板が電気的に接続された第1金属板と、絶縁基板と、第2金属板とを含み、
前記第2金属板は、前記第1金属板とで前記絶縁基板を挟み込んでいる、請求項5に記載の半導体パッケージ。 - 封止部をさらに備え、
前記封止部は、前記第1面と前記第1絶縁層との間で前記半導体素子および前記導電板を封止している、請求項5または6に記載の半導体パッケージ。 - 前記第1絶縁層には、前記第1絶縁層を貫通している第1開口部が設けられており、
前記第1開口部は、前記半導体素子および前記導電板から離れて設けられており、
前記封止部は、前記第1開口部に充填されている、請求項7に記載の半導体パッケージ。 - 前記第2絶縁層には、前記第2絶縁層を貫通しかつ前記第1開口部に連通する第2開口部が設けられており、
前記封止部は、前記第1開口部および前記第2開口部に充填されている、請求項8に記載の半導体パッケージ。 - 前記第1配線層は、前記封止部の外周よりも外側に伸びている、請求項7〜9のいずれか1項に記載の半導体パッケージ。
- 請求項5〜10のいずれか1項に記載の半導体パッケージと、
ヒートシンクと、
樹脂絶縁層とを備え、
前記ヒートシンクは、前記ヒートスプレッダとで前記樹脂絶縁層を挟み込んでいる、半導体装置。 - 請求項7〜10のいずれか1項に記載の半導体パッケージと、
ヒートシンクとを備え、
前記ヒートシンクは、前記ヒートスプレッダに対して前記半導体素子とは反対側で前記ヒートスプレッダに接合されており、
前記ヒートスプレッダおよび前記ヒートシンクは、前記封止部によって封止されている、半導体装置。 - 請求項6に記載の半導体パッケージと、
ヒートシンクと、
導電性金属接合材とを備え、
前記ヒートシンクは、前記ヒートスプレッダの前記第2金属板とで前記導電性金属接合材を挟み込んでいる、半導体装置。 - 請求項11〜13のいずれか1項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路と、
を備えた電力変換装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2020/040606 WO2022091288A1 (ja) | 2020-10-29 | 2020-10-29 | 半導体パッケージ、半導体装置および電力変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6972432B1 true JP6972432B1 (ja) | 2021-11-24 |
JPWO2022091288A1 JPWO2022091288A1 (ja) | 2022-05-05 |
Family
ID=78605657
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021517874A Active JP6972432B1 (ja) | 2020-10-29 | 2020-10-29 | 半導体パッケージ、半導体装置および電力変換装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20240055357A1 (ja) |
JP (1) | JP6972432B1 (ja) |
CN (1) | CN116325135A (ja) |
DE (1) | DE112020007745T5 (ja) |
WO (1) | WO2022091288A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2023087732A (ja) * | 2021-12-14 | 2023-06-26 | 三菱電機株式会社 | 半導体装置および電力変換装置 |
WO2023238385A1 (ja) * | 2022-06-10 | 2023-12-14 | 三菱電機株式会社 | 半導体装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023228782A1 (ja) * | 2022-05-27 | 2023-11-30 | ローム株式会社 | 半導体装置 |
DE102022209564A1 (de) | 2022-09-13 | 2023-07-06 | Zf Friedrichshafen Ag | Leistungsmodul und verfahren zum montieren eines leistungsmoduls |
DE102022128625A1 (de) * | 2022-10-28 | 2024-05-08 | Rolls-Royce Deutschland Ltd & Co Kg | Elektrisches Modul und Verfahren zur Herstellung eines elektrischen Moduls |
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JP2016163372A (ja) * | 2015-02-26 | 2016-09-05 | 株式会社デンソー | 電力変換装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10269688B2 (en) | 2013-03-14 | 2019-04-23 | General Electric Company | Power overlay structure and method of making same |
-
2020
- 2020-10-29 DE DE112020007745.4T patent/DE112020007745T5/de active Pending
- 2020-10-29 WO PCT/JP2020/040606 patent/WO2022091288A1/ja active Application Filing
- 2020-10-29 JP JP2021517874A patent/JP6972432B1/ja active Active
- 2020-10-29 US US18/020,634 patent/US20240055357A1/en active Pending
- 2020-10-29 CN CN202080106393.8A patent/CN116325135A/zh active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP7329583B2 (ja) | 2021-12-14 | 2023-08-18 | 三菱電機株式会社 | 半導体装置および電力変換装置 |
WO2023238385A1 (ja) * | 2022-06-10 | 2023-12-14 | 三菱電機株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
DE112020007745T5 (de) | 2023-08-10 |
US20240055357A1 (en) | 2024-02-15 |
JPWO2022091288A1 (ja) | 2022-05-05 |
CN116325135A (zh) | 2023-06-23 |
WO2022091288A1 (ja) | 2022-05-05 |
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