JP6947685B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
以下に、第1実施形態に係る半導体装置の構成を説明する。
第2コンタクトプラグCP2(第3コンタクトプラグCP3)は、エピタキシャル層EPIの成長不良が生じた際に、半導体層SOI及び絶縁層BOXを突き抜け、基材層BULKに達するように形成されてしまう場合がある。
以下に、第2実施形態に係る半導体装置の構成を説明する。なお、第1実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さないものとする。
以下に、第3実施形態に係る半導体装置の構成を説明する。なお、第1実施形態に係る半導体装置の構成及び第2実施形態に係る半導体装置の構成と異なる点を主に説明し、重複する説明は繰り返さないものとする。
[付記1]
以下の工程を含む半導体装置の製造方法:
(a)基材層、前記基材層上に形成された絶縁層、前記絶縁層上に形成された半導体層、その一部が前記基材層に達するように前記半導体層及び前記絶縁層を貫通する溝、並びに前記溝内に形成された絶縁膜、を有し、第1領域、第2領域、及び第3領域を備えた基板を準備する工程;
(b)前記(a)工程の後、前記第1領域における前記半導体層と、前記第1領域における前記絶縁層とを除去し、前記第1領域における前記基材層を露出させる工程;
(c)前記(b)工程の後、前記第2領域における前記半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程;
(d)前記(c)工程の後、エピタキシャル成長法により、前記第2領域における前記半導体層のうちの前記ゲート電極から露出した部分の表面上、及び前記第3領域における前記半導体層の表面上に、エピタキシャル層を形成する工程;
(e)前記(d)工程の後、イオン注入法により、前記第1領域における前記基材層、前記第2領域における前記エピタキシャル層、及び前記第3領域における前記エピタキシャル層のそれぞれに、第1導電型の不純物領域を形成する工程;
(f)前記(e)工程の後、前記基板上に層間絶縁膜を形成する工程;
(g)前記(f)工程の後、前記第1領域における前記層間絶縁膜に前記第1領域における前記不純物領域に達する第1コンタクトホール、前記第2領域における前記層間絶縁膜に前記第2領域における前記不純物領域にそれぞれ達する一対の第2コンタクトホール及び第3コンタクトホール、並びに前記第3領域における前記層間絶縁膜に前記第3領域における前記不純物領域にそれぞれ達する一対の第4コンタクトホール及び第5コンタクトホールを、それぞれ形成する工程;
(h)前記(g)工程の後、前記第1コンタクトホール、前記第2コンタクトホール、前記第3コンタクトホール、前記第4コンタクトホール、及び前記第5コンタクトホールのそれぞれの内部に導電性部材を埋め込むことで、第1コンタクトプラグ、第2コンタクトプラグ、第3コンタクトプラグ、第4コンタクトプラグ、及び第5コンタクトプラグを形成する工程;
(i)前記(h)工程の後、前記層間絶縁膜上に第1配線パターン及び第2配線パターンを形成し、前記第1コンタクトプラグと前記第4コンタクトプラグに跨るように前記第1コンタクトプラグと前記第4コンタクトプラグに前記第1配線パターンを接続し、前記第5コンタクトプラグに前記第2配線パターンを接続する工程;
(j)前記(i)工程の後、前記第1コンタクトプラグ、前記第4コンタクトプラグ、前記第5コンタクトプラグ、前記第1配線パターン、及び前記第2配線パターンから成るテストパターンのうちの前記第1配線パターンと、前記テストパターンの前記第2配線パターンとの間に電流を流すことにより、前記テストパターンの抵抗値を測定する工程;
(k)前記(j)工程の後、前記(j)工程で測定した前記テストパターンの抵抗値を、別の値と比較し、前記ゲート電極、前記ゲート絶縁膜、及び前記第2領域における前記エピタキシャル層から成るMISFETを検査する工程。
付記1に記載の半導体装置の製造方法において、
前記基板は、複数のチップ領域と、前記複数のチップ領域のうちの互いに隣り合う2つのチップ領域間に位置するスクライブ領域と、を有し、
前記第2領域は、前記チップ領域内に位置しており、
前記第1領域及び前記第3領域は、前記スクライブ領域内に位置している。
付記1に記載の半導体装置の製造方法において、
前記基板は、複数のチップ領域と、前記複数のチップ領域のうちの互いに隣り合う2つのチップ領域間に位置するスクライブ領域と、を有し、
前記第1領域ないし前記第3領域は、前記チップ領域内に位置している。
Claims (17)
- 基材層、前記基材層上に形成された絶縁層、並びに前記絶縁層上に形成された半導体層を有する半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された第1配線パターン、前記層間絶縁膜上に形成された複数の第2配線パターン、前記層間絶縁膜上に形成された第3配線パターン、前記基材層に形成された第1活性領域、前記半導体層に形成された複数の第2活性領域、前記第1活性領域上にある前記層間絶縁膜中に形成された第1コンタクトプラグ、並びに前記複数の第2活性領域のそれぞれの上にある前記層間絶縁膜中に形成された一対の第2コンタクトプラグ及び第3コンタクトプラグを有する第1テストパターンと、
を備え、
前記複数の第2活性領域は、平面視において、一方端と他方端とを含む仮想線上に配置されており、
前記第1活性領域は、平面視において、前記複数の第2活性領域のうち、前記仮想線の前記一方端上にある第3活性領域の隣に配置され、
前記第1コンタクトプラグは、前記絶縁層及び前記半導体層を介さずに、前記第1活性領域に接続されており、
前記一対の第2コンタクトプラグ及び第3コンタクトプラグは、前記複数の第2活性領域にそれぞれ接続されており、
前記第1配線パターンは、前記第1コンタクトプラグ及び前記第3活性領域と接続された前記第2コンタクトプラグのそれぞれに接続されており、
前記複数の第2配線パターンのそれぞれは、前記第2コンタクトプラグ及び前記第3コンタクトプラグを介して、前記複数の第2活性領域のうちの互いに隣り合って配置される2つの前記第2活性領域に電気的に接続されており、
前記第3配線パターンは、前記複数の第2活性領域のうち、前記仮想線の前記他方端上にある第4活性領域と接続された前記第3コンタクトプラグに電気的に接続されている、半導体装置。 - 前記半導体層は、前記複数の第2活性領域が形成された第1領域と、MISFETを構成するソース及びドレインが形成された第2領域とを有する、請求項1に記載の半導体装置。
- 前記仮想線は、平面視において、蛇行している、請求項2に記載の半導体装置。
- 前記第1テストパターンは、
前記基材層に形成され、且つ、前記複数の第2活性領域のうち、平面視において前記一方端と前記他方端との間にある第5活性領域の隣に配置された第6活性領域と、
前記第6活性領域上にある前記層間絶縁膜中に形成され、且つ前記絶縁層及び前記半導体層を介さずに、前記第6活性領域に接続された第4コンタクトプラグと、
前記層間絶縁膜上に形成され、且つ前記第5活性領域と接続された前記第2コンタクトプラグ及び前記第4コンタクトプラグのそれぞれに接続された第4配線パターンと、
をさらに有する、請求項3に記載の半導体装置。 - 平面視において、前記第1テストパターンの隣には、前記第1テストパターンと同じ構成からなる第2テストパターンが配置されている、請求項2に記載の半導体装置。
- 互いに隣り合って配置される一対の前記第1テストパターン及び前記第2テストパターンは、平面視において、行列状に配列されている、請求項5に記載の半導体装置。
- MISFETと、第1テストパターンと、を有する半導体ウェハを準備する工程と、
前記第1テストパターンを用いて前記MISFETの良品判定を行う工程と、
を備え、
前記半導体ウェハは、基材層、前記基材層上に形成された絶縁層、並びに前記絶縁層上に形成された半導体層を有する半導体基板と、前記半導体基板上に形成された層間絶縁膜とを有し、
前記第1テストパターンは、前記層間絶縁膜上に形成された第1配線パターンと、前記層間絶縁膜上に形成された複数の第2配線パターンと、前記層間絶縁膜上に形成された第3配線パターンと、前記基材層に形成された第1活性領域と、前記半導体層に形成された複数の第2活性領域と、前記第1活性領域上にある前記層間絶縁膜中に形成された第1コンタクトプラグと、前記複数の第2活性領域のそれぞれの上にある前記層間絶縁膜中に形成された一対の第2コンタクトプラグ及び第3コンタクトプラグとを有し、
前記複数の第2活性領域は、平面視において、一方端と他方端とを含む仮想線上に配置され、
前記第1活性領域は、平面視において、前記複数の第2活性領域のうち、前記仮想線の前記一方端上にある第3活性領域の隣に配置され、
前記第1コンタクトプラグは、前記絶縁層及び前記半導体層を介さずに、前記第1活性領域に接続され、
前記一対の第2コンタクトプラグ及び第3コンタクトプラグは、前記複数の第2活性領域にそれぞれ接続されており、
前記第1配線パターンは、前記第1コンタクトプラグ及び前記第3活性領域と接続された前記第2コンタクトプラグに接続されており、
前記複数の第2配線パターンのそれぞれは、前記第2コンタクトプラグ及び前記第3コンタクトプラグを介して、前記複数の第2活性領域のうちの互いに隣り合って配置される2つの前記第2活性領域に電気的に接続されており、
前記第3配線パターンは、前記複数の第2活性領域のうち、前記仮想線の前記他方端上にある第4活性領域と接続された前記第3コンタクトプラグに接続されており、
前記MISFETのソース及びドレインは、前記半導体層に形成されており、
前記MISFETのゲート電極は、前記半導体層上に形成されており、
前記良品判定を行う工程は、前記第1配線パターンと前記第3配線パターンとの間に電流を流すことにより前記第1テストパターンの抵抗値を測定する工程と、前記抵抗値をあらかじめ準備された前記抵抗値の参照範囲と比較する工程を有する、半導体装置の製造方法。 - 前記良品判定を行う工程は、前記第1テストパターンの前記抵抗値を測定した後、この測定した前記抵抗値を、あらかじめ準備しておいた参照範囲と比較しする工程を有し、
比較した前記抵抗値が前記参照範囲内である場合には、前記MISFETは良品と判定される一方、比較した前記抵抗値が前記参照範囲外である場合には、前記MISFETは不良と判定される、請求項7に記載の半導体装置の製造方法。 - 前記仮想線は、平面視において、蛇行している、請求項8に記載の半導体装置の製造方法。
- 前記第1テストパターンは、
前記基材層に形成され、且つ、前記第2活性領域のうち、平面視において前記一方端と前記他方端との間にある第5活性領域の隣に配置された第6活性領域と、
前記第6活性領域上にある前記層間絶縁膜中に形成され、且つ前記第6活性領域に接続された第4コンタクトプラグと、
前記層間絶縁膜上に形成され、かつ前記第5活性領域と接続された前記第2コンタクトプラグ及び前記第4コンタクトプラグのそれぞれに接続された第4配線パターンと、
をさらに有する、請求項9に記載の半導体装置の製造方法。 - 前記半導体ウェハは、平面視において、チップ領域と、前記チップ領域を取り囲むスクライブ領域とを有し、
前記MISFETは、前記チップ領域内に配置されており、
前記第1テストパターンは、前記スクライブ領域内に配置される、請求項8に記載の半導体装置の製造方法。 - 前記半導体ウェハは、平面視において、チップ領域と、前記チップ領域を取り囲むスクライブ領域とを有し、
前記MISFET及び前記第1テストパターンのそれぞれは、前記チップ領域内に配置される、請求項8に記載の半導体装置の製造方法。 - 平面視において、前記第1テストパターンの隣には、前記第1テストパターンと同じ構成からなる第2テストパターンが配置されており、
前記良品判定を行う工程は、
(a1)前記第1テストパターンの前記第1配線パターンと前記第3配線パターンとの間で電流を流すことにより前記第1テストパターンの第1抵抗値を測定する工程と、
(a2)前記第2テストパターンの前記第1配線パターンと前記第3配線パターンとの間で電流を流すことにより前記第2テストパターンの第2抵抗値を測定する工程と、
(a3)前記(a2)工程の後、測定した前記第1抵抗値と前記第2抵抗値とを比較する工程と、
を有し、
前記第1抵抗値と前記第2抵抗値とが一致する場合には、前記MISFETは良品と判定される一方、前記第1抵抗値と前記第2抵抗値とが異なる場合には、前記MISFETは不良と判定される、請求項7に記載の半導体装置の製造方法。 - 互いに隣り合って配置される一対の前記第1テストパターン及び前記第2テストパターンは、平面視において、行列状に配列されている、請求項13に記載の半導体装置の製造方法。
- 前記(a1)工程の後、前記第1テストパターンの前記第3配線パターンと前記第2テストパターンの前記第3配線パターンとの間に設けられたスイッチを切り替えてから、前記(a2)工程を行う、請求項13に記載の半導体装置の製造方法。
- 前記半導体ウェハは、平面視において、チップ領域と、前記チップ領域を取り囲むスクライブ領域とを有し、
前記MISFETは、前記チップ領域内に配置されており、
前記第1テストパターンは、前記スクライブ領域内に配置されている、請求項15に記載の半導体装置の製造方法。 - 前記半導体ウェハは、平面視において、チップ領域と、前記チップ領域を取り囲むスクライブ領域とを有し、
前記MISFET及び前記第1テストパターンのそれぞれは、前記チップ領域内に配置されている、請求項15に記載の半導体装置の製造方法。
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