JP6946783B2 - 半導体装置および半導体モジュール - Google Patents

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Description

この発明は、半導体装置および半導体モジュールに関する。
従来、車載用パワーＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：集積回路）では、内部回路をサージ電圧から保護するための保護用素子として縦型ダイオードが用いられている。図１０は、一般的な縦型ダイオードの構造の一例を示す断面図である。図１０では、ｐ+型出発基板１０１およびｐ-型エピタキシャル層１０２の導電型をそれぞれ「ｐ+ｓｕｂ」および「ｐ-ｅｐｉ」と図示する（図１１においても同様）。図１０に示すように、縦型ダイオードは、ｐ+型アノード領域となるｐ+型出発基板１０１のおもて面に積層されたｐ-型エピタキシャル層１０２の内部にｎ型カソード領域となるｎ型拡散領域１０３を形成し、ｎ型拡散領域１０３の内部にコンタクト（金属層との電気的接触）用のｎ+型拡散領域１０４を形成した構造となっている。
図１０に示す縦型ダイオードでは、一般的に、半導体基板１１０のおもて面（ｐ-型エピタキシャル層１０２側の表面）側のｎ+型拡散領域１０４に接続された金属層がカソード電極１０６であり、裏面（ｐ+型出発基板１０１の裏面）側のｐ+型出発基板１０１に接続された金属層がアノード電極１０７である。半導体基板１１０は、ｐ+型出発基板１０１のおもて面にｐ-型エピタキシャル層１０２を積層したエピタキシャル基板である。ｐ-型エピタキシャル層１０２には、相対的に高不純物濃度のｐ+型出発基板１０１からｐ型不純物が拡散する。このため、ｐ-型エピタキシャル層１０２の、ｐ+型出発基板１０１側の表面層には、ｐ+型出発基板１０１との界面から深くなるほどｐ型不純物濃度が低くなる濃度勾配を有するｐ型遷移層１０５（ハッチング部分）が形成されている。
一方、例えば出力段デバイスチップ上にＩＣチップを積層するようなチップ・オン・チップ（Ｃｈｉｐ ｏｎ Ｃｈｉｐ：ＣｏＣ）型のパワーＩＣでは、ＩＣチップの裏面に貼り付けた絶縁膜により、出力段デバイスチップのおもて面の金属電極とＩＣチップとが電気的に絶縁される。ＩＣチップの裏面全面は絶縁膜で覆われ、ＩＣチップの裏面の金属層に配線を接続することができない。このため、ＣｏＣ型のパワーＩＣのＩＣチップを図１０に示す縦型ダイオードとした場合、ＩＣチップの裏面のアノード電極１０７を使用することはできない。この問題を解消した縦型ダイオードとして、半導体基板のおもて面側に、アノード電極とのコンタクト用のｐ+型拡散領域と、アノード電極となる金属層と、を形成したアップアノード型の縦型ダイオードが提案されている（例えば、下記特許文献１〜３参照。）。
図１１は、従来のアップアノード型の縦型ダイオードの構造の一例を示す断面図である。図１１では、ｐ型遷移層１０５の導電型を「ｐ遷移層」と図示する。図１２Ａ，１２Ｂは、それぞれ図１１の切断線ＡＡ−ＡＡ’および切断線ＢＢ−ＢＢ’における不純物濃度勾配を示す特性図である。図１１に示す従来のアップアノード型の縦型ダイオードが図１０に示す縦型ダイオードと異なる点は、ｐ-型エピタキシャル層１０２の内部にｐ+型拡散領域（以下、ｐ+型表面アノード領域とする）１０８を設け、このｐ+型表面アノード領域１０８と接続されたアノード電極１０９を半導体基板１１０のおもて面に設けた点である。ｐ+型表面アノード領域１０８、ｐ-型エピタキシャル層１０２およびｐ型遷移層１０５と、ｎ型拡散領域１０３およびｎ+型拡散領域１０４と、のｐｎ接合が疑似的に縦型ダイオードとして使用される。半導体基板１１０のおもて面上のカソード電極１０６およびアノード電極１０９にそれぞれ配線が接続される。
特許第２７１２４４８号公報 特許第４５４７９７７号公報 特開２００９−２７０５０号公報
従来の縦型ダイオード（図１０，１１参照）では、ｐ型遷移層１０５と、半導体基板１１０のおもて面からｎ型不純物を拡散させることで形成されたｎ型拡散領域１０３と、を接触させてｐｎ接合が形成されている。ｐ型遷移層１０５の不純物濃度はｐ-型エピタキシャル層１０２の不純物濃度よりも高いため、ｐ型遷移層１０５とｎ型拡散領域１０３とのｐｎ接合の耐圧（耐電圧）は、ｐ-型エピタキシャル層１０２とｎ型拡散領域１０３とのｐｎ接合の耐圧よりも低くなる。したがって、ｎ型拡散領域１０３の表面領域付近（半導体基板１１０のおもて面付近）ではなく、ｎ型拡散領域１０３の底部（ｐ型遷移層１０５側の部分）でアバランシェ降伏が生じる。
そして、従来のアップアノード型の縦型ダイオード（図１１参照）の場合、ｎ型拡散領域１０３の底部でのアバランシェ降伏により生じた電流（以下、アバランシェ電流とする）は、ｐ+型出発基板１０１を流れ、かつｐ-型エピタキシャル層１０２を経由して、基板おもて面（半導体基板１１０のおもて面）側のｐ+型表面アノード領域１０８からアノード電極１０９へと流れる。このようにアバランシェ電流の電流経路１１１（図７参照）に高抵抗なｐ-型エピタキシャル層１０２が含まれることで（図７の符号１１２で示す部分）、次の２つの問題が生じる。
１つ目は、アバランシェ降伏後に縦型ダイオードの動作抵抗が増大するため、縦型ダイオードを保護用素子として用いた場合、比較的小さなサージ電流で被保護素子の破壊電圧（破壊耐量）に達してしまうという問題である。２つ目は、アバランシェ電流が増加するにつれ、ｐ-型エピタキシャル層１０２とｐ+型表面アノード領域１０８との界面に高電界領域１１３（図９参照）が発生し、この高電界領域１１３の影響によって負性抵抗が発生するという問題である。この負性抵抗の発生により局所的に電流集中が起こり、縦型ダイオードが破壊に至りやすくなるという問題がある。
この発明は、上述した従来技術による問題点を解消するため、動作抵抗が小さく、かつ負性抵抗の発生を防止することができる半導体装置および半導体モジュールを提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体層の表面に、第１導電型の第２半導体層が設けられている。前記第２半導体層は、前記第１半導体層よりも不純物濃度が低い。前記第２半導体層の、前記第１半導体層側の表面層に、前記第１半導体層に接して、第１導電型の第１半導体領域が設けられている。前記第１半導体領域は、前記第１半導体層よりも不純物濃度が低く、かつ前記第２半導体層よりも不純物濃度が高い。前記第２半導体層の、前記第１半導体層側に対して反対側の表面から前記第１半導体領域に達する深さで、第２導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域の内部に、第２導電型の第３半導体領域が選択的に設けられている。前記第３半導体領域は、前記第２半導体領域よりも不純物濃度が高い。前記第２半導体層の、前記第１半導体層側に対して反対側の表面から前記第１半導体領域に達する深さで前記第２半導体領域と離して、第１導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域は、前記第２半導体層よりも不純物濃度が高い。前記第２半導体層の、前記第１半導体層側に対して反対側の表面層であって、前記第４半導体領域の内部に、第１導電型の第５半導体領域が選択的に設けられている。前記第５半導体領域は、前記第２半導体層および前記第４半導体領域よりも不純物濃度が高い。第１電極は、前記第２半導体層の、前記第１半導体層と反対側の表面に設けられ、前記第３半導体領域に電気的に接続されている。第２電極は、前記第２半導体層の、前記第１半導体層と反対側の表面に設けられ、前記第５半導体領域に電気的に接続されている。前記第４半導体領域は、前記第５半導体領域との界面から前記第１半導体領域との界面に向かうほど第１導電型不純物濃度が低くなる第１導電型不純物濃度勾配を有する。前記第１半導体領域は、前記第１半導体層との界面から前記第４半導体領域との界面に向かうほど第１導電型不純物濃度が低くなる第１導電型不純物濃度勾配を有する。前記第１半導体領域は、前記第１半導体層との界面で最大不純物濃度を示す。前記第４半導体領域の底部でアバランシェ降伏が生じた際の電流が前記第１半導体層を流れる。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記第１半導体層と離して設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の前記第１導電型不純物濃度勾配および前記第４半導体領域の前記第１導電型不純物濃度勾配は、ガウス分布に基づくことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域は、前記第１半導体層との界面から前記第４半導体領域との界面に向かって階段状に第１導電型不純物濃度が低くなるｐ型不純物濃度勾配を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域は、前記第１半導体層から前記第２半導体層へ第１導電型不純物が拡散されてなる拡散領域であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層および前記第２半導体層の不純物濃度が厚さ方向に一様であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、第１導電型がｐ型で、第２導電型がｎ型であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、アバランシェ降伏時に生じる電流が、前記第３半導体領域、前記第２半導体領域、前記第１半導体領域、前記第１半導体層、前記第１半導体領域、前記第４半導体領域、前記第５半導体領域の経路で流れる、保護用素子としてのダイオードであることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体モジュールは、上述した半導体装置が形成された第１半導体チップと、第２半導体チップと、を備え、次の特徴を有する。前記第１半導体チップは、前記第１半導体層の表面に前記第２半導体層が積層されてなる。前記第２半導体チップのおもて面に、絶縁膜を介して、前記第１半導体チップの、前記第１半導体層側の面が貼り付けられている。
また、この発明にかかる半導体モジュールは、上述した発明において、前記第１半導体チップは、前記第２半導体チップよりもチップサイズが小さいことを特徴とする。
また、この発明にかかる半導体モジュールは、上述した発明において、前記第２半導体チップのおもて面に設けられた電極層をさらに備える。前記第１半導体チップの、前記第１半導体層側の面は、前記絶縁膜を介して前記電極層の表面に設けられていることを特徴とする。
上述した発明によれば、アバランシェ電流の電流経路に、第２半導体層よりも低抵抗で濃度勾配を有する第４半導体領域が配置されることで、アバランシェ電流の電流経路の抵抗を低くすることができる。また、第４半導体領域と第５半導体領域との間に高電界領域が発生しないため、負性抵抗による電流集中が発生しない。。
本発明にかかる半導体装置および半導体モジュールによれば、動作抵抗が小さく、かつ負性抵抗の発生を防止することができる半導体装置および半導体モジュールを提供することができるという効果を奏する。
実施の形態にかかる半導体装置の構造を示す断面図である。 図１の切断線Ａ−Ａ’における不純物濃度勾配を示す特性図である。 図１の切断線Ｂ−Ｂ’における不純物濃度勾配を示す特性図である。 実施の形態にかかる半導体装置を適用した半導体モジュールの構造の一例を示す断面図である。 図３の半導体基板をおもて面側から見た各部のレイアウトの一例を示す平面図である。 実施例にかかる半導体装置の電流・電圧特性を示す特性図である。 実施例にかかる半導体装置の電流分布を示すシミュレーション結果である。 従来例の半導体装置の電流分布を示すシミュレーション結果である。 実施例にかかる半導体装置の電界分布を示すシミュレーション結果である。 従来例の半導体装置のアップアノード型の縦型ダイオードの電界分布を示すシミュレーション結果である。 一般的な縦型ダイオードの構造の一例を示す断面図である。 従来のアップアノード型の縦型ダイオードの構造の一例を示す断面図である。 図１１の切断線ＡＡ−ＡＡ’における不純物濃度勾配を示す特性図である。 図１１の切断線ＢＢ−ＢＢ’における不純物濃度勾配を示す特性図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体モジュールの好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
実施の形態にかかる半導体装置の構造について説明する。図１は、実施の形態にかかる半導体装置の構造を示す断面図である。図１では、ｐ+型出発基板（第１半導体層）１、ｐ-型エピタキシャル層（第２半導体層）２およびｐ型遷移層（第１半導体領域）５の導電型をそれぞれ「ｐ+ｓｕｂ」、「ｐ-ｅｐｉ」および「ｐ遷移層」と図示し、ｐ型遷移層５をハッチングで示す。図２Ａ、２Ｂは、それぞれ図１の切断線Ａ−Ａ’および切断線Ｂ−Ｂ’における不純物濃度勾配を示す特性図である。不純物濃度勾配とは、半導体基板（半導体チップ）１０に導入した不純物の拡散により生じた不純物濃度分布である。
図１に示す実施の形態にかかる半導体装置は、半導体基板１０のおもて面にカソード電極（第１電極）８およびアノード電極（第２電極）９を有し、アノード電極９と、半導体基板１０の裏面側のｐ+型アノード領域と、のコンタクト（電気的接触）を形成するためのｐ+型拡散領域（ｐ+型表面アノード領域（第４半導体領域））７を半導体基板１０のおもて面側に有することで、疑似的に縦型ダイオードを構成したアップアノード型の縦型ダイオードである。半導体基板１０のおもて面においてカソード電極８およびアノード電極９にそれぞれ配線接続が可能である。
具体的には、半導体基板１０は、ｐ+型アノード領域となるｐ+型出発基板１のおもて面にｐ-型エピタキシャル層２をエピタキシャル成長させたエピタキシャル基板である。ｐ+型出発基板１の不純物濃度は、例えば１×１０18／ｃｍ3以上９×１０20／ｃｍ3以下程度である。ｐ-型エピタキシャル層２の不純物濃度は、例えば１×１０14／ｃｍ3以上９×１０16／ｃｍ3以下程度である。ｐ-型エピタキシャル層２の厚さｔ１は、例えば５μｍ以上１５μｍ以下程度である。ｐ+型出発基板１の比抵抗は厚さ方向に一様である。一様であるということは、ｐ+型出発基板１の厚さ方向の比抵抗のばらつきが±２０％以内である。また、ｐ-型エピタキシャル層２の後述するｐ型遷移層５を除いた部分の比抵抗は、ｐ+型出発基板１と同様に厚さ方向に一様である。
ｐ-型エピタキシャル層２の、ｐ+型出発基板１側の表面層には、ｐ型遷移層５が形成されている。ｐ型遷移層５は、半導体基板１０の作製時に、相対的に高不純物濃度のｐ+型出発基板１に含まれるｐ型不純物をｐ-型エピタキシャル層２へ拡散させることで形成される。ｐ型遷移層５は、ｐ+型出発基板１との界面から半導体基板１０のおもて面側に深くなるほどｐ型不純物濃度が低くなるｐ型不純物濃度勾配Ｄｐ１を有する。
具体的には、ｐ型遷移層５の厚さｔ２は、例えば２μｍ以上１０μｍ以下程度である。ｐ型遷移層５はｐ+型出発基板１との界面で最大不純物濃度を有し、その最大不純物濃度はｐ+型出発基板１の不純物濃度とほぼ同じである。また、ｐ型遷移層５は、ｐ-型エピタキシャル層２の、ｐ+型出発基板１に含まれるｐ型不純物が拡散されていないことで半導体基板１０のおもて面側にそのままのｐ型不純物濃度で残る部分（以下、ｐ-型エピタキシャル層２の基板おもて面側残部とする）との界面で最小不純物濃度を有する。また、図１の切断線Ｂ−Ｂ’において、ｐ型遷移層５は後述するｐ型アノード拡散領域６との界面で最少不純物濃度を有する。ｐ型遷移層５の最小不純物濃度は、例えば１×１０16／ｃｍ3以上９×１０16／ｃｍ3以下程度であり、最低でもｐ-型エピタキシャル層２の不純物濃度程度である。
すなわち、ｐ型遷移層５は、ｐ+型出発基板１との界面からｐ-型エピタキシャル層２の基板おもて面側残部との界面までを自身の厚さｔ２分だけ、最大不純物濃度から最小不純物濃度までガウス分布に基づく放物線状に低下するｐ型不純物濃度勾配Ｄｐ１を有する。ｐ+型出発基板１およびｐ型遷移層５により、半導体基板１０の裏面（ｐ+型出発基板１の裏面）からｐ型遷移層５と後述するｎ型拡散領域３との界面にわたって連続した放物線状に、半導体基板１０の裏面からの深さが深くなるほど放物線状にｐ型不純物濃度が低くなるｐ型不純物濃度勾配が形成される。
このようにｐ-型エピタキシャル層２の、ｐ+型出発基板１との界面に、上述したｐ型不純物濃度勾配Ｄｐ１を有するｐ型遷移層５を設けることで、半導体基板１０の裏面からの深さが深くなるほどｐ型不純物濃度を低くすることができる。すなわち、ｐ+型出発基板１とｐ-型エピタキシャル層２との界面でｐ型不純物濃度が急峻に低くなることを防止している。これにより、アバランシェ降伏により生じた電流（アバランシェ電流）によって生じる問題（素子破壊や、負性抵抗の発生）を抑制することができる。
半導体基板１０のおもて面（ｐ-型エピタキシャル層２側の表面）の表面層には、ｐ-型エピタキシャル層２の内部に、ｎ型カソード領域となるｎ型拡散領域（第２半導体領域）３が選択的に設けられている。ｎ型拡散領域３は、半導体基板１０のおもて面からｐ型遷移層５に達し、かつｐ+型出発基板１に達しない深さで設けられている。ｎ型拡散領域３は、後述するｎ+型拡散領域４のｐ型遷移層５側の端部からの深さｔ３を、例えば３μｍ以上１０μｍ以下程度とする。また、半導体基板１０のおもて面の表面層には、ｎ型拡散領域３の内部に、カソード電極８とのコンタクトを形成するためのｎ+型拡散領域（第３半導体領域）４が選択的に設けられている。ｎ+型拡散領域４の深さは１μｍ以下である。
図１の切断線Ａ−Ａ’において、ｎ型拡散領域３は、ｎ+型拡散領域４との界面で最大値を示し、かつｎ+型拡散領域４との界面からｐ型遷移層５との界面に向かうほどｎ型不純物濃度が低くなるｎ型不純物濃度勾配Ｄｎ１を有する。ｎ+型拡散領域４は、半導体基板１０のおもて面で最大値を示し、かつ半導体基板１０のおもて面からｎ型拡散領域３との界面に向ってｎ型不純物濃度が低くなるｎ型不純物濃度勾配Ｄｎ２を有する。具体的には、ｎ型拡散領域３は、ｎ+型拡散領域４との界面での不純物濃度が例えば１×１０18／ｃｍ3以上１×１０20／ｃｍ3以下程度である。また、ｎ型拡散領域３は、ｐ型遷移層５との界面での不純物濃度が例えば１×１０16／ｃｍ3以上９×１０16／ｃｍ3以下程度である。なお、ｎ型不純物濃度勾配Ｄｎ１は、ｎ型不純物濃度勾配Ｄｎ２よりも小さいことが望ましい。
ｎ+型拡散領域４の不純物濃度は、ｎ型拡散領域３の不純物濃度よりも高い。ｎ+型拡散領域４およびｎ型拡散領域３により、半導体基板１０のおもて面からｎ型拡散領域３とｐ型遷移層５との界面にわたって、ｎ+型拡散領域４のｎ型不純物濃度勾配Ｄｎ２を有し、ｎ+型拡散領域４とｎ型拡散領域３との界面で階段状にｎ型不純物濃度が低くなってｎ型拡散領域３のｎ型不純物濃度勾配Ｄｎ１を有するｎ型不純物濃度勾配が形成されている。
また、半導体基板１０のおもて面の表面層には、ｐ-型エピタキシャル層２の内部に、ｎ型拡散領域３と離して、ｐ型拡散領域（以下、ｐ型アノード拡散領域とする）６が選択的に設けられている。また、半導体基板１０のおもて面の表面層には、ｐ+型表面アノード領域７が選択的に設けられている。ｐ型アノード拡散領域６とｐ+型表面アノード領域７とは接するように設けられている。
また、ｐ型アノード拡散領域６は、半導体基板１０のおもて面からｐ型遷移層５に達し、かつｐ+型出発基板１に達しない深さで設けられている。すなわち、ｐ型アノード拡散領域６とｐ+型出発基板１との間にｐ型遷移層５の一部が存在し、ｐ型アノード拡散領域６とｐ+型出発基板１とはｐ型遷移層５を介して電気的に接続されている。ｐ型アノード拡散領域６は、ｐ+型表面アノード領域７のｐ型遷移層５側の端部からの深さｔ４を例えば３μｍ以上１０μｍ以下程度としてもよい。
ｐ型アノード拡散領域６はｐ+型表面アノード領域７との界面で最大不純物濃度を有し、その最大不純物濃度は例えば半導体基板１０のおもて面から導入（例えばイオン注入）したｐ型不純物を拡散させて形成されるｐ+型表面アノード領域７の不純物濃度に律速される。具体的には、ｐ型アノード拡散領域６は、ｐ+型表面アノード領域７との界面での不純物濃度が例えば１×１０19／ｃｍ3以上１×１０20／ｃｍ3以下程度である。また、ｐ型アノード拡散領域６は、ｐ型遷移層５との界面での不純物濃度が例えば１×１０16／ｃｍ3以上９×１０16／ｃｍ3以下程度である。なお、ｐ+型表面アノード領域７の深さは１μｍ以下である。
また、ｐ型アノード拡散領域６は、図１の切断線Ｂ−Ｂ’において、ｐ+型表面アノード領域７との界面からｐ型遷移層５との界面に向かうほどｐ型不純物濃度が低くなるｐ型不純物濃度勾配Ｄｐ２を有する。すなわち、ｐ型アノード拡散領域６は、ｐ+型表面アノード領域７との界面からｐ型遷移層５との界面まで、最大不純物濃度から最小不純物濃度まで低下するｐ型不純物濃度勾配Ｄｐ２を有する。ｐ型アノード拡散領域６が上記ｐ型不純物濃度勾配Ｄｐ２を有することで、次の効果を有する。
例えば、アップアノード型の従来の縦型ダイオード（図１１，１２Ａ，１２Ｂ参照）では、ｐ+型表面アノード領域１０８とｐ型遷移層１０５との間に、深さ方向にｐ型不純物濃度が一定なｐ型不純物濃度勾配Ｄｐ１０２を有するｐ-型エピタキシャル層１０２が存在する。このため、アバランシェ降伏時に生じる電流（アバランシェ電流）の電流経路１１１（図７参照）に、ｐ-型エピタキシャル層１０２とｐ+型表面アノード領域１０８およびｐ型遷移層１０５との各境界でｐ型不純物濃度が急峻に低くなる部分が存在することとなる。すなわち、アバランシェ電流の電流経路１１１にｐ-型エピタキシャル層１０２が含まれることは、アバランシェ降伏時に負性抵抗が発生する原因となっている。それに対して、本発明においては、アバランシェ電流の電流経路１１（図６参照）に、ｐ-型エピタキシャル層２よりも不純物濃度が高く濃度勾配を有するｐ型アノード拡散領域６が配置されていることで、アバランシェ降伏時に負性抵抗が発生しにくい。なお、ｐ型不純物濃度勾配Ｄｐ２は、ｐ型不純物濃度勾配Ｄｐ３よりも小さいことが望ましい。
ｐ+型表面アノード領域７は、半導体基板１０のおもて面で最大値を示し、半導体基板１０のおもて面からｐ型アノード拡散領域６との界面に向かうほどｐ型不純物濃度が低くなるｐ型不純物濃度勾配Ｄｐ３を有する。ｐ+型表面アノード領域７の不純物濃度は、ｐ型アノード拡散領域６の不純物濃度よりも高い。ｐ+型表面アノード領域７およびｐ型アノード拡散領域６により、半導体基板１０のおもて面からｐ型アノード拡散領域６とｐ型遷移層５との界面にわたって、ｐ+型表面アノード領域７のｐ型不純物濃度勾配Ｄｐ３を有し、ｐ+型表面アノード領域７とｐ型アノード拡散領域６との界面で階段状にｐ型不純物濃度が低くなってｐ型アノード拡散領域６のｐ型不純物濃度勾配Ｄｐ２を有するｐ型不純物濃度勾配が形成されている。
これらｐ+型表面アノード領域７、ｐ型アノード拡散領域６およびｐ型遷移層５と、ｎ型拡散領域３およびｎ+型拡散領域４と、のｐｎ接合が疑似的に縦型ダイオードとして使用される。カソード電極８およびアノード電極９は、半導体基板１０のおもて面上に設けられている。カソード電極８は、ｎ+型拡散領域４と電気的に接続されている。アノード電極９は、ｐ+型表面アノード領域７と電気的に接続されている。また、実施の形態にかかる半導体装置を後述するように出力段デバイスの保護用素子として用いる場合、カソード電極８は、主電源端子と出力段デバイス（保護対象）の電源端子との間において、主電源電位の電源ラインに接続される。アノード電極９は、接地電位の接地ラインに接続される。
次に、実施の形態にかかる半導体装置の製造方法について、図１，２Ａ，２Ｂを参照して説明する。まず、ｐ+型アノード領域となるｐ+型出発基板１のおもて面に、ｐ-型エピタキシャル層２をエピタキシャル成長させることで半導体基板（半導体ウエハ）１０を作製する。次に、熱処理により半導体基板１０を加熱して、ｐ+型出発基板１に含まれるｐ型不純物をｐ-型エピタキシャル層２へ拡散させることで、ｐ-型エピタキシャル層２の、ｐ+型出発基板１側の表面層に上記ｐ型不純物濃度勾配Ｄｐ１を有するｐ型遷移層５を形成する。
ｐ型遷移層５は、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型ＭＯＳ）プロセス等で行う一般的な熱処理で半導体基板１０全体を加熱することで形成可能である。ｐ型遷移層５を形成するための熱処理は、例えば、炉内を窒素（Ｎ2）雰囲気とし、１１５０℃程度の温度で３時間以上２０時間以下程度の熱処理であってもよい。ｐ型遷移層５を形成するための熱処理は、製造工程中の他の熱処理と同時に行ってもよい。また、ｐ型遷移層５は、半導体モジュールの組立工程時の熱履歴により形成されてもよい。
また、熱処理によるｐ+型出発基板１からｐ-型エピタキシャル層２へのｐ型不純物拡散に代えて、飛程およびドーズ量の異なる複数段（複数回）のイオン注入によってｐ型遷移層５の上記ｐ型不純物濃度勾配Ｄｐ１を得てもよい。具体的には、例えば、半導体基板１０の裏面（ｐ+型出発基板１の裏面）から飛程を深くするほどドーズ量を低くしてｐ型不純物をイオン注入した後、当該ｐ型不純物を拡散させるための熱処理を行う。この複数段のイオン注入および熱処理により、ｐ-型エピタキシャル層２の、ｐ+型出発基板１側の表面層に、ｐ+型出発基板１との界面から半導体基板１０のおもて面に向かって不純物濃度が階段状に減少する不純物濃度勾配を形成し、当該不純物濃度勾配を形成した部分をｐ型遷移層５とすればよい。
また、熱処理によるｐ+型出発基板１からｐ-型エピタキシャル層２へのｐ型不純物拡散に代えて、不純物濃度の異なる複数段のｐ-型エピタキシャル層を積層することによってｐ型遷移層５の上記ｐ型不純物濃度勾配Ｄｐ１を得てもよい。具体的には、例えば、ｐ+型出発基板１のおもて面に、下段のｐ-型エピタキシャル層よりも不純物濃度が低くなるように複数段のｐ-型エピタキシャル層を順次エピタキシャル成長させる。この複数段のｐ-型エピタキシャル層により、ｐ-型エピタキシャル層２の、ｐ+型出発基板１側の表面層に、ｐ+型出発基板１との界面から半導体基板１０のおもて面に向かって不純物濃度が階段状に減少する不純物濃度勾配を形成し、当該不純物濃度勾配を形成した部分をｐ型遷移層５とすればよい。
次に、例えばＣＭＯＳプロセス等により、異なる条件で複数回のイオン注入および熱処理を順次行い、半導体基板１０のおもて面の表面層（ｐ-型エピタキシャル層２の、ｐ+型出発基板１側に対して反対側の表面層）に、ｎ型拡散領域３、ｐ型アノード拡散領域６、ｎ+型拡散領域４およびｐ+型表面アノード領域７を順次選択的に形成する。これらの領域は、例えばｎ型拡散領域３およびｐ型アノード拡散領域６を順次選択的に形成した後、ｎ型拡散領域３の内部にｎ+型拡散領域４を選択的に形成し、かつｐ型アノード拡散領域６の内部にｐ+型表面アノード領域７を選択的に形成すればよい。
ｎ型拡散領域３は、半導体基板１０のおもて面にイオン注入および熱処理により形成され、ｎ+型拡散領域４を形成する前は、半導体基板１０のおもて面からｐ型遷移層５との界面に向かってガウス分布に基づく放物線状にｎ型不純物濃度が低くなる濃度勾配を有する。同様に、ｐ型アノード拡散領域６は、半導体基板１０のおもて面にイオン注入および熱処理により形成され、ｐ+型表面アノード領域７を形成する前は、半導体基板１０のおもて面からｐ型遷移層５との界面に向かってガウス分布に基づく放物線状にｎ型不純物濃度が低くなる濃度勾配を有する。
次に、例えばスパッタリング等により、半導体基板１０のおもて面上に金属層を積層する。次に、当該金属層をパターニングして、当該金属層の、ｎ+型拡散領域４に接触する部分をカソード電極８として残し、かつｐ+型表面アノード領域７に接触する部分をアノード電極９として残す。その後、半導体ウエハをダイシング（切断）してチップ状に個片化することで、図１，２Ａ，２Ｂに示すアップアノード型の縦型ダイオードが完成する。
次に、実施の形態にかかる半導体装置を適用した半導体モジュールの構造の一例について説明する。図３は、実施の形態にかかる半導体装置を適用した半導体モジュールの構造の一例を示す断面図である。図３では、半導体基板（第１，２半導体チップ）１０，２０に形成される素子の各領域の断面構造を図示省略する。図３は、図４の切断線Ｃ−Ｃ’における断面図である。図４は、図３の半導体基板をおもて面側から見た各部のレイアウトの一例を示す平面図である。また、図４では、パッシベーション膜２３の開口部を図示省略する。
図３，４に示す半導体モジュールは、半導体基板１０を半導体基板２０上に積層したＣｏＣ型の半導体モジュールである。半導体基板１０には、図１，２Ａ，２Ｂに示すアップアノード型の縦型ダイオードが形成される。半導体基板１０は、例えば出力段デバイスの制御用素子、または出力段デバイスをサージ電圧から保護するための保護用素子として用いるＩＣチップである。サージ電圧とは、電源ラインに微小時間に入力されるＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）等の過電圧（ノイズ）である。半導体基板１０は、例えば半導体基板２０よりもチップサイズが小さい。
半導体基板２０には、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等の出力段デバイスが形成される。半導体基板１０は、ＨＶＩＣ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：高耐圧集積回路装置）やＬＶＩＣ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：低耐圧集積回路装置）等のドライバＩＣチップである。半導体基板２０の裏面は、リードフレーム２６のアイランドにはんだや導電性接着剤により固定されている（マウント）。勿論、半導体基板２０の裏面は、リードフレーム２６の代わりに、絶縁基板に設けられた配線パターンに固定されていてもよい。
半導体基板２０のおもて面には、ＩＧＢＴのエミッタ電極２１ａおよびゲートパッド（電極パッド）２１ｂが互いに離して設けられている。図３には、ＩＧＢＴのエミッタ電極２１ａのみを示し、ゲートパッド２１ｂを図示省略する。エミッタ電極２１ａは、例えばエミッタパッド（電極パッド）を兼ねる。エミッタ電極２１ａおよびゲートパッド２１ｂにより、半導体基板２０のおもて面のほぼ全面が電極層で覆われている。ＩＧＢＴのコレクタ電極２２は、半導体基板２０の裏面に設けられている（すなわち縦型ＩＧＢＴ）。
半導体基板２０の裏面のコレクタ電極２２は、リードフレーム２６のアイランドにはんだや導電性接着剤等により固定されている。半導体基板２０のおもて面に、パッシベーション膜２３ａが設けられている。パッシベーション膜２３ａは、半導体基板２０のおもて面の周縁、エミッタ電極２１ａおよびゲートパッド２１ｂの周囲を覆っている。パッシベーション膜２３ａの開口部には、エミッタ電極２１ａおよびゲートパッド２１ｂの各一部が露出されている。パッシベーション膜２３ａは、例えばシリコン窒化膜（Ｓｉ3Ｎ4膜）やポリイミド膜であってもよい。
エミッタ電極２１ａ上には、例えばポリイミド等からなる絶縁テープ２４を介して半導体基板１０の裏面が接着されている。半導体基板１０を構成するｐ+型出発基板１は、絶縁テープ２４により、半導体基板２０およびＩＧＢＴの電極層（エミッタ電極２１ａおよびゲートパッド２１ｂ）と電気的に絶縁されている。なお、半導体基板１０は、半導体基板２０のおもて面に設けられたパッシベーション膜２３ａの上に直接または絶縁テープ２４を介して配置されてもよい。半導体基板１０のおもて面上のアノード電極９は、ワイヤ２５により、ＩＧＢＴのエミッタ電極２１ａに電気的に接続されている。
カソード電極８およびアノード電極９は、上述したように半導体基板１０のおもて面上に形成されている。このため、半導体基板１０のおもて面からカソード電極８およびアノード電極９に配線接続可能である。半導体基板１０のおもて面には、パッシベーション膜２３ｂが設けられている。パッシベーション膜２３ｂは、半導体基板１０のおもて面の周縁およびカソード電極８およびアノード電極９の周囲を覆っている。パッシベーション膜２３ｂは、例えばシリコン窒化膜（Ｓｉ3Ｎ4膜）やポリイミド膜であってもよい。
図４に示す半導体基板１０，２０をおもて面側から見た各部のレイアウトは一例であり、カソード電極８、アノード電極９、エミッタ電極２１ａおよびゲートパッド２１ｂの平面形状や配置は種々変更可能である。半導体基板１０，２０は、例えばリードフレーム２６の周縁に接着された樹脂ケース（不図示）に囲まれ、樹脂ケースの内部に充填された充填材により封止（モールド）されている。カソード電極８およびアノード電極９は、それぞれ例えば樹脂ケースと一体成形された外部接続用端子（不図示）に電気的に接続され、樹脂ケースの外部に引き出されている。または、半導体基板１０，２０は、リードフレーム２６と共にエポキシ樹脂などにより封止されてもよい。
以上、説明したように、実施の形態によれば、ｐ-型エピタキシャル層の内部に、ｐ+型表面アノード領域を覆い、かつｐ型遷移層に達するｐ型アノード拡散領域を配置する。これにより、アバランシェ電流の電流経路に、ｐ-型エピタキシャル層よりも低抵抗なｐ型アノード拡散領域が配置されることで、アバランシェ電流の電流経路の抵抗を低くすることができるため、動作抵抗を小さくすることができる。また、ｐ型アノード拡散領域の濃度勾配の効果により、ｐ+型表面アノード領域とｐ型アノード拡散領域との間に高電界領域が発生しないため、負性抵抗の発生を防止し局所的な電流集中が生じにくくすることができる。
また、実施の形態によれば、ｐ-型エピタキシャル層の、ｐ+型出発基板側の表面層にｐ型遷移層を設けることで、ｐ+型出発基板に達する深さでｐ型アノード拡散領域を形成する必要がなくなる。ｐ型アノード拡散領域はｐ型遷移層に達していればよいため、ｐ型遷移層を設けない場合に比べて、ｐ型アノード拡散領域の深さを浅くすることができる。これにより、ｐ型アノード拡散領域を形成するための熱処理時間を短くすることができる。これにより、製造コストを低減することができる。
また、実施の形態によれば、半導体基板のおもて面から深い位置に達する拡散領域（ｐ型アノード拡散領域）を形成するにあたって例えば上記特許文献３の図７に開示されるようにトレンチを形成する必要がない。このため、製造コストが増大することを防止することができる。また、実施の形態によれば、ｐ+型出発基板がｐ型遷移層、ｐ型アノード拡散領域およびｐ+型表面アノード領域を介してカソード電極に電気的に接続されるため、寄生バイポーラ構造が形成されない。このため、寄生動作によるＥＳＤ耐量の低下を防止することができる。
また、実施の形態によれば、半導体チップ上に他の半導体チップを積層したＣｏＣ型の半導体モジュールとすることで、半導体モジュールの縮小化を図ることができる。また、実施の形態によれば、ＣｏＣ型の半導体モジュールのように半導体基板の裏面に配線接続することができない構成の半導体モジュールを、横型ダイオードに比べてサージ電流耐量の高い縦型ダイオードを用いて構成することができる。
（実施例）
次に、実施の形態にかかる半導体装置の動作抵抗について検証した。デバイスシミュレーターを用い、半導体基板にｐ型およびｎ型の各種拡散プロファイルを設定し、基板上面の中心部に配置されたｎ型拡散領域をカソード（Ｃａｔｈｏｄｅ）端子、基板上面の端部に配置されたｐ型拡散領域をアップアノード（Ａｎｏｄｅ）端子として、カソード端子とアップアノード端子との間に電圧を印加するシミュレーションを実施した。図５は、実施例にかかる半導体装置の電流・電圧特性を示す特性図である。図６は、実施例にかかる半導体装置の電流分布を示すシミュレーション結果である。図７は、従来例の半導体装置の電流分布を示すシミュレーション結果である。図８は、実施例にかかる半導体装置の電界分布を示すシミュレーション結果である。図９は、従来例の半導体装置のアップアノード型の縦型ダイオードの電界分布を示すシミュレーション結果である。図６〜９の縦軸は半導体基板１０，１１０のおもて面からの深さであり、横軸は半導体基板１０，１１０のおもて面に平行な方向の距離である。
上述した実施の形態にかかる半導体装置の構造（図１参照）を有するアップアノード型の縦型ダイオード（以下、実施例とする）の電流・電圧特性をシミュレーションした結果を図５に示す。さらに、図５には、従来のアップアノード型の縦型ダイオード（図１１参照：以下、従来例とする）の電流・電圧特性のシミュレーションも示す。また、実施例の電流分布および電界分布をシミュレーションした結果をそれぞれ図６，８に示す。従来例の電流分布および電界分布をシミュレーションした結果をそれぞれ図７，９に示す。ここでは、カソード・アノード間電流Ｉｃａを０．１Ａとしてシミュレーションを行った。
図５に示す結果から、従来例では、ｐ型遷移層１０５を備えない一般的なアップアノード型の縦型ダイオードで周知なように、動作抵抗が大きく（符号３１で示す部分）、負性抵抗が発生（符号３２で示す部分）することが確認された。一方、実施例においては、従来例に比べて動作抵抗を小さくすることができることが確認された（実施例の符号３３で示す比例関係を示す電流・電圧特性と、従来例の符号３１で示す電流・電圧特性と、で比較）。また、実施例においては、負性抵抗が発生せず、カソード・アノード間電圧Ｖｃａの増加に比例してカソード・アノード間電流Ｉｃａが増加することが確認された。
図７に示すように、従来例では、アバランシェ降伏時、カソード（ｎ+型拡散領域１０４およびｎ型拡散領域１０３）からｐ+型出発基板１０１、ｐ型遷移層１０５およびｐ-型エピタキシャル層１０２を経由してｐ+型表面アノード領域１０８に至る電流経路１１１でアバランシェ電流が流れる。アバランシェ電流の電流経路１１１に高抵抗なｐ-型エピタキシャル層１０２が含まれることで、ｐ+型表面アノード領域１０８とｐ+型出発基板１０１との間に、実施例（図６の符号１２で示す部分）よりも広範囲で高電流が流れる部分１１２が存在する。
一方、図６に示すように、実施例においては、アバランシェ降伏時、カソード（ｎ+型拡散領域４およびｎ型拡散領域３）からｐ+型出発基板１、ｐ型遷移層５およびｐ型アノード拡散領域６を経由してｐ+型表面アノード領域７に至る電流経路１１でアバランシェ電流が流れる。すなわち、アバランシェ電流の電流経路１１に、高抵抗なｐ-型エピタキシャル層２に代えて、ｐ-型エピタキシャル層２よりも低抵抗なｐ型アノード拡散領域６が配置されている。これによって、アバランシェ電流の電流経路１１の抵抗を従来例よりも低くすることができる。
従来例において負性抵抗が発生する理由は、アバランシェキャリアの影響により、図９に示すように、ｐ-型エピタキシャル層１０２とｐ+型表面アノード領域１０８との界面に高電界領域１１３が発生するからである。一方、実施例において負性抵抗が発生しない理由は、次の通りである。実施例においては、上述したように、ｐ型アノード拡散領域６が濃度勾配を有するため、これによって、図８に示すように、ｐ+型表面アノード領域７の、ｐ型アノード拡散領域６との界面付近１３に高電界領域が発生しないからである。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、ｐ+型出発基板上にｐ-型エピタキシャル層を積層した半導体基板を用いた場合を例に説明しているが、これに限らず、ｐ-型エピタキシャル層に代えて、半導体基板のおもて面から例えばイオン注入により略一様の厚さ（深さ）で形成されたｐ-型拡散領域としてもよい。また、上述した実施の形態では、制御・保護用素子および出力段デバイスからなるドライバＩＣをＣｏＣ型とした場合を例に説明しているが、ＩＰＳ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｓｗｉｔｃｈ：インテリジェント・パワー・スイッチ）や自動車のイグナイタをＣｏＣ型としてもよい。ＩＰＳをＣｏＣ型とした場合、パワー段と当該パワー段の制御・保護部とをそれぞれ異なる半導体チップに配置することで、コストを低減させることができる。
以上のように、本発明にかかる半導体装置および半導体モジュールは、ＩＰＳや自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１ ｐ+型出発基板
２ ｐ-型エピタキシャル層
３ ｎ型拡散領域
４ ｎ+型拡散領域
５ ｐ型遷移層
６ ｐ型アノード拡散領域
７ ｐ+型表面アノード領域
８ カソード電極
９ アノード電極
１０，２０ 半導体基板
１１ 電流経路
２１ａ エミッタ電極
２１ｂ ゲートパッド
２２ コレクタ電極
２３ パッシベーション膜
２４ 絶縁テープ
２５ ワイヤ
２６ リードフレーム
Ｄｎ１，Ｄｎ２ ｎ型不純物濃度勾配
Ｄｐ１〜Ｄｐ３ ｐ型不純物濃度勾配

Claims (11)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層の表面に設けられた、前記第１半導体層よりも不純物濃度の低い第１導電型の第２半導体層と、
    前記第２半導体層の、前記第１半導体層側の表面層に、前記第１半導体層に接して設けられた、前記第１半導体層よりも不純物濃度が低く、かつ前記第２半導体層よりも不純物濃度が高い第１導電型の第１半導体領域と、
    前記第２半導体層の、前記第１半導体層側に対して反対側の表面から前記第１半導体領域に達する深さで選択的に設けられた第２導電型の第２半導体領域と、
    前記第２半導体領域の内部に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
    前記第２半導体層の、前記第１半導体層側に対して反対側の表面から前記第１半導体領域に達する深さで前記第２半導体領域と離して選択的に設けられた、前記第２半導体層よりも不純物濃度が高い第１導電型の第４半導体領域と、
    前記第２半導体層の、前記第１半導体層側に対して反対側の表面層であって、前記第４半導体領域の内部に設けられた、前記第２半導体層および前記第４半導体領域よりも不純物濃度の高い第１導電型の第５半導体領域と、
    前記第２半導体層の、前記第１半導体層と反対側の表面に設けられ、前記第３半導体領域に電気的に接続された第１電極と、
    前記第２半導体層の、前記第１半導体層と反対側の表面に設けられ、前記第５半導体領域に電気的に接続された第２電極と、
    を備え、
    前記第４半導体領域は、前記第５半導体領域との界面から前記第１半導体領域との界面に向かうほど第１導電型不純物濃度が低くなる第１導電型不純物濃度勾配を有し、
    前記第１半導体領域は、前記第１半導体層との界面から前記第４半導体領域との界面に向かうほど第１導電型不純物濃度が低くなる第１導電型不純物濃度勾配を有し、
    前記第１半導体領域は、前記第１半導体層との界面で最大不純物濃度を示し、
    前記第４半導体領域の底部でアバランシェ降伏が生じた際の電流が前記第１半導体層を流れることを特徴とする半導体装置。
  2. 前記第４半導体領域は、前記第１半導体層と離して設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１半導体領域の前記第１導電型不純物濃度勾配および前記第４半導体領域の前記第１導電型不純物濃度勾配は、ガウス分布に基づくことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１半導体領域は、前記第１半導体層との界面から前記第４半導体領域との界面に向かって階段状に第１導電型不純物濃度が低くなる第１導電型不純物濃度勾配を有することを特徴とする請求項１または２に記載の半導体装置。
  5. 前記第１半導体領域は、前記第１半導体層から前記第２半導体層へ第１導電型不純物が拡散されてなる拡散領域であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  6. 前記第１半導体層および前記第２半導体層の不純物濃度が厚さ方向に一様であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 第１導電型がｐ型で、第２導電型がｎ型であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. アバランシェ降伏時に生じる電流が、前記第３半導体領域、前記第２半導体領域、前記第１半導体領域、前記第１半導体層、前記第１半導体領域、前記第４半導体領域、前記第５半導体領域の経路で流れる、保護用素子としてのダイオードであることを特徴とする請求項７に記載の半導体装置。
  9. 請求項１〜８のいずれか一つに記載の半導体装置が形成された、前記第１半導体層の表面に前記第２半導体層が積層されてなる第１半導体チップと、
    前記第１半導体チップの、前記第１半導体層側の面が絶縁膜を介しておもて面に貼り付けられた第２半導体チップと、
    を備えることを特徴とする半導体モジュール。
  10. 前記第１半導体チップは、前記第２半導体チップよりもチップサイズが小さいことを特徴とする請求項９に記載の半導体モジュール。
  11. 前記第２半導体チップのおもて面に設けられた電極層をさらに備え、
    前記第１半導体チップの、前記第１半導体層側の面は、前記絶縁膜を介して前記電極層の表面に設けられていることを特徴とする請求項９または１０に記載の半導体モジュール。
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CN117219677B (zh) * 2023-10-11 2024-02-23 杭州致善微电子科技有限公司 一种阳极浓度梯度线性分布的限幅二极管及其制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2712448B2 (ja) 1988-12-23 1998-02-10 富士電機株式会社 半導体装置
JPH0982955A (ja) * 1995-09-14 1997-03-28 Hitachi Ltd 半導体装置の製法
JP2005203707A (ja) * 2004-01-19 2005-07-28 Denso Corp 半導体装置
JP4547977B2 (ja) 2004-04-27 2010-09-22 富士電機システムズ株式会社 半導体装置
JP5157247B2 (ja) * 2006-10-30 2013-03-06 三菱電機株式会社 電力半導体装置
JP5369396B2 (ja) * 2007-07-23 2013-12-18 富士電機株式会社 半導体装置
JP2013026335A (ja) * 2011-07-19 2013-02-04 Toyota Motor Corp 半導体素子の製造方法、ｅｓｄ保護素子の製造方法
JP5924328B2 (ja) * 2013-10-31 2016-05-25 トヨタ自動車株式会社 ツェナーダイオード
DE102015208097B4 (de) * 2015-04-30 2022-03-31 Infineon Technologies Ag Herstellen einer Halbleitervorrichtung durch Epitaxie
US10217719B2 (en) * 2017-04-06 2019-02-26 Micron Technology, Inc. Semiconductor device assemblies with molded support substrates

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