JP6943193B2

JP6943193B2 - Transmission line, matching circuit and amplifier circuit

Info

Publication number: JP6943193B2
Application number: JP2018010341A
Authority: JP
Inventors: 裕史濱田; 照男徐; 秀之野坂
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2018-01-25
Filing date: 2018-01-25
Publication date: 2021-09-29
Anticipated expiration: 2038-01-25
Also published as: JP2019129424A

Description

本発明は、高周波電気信号を扱う回路技術、特に広帯域の増幅回路に整合回路として適用可能な伝送線路に関するものである。 The present invention relates to a circuit technique for handling a high frequency electric signal, particularly a transmission line applicable as a matching circuit to a wideband amplifier circuit.

高周波領域におけるアンプの広帯域インピーダンス整合は様々な手法が知られている。分布整合増幅回路や抵抗整合増幅回路は、非常に広帯域な整合が実現できる手段として良く知られている。しかしながら、１００ＧＨｚを超えるようなサブＴＨｚ帯においては、トランジスタの最大有能電力利得が小さく、かつ伝送線路等の受動素子の損失が大きいため、これらの整合手段が必ずしも有効に使用できるとは限らない。 Various methods are known for wideband impedance matching of amplifiers in the high frequency region. Distribution matching amplifier circuits and resistance matching amplifier circuits are well known as means capable of achieving very wide band matching. However, in the sub-THz band exceeding 100 GHz, the maximum effective power gain of the transistor is small and the loss of the passive element such as the transmission line is large, so that these matching means cannot always be used effectively. ..

例えば、分布整合増幅回路では、分布増幅回路の段数を増加させることで増幅利得を大きくできるが、同時に分布整合に不可欠なインダクタンス用伝送線路の長さも増えるため、線路の高周波損失によってトランジスタの利得増加分が相殺され、結果として大きな利得が得られない場合がある。また、抵抗整合増幅回路についても、整合回路内に損失性の抵抗を含むため、トランジスタの利得が小さい場合にはやはり増幅回路の利得は小さくなってしまう。したがって、サブＴＨｚ帯の増幅回路では、その整合回路は、長い伝送線路や抵抗などの損失性の素子をできる限り含まない形態が望ましい。 For example, in a distributed matching amplifier circuit, the amplification gain can be increased by increasing the number of stages of the distributed amplifier circuit, but at the same time, the length of the inductance transmission line, which is indispensable for distribution matching, also increases, so that the gain of the transistor increases due to the high frequency loss of the line. Minutes may be offset, resulting in no significant gain. Further, since the resistance matching amplifier circuit also includes a lossy resistor in the matching circuit, the gain of the amplifier circuit also becomes small when the gain of the transistor is small. Therefore, in the sub-THz band amplifier circuit, it is desirable that the matching circuit does not include lossy elements such as long transmission lines and resistors as much as possible.

損失性の素子を用いないインピーダンス整合手法として、四分の一波長トランスを用いる手法が知られている。これは、図２０（Ａ）のように、それぞれＺ₀とＺ₁の入力インピーダンスを有する素子２００と素子２０１とを整合させたいときに、両者の間に長さが四分の一波長で、そのインピーダンス値が式（１）に示すＺ_mとなるような伝送線路２０２を挿入する手法である。 As an impedance matching method that does not use a lossy element, a method that uses a quarter wavelength transformer is known. This is because, as shown in FIG. 20 (A), when it is desired to match the element 200 and the element 201 having the input impedances of _{Z 0} and Z _{1, respectively, the length is a quarter wavelength between the two.} This is a method of inserting a transmission line 202 such _{that the impedance value is Z m} shown in the equation (1).

この手法によって、設計周波数において素子２００と素子２０１間のインピーダンス整合が取れることが知られている。広帯域化のためには、図２０（Ｂ）に示すように伝送線路２０２−１〜２０２−ｎを多段に接続して、式（１）を満たすようにすればよいことが知られている。即ち、図２０（Ｂ）の構成は、Ｚ₀からＺ₁に一気にインピーダンスを変換するのではなく、Ｚ₀からＺ₁まで徐々にインピーダンスを変換することによって、広帯域化を図るものである。 It is known that impedance matching between the element 200 and the element 201 can be obtained at the design frequency by this method. It is known that in order to widen the band, the transmission lines 202-1 to 202-n may be connected in multiple stages as shown in FIG. 20B to satisfy the equation (1). That is, the configuration of FIG. 20B does not convert the impedance _{from Z 0} to Z ₁ at once, but gradually converts the impedance from Z ₀ _{to Z 1} to widen the bandwidth.

また逆に、Ｚ₀とＺ₁の値が大きく異なる場合、式（１）を満たす四分の一波長トランスの数が一つしかない場合には、非常に狭帯域な整合しか取れないことが知られている。図２０（Ａ）、図２０（Ｂ）のインピーダンス整合手法は、四分の一波長トランスのみを用いるため、低損失な整合回路を実現できる手法として非常に有用である（非特許文献１参照）。 On the contrary, when _{the values of Z 0} and Z ₁ are significantly different, and when there is only one quarter-wavelength transformer satisfying the equation (1), only a very narrow band matching can be obtained. Are known. Since the impedance matching method of FIGS. 20 (A) and 20 (B) uses only a quarter wavelength transformer, it is very useful as a method capable of realizing a low-loss matching circuit (see Non-Patent Document 1). ..

しかしながら、四分の一波長トランスを用いるインピーダンス整合手法をサブＴＨｚ帯の広帯域増幅回路に応用する場合に、次に述べる問題が発生する場合がある。具体的には、増幅回路そのもののインピーダンスの低下に起因する整合の困難性と広帯域化の困難性が生じる、という問題である。 However, when the impedance matching method using a quarter wavelength transformer is applied to a wideband amplifier circuit in the sub-THz band, the following problems may occur. Specifically, there is a problem that matching is difficult and wideband is difficult due to a decrease in impedance of the amplifier circuit itself.

図２１に、ＦＥＴ（電界効果トランジスタ）を用いたソース接地増幅回路の入出力反射係数のスミスチャートを示す。図２１によると、入力、出力共に非常にインピーダンスが低いことが判る。入出力インピーダンスが極めて小さくなる理由は、入出力に僅かに存在するトランジスタの寄生容量によるインピーダンス低下が、設計周波数の高周波化により顕著になるからである。 FIG. 21 shows a Smith chart of the input / output reflectance coefficient of a source grounded amplifier circuit using a FET (field effect transistor). According to FIG. 21, it can be seen that the impedance of both the input and the output is very low. The reason why the input / output impedance becomes extremely small is that the impedance decrease due to the parasitic capacitance of the transistor slightly present in the input / output becomes remarkable due to the increase in the design frequency.

四分の一波長トランスによるインピーダンス整合の困難性をより具体的に説明するために、図２１のスミスチャートに示す入出力反射係数を有するＦＥＴを用いたソース接地増幅回路の入力部に、整合回路を付けることを考える。ソース接地増幅回路の入力インピーダンスは凡そ４Ωであり、５０Ωに比べ顕著に低いため、インピーダンスが５０Ωの外部の素子とソース接地増幅回路とを整合させるための四分の一波長トランスのインピーダンスは、トランスを一つのみ使う場合、式（２）に示すように凡そ１４Ωとなる。 In order to more specifically explain the difficulty of impedance matching by a quarter wavelength transformer, a matching circuit is used in the input section of a source grounded amplifier circuit using FETs with input / output reflectance coefficients shown in the Smith chart of FIG. Think about adding. Since the input impedance of the source grounded amplifier circuit is about 4Ω, which is significantly lower than 50Ω, the impedance of the quarter wavelength transformer for matching an external element with an impedance of 50Ω and the source grounded amplifier circuit is a transformer. When only one is used, it becomes about 14Ω as shown in the equation (2).

実際に、インピーダンスが１４Ωで、２５０ＧＨｚにおいて長さが四分の一波長となるような理想伝送線路を用いて、５０Ωの外部の素子とソース接地増幅回路との整合を取ると、図２２に示すように２５０ＧＨｚ付近のみでしか整合を取ることができないことが判る。図２２の縦軸は入力反射波（Ｓ₃₃）の振幅、横軸は周波数である。 Actually, using an ideal transmission line having an impedance of 14 Ω and a length of a quarter wavelength at 250 GHz, matching an external element of 50 Ω with a source grounded amplifier circuit is shown in FIG. As shown above, it can be seen that matching can be performed only in the vicinity of 250 GHz. The vertical axis of FIG. 22 is _{the amplitude of the input reflected wave (S 33} ), and the horizontal axis is the frequency.

さらに本質的な問題は、１４Ωのインピーダンスを有する伝送線路を、通常の集積回路プロセスで製作することは困難ということである。通常、集積回路プロセスは５０Ω近傍の伝送線路が形成できるように最適化されているため、２０Ωよりも小さいインピーダンスを有する線路を作り上げることは極めて難しい。式（２）の計算では、四分の一波長トランスを一段使用する場合に必要なインピーダンス値が１４Ωと得られたが、上記のように、四分の一波長トランスを多段化して広帯域化する場合には４Ωから５０Ωに向かって徐々にインピーダンスを引き上げるため、各トランスの要求されるインピーダンス値は更に小さくなる。 A further essential problem is that it is difficult to produce a transmission line with an impedance of 14Ω by a normal integrated circuit process. Since the integrated circuit process is usually optimized to form a transmission line in the vicinity of 50Ω, it is extremely difficult to create a line having an impedance smaller than 20Ω. In the calculation of equation (2), the impedance value required when using a quarter-wavelength transformer in one stage was obtained as 14Ω, but as described above, the quarter-wavelength transformer is multi-staged to widen the bandwidth. In this case, the impedance is gradually increased from 4Ω to 50Ω, so that the impedance value required for each transformer becomes even smaller.

したがって、従来の四分の一波長トランスを用いる整合回路を、図２１のスミスチャートの例で示すような入出力インピーダンスが極端に小さいトランジスタに適用することはできなかった。このため、従来は、トランジスタの寄生容量を小さくして（すなわちトランジスタの構造をより高周波に適した形態に改良して）、入出力インピーダンスの低下を防止する手法が一般的であった。しかしながら、トランジスタを改良する場合、プロセスの検討やエピタキシャル成長の検討が必要となるため、膨大な時間とコストが必要になるという問題点があった。 Therefore, a matching circuit using a conventional quarter-wavelength transformer cannot be applied to a transistor having an extremely small input / output impedance as shown in the example of the Smith chart in FIG. For this reason, conventionally, a method of reducing the parasitic capacitance of the transistor (that is, improving the structure of the transistor to a form suitable for higher frequencies) to prevent a decrease in input / output impedance has been common. However, when improving a transistor, it is necessary to study the process and epitaxial growth, so that there is a problem that a huge amount of time and cost are required.

“高周波回路教室 VII.Passive回路 Part２３．λ／４変成器（transformer）”，［online］，アイラボラトリー，インターネット＜http://www17.plala.or.jp/i-lab/kairo/k7/k7_3.htm＞"High Frequency Circuit Classroom VII. Passive Circuit Part2 3.λ / 4 Transformer", [online], Eye Laboratory, Internet <http://www17.plala.or.jp/i-lab/kairo/k7/ k7_3.htm ＞

本発明は、上記課題を解決するためになされたもので、従来の集積回路プロセスで作製することができ、５０Ωよりも顕著に低い特性インピーダンスを有し、広帯域の増幅回路に整合回路として適用可能な伝送線路を提供することを目的とする。 The present invention has been made to solve the above problems, can be manufactured by a conventional integrated circuit process, has a characteristic impedance significantly lower than 50Ω, and can be applied as a matching circuit to a wideband amplifier circuit. The purpose is to provide a simple transmission line.

本発明の伝送線路は、信号線路と、前記信号線路とグランドとの間に周期的に設けられた複数の容量素子とを備え、前記信号線路に前記容量素子を設ける周期は、伝送線路の設計周波数における四分の一波長よりも短い値に設定され、誘電体と、この誘電体の表面に形成された前記信号線路と、前記誘電体の裏面に形成された前記グランドとなる第１の金属層とからマイクロストリップ線路が構成され、前記複数の容量素子のそれぞれは、前記信号線路と電気的に接続された電極となる第２の金属層と、この第２の金属層と対向する電極となる前記第１の金属層と、前記第１の金属層と前記第２の金属層との間の前記誘電体とから構成されることを特徴とするものである。
また、本発明の伝送線路の１構成例において、前記周期は、伝送線路の設計周波数における四分の一波長の１／１０以下の値に設定されている。
また、本発明の整合回路は、信号の伝播経路に直列に挿入された伝送線路を含むことを特徴とするものである。 The transmission line of the present invention includes a signal line and a plurality of capacitive elements periodically provided between the signal line and the ground, and the period in which the capacitive element is provided on the signal line is the design of the transmission line. A first metal that is set to a value shorter than a quarter of the frequency and serves as a dielectric, the signal line formed on the surface of the dielectric, and the ground formed on the back surface of the dielectric. A microstrip line is formed from the layer, and each of the plurality of capacitive elements includes a second metal layer serving as an electrode electrically connected to the signal line, and an electrode facing the second metal layer. It is characterized in that it is composed of the first metal layer, and the dielectric material between the first metal layer and the second metal layer.
Further, in one configuration example of the transmission line of the present invention, the period is set to a value of 1/10 or less of a quarter wavelength of the design frequency of the transmission line.
Further , the matching circuit of the present invention is characterized by including a transmission line inserted in series with the signal propagation path.

また、本発明の増幅回路は、信号の出力側に整合回路を含むことを特徴とするものである。
また、本発明の増幅回路の１構成例は、ゲート接地増幅回路または電力増幅回路である。
また、本発明の増幅回路は、信号の入力側および出力側のそれぞれに整合回路を含むことを特徴とするものである。
また、本発明の増幅回路の１構成例は、ソース接地増幅回路、またはソース接地増幅回路とゲート接地増幅回路とを直列に接続したカスコード増幅回路である。 Further, the amplifier circuit of the present invention is characterized by including a matching circuit on the output side of the signal.
Further, one configuration example of the amplifier circuit of the present invention is a gate grounded amplifier circuit or a power amplifier circuit.
Further, the amplifier circuit of the present invention is characterized in that each of the input side and the output side of the signal includes a matching circuit.
Further, one configuration example of the amplifier circuit of the present invention is a source grounded amplifier circuit or a cascode amplifier circuit in which a source grounded amplifier circuit and a gate grounded amplifier circuit are connected in series.

本発明によれば、信号線路とグランドとの間に周期的に容量素子を設け、容量素子を設ける周期を、伝送線路の設計周波数における四分の一波長よりも短い値に設定することにより、従来の集積回路プロセスで作製することができ、５０Ωよりも顕著に低い特性インピーダンスを有し、広帯域の増幅回路に整合回路として適用可能な伝送線路を実現することができる。 According to the present invention, a capacitive element is periodically provided between the signal line and the ground, and the period for providing the capacitive element is set to a value shorter than a quarter wavelength of the design frequency of the transmission line. It can be manufactured by a conventional integrated circuit process, has a characteristic impedance significantly lower than 50Ω, and can realize a transmission line that can be applied as a matching circuit to a wideband amplifier circuit.

図１は、ＭＩＭ容量装荷による疑似低インピーダンス伝送線路を示す図である。FIG. 1 is a diagram showing a pseudo low impedance transmission line by MIM capacitance loading. 図２は、図１の疑似低インピーダンス伝送線路における通過波の振幅特性、反射波の振幅特性、および通過波の位相特性を示す図である。FIG. 2 is a diagram showing the amplitude characteristic of the passing wave, the amplitude characteristic of the reflected wave, and the phase characteristic of the passing wave in the pseudo-low impedance transmission line of FIG. 図３は、薄膜マイクロストリップ線路およびＭＩＭ容量素子の構造を示す断面図である。FIG. 3 is a cross-sectional view showing the structure of a thin film microstrip line and a MIM capacitive element. 図４は、図１の疑似低インピーダンス伝送線路の特性インピーダンス変化を示す図である。FIG. 4 is a diagram showing a change in the characteristic impedance of the pseudo-low impedance transmission line of FIG. 図５は、本発明の第１の実施例の適用対象となるソース接地増幅回路の構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of a source grounded amplifier circuit to which the first embodiment of the present invention is applied. 図６は、図５のソース接地増幅回路の入出力反射特性を示すスミスチャートである。FIG. 6 is a Smith chart showing the input / output reflection characteristics of the source grounded amplifier circuit of FIG. 図７は、本発明の第１の実施例に係るソース接地増幅回路の構成を示す回路図である。FIG. 7 is a circuit diagram showing a configuration of a source grounded amplifier circuit according to a first embodiment of the present invention. 図８は、図７のソース接地増幅回路の入出力反射特性を示すスミスチャートである。FIG. 8 is a Smith chart showing the input / output reflection characteristics of the source grounded amplifier circuit of FIG. 7. 図９は、図７のソース接地増幅回路の入力反射波、出力反射波および通過波の振幅特性を示す図である。FIG. 9 is a diagram showing the amplitude characteristics of the input reflected wave, the output reflected wave, and the passing wave of the source grounded amplifier circuit of FIG. 7. 図１０は、図５のソース接地増幅回路の入力に６．５Ωの疑似低インピーダンス伝送線路を接続した構成の回路図、および入出力反射特性を示す図である。FIG. 10 is a circuit diagram of a configuration in which a 6.5Ω pseudo-low impedance transmission line is connected to the input of the source grounded amplifier circuit of FIG. 5, and a diagram showing input / output reflection characteristics. 図１１は、図５のソース接地増幅回路の入力に１４Ωの疑似低インピーダンス伝送線路と６．５Ωの疑似低インピーダンス伝送線路とを接続した構成の回路図、および入出力反射特性を示す図である。FIG. 11 is a circuit diagram showing a configuration in which a 14Ω pseudo low impedance transmission line and a 6.5Ω pseudo low impedance transmission line are connected to the input of the source grounded amplifier circuit of FIG. 5, and input / output reflection characteristics. .. 図１２は、図５のソース接地増幅回路の入力に３２Ωの伝送線路と１４Ωの疑似低インピーダンス伝送線路と６．５Ωの疑似低インピーダンス伝送線路とを接続した構成の回路図、および入出力反射特性を示す図である。FIG. 12 shows a circuit diagram in which a 32Ω transmission line, a 14Ω pseudo low impedance transmission line, and a 6.5Ω pseudo low impedance transmission line are connected to the input of the source grounded amplifier circuit of FIG. 5, and input / output reflection characteristics. It is a figure which shows. 図１３は、図１２のソース接地増幅回路の出力に２５Ωの伝送線路を接続した構成の回路図、および入出力反射特性を示す図である。FIG. 13 is a circuit diagram of a configuration in which a 25Ω transmission line is connected to the output of the source grounded amplifier circuit of FIG. 12, and a diagram showing input / output reflection characteristics. 図１４は、図１２のソース接地増幅回路の出力に２５Ωの伝送線路と９Ωの疑似低インピーダンス伝送線路とを接続した構成の回路図、および入出力反射特性を示す図である。FIG. 14 is a circuit diagram showing a configuration in which a 25Ω transmission line and a 9Ω pseudo-low impedance transmission line are connected to the output of the source grounded amplifier circuit of FIG. 12, and an input / output reflection characteristic. 図１５は、図１２のソース接地増幅回路の出力に２５Ωの伝送線路と９Ωの疑似低インピーダンス伝送線路と２２Ωの伝送線路とを接続した構成の回路図、および入出力反射特性を示す図である。FIG. 15 is a circuit diagram showing a configuration in which a 25Ω transmission line, a 9Ω pseudo-low impedance transmission line, and a 22Ω transmission line are connected to the output of the source grounded amplifier circuit of FIG. 12, and input / output reflection characteristics. .. 図１６は、本発明の第２の実施例に係るゲート接地増幅回路の構成を示す回路図である。FIG. 16 is a circuit diagram showing a configuration of a grounded gate amplifier circuit according to a second embodiment of the present invention. 図１７は、インピーダンス整合回路を設けない状態でのゲート接地増幅回路の入出力反射特性を示すスミスチャートである。FIG. 17 is a Smith chart showing the input / output reflection characteristics of the gate grounded amplifier circuit without the impedance matching circuit. 図１８は、図１６のゲート接地増幅回路の入出力反射特性を示すスミスチャートである。FIG. 18 is a Smith chart showing the input / output reflection characteristics of the grounded gate amplifier circuit of FIG. 図１９は、図１６のゲート接地増幅回路の入力反射波、出力反射波および通過波の振幅特性を示す図である。FIG. 19 is a diagram showing the amplitude characteristics of the input reflected wave, the output reflected wave, and the passing wave of the gate grounded amplifier circuit of FIG. 図２０は、四分の一波長トランスを用いる従来のインピーダンス整合手法を説明する図である。FIG. 20 is a diagram illustrating a conventional impedance matching method using a quarter wavelength transformer. 図２１は、ソース接地増幅回路の入出力反射係数のスミスチャートである。FIG. 21 is a Smith chart of the input / output reflectance coefficient of the source grounded amplifier circuit. 図２２は、ソース接地増幅回路に１４Ωの整合回路を用いて入力整合した場合の入力反射波の振幅特性を示す図である。FIG. 22 is a diagram showing the amplitude characteristics of the input reflected wave when the input is matched by using a 14Ω matching circuit in the source grounded amplifier circuit.

［発明の原理］
低いインピーダンスの線路を作り出すことができれば、上記で述べた四分の一波長トランスによるインピーダンス整合が可能となる。しかし、一般の集積回路プロセスにおいて５０Ωよりも極端に小さいインピーダンスの高周波線路を作り出すことは難しい。 [Principle of invention]
If a low impedance line can be created, impedance matching by the quarter wavelength transformer described above becomes possible. However, it is difficult to produce a high frequency line having an impedance extremely smaller than 50Ω in a general integrated circuit process.

本発明では、集積回路プロセスで通常用いられるＭＩＭ（Metal-Insulator-Metal）容量素子を用いて、疑似的に低インピーダンスの線路を形成する手段を提供する。信号の伝播経路に直列に挿入された通常の伝送線路１（信号線路）に、図１のように周期的に伝送線路１とグランドとの間にＭＩＭ容量素子２を装荷することで、疑似低インピーダンス伝送線路が形成できる。 The present invention provides a means for forming a pseudo-low impedance line by using a MIM (Metal-Insulator-Metal) capacitive element usually used in an integrated circuit process. Pseudo-low by loading the MIM capacitance element 2 between the transmission line 1 and the ground periodically as shown in FIG. 1 on the normal transmission line 1 (signal line) inserted in series with the signal propagation path. An impedance transmission line can be formed.

この疑似低インピーダンス伝送線路は、次のように説明できる。伝送線路１の特性インピーダンスは、伝送線路１の単位長さあたりの容量（信号線路とグランドとの間に並列に挿入される容量）をＣ、伝送線路１の単位長さあたりのインダクタンス（信号線路に直列に挿入される容量）をＬとすると、式（３）のように記述できる。 This pseudo low impedance transmission line can be explained as follows. The characteristic impedance of the transmission line 1 is C for the capacitance per unit length of the transmission line 1 (capacity inserted in parallel between the signal line and ground), and the inductance per unit length of the transmission line 1 (signal line). Let L be the capacitance inserted in series with, and it can be described as in Eq. (3).

つまり、伝送線路１とグランドとの間にＭＩＭ容量素子２を装荷することで、式（３）の分母のＣの値を大きくすることができるので、伝送線路１の特性インピーダンスを低くすることができる。 That is, by loading the MIM capacitance element 2 between the transmission line 1 and the ground, the value of C in the denominator of the equation (3) can be increased, so that the characteristic impedance of the transmission line 1 can be lowered. can.

伝送線路１の所望の特性インピーダンスを作り出すための装荷容量値の計算による導出方法を述べる。まず、ＭＩＭ容量素子２が付与される前の既知の伝送線路１の特性インピーダンスＺ_knownは、伝送線路１の単位長さあたりの容量をＣ、インダクタンスをＬとすれば、式（３）と同様に式（４）のように記述できる。 A derivation method by calculating the loaded capacity value for creating the desired characteristic impedance of the transmission line 1 will be described. _{First, the characteristic impedance Z known} of the known transmission line 1 before the MIM capacitance element 2 is applied is the same as in the equation (3), where C is the capacitance per unit length of the transmission line 1 and L is the inductance. Can be described as in equation (4).

同様に、特性インピーダンスＺ_Xの低インピーダンス伝送線路を形成するために必要となる単位長さあたりの装荷容量をＣ_Xとすれば、特性インピーダンスＺ_Xは次のように記述できる。 Similarly, if the loading capacity per unit length needed to form a low-impedance transmission line having a characteristic impedance Z _X and C _X, the characteristic impedance Z _X can be described as follows.

式（４）、式（５）をＣ_Xについて解くと、次式が得られる。 Solving Eqs. (4) and (5) for C _X gives the following equation.

この式（６）に示すＣ_Xが、本発明に係る特性インピーダンスＺ_Xの低インピーダンス伝送線路を形成するために必要な単位長さあたりの装荷容量である。式（６）の中のＣは、上記のとおり伝送線路１の単位長さあたりの既知の容量値である。この容量値Ｃは、伝送線路１の形状から決まる値であり、計算により別途求めることができる。 _{C X} shown in this equation (6) is the load capacity per unit length required to form a low impedance transmission line having the _{characteristic impedance Z X according} to the present invention. C in the formula (6) is a known capacitance value per unit length of the transmission line 1 as described above. This capacitance value C is a value determined from the shape of the transmission line 1, and can be separately obtained by calculation.

本発明による疑似低インピーダンス伝送線路が実際に線路として機能することを示すために、伝送線路１に周期的にＭＩＭ容量素子２を装荷した構造のＳパラメータを電磁界解析により計算した結果を図２（Ａ）、図２（Ｂ）に示す。図２（Ａ）は図１に示した疑似低インピーダンス伝送線路における通過波（Ｓ₂₁）の振幅特性および反射波（Ｓ₁₁）の振幅特性を示す図、図２（Ｂ）は疑似低インピーダンス伝送線路における通過波（Ｓ₂₁）の位相特性を示す図である。 In order to show that the pseudo-low impedance transmission line according to the present invention actually functions as a line, the result of calculating the S parameter of the structure in which the MIM capacitance element 2 is periodically loaded on the transmission line 1 by electromagnetic field analysis is shown in FIG. (A) and FIG. 2 (B) are shown. _{FIG. 2 (A) is a diagram showing the amplitude characteristics of the passing wave (S 21} ) and the amplitude characteristics of the reflected wave (S ₁₁ ) in the pseudo low impedance transmission line shown in FIG. 1, and FIG. 2 (B) is a pseudo low impedance transmission. It is a figure which shows the phase characteristic of the passing wave (S _{21) in a line.}

ここでの計算では、伝送線路１を薄膜マイクロストリップ線路とした。図３（Ａ）に薄膜マイクロストリップ線路の構造を示す。伝送線路１（薄膜マイクロストリップ線路１００）は、薄膜誘電体１０１と、この誘電体１０１の表面に形成された金属からなる信号線路１０２と、誘電体１０１の裏面に形成されたグランドの金属層１０３とから構成される。図３（Ｂ）に伝送線路１（薄膜マイクロストリップ線路１００）に周期的に装荷されるＭＩＭ容量素子２の構造を示す。ＭＩＭ容量素子２は、グランドの金属層１０３を一方の電極とする。つまり、ＭＩＭ容量素子２は、スルーホール１０４を介して信号線路１０２と電気的に接続された電極となる金属層１０５と、この金属層１０５と対向する電極となる金属層１０３と、金属層１０３と１０５との間の誘電体１０１とから構成される。 In the calculation here, the transmission line 1 is a thin film microstrip line. FIG. 3A shows the structure of the thin film microstrip line. The transmission line 1 (thin film microstrip line 100) includes a thin film dielectric 101, a signal line 102 made of metal formed on the surface of the dielectric 101, and a ground metal layer 103 formed on the back surface of the dielectric 101. It is composed of and. FIG. 3B shows the structure of the MIM capacitive element 2 periodically loaded on the transmission line 1 (thin film microstrip line 100). The MIM capacitive element 2 uses the ground metal layer 103 as one electrode. That is, the MIM capacitance element 2 has a metal layer 105 which is an electrode electrically connected to the signal line 102 via a through hole 104, a metal layer 103 which is an electrode facing the metal layer 105, and a metal layer 103. It is composed of a dielectric 101 between and 105.

薄膜マイクロストリップ線路１００における信号線路１０２の金属厚さを２μｍ、グランドの金属層１０３の厚さを１μｍとした。信号線路１０２とグランドの金属層１０３との間の薄膜誘電体１０１の誘電率としては、薄膜誘電体１０１がＢＣＢ（ベンゾシクロブテン）であることを想定して２．７とした。また、信号線路１０２の幅を１２μｍとし、信号線路１０２の長さ１５μｍ毎に信号線路１０２とグランドの金属層１０３との間に０．３ｆＦ／μｍのＭＩＭ容量素子２を装荷した。 The metal thickness of the signal line 102 in the thin film microstrip line 100 was set to 2 μm, and the thickness of the ground metal layer 103 was set to 1 μm. The dielectric constant of the thin film dielectric 101 between the signal line 102 and the ground metal layer 103 was set to 2.7 on the assumption that the thin film dielectric 101 is BCB (benzocyclobutene). Further, the width of the signal line 102 was set to 12 μm, and a 0.3 fF / μm MIM capacitance element 2 was loaded between the signal line 102 and the ground metal layer 103 every 15 μm in length of the signal line 102.

図２（Ａ）に示すように、本発明に係る疑似低インピーダンス伝送線路は、周波数が高くなるほど通過損失が増える一般的な線路と同傾向の通過特性を示していることが判る。また、図２（Ｂ）に示すように、本発明に係る疑似低インピーダンス伝送線路は、周波数と位相量が比例する一般的な線路と同傾向の位相特性を示していることが判る。図２（Ａ）、図２（Ｂ）が示す事実から、本発明の疑似低インピーダンス伝送線路は、低インピーダンス伝送線路として集積回路プロセスで用いることが可能であることが判る。 As shown in FIG. 2 (A), it can be seen that the pseudo-low impedance transmission line according to the present invention exhibits the same pass characteristics as a general line in which the pass loss increases as the frequency increases. Further, as shown in FIG. 2B, it can be seen that the pseudo-low impedance transmission line according to the present invention exhibits the same tendency of phase characteristics as a general line in which the frequency and the phase amount are proportional to each other. From the facts shown in FIGS. 2 (A) and 2 (B), it can be seen that the pseudo-low impedance transmission line of the present invention can be used as a low impedance transmission line in an integrated circuit process.

上記の式（６）を用いて疑似低インピーダンス伝送線路を作製したときの疑似低インピーダンス伝送線路の特性インピーダンスＺ_Xを図４に示す。図４の縦軸はＭＩＭ容量素子２の値である。図４には、疑似低インピーダンス伝送線路の特性インピーダンスＺ_Xが７．５Ω、９Ω、９．７ΩになるようなＭＩＭ容量素子２の容量値を、式（６）を用いて導出した結果（ＣＸ＿ＣＡＬＣ）と、電磁界解析によってＭＩＭ容量素子２の容量値を変化させながら疑似低インピーダンス伝送線路の特性インピーダンスＺ_Xが７．５Ω、９Ω、９．７Ωになるように調節した結果（ＣＸ＿ＥＭ）とをプロットしている。ＣＸ＿ＣＡＬＣとＣＸ＿ＥＭとはほぼ等しく、式（６）を用いた設計法が有効であることが判る。 FIG. 4 shows _{the characteristic impedance Z X} of the pseudo low impedance transmission line when the pseudo low impedance transmission line is manufactured using the above equation (6). The vertical axis of FIG. 4 is the value of the MIM capacitance element 2. FIG. 4 shows the results (CX_CALC) of deriving the capacitance values of the MIM capacitance element 2 such that _{the characteristic impedances Z X} of the pseudo-low impedance transmission line are 7.5 Ω, 9 Ω, and 9.7 Ω using the equation (6). ) And the result (CX_EM) of adjusting _{the characteristic impedance Z X} of the pseudo low impedance transmission line to 7.5Ω, 9Ω, and 9.7Ω while changing the capacitance value of the MIM capacitance element 2 by electromagnetic field analysis. I'm plotting. CX_CALC and CX_EM are almost equal, and it can be seen that the design method using the equation (6) is effective.

本発明の原理では、伝送線路１上に周期的にＭＩＭ容量素子２を配することによる疑似線路によって等価的に伝送線路１の特性インピーダンスを小さくしている。この時、ＭＩＭ容量素子２とこれに隣接するＭＩＭ容量素子２との間に挟まれる伝送線路１は、その長さが四分の一波長を超えるとトランスのようにインピーダンス変換素子の働きを持ち始めてしまい、上記の議論は成り立たなくなる。 In the principle of the present invention, the characteristic impedance of the transmission line 1 is equivalently reduced by a pseudo line by periodically arranging the MIM capacitance element 2 on the transmission line 1. At this time, the transmission line 1 sandwiched between the MIM capacitance element 2 and the MIM capacitance element 2 adjacent thereto has the function of an impedance conversion element like a transformer when the length exceeds a quarter wavelength. Once started, the above argument no longer holds.

低インピーダンス伝送線路を形成するためには、ＭＩＭ容量素子２とこれに隣接するＭＩＭ容量素子２との間に挟まれる伝送線路１の長さを四分の一波長よりも十分小さくすることが必要である。具体的には、ＭＩＭ容量素子２の装荷周期を、ＭＩＭ容量素子２とこれに隣接するＭＩＭ容量素子２との間にある伝送線路１の、所望の設計周波数における四分の一波長の１／１０以下程度に設定すれば、前記のようなトランス様のインピーダンス変換作用を持たせることなく、本発明に係る低インピーダンス伝送線路を形成可能である。 In order to form a low impedance transmission line, it is necessary to make the length of the transmission line 1 sandwiched between the MIM capacitance element 2 and the MIM capacitance element 2 adjacent thereto sufficiently smaller than a quarter wavelength. Is. Specifically, the loading cycle of the MIM capacitance element 2 is set to 1/1 of the quarter wavelength of the transmission line 1 between the MIM capacitance element 2 and the MIM capacitance element 2 adjacent thereto at a desired design frequency. If it is set to about 10 or less, the low impedance transmission line according to the present invention can be formed without having the transformer-like impedance conversion action as described above.

次に、上記の発明の原理で提案した疑似低インピーダンス伝送線路が、実際の広帯域増幅回路に応用可能であることを説明する。 Next, it will be described that the pseudo-low impedance transmission line proposed by the principle of the above invention can be applied to an actual wideband amplifier circuit.

［第１の実施例］
本発明の第１の実施例として、ソース接地増幅回路への応用形態を説明する。図５は本実施例の適用対象となる３段直列のソース接地増幅回路の構成を示す回路図である。このソース接地増幅回路は、ゲートが入力ポート（ポート１）に接続され、ソースが接地されたトランジスタＱ１と、ゲートが容量素子Ｃ１を介してトランジスタＱ１のドレインと接続され、ソースが接地されたトランジスタＱ２と、ゲートが容量素子Ｃ２を介してトランジスタＱ２のドレインと接続され、ソースが接地され、ドレインが出力ポート（ポート２）に接続されたトランジスタＱ３とから構成される。 [First Example]
As a first embodiment of the present invention, an application mode to a grounded source amplifier circuit will be described. FIG. 5 is a circuit diagram showing a configuration of a three-stage series grounded source amplifier circuit to which this embodiment is applied. In this source grounded amplifier circuit, a transistor Q1 in which the gate is connected to an input port (port 1) and the source is grounded, and a transistor in which the gate is connected to the drain of the transistor Q1 via a capacitive element C1 and the source is grounded. It is composed of Q2 and a transistor Q3 in which the gate is connected to the drain of the transistor Q2 via the capacitive element C2, the source is grounded, and the drain is connected to the output port (port 2).

ここでの計算では、トランジスタＱ１〜Ｑ３として高周波特性に優れたＩｎＰ−ＨＥＭＴ（High Electron Mobility Transistor）の小信号モデルを用いた。また、簡単のために、ソース接地増幅回路のバイアス線路については、各段の間の直流遮断容量Ｃ１，Ｃ２（１００ｆＦを使用）以外は省略している。図５は入力ポート（ポート１）、出力ポート（ポート２）共に整合回路を一切設けていない構成を示している。この状態での入出力反射特性を図６に示す。 In the calculation here, a small signal model of InP-HEMT (High Electron Mobility Transistor) having excellent high frequency characteristics was used as the transistors Q1 to Q3. Further, for the sake of simplicity, the bias line of the source grounded amplifier circuit is omitted except for the DC cutoff capacitances C1 and C2 (using 100 fF) between each stage. FIG. 5 shows a configuration in which neither the input port (port 1) nor the output port (port 2) is provided with a matching circuit. The input / output reflection characteristics in this state are shown in FIG.

図６によれば、入力（Ｓ₁₁）、出力（Ｓ₂₂）共に、従来の問題点で説明したように、インピーダンスが非常に低い（スミスチャートの左端近くに反射係数Ｓ₁₁，Ｓ₂₂がプロットされている）ことが判る。図５の３段直列のソース接地増幅回路の入力インピーダンスは約４Ω、出力インピーダンスは約７Ωである。このような低いインピーダンスのソース接地増幅回路と広帯域にインピーダンス整合を取ることは、従来の手法では非常に困難である。 According to FIG. 6, _{both the input (S 11} ) and the output (S ₂₂ _{) have very low impedance (reflection coefficients S 11} and S ₂₂ are plotted near the left end of the Smith chart, as explained in the conventional problems. It turns out that it has been done). The input impedance of the three-stage series grounded source amplifier circuit of FIG. 5 is about 4Ω, and the output impedance is about 7Ω. Impedance matching over a wide band with such a low impedance source grounded amplifier circuit is very difficult with conventional methods.

図７は本実施例に係るソース接地増幅回路の構成を示す回路図である。この図７の構成は、図５の３段直列のソース接地増幅回路の入出力に本発明の疑似低インピーダンス伝送線路を含むインピーダンス整合回路を接続したものである。 FIG. 7 is a circuit diagram showing a configuration of a source grounded amplifier circuit according to this embodiment. The configuration of FIG. 7 is such that an impedance matching circuit including the pseudo-low impedance transmission line of the present invention is connected to the input / output of the source grounded amplifier circuit of the three-stage series of FIG.

入力ポート（ポート１）とトランジスタＱ１のゲートとの間に挿入された入力側のインピーダンス整合回路１０は、特性インピーダンスが３２Ωの伝送線路１１と、特性インピーダンスが１４Ωの伝送線路１２と、特性インピーダンスが６．５Ωの伝送線路１３とを直列に接続したものである。 The impedance matching circuit 10 on the input side inserted between the input port (port 1) and the gate of the transistor Q1 has a transmission line 11 having a characteristic impedance of 32Ω, a transmission line 12 having a characteristic impedance of 14Ω, and a characteristic impedance. The 6.5Ω transmission line 13 is connected in series.

一方、出力ポート（ポート２）とトランジスタＱ３のドレインとの間に挿入された出力側のインピーダンス整合回路１４は、特性インピーダンスが２５Ωの伝送線路１５と、特性インピーダンスが９Ωの伝送線路１６と、特性インピーダンスが２２Ωの伝送線路１７とを直列に接続したものである。 On the other hand, the impedance matching circuit 14 on the output side inserted between the output port (port 2) and the drain of the transistor Q3 has a transmission line 15 having a characteristic impedance of 25Ω, a transmission line 16 having a characteristic impedance of 9Ω, and characteristics. A transmission line 17 having an impedance of 22 Ω is connected in series.

ここでは、伝送線路１２，１３，１６が、本発明の疑似低インピーダンス伝送線路である。すなわち、伝送線路１２，１３，１６のそれぞれが、低インピーダンス化に必要な装荷容量値Ｃ_Xにより、疑似低インピーダンス伝送線路となっている。疑似低インピーダンス伝送線路１２，１３，１６の具体的な構成については後述する。また、図７の例では、特性インピーダンス２５Ωの伝送線路１５以外の伝送線路１１〜１３，１６，１７は、全て設計周波数における伝送線路長が四分の一波長に設定されており、四分の一波長トランスとして作用している。 Here, the transmission lines 12, 13 and 16 are the pseudo low impedance transmission lines of the present invention. That is, each of the transmission lines 12, 13 and 16 is a pseudo low impedance transmission line according to the _{load capacity value C X required for low impedance.} The specific configurations of the pseudo low impedance transmission lines 12, 13 and 16 will be described later. Further, in the example of FIG. 7, all the transmission lines 11 to 13, 16 and 17 other than the transmission line 15 having a characteristic impedance of 25 Ω have the transmission line length at the design frequency set to a quarter wavelength, which is a quarter. It acts as a one-wavelength transformer.

図８に図７の回路の入出力反射特性を示し、図９に図７の回路の入力反射波（Ｓ₃₃）の振幅特性、出力反射波（Ｓ₄₄）の振幅特性および通過波（Ｓ₄₃）の振幅特性を示す。図８、図９によれば、２２０ＧＨｚ〜３２０ＧＨｚにわたって良好な反射特性が得られており、それに伴い、およそ１００ＧＨｚの帯域にわたって正の利得を有する非常に広帯域な増幅動作が実現されていることが判る。 FIG. 8 shows the input / output reflection characteristics of the circuit of FIG. 7, and FIG. 9 shows _{the amplitude characteristics of the input reflected wave (S 33} ), the amplitude characteristics of the output reflected wave (S ₄₄ ), and the passing wave (S _{43) of the circuit of FIG.} ) Shows the amplitude characteristics. According to FIGS. 8 and 9, it can be seen that good reflection characteristics are obtained from 220 GHz to 320 GHz, and accordingly, a very wide band amplification operation having a positive gain over a band of about 100 GHz is realized. ..

次に、図８、図９のような良好な入出力反射特性を得るための詳細な設計法について説明する。インピーダンス整合回路がない場合のソース接地増幅回路の構成および入出力反射特性は図５、図６に示したとおりである。 Next, a detailed design method for obtaining good input / output reflection characteristics as shown in FIGS. 8 and 9 will be described. The configuration and input / output reflection characteristics of the source grounded amplifier circuit when there is no impedance matching circuit are as shown in FIGS. 5 and 6.

まず、入力側のインピーダンス整合を取ることを考える。方針は次のとおりである。図５の３段直列のソース接地増幅回路の入力インピーダンスは４Ωと非常に低いので、このインピーダンス値にできるだけ近い特性インピーダンスの疑似低インピーダンス伝送線路からなる四分の一波長トランスによって入力インピーダンスを上げていく。入力インピーダンスが２０Ω程度まで上昇すれば、２０Ωと５０Ωとのインピーダンス整合に必要な四分の一波長トランスの特性インピーダンスは、式（７）に示すように凡そ３２Ωとなり、通常の伝送線路でも実現可能なインピーダンス値の四分の一波長トランスによりインピーダンス整合が可能となる。 First, consider impedance matching on the input side. The policy is as follows. Since the input impedance of the three-stage series source grounded amplifier circuit in Fig. 5 is as low as 4Ω, raise the input impedance with a quarter-wave transformer consisting of a pseudo-low impedance transmission line with a characteristic impedance as close as possible to this impedance value. go. If the input impedance rises to about 20Ω, the characteristic impedance of the quarter-wave transformer required for impedance matching between 20Ω and 50Ω becomes approximately 32Ω as shown in equation (7), which can be realized even with a normal transmission line. Impedance matching is possible with a quarter-wave transformer with a high impedance value.

まず、入力インピーダンスを２０Ω程度まで上昇させる。図７の例では、６．５Ωの疑似低インピーダンス伝送線路１３と１４Ωの疑似低インピーダンス伝送線路１２とを用いた。 First, the input impedance is raised to about 20Ω. In the example of FIG. 7, a 6.5Ω pseudo low impedance transmission line 13 and a 14Ω pseudo low impedance transmission line 12 are used.

６．５Ωの疑似低インピーダンス伝送線路１３は、図１に示したように伝送線路１とＭＩＭ容量素子２とから構成される。伝送線路１としては、上記の発明の原理で説明したように、信号線路１０２の幅が１２μｍ、信号線路１０２の厚さが２μｍ、グランドの金属層１０３の厚さが１μｍ、薄膜誘電体１０１の誘電率が２．７の薄膜マイクロストリップ線路１００を用いた。 The 6.5Ω pseudo-low impedance transmission line 13 is composed of the transmission line 1 and the MIM capacitance element 2 as shown in FIG. As the transmission line 1, as described in the principle of the above invention, the width of the signal line 102 is 12 μm, the thickness of the signal line 102 is 2 μm, the thickness of the ground metal layer 103 is 1 μm, and the thin film dielectric 101. A thin film microstrip line 100 having a dielectric constant of 2.7 was used.

そして、信号線路１０２の長さ１５μｍ毎に（ＭＩＭ容量素子２とこれに隣接するＭＩＭ容量素子２との間の伝送線路１の長さが１５μｍ）、信号線路１０２とグランドの金属層１０３との間に２．３ｆＦ／μｍのＭＩＭ容量素子２を装荷した。この２．３ｆＦ／μｍは、図４の特性インピーダンスＺ_XとＭＩＭ容量素子２の容量値Ｃ_Xとの関係を線形関係と見なし、特性インピーダンスＺ_X＝６．５Ωに対応するＭＩＭ容量素子２の容量値Ｃ_Xを外挿により求めたものである。 Then, every 15 μm in length of the signal line 102 (the length of the transmission line 1 between the MIM capacitance element 2 and the MIM capacitance element 2 adjacent thereto is 15 μm), the signal line 102 and the ground metal layer 103 are combined. A 2.3 fF / μm MIM capacitive element 2 was loaded between them. For this 2.3 fF / μm, _{the relationship between the characteristic impedance Z X} in FIG. 4 and the capacitance value C _X of the MIM capacitance element 2 is regarded as a linear relationship, and the MIM capacitance element 2 corresponding to the _{characteristic impedance Z X = 6.5 Ω.} The capacitance value C _X is obtained by extrapolation.

また、１４Ωの疑似低インピーダンス伝送線路１２についても同様に、伝送線路１として、伝送線路１３と同じ寸法の薄膜マイクロストリップ線路１００を用いた。そして、信号線路１０２の長さ２０μｍ毎に（ＭＩＭ容量素子２とこれに隣接するＭＩＭ容量素子２との間の伝送線路１の長さが２０μｍ）、信号線路１０２とグランドの金属層１０３との間に０．５ｆＦ／μｍのＭＩＭ容量素子２を装荷した。伝送線路１２，１３の設計周波数における伝送線路長は、上記のとおり四分の一波長に設定した。 Similarly, for the 14Ω pseudo low impedance transmission line 12, a thin film microstrip line 100 having the same dimensions as the transmission line 13 was used as the transmission line 1. Then, every 20 μm in length of the signal line 102 (the length of the transmission line 1 between the MIM capacitance element 2 and the MIM capacitance element 2 adjacent thereto is 20 μm), the signal line 102 and the ground metal layer 103 are combined. A 0.5 fF / μm MIM capacitance element 2 was loaded between them. The transmission line length at the design frequencies of the transmission lines 12 and 13 was set to a quarter wavelength as described above.

図１０（Ａ）に示すように、図５のソース接地増幅回路の入力に６．５Ωの疑似低インピーダンス伝送線路１３のみを接続した場合の入出力反射特性を図１０（Ｂ）に示す。図１０（Ｂ）によれば、入力インピーダンスが１０Ωまで上昇することが判る。 As shown in FIG. 10A, the input / output reflection characteristics when only the 6.5Ω pseudo low impedance transmission line 13 is connected to the input of the source grounded amplifier circuit of FIG. 5 are shown in FIG. 10B. According to FIG. 10B, it can be seen that the input impedance rises to 10Ω.

次に、図１１（Ａ）に示すように、図５のソース接地増幅回路の入力に１４Ωの疑似低インピーダンス伝送線路１２と６．５Ωの疑似低インピーダンス伝送線路１３とを接続した場合の入出力反射特性を図１１（Ｂ）に示す。図１１（Ｂ）によれば、入力インピーダンスが２０Ω付近まで上昇することが判る。 Next, as shown in FIG. 11A, input / output when a 14Ω pseudo low impedance transmission line 12 and a 6.5Ω pseudo low impedance transmission line 13 are connected to the input of the source grounded amplifier circuit of FIG. The reflection characteristics are shown in FIG. 11 (B). According to FIG. 11B, it can be seen that the input impedance rises to around 20Ω.

最後に、図１２（Ａ）に示すように、図５のソース接地増幅回路の入力に３２Ωの伝送線路１１と１４Ωの疑似低インピーダンス伝送線路１２と６．５Ωの疑似低インピーダンス伝送線路１３とを接続した場合の入出力反射特性を図１２（Ｂ）に示す。こうして、５０Ωとの整合が取れ、入力側のインピーダンス整合が完了する。 Finally, as shown in FIG. 12A, a 32Ω transmission line 11, a 14Ω pseudo low impedance transmission line 12 and a 6.5Ω pseudo low impedance transmission line 13 are connected to the input of the source grounded amplifier circuit of FIG. The input / output reflection characteristics when connected are shown in FIG. 12 (B). In this way, matching with 50Ω is achieved, and impedance matching on the input side is completed.

続いて、出力側のインピーダンス整合を取ることを考える。図５、図６に示した例では、ソース接地増幅回路の出力インピーダンスに若干の容量性が現れている。四分の一波長トランスによるインピーダンス整合は、抵抗性のインピーダンスを抵抗性に変換するものであるから、まずは、ソース接地増幅回路の出力インピーダンスを抵抗性に変換することを考える。 Next, consider impedance matching on the output side. In the examples shown in FIGS. 5 and 6, some capacitance appears in the output impedance of the source grounded amplifier circuit. Impedance matching with a quarter-wavelength transformer converts the impedance of resistance into resistance, so first consider converting the output impedance of the source-grounded amplifier circuit into resistance.

図１３（Ａ）に示すように、図１２のソース接地増幅回路の出力に２５Ωの伝送線路１５を接続した場合の入出力反射特性を図１３（Ｂ）に示す。２５Ωの伝送線路１５をインダクタとして用いることで、ソース接地増幅回路の出力容量を相殺している。インダクタとして用いる伝送線路１５のインピーダンス値は特に重要ではなく、どのようなインピーダンスを用いても、伝送線路１５の遅延量を適切に選択すれば、ソース接地増幅回路の出力インピーダンスを抵抗性に変換することは可能である。 As shown in FIG. 13 (A), the input / output reflection characteristics when the 25Ω transmission line 15 is connected to the output of the source grounded amplifier circuit of FIG. 12 are shown in FIG. 13 (B). By using the 25Ω transmission line 15 as the inductor, the output capacitance of the source grounded amplifier circuit is offset. The impedance value of the transmission line 15 used as an inductor is not particularly important, and no matter what impedance is used, if the delay amount of the transmission line 15 is properly selected, the output impedance of the source grounded amplifier circuit will be converted to resistance. It is possible.

次に、図１４（Ａ）に示すように、図１２のソース接地増幅回路の出力に２５Ωの伝送線路１５と９Ωの疑似低インピーダンス伝送線路１６とを接続した場合の入出力反射特性を図１４（Ｂ）に示す。 Next, as shown in FIG. 14A, the input / output reflection characteristics when the 25Ω transmission line 15 and the 9Ω pseudo low impedance transmission line 16 are connected to the output of the source grounded amplifier circuit of FIG. 12 are shown in FIG. Shown in (B).

９Ωの疑似低インピーダンス伝送線路１６についても上記と同様に、伝送線路１として、伝送線路１３と同じ寸法の薄膜マイクロストリップ線路１００を用いた。そして、信号線路１０２の長さ１５μｍ毎に（ＭＩＭ容量素子２とこれに隣接するＭＩＭ容量素子２との間の伝送線路１の長さが１５μｍ）、信号線路１０２とグランドの金属層１０３との間に１．２５ｆＦ／μｍのＭＩＭ容量素子２を装荷した。この１．２５ｆＦ／μｍは、特性インピーダンスＺ_X＝９Ωに対応するＭＩＭ容量素子２の容量値Ｃ_Xを図４から求めたものである。 As for the 9Ω pseudo low impedance transmission line 16, a thin film microstrip line 100 having the same dimensions as the transmission line 13 was used as the transmission line 1 in the same manner as described above. Then, every 15 μm in length of the signal line 102 (the length of the transmission line 1 between the MIM capacitance element 2 and the MIM capacitance element 2 adjacent thereto is 15 μm), the signal line 102 and the ground metal layer 103 are combined. A 1.25 fF / μm MIM capacitive element 2 was loaded between them. This 1.25 fF / μm is obtained from FIG. 4 as _{the capacitance value C X} of the MIM capacitance element 2 corresponding to _{the characteristic impedance Z X = 9 Ω.}

最後に、図１５（Ａ）に示すように、図１２のソース接地増幅回路の出力に２５Ωの伝送線路１５と９Ωの疑似低インピーダンス伝送線路１６と２２Ωの伝送線路１７とを接続した場合の入出力反射特性を図１５（Ｂ）に示す。こうして、５０Ωとの整合が取れ、入力側と同様に、出力側のインピーダンス整合が完了する。 Finally, as shown in FIG. 15 (A), the input when the 25Ω transmission line 15, the 9Ω pseudo low impedance transmission line 16 and the 22Ω transmission line 17 are connected to the output of the source grounded amplifier circuit of FIG. The output reflection characteristics are shown in FIG. 15 (B). In this way, matching with 50Ω is achieved, and impedance matching on the output side is completed as in the case of the input side.

以上が本実施例のインピーダンス整合回路の設計法である。以上はあくまでインピーダンス整合の取り方の一例であり、実際には使用する四分の一波長トランスの段数、インピーダンス値などにより無限の組み合わせが存在する。 The above is the design method of the impedance matching circuit of this embodiment. The above is just an example of impedance matching, and there are infinite combinations depending on the number of stages of the quarter-wavelength transformer used and the impedance value.

本実施例のように５０Ωよりも顕著に低いインピーダンスの素子に対して通常の伝送線路から成る四分の一波長トランスを用いてインピーダンス整合をとることは従来の技術では不可能であった。不可能である理由は、５０Ωよりも顕著に低いインピーダンスを持つ伝送線路を従来の集積回路プロセスでは製作できなかったからである。本実施例では、通常の伝送線路１とＭＩＭ容量素子２とを用いてインピーダンスの低い疑似線路を作り出すことによって、この課題を解決できていることが上記の設計法から判る。 It has not been possible with conventional technology to achieve impedance matching using a quarter wavelength transformer consisting of a normal transmission line for an element having an impedance significantly lower than 50Ω as in this embodiment. The reason why it is impossible is that a transmission line having an impedance significantly lower than 50Ω cannot be manufactured by a conventional integrated circuit process. In this embodiment, it can be seen from the above design method that this problem can be solved by creating a pseudo line having a low impedance by using a normal transmission line 1 and a MIM capacitance element 2.

［第２の実施例］
次に、本発明の第２の実施例として、ゲート接地増幅回路への応用形態を説明する。図１６は本実施例に係るゲート接地増幅回路の構成を示す回路図である。本実施例では、適用対象として２段直列のゲート接地増幅回路を例に挙げている。２段直列のゲート接地増幅回路は、ゲートが接地され、ソースがインピーダンス整合回路２０を介して入力ポート（ポート１）に接続されたトランジスタＱ４と、ゲートが接地され、ソースがトランジスタＱ４のドレインに接続され、ドレインがインピーダンス整合回路２２を介して出力ポート（ポート２）に接続されたトランジスタＱ５とから構成される。 [Second Example]
Next, as a second embodiment of the present invention, an application form to a grounded gate amplifier circuit will be described. FIG. 16 is a circuit diagram showing a configuration of a gate grounded amplifier circuit according to this embodiment. In this embodiment, a two-stage series gate grounded amplifier circuit is given as an example as an application target. In the two-stage series gate grounded amplifier circuit, the gate is grounded and the source is connected to the input port (port 1) via the impedance matching circuit 20. The gate is grounded and the source is the drain of the transistor Q4. It is composed of a transistor Q5 which is connected and whose drain is connected to an output port (port 2) via an amplifier matching circuit 22.

入力ポート（ポート１）とトランジスタＱ４のソースとの間に挿入された入力側のインピーダンス整合回路２０は、特性インピーダンスが２８Ωの伝送線路２１からなる。一方、出力ポート（ポート２）とトランジスタＱ５のドレインとの間に挿入された出力側のインピーダンス整合回路２２は、特性インピーダンスが５０Ωの伝送線路２３と、特性インピーダンスが６Ωの伝送線路２４とを直列に接続したものである。ここでは、伝送線路２４が、本発明の疑似低インピーダンス伝送線路である。 The impedance matching circuit 20 on the input side inserted between the input port (port 1) and the source of the transistor Q4 is composed of a transmission line 21 having a characteristic impedance of 28Ω. On the other hand, the impedance matching circuit 22 on the output side inserted between the output port (port 2) and the drain of the transistor Q5 connects a transmission line 23 having a characteristic impedance of 50Ω and a transmission line 24 having a characteristic impedance of 6Ω in series. It is connected to. Here, the transmission line 24 is the pseudo low impedance transmission line of the present invention.

ゲート接地増幅回路は、その入力インピーダンスが純抵抗（トランジスタの伝達コンダクタンス値の逆数に等しい）を示し、出力インピーダンスが非常に高いことで知られる。３００ＧＨｚ帯では、ソース接地増幅回路と同様に出力インピーダンスはトランジスタの寄生容量によって非常に低い値をとる。 The gate-grounded amplifier circuit is known for having a pure resistance (equal to the reciprocal of the transfer conductance value of the transistor) at its input impedance and a very high output impedance. In the 300 GHz band, the output impedance takes a very low value due to the parasitic capacitance of the transistor, similar to the source grounded amplifier circuit.

本実施例では、トランジスタＱ４，Ｑ５としてＩｎＰ−ＨＥＭＴを用いた。図１６に示した構成のうち、インピーダンス整合回路２０，２２を設けない状態での２段直列のゲート接地増幅回路の入出力反射特性を図１７に示す。図１７によれば、入力（Ｓ₃₃）、出力（Ｓ₄₄）共に、インピーダンスが低いことが判る。２段直列のゲート接地増幅回路の入力インピーダンスは１５Ω程度であり、出力インピーダンスは非常に小さい。 In this example, InP-HEMT was used as the transistors Q4 and Q5. Of the configurations shown in FIG. 16, the input / output reflection characteristics of the two-stage series gate grounded amplifier circuit in the state where the impedance matching circuits 20 and 22 are not provided are shown in FIG. According to FIG. 17, it can be seen that the impedance of both the _{input (S 33} ) and the output (S _{44) is low.} The input impedance of the two-stage series gate grounded amplifier circuit is about 15Ω, and the output impedance is very small.

次に、図１８に図１６の回路の入出力反射特性を示し、図１９に図１６の回路の入力反射波（Ｓ₁₁）の振幅特性、出力反射波（Ｓ₂₂）の振幅特性および通過波（Ｓ₂₁）の振幅特性を示す。図１８によれば、入出力共にインピーダンス整合が取れていることが判り、また図１９によれば、広帯域な増幅回路を実現できていることが判る。 Next, FIG. 18 shows the input / output reflection characteristics of the circuit of FIG. 16, and FIG. 19 shows _{the amplitude characteristics of the input reflected wave (S 11} ), the amplitude characteristics of the output reflected wave (S ₂₂ ), and the passing wave of the circuit of FIG. The amplitude characteristic of (S _{21) is shown.} According to FIG. 18, it can be seen that impedance matching is achieved for both input and output, and according to FIG. 19, it can be seen that a wideband amplifier circuit can be realized.

６Ωの疑似低インピーダンス伝送線路２４は、上記と同様に、伝送線路１として、伝送線路１３と同じ寸法の薄膜マイクロストリップ線路１００を用いた。そして、信号線路１０２の長さ１５μｍ毎に（ＭＩＭ容量素子２とこれに隣接するＭＩＭ容量素子２との間の伝送線路１の長さが１５μｍ）、信号線路１０２とグランドの金属層１０３との間に２．４ｆＦ／μｍのＭＩＭ容量素子２を装荷した。この２．４ｆＦ／μｍは、図４の特性インピーダンスＺ_XとＭＩＭ容量素子２の容量値Ｃ_Xとの関係を線形関係と見なし、特性インピーダンスＺ_X＝６Ωに対応するＭＩＭ容量素子２の容量値Ｃ_Xを外挿により求めたものである。 As the 6Ω pseudo low impedance transmission line 24, a thin film microstrip line 100 having the same dimensions as the transmission line 13 was used as the transmission line 1 in the same manner as described above. Then, every 15 μm in length of the signal line 102 (the length of the transmission line 1 between the MIM capacitance element 2 and the MIM capacitance element 2 adjacent thereto is 15 μm), the signal line 102 and the ground metal layer 103 are combined. A 2.4 fF / μm MIM capacitive element 2 was loaded between them. For this 2.4 fF / μm, _{the relationship between the characteristic impedance Z X} in FIG. 4 and the capacitance value C _X of the MIM capacitance element 2 is regarded as a linear relationship, and the capacitance value of the MIM capacitance element 2 corresponding to the _{characteristic impedance Z X = 6Ω.} C _X is obtained by extrapolation.

［第３の実施例］
次に、本発明の第３の実施例として、カスコード増幅回路への応用形態を説明する。カスコード増幅回路は、ソース接地増幅回路とゲート接地増幅回路とを直列接続した形態である。したがって、カスコード増幅回路の入力インピーダンスはソース接地増幅回路と同様の特性を示し、カスコード増幅回路の出力インピーダンスはゲート接地増幅回路と同様の特性を示す。 [Third Example]
Next, as a third embodiment of the present invention, an application form to a cascode amplifier circuit will be described. The cascode amplifier circuit is a form in which a source grounded amplifier circuit and a gate grounded amplifier circuit are connected in series. Therefore, the input impedance of the cascode amplifier circuit shows the same characteristics as the source grounded amplifier circuit, and the output impedance of the cascode amplifier circuit shows the same characteristics as the gate grounded amplifier circuit.

このため、カスコード増幅回路のインピーダンス整合は、入力側のインピーダンス整合回路に関しては第１の実施例のインピーダンス整合回路１０と同様の構成で実現することができ、出力側のインピーダンス整合回路に関しては第２の実施例のインピーダンス整合回路２２と同様の構成で実現することができる。 Therefore, the impedance matching of the cascode amplifier circuit can be realized with the same configuration as the impedance matching circuit 10 of the first embodiment with respect to the impedance matching circuit on the input side, and the second impedance matching circuit with respect to the output side. It can be realized by the same configuration as the impedance matching circuit 22 of the embodiment.

［第４の実施例］
次に、本発明の第４の実施例として、電力増幅回路（パワーアンプ）への適用例を説明する。本発明は、入力、出力のインピーダンスがより低下しやすい電力増幅回路に極めて有効である。電力増幅回路では、通常、出力段に多数のトランジスタを並列配置することによって出力パワーを増加させる。このとき、一並列の場合と比較すると、電力増幅回路の出力インピーダンスは並列数倍だけ低下する。このような場合には、低周波帯であっても電力増幅回路の出力インピーダンスは５０Ωよりも顕著に低いインピーダンスをとることがある。このような電力増幅回路の出力に対して本発明の整合回路を設けることは非常に有用である。 [Fourth Example]
Next, as a fourth embodiment of the present invention, an application example to a power amplifier circuit (power amplifier) will be described. The present invention is extremely effective for a power amplifier circuit in which input and output impedances are more likely to decrease. In a power amplification circuit, the output power is usually increased by arranging a large number of transistors in parallel in the output stage. At this time, the output impedance of the power amplifier circuit is reduced by several times in parallel as compared with the case of one parallel. In such a case, the output impedance of the power amplifier circuit may be significantly lower than 50Ω even in the low frequency band. It is very useful to provide the matching circuit of the present invention for the output of such a power amplifier circuit.

なお、第１〜第４の実施例では、伝送線路に周期的に設ける容量素子の例として、ＭＩＭ容量素子を例に挙げて説明したが、従来の集積回路プロセスで形成可能なものであれば、ＭＩＭ容量素子でなくても構わない。 In the first to fourth embodiments, a MIM capacitive element has been described as an example of a capacitive element periodically provided on a transmission line, but any device that can be formed by a conventional integrated circuit process has been described. , It does not have to be a MIM capacitive element.

本発明は、高周波電気信号を扱う回路技術に適用することができる。 The present invention can be applied to circuit techniques for handling high frequency electrical signals.

２…ＭＩＭ容量素子、１０，１４，２０，２２…インピーダンス整合回路、１，１１，１５，１７，２１，２３…伝送線路、１２，１３，１６，２４…疑似低インピーダンス伝送線路、１００…薄膜マイクロストリップ線路、１０１…誘電体、１０２…信号線路、１０３，１０５…金属層、１０４…スルーホール、Ｑ１〜Ｑ５…トランジスタ、Ｃ１，Ｃ２…容量素子。 2 ... MIM capacitive element, 10, 14, 20, 22 ... Impedance matching circuit, 1, 11, 15, 17, 21, 23 ... Transmission line, 12, 13, 16, 24 ... Pseudo low impedance transmission line, 100 ... Thin film Microstrip line, 101 ... dielectric, 102 ... signal line, 103, 105 ... metal layer, 104 ... through hole, Q1 to Q5 ... transistor, C1, C2 ... capacitive element.

Claims

信号線路と、
前記信号線路とグランドとの間に周期的に設けられた複数の容量素子とを備え、
前記信号線路に前記容量素子を設ける周期は、伝送線路の設計周波数における四分の一波長よりも短い値に設定され、
誘電体と、この誘電体の表面に形成された前記信号線路と、前記誘電体の裏面に形成された前記グランドとなる第１の金属層とからマイクロストリップ線路が構成され、
前記複数の容量素子のそれぞれは、前記信号線路と電気的に接続された電極となる第２の金属層と、この第２の金属層と対向する電極となる前記第１の金属層と、前記第１の金属層と前記第２の金属層との間の前記誘電体とから構成されることを特徴とする伝送線路。 Signal line and
It is provided with a plurality of capacitive elements periodically provided between the signal line and the ground.
The period for providing the capacitive element on the signal line is set to a value shorter than a quarter wavelength of the design frequency of the transmission line .
A microstrip line is composed of a dielectric, the signal line formed on the surface of the dielectric, and the first metal layer serving as the ground formed on the back surface of the dielectric.
Each of the plurality of capacitive elements includes a second metal layer serving as an electrode electrically connected to the signal line, the first metal layer serving as an electrode facing the second metal layer, and the above-mentioned first metal layer. A transmission line characterized by being composed of the dielectric material between the first metal layer and the second metal layer.

請求項１記載の伝送線路において、
前記信号線路に前記容量素子を設ける周期は、伝送線路の設計周波数における四分の一波長の１／１０以下の値に設定されていることを特徴とする伝送線路。 In the transmission line according to claim 1,
A transmission line characterized in that the period for providing the capacitive element on the signal line is set to a value of 1/10 or less of a quarter wavelength of the design frequency of the transmission line.

信号の伝播経路に直列に挿入された、請求項１または２記載の伝送線路を含むことを特徴とする整合回路。 A matching circuit comprising the transmission line according to claim 1 or 2 , which is inserted in series with a signal propagation path.

信号の出力側に、請求項３記載の整合回路を含むことを特徴とする増幅回路。 An amplifier circuit comprising the matching circuit according to claim 3 on the output side of a signal.

請求項４記載の増幅回路において、
ゲート接地増幅回路または電力増幅回路であることを特徴とする増幅回路。 In the amplifier circuit according to claim 4,
An amplifier circuit characterized by being a gate grounded amplifier circuit or a power amplifier circuit.

信号の入力側および出力側のそれぞれに、請求項３記載の整合回路を含むことを特徴とする増幅回路。 An amplifier circuit according to claim 3 , wherein each of the input side and the output side of the signal includes the matching circuit according to claim 3.

請求項６記載の増幅回路において、
ソース接地増幅回路、またはソース接地増幅回路とゲート接地増幅回路とを直列に接続したカスコード増幅回路であることを特徴とする増幅回路。 In the amplifier circuit according to claim 6,
An amplifier circuit characterized by being a source grounded amplifier circuit or a cascode amplifier circuit in which a source grounded amplifier circuit and a gate grounded amplifier circuit are connected in series.