JP6943193B2 - Transmission line, matching circuit and amplifier circuit - Google Patents
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Description
本発明は、高周波電気信号を扱う回路技術、特に広帯域の増幅回路に整合回路として適用可能な伝送線路に関するものである。 The present invention relates to a circuit technique for handling a high frequency electric signal, particularly a transmission line applicable as a matching circuit to a wideband amplifier circuit.
高周波領域におけるアンプの広帯域インピーダンス整合は様々な手法が知られている。分布整合増幅回路や抵抗整合増幅回路は、非常に広帯域な整合が実現できる手段として良く知られている。しかしながら、100GHzを超えるようなサブTHz帯においては、トランジスタの最大有能電力利得が小さく、かつ伝送線路等の受動素子の損失が大きいため、これらの整合手段が必ずしも有効に使用できるとは限らない。 Various methods are known for wideband impedance matching of amplifiers in the high frequency region. Distribution matching amplifier circuits and resistance matching amplifier circuits are well known as means capable of achieving very wide band matching. However, in the sub-THz band exceeding 100 GHz, the maximum effective power gain of the transistor is small and the loss of the passive element such as the transmission line is large, so that these matching means cannot always be used effectively. ..
例えば、分布整合増幅回路では、分布増幅回路の段数を増加させることで増幅利得を大きくできるが、同時に分布整合に不可欠なインダクタンス用伝送線路の長さも増えるため、線路の高周波損失によってトランジスタの利得増加分が相殺され、結果として大きな利得が得られない場合がある。また、抵抗整合増幅回路についても、整合回路内に損失性の抵抗を含むため、トランジスタの利得が小さい場合にはやはり増幅回路の利得は小さくなってしまう。したがって、サブTHz帯の増幅回路では、その整合回路は、長い伝送線路や抵抗などの損失性の素子をできる限り含まない形態が望ましい。 For example, in a distributed matching amplifier circuit, the amplification gain can be increased by increasing the number of stages of the distributed amplifier circuit, but at the same time, the length of the inductance transmission line, which is indispensable for distribution matching, also increases, so that the gain of the transistor increases due to the high frequency loss of the line. Minutes may be offset, resulting in no significant gain. Further, since the resistance matching amplifier circuit also includes a lossy resistor in the matching circuit, the gain of the amplifier circuit also becomes small when the gain of the transistor is small. Therefore, in the sub-THz band amplifier circuit, it is desirable that the matching circuit does not include lossy elements such as long transmission lines and resistors as much as possible.
損失性の素子を用いないインピーダンス整合手法として、四分の一波長トランスを用いる手法が知られている。これは、図20(A)のように、それぞれZ0とZ1の入力インピーダンスを有する素子200と素子201とを整合させたいときに、両者の間に長さが四分の一波長で、そのインピーダンス値が式(1)に示すZmとなるような伝送線路202を挿入する手法である。
As an impedance matching method that does not use a lossy element, a method that uses a quarter wavelength transformer is known. This is because, as shown in FIG. 20 (A), when it is desired to match the
この手法によって、設計周波数において素子200と素子201間のインピーダンス整合が取れることが知られている。広帯域化のためには、図20(B)に示すように伝送線路202−1〜202−nを多段に接続して、式(1)を満たすようにすればよいことが知られている。即ち、図20(B)の構成は、Z0からZ1に一気にインピーダンスを変換するのではなく、Z0からZ1まで徐々にインピーダンスを変換することによって、広帯域化を図るものである。
It is known that impedance matching between the
また逆に、Z0とZ1の値が大きく異なる場合、式(1)を満たす四分の一波長トランスの数が一つしかない場合には、非常に狭帯域な整合しか取れないことが知られている。図20(A)、図20(B)のインピーダンス整合手法は、四分の一波長トランスのみを用いるため、低損失な整合回路を実現できる手法として非常に有用である(非特許文献1参照)。 On the contrary, when the values of Z 0 and Z 1 are significantly different, and when there is only one quarter-wavelength transformer satisfying the equation (1), only a very narrow band matching can be obtained. Are known. Since the impedance matching method of FIGS. 20 (A) and 20 (B) uses only a quarter wavelength transformer, it is very useful as a method capable of realizing a low-loss matching circuit (see Non-Patent Document 1). ..
しかしながら、四分の一波長トランスを用いるインピーダンス整合手法をサブTHz帯の広帯域増幅回路に応用する場合に、次に述べる問題が発生する場合がある。具体的には、増幅回路そのもののインピーダンスの低下に起因する整合の困難性と広帯域化の困難性が生じる、という問題である。 However, when the impedance matching method using a quarter wavelength transformer is applied to a wideband amplifier circuit in the sub-THz band, the following problems may occur. Specifically, there is a problem that matching is difficult and wideband is difficult due to a decrease in impedance of the amplifier circuit itself.
図21に、FET(電界効果トランジスタ)を用いたソース接地増幅回路の入出力反射係数のスミスチャートを示す。図21によると、入力、出力共に非常にインピーダンスが低いことが判る。入出力インピーダンスが極めて小さくなる理由は、入出力に僅かに存在するトランジスタの寄生容量によるインピーダンス低下が、設計周波数の高周波化により顕著になるからである。 FIG. 21 shows a Smith chart of the input / output reflectance coefficient of a source grounded amplifier circuit using a FET (field effect transistor). According to FIG. 21, it can be seen that the impedance of both the input and the output is very low. The reason why the input / output impedance becomes extremely small is that the impedance decrease due to the parasitic capacitance of the transistor slightly present in the input / output becomes remarkable due to the increase in the design frequency.
四分の一波長トランスによるインピーダンス整合の困難性をより具体的に説明するために、図21のスミスチャートに示す入出力反射係数を有するFETを用いたソース接地増幅回路の入力部に、整合回路を付けることを考える。ソース接地増幅回路の入力インピーダンスは凡そ4Ωであり、50Ωに比べ顕著に低いため、インピーダンスが50Ωの外部の素子とソース接地増幅回路とを整合させるための四分の一波長トランスのインピーダンスは、トランスを一つのみ使う場合、式(2)に示すように凡そ14Ωとなる。 In order to more specifically explain the difficulty of impedance matching by a quarter wavelength transformer, a matching circuit is used in the input section of a source grounded amplifier circuit using FETs with input / output reflectance coefficients shown in the Smith chart of FIG. Think about adding. Since the input impedance of the source grounded amplifier circuit is about 4Ω, which is significantly lower than 50Ω, the impedance of the quarter wavelength transformer for matching an external element with an impedance of 50Ω and the source grounded amplifier circuit is a transformer. When only one is used, it becomes about 14Ω as shown in the equation (2).
実際に、インピーダンスが14Ωで、250GHzにおいて長さが四分の一波長となるような理想伝送線路を用いて、50Ωの外部の素子とソース接地増幅回路との整合を取ると、図22に示すように250GHz付近のみでしか整合を取ることができないことが判る。図22の縦軸は入力反射波(S33)の振幅、横軸は周波数である。 Actually, using an ideal transmission line having an impedance of 14 Ω and a length of a quarter wavelength at 250 GHz, matching an external element of 50 Ω with a source grounded amplifier circuit is shown in FIG. As shown above, it can be seen that matching can be performed only in the vicinity of 250 GHz. The vertical axis of FIG. 22 is the amplitude of the input reflected wave (S 33 ), and the horizontal axis is the frequency.
さらに本質的な問題は、14Ωのインピーダンスを有する伝送線路を、通常の集積回路プロセスで製作することは困難ということである。通常、集積回路プロセスは50Ω近傍の伝送線路が形成できるように最適化されているため、20Ωよりも小さいインピーダンスを有する線路を作り上げることは極めて難しい。式(2)の計算では、四分の一波長トランスを一段使用する場合に必要なインピーダンス値が14Ωと得られたが、上記のように、四分の一波長トランスを多段化して広帯域化する場合には4Ωから50Ωに向かって徐々にインピーダンスを引き上げるため、各トランスの要求されるインピーダンス値は更に小さくなる。 A further essential problem is that it is difficult to produce a transmission line with an impedance of 14Ω by a normal integrated circuit process. Since the integrated circuit process is usually optimized to form a transmission line in the vicinity of 50Ω, it is extremely difficult to create a line having an impedance smaller than 20Ω. In the calculation of equation (2), the impedance value required when using a quarter-wavelength transformer in one stage was obtained as 14Ω, but as described above, the quarter-wavelength transformer is multi-staged to widen the bandwidth. In this case, the impedance is gradually increased from 4Ω to 50Ω, so that the impedance value required for each transformer becomes even smaller.
したがって、従来の四分の一波長トランスを用いる整合回路を、図21のスミスチャートの例で示すような入出力インピーダンスが極端に小さいトランジスタに適用することはできなかった。このため、従来は、トランジスタの寄生容量を小さくして(すなわちトランジスタの構造をより高周波に適した形態に改良して)、入出力インピーダンスの低下を防止する手法が一般的であった。しかしながら、トランジスタを改良する場合、プロセスの検討やエピタキシャル成長の検討が必要となるため、膨大な時間とコストが必要になるという問題点があった。 Therefore, a matching circuit using a conventional quarter-wavelength transformer cannot be applied to a transistor having an extremely small input / output impedance as shown in the example of the Smith chart in FIG. For this reason, conventionally, a method of reducing the parasitic capacitance of the transistor (that is, improving the structure of the transistor to a form suitable for higher frequencies) to prevent a decrease in input / output impedance has been common. However, when improving a transistor, it is necessary to study the process and epitaxial growth, so that there is a problem that a huge amount of time and cost are required.
本発明は、上記課題を解決するためになされたもので、従来の集積回路プロセスで作製することができ、50Ωよりも顕著に低い特性インピーダンスを有し、広帯域の増幅回路に整合回路として適用可能な伝送線路を提供することを目的とする。 The present invention has been made to solve the above problems, can be manufactured by a conventional integrated circuit process, has a characteristic impedance significantly lower than 50Ω, and can be applied as a matching circuit to a wideband amplifier circuit. The purpose is to provide a simple transmission line.
本発明の伝送線路は、信号線路と、前記信号線路とグランドとの間に周期的に設けられた複数の容量素子とを備え、前記信号線路に前記容量素子を設ける周期は、伝送線路の設計周波数における四分の一波長よりも短い値に設定され、誘電体と、この誘電体の表面に形成された前記信号線路と、前記誘電体の裏面に形成された前記グランドとなる第1の金属層とからマイクロストリップ線路が構成され、前記複数の容量素子のそれぞれは、前記信号線路と電気的に接続された電極となる第2の金属層と、この第2の金属層と対向する電極となる前記第1の金属層と、前記第1の金属層と前記第2の金属層との間の前記誘電体とから構成されることを特徴とするものである。
また、本発明の伝送線路の1構成例において、前記周期は、伝送線路の設計周波数における四分の一波長の1/10以下の値に設定されている。
また、本発明の整合回路は、信号の伝播経路に直列に挿入された伝送線路を含むことを特徴とするものである。
The transmission line of the present invention includes a signal line and a plurality of capacitive elements periodically provided between the signal line and the ground, and the period in which the capacitive element is provided on the signal line is the design of the transmission line. A first metal that is set to a value shorter than a quarter of the frequency and serves as a dielectric, the signal line formed on the surface of the dielectric, and the ground formed on the back surface of the dielectric. A microstrip line is formed from the layer, and each of the plurality of capacitive elements includes a second metal layer serving as an electrode electrically connected to the signal line, and an electrode facing the second metal layer. It is characterized in that it is composed of the first metal layer, and the dielectric material between the first metal layer and the second metal layer.
Further, in one configuration example of the transmission line of the present invention, the period is set to a value of 1/10 or less of a quarter wavelength of the design frequency of the transmission line.
Further , the matching circuit of the present invention is characterized by including a transmission line inserted in series with the signal propagation path.
また、本発明の増幅回路は、信号の出力側に整合回路を含むことを特徴とするものである。
また、本発明の増幅回路の1構成例は、ゲート接地増幅回路または電力増幅回路である。
また、本発明の増幅回路は、信号の入力側および出力側のそれぞれに整合回路を含むことを特徴とするものである。
また、本発明の増幅回路の1構成例は、ソース接地増幅回路、またはソース接地増幅回路とゲート接地増幅回路とを直列に接続したカスコード増幅回路である。
Further, the amplifier circuit of the present invention is characterized by including a matching circuit on the output side of the signal.
Further, one configuration example of the amplifier circuit of the present invention is a gate grounded amplifier circuit or a power amplifier circuit.
Further, the amplifier circuit of the present invention is characterized in that each of the input side and the output side of the signal includes a matching circuit.
Further, one configuration example of the amplifier circuit of the present invention is a source grounded amplifier circuit or a cascode amplifier circuit in which a source grounded amplifier circuit and a gate grounded amplifier circuit are connected in series.
本発明によれば、信号線路とグランドとの間に周期的に容量素子を設け、容量素子を設ける周期を、伝送線路の設計周波数における四分の一波長よりも短い値に設定することにより、従来の集積回路プロセスで作製することができ、50Ωよりも顕著に低い特性インピーダンスを有し、広帯域の増幅回路に整合回路として適用可能な伝送線路を実現することができる。 According to the present invention, a capacitive element is periodically provided between the signal line and the ground, and the period for providing the capacitive element is set to a value shorter than a quarter wavelength of the design frequency of the transmission line. It can be manufactured by a conventional integrated circuit process, has a characteristic impedance significantly lower than 50Ω, and can realize a transmission line that can be applied as a matching circuit to a wideband amplifier circuit.
[発明の原理]
低いインピーダンスの線路を作り出すことができれば、上記で述べた四分の一波長トランスによるインピーダンス整合が可能となる。しかし、一般の集積回路プロセスにおいて50Ωよりも極端に小さいインピーダンスの高周波線路を作り出すことは難しい。
[Principle of invention]
If a low impedance line can be created, impedance matching by the quarter wavelength transformer described above becomes possible. However, it is difficult to produce a high frequency line having an impedance extremely smaller than 50Ω in a general integrated circuit process.
本発明では、集積回路プロセスで通常用いられるMIM(Metal-Insulator-Metal)容量素子を用いて、疑似的に低インピーダンスの線路を形成する手段を提供する。信号の伝播経路に直列に挿入された通常の伝送線路1(信号線路)に、図1のように周期的に伝送線路1とグランドとの間にMIM容量素子2を装荷することで、疑似低インピーダンス伝送線路が形成できる。
The present invention provides a means for forming a pseudo-low impedance line by using a MIM (Metal-Insulator-Metal) capacitive element usually used in an integrated circuit process. Pseudo-low by loading the
この疑似低インピーダンス伝送線路は、次のように説明できる。伝送線路1の特性インピーダンスは、伝送線路1の単位長さあたりの容量(信号線路とグランドとの間に並列に挿入される容量)をC、伝送線路1の単位長さあたりのインダクタンス(信号線路に直列に挿入される容量)をLとすると、式(3)のように記述できる。
This pseudo low impedance transmission line can be explained as follows. The characteristic impedance of the
つまり、伝送線路1とグランドとの間にMIM容量素子2を装荷することで、式(3)の分母のCの値を大きくすることができるので、伝送線路1の特性インピーダンスを低くすることができる。
That is, by loading the
伝送線路1の所望の特性インピーダンスを作り出すための装荷容量値の計算による導出方法を述べる。まず、MIM容量素子2が付与される前の既知の伝送線路1の特性インピーダンスZknownは、伝送線路1の単位長さあたりの容量をC、インダクタンスをLとすれば、式(3)と同様に式(4)のように記述できる。
A derivation method by calculating the loaded capacity value for creating the desired characteristic impedance of the
同様に、特性インピーダンスZXの低インピーダンス伝送線路を形成するために必要となる単位長さあたりの装荷容量をCXとすれば、特性インピーダンスZXは次のように記述できる。 Similarly, if the loading capacity per unit length needed to form a low-impedance transmission line having a characteristic impedance Z X and C X, the characteristic impedance Z X can be described as follows.
式(4)、式(5)をCXについて解くと、次式が得られる。 Solving Eqs. (4) and (5) for C X gives the following equation.
この式(6)に示すCXが、本発明に係る特性インピーダンスZXの低インピーダンス伝送線路を形成するために必要な単位長さあたりの装荷容量である。式(6)の中のCは、上記のとおり伝送線路1の単位長さあたりの既知の容量値である。この容量値Cは、伝送線路1の形状から決まる値であり、計算により別途求めることができる。
C X shown in this equation (6) is the load capacity per unit length required to form a low impedance transmission line having the characteristic impedance Z X according to the present invention. C in the formula (6) is a known capacitance value per unit length of the
本発明による疑似低インピーダンス伝送線路が実際に線路として機能することを示すために、伝送線路1に周期的にMIM容量素子2を装荷した構造のSパラメータを電磁界解析により計算した結果を図2(A)、図2(B)に示す。図2(A)は図1に示した疑似低インピーダンス伝送線路における通過波(S21)の振幅特性および反射波(S11)の振幅特性を示す図、図2(B)は疑似低インピーダンス伝送線路における通過波(S21)の位相特性を示す図である。
In order to show that the pseudo-low impedance transmission line according to the present invention actually functions as a line, the result of calculating the S parameter of the structure in which the
ここでの計算では、伝送線路1を薄膜マイクロストリップ線路とした。図3(A)に薄膜マイクロストリップ線路の構造を示す。伝送線路1(薄膜マイクロストリップ線路100)は、薄膜誘電体101と、この誘電体101の表面に形成された金属からなる信号線路102と、誘電体101の裏面に形成されたグランドの金属層103とから構成される。図3(B)に伝送線路1(薄膜マイクロストリップ線路100)に周期的に装荷されるMIM容量素子2の構造を示す。MIM容量素子2は、グランドの金属層103を一方の電極とする。つまり、MIM容量素子2は、スルーホール104を介して信号線路102と電気的に接続された電極となる金属層105と、この金属層105と対向する電極となる金属層103と、金属層103と105との間の誘電体101とから構成される。
In the calculation here, the
薄膜マイクロストリップ線路100における信号線路102の金属厚さを2μm、グランドの金属層103の厚さを1μmとした。信号線路102とグランドの金属層103との間の薄膜誘電体101の誘電率としては、薄膜誘電体101がBCB(ベンゾシクロブテン)であることを想定して2.7とした。また、信号線路102の幅を12μmとし、信号線路102の長さ15μm毎に信号線路102とグランドの金属層103との間に0.3fF/μmのMIM容量素子2を装荷した。
The metal thickness of the
図2(A)に示すように、本発明に係る疑似低インピーダンス伝送線路は、周波数が高くなるほど通過損失が増える一般的な線路と同傾向の通過特性を示していることが判る。また、図2(B)に示すように、本発明に係る疑似低インピーダンス伝送線路は、周波数と位相量が比例する一般的な線路と同傾向の位相特性を示していることが判る。図2(A)、図2(B)が示す事実から、本発明の疑似低インピーダンス伝送線路は、低インピーダンス伝送線路として集積回路プロセスで用いることが可能であることが判る。 As shown in FIG. 2 (A), it can be seen that the pseudo-low impedance transmission line according to the present invention exhibits the same pass characteristics as a general line in which the pass loss increases as the frequency increases. Further, as shown in FIG. 2B, it can be seen that the pseudo-low impedance transmission line according to the present invention exhibits the same tendency of phase characteristics as a general line in which the frequency and the phase amount are proportional to each other. From the facts shown in FIGS. 2 (A) and 2 (B), it can be seen that the pseudo-low impedance transmission line of the present invention can be used as a low impedance transmission line in an integrated circuit process.
上記の式(6)を用いて疑似低インピーダンス伝送線路を作製したときの疑似低インピーダンス伝送線路の特性インピーダンスZXを図4に示す。図4の縦軸はMIM容量素子2の値である。図4には、疑似低インピーダンス伝送線路の特性インピーダンスZXが7.5Ω、9Ω、9.7ΩになるようなMIM容量素子2の容量値を、式(6)を用いて導出した結果(CX_CALC)と、電磁界解析によってMIM容量素子2の容量値を変化させながら疑似低インピーダンス伝送線路の特性インピーダンスZXが7.5Ω、9Ω、9.7Ωになるように調節した結果(CX_EM)とをプロットしている。CX_CALCとCX_EMとはほぼ等しく、式(6)を用いた設計法が有効であることが判る。
FIG. 4 shows the characteristic impedance Z X of the pseudo low impedance transmission line when the pseudo low impedance transmission line is manufactured using the above equation (6). The vertical axis of FIG. 4 is the value of the
本発明の原理では、伝送線路1上に周期的にMIM容量素子2を配することによる疑似線路によって等価的に伝送線路1の特性インピーダンスを小さくしている。この時、MIM容量素子2とこれに隣接するMIM容量素子2との間に挟まれる伝送線路1は、その長さが四分の一波長を超えるとトランスのようにインピーダンス変換素子の働きを持ち始めてしまい、上記の議論は成り立たなくなる。
In the principle of the present invention, the characteristic impedance of the
低インピーダンス伝送線路を形成するためには、MIM容量素子2とこれに隣接するMIM容量素子2との間に挟まれる伝送線路1の長さを四分の一波長よりも十分小さくすることが必要である。具体的には、MIM容量素子2の装荷周期を、MIM容量素子2とこれに隣接するMIM容量素子2との間にある伝送線路1の、所望の設計周波数における四分の一波長の1/10以下程度に設定すれば、前記のようなトランス様のインピーダンス変換作用を持たせることなく、本発明に係る低インピーダンス伝送線路を形成可能である。
In order to form a low impedance transmission line, it is necessary to make the length of the
次に、上記の発明の原理で提案した疑似低インピーダンス伝送線路が、実際の広帯域増幅回路に応用可能であることを説明する。 Next, it will be described that the pseudo-low impedance transmission line proposed by the principle of the above invention can be applied to an actual wideband amplifier circuit.
[第1の実施例]
本発明の第1の実施例として、ソース接地増幅回路への応用形態を説明する。図5は本実施例の適用対象となる3段直列のソース接地増幅回路の構成を示す回路図である。このソース接地増幅回路は、ゲートが入力ポート(ポート1)に接続され、ソースが接地されたトランジスタQ1と、ゲートが容量素子C1を介してトランジスタQ1のドレインと接続され、ソースが接地されたトランジスタQ2と、ゲートが容量素子C2を介してトランジスタQ2のドレインと接続され、ソースが接地され、ドレインが出力ポート(ポート2)に接続されたトランジスタQ3とから構成される。
[First Example]
As a first embodiment of the present invention, an application mode to a grounded source amplifier circuit will be described. FIG. 5 is a circuit diagram showing a configuration of a three-stage series grounded source amplifier circuit to which this embodiment is applied. In this source grounded amplifier circuit, a transistor Q1 in which the gate is connected to an input port (port 1) and the source is grounded, and a transistor in which the gate is connected to the drain of the transistor Q1 via a capacitive element C1 and the source is grounded. It is composed of Q2 and a transistor Q3 in which the gate is connected to the drain of the transistor Q2 via the capacitive element C2, the source is grounded, and the drain is connected to the output port (port 2).
ここでの計算では、トランジスタQ1〜Q3として高周波特性に優れたInP−HEMT(High Electron Mobility Transistor)の小信号モデルを用いた。また、簡単のために、ソース接地増幅回路のバイアス線路については、各段の間の直流遮断容量C1,C2(100fFを使用)以外は省略している。図5は入力ポート(ポート1)、出力ポート(ポート2)共に整合回路を一切設けていない構成を示している。この状態での入出力反射特性を図6に示す。 In the calculation here, a small signal model of InP-HEMT (High Electron Mobility Transistor) having excellent high frequency characteristics was used as the transistors Q1 to Q3. Further, for the sake of simplicity, the bias line of the source grounded amplifier circuit is omitted except for the DC cutoff capacitances C1 and C2 (using 100 fF) between each stage. FIG. 5 shows a configuration in which neither the input port (port 1) nor the output port (port 2) is provided with a matching circuit. The input / output reflection characteristics in this state are shown in FIG.
図6によれば、入力(S11)、出力(S22)共に、従来の問題点で説明したように、インピーダンスが非常に低い(スミスチャートの左端近くに反射係数S11,S22がプロットされている)ことが判る。図5の3段直列のソース接地増幅回路の入力インピーダンスは約4Ω、出力インピーダンスは約7Ωである。このような低いインピーダンスのソース接地増幅回路と広帯域にインピーダンス整合を取ることは、従来の手法では非常に困難である。 According to FIG. 6, both the input (S 11 ) and the output (S 22 ) have very low impedance (reflection coefficients S 11 and S 22 are plotted near the left end of the Smith chart, as explained in the conventional problems. It turns out that it has been done). The input impedance of the three-stage series grounded source amplifier circuit of FIG. 5 is about 4Ω, and the output impedance is about 7Ω. Impedance matching over a wide band with such a low impedance source grounded amplifier circuit is very difficult with conventional methods.
図7は本実施例に係るソース接地増幅回路の構成を示す回路図である。この図7の構成は、図5の3段直列のソース接地増幅回路の入出力に本発明の疑似低インピーダンス伝送線路を含むインピーダンス整合回路を接続したものである。 FIG. 7 is a circuit diagram showing a configuration of a source grounded amplifier circuit according to this embodiment. The configuration of FIG. 7 is such that an impedance matching circuit including the pseudo-low impedance transmission line of the present invention is connected to the input / output of the source grounded amplifier circuit of the three-stage series of FIG.
入力ポート(ポート1)とトランジスタQ1のゲートとの間に挿入された入力側のインピーダンス整合回路10は、特性インピーダンスが32Ωの伝送線路11と、特性インピーダンスが14Ωの伝送線路12と、特性インピーダンスが6.5Ωの伝送線路13とを直列に接続したものである。
The
一方、出力ポート(ポート2)とトランジスタQ3のドレインとの間に挿入された出力側のインピーダンス整合回路14は、特性インピーダンスが25Ωの伝送線路15と、特性インピーダンスが9Ωの伝送線路16と、特性インピーダンスが22Ωの伝送線路17とを直列に接続したものである。
On the other hand, the
ここでは、伝送線路12,13,16が、本発明の疑似低インピーダンス伝送線路である。すなわち、伝送線路12,13,16のそれぞれが、低インピーダンス化に必要な装荷容量値CXにより、疑似低インピーダンス伝送線路となっている。疑似低インピーダンス伝送線路12,13,16の具体的な構成については後述する。また、図7の例では、特性インピーダンス25Ωの伝送線路15以外の伝送線路11〜13,16,17は、全て設計周波数における伝送線路長が四分の一波長に設定されており、四分の一波長トランスとして作用している。
Here, the
図8に図7の回路の入出力反射特性を示し、図9に図7の回路の入力反射波(S33)の振幅特性、出力反射波(S44)の振幅特性および通過波(S43)の振幅特性を示す。図8、図9によれば、220GHz〜320GHzにわたって良好な反射特性が得られており、それに伴い、およそ100GHzの帯域にわたって正の利得を有する非常に広帯域な増幅動作が実現されていることが判る。 FIG. 8 shows the input / output reflection characteristics of the circuit of FIG. 7, and FIG. 9 shows the amplitude characteristics of the input reflected wave (S 33 ), the amplitude characteristics of the output reflected wave (S 44 ), and the passing wave (S 43) of the circuit of FIG. ) Shows the amplitude characteristics. According to FIGS. 8 and 9, it can be seen that good reflection characteristics are obtained from 220 GHz to 320 GHz, and accordingly, a very wide band amplification operation having a positive gain over a band of about 100 GHz is realized. ..
次に、図8、図9のような良好な入出力反射特性を得るための詳細な設計法について説明する。インピーダンス整合回路がない場合のソース接地増幅回路の構成および入出力反射特性は図5、図6に示したとおりである。 Next, a detailed design method for obtaining good input / output reflection characteristics as shown in FIGS. 8 and 9 will be described. The configuration and input / output reflection characteristics of the source grounded amplifier circuit when there is no impedance matching circuit are as shown in FIGS. 5 and 6.
まず、入力側のインピーダンス整合を取ることを考える。方針は次のとおりである。図5の3段直列のソース接地増幅回路の入力インピーダンスは4Ωと非常に低いので、このインピーダンス値にできるだけ近い特性インピーダンスの疑似低インピーダンス伝送線路からなる四分の一波長トランスによって入力インピーダンスを上げていく。入力インピーダンスが20Ω程度まで上昇すれば、20Ωと50Ωとのインピーダンス整合に必要な四分の一波長トランスの特性インピーダンスは、式(7)に示すように凡そ32Ωとなり、通常の伝送線路でも実現可能なインピーダンス値の四分の一波長トランスによりインピーダンス整合が可能となる。 First, consider impedance matching on the input side. The policy is as follows. Since the input impedance of the three-stage series source grounded amplifier circuit in Fig. 5 is as low as 4Ω, raise the input impedance with a quarter-wave transformer consisting of a pseudo-low impedance transmission line with a characteristic impedance as close as possible to this impedance value. go. If the input impedance rises to about 20Ω, the characteristic impedance of the quarter-wave transformer required for impedance matching between 20Ω and 50Ω becomes approximately 32Ω as shown in equation (7), which can be realized even with a normal transmission line. Impedance matching is possible with a quarter-wave transformer with a high impedance value.
まず、入力インピーダンスを20Ω程度まで上昇させる。図7の例では、6.5Ωの疑似低インピーダンス伝送線路13と14Ωの疑似低インピーダンス伝送線路12とを用いた。
First, the input impedance is raised to about 20Ω. In the example of FIG. 7, a 6.5Ω pseudo low
6.5Ωの疑似低インピーダンス伝送線路13は、図1に示したように伝送線路1とMIM容量素子2とから構成される。伝送線路1としては、上記の発明の原理で説明したように、信号線路102の幅が12μm、信号線路102の厚さが2μm、グランドの金属層103の厚さが1μm、薄膜誘電体101の誘電率が2.7の薄膜マイクロストリップ線路100を用いた。
The 6.5Ω pseudo-low
そして、信号線路102の長さ15μm毎に(MIM容量素子2とこれに隣接するMIM容量素子2との間の伝送線路1の長さが15μm)、信号線路102とグランドの金属層103との間に2.3fF/μmのMIM容量素子2を装荷した。この2.3fF/μmは、図4の特性インピーダンスZXとMIM容量素子2の容量値CXとの関係を線形関係と見なし、特性インピーダンスZX=6.5Ωに対応するMIM容量素子2の容量値CXを外挿により求めたものである。
Then, every 15 μm in length of the signal line 102 (the length of the
また、14Ωの疑似低インピーダンス伝送線路12についても同様に、伝送線路1として、伝送線路13と同じ寸法の薄膜マイクロストリップ線路100を用いた。そして、信号線路102の長さ20μm毎に(MIM容量素子2とこれに隣接するMIM容量素子2との間の伝送線路1の長さが20μm)、信号線路102とグランドの金属層103との間に0.5fF/μmのMIM容量素子2を装荷した。伝送線路12,13の設計周波数における伝送線路長は、上記のとおり四分の一波長に設定した。
Similarly, for the 14Ω pseudo low
図10(A)に示すように、図5のソース接地増幅回路の入力に6.5Ωの疑似低インピーダンス伝送線路13のみを接続した場合の入出力反射特性を図10(B)に示す。図10(B)によれば、入力インピーダンスが10Ωまで上昇することが判る。
As shown in FIG. 10A, the input / output reflection characteristics when only the 6.5Ω pseudo low
次に、図11(A)に示すように、図5のソース接地増幅回路の入力に14Ωの疑似低インピーダンス伝送線路12と6.5Ωの疑似低インピーダンス伝送線路13とを接続した場合の入出力反射特性を図11(B)に示す。図11(B)によれば、入力インピーダンスが20Ω付近まで上昇することが判る。
Next, as shown in FIG. 11A, input / output when a 14Ω pseudo low
最後に、図12(A)に示すように、図5のソース接地増幅回路の入力に32Ωの伝送線路11と14Ωの疑似低インピーダンス伝送線路12と6.5Ωの疑似低インピーダンス伝送線路13とを接続した場合の入出力反射特性を図12(B)に示す。こうして、50Ωとの整合が取れ、入力側のインピーダンス整合が完了する。
Finally, as shown in FIG. 12A, a
続いて、出力側のインピーダンス整合を取ることを考える。図5、図6に示した例では、ソース接地増幅回路の出力インピーダンスに若干の容量性が現れている。四分の一波長トランスによるインピーダンス整合は、抵抗性のインピーダンスを抵抗性に変換するものであるから、まずは、ソース接地増幅回路の出力インピーダンスを抵抗性に変換することを考える。 Next, consider impedance matching on the output side. In the examples shown in FIGS. 5 and 6, some capacitance appears in the output impedance of the source grounded amplifier circuit. Impedance matching with a quarter-wavelength transformer converts the impedance of resistance into resistance, so first consider converting the output impedance of the source-grounded amplifier circuit into resistance.
図13(A)に示すように、図12のソース接地増幅回路の出力に25Ωの伝送線路15を接続した場合の入出力反射特性を図13(B)に示す。25Ωの伝送線路15をインダクタとして用いることで、ソース接地増幅回路の出力容量を相殺している。インダクタとして用いる伝送線路15のインピーダンス値は特に重要ではなく、どのようなインピーダンスを用いても、伝送線路15の遅延量を適切に選択すれば、ソース接地増幅回路の出力インピーダンスを抵抗性に変換することは可能である。
As shown in FIG. 13 (A), the input / output reflection characteristics when the
次に、図14(A)に示すように、図12のソース接地増幅回路の出力に25Ωの伝送線路15と9Ωの疑似低インピーダンス伝送線路16とを接続した場合の入出力反射特性を図14(B)に示す。
Next, as shown in FIG. 14A, the input / output reflection characteristics when the
9Ωの疑似低インピーダンス伝送線路16についても上記と同様に、伝送線路1として、伝送線路13と同じ寸法の薄膜マイクロストリップ線路100を用いた。そして、信号線路102の長さ15μm毎に(MIM容量素子2とこれに隣接するMIM容量素子2との間の伝送線路1の長さが15μm)、信号線路102とグランドの金属層103との間に1.25fF/μmのMIM容量素子2を装荷した。この1.25fF/μmは、特性インピーダンスZX=9Ωに対応するMIM容量素子2の容量値CXを図4から求めたものである。
As for the 9Ω pseudo low
最後に、図15(A)に示すように、図12のソース接地増幅回路の出力に25Ωの伝送線路15と9Ωの疑似低インピーダンス伝送線路16と22Ωの伝送線路17とを接続した場合の入出力反射特性を図15(B)に示す。こうして、50Ωとの整合が取れ、入力側と同様に、出力側のインピーダンス整合が完了する。
Finally, as shown in FIG. 15 (A), the input when the
以上が本実施例のインピーダンス整合回路の設計法である。以上はあくまでインピーダンス整合の取り方の一例であり、実際には使用する四分の一波長トランスの段数、インピーダンス値などにより無限の組み合わせが存在する。 The above is the design method of the impedance matching circuit of this embodiment. The above is just an example of impedance matching, and there are infinite combinations depending on the number of stages of the quarter-wavelength transformer used and the impedance value.
本実施例のように50Ωよりも顕著に低いインピーダンスの素子に対して通常の伝送線路から成る四分の一波長トランスを用いてインピーダンス整合をとることは従来の技術では不可能であった。不可能である理由は、50Ωよりも顕著に低いインピーダンスを持つ伝送線路を従来の集積回路プロセスでは製作できなかったからである。本実施例では、通常の伝送線路1とMIM容量素子2とを用いてインピーダンスの低い疑似線路を作り出すことによって、この課題を解決できていることが上記の設計法から判る。
It has not been possible with conventional technology to achieve impedance matching using a quarter wavelength transformer consisting of a normal transmission line for an element having an impedance significantly lower than 50Ω as in this embodiment. The reason why it is impossible is that a transmission line having an impedance significantly lower than 50Ω cannot be manufactured by a conventional integrated circuit process. In this embodiment, it can be seen from the above design method that this problem can be solved by creating a pseudo line having a low impedance by using a
[第2の実施例]
次に、本発明の第2の実施例として、ゲート接地増幅回路への応用形態を説明する。図16は本実施例に係るゲート接地増幅回路の構成を示す回路図である。本実施例では、適用対象として2段直列のゲート接地増幅回路を例に挙げている。2段直列のゲート接地増幅回路は、ゲートが接地され、ソースがインピーダンス整合回路20を介して入力ポート(ポート1)に接続されたトランジスタQ4と、ゲートが接地され、ソースがトランジスタQ4のドレインに接続され、ドレインがインピーダンス整合回路22を介して出力ポート(ポート2)に接続されたトランジスタQ5とから構成される。
[Second Example]
Next, as a second embodiment of the present invention, an application form to a grounded gate amplifier circuit will be described. FIG. 16 is a circuit diagram showing a configuration of a gate grounded amplifier circuit according to this embodiment. In this embodiment, a two-stage series gate grounded amplifier circuit is given as an example as an application target. In the two-stage series gate grounded amplifier circuit, the gate is grounded and the source is connected to the input port (port 1) via the
入力ポート(ポート1)とトランジスタQ4のソースとの間に挿入された入力側のインピーダンス整合回路20は、特性インピーダンスが28Ωの伝送線路21からなる。一方、出力ポート(ポート2)とトランジスタQ5のドレインとの間に挿入された出力側のインピーダンス整合回路22は、特性インピーダンスが50Ωの伝送線路23と、特性インピーダンスが6Ωの伝送線路24とを直列に接続したものである。ここでは、伝送線路24が、本発明の疑似低インピーダンス伝送線路である。
The
ゲート接地増幅回路は、その入力インピーダンスが純抵抗(トランジスタの伝達コンダクタンス値の逆数に等しい)を示し、出力インピーダンスが非常に高いことで知られる。300GHz帯では、ソース接地増幅回路と同様に出力インピーダンスはトランジスタの寄生容量によって非常に低い値をとる。 The gate-grounded amplifier circuit is known for having a pure resistance (equal to the reciprocal of the transfer conductance value of the transistor) at its input impedance and a very high output impedance. In the 300 GHz band, the output impedance takes a very low value due to the parasitic capacitance of the transistor, similar to the source grounded amplifier circuit.
本実施例では、トランジスタQ4,Q5としてInP−HEMTを用いた。図16に示した構成のうち、インピーダンス整合回路20,22を設けない状態での2段直列のゲート接地増幅回路の入出力反射特性を図17に示す。図17によれば、入力(S33)、出力(S44)共に、インピーダンスが低いことが判る。2段直列のゲート接地増幅回路の入力インピーダンスは15Ω程度であり、出力インピーダンスは非常に小さい。
In this example, InP-HEMT was used as the transistors Q4 and Q5. Of the configurations shown in FIG. 16, the input / output reflection characteristics of the two-stage series gate grounded amplifier circuit in the state where the
次に、図18に図16の回路の入出力反射特性を示し、図19に図16の回路の入力反射波(S11)の振幅特性、出力反射波(S22)の振幅特性および通過波(S21)の振幅特性を示す。図18によれば、入出力共にインピーダンス整合が取れていることが判り、また図19によれば、広帯域な増幅回路を実現できていることが判る。 Next, FIG. 18 shows the input / output reflection characteristics of the circuit of FIG. 16, and FIG. 19 shows the amplitude characteristics of the input reflected wave (S 11 ), the amplitude characteristics of the output reflected wave (S 22 ), and the passing wave of the circuit of FIG. The amplitude characteristic of (S 21) is shown. According to FIG. 18, it can be seen that impedance matching is achieved for both input and output, and according to FIG. 19, it can be seen that a wideband amplifier circuit can be realized.
6Ωの疑似低インピーダンス伝送線路24は、上記と同様に、伝送線路1として、伝送線路13と同じ寸法の薄膜マイクロストリップ線路100を用いた。そして、信号線路102の長さ15μm毎に(MIM容量素子2とこれに隣接するMIM容量素子2との間の伝送線路1の長さが15μm)、信号線路102とグランドの金属層103との間に2.4fF/μmのMIM容量素子2を装荷した。この2.4fF/μmは、図4の特性インピーダンスZXとMIM容量素子2の容量値CXとの関係を線形関係と見なし、特性インピーダンスZX=6Ωに対応するMIM容量素子2の容量値CXを外挿により求めたものである。
As the 6Ω pseudo low
[第3の実施例]
次に、本発明の第3の実施例として、カスコード増幅回路への応用形態を説明する。カスコード増幅回路は、ソース接地増幅回路とゲート接地増幅回路とを直列接続した形態である。したがって、カスコード増幅回路の入力インピーダンスはソース接地増幅回路と同様の特性を示し、カスコード増幅回路の出力インピーダンスはゲート接地増幅回路と同様の特性を示す。
[Third Example]
Next, as a third embodiment of the present invention, an application form to a cascode amplifier circuit will be described. The cascode amplifier circuit is a form in which a source grounded amplifier circuit and a gate grounded amplifier circuit are connected in series. Therefore, the input impedance of the cascode amplifier circuit shows the same characteristics as the source grounded amplifier circuit, and the output impedance of the cascode amplifier circuit shows the same characteristics as the gate grounded amplifier circuit.
このため、カスコード増幅回路のインピーダンス整合は、入力側のインピーダンス整合回路に関しては第1の実施例のインピーダンス整合回路10と同様の構成で実現することができ、出力側のインピーダンス整合回路に関しては第2の実施例のインピーダンス整合回路22と同様の構成で実現することができる。
Therefore, the impedance matching of the cascode amplifier circuit can be realized with the same configuration as the
[第4の実施例]
次に、本発明の第4の実施例として、電力増幅回路(パワーアンプ)への適用例を説明する。本発明は、入力、出力のインピーダンスがより低下しやすい電力増幅回路に極めて有効である。電力増幅回路では、通常、出力段に多数のトランジスタを並列配置することによって出力パワーを増加させる。このとき、一並列の場合と比較すると、電力増幅回路の出力インピーダンスは並列数倍だけ低下する。このような場合には、低周波帯であっても電力増幅回路の出力インピーダンスは50Ωよりも顕著に低いインピーダンスをとることがある。このような電力増幅回路の出力に対して本発明の整合回路を設けることは非常に有用である。
[Fourth Example]
Next, as a fourth embodiment of the present invention, an application example to a power amplifier circuit (power amplifier) will be described. The present invention is extremely effective for a power amplifier circuit in which input and output impedances are more likely to decrease. In a power amplification circuit, the output power is usually increased by arranging a large number of transistors in parallel in the output stage. At this time, the output impedance of the power amplifier circuit is reduced by several times in parallel as compared with the case of one parallel. In such a case, the output impedance of the power amplifier circuit may be significantly lower than 50Ω even in the low frequency band. It is very useful to provide the matching circuit of the present invention for the output of such a power amplifier circuit.
なお、第1〜第4の実施例では、伝送線路に周期的に設ける容量素子の例として、MIM容量素子を例に挙げて説明したが、従来の集積回路プロセスで形成可能なものであれば、MIM容量素子でなくても構わない。 In the first to fourth embodiments, a MIM capacitive element has been described as an example of a capacitive element periodically provided on a transmission line, but any device that can be formed by a conventional integrated circuit process has been described. , It does not have to be a MIM capacitive element.
本発明は、高周波電気信号を扱う回路技術に適用することができる。 The present invention can be applied to circuit techniques for handling high frequency electrical signals.
2…MIM容量素子、10,14,20,22…インピーダンス整合回路、1,11,15,17,21,23…伝送線路、12,13,16,24…疑似低インピーダンス伝送線路、100…薄膜マイクロストリップ線路、101…誘電体、102…信号線路、103,105…金属層、104…スルーホール、Q1〜Q5…トランジスタ、C1,C2…容量素子。 2 ... MIM capacitive element, 10, 14, 20, 22 ... Impedance matching circuit, 1, 11, 15, 17, 21, 23 ... Transmission line, 12, 13, 16, 24 ... Pseudo low impedance transmission line, 100 ... Thin film Microstrip line, 101 ... dielectric, 102 ... signal line, 103, 105 ... metal layer, 104 ... through hole, Q1 to Q5 ... transistor, C1, C2 ... capacitive element.
Claims (7)
前記信号線路とグランドとの間に周期的に設けられた複数の容量素子とを備え、
前記信号線路に前記容量素子を設ける周期は、伝送線路の設計周波数における四分の一波長よりも短い値に設定され、
誘電体と、この誘電体の表面に形成された前記信号線路と、前記誘電体の裏面に形成された前記グランドとなる第1の金属層とからマイクロストリップ線路が構成され、
前記複数の容量素子のそれぞれは、前記信号線路と電気的に接続された電極となる第2の金属層と、この第2の金属層と対向する電極となる前記第1の金属層と、前記第1の金属層と前記第2の金属層との間の前記誘電体とから構成されることを特徴とする伝送線路。 Signal line and
It is provided with a plurality of capacitive elements periodically provided between the signal line and the ground.
The period for providing the capacitive element on the signal line is set to a value shorter than a quarter wavelength of the design frequency of the transmission line .
A microstrip line is composed of a dielectric, the signal line formed on the surface of the dielectric, and the first metal layer serving as the ground formed on the back surface of the dielectric.
Each of the plurality of capacitive elements includes a second metal layer serving as an electrode electrically connected to the signal line, the first metal layer serving as an electrode facing the second metal layer, and the above-mentioned first metal layer. A transmission line characterized by being composed of the dielectric material between the first metal layer and the second metal layer.
前記信号線路に前記容量素子を設ける周期は、伝送線路の設計周波数における四分の一波長の1/10以下の値に設定されていることを特徴とする伝送線路。 In the transmission line according to claim 1,
A transmission line characterized in that the period for providing the capacitive element on the signal line is set to a value of 1/10 or less of a quarter wavelength of the design frequency of the transmission line.
ゲート接地増幅回路または電力増幅回路であることを特徴とする増幅回路。 In the amplifier circuit according to claim 4,
An amplifier circuit characterized by being a gate grounded amplifier circuit or a power amplifier circuit.
ソース接地増幅回路、またはソース接地増幅回路とゲート接地増幅回路とを直列に接続したカスコード増幅回路であることを特徴とする増幅回路。 In the amplifier circuit according to claim 6,
An amplifier circuit characterized by being a source grounded amplifier circuit or a cascode amplifier circuit in which a source grounded amplifier circuit and a gate grounded amplifier circuit are connected in series.
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