JP6929812B2 - 半導体装置及びメモリシステム - Google Patents

半導体装置及びメモリシステム Download PDF

Info

Publication number
JP6929812B2
JP6929812B2 JP2018047571A JP2018047571A JP6929812B2 JP 6929812 B2 JP6929812 B2 JP 6929812B2 JP 2018047571 A JP2018047571 A JP 2018047571A JP 2018047571 A JP2018047571 A JP 2018047571A JP 6929812 B2 JP6929812 B2 JP 6929812B2
Authority
JP
Japan
Prior art keywords
inverter
data
node
clock
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018047571A
Other languages
English (en)
Other versions
JP2019161522A (ja
Inventor
陽平 安田
陽平 安田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2018047571A priority Critical patent/JP6929812B2/ja
Priority to US16/116,363 priority patent/US10665274B2/en
Publication of JP2019161522A publication Critical patent/JP2019161522A/ja
Application granted granted Critical
Publication of JP6929812B2 publication Critical patent/JP6929812B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Electronic Switches (AREA)

Description

本実施形態は、半導体装置及びメモリシステムに関する。
半導体装置は、２つのデータを受けて、２つのデータを合成して内部回路で使用するためのデータを生成することがある。このとき、合成後のデータが内部回路で適正に使用されるためには、合成されたデータのデューティ比が適正であることが望まれる。
特開２０１４−１８７４１６号公報
一つの実施形態は、２つのデータを適正なディーティ比で合成できる半導体装置及びメモリシステムを提供することを目的とする。
一つの実施形態によれば、第１のクロックドインバータと第２のクロックドインバータと第１のインバータと第２のインバータと第３のクロックドインバータと第４のクロックドインバータと第３のインバータと第４のインバータと比較回路とを有する半導体装置が提供される。第１のクロックドインバータは、第１のノードに電気的に接続されている。第１のノードは、第１のデータが入力される。第１のクロックドインバータは、基準クロックの立ち上がりに対応している。第２のクロックドインバータは、第２のノードに電気的に接続されている。第２のノードは、第２のデータが入力される。第２のクロックドインバータは、基準クロックの立ち下がりに対応している。第１のインバータは、第１のノードに電気的に接続されている。第２のインバータは、第２のノードに電気的に接続されている。第３のクロックドインバータは、第１のインバータの出力ノードに電気的に接続されている。第３のクロックドインバータは、基準クロックの立ち上がりに対応している。第４のクロックドインバータは、第２のインバータの出力ノードに電気的に接続されている。第４のクロックドインバータは、基準クロックの立ち下がりに対応している。第３のインバータは、第１のクロックドインバータの出力ノード及び第２のクロックドインバータの出力ノードに電気的に接続されている。第４のインバータは、第３のクロックドインバータの出力ノード及び第４のクロックドインバータの出力ノードに電気的に接続されている。比較回路は、第３のインバータの出力ノード及び第４のインバータの出力ノードに電気的に接続されている。
図１は、実施形態に係る半導体装置の構成を示す回路図である。 図２は、実施形態に係る半導体装置の動作を示す波形図である。 図３は、実施形態に係る半導体装置の動作を示す波形図である。 図４は、実施形態におけるクロックドインバータ及びインバータの構成を示す回路図である。 図５は、実施形態の変形例に係る半導体装置の構成を示す回路図である。 図６は、実施形態の他の変形例に係る半導体装置の構成を示す回路図である。 図７は、実施形態のさらに他の変形例に係る半導体装置の構成を示す回路図である。 図８は、実施形態に係る半導体装置が適用されたメモリシステムの構成を示す図である。
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
実施形態に係る半導体装置は、高速でデータを転送することを考慮してＤＤＲ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ）などの規格に応じて構成される。ＤＤＲ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ）規格によれば、クロックの立ち上がりおよび立ち下がりのダブルエッジでデータの取り込みを行うことで、クロックの立ち上がり又は立ち下りのみでデータを取り込む場合に比べて２倍の転送速度（ダブルデータレート）を実現できる。
例えば、クロックにおける偶数番目のエッジ（例えば、クロックの立ち下がり）で取り込まれたデータφＤ＿ＥＶとクロックにおける奇数番目のエッジ（例えば、クロックの立ち上がり）で取り込まれたデータφＤ＿ＯＤとがそれぞれ転送されてきた場合、半導体装置は、この２つのデータを受けて、２つのデータを合成して内部回路で使用するためのデータを生成する。
このとき、半導体装置に含まれる複数の素子の間でその製造過程におけるばらつきによる動作のバランスのばらつきが生じると、２つのデータの波形の立ち上がり又は立ち下がりが遅延し、合成後のデータのデューティ比が適正な範囲から逸脱することがある。これにより、ＤＣＤ（Ｄｕｔｙ Ｃｙｃｌｅ Ｄｉｓｔｏｒｔｉｏｎ）が増大し、データのセットアップ時間及び／又はホールド時間が要求される仕様を満たさなくなることなどにより、合成後のデータが内部回路で適正に使用できなくなる可能性がある。
そこで、本実施形態では、半導体装置において、２つのデータから２つの逆相のデータを生成し、２つのデータにおける一方のデータと他方のデータから生成された逆相のデータとを比較回路で合成することで、合成後のデータにおけるＤＣＤの低減化を図る。
具体的には、半導体装置１は、図１に示すように構成される。図１は、半導体装置１の構成を示す回路図である。半導体装置１は、データφＤ＿ＥＶをノード１ａで受け、データφＤ＿ＯＤをノード１ｂで受け、基準クロックφＣＫをノード１ｃで受け、基準クロックφＣＫを用いてデータφＤ＿ＥＶ及びデータφＤ＿ＯＤを合成し、合成後のデータφＤｏｕｔをノード１ｄから出力する。
半導体装置１は、生成回路４０、ラッチ回路５０、ラッチ回路６０、セレクタ１０、インバータＩＶ１、インバータＩＶ２、セレクタ２０、及び比較回路３０を有する。
生成回路４０は、基準クロックφＣＫをノード４０ａ（ノード１ｃ）で受け、基準クロックφＣＫを反転させたクロック（第１のクロック）φＣＫｃと基準クロックφＣＫに対応するクロック（第２のクロック）φＣＫｔとを生成する。生成回路４０は、フェイズスプリッタとして構成され、例えば、チェーン回路４１及びチェーン回路４２を有する。チェーン回路４１は、インバータＩＶ４１、インバータＩＶ４５、インバータＩＶ４６が順にチェーン状に直列接続されインバータＩＶ４５及びインバータＩＶ４６を接続するラインＬに容量素子Ｃの一端が接続された構成を有する。容量素子Ｃの他端は、グランド電位に接続され得る。これにより、チェーン回路４１は、基準クロックφＣＫを奇数段のインバータＩＶ４１，ＩＶ４５，ＩＶ４６に通してクロックφＣＫｃを生成する。
例えば、図２及び図３に示すように、チェーン回路４１は、デューティ比が略５０％である基準クロックφＣＫを受け、基準クロックφＣＫに対して論理反転されるとともにエッジタイミングが若干遅延されたクロックφＣＫｃを生成する。図２及び図３は、半導体装置１の動作を示す波形図である。生成後のクロックφＣＫｃは、デューティ比が略５０％である。
図１に示すチェーン回路４２は、インバータＩＶ４１、インバータＩＶ４２、インバータＩＶ４３、インバータＩＶ４４が順にチェーン状に直列接続された構成を有する。これにより、チェーン回路４２は、基準クロックφＣＫを偶数段のインバータＩＶ４１〜ＩＶ４４に通してクロックφＣＫｔを生成する。
例えば、図２及び図３に示すように、チェーン回路４２は、デューティ比が略５０％である基準クロックφＣＫを受け、基準クロックφＣＫに対してエッジタイミングが若干遅延されたクロックφＣＫｔを生成する。生成後のクロックφＣＫｔは、デューティ比が略５０％である。
図１に示す生成回路４０は、クロックφＣＫｃをノード４０ｃからラッチ回路５０、セレクタ１０、セレクタ２０へそれぞれ供給し、クロックφＣＫｔをノード４０ｂからラッチ回路６０、セレクタ１０、セレクタ２０へそれぞれ供給する。
ラッチ回路５０は、データ入力端子Ｄがノード１ａに電気的に接続され、クロック端子ＣＬＫが生成回路４０のノード４０ｃに電気的に接続され、出力端子Ｑがノード１ｅを介してセレクタ１０及びインバータＩＶ１に電気的に接続されている。ノード１ａ，１ｅは、それぞれ、データφＤ＿ＥＶに対応したノードである。データφＤ＿ＥＶは、元のデータφＤＴに対して、クロックにおける偶数番目のエッジ（クロックの立ち下がり）で取り込まれたデータである。元のデータφＤＴは、例えば、図２にその一部を示すように、半クロックの周期でＡ→Ｂ→Ｃ→Ｄと遷移するデータである。ここで、Ａ，Ｂ，Ｃ，Ｄはそれぞれデータの論理値「０」又は「１」を示し、論理値「０」はＬレベルの信号波形で伝達され得、論理値「１」はＨレベルの信号波形で伝達され得る。データφＤ＿ＥＶは、例えば、図２に示すように、１クロック周期でＡ→Ｃと遷移するデータである。
ラッチ回路５０は、外部（ホスト、又はメモリシステムにおける信号処理回路）からデータφＤ＿ＥＶを受け、生成回路４０からクロックφＣＫｃを受ける。ラッチ回路５０は、クロックφＣＫｃのレベル又はエッジに応じて、データφＤ＿ＥＶのレベルを通過又は保持した論理値をセレクタ１０及びインバータＩＶ１へ供給する。
例えば、図２及び図３に示すように、ラッチ回路５０は、クロックφＣＫｃがＨレベルの期間に、データφＤ＿ＥＶを通過させてセレクタ１０及びインバータＩＶ１へ供給する。ラッチ回路５０は、クロックφＣＫｃがＬレベルの期間に、データφＤ＿ＥＶを通過させずクロックφＣＫｃがＨレベル→Ｌレベルになったタイミングに保持したデータφＤ＿ＥＶのレベルをセレクタ１０及びインバータＩＶ１へ供給する。
図１に示すラッチ回路６０は、データ入力端子Ｄがノード１ｂに電気的に接続され、クロック端子ＣＬＫが生成回路４０のノード４０ｂに電気的に接続され、出力端子Ｑがノード１ｆを介してセレクタ１０及びインバータＩＶ２に電気的に接続されている。ノード１ｂ，１ｆは、それぞれ、データφＤ＿ＯＤに対応したノードである。データφＤ＿ＯＤは、元のデータφＤＴに対して、クロックにおける奇数番目のエッジ（クロックの立ち上がり）で取り込まれたデータである。データφＤ＿ＯＤは、例えば、図２に示すように、１クロック周期でＢ→Ｄと遷移するデータである。
ラッチ回路６０は、外部（ホスト、又はメモリシステムにおける信号処理回路）からデータφＤ＿ＯＤを受け、生成回路４０からクロックφＣＫｔを受ける。ラッチ回路６０は、クロックφＣＫｔのレベル又はエッジに応じて、データφＤ＿ＯＤを通過又は保持した論理値をセレクタ１０及びインバータＩＶ２へ供給する。
例えば、図２及び図３に示すように、ラッチ回路６０は、クロックφＣＫｔがＨレベルの期間に、データφＤ＿ＯＤを通過させてセレクタ１０及びインバータＩＶ２へ供給する。ラッチ回路６０は、クロックφＣＫｔがＬレベルの期間に、データφＤ＿ＯＤを通過させずクロックφＣＫｔがＨレベル→Ｌレベルになったタイミングに保持したデータφＤ＿ＯＤのレベルをセレクタ１０及びインバータＩＶ２へ供給する。
セレクタ１０は、ラッチ回路５０及びラッチ回路６０と比較回路３０との間に電気的に挿入されている。セレクタ１０は、入力ノード１０ａ，１０ｂ、クロックノード１０ｃ１，１０ｃ２，１０ｃ３，１０ｃ４、及び出力ノード１０ｄを有する。入力ノード１０ａは、ラッチ回路５０の出力端子Ｑに電気的に接続されている。入力ノード１０ｂは、ラッチ回路６０の出力端子Ｑに電気的に接続されている。クロックノード１０ｃ１及びクロックノード１０ｃ４は、生成回路４０の出力ノード４０ｃに電気的に接続されている。クロックノード１０ｃ２及びクロックノード１０ｃ３は、生成回路４０の出力ノード４０ｂに電気的に接続されている。出力ノード１０ｄは、比較回路３０に電気的に接続されている。
セレクタ１０は、ラッチ回路５０からデータφＤ＿ＥＶを受け、ラッチ回路６０からデータφＤ＿ＯＤを受け、生成回路４０からクロックφＣＫｔ，φＣＫｃを受ける。セレクタ１０は、クロックφＣＫｔ，φＣＫｃを用いて動作するが、等価的に基準クロックφＣＫをセレクト信号として動作すると見なすこともできる。すなわち、セレクタ１０は、基準クロックφＣＫがＨレベルの期間にデータφＤ＿ＥＶを選択してデータφＤｐｒｅとして出力し、基準クロックφＣＫがＬレベルの期間にデータφＤ＿ＯＤを選択してデータφＤｐｒｅとして出力する。
セレクタ１０は、クロックドインバータＣＩ１、クロックドインバータＣＩ２、及びインバータＩＶ３を有する。クロックドインバータＣＩ１は、ラッチ回路５０及びインバータＩＶ３の間に電気的に挿入されている。クロックドインバータＣＩ２は、ラッチ回路６０及びインバータＩＶ３の間に電気的に挿入されている。インバータＩＶ３は、クロックドインバータＣＩ１及びクロックドインバータＣＩ２と比較回路３０との間に電気的に挿入されている。
クロックドインバータＣＩ１は、入力ノードが入力ノード１０ａ経由でノード１ｅに電気的に接続され、Ｐ側（第１の側）のクロックノード１０ｃ１がノード４０ｃに電気的に接続され、Ｎ側（第２の側）のクロックノード１０ｃ２がノード４０ｂに電気的に接続され、出力ノードがインバータＩＶ３の入力ノードに電気的に接続されている。クロックドインバータＣＩ１は、基準クロックφＣＫの立ち上がりに対応している。
クロックドインバータＣＩ１は、例えば、図４に示すように構成される。図４は、クロックドインバータＣＩ１，ＣＩ２及びインバータＩＶ３の構成を示す回路図である。クロックドインバータＣＩ１は、ＰＭＯＳトランジスタＰＭ１、ＰＭＯＳトランジスタＰＭ２、ＮＭＯＳトランジスタＮＭ１、及びＮＭＯＳトランジスタＮＭ２を有する。ＰＭＯＳトランジスタＰＭ１は、ゲートが入力ノード１０ａに電気的に接続され、ソースが電源電位に電気的に接続され、ドレインがＰＭＯＳトランジスタＰＭ２のソースに電気的に接続されている。ＰＭＯＳトランジスタＰＭ２は、ゲートがクロックノード１０ｃ１に電気的に接続され、ソースがＰＭＯＳトランジスタＰＭ１のドレインに電気的に接続され、ドレインがクロックドインバータＣＩ１の出力ノードに電気的に接続されている。ＮＭＯＳトランジスタＮＭ２は、ゲートがクロックノード１０ｃ２に電気的に接続され、ソースがＮＭＯＳトランジスタＮＭ１のドレインに電気的に接続され、ドレインがクロックドインバータＣＩ１の出力ノードに電気的に接続されている。ＮＭＯＳトランジスタＮＭ１は、ゲートが入力ノード１０ａに電気的に接続され、ソースがグランド電位に電気的に接続され、ドレインがＮＭＯＳトランジスタＮＭ２のソースに電気的に接続されている。すなわち、ＰＭＯＳトランジスタＰＭ２のドレインとＮＭＯＳトランジスタＮＭ２のドレインとは接続されている。
図４に示す構成により、クロックドインバータＣＩ１は、クロックφＣＫｃがＬレベルであり且つクロックφＣＫｔがＨレベルである期間に、データφＤ＿ＥＶを反転させたデータφＤ＿ＥＶ￣を、出力ノードを介してインバータＩＶ３へ出力し、クロックφＣＫｃがＨレベルであり且つクロックφＣＫｔがＬレベルである期間に、動作しない。等価的に見た場合、図１に示すクロックドインバータＣＩ１は、基準クロックφＣＫがＨレベルの期間にデータφＤ＿ＥＶを反転させたデータφＤ＿ＥＶ￣を、出力ノードを介してインバータＩＶ３へ出力し、基準クロックφＣＫがＬレベルの期間に動作しない。
図１に示すように、クロックドインバータＣＩ２は、入力ノードが入力ノード１０ｂ経由でノード１ｆに電気的に接続され、Ｐ側（第１の側）のクロックノード１０ｃ３がノード４０ｂに電気的に接続され、クロックノード１０ｃ４がノード４０ｃに電気的に接続され、出力ノードがインバータＩＶ３の入力ノードに電気的に接続されている。クロックドインバータＣＩ２は、基準クロックφＣＫの立ち下がりに対応している。
クロックドインバータＣＩ２は、例えば、図４に示すように構成される。クロックドインバータＣＩ２は、ＰＭＯＳトランジスタＰＭ３、ＰＭＯＳトランジスタＰＭ４、ＮＭＯＳトランジスタＮＭ３、及びＮＭＯＳトランジスタＮＭ４を有する。ＰＭＯＳトランジスタＰＭ３は、ゲートが入力ノード１０ｂに電気的に接続され、ソースが電源電位に電気的に接続され、ドレインがＰＭＯＳトランジスタＰＭ４のソースに電気的に接続されている。ＰＭＯＳトランジスタＰＭ４は、ゲートがクロックノード１０ｃ３に電気的に接続され、ソースがＰＭＯＳトランジスタＰＭ３のドレインに電気的に接続され、ドレインがクロックドインバータＣＩ２の出力ノードに電気的に接続されている。ＮＭＯＳトランジスタＮＭ４は、ゲートがクロックノード１０ｃ４に電気的に接続され、ソースがＮＭＯＳトランジスタＮＭ３のドレインに電気的に接続され、ドレインがクロックドインバータＣＩ２の出力ノードに電気的に接続されている。ＮＭＯＳトランジスタＮＭ３は、ゲートが入力ノード１０ｂに電気的に接続され、ソースがグランド電位に電気的に接続され、ドレインがＮＭＯＳトランジスタＮＭ４のソースに電気的に接続されている。すなわち、ＰＭＯＳトランジスタＰＭ４のドレインとＮＭＯＳトランジスタＮＭ４のドレインとは接続されている。
図４に示す構成により、クロックドインバータＣＩ２は、クロックφＣＫｃがＨレベルであり且つクロックφＣＫｔがＬレベルである期間に、データφＤ＿ＯＤを反転させたデータφＤ＿ＯＤ￣を、出力ノードを介してインバータＩＶ３へ出力し、クロックφＣＫｃがＬレベルであり且つクロックφＣＫｔがＨレベルである期間に、動作しない。等価的に見た場合、図１に示すクロックドインバータＣＩ２は、基準クロックφＣＫがＬレベルの期間にデータφＤ＿ＯＤを反転させたデータφＤ＿ＯＤ￣を、出力ノードを介してインバータＩＶ３へ出力し、基準クロックφＣＫがＨレベルの期間に動作しない。
図１にも示すように、インバータＩＶ３は、入力ノードがクロックドインバータＣＩ１の出力ノード及びクロックドインバータＣＩ２の出力ノードに電気的に接続され、出力ノード１０ｄが比較回路３０の入力ノード３０ａに電気的に接続されている。
インバータＩＶ３は、例えば、図４に示すように構成される。インバータＩＶ３は、ＰＭＯＳトランジスタＰＭ５及びＮＭＯＳトランジスタＮＭ５を有する。ＰＭＯＳトランジスタＰＭ５は、ゲートがインバータＩＶ３の入力ノードに電気的に接続され、ソースが電源電位に電気的に接続され、ドレインがインバータＩＶ３の出力ノードに電気的に接続されている。ＮＭＯＳトランジスタＮＭ５は、ゲートがインバータＩＶ３の入力ノードに電気的に接続され、ソースがグランド電位に電気的に接続され、ドレインがインバータＩＶ３の出力ノードに電気的に接続されている。すなわち、ＰＭＯＳトランジスタＰＭ５のドレインとＮＭＯＳトランジスタＮＭ５のドレインとは接続されている。
図１、図４に示す構成により、インバータＩＶ３は、クロックドインバータＣＩ１からデータφＤ＿ＥＶ￣を受けた場合、データφＤ＿ＥＶ￣を反転させてデータφＤｐｒｅとして出力する。また、インバータＩＶ３は、クロックドインバータＣＩ２からデータφＤ＿ＯＤ￣を受けた場合、データφＤ＿ＯＤ￣を反転させてデータφＤｐｒｅとして出力する。
ここで、セレクタ１０内のクロックドインバータＣＩ１、クロックドインバータＣＩ２、インバータＩＶ３におけるＰＭＯＳトランジスタとＮＭＯＳトランジスタとは、互いに駆動力が均等になるように設計されるが、その製造ばらつきにより駆動力がアンバランスになることがある。
例えば、クロックドインバータＣＩ１、クロックドインバータＣＩ２、インバータＩＶ３におけるＰＭＯＳトランジスタの駆動力がＮＭＯＳトランジスタの駆動力より小さい場合、データφＤｐｒｅの波形は、図２に実線で示すように、立ち上がりが立ち下がりに比べて遅くなり、そのデューティ比が５０％から減衰する傾向にある。
あるいは、クロックドインバータＣＩ１、クロックドインバータＣＩ２、インバータＩＶ３におけるＰＭＯＳトランジスタの駆動力がＮＭＯＳトランジスタの駆動力より大きい場合、データφＤｐｒｅの波形は、図３に実線で示すように、立ち下がりが立ち上がりに比べて遅くなり、そのデューティ比が５０％から減衰する傾向にある。
図１に示すように、インバータＩＶ１は、ラッチ回路５０及びセレクタ２０の間に電気的に挿入されている。インバータＩＶ１は、入力ノードがノード１ｅ経由でラッチ回路５０の出力端子Ｑに電気的に接続され、出力ノードがセレクタ２０の入力ノード２０ａに電気的に接続されている。インバータＩＶ１は、ラッチ回路５０からデータφＤ＿ＥＶを受け、データφＤ＿ＥＶを論理反転したデータφＤ＿ＥＶ￣をセレクタ２０へ出力する。
インバータＩＶ２は、ラッチ回路６０及びセレクタ２０の間に電気的に挿入されている。インバータＩＶ２は、入力ノードがノード１ｆ経由でラッチ回路６０の出力端子Ｑに電気的に接続され、出力ノードがセレクタ２０の入力ノード２０ｂに電気的に接続されている。インバータＩＶ２は、ラッチ回路６０からデータφＤ＿ＯＤを受け、データφＤ＿ＯＤを論理反転したデータφＤ＿ＯＤ￣をセレクタ２０へ出力する。
セレクタ２０は、ラッチ回路５０及びラッチ回路６０と比較回路３０との間に電気的に挿入されると共にセレクタ１０に対して並列に配されている。セレクタ２０は、入力ノード２０ａ，２０ｂ、クロックノード２０ｃ１，２０ｃ２，２０ｃ３，２０ｃ４、及び出力ノード２０ｄを有する。入力ノード２０ａは、インバータＩＶ１の出力ノードに電気的に接続されている。入力ノード２０ｂは、インバータＩＶ２の出力ノードに電気的に接続されている。クロックノード２０ｃ１及びクロックノード２０ｃ４は、生成回路４０の出力ノード４０ｃに電気的に接続されている。クロックノード２０ｃ２及びクロックノード２０ｃ３は、生成回路４０の出力ノード４０ｂに電気的に接続されている。出力ノード２０ｄは、比較回路３０に電気的に接続されている。
セレクタ２０は、インバータＩＶ１からデータφＤ＿ＥＶ￣を受け、インバータＩＶ２からデータφＤ＿ＯＤ￣を受け、生成回路４０からクロックφＣＫｔ，φＣＫｃを受ける。セレクタ２０は、クロックφＣＫｔ，φＣＫｃを用いて動作するが、等価的に基準クロックφＣＫをセレクト信号として動作すると見なすこともできる。すなわち、セレクタ２０は、基準クロックφＣＫがＨレベルの期間にデータφＤ＿ＥＶ￣を選択してデータφＢＤｐｒｅとして出力し、基準クロックφＣＫがＬレベルの期間にデータφＤ＿ＯＤ￣を選択してデータφＢＤｐｒｅとして出力する。
セレクタ２０は、クロックドインバータＣＩ３、クロックドインバータＣＩ４、及びインバータＩＶ４を有する。クロックドインバータＣＩ３は、インバータＩＶ１及びインバータＩＶ４の間に電気的に挿入されている。クロックドインバータＣＩ４は、インバータＩＶ２及びインバータＩＶ３の間に電気的に挿入されている。インバータＩＶ３は、クロックドインバータＣＩ３及びクロックドインバータＣＩ４と比較回路３０との間に電気的に挿入されている。
クロックドインバータＣＩ３は、入力ノードがインバータＩＶ１の出力ノードに電気的に接続され、Ｐ側（第１の側）のクロックノード２０ｃ１がノード４０ｃに電気的に接続され、Ｎ側（第２の側）のクロックノード２０ｃ２がノード４０ｂに電気的に接続され、出力ノードがインバータＩＶ３の入力ノードに電気的に接続されている。クロックドインバータＣＩ３は、基準クロックφＣＫの立ち上がりに対応している。
クロックドインバータＣＩ３の構成は、例えば、図４に示すクロックドインバータＣＩ１の構成と同様である。この構成により、クロックドインバータＣＩ３は、クロックφＣＫｃがＬレベルであり且つクロックφＣＫｔがＨレベルである期間に、データφＤ＿ＥＶ￣を論理反転させたデータφＤ＿ＥＶを、出力ノードを介してインバータＩＶ４へ出力し、クロックφＣＫｃがＨレベルであり且つクロックφＣＫｔがＬレベルである期間に、動作しない。等価的に見た場合、図１に示すクロックドインバータＣＩ３は、基準クロックφＣＫがＨレベルの期間にデータφＤ＿ＥＶ￣を論理反転させたデータφＤ＿ＥＶを、出力ノードを介してインバータＩＶ４へ出力し、基準クロックφＣＫがＬレベルの期間に動作しない。
図１に示すように、クロックドインバータＣＩ４は、入力ノードがインバータＩＶ２の出力ノードに電気的に接続され、Ｐ側（第１の側）のクロックノード２０ｃ３がノード４０ｂに電気的に接続され、Ｎ側（第２の側）のクロックノード２０ｃ４がノード４０ｃに電気的に接続され、出力ノードがインバータＩＶ４の入力ノードに電気的に接続されている。クロックドインバータＣＩ４は、基準クロックφＣＫの立ち下がりに対応している。
クロックドインバータＣＩ４の構成は、例えば、図４に示すクロックドインバータＣＩ２の構成と同様である。この構成により、クロックドインバータＣＩ４は、クロックφＣＫｃがＨレベルであり且つクロックφＣＫｔがＬレベルである期間に、データφＤ＿ＯＤ￣を論理反転させたデータφＤ＿ＯＤを、出力ノードを介してインバータＩＶ４へ出力し、クロックφＣＫｃがＬレベルであり且つクロックφＣＫｔがＨレベルである期間に、動作しない。等価的に見た場合、図１に示すクロックドインバータＣＩ４は、基準クロックφＣＫがＬレベルの期間にデータφＤ＿ＯＤ￣を論理反転させたデータφＤ＿ＯＤを、出力ノードを介してインバータＩＶ４へ出力し、基準クロックφＣＫがＨレベルの期間に動作しない。
インバータＩＶ４は、入力ノードがクロックドインバータＣＩ３の出力ノード及びクロックドインバータＣＩ４の出力ノードに電気的に接続され、出力ノード２０ｄが比較回路３０の入力ノード３０ｂに電気的に接続されている。
インバータＩＶ４の構成は、例えば、図４に示すインバータＩＶ３の構成と同様である。この構成により、インバータＩＶ４は、クロックドインバータＣＩ３からデータφＤ＿ＥＶを受けた場合、データφＤ＿ＥＶを反転させてデータφＢＤｐｒｅとして出力する。また、インバータＩＶ４は、クロックドインバータＣＩ４からデータφＤ＿ＯＤを受けた場合、データφＤ＿ＯＤを反転させてデータφＢＤｐｒｅとして出力する。
ここで、セレクタ２０内のクロックドインバータＣＩ３、クロックドインバータＣＩ４、インバータＩＶ４におけるＰＭＯＳトランジスタとＮＭＯＳトランジスタとは、互いに駆動力が均等になるように設計されるが、その製造ばらつきにより駆動力がアンバランスになることがある。
例えば、クロックドインバータＣＩ３、クロックドインバータＣＩ４、インバータＩＶ４におけるＰＭＯＳトランジスタの駆動力がＮＭＯＳトランジスタの駆動力より小さい場合、データφＢＤｐｒｅの波形は、図２に破線で示すように、立ち上がりが立ち下がりに比べて遅くなり、そのデューティ比が５０％から減衰する傾向にある。
あるいは、クロックドインバータＣＩ１、クロックドインバータＣＩ２、インバータＩＶ３におけるＰＭＯＳトランジスタの駆動力がＮＭＯＳトランジスタの駆動力より大きい場合、データφＢＤｐｒｅの波形は、図３に破線で示すように、立ち下がりが立ち上がりに比べて遅くなり、そのデューティ比が５０％から減衰する傾向にある。
比較回路３０は、セレクタ１０及びセレクタ２０と半導体装置１の出力ノード１ｄとの間に電気的に挿入されている。比較回路３０は、入力ノード３０ａ、入力ノード３０ｂ、及び出力ノード３０ｃを有する。入力ノード３０ａは、セレクタ１０の出力ノード１０ｄに電気的に接続されている。入力ノード３０ｂは、セレクタ２０の出力ノード２０ｄに電気的に接続されている。比較回路３０の出力ノード３０ｃは、半導体装置１の出力ノード１ｄとして機能する。
比較回路３０は、セレクタ１０からデータφＤｐｒｅを受け、セレクタ２０からデータφＢＤｐｒｅを受ける。比較回路３０は、データφＤｐｒｅとデータφＢＤｐｒｅとを比較し、比較結果として、データφＤｐｒｅ及びデータφＢＤｐｒｅが合成されたデータφＤｏｕｔを出力する。データφＤｏｕｔは、例えば、図２に示すように、元のデータφＤＴに対応したデータであり、半クロック周期でＡ→Ｂ→Ｃ→Ｄと遷移するデータである。ここで、Ａ，Ｂ，Ｃ，Ｄはそれぞれデータの論理値「０」又は「１」を示し、論理値「０」はＬレベルの信号波形で伝達され得、論理値「１」はＨレベルの信号波形で伝達され得る。図２では、Ａ＝「０」、Ｂ＝「１」、Ｃ＝「０」、Ｄ＝「１」の場合が例示されている。
比較回路３０は、コンパレータＣＰを有する。コンパレータＣＰとしては、入出力間にフィードバックを掛けないように（コンパレート動作するように）構成された差動増幅器が用いられ得る。コンパレータＣＰは、セレクタ１０及びセレクタ２０と半導体装置１の出力ノード１ｄとの間に電気的に挿入されている。コンパレータＣＰは、非反転入力端子（＋）が入力ノード３０ａ経由でセレクタ１０の出力ノード１０ｄに電気的に接続され、反転入力端子（−）が入力ノード３０ｂ経由でセレクタ２０の出力ノード２０ｄに電気的に接続され、出力端子が出力ノード３０ｃ（出力ノード１ｄ）に電気的に接続されている。
コンパレータＣＰは、セレクタ１０からデータφＤｐｒｅを受け、セレクタ２０からデータφＢＤｐｒｅを受ける。コンパレータＣＰは、データφＤｐｒｅとデータφＢＤｐｒｅとを比較し、データφＤｐｒｅのレベルがデータφＢＤｐｒｅのレベルより高ければ、Ｈレベルを比較結果（データφＤｏｕｔ）として出力し、データφＤｐｒｅのレベルがデータφＢＤｐｒｅのレベルより低ければ、Ｌレベルを比較結果（データφＤｏｕｔ）として出力する。これにより、コンパレータＣＰは、データφＤｐｒｅ及びデータφＢＤｐｒｅが合成されたデータφＤｏｕｔを出力する。
例えば、セレクタ１０及びセレクタ２０のそれぞれにおけるＰＭＯＳトランジスタの駆動力がＮＭＯＳトランジスタの駆動力より小さい場合、データφＤｐｒｅの波形は、図２に実線で示すように、立ち上がりが立ち下がりに比べて遅くなり、データφＢＤｐｒｅの波形は、図２に破線で示すように、立ち上がりが立ち下がりに比べて遅くなる。２つのデータφＤｐｒｅ，φＢＤｐｒｅを見ると、いずれも、Ｌレベルのパルス幅は、ディーティ比５０％に対応した幅で確保され得ることが分かる。すなわち、コンパレータＣＰが、データφＤｐｒｅのレベルがデータφＢＤｐｒｅのレベルより高ければＨレベルをデータφＤｏｕｔとして出力し、データφＤｐｒｅのレベルがデータφＢＤｐｒｅのレベルより低ければＬレベルをデータφＤｏｕｔとして出力することで、デューティ比が略５０％であるデータφＤｏｕｔが合成され得る。
あるいは、セレクタ１０及びセレクタ２０のそれぞれにおけるＮＭＯＳトランジスタの駆動力がＰＭＯＳトランジスタの駆動力より小さい場合、データφＤｐｒｅの波形は、図３に実線で示すように、立ち下がりが立ち上がりに比べて遅くなり、データφＢＤｐｒｅの波形は、図３に破線で示すように、立ち下がりが立ち上がりに比べて遅くなる。２つのデータφＤｐｒｅ，φＢＤｐｒｅを見ると、いずれも、Ｌレベルのパルス幅は、ディーティ比５０％に対応した幅で確保され得ることが分かる。すなわち、コンパレータＣＰが、データφＤｐｒｅのレベルがデータφＢＤｐｒｅのレベルより高ければＨレベルをデータφＤｏｕｔとして出力し、データφＤｐｒｅのレベルがデータφＢＤｐｒｅのレベルより低ければＬレベルをデータφＤｏｕｔとして出力することで、デューティ比が略５０％であるデータφＤｏｕｔが合成され得る。
以上のように、実施形態では、半導体装置１において、２つのデータφＤ＿ＥＶ，φＤ＿ＯＤから２つの逆相のデータφＤ＿ＥＶ￣，φＤ＿ＯＤ￣を生成し、２つのデータにおける一方のデータと他方のデータから生成された逆相のデータとを比較回路で合成してデータφＤｏｕｔとして出力する。これにより、合成後のデータφＤｏｕｔをデューティ比が略５０％であるデータとすることができ、合成後のデータφＤｏｕｔにおけるＤＣＤを容易に低減できる。
なお、比較回路３０と２つのセレクタ１０，２０との接続の極性を逆にすることができる。例えば、比較回路３０の入力ノード３０ａ（コンパレータＣＰの非反転入力端子（＋））をセレクタ２０の出力ノード２０ｄに接続し、比較回路３０の入力ノード３０ｂ（コンパレータＣＰの反転入力端子（−））をセレクタ１０の出力ノード１０ｄに接続することで、比較回路３０と２つのセレクタ１０，２０との接続の極性を逆にすることができる。このような構成によっても、実施形態と同様な効果を実現可能である。
あるいは、図５に示すように、半導体装置１ｉにおいて消費電力を低減するための工夫が加えられてもよい。半導体装置１ｉにおいて、比較回路３０ｉは、図１に示したコンパレータＣＰ（差動増幅器）に代えて「Ｂａｃｋ ｔｏ Ｂａｃｋ」構成の複数のインバータを用いても構成され得る。図５は、実施形態の変形例に係る半導体装置１ｉの構成を示す回路図である。
比較回路３０ｉは、複数のインバータＩＶ５，ＩＶ６，ＩＶ７，ＩＶ８を有する。インバータＩＶ６は、入力ノードが入力ノード３０ｂ経由でセレクタ２０の出力ノード２０ｄに電気的に接続され、出力ノードがラインＬ２に電気的に接続されている。ラインＬ２は、インバータＩＶ６の出力側に配されている。ラインＬ２は、インバータＩＶ６の出力ノードと比較回路３０ｉの出力ノード３０ｃ（半導体装置１ｉの出力ノード１ｄ）とを電気的に接続している。出力ノード３０ｃ（出力ノード１ｄ）には、比較回路３０ｉからデータφＤｏｕｔが出力され得る。
インバータＩＶ５は、入力ノードが入力ノード３０ａ経由でセレクタ１０の出力ノード１０ｄに電気的に接続され、出力ノードがラインＬ１に電気的に接続されている。ラインＬ１は、インバータＩＶ５の出力側に配されている。ラインＬ１は、インバータＩＶ５の出力ノードと比較回路３０ｉの出力ノード３０ｄ（半導体装置１ｉの出力ノード１ｅ）とを電気的に接続している。出力ノード３０ｄ（出力ノード１ｅ）には、比較回路３０ｉからデータφＢＤｏｕｔが出力され得る。データφＢＤｏｕｔは、データφＤｏｕｔを論理反転させたデータである。
インバータＩＶ７は、ラインＬ１とラインＬ２との間に第１の極性で電気的に挿入されている。第１の極性は、例えば、インバータＩＶ７の入力ノードがラインＬ１に電気的に接続されインバータＩＶ７の出力ノードがラインＬ２に電気的に接続される極性とすることができる。
インバータＩＶ８は、ラインＬ１とラインＬ２との間に第２の極性で電気的に挿入されている。第２の極性は、第１の極性と逆の極性であり、例えば、インバータＩＶ８の出力ノードがラインＬ１に電気的に接続されインバータＩＶ８の入力ノードがラインＬ２に電気的に接続される極性とすることができる。
このように、半導体装置１ｉにおいて、比較回路３０ｉを「Ｂａｃｋ ｔｏ Ｂａｃｋ」構成の複数のインバータを用いて構成する。これにより、電力消費が比較的大きい構成（例えば、差動増幅器における電流源等）を省略でき、半導体装置１ｉの消費電力を容易に低減できる。
あるいは、図６に示すように、半導体装置１ｊにおいてデューティ比の調整を高精度化するための工夫が加えられてもよい。半導体装置１ｊにおいて、比較回路３０ｉは、図１に示したコンパレータＣＰ（差動増幅器）に代えて「Ｂａｃｋ ｔｏ Ｂａｃｋ」構成を２段で実現する複数のインバータを用いても構成され得る。図６は、実施形態の他の変形例に係る半導体装置１ｊの構成を示す回路図である。
比較回路３０ｊは、比較回路３０ｉ（図５参照）に対して、複数のインバータＩＶ９，ＩＶ１０，ＩＶ１１，ＩＶ１２をさらに有する。インバータＩＶ９は、入力ノードがラインＬ１経由でインバータＩＶ５の出力ノードに電気的に接続され、出力ノードがラインＬ３に電気的に接続されている。ラインＬ３は、インバータＩＶ９の出力側に配されている。ラインＬ３は、インバータＩＶ９の出力ノードと比較回路３０ｊの出力ノード３０ｄ（半導体装置１ｉの出力ノード１ｅ）とを電気的に接続している。出力ノード３０ｄ（出力ノード１ｅ）には、比較回路３０ｊからデータφＤｏｕｔが出力され得る。
インバータＩＶ１０は、入力ノードがラインＬ２経由でインバータＩＶ６の出力ノードに電気的に接続され、出力ノードがラインＬ４に電気的に接続されている。ラインＬ４は、インバータＩＶ１０の出力側に配されている。ラインＬ４は、インバータＩＶ１０の出力ノードと比較回路３０ｊの出力ノード３０ｃ（半導体装置１ｉの出力ノード１ｄ）とを電気的に接続している。出力ノード３０ｃ（出力ノード１ｄ）には、比較回路３０ｊからデータφＢＤｏｕｔが出力され得る。データφＢＤｏｕｔは、データφＤｏｕｔを論理反転させたデータである。
インバータＩＶ１１は、ラインＬ３とラインＬ４との間に第１の極性で電気的に挿入されている。第１の極性は、例えば、インバータＩＶ１１の入力ノードがラインＬ３に電気的に接続されインバータＩＶ１１の出力ノードがラインＬ４に電気的に接続される極性とすることができる。
インバータＩＶ１２は、ラインＬ３とラインＬ４との間に第２の極性で電気的に挿入されている。第２の極性は、第１の極性と逆の極性であり、例えば、インバータＩＶ１２の出力ノードがラインＬ３に電気的に接続されインバータＩＶ１２の入力ノードがラインＬ４に電気的に接続される極性とすることができる。
このように、半導体装置１ｊにおいて、比較回路３０ｊを「Ｂａｃｋ ｔｏ Ｂａｃｋ」構成を２段で実現する複数のインバータを用いて構成する。これにより、比較回路３０ｊにおける比較動作の精度を向上できるので、合成後のデータφＤｏｕｔのデューティ比を容易に略５０％に近づけることができ、データφＤｏｕｔのディーティ比を高精度に調整できる。
あるいは、図７に示すように、半導体装置１ｋにおいて回路面積を低減するための工夫が加えられてもよい。半導体装置１ｋにおいて、比較回路３０ｋは、セレクタ１０，２０とインバータＩＶ３，ＩＶ４を共有しながら、「Ｂａｃｋ ｔｏ Ｂａｃｋ」構成を実現する。図７は、実施形態のさらに他の変形例に係る半導体装置１ｋの構成を示す回路図である。
比較回路３０ｋは、比較回路３０ｉ（図５参照）に対して、複数のインバータＩＶ５，ＩＶ６が省略されている。インバータＩＶ３は、出力ノードがラインＬ１ｋに電気的に接続されている。ラインＬ１ｋは、インバータＩＶ３の出力側に配されている。ラインＬ１ｋは、インバータＩＶ３の出力ノードと比較回路３０ｋの出力ノード３０ｄ（半導体装置１ｋの出力ノード１ｅ）とを電気的に接続している。出力ノード３０ｄ（出力ノード１ｅ）には、比較回路３０ｋからデータφＤｏｕｔが出力され得る。
インバータＩＶ４は、出力ノードがラインＬ２ｋに電気的に接続されている。ラインＬ２ｋは、インバータＩＶ４の出力側に配されている。ラインＬ２ｋは、インバータＩＶ４の出力ノードと比較回路３０ｋの出力ノード３０ｃ（半導体装置１ｋの出力ノード１ｄ）とを電気的に接続している。出力ノード３０ｃ（出力ノード１ｄ）には、比較回路３０ｋからデータφＢＤｏｕｔが出力され得る。データφＢＤｏｕｔは、データφＤｏｕｔを論理反転させたデータである。
インバータＩＶ７は、ラインＬ１ｋとラインＬ２ｋとの間に第１の極性で電気的に挿入されている。第１の極性は、例えば、インバータＩＶ７の入力ノードがラインＬ１ｋに電気的に接続されインバータＩＶ７の出力ノードがラインＬ２ｋに電気的に接続される極性とすることができる。
インバータＩＶ８は、ラインＬ１ｋとラインＬ２ｋとの間に第２の極性で電気的に挿入されている。第２の極性は、第１の極性と逆の極性であり、例えば、インバータＩＶ８の出力ノードがラインＬ１ｋに電気的に接続されインバータＩＶ８の入力ノードがラインＬ２ｋに電気的に接続される極性とすることができる。
このように、半導体装置１ｋにおいて、比較回路３０ｋをセレクタ１０，２０とインバータＩＶ３，ＩＶ４を共有させながら「Ｂａｃｋ ｔｏ Ｂａｃｋ」構成で実現する。これにより、半導体装置１ｋをより少ない個数のインバータで構成でき、半導体装置１ｋの回路面積を容易に低減できる。
次に、レベルシフト回路が適用されるメモリシステム１００について図８を用いて説明する。図８は、実施形態又はその変形例に係る半導体装置が適用されたメモリシステム１００の構成を示す図である。
メモリシステム１００は、ホスト２００に接続可能であり、ホスト２００の外部記憶媒体として機能し得る。ホスト２００は、例えば、パーソナルコンピュータであり、メモリシステム１００は、例えば、ＳＳＤである。メモリシステム１００は、コントローラ１１０及び半導体メモリ１２０を有する。コントローラ１１０は、ハードウェアとしての回路であり、ホストインターフェース（ホストＩ／Ｆ）１１１、信号処理回路１１２、メモリインターフェース（メモリＩ／Ｆ）１１３を有する。
例えば、ホストＩ／Ｆ１１１は、半導体装置１ａを有する。半導体装置１ａは、実施形態又はその変形例に係る半導体装置のいずれも適用可能である。ホストＩ／Ｆ１１１は、所定のデータをホスト２００から受ける。ホストＩ／Ｆ１１１は、所定のデータから、クロックにおける偶数番目のエッジ（クロックの立ち下がり）で取り込まれたデータφＤ＿ＥＶとクロックにおける奇数番目のエッジ（クロックの立ち上がり）で取り込まれたデータφＤ＿ＯＤとを生成して半導体装置１ａへ転送する。半導体装置１ａは、基準クロックφＣＫが入力され、基準クロックφＣＫを用いて、転送された２つのデータ（データφＤ＿ＥＶ及びデータφＤ＿ＯＤ）を合成して信号処理回路１１２又は半導体メモリ１２０で使用するためのデータを生成する。これにより、合成後のデータが信号処理回路１１２又は半導体メモリ１２０で適正に使用され得る。
また、メモリＩ／Ｆ１１３は、半導体装置１ｂを有する。半導体装置１ｂは、実施形態又はその変形例に係る半導体装置のいずれも適用可能である。メモリＩ／Ｆ１１３は、所定のデータを信号処理回路１１２から受ける。メモリＩ／Ｆ１１３は、所定のデータから、クロックにおける偶数番目のエッジ（クロックの立ち下がり）で取り込まれたデータφＤ＿ＥＶとクロックにおける奇数番目のエッジ（クロックの立ち上がり）で取り込まれたデータφＤ＿ＯＤとを生成して半導体装置１ｂへ転送する。半導体装置１ｂは、基準クロックφＣＫが入力され、基準クロックφＣＫを用いて２つのデータを合成して半導体メモリ１２０で使用するためのデータを生成する。これにより、合成後のデータが半導体メモリ１２０で適正に使用され得る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，１ｉ，１ｊ，１ｋ 半導体装置、１００ メモリシステム。

Claims (7)

  1. 第１のデータが入力される第１のノードに電気的に接続され、基準クロックの立ち上がりに対応した第１のクロックドインバータと、
    第２のデータが入力される第２のノードに電気的に接続され、前記基準クロックの立ち下がりに対応した第２のクロックドインバータと、
    前記第１のノードに電気的に接続された第１のインバータと、
    前記第２のノードに電気的に接続された第２のインバータと、
    前記第１のインバータの出力ノードに電気的に接続され、前記基準クロックの立ち上がりに対応した第３のクロックドインバータと、
    前記第２のインバータの出力ノードに電気的に接続され、前記基準クロックの立ち下がりに対応した第４のクロックドインバータと、
    前記第１のクロックドインバータの出力ノード及び前記第２のクロックドインバータの出力ノードに電気的に接続された第３のインバータと、
    前記第３のクロックドインバータの出力ノード及び前記第４のクロックドインバータの出力ノードに電気的に接続された第４のインバータと、
    前記第３のインバータの出力ノード及び前記第４のインバータの出力ノードに電気的に接続された比較回路と、
    を備えた半導体装置。
  2. 前記比較回路は、前記第３のインバータの出力ノードに電気的に接続された非反転入力端子と前記第４のインバータの出力ノードに電気的に接続された反転入力端子とを有するコンパレータを含む
    請求項１に記載の半導体装置。
  3. 前記比較回路は、
    前記第３のインバータの出力ノードに電気的に接続された第５のインバータと、
    前記第４のインバータの出力ノードに電気的に接続された第６のインバータと、
    前記第５のインバータの出力側に配された第１のラインと前記第６のインバータの出力側に配された第２のラインとの間に第１の極性で電気的に挿入された第７のインバータと、
    前記第１のラインと前記第２のラインとの間に前記第１の極性と逆の第２の極性で電気的に挿入された第８のインバータと、
    を有する
    請求項１に記載の半導体装置。
  4. 前記比較回路は、
    前記第１のラインに電気的に接続された第９のインバータと、
    前記第２のラインに電気的に接続された第１０のインバータと、
    前記第９のインバータの出力側に配された第３のラインと前記第１０のインバータの出力側に配された第４のラインとの間に前記第１の極性で電気的に挿入された第１１のインバータと、
    前記第３のラインと前記第４のラインとの間に前記第２の極性で電気的に挿入された第１２のインバータと、
    をさらに含む
    請求項３に記載の半導体装置。
  5. 前記比較回路は、
    前記第３のインバータの出力側に配された第１のラインと前記第４のインバータの出力側に配された第２のラインとの間に第１の極性で電気的に挿入された第５のインバータと、
    前記第１のラインと前記第２のラインとの間に前記第１の極性と逆の第２の極性で電気的に挿入された第６のインバータと、
    を有する
    請求項１に記載の半導体装置。
  6. 前記基準クロックを反転させた第１のクロックと前記基準クロックを反転させない第２のクロックとを生成する生成回路をさらに備え、
    前記第１のクロックドインバータは、前記第１のクロックを受ける第１の側のクロックノードと前記第２のクロックを受ける第２の側のクロックノードとをさらに有し、
    前記第２のクロックドインバータは、前記第２のクロックを受ける前記第１の側のクロックノードと前記第１のクロックを受ける前記第２の側のクロックノードとを有し、
    前記第３のクロックドインバータは、前記第１のクロックを受ける前記第１の側のクロックノードと前記第２のクロックを受ける前記第２の側のクロックノードとを有し、
    前記第４のクロックドインバータは、前記第２のクロックを受ける前記第１の側のクロックノードと前記第１のクロックを受ける前記第２の側のクロックノードとを有する
    請求項１から５のいずれか１項に記載の半導体装置。
  7. 半導体メモリと、
    請求項１から６のいずれか１項に記載の半導体装置を含むインターフェース回路を有し、前記半導体メモリを制御するコントローラと、
    を備えたメモリシステム。
JP2018047571A 2018-03-15 2018-03-15 半導体装置及びメモリシステム Active JP6929812B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018047571A JP6929812B2 (ja) 2018-03-15 2018-03-15 半導体装置及びメモリシステム
US16/116,363 US10665274B2 (en) 2018-03-15 2018-08-29 Semiconductor device and memory system for combining reversed-phase data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018047571A JP6929812B2 (ja) 2018-03-15 2018-03-15 半導体装置及びメモリシステム

Publications (2)

Publication Number Publication Date
JP2019161522A JP2019161522A (ja) 2019-09-19
JP6929812B2 true JP6929812B2 (ja) 2021-09-01

Family

ID=67905973

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018047571A Active JP6929812B2 (ja) 2018-03-15 2018-03-15 半導体装置及びメモリシステム

Country Status (2)

Country Link
US (1) US10665274B2 (ja)
JP (1) JP6929812B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10583617B2 (en) 2016-11-28 2020-03-10 General Electric Company Automatic systems and methods for stacking composite plies

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10152888A1 (de) 2001-10-26 2003-05-15 Infineon Technologies Ag Integrierter Analogmultiplexer
JP2004173168A (ja) * 2002-11-22 2004-06-17 Fujitsu Ltd マルチプレクサ回路
JP2011222080A (ja) * 2010-04-09 2011-11-04 Elpida Memory Inc 半導体装置
JP5491454B2 (ja) * 2011-06-09 2014-05-14 旭化成エレクトロニクス株式会社 パラレル−シリアル変換回路
US8872562B2 (en) 2013-03-21 2014-10-28 Kabushiki Kaisha Toshiba Semiconductor device
JP5814967B2 (ja) * 2013-03-21 2015-11-17 株式会社東芝 差動増幅器とデータ出力回路
JP2015159409A (ja) 2014-02-24 2015-09-03 アルプス電気株式会社 信号処理回路およびセンサシステム
JP6169050B2 (ja) * 2014-06-30 2017-07-26 株式会社東芝 フリップフロップ回路
US9755574B2 (en) * 2015-08-06 2017-09-05 Sony Corporation Injection-locked oscillator and method for controlling jitter and/or phase noise
US9679617B2 (en) 2015-09-09 2017-06-13 Kabushiki Kaisha Toshiba Amplifier

Also Published As

Publication number Publication date
US20190287580A1 (en) 2019-09-19
US10665274B2 (en) 2020-05-26
JP2019161522A (ja) 2019-09-19

Similar Documents

Publication Publication Date Title
TW577087B (en) Register controlled DLL for reducing current consumption
JP3993717B2 (ja) 半導体集積回路装置
KR100930415B1 (ko) 클럭 제어 회로 및 이를 포함하는 반도체 메모리 장치
US10312894B2 (en) Apparatuses and methods for providing a signal with a differential phase mixer
JP2007265621A (ja) 半導体メモリ素子の信号伝達制御装置
US9269412B2 (en) Memory device and method for driving the same
US6924686B2 (en) Synchronous mirror delay (SMD) circuit and method including a counter and reduced size bi-directional delay line
US8963606B2 (en) Clock control device
KR20080095613A (ko) 단일 신호-차동 신호 변환기 및 변환 방법
JP2011108300A (ja) 半導体装置及びその制御方法並びに半導体装置を備えたデータ処理システム
US8483005B2 (en) Internal signal generator for use in semiconductor memory device
JP6929812B2 (ja) 半導体装置及びメモリシステム
KR102034150B1 (ko) 지연 회로 및 이를 포함하는 반도체 장치
KR20130048632A (ko) 클럭 버퍼회로 및 이를 포함하는 데이터 출력회로
JP2007095256A (ja) 半導体メモリ素子のデータ入力装置
JP4229778B2 (ja) 半導体メモリ装置及びこの装置のデータリード方法。
US10985742B2 (en) Operation method of signal receiver, pulse width controller, and electronic device including the same
US6803792B2 (en) Input buffer circuit with constant response speed of output inversion
KR100299564B1 (ko) 펄스드라이버
US8643420B2 (en) Integrated circuit pulse generators
CN106559061B (zh) 占空比校正器
KR20210074657A (ko) 반도체 장치의 클럭 생성 회로
TWI810306B (zh) 放大器電路以及使用其的半導體裝置和半導體系統
US10868531B2 (en) Signal-multiplexing device
JP2010097660A (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180905

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200914

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210621

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210713

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210811

R150 Certificate of patent or registration of utility model

Ref document number: 6929812

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150