JP6929812B2 - 半導体装置及びメモリシステム - Google Patents
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Description
実施形態に係る半導体装置は、高速でデータを転送することを考慮してDDR(Double−Data−Rate)などの規格に応じて構成される。DDR(Double−Data−Rate)規格によれば、クロックの立ち上がりおよび立ち下がりのダブルエッジでデータの取り込みを行うことで、クロックの立ち上がり又は立ち下りのみでデータを取り込む場合に比べて2倍の転送速度(ダブルデータレート)を実現できる。
Claims (7)
- 第1のデータが入力される第1のノードに電気的に接続され、基準クロックの立ち上がりに対応した第1のクロックドインバータと、
第2のデータが入力される第2のノードに電気的に接続され、前記基準クロックの立ち下がりに対応した第2のクロックドインバータと、
前記第1のノードに電気的に接続された第1のインバータと、
前記第2のノードに電気的に接続された第2のインバータと、
前記第1のインバータの出力ノードに電気的に接続され、前記基準クロックの立ち上がりに対応した第3のクロックドインバータと、
前記第2のインバータの出力ノードに電気的に接続され、前記基準クロックの立ち下がりに対応した第4のクロックドインバータと、
前記第1のクロックドインバータの出力ノード及び前記第2のクロックドインバータの出力ノードに電気的に接続された第3のインバータと、
前記第3のクロックドインバータの出力ノード及び前記第4のクロックドインバータの出力ノードに電気的に接続された第4のインバータと、
前記第3のインバータの出力ノード及び前記第4のインバータの出力ノードに電気的に接続された比較回路と、
を備えた半導体装置。 - 前記比較回路は、前記第3のインバータの出力ノードに電気的に接続された非反転入力端子と前記第4のインバータの出力ノードに電気的に接続された反転入力端子とを有するコンパレータを含む
請求項1に記載の半導体装置。 - 前記比較回路は、
前記第3のインバータの出力ノードに電気的に接続された第5のインバータと、
前記第4のインバータの出力ノードに電気的に接続された第6のインバータと、
前記第5のインバータの出力側に配された第1のラインと前記第6のインバータの出力側に配された第2のラインとの間に第1の極性で電気的に挿入された第7のインバータと、
前記第1のラインと前記第2のラインとの間に前記第1の極性と逆の第2の極性で電気的に挿入された第8のインバータと、
を有する
請求項1に記載の半導体装置。 - 前記比較回路は、
前記第1のラインに電気的に接続された第9のインバータと、
前記第2のラインに電気的に接続された第10のインバータと、
前記第9のインバータの出力側に配された第3のラインと前記第10のインバータの出力側に配された第4のラインとの間に前記第1の極性で電気的に挿入された第11のインバータと、
前記第3のラインと前記第4のラインとの間に前記第2の極性で電気的に挿入された第12のインバータと、
をさらに含む
請求項3に記載の半導体装置。 - 前記比較回路は、
前記第3のインバータの出力側に配された第1のラインと前記第4のインバータの出力側に配された第2のラインとの間に第1の極性で電気的に挿入された第5のインバータと、
前記第1のラインと前記第2のラインとの間に前記第1の極性と逆の第2の極性で電気的に挿入された第6のインバータと、
を有する
請求項1に記載の半導体装置。 - 前記基準クロックを反転させた第1のクロックと前記基準クロックを反転させない第2のクロックとを生成する生成回路をさらに備え、
前記第1のクロックドインバータは、前記第1のクロックを受ける第1の側のクロックノードと前記第2のクロックを受ける第2の側のクロックノードとをさらに有し、
前記第2のクロックドインバータは、前記第2のクロックを受ける前記第1の側のクロックノードと前記第1のクロックを受ける前記第2の側のクロックノードとを有し、
前記第3のクロックドインバータは、前記第1のクロックを受ける前記第1の側のクロックノードと前記第2のクロックを受ける前記第2の側のクロックノードとを有し、
前記第4のクロックドインバータは、前記第2のクロックを受ける前記第1の側のクロックノードと前記第1のクロックを受ける前記第2の側のクロックノードとを有する
請求項1から5のいずれか1項に記載の半導体装置。 - 半導体メモリと、
請求項1から6のいずれか1項に記載の半導体装置を含むインターフェース回路を有し、前記半導体メモリを制御するコントローラと、
を備えたメモリシステム。
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