JP6918568B2 - 基板処理システム、基板処理方法、プログラム、および情報記憶媒体 - Google Patents
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Description
基板に成膜されたレジスト膜をパターン露光する露光装置と、
前記露光装置でパターン露光された前記レジスト膜を現像してレジストパターンを形成する第1現像装置と、
前記第1現像装置で得られた前記レジストパターンの残膜厚を補正するため、前記レジスト膜を局所的に露光する局所露光装置と、
前記局所露光装置で露光された前記レジスト膜を現像し、前記レジストパターンの残膜厚を補正する第2現像装置と、を備える、基板処理システムが提供される。
図1は、一実施形態による基板処理システムを示す平面図である。図1において、X方向、Y方向およびZ方向は互いに垂直な方向である。X方向およびY方向は水平方向であり、Z方向は鉛直方向である。
図4は、一実施形態による局所露光装置を示す断面図である。図5は、一実施形態による局所露光装置を示す平面図である。局所露光装置21は、基板Gを第1方向(X方向)および第2方向(Y方向)に複数の区画に分けて、第1現像装置15によって得られたレジストパターン8の補正が必要な区画を局所的に露光する。区画毎に、光の照度は可変とされる。
次に、上記構成の基板処理システム1を用いた基板処理方法について、図8〜図13を参照して説明する。図8は、一実施形態による基板処理方法を示すフローチャートである。図8に示す基板処理は、制御装置50による制御下で行われる。図9は、一実施形態によるレジスト膜の塗布を示す図である。図10は、一実施形態によるレジスト膜のパターン露光を示す図である。図11は、一実施形態によるレジスト膜の1回目の現像を示す図である。図12は、一実施形態によるレジスト膜の局所露光を示す図である。図13は、一実施形態によるレジスト膜の2回目の現像を示す図である。図13において、2回目の現像前のレジスト膜の外形を二点鎖線で示す。
以上説明したように、本実施形態によれば、レジスト膜5のパターン露光と、レジスト膜5の第1現像と、レジスト膜5の局所露光と、レジスト膜5の第2現像とをこの順で行う。従って、レジスト膜5のパターン露光の後、レジスト膜5の局所露光の前に、レジスト膜5の第1現像が行われる。パターン露光の光は、局所露光の光とは異なり、レジスト膜5でほとんど減衰することなくレジスト膜5の深部まで届く。そのため、局所露光前の第1現像によってレジスト膜5の一部が除去され、その除去された部分では局所露光の光が減衰されないために局所露光の光がレジスト膜5の深部まで届きやすい。よって、レジスト膜5の膜厚が全体的または部分的に厚い場合に、局所露光および局所露光後の第2現像によって所望のレジストパターンを得ることができる。
以上、基板処理システムや基板処理方法などの実施形態について説明したが、本発明は上記実施形態などに限定されず、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、改良が可能である。
5 レジスト膜
6 機能膜
7 マスクパターン
8 第1現像工程で得られるレジストパターン
9 第2現像工程で得られるレジストパターン
11 洗浄装置
12 塗布装置
13 プリベーク装置
14 露光装置
15 第1現像装置
21 局所露光装置
25 第2現像装置
31 ポストベーク装置
50 制御装置
Claims (6)
- 基板に成膜されたレジスト膜をパターン露光する露光装置と、
前記露光装置でパターン露光された前記レジスト膜を現像してレジストパターンを形成する第1現像装置と、
前記第1現像装置で得られた前記レジストパターンの残膜厚を補正するため、前記レジスト膜を局所的に露光する局所露光装置と、
前記局所露光装置で露光された前記レジスト膜を現像し、前記レジストパターンの残膜厚を補正する第2現像装置と、を備える、基板処理システム。 - 前記局所露光装置は、前記第1現像装置で得られた前記レジストパターンの線幅又は穴径を補正するため、前記レジスト膜を局所的に露光する、請求項1に記載の基板処理システム。
- 基板に成膜されたレジスト膜をパターン露光する露光工程と、
前記露光工程でパターン露光された前記レジスト膜を現像してレジストパターンを形成する第1現像工程と、
前記第1現像工程で得られた前記レジストパターンの残膜厚を補正するため、前記レジスト膜を局所的に露光する局所露光工程と、
前記局所露光工程で露光された前記レジスト膜を現像し、前記レジストパターンの残膜厚を補正する第2現像工程と、を備える、基板処理方法。 - 前記局所露光工程では、前記第1現像工程で得られた前記レジストパターンの線幅又は穴径を補正するため、前記レジスト膜を局所的に露光する、請求項3に記載の基板処理方法。
- 請求項3または4に記載の基板処理方法をコンピュータに実行させるためのプログラム。
- 請求項5に記載のプログラムを記憶した情報記憶媒体。
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JPH05175114A (ja) * | 1991-12-25 | 1993-07-13 | Nec Kansai Ltd | 半導体装置の製造方法 |
JPH06202128A (ja) * | 1992-12-28 | 1994-07-22 | Sharp Corp | 薄膜加工方法 |
US5789140A (en) * | 1996-04-25 | 1998-08-04 | Fujitsu Limited | Method of forming a pattern or via structure utilizing supplemental electron beam exposure and development to remove image residue |
JP2001291651A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | レジストパターン形成方法及び半導体装置の製造方法 |
JP2002006512A (ja) * | 2000-06-20 | 2002-01-09 | Mitsubishi Electric Corp | 微細パターン形成方法、微細パターン形成用材料、およびこの微細パターン形成方法を用いた半導体装置の製造方法 |
US6566274B1 (en) * | 2001-11-28 | 2003-05-20 | Unaxis Balzer Limited | Lithography process for transparent substrates |
US6943124B1 (en) * | 2002-07-17 | 2005-09-13 | Taiwan Semiconductor Manufacturing Company | Two step exposure to strengthen structure of polyimide or negative tone photosensitive material |
CN1866470A (zh) * | 2005-05-19 | 2006-11-22 | 中华映管股份有限公司 | 形成图案化材料层的方法 |
US7691549B1 (en) * | 2007-02-15 | 2010-04-06 | Kla-Tencor Technologies Corporation | Multiple exposure lithography technique and method |
JP2010278204A (ja) * | 2009-05-28 | 2010-12-09 | Oki Semiconductor Co Ltd | レジストパターンの形成方法 |
KR20130124861A (ko) * | 2012-05-07 | 2013-11-15 | 삼성전자주식회사 | 패턴 형성 방법 |
JP5298236B2 (ja) * | 2012-12-19 | 2013-09-25 | 東京エレクトロン株式会社 | 局所露光装置及び局所露光方法 |
JP6405290B2 (ja) * | 2015-07-22 | 2018-10-17 | 東京エレクトロン株式会社 | 基板処理装置、基板処理方法及びコンピュータ読み取り可能な記録媒体 |
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