JP6899976B1 - パワー半導体モジュール及び電力変換装置 - Google Patents

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Abstract

パワー半導体モジュール（１）は、複数の自己消弧型半導体素子（２０ａ）と、プリント配線基板（３０）と、複数の導電接合部材（２５ａ）と、複数の導電ゲートワイヤ（５０ａ）とを備える。プリント配線基板（３０）は、絶縁基板（３１）と、ソース導電パターン（３３）と、ゲート導電パターン（３６）とを含む。複数の自己消弧型半導体素子（２０ａ）は、それぞれ、ソース電極（２２ａ）と、ゲート電極（２３ａ）とを含む。ソース電極（２２ａ）は、複数の導電接合部材（２５ａ）によって、ソース導電パターン（３３）に接合されている。複数の導電ゲートワイヤ（５０ａ）は、ゲート電極（２３ａ）とゲート導電パターン（３６）とを互いに接続している。

Description

本開示は、パワー半導体モジュール及び電力変換装置に関する。
国際公開第２０１４／１８５０５０号（特許文献１）は、絶縁基板と、自己消弧型半導体素子と、絶縁基板に対向しているプリント基板と、第１導電ポストと、第２導電ポスト、回路インピーダンス低減素子としてのキャパシタとを備えるパワー半導体モジュールを開示している。自己消弧型半導体素子は、ゲート電極と、ソース電極と、ドレイン電極とを有している。プリント基板は、第１金属層と、第２金属層とを有している。ゲート電極は、第１導電ポストを介して、ゲート配線パターンである第１金属層に電気的に接続されている。ソース電極は、第２導電ポストを介して、ソース配線パターンである第２金属層に電気的に接続されている。
国際公開第２０１４／１８５０５０号
特許文献１に開示されたパワー半導体モジュールでは、ゲート電極をゲート配線パターンに接続する導電部材（第１導電ポスト）も、ソース電極をソース配線パターンに接続する導電部材（第２導電ポスト）も、ともに、導電ポストである。パワー半導体モジュールの電力容量を増加させるためには、パワー半導体モジュールに含まれる自己消弧型半導体素子の数を複数にして、複数の自己消弧型半導体素子を互いに並列接続することが有効である。特許文献１において、複数の自己消弧型半導体素子を互いに並列接続すると、複数の自己消弧型半導体素子のゲート電極は、第１導電ポストとゲート配線パターンとを含むゲートラインを介して、互いに電気的に接続されることになり、複数の自己消弧型半導体素子のソース電極は、第２導電ポストとソース配線パターンとを含むソースラインを介して、互いに電気的に接続されることになる。
複数の自己消弧型半導体素子のソース電極を互いに接続するソースラインは、寄生インダクタンスを有している。複数の自己消弧型半導体素子を高周波数で動作させると、複数の自己消弧型半導体素子のソース電極とドレイン電極との間を流れる主電流Ｉの時間変化ｄＩ／ｄｔが大きくなる。主電流Ｉの時間変化ｄＩ／ｄｔとソースラインの寄生インダクタンスとに起因して、複数の自己消弧型半導体素子のソース電極間に大きな誘導起電力が発生する。この誘導起電力のため、複数の自己消弧型半導体素子のソース電極とドレイン電極との間にサージ電圧が印加されて、複数の自己消弧型半導体素子の少なくとも一つが破壊されることある。第２導電ポストとソース配線パターンとからなるソースラインの寄生インダクタンスは、ソース電極とドレイン電極との間にサージ電圧が発生することを防ぐには、大きすぎる。パワー半導体モジュールの寿命が短いという課題があった。
さらに、複数の自己消弧型半導体素子のゲート電極に印加されるゲート電圧が発振することがある。このゲート電圧発振は、複数の自己消弧型半導体素子の寄生容量と、複数の自己消弧型半導体素子に接続される配線の寄生インダクタンスとによって形成されるＬＣ共振回路によって引き起こされる。ゲート電圧発振は、自己消弧型半導体素子の劣化もしくは破壊、または、パワー半導体モジュールの外部への電磁ノイズの放射を引き起こす。ゲートラインのインダクタンスが増加するにつれて、ゲートラインのインピーダンスも増加する。第１導電ポストとゲート配線パターンとからなるゲートラインのインピーダンスは、ゲート電圧発振を低減または抑制するには、小さすぎる。そのため、自己消弧型半導体素子のゲート電圧発振を抑制することが難しい。
本開示は、上記の課題を鑑みてなされたものであり、その第一局面の目的は、パワー半導体モジュールの電力容量と動作周波数とを増加させながら、パワー半導体モジュールの寿命を延ばすとともに、パワー半導体モジュールに含まれる自己消弧型半導体素子のゲート電圧発振を低減または抑制することである。本開示の第二局面の目的は、電力変換装置の電力容量と動作周波数とを増加させながら、電力変換装置の寿命を延ばすとともに、電力変換装置に含まれる自己消弧型半導体素子のゲート電圧発振を低減または抑制することである。
本開示の半導体モジュールは、絶縁回路基板と、複数の第１自己消弧型半導体素子と、プリント配線基板と、複数の第１導電接合部材と、複数の第１導電ゲートワイヤとを備える。絶縁回路基板は、第１主面を含む絶縁板を含む。プリント配線基板は、絶縁板の第１主面に対向して配置されている。プリント配線基板は、絶縁基板と、第１ソース導電パターンと、第１ゲート導電パターンとを含む。複数の第１自己消弧型半導体素子は、それぞれ、第１ソース電極と、第１ゲート電極とを含む。複数の第１自己消弧型半導体素子の第１ソース電極は、複数の第１導電接合部材によって、第１ソース導電パターンに接合されている。複数の第１導電ゲートワイヤは、複数の第１自己消弧型半導体素子の第１ゲート電極と第１ゲート導電パターンとを互いに接続している。
本開示の電力変換装置は、入力される電力を変換して出力する主変換回路と、主変換回路を制御する制御信号を主変換回路に出力する制御回路とを備える。主変換回路は、本開示の半導体モジュールを有する。
本開示のパワー半導体モジュールは複数の第１自己消弧型半導体素子を備えているため、パワー半導体モジュールの電力容量を増加させることができる。また、複数の第１自己消弧型半導体素子の第１ソース電極は、複数の第１導電接合部材によって、第１ソース導電パターンに接合されている。複数の第１導電接合部材の各々の寄生インダクタンスは、第１ゲート導電パターンの寄生インダクタンスよりも小さい。そのため、複数の第１自己消弧型半導体素子を高周波数で動作させても、複数の第１自己消弧型半導体素子の第１ソース電極と第１ドレイン電極との間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュールの動作周波数を増加させながら、パワー半導体モジュールの寿命を延ばすことができる。
さらに、複数の第１導電ゲートワイヤは、複数の第１自己消弧型半導体素子の第１ゲート電極と第１ゲート導電パターンとを互いに接続している。複数の第１導電ゲートワイヤの各々の寄生インダクタンス及び寄生インピーダンスは、複数の第１導電接合部材の各々の寄生インダクタンス及び寄生インピーダンスよりも大きい。そのため、複数の第１自己消弧型半導体素子のゲート電圧発振を低減または抑制することができる。
本開示の電力変換装置は、本開示の半導体モジュールを含む。そのため、本開示の電力変換装置によれば、電力変換装置の電力容量と動作周波数とを増加させながら、電力変換装置の寿命を延ばすとともに、電力変換装置に含まれる自己消弧型半導体素子のゲート電圧発振を低減または抑制することができる。
実施の形態１の半導体モジュールの概略平面図である。 実施の形態１のパワー半導体モジュールの、図１に示される断面線ＩＩ−ＩＩにおける概略断面図である。 実施の形態１のパワー半導体モジュールの、図１に示される断面線ＩＩＩ−ＩＩＩにおける概略断面図である。 実施の形態１のパワー半導体モジュールの、図１に示される断面線ＩＶ−ＩＶにおける概略断面図である。 実施の形態１の半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態１の半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態２の半導体モジュールの概略平面図である。 実施の形態２の半導体モジュールの、図７に示される領域ＶＩＩＩの概略部分拡大平面図である。 実施の形態３の半導体モジュールの概略平面図である。 実施の形態３のパワー半導体モジュールの、図９に示される断面線Ｘ−Ｘにおける概略断面図である。 実施の形態３のパワー半導体モジュールの、図９に示される断面線ＸＩ−ＸＩにおける概略断面図である。 実施の形態３のパワー半導体モジュールの、図９に示される断面線ＸＩＩ−ＸＩＩにおける概略断面図である。 実施の形態３のパワー半導体モジュールの、図９に示される断面線ＸＩＩＩ−ＸＩＩＩにおける概略断面図である。 実施の形態３の半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態３の半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態４の半導体モジュールの概略平面図である。 実施の形態４のパワー半導体モジュールの、図１６に示される断面線ＸＶＩＩ−ＸＶＩＩにおける概略断面図である。 実施の形態４のパワー半導体モジュールの、図１６に示される断面線ＸＶＩＩＩ−ＸＶＩＩＩにおける概略断面図である。 実施の形態４のパワー半導体モジュールの、図１６に示される断面線ＸＩＸ−ＸＩＸにおける概略断面図である。 実施の形態４のパワー半導体モジュールの、図１６に示される断面線ＸＸ−ＸＸにおける概略断面図である。 実施の形態４のパワー半導体モジュールの、図１６に示される断面線ＸＸＩ−ＸＸＩにおける概略断面図である。 実施の形態４の半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態４の半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態５の半導体モジュールの概略平面図である。 実施の形態５のパワー半導体モジュールの、図２４に示される断面線ＸＸＶ−ＸＸＶにおける概略断面図である。 実施の形態５のパワー半導体モジュールの、図２４に示される断面線ＸＸＶＩ−ＸＸＶＩにおける概略断面図である。 実施の形態５のパワー半導体モジュールの、図２４に示される断面線ＸＸＶＩＩ−ＸＸＶＩＩにおける概略断面図である。 実施の形態５のパワー半導体モジュールの、図２４に示される断面線ＸＸＶＩＩＩ−ＸＸＶＩＩＩにおける概略断面図である。 実施の形態５のパワー半導体モジュールの、図２４に示される断面線ＸＸＩＸ−ＸＸＩＸにおける概略断面図である。 実施の形態５の半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態５の半導体モジュールに含まれるプリント配線基板の概略部分拡大平面図である。 実施の形態６に係る電力変換システムの構成を示すブロック図である。
以下、本開示の実施の形態を説明する。なお、同一の構成には同一の参照番号を付し、その説明は繰り返さない。
実施の形態１．
図１から図６を参照して、実施の形態１のパワー半導体モジュール１を説明する。パワー半導体モジュール１は、絶縁回路基板１０と、複数の自己消弧型半導体素子２０ａと、プリント配線基板３０と、複数の導電接合部材２５ａと、複数の導電ゲートワイヤ５０ａと、導電ブロック４０と、電極端子４２と、電極端子４４と、第１ソース制御端子４６と、導電ワイヤ４７と、第１ゲート制御端子４８と、導電ワイヤ４９とを主に備える。パワー半導体モジュール１は、複数の第１還流ダイオード２０ｈをさらに備えてもよい。
絶縁回路基板１０は、絶縁板１２と、第１導電回路パターン１３とを含む。絶縁回路基板１０は、さらに、ベース板１１を含んでもよい。
絶縁板１２は、第１主面１２ａを含む。絶縁板１２の第１主面１２ａは、第１方向（ｘ方向）と第２方向（ｙ方向）とに延在している。
絶縁板１２は、特に限定されないが、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（Ｓｉ3Ｎ4）、二酸化ケイ素（ＳｉＯ2）または窒化ホウ素（ＢＮ）のような無機セラミックス材料で形成されてもよい。絶縁板１２は、微粒子及びフィラーの少なくとも１つが分散された樹脂材料で形成されてもよい。微粒子及びフィラーの少なくとも１つは、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（Ｓｉ3Ｎ4）、二酸化ケイ素（ＳｉＯ2）、窒化ホウ素（ＢＮ）、ダイヤモンド（Ｃ）、炭化ケイ素（ＳｉＣ）または酸化ホウ素（Ｂ2Ｏ3）のような無機セラミックス材料で形成されてもよいし、シリコーン樹脂またはアクリル樹脂のような樹脂材料で形成されてもよい。微粒子及びフィラーの少なくとも１つが分散される樹脂は、特に限定されないが、エポキシ樹脂、ポリイミド樹脂、シリコーン樹脂またはアクリル樹脂で形成されてもよい。
第１導電回路パターン１３は、絶縁板１２の第１主面１２ａ上に設けられている。第１導電回路パターン１３は、銅またはアルミニウムのような金属で形成されている。
ベース板１１は、絶縁板１２の第１主面１２ａとは反対側の絶縁板１２の主面上に設けられている。ベース板１１は、銅またはアルミニウムのような金属で形成されている。
複数の自己消弧型半導体素子２０ａは、各々、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）または金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のような自己消弧型半導体素子である。複数の自己消弧型半導体素子２０ａは、主に、シリコン（Ｓｉ）、または、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）もしくはダイヤモンドのようなワイドバンドギャップ半導体材料で形成されている。複数の自己消弧型半導体素子２０ａは、それぞれ、ドレイン電極２１ａと、ソース電極２２ａと、ゲート電極２３ａとを含む。
複数の自己消弧型半導体素子２０ａは、第１導電回路パターン１３に固定されている。具体的には、複数の自己消弧型半導体素子２０ａのドレイン電極２１ａは、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材１５ａを用いて、第１導電回路パターン１３に接合されている。本明細書のはんだは、例えば、Ｓｎ−Ａｇ−Ｉｎ系はんだ、または、Ｓｎ−Ａｇ−Ｃｕ系はんだなどである。本明細書の金属微粒子焼結体は、例えば、銀ナノ粒子焼結体などである。複数の自己消弧型半導体素子２０ａは、プリント配線基板３０に固定されている。具体的には、複数の自己消弧型半導体素子２０ａのソース電極２２ａは、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材２５ａを用いて、プリント配線基板３０のソース導電パターン３３に接合されている。複数の自己消弧型半導体素子２０ａは、互いに電気的に並列接続されている。
複数の第１還流ダイオード２０ｈは、主に、シリコン（Ｓｉ）、または、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）もしくはダイヤモンドのようなワイドバンドギャップ半導体材料で形成されている。複数の第１還流ダイオード２０ｈは、それぞれ、第１カソード電極２１ｈと、第１アノード電極２２ｈとを含む。
複数の第１還流ダイオード２０ｈは、第１導電回路パターン１３に固定されている。具体的には、複数の第１還流ダイオード２０ｈの第１カソード電極２１ｈは、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材１５ｈを用いて、第１導電回路パターン１３に接合されている。複数の第１還流ダイオード２０ｈは、プリント配線基板３０に固定されている。具体的には、複数の第１還流ダイオード２０ｈの第１アノード電極２２ｈは、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材２５ｈを用いて、プリント配線基板３０のソース導電パターン３３に接合されている。複数の第１還流ダイオード２０ｈは、複数の自己消弧型半導体素子２０ａに、電気的に並列接続されている。
プリント配線基板３０は、第１方向（ｘ方向）と第２方向（ｙ方向）とに垂直な第３方向（ｚ方向）において、絶縁回路基板１０から離間されており、かつ、絶縁板１２の第１主面１２ａに対向して配置されている。プリント配線基板３０は、絶縁基板３１と、ソース導電パターン３３と、ゲート導電パターン３６とを含む。プリント配線基板３０は、導電ビア３２と、導電パッド３４と、ソース導電パターン３５と、導電パッド３７と、導電ビア３８とをさらに含んでもよい。
絶縁基板３１は、例えば、ガラスエポキシ基材又はガラスコンポジット基材である。ガラスエポキシ基材は、例えば、エポキシ樹脂を含浸したガラス織布が熱硬化されて形成される。ガラスコンポジット基材は、例えば、エポキシ樹脂を含浸したガラス不織布が熱硬化されて形成される。
絶縁基板３１は、第２主面３１ａと、第２主面３１ａとは反対側の第３主面３１ｂとを含む。絶縁基板３１の第３主面３１ｂの平面視において、絶縁基板３１の長手方向は第１方向（ｘ方向）であり、絶縁基板３１の短手方向は第２方向（ｙ方向）である。絶縁基板３１の短手方向（ｙ方向）は、絶縁基板３１の長手方向（ｘ方向）に垂直である。第２主面３１ａと第３主面３１ｂとは、第１方向（ｘ方向）と第２方向（ｙ方向）とに延在している。第２主面３１ａの長手方向と第３主面３１ｂの長手方向とは、各々、第１方向（ｘ方向）である。第２主面３１ａの短手方向と第３主面３１ｂの短手方向とは、各々、第２方向（ｙ方向）である。絶縁基板３１の第２主面３１ａは、第１導電回路パターン１３に面している。
絶縁基板３１の第３主面３１ｂの平面視において、絶縁基板３１は、第１縁３１ｃと、第１縁３１ｃとは反対側の第２縁３１ｄと、第３縁３１ｅと、第３縁３１ｅとは反対側の第４縁３１ｆとを含む。絶縁基板３１の第１縁３１ｃは、絶縁基板３１の長手方向（第１方向（ｘ方向））に沿って延在してもよく、絶縁基板３１の第３主面３１ｂの平面視における絶縁基板３１の長辺であってもよい。絶縁基板３１の第２縁３１ｄは、絶縁基板３１の長手方向（第１方向（ｘ方向））に沿って延在してもよく、絶縁基板３１の第３主面３１ｂの平面視における絶縁基板３１の長辺であってもよい。第１縁３１ｃと第２縁３１ｄとは、絶縁基板３１の短手方向（第２方向（ｙ方向））において、互いに対向している。
絶縁基板３１の第３縁３１ｅは、第１縁３１ｃと第２縁３１ｄとを接続している。絶縁基板３１の第３縁３１ｅは、絶縁基板３１の短手方向（第２方向（ｙ方向））に沿って延在してもよく、絶縁基板３１の第３主面３１ｂの平面視における絶縁基板３１の短辺であってもよい。絶縁基板３１の第４縁３１ｆは、第１縁３１ｃと第２縁３１ｄとを接続している。絶縁基板３１の第４縁３１ｆは、絶縁基板３１の短手方向（第２方向（ｙ方向））に沿って延在してもよく、絶縁基板３１の第３主面３１ｂの平面視における絶縁基板３１の短辺であってもよい。第３縁３１ｅと第４縁３１ｆとは、絶縁基板３１の長手方向（第１方向（ｘ方向））において、互いに対向している。
ソース導電パターン３３と、導電パッド３４と、ソース導電パターン３５と、ゲート導電パターン３６と、導電パッド３７とは、銅またはアルミニウムのような金属で形成されている。ソース導電パターン３３と導電パッド３４とは、絶縁基板の第２主面３１ａ上に設けられている。ソース導電パターン３３と導電パッド３４とは、互いに離間されており、かつ、互いに電気的に絶縁されている。ソース導電パターン３５とゲート導電パターン３６と導電パッド３７とは、絶縁基板の第３主面３１ｂ上に設けられている。ソース導電パターン３５とゲート導電パターン３６と導電パッド３７とは、互いに離間されており、かつ、互いに電気的に絶縁されている。プリント配線基板３０は、例えば、両面銅張積層板である。
ソース導電パターン３３は、第１方向（ｘ方向）と第２方向（ｙ方向）とに延在している。ソース導電パターン３３の長手方向は、第１方向（ｘ方向）であり、ソース導電パターン３３の短手方向は、第２方向（ｙ方向）である。ソース導電パターン３３は、ソース導電パターン３３の長手方向（第１方向（ｘ方向））に沿って延在する縁３３ａを含む。ソース導電パターン３３の縁３３ａは、絶縁基板３１の第３主面３１ｂの平面視におけるソース導電パターン３３の長辺であってもよい。ソース導電パターン３３の縁３３ａは、絶縁基板３１の第２縁３１ｄよりも、絶縁基板３１の第１縁３１ｃに近位している。
絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン３３は、複数の自己消弧型半導体素子２０ａのソース電極２２ａを覆っている。絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン３３は、複数の第１還流ダイオード２０ｈの第１カソード電極２１ｈをさらに覆っている。
ソース導電パターン３５は、第１方向（ｘ方向）と第２方向（ｙ方向）とに延在している。ソース導電パターン３５の長手方向は、第１方向（ｘ方向）であり、ソース導電パターン３５の短手方向は、第２方向（ｙ方向）である。絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン３５は、複数の自己消弧型半導体素子２０ａのソース電極２２ａを覆っている。絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン３５は、複数の第１還流ダイオード２０ｈの第１カソード電極２１ｈをさらに覆っている。
導電ビア３２は、ソース導電パターン３３とソース導電パターン３５とを電気的に接続している。導電ビア３２は、絶縁基板３１を貫通している。導電ビア３２は、例えば、銅またはアルミニウムのような金属で形成されている。
絶縁基板３１の第３主面３１ｂの平面視において、導電パッド３４と導電パッド３７とは、絶縁基板３１の第３縁３１ｅに沿って配置されている。
ゲート導電パターン３６の長手方向は、第１方向（ｘ方向）であり、ゲート導電パターン３６の短手方向は、第２方向（ｙ方向）である。ゲート導電パターン３６の長手方向は、絶縁基板３１の第１縁３１ｃが延在する第１方向（ｘ方向）である。ゲート導電パターン３６の長手方向は、ソース導電パターン３３の縁３３ａが延在する第１方向（ｘ方向）である。図１、図５及び図６に示されるように、ゲート導電パターン３６は、絶縁基板３１の第１縁３１ｃに沿って配置されている。ゲート導電パターン３６は、ソース導電パターン３３の縁３３ａに沿って配置されている。特定的には、絶縁基板３１の第３主面３１ｂの平面視において、ゲート導電パターン３６は、ソース導電パターン３３の縁３３ａに重なっている。
図１、図５及び図６に示されるように、ゲート導電パターン３６のうち、絶縁基板３１の第３主面３１ｂの平面視においてゲート導電パターン３６の長手方向（第１方向（ｘ方向））で複数の自己消弧型半導体素子２０ａに対応する部分３６ｐの幅ｗg1は、ソース導電パターン３３のうち、絶縁基板３１の第３主面３１ｂの平面視においてゲート導電パターン３６の長手方向（第１方向（ｘ方向））で複数の自己消弧型半導体素子２０ａに対応する部分３３ｐの幅ｗs1より小さい。ゲート導電パターン３６の部分３６ｐの幅ｗg1は、ゲート導電パターン３６の短手方向（第２方向（ｙ方向））におけるゲート導電パターン３６の部分３６ｐの長さとして定義される。ソース導電パターン３３の部分３３ｐの幅ｗs1は、ゲート導電パターン３６の短手方向（第２方向（ｙ方向））におけるソース導電パターン３３の部分３３ｐの長さとして定義される。
ゲート導電パターン３６の部分３６ｐの幅ｗg1は、ソース導電パターン３３の部分３３ｐの幅ｗs1の二分の一以下であってもよく、ソース導電パターン３３の部分３３ｐの幅ｗs1の三分の一以下であってもよく、ソース導電パターン３３の部分３３ｐの幅ｗs1の四分の一以下であってもよく、ソース導電パターン３３の部分３３ｐの幅ｗs1の五分の一以下であってもよい。
一般に、導電パターンの幅が減少するにつれて、導電パターンのインダクタンスは増加する。ゲート導電パターン３６の部分３６ｐの幅ｗg1は、ソース導電パターン３３の部分３３ｐの幅ｗs1より小さい。そのため、複数の自己消弧型半導体素子２０ａ間におけるゲート導電パターン３６の寄生インダクタンスを、複数の自己消弧型半導体素子２０ａ間におけるソース導電パターン３３の寄生インダクタンスよりも大きくすることができる。
ゲート導電パターン３６のうち、絶縁基板３１の第３主面３１ｂの平面視においてゲート導電パターン３６の長手方向（第１方向（ｘ方向））で複数の自己消弧型半導体素子２０ａに対応する部分３６ｐの幅ｗg1は、ソース導電パターン３５のうち、絶縁基板３１の第３主面３１ｂの平面視においてゲート導電パターン３６の長手方向（第１方向（ｘ方向））で複数の自己消弧型半導体素子２０ａに対応する部分の幅より小さい。そのため、複数の自己消弧型半導体素子２０ａ間におけるゲート導電パターン３６の寄生インダクタンスを、複数の自己消弧型半導体素子２０ａ間におけるソース導電パターン３５の寄生インダクタンスよりも大きくすることができる。
複数の自己消弧型半導体素子２０ａは、絶縁基板３１の第１縁３１ｃに沿って配置されている。複数の自己消弧型半導体素子２０ａは、ソース導電パターン３３の縁３３ａに沿って配置されている。複数の自己消弧型半導体素子２０ａは、ゲート導電パターン３６に沿って配置されている。絶縁基板３１の第３主面３１ｂの平面視において、ゲート導電パターン３６の長手方向（第１方向（ｘ方向））は、複数の自己消弧型半導体素子２０ａの配列方向（第１方向（ｘ方向））である。図１及び図５に示されるように、ゲート導電パターン３６の長手方向（第１方向（ｘ方向））におけるゲート導電パターン３６の長さＬg1は、複数の自己消弧型半導体素子２０ａの配列方向（第１方向（ｘ方向））における複数の自己消弧型半導体素子２０ａの長さＬc1以上である。絶縁基板３１の第３主面３１ｂの平面視において、複数の自己消弧型半導体素子２０ａのゲート電極２３ａは、絶縁基板３１（プリント配線基板３０）から露出している。
複数の導電ゲートワイヤ５０ａは、複数の自己消弧型半導体素子２０ａのゲート電極２３ａとゲート導電パターン３６とを互いに接続している。複数の導電ゲートワイヤ５０ａは、複数の自己消弧型半導体素子２０ａのゲート電極２３ａとゲート導電パターン３６とにボンディングされている。複数の自己消弧型半導体素子２０ａのゲート電極２３ａは、導電ゲートワイヤ５０ａを用いて、ゲート導電パターン３６に電気的に接続されている。複数の導電ゲートワイヤ５０ａは、例えば、金、銀、銅またはアルミニウムのような金属で形成されている。
電極端子４２と電極端子４４とは、例えば、銅またはアルミニウムのような金属で形成されている。図１に示されるように、絶縁基板３１の第３主面３１ｂの平面視において、電極端子４２と電極端子４４とは、絶縁基板３１の第３縁３１ｅに配置されている。
図３に示されるように、電極端子４２は、はんだのような導電接合部材４３を用いて、導電パッド３７に接合されている。導電ビア３８は、導電パッド３４と導電パッド３７とを電気的に接続している。導電ビア３８は、絶縁基板３１を貫通している。導電ビア３８は、例えば、銅またはアルミニウムのような金属で形成されている。導電ブロック４０は、導電パッド３４と第１導電回路パターン１３とを電気的に接続している。導電ブロック４０は、はんだのような導電接合部材２５ｍを用いて、導電パッド３４に接合されている。導電ブロック４０は、はんだのような導電接合部材１５ｍを用いて、第１導電回路パターン１３に接合されている。
電極端子４２は、導電接合部材４３、導電パッド３７、導電ビア３８、導電パッド３４、導電接合部材２５ｍ、導電ブロック４０、導電接合部材１５ｍ、第１導電回路パターン１３及び導電接合部材１５ａを介して、複数の自己消弧型半導体素子２０ａのドレイン電極２１ａに電気的に接続されている。電極端子４２は、導電ワイヤ無しに、第１導電回路パターン１３を介して、複数の自己消弧型半導体素子２０ａのドレイン電極２１ａに電気的に接続されている。電極端子４２は、ドレイン電極端子として機能する。電極端子４２は、複数の自己消弧型半導体素子２０ａのソース電極２２ａとドレイン電極２１ａとの間を流れる第１主電流（主電流５５）の第１経路の、パワー半導体モジュール１における経路端である。第１導電回路パターン１３の一部は、ドレイン導電パターンとして機能している。すなわち、第１導電回路パターン１３は、ドレイン導電パターンを含む。
図４に示されるように、電極端子４４は、はんだのような導電接合部材４５を用いて、ソース導電パターン３５に接合されている。図２及び図４に示されるように、電極端子４４は、導電接合部材４５、ソース導電パターン３５、導電ビア３２、ソース導電パターン３３及び導電接合部材２５ａを介して、複数の自己消弧型半導体素子２０ａのソース電極２２ａに電気的に接続されている。電極端子４４は、導電ワイヤ無しに、ソース導電パターン３３を介して、複数の自己消弧型半導体素子２０ａのソース電極２２ａに電気的に接続されている。電極端子４４は、ソース電極端子として機能する。電極端子４４は、複数の自己消弧型半導体素子２０ａのソース電極２２ａとドレイン電極２１ａとの間を流れる第１主電流（主電流５５）の第１経路の、パワー半導体モジュール１における経路端である。
第１ソース制御端子４６は、例えば、ベース板１１上に載置された絶縁ブロック（図示せず）上に設けられている。第１ソース制御端子４６は、例えば、銅またはアルミニウムのような金属で形成されている。図１に示されるように、導電ワイヤ４７は、ソース導電パターン３５と第１ソース制御端子４６とを互いに接続している。導電ワイヤ４７は、ソース導電パターン３５と第１ソース制御端子４６とにボンディングされている。導電ワイヤ４７は、例えば、金、銀、銅またはアルミニウムのような金属で形成されている。
第１ゲート制御端子４８は、例えば、ベース板１１上に載置された絶縁ブロック（図示せず）上に設けられている。第１ゲート制御端子４８は、例えば、銅またはアルミニウムのような金属で形成されている。図１に示されるように、導電ワイヤ４９は、ゲート導電パターン３６と第１ゲート制御端子４８とを互いに接続している。導電ワイヤ４９は、ゲート導電パターン３６と第１ゲート制御端子４８とにボンディングされている。導電ワイヤ４９は、例えば、金、銀、銅またはアルミニウムのような金属で形成されている。
パワー半導体モジュール１の外部から、第１ソース制御端子４６と第１ゲート制御端子４８との間に、第１のソース−ゲート間電圧が供給される。第１のソース−ゲート間電圧に応じて、複数の自己消弧型半導体素子２０ａはオン状態とオフ状態との間でスイッチングされる。
本実施の形態のパワー半導体モジュール１の作用を説明する。
パワー半導体モジュール１では、複数の自己消弧型半導体素子２０ａのソース電極２２ａは、複数の導電接合部材２５ａによって、ソース導電パターン３３に接合されている。これに対し、複数の自己消弧型半導体素子２０ａのゲート電極２３ａは、複数の導電ゲートワイヤ５０ａによって、ゲート導電パターン３６に接続されている。複数の導電接合部材２５ａの各々の厚さは、複数の導電ゲートワイヤ５０ａの各々の長さよりも小さい。複数の導電接合部材２５ａの各々の断面積は、複数の導電ゲートワイヤ５０ａの各々の断面積よりも大きい。複数の導電接合部材２５ａの各々の断面積は、複数の導電接合部材２５ａの各々の厚さ方向（第３方向（ｚ方向））に垂直な複数の導電接合部材２５ａの各々の断面の面積として定義される。複数の導電ゲートワイヤ５０ａの各々の断面積は、複数の導電ゲートワイヤ５０ａの各々の長手方向に垂直な複数の導電ゲートワイヤ５０ａの各々の断面の面積として定義される。
一般に、導体の長さが増加するにつれて、導体の寄生インダクタンスは増加する。導体の断面積が減少するにつれて、導体の寄生インダクタンスは増加する。そのため、複数の導電ゲートワイヤ５０ａの各々の寄生インダクタンスを増加させることができる。複数の導電接合部材２５ａの各々の寄生インダクタンスを減少させることができる。複数の導電ゲートワイヤ５０ａの各々の寄生インダクタンスを、複数の導電接合部材２５ａの各々の寄生インダクタンスよりも大きくすることができる。複数の導電ゲートワイヤ５０ａの各々の寄生インダクタンスと複数の導電接合部材２５ａの各々の寄生インダクタンスとの間の差を大きくすることができる。
このように、ソース導電パターン３３に接合される複数の導電接合部材２５ａの各々の寄生インダクタンスを減少させることができる。そのため、複数の自己消弧型半導体素子２０ａを高周波数で動作させて、複数の自己消弧型半導体素子２０ａのソース電極２２ａとドレイン電極２１ａとの間を流れる第１主電流（主電流５５）の時間変化ｄＩ／ｄｔが大きくなっても、複数の自己消弧型半導体素子２０ａのソース電極２２ａ間に発生する誘導起電力を減少させることができる。パワー半導体モジュール１の動作周波数を増加させながら、複数の自己消弧型半導体素子２０ａのソース電極２２ａとドレイン電極２１ａとの間にサージ電圧が発生することを防ぐことができる。
また、ゲート導電パターン３６に接合される複数の導電ゲートワイヤ５０ａの各々の寄生インダクタンスを増加させることができる。一般に、導体のインダクタンスが増加するにつれて、導体のインピーダンスも増加する。そのため、複数の導電ゲートワイヤ５０ａの各々の寄生インピーダンスを増加させることができる。複数の導電ゲートワイヤ５０ａの各々の増加された寄生インピーダンスは、ゲート電圧発振を減衰させる。こうして、自己消弧型半導体素子２０ａのゲート電圧発振を低減または抑制することができる。
特定的には、導電接合部材４５、導電ビア３２及び導電接合部材２５ａの各々の厚さは、複数の導電ゲートワイヤ５０ａの各々の長さよりも小さい。導電接合部材４５、導電ビア３２及び導電接合部材２５の各々の断面積は、複数の導電ゲートワイヤ５０ａの各々の断面積よりも大きい。そのため、導電接合部材４５、導電ビア３２及び導電接合部材２５の各々の寄生インダクタンスは、複数の導電ゲートワイヤ５０ａの各々の寄生インダクタンスよりも小さい。
さらに、ソース導電パターン３３の断面積は、ゲート導電パターン３６の断面積よりも大きい。ソース導電パターン３５の断面積は、ゲート導電パターン３６の断面積よりも大きい。なお、ソース導電パターン３３の断面積は、ソース導電パターン３３において第１主電流（主電流５５）が流れる方向（第１方向（ｘ方向））に垂直なソース導電パターン３３の断面の面積として定義される。ソース導電パターン３５の断面積は、ソース導電パターン３５において第１主電流（主電流５５）が流れる方向（第１方向（ｘ方向））に垂直なソース導電パターン３５の断面の面積として定義される。ゲート導電パターン３６の断面積は、ゲート導電パターン３６の長手方向（第１方向（ｘ方向））または複数の自己消弧型半導体素子２０ａの第１配列方向（第１方向（ｘ方向））に垂直なゲート導電パターン３６の断面の面積として定義される。そのため、ソース導電パターン３３の寄生インダクタンスは、ゲート導電パターン３６の寄生インダクタンスよりも小さい。ソース導電パターン３５の寄生インダクタンスは、ゲート導電パターン３６の寄生インダクタンスよりも小さい。
導電接合部材４３、導電パッド３７、導電ビア３８、導電パッド３４、導電接合部材２５ｍ、導電ブロック４０、導電接合部材１５ｍ及び導電接合部材１５ａの各々の厚さは、複数の導電ゲートワイヤ５０ａの各々の長さよりも小さい。導電接合部材４３、導電パッド３７、導電ビア３８、導電パッド３４、導電接合部材２５ｍ、導電ブロック４０、導電接合部材１５ｍ及び導電接合部材１５ａの各々の断面積は、複数の導電ゲートワイヤ５０ａの各々の断面積よりも大きい。そのため、導電接合部材４３、導電パッド３７、導電ビア３８、導電パッド３４、導電接合部材２５ｍ、導電ブロック４０、導電接合部材１５ｍ及び導電接合部材１５ａの各々の寄生インダクタンスは、複数の導電ゲートワイヤ５０ａの各々の寄生インダクタンスよりも小さい。
さらに、ドレイン導電パターンとして機能する第１導電回路パターン１３の断面積は、ゲート導電パターン３６の断面積よりも大きい。なお、第１導電回路パターン１３の断面積は、第１導電回路パターン１３において第１主電流（主電流５５）が流れる方向（第１方向（ｘ方向））に垂直な第１導電回路パターン１３の断面の面積として定義される。そのため、ドレイン導電パターンとして機能する第１導電回路パターン１３の寄生インダクタンスは、ゲート導電パターン３６の寄生インダクタンスよりも小さい。
そのため、電極端子４４から複数の自己消弧型半導体素子２０ａのソース電極２２ａに至る第１ソースラインの寄生インダクタンスは、第１ゲート制御端子４８から複数の自己消弧型半導体素子２０ａのゲート電極２３ａに至る第１ゲートラインの寄生インダクタンスよりも小さい。複数の自己消弧型半導体素子２０ａを高周波数で動作させても、複数の自己消弧型半導体素子２０ａのソース電極２２ａとドレイン電極２１ａとの間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１の動作周波数を増加させながら、パワー半導体モジュール１の寿命を延ばすことができる。
電極端子４２から複数の自己消弧型半導体素子２０ａのドレイン電極２１ａに至る第１ドレインラインの寄生インダクタンスは、第１ゲート制御端子４８から複数の自己消弧型半導体素子２０ａのゲート電極２３ａに至る第１ゲートラインの寄生インダクタンスよりも小さい。複数の自己消弧型半導体素子２０ａを高周波数で動作させても、複数の自己消弧型半導体素子２０ａのソース電極２２ａとドレイン電極２１ａとの間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１の動作周波数を増加させながら、パワー半導体モジュール１の寿命を延ばすことができる。
また、上記のとおり、導体のインダクタンスが増加するにつれて、導体のインピーダンスも増加する。第１ゲート制御端子４８から複数の自己消弧型半導体素子２０ａのゲート電極２３ａに至る第１ゲートラインの寄生インピーダンスは、電極端子４４から複数の自己消弧型半導体素子２０ａのソース電極２２ａに至る第１ソースラインの寄生インピーダンスよりも大きい。第１ゲート制御端子４８から複数の自己消弧型半導体素子２０ａのゲート電極２３ａに至る第１ゲートラインの寄生インピーダンスは、電極端子４２から複数の自己消弧型半導体素子２０ａのドレイン電極２１ａに至る第１ドレインラインの寄生インピーダンスよりも大きい。第１ゲートラインの増加された寄生インピーダンスは、自己消弧型半導体素子２０ａのゲート電圧発振を低減または抑制することができる。
複数の自己消弧型半導体素子２０ａの各々に印加されるゲート−ソース間電圧（すなわち、第１ゲート制御端子４８に印加されるゲート電圧と第１ソース制御端子４６に印加されるソース電圧との間の差）を閾値電圧よりも大きくして、複数の自己消弧型半導体素子２０ａをターンオンさせる。図５及び図６に示されるように、主電流５５は、ソース導電パターン３３を流れる。一般に、導電パターンの縁が、導電パターンのうち、電流が最も多く流れる部分である。そのため、図５及び図６に示されるように、主電流５５は、ソース導電パターン３３のうち複数の自己消弧型半導体素子２０ａに近位する縁３３ａに沿って流れる。
ソース導電パターン３３を流れる主電流５５は、主電流５５の周りに（例えば、ソース導電パターン３３に）磁束を形成する。この磁束とソース導電パターン３３の寄生インダクタンスとに起因して、ソース導電パターン３３に誘導起電力が発生する。この誘導起電力は、複数の自己消弧型半導体素子２０ａの間でソース電圧を変動させる。複数の自己消弧型半導体素子２０ａの間で、ゲート−ソース間電圧が変動する。複数の自己消弧型半導体素子２０ａのうちの一つの自己消弧型半導体素子２０ａのドレイン−ソース間電流が急増して、この一つの自己消弧型半導体素子２０ａが破壊されるおそれがある。
しかし、本実施の形態のパワー半導体モジュール１では、ゲート導電パターン３６は、絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン３３の縁３３ａに沿って配置されている。そのため、主電流５５は、ゲート導電パターン３６にも磁束を形成する。この磁束とゲート導電パターン３６の寄生インダクタンスとに起因して、ゲート導電パターン３６に誘導起電力が発生する。この誘導起電力は、複数の自己消弧型半導体素子２０ａの間でゲート電圧を変動させる。複数の自己消弧型半導体素子２０ａの間のゲート電圧の変動は、複数の自己消弧型半導体素子２０ａの間のゲート−ソース間電圧の変動を打ち消す。複数の自己消弧型半導体素子２０ａのドレイン−ソース間電流が急増することが防止される。複数の自己消弧型半導体素子２０ａが破壊されることが防止されて、パワー半導体モジュール１の寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１の効果を説明する。
本実施の形態のパワー半導体モジュール１は、絶縁回路基板１０と、複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）と、プリント配線基板３０と、複数の第１導電接合部材（複数の導電接合部材２５ａ）と、複数の第１導電ゲートワイヤ（複数の導電ゲートワイヤ５０ａ）とを備える。絶縁回路基板１０は、第１主面１２ａを含む絶縁板１２と、第１主面１２ａ上に設けられている第１導電回路パターン１３とを含む。プリント配線基板３０は、絶縁板１２の第１主面１２ａに対向して配置されている。プリント配線基板３０は、絶縁基板３１と、第１ソース導電パターン（ソース導電パターン３３）と、第１ゲート導電パターン（ゲート導電パターン３６）とを含む。絶縁基板３１は、第１主面１２ａに対向する第２主面３１ａと、第２主面３１ａとは反対側の第３主面３１ｂとを含む。絶縁基板３１の第３主面３１ｂの平面視において、絶縁基板３１は、第１縁３１ｃと、第１縁３１ｃとは反対側の第２縁３１ｄとを含む。複数の第１自己消弧型半導体素子は、それぞれ、第１ソース電極（ソース電極２２ａ）と、第１ゲート電極（ゲート電極２３ａ）と、第１ドレイン電極（ドレイン電極２１ａ）とを含む。
複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）の第１ドレイン電極（ドレイン電極２１ａ）は、第１導電回路パターン１３に接合されている。複数の第１自己消弧型半導体素子の第１ソース電極（ソース電極２２ａ）は、複数の第１導電接合部材（複数の導電接合部材２５ａ）によって、第１ソース導電パターン（ソース導電パターン３３）に接合されている。複数の第１導電ゲートワイヤ（複数の導電ゲートワイヤ５０ａ）は、複数の第１自己消弧型半導体素子の第１ゲート電極（ゲート電極２３ａ）と第１ゲート導電パターン（ゲート導電パターン３６）とを互いに接続している。絶縁基板３１の第３主面３１ｂの平面視において、第１ゲート導電パターンの第１長手方向（第１方向（ｘ方向））は、複数の第１自己消弧型半導体素子の第１配列方向（第１方向（ｘ方向））である。
本実施の形態のパワー半導体モジュール１は、複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）を備えている。そのため、パワー半導体モジュール１の電力容量を増加させることができる。絶縁基板３１の第３主面３１ｂの平面視において、第１ゲート導電パターン（ゲート導電パターン３６）の第１長手方向は、複数の第１自己消弧型半導体素子の第１配列方向である。そのため、パワー半導体モジュール１に含まれる複数の第１自己消弧型半導体素子の数を増加させても、複数の第１自己消弧型半導体素子の第１ゲート電極（ゲート電極２３ａ）に共通のゲート電圧を印加することが容易になる。
複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）の第１ソース電極（ソース電極２２ａ）は、複数の第１導電接合部材（複数の導電接合部材２５ａ）によって、第１ソース導電パターン（ソース導電パターン３３）に接合されている。複数の第１導電接合部材（複数の導電接合部材２５ａ）の各々の寄生インダクタンスは、第１ゲート導電パターン（ゲート導電パターン３６）の寄生インダクタンスよりも小さい。そのため、複数の第１自己消弧型半導体素子を高周波数で動作させても、複数の第１自己消弧型半導体素子の第１ソース電極間に発生する誘導起電力を減少させることができる。複数の第１自己消弧型半導体素子の第１ソース電極と第１ドレイン電極（ドレイン電極２１ａ）との間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１の動作周波数を増加させながら、パワー半導体モジュール１の寿命を延ばすことができる。
複数の第１導電ゲートワイヤ（複数の導電ゲートワイヤ５０ａ）は、複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）の第１ゲート電極（ゲート電極２３ａ）と第１ゲート導電パターン（ゲート導電パターン３６）とを互いに接続している。複数の第１導電ゲートワイヤの各々の寄生インダクタンス及び寄生インピーダンスは、複数の第１導電接合部材（複数の導電接合部材２５ａ）の各々の寄生インダクタンス及び寄生インピーダンスよりも大きい。複数の第１導電ゲートワイヤの各々の増加された寄生インピーダンスは、ゲート電圧発振を減衰させる。そのため、複数の第１自己消弧型半導体素子のゲート電圧発振を低減または抑制することができる。
本実施の形態のパワー半導体モジュール１では、第１ソース導電パターン（ソース導電パターン３３）は、絶縁基板３１の第２主面３１ａ上に設けられている。第１ゲート導電パターン（ゲート導電パターン３６）は、絶縁基板３１の第３主面３１ｂ上に設けられている。絶縁基板３１の第３主面３１ｂの平面視において、第１ゲート電極（ゲート電極２３ａ）は、絶縁基板３１から露出している。
第１ゲート導電パターン（ゲート導電パターン３６）は、絶縁基板３１の第２主面３１ａよりも第１ゲート電極（ゲート電極２３ａ）から遠位している絶縁基板３１の第３主面３１ｂ上に設けられている。複数の第１導電ゲートワイヤ（複数の導電ゲートワイヤ５０ａ）の各々の長さを増加させることができる。複数の第１導電ゲートワイヤの各々の寄生インダクタンス及び寄生インピーダンスを増加させることができる。複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）のゲート電圧発振を低減または抑制することができる。さらに、絶縁基板３１の第３主面３１ｂの平面視において、複数の第１自己消弧型半導体素子の第１ゲート電極は絶縁基板３１から露出している。そのため、複数の第１導電ゲートワイヤは、複数の第１自己消弧型半導体素子の第１ゲート電極と第１ゲート導電パターンとに容易にボンディングされ得る。
本実施の形態のパワー半導体モジュール１では、第１ゲート導電パターン（ゲート導電パターン３６）の第１長手方向（第１方向（ｘ方向））における第１ゲート導電パターン（ゲート導電パターン３６）の第１長さ（長さＬg1）は、複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）の第１配列方向における複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）の第２長さ（長さＬc1）以上である。
そのため、第１ゲート導電パターン（ゲート導電パターン３６）の第１長さ（長さＬg1）を増加させることができる。第１ゲート導電パターンの寄生インダクタンス及び寄生インピーダンスを増加させることができる。複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）のゲート電圧発振を低減または抑制することができる。
本実施の形態のパワー半導体モジュール１では、絶縁基板３１の第３主面３１ｂの平面視において、第１ゲート導電パターン（ゲート導電パターン３６）は、絶縁基板３１の第１縁３１ｃに沿って配置されている。複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）は、絶縁基板３１の第１縁３１ｃに沿って配置されている。
そのため、複数の第１導電ゲートワイヤ（複数の導電ゲートワイヤ５０ａ）は、複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）の第１ゲート電極（ゲート電極２３ａ）と第１ゲート導電パターン（ゲート導電パターン３６）とに容易にボンディングされ得る。
本実施の形態のパワー半導体モジュール１では、第１ソース導電パターン（ソース導電パターン３３）は、絶縁基板３１の第２主面３１ａ上に設けられている。第１ゲート導電パターン（ゲート導電パターン３６）は、絶縁基板３１の第３主面３１ｂ上に設けられており、かつ、第３主面３１ｂの平面視において、第１ソース導電パターンの縁３３ａに沿って配置されている。
第１ソース導電パターン（ソース導電パターン３３）の縁３３ａに沿って流れる主電流５５が形成する磁束と第１ソース導電パターンの寄生インダクタンスとによって、複数の自己消弧型半導体素子２０ａの間でソース電圧が変動して、複数の自己消弧型半導体素子２０ａの間でゲート−ソース間電圧が変動する。しかし、この磁束と第１ゲート導電パターン（ゲート導電パターン３６）の寄生インダクタンスとによって、複数の自己消弧型半導体素子２０ａの間でゲート電圧が変動する。複数の自己消弧型半導体素子２０ａの間のゲート電圧の変動は、複数の自己消弧型半導体素子２０ａの間のゲート−ソース間電圧の変動を打ち消す。複数の自己消弧型半導体素子２０ａのドレイン−ソース間電流が急増することが防止される。複数の自己消弧型半導体素子２０ａが破壊されることが防止されて、パワー半導体モジュール１の寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１では、第１ゲート導電パターン（ゲート導電パターン３６）のうち、絶縁基板３１の第３主面３１ｂの平面視において第１ゲート導電パターン（ゲート導電パターン３６）の第１長手方向（第１方向（ｘ方向））で複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）に対応する第１ゲート導電パターン部分（部分３６ｐ）の第１幅（幅ｗg1）は、第１ソース導電パターン（ソース導電パターン３３）のうち、絶縁基板３１の第３主面３１ｂの平面視において第１ゲート導電パターン（ゲート導電パターン３６）の第１長手方向で複数の第１自己消弧型半導体素子に対応する第１ソース導電パターン部分（部分３３ｐ）の第２幅（幅ｗs1）より小さい。第１ゲート導電パターン部分の第１幅は、第１ゲート導電パターンの第１長手方向に垂直な第１ゲート導電パターンの第１短手方向における第１ゲート導電パターン部分の長さである。第１ソース導電パターン部分の第２幅（幅ｗs1）は、第１ゲート導電パターンの第１短手方向における第１ソース導電パターン部分の長さである。
そのため、第１ソース導電パターン（ソース導電パターン３３）の寄生インダクタンスを低減させることができる。複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）を高周波数で動作させても、複数の第１自己消弧型半導体素子の第１ソース電極（ソース電極２２ａ）間に発生する誘導起電力を減少させることができる。複数の第１自己消弧型半導体素子の第１ソース電極と第１ドレイン電極（ドレイン電極２１ａ）との間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１の動作周波数を増加させながら、パワー半導体モジュール１の寿命を延ばすことができる。
また、第１ゲート導電パターン（ゲート導電パターン３６）の寄生インダクタンス及び寄生インピーダンスを増加させることができる。第１ゲート導電パターンの増加された寄生インピーダンスは、ゲート電圧発振を減衰させる。そのため、複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）のゲート電圧発振を低減または抑制することができる。
本実施の形態のパワー半導体モジュール１は、複数の第１還流ダイオード２０ｈをさらに備える。複数の第１還流ダイオード２０ｈは、それぞれ、第１アノード電極２２ｈと、第１カソード電極２１ｈとを含む。複数の第１還流ダイオード２０ｈの第１カソード電極２１ｈは、第１導電回路パターン１３に接合されている。複数の第１還流ダイオード２０ｈの第１アノード電極２２ｈは、第１ソース導電パターン（ソース導電パターン３３）に接合されている。絶縁基板３１の第３主面３１ｂの平面視において、第１ソース導電パターンは、複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）の第１ソース電極（ソース電極２２ａ）と第１還流ダイオード２０ｈの第１カソード電極２１ｈとを覆っている。
そのため、第１ソース導電パターン（ソース導電パターン３３）の幅をさらに増加させることができる。第１ソース導電パターンの寄生インダクタンスを低減させることができる。複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）を高周波数で動作させても、複数の第１自己消弧型半導体素子の第１ソース電極（ソース電極２２ａ）間に発生する誘導起電力を減少させることができる。複数の第１自己消弧型半導体素子の第１ソース電極と第１ドレイン電極（ドレイン電極２１ａ）との間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１の動作周波数を増加させながら、パワー半導体モジュール１の寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１は、第１電極端子（電極端子４４）と、第２電極端子（電極端子４２）とをさらに備える。第１電極端子は、複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）の第１ソース電極（ソース電極２２ａ）と第１ドレイン電極（ドレイン電極２１ａ）との間を流れる第１主電流（主電流５５）の第１経路の、パワー半導体モジュール１における第１経路端である。第２電極端子は、第１主電流（主電流５５）の第１経路の、パワー半導体モジュール１における第２経路端である。第１電極端子は、導電ワイヤ無しに、第１ソース導電パターン（ソース導電パターン３３）を介して、複数の第１自己消弧型半導体素子の第１ソース電極に電気的に接続されている。第２電極端子は、導電ワイヤ無しに、第１導電回路パターン１３を介して、複数の第１自己消弧型半導体素子の第１ドレイン電極に電気的に接続されている。
そのため、第１電極端子（電極端子４４）から複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）の第１ソース電極（ソース電極２２ａ）に至る第１ソースラインの寄生インダクタンスを減少させることができる。第２電極端子（電極端子４２）から複数の第１自己消弧型半導体素子の第１ドレイン電極（ドレイン電極２１ａ）に至る第１ドレインラインの寄生インダクタンスを減少させることができる。複数の第１自己消弧型半導体素子の第１ソース電極と第１ドレイン電極との間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１の動作周波数を増加させながら、パワー半導体モジュール１の寿命を延ばすことができる。
実施の形態２．
図７及び図８を参照して、実施の形態２のパワー半導体モジュール１ｂを説明する。本実施の形態のパワー半導体モジュール１ｂは、実施の形態１のパワー半導体モジュール１と同様の構成を備えるが、以下の点で主に異なる。
パワー半導体モジュール１ｂでは、絶縁基板３１の第３主面３１ｂの平面視において、複数の導電ゲートワイヤ５０ａの少なくとも一つは、ゲート導電パターン３６の第１長手方向（第１方向（ｘ方向））に対して斜めの方向に延在している。特定的には、絶縁基板３１の第３主面３１ｂの平面視において、複数の導電ゲートワイヤ５０ａの全ては、ゲート導電パターン３６の第１長手方向（第１方向（ｘ方向））に対して斜めの方向に延在している。
複数の導電ゲートワイヤ５０ａの少なくとも一つは、複数の自己消弧型半導体素子２０ａの少なくとも一つの第１ゲート電極（ゲート電極２３ａ）にボンディングされている第１端と、ゲート導電パターン３６にボンディングされている第２端とを有している。特定的には、ゲート導電パターン３６の第１長手方向（第１方向（ｘ方向））における複数の導電ゲートワイヤ５０ａの少なくとも一つの第１端と第２端との間の間隔ｄは、ゲート導電パターン３６の第１長手方向における複数の自己消弧型半導体素子２０ａの少なくとも一つの幅ｗ以下である。
さらに特定的には、複数の導電ゲートワイヤ５０ａの各々は、複数の自己消弧型半導体素子２０ａの各々のゲート電極２３ａにボンディングされている第１端と、ゲート導電パターン３６にボンディングされている第２端とを有している。ゲート導電パターン３６の第１長手方向（第１方向（ｘ方向））における複数の導電ゲートワイヤ５０ａの各々の第１端と第２端との間の間隔ｄは、ゲート導電パターン３６の第１長手方向における複数の自己消弧型半導体素子２０ａの各々の幅ｗ以下である。
本実施の形態のパワー半導体モジュール１ｂは、実施の形態１のパワー半導体モジュール１の効果に加えて、以下の効果を奏する。
本実施の形態のパワー半導体モジュール１ｂでは、絶縁基板３１の第３主面３１ｂの平面視において、複数の第１導電ゲートワイヤ（複数の導電ゲートワイヤ５０ａ）の少なくとも一つは、第１ゲート導電パターン（ゲート導電パターン３６）の第１長手方向（第１方向（ｘ方向））に対して斜めの方向に延在している。
そのため、複数の第１導電ゲートワイヤ（複数の導電ゲートワイヤ５０ａ）の少なくとも一つの長さを増加させることができる。複数の第１導電ゲートワイヤの少なくとも一つの寄生インダクタンス及び寄生インピーダンスを増加させることができる。複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）のゲート電圧発振を低減または抑制することができる。
本実施の形態のパワー半導体モジュール１ｂでは、複数の第１導電ゲートワイヤ（複数の導電ゲートワイヤ５０ａ）の少なくとも一つは、複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）の少なくとも一つの第１ゲート電極（ゲート電極２３ａ）にボンディングされている第１端と、第１ゲート導電パターン（ゲート導電パターン３６）にボンディングされている第２端とを有している。第１ゲート導電パターンの第１長手方向（第１方向（ｘ方向））における複数の導電ゲートワイヤ５０ａの少なくとも一つの第１端と第２端との間の間隔ｄは、第１ゲート導電パターンの第１長手方向における複数の第１自己消弧型半導体素子の少なくとも一つの幅ｗ以下である。
そのため、パワー半導体モジュール１ｂに熱サイクルが印加されても、複数の第１導電ゲートワイヤ（複数の導電ゲートワイヤ５０ａ）が断線され難くなる。パワー半導体モジュール１ｂの寿命を延ばすことができる。
実施の形態３．
図９から図１５を参照して、実施の形態３のパワー半導体モジュール１ｃを説明する。本実施の形態のパワー半導体モジュール１ｃは、実施の形態１のパワー半導体モジュール１と同様の構成を備えるが、以下の点で主に異なる。
パワー半導体モジュール１ｃは、複数の自己消弧型半導体素子２０ｂと、複数の導電接合部材２５ｂと、複数の導電接合部材１５ｂと、複数の導電ゲートワイヤ５０ｂとをさらに備える。
複数の自己消弧型半導体素子２０ｂは、各々、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）または金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のような自己消弧型半導体素子である。複数の自己消弧型半導体素子２０ｂは、主に、シリコン（Ｓｉ）、または、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）もしくはダイヤモンドのようなワイドバンドギャップ半導体材料で形成されている。複数の自己消弧型半導体素子２０ｂは、それぞれ、ソース電極２２ｂと、ゲート電極２３ｂと、ドレイン電極２１ｂとを含む。
複数の自己消弧型半導体素子２０ｂは、第１導電回路パターン１３に固定されている。具体的には、複数の自己消弧型半導体素子２０ｂのドレイン電極２１ｂは、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材１５ｂを用いて、第１導電回路パターン１３に接合されている。複数の自己消弧型半導体素子２０ｂは、プリント配線基板３０に固定されている。具体的には、複数の自己消弧型半導体素子２０ｂのソース電極２２ｂは、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材２５ｂを用いて、プリント配線基板３０のソース導電パターン３３に接合されている。複数の自己消弧型半導体素子２０ｂは、互いに電気的に並列接続されている。複数の自己消弧型半導体素子２０ａと複数の自己消弧型半導体素子２０ｂとａは、互いに電気的に並列接続されている。複数の自己消弧型半導体素子２０ｂは、複数の自己消弧型半導体素子２０ａに、電気的に並列接続されている。複数の第１還流ダイオード２０ｈは、複数の自己消弧型半導体素子２０ｂに、電気的に並列接続されている。
プリント配線基板３０は、ゲート導電パターン３６ｂをさらに含む。ゲート導電パターン３６ｂは、絶縁基板３１の第３主面３１ｂ上に設けられている。ゲート導電パターン３６ｂは、ソース導電パターン３５と導電パッド３７とから離間されており、かつ、ソース導電パターン３５と導電パッド３７とから電気的に絶縁されている。
ゲート導電パターン３６ｂの長手方向は、第１方向（ｘ方向）であり、ゲート導電パターン３６ｂの短手方向は、第２方向（ｙ方向）である。ゲート導電パターン３６ｂの長手方向は、絶縁基板３１の第２縁３１ｄが延在する第１方向（ｘ方向）である。ゲート導電パターン３６ｂの長手方向は、ソース導電パターン３３の縁３３ｂが延在する第１方向（ｘ方向）である。ソース導電パターン３３の縁３３ｂは、ソース導電パターン３３の縁３３ａとは反対側のソース導電パターン３３の縁である。ソース導電パターン３３の縁３３ｂは、ソース導電パターン３３の短手方向（第２方向（ｙ方向））において、ソース導電パターン３３の縁３３ａに対向している。
図９、図１４及び図１５に示されるように、ゲート導電パターン３６ｂは、絶縁基板３１の第２縁３１ｄに沿って配置されている。ゲート導電パターン３６ｂは、ソース導電パターン３３の縁３３ｂに沿って配置されている。特定的には、絶縁基板３１の第３主面３１ｂの平面視において、ゲート導電パターン３６ｂは、ソース導電パターン３３の縁３３ｂに重なっている。
図９、図１４及び図１５に示されるように、ゲート導電パターン３６ｂのうち、絶縁基板３１の第３主面３１ｂの平面視においてゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））で複数の自己消弧型半導体素子２０ｂに対応する部分３６ｑの幅ｗg2は、ソース導電パターン３３のうち、絶縁基板３１の第３主面３１ｂの平面視においてゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））で複数の自己消弧型半導体素子２０ｂに対応する部分３３ｑの幅ｗs2より小さい。ゲート導電パターン３６ｂの部分３６ｑの幅ｗg2は、ゲート導電パターン３６ｂの短手方向（第２方向（ｙ方向））におけるゲート導電パターン３６ｂの部分３６ｑの長さとして定義される。ソース導電パターン３３の部分３３ｑの幅ｗs2は、ゲート導電パターン３６ｂの短手方向（第２方向（ｙ方向））におけるソース導電パターン３３の部分３３ｑの長さとして定義される。
ゲート導電パターン３６ｂの部分３６ｑの幅ｗg2は、ソース導電パターン３３の部分３３ｑの幅ｗs2の二分の一以下であってもよく、ソース導電パターン３３の部分３３ｑの幅ｗs2の三分の一以下であってもよく、ソース導電パターン３３の部分３３ｑの幅ｗs2の四分の一以下であってもよく、ソース導電パターン３３の部分３３ｑの幅ｗs2の五分の一以下であってもよい。
ゲート導電パターン３６ｂの部分３６ｑの幅ｗg2は、ソース導電パターン３３の部分３３ｑの幅ｗs2より小さいため、複数の自己消弧型半導体素子２０ｂ間におけるゲート導電パターン３６ｂの寄生インダクタンスを、複数の自己消弧型半導体素子２０ｂ間におけるソース導電パターン３３の寄生インダクタンスよりも大きくすることができる。
ゲート導電パターン３６ｂのうち、絶縁基板３１の第３主面３１ｂの平面視においてゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））で複数の自己消弧型半導体素子２０ｂに対応する部分３６ｑの幅ｗg2は、ソース導電パターン３５のうち、絶縁基板３１の第３主面３１ｂの平面視においてゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））で複数の自己消弧型半導体素子２０ｂに対応する部分の幅より小さい。そのため、複数の自己消弧型半導体素子２０ｂ間におけるゲート導電パターン３６ｂの寄生インダクタンスを、複数の自己消弧型半導体素子２０ｂ間におけるソース導電パターン３５の寄生インダクタンスよりも大きくすることができる。
ゲート導電パターン３６ｂは、ゲート導電パターン３６に電気的に接続されている。特定的には、プリント配線基板３０は、ゲート導電パターン３６とゲート導電パターン３６ｂとを互いに接続するゲート導電パターン３６ｃをさらに含んでもよい。ゲート導電パターン３６ｃは、絶縁基板３１の第３主面３１ｂ上に設けられている。ゲート導電パターン３６ｃの長手方向は、第２方向（ｙ方向）であり、ゲート導電パターン３６ｃの短手方向は、第１方向（ｘ方向）である。ゲート導電パターン３６ｃの長手方向は、絶縁基板３１の第４縁３１ｆが延在する第２方向（ｙ方向）である。図９に示されるように、ゲート導電パターン３６ｃは、絶縁基板３１の第４縁３１ｆに沿って配置されている。
ゲート導電パターン３６ｃは、ソース導電パターン３３の縁に沿って配置されている。特定的には、絶縁基板３１の第３主面３１ｂの平面視において、ゲート導電パターン３６ｃは、ソース導電パターン３３の縁に重なっている。絶縁基板３１の第３主面３１ｂの平面視において、ゲート導電パターン３６、ゲート導電パターン３６ｂ及びゲート導電パターン３６ｃは、ソース導電パターン３５の三辺に対向している。ゲート導電パターン３６ｂ，３６ｃは、銅またはアルミニウムのような金属で形成されている。
複数の自己消弧型半導体素子２０ｂは、絶縁基板３１の第２縁３１ｄに沿って配置されている。複数の自己消弧型半導体素子２０ｂは、ソース導電パターン３３の縁３３ｂに沿って配置されている。複数の自己消弧型半導体素子２０ｂは、ゲート導電パターン３６ｂに沿って配置されている。絶縁基板３１の第３主面３１ｂの平面視において、ゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））は、複数の自己消弧型半導体素子２０ｂの配列方向（第１方向（ｘ方向））である。図１及び図１４に示されるように、ゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））におけるゲート導電パターン３６ｂの長さＬg2は、複数の自己消弧型半導体素子２０ｂの配列方向（第１方向（ｘ方向））における複数の自己消弧型半導体素子２０ｂの長さＬc2以上である。絶縁基板３１の第３主面３１ｂの平面視において、複数の自己消弧型半導体素子２０ｂのゲート電極２３ｂは、絶縁基板３１（プリント配線基板３０）から露出している。
複数の導電ゲートワイヤ５０ｂは、複数の自己消弧型半導体素子２０ｂのゲート電極２３ｂとゲート導電パターン３６ｂとを互いに接続している。複数の導電ゲートワイヤ５０ｂは、複数の自己消弧型半導体素子２０ｂのゲート電極２３ｂとゲート導電パターン３６ｂとにボンディングされている。複数の自己消弧型半導体素子２０ｂのゲート電極２３ｂは、導電ゲートワイヤ５０ｂを用いて、ゲート導電パターン３６ｂに電気的に接続されている。複数の導電ゲートワイヤ５０ｂは、例えば、金、銀、銅またはアルミニウムのような金属で形成されている。
図１１に示されるように、電極端子４２は、導電接合部材４３、導電パッド３７、導電ビア３８、導電パッド３４、導電接合部材２５ｍ、導電ブロック４０、導電接合部材１５ｍ、第１導電回路パターン１３及び導電接合部材１５ａ，１５ｂを介して、複数の自己消弧型半導体素子２０ａ，２０ｂのドレイン電極２１ａ，２１ｂに電気的に接続されている。電極端子４２は、導電ワイヤ無しに、第１導電回路パターン１３を介して、複数の自己消弧型半導体素子２０ａ，２０ｂのドレイン電極２１ａ，２１ｂに電気的に接続されている。電極端子４２は、ドレイン電極端子として機能する。電極端子４２は、複数の自己消弧型半導体素子２０ａ，２０ｂのソース電極２２ａ，２２ｂとドレイン電極２１ａ，２１ｂとの間を流れる第１主電流（主電流５５，５５ｂ）の第１経路の、パワー半導体モジュール１ｃにおける経路端である。第１導電回路パターン１３の一部は、ドレイン導電パターンとして機能している。すなわち、第１導電回路パターン１３は、ドレイン導電パターンを含む。
図１２に示されるように、電極端子４４は、はんだのような導電接合部材４５を用いて、ソース導電パターン３５に接合されている。図１０及び図１２に示されるように、電極端子４４は、導電接合部材４５、ソース導電パターン３５、導電ビア３２、ソース導電パターン３３及び導電接合部材２５ａ，２５ｂを介して、複数の自己消弧型半導体素子２０ａ，２０ｂのソース電極２２ａ，２２ｂに電気的に接続されている。電極端子４４は、導電ワイヤ無しに、ソース導電パターン３３を介して、複数の自己消弧型半導体素子２０ａ，２０ｂのソース電極２２ａ，２２ｂに電気的に接続されている。電極端子４４は、ソース電極端子として機能する。電極端子４４は、複数の自己消弧型半導体素子２０ａ，２０ｂのソース電極２２ａ，２２ｂとドレイン電極２１ａ，２１ｂとの間を流れる第１主電流（主電流５５，５５ｂ）の第１経路の、パワー半導体モジュール１ｃにおける経路端である。
パワー半導体モジュール１ｃの外部から、第１ソース制御端子４６と第１ゲート制御端子４８との間に、第１のソース−ゲート間電圧が供給される。第１のソース−ゲート間電圧に応じて、複数の自己消弧型半導体素子２０ａ，２０ｂはオン状態とオフ状態との間でスイッチングされる。
複数の自己消弧型半導体素子２０ｂの各々に印加されるゲート−ソース間電圧を閾値電圧よりも大きくして、複数の自己消弧型半導体素子２０ｂをターンオンさせる。図１４及び図１５に示されるように、主電流５５ｂは、ソース導電パターン３３を流れる。一般に、導電パターンの縁が、導電パターンのうち、電流が最も多く流れる部分である。そのため、図１４及び図１５に示されるように、主電流５５ｂは、ソース導電パターン３３のうち複数の自己消弧型半導体素子２０ｂに近位する縁３３ｂに沿って流れる。
ソース導電パターン３３を流れる主電流５５ｂは、主電流５５ｂの周りに（例えば、ソース導電パターン３３に）磁束を形成する。この磁束とソース導電パターン３３の寄生インダクタンスとに起因して、ソース導電パターン３３に誘導起電力が発生する。この誘導起電力は、複数の自己消弧型半導体素子２０ｂの間でソース電圧を変動させる。複数の自己消弧型半導体素子２０ｂの間で、ゲート−ソース間電圧が変動する。複数の自己消弧型半導体素子２０ｂのうちの一つの自己消弧型半導体素子２０ｂのドレイン−ソース間電流が急増して、この一つの自己消弧型半導体素子２０ｂが破壊されるおそれがある。
しかし、本実施の形態のパワー半導体モジュール１ｃでは、ゲート導電パターン３６ｂは、絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン３３の縁３３ｂに沿って配置されている。そのため、主電流５５ｂは、ゲート導電パターン３６ｂにも磁束を形成する。この磁束とゲート導電パターン３６ｂの寄生インダクタンスとに起因して、ゲート導電パターン３６ｂに誘導起電力が発生する。この誘導起電力は、複数の自己消弧型半導体素子２０ｂの間でゲート電圧を変動させる。複数の自己消弧型半導体素子２０ｂの間のゲート電圧の変動は、複数の自己消弧型半導体素子２０ｂの間のゲート−ソース間電圧の変動を打ち消す。複数の自己消弧型半導体素子２０ｂのドレイン−ソース間電流が急増することが防止される。複数の自己消弧型半導体素子２０ｂが破壊されることが防止されて、パワー半導体モジュール１ｃの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｃは、実施の形態１のパワー半導体モジュール１の効果に加えて、以下の効果を奏する。
本実施の形態のパワー半導体モジュール１ｃは、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）と、複数の第２導電接合部材（複数の導電接合部材２５ｂ）と、複数の第２導電ゲートワイヤ（複数の導電ゲートワイヤ５０ｂ）とをさらに備える。プリント配線基板３０は、第１ゲート導電パターン（ゲート導電パターン３６）に電気的に接続されている第２ゲート導電パターン（ゲート導電パターン３６ｂ）をさらに含む。複数の第２自己消弧型半導体素子は、それぞれ、第２ソース電極（ソース電極２２ｂ）と、第２ゲート電極（ゲート電極２３ｂ）と、第２ドレイン電極（ドレイン電極２１ｂ）とを含む。
複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）の第２ドレイン電極（ドレイン電極２１ｂ）は、第１導電回路パターン１３に接合されている。複数の第２自己消弧型半導体素子の第２ソース電極（ソース電極２２ｂ）は、複数の第２導電接合部材（複数の導電接合部材２５ｂ）によって、第１ソース導電パターン（ソース導電パターン３３）に接合されている。複数の第２導電ゲートワイヤ（複数の導電ゲートワイヤ５０ｂ）は、複数の第２自己消弧型半導体素子の第２ゲート電極（ゲート電極２３ｂ）と第２ゲート導電パターン（ゲート導電パターン３６ｂ）とを互いに接続している。絶縁基板の第３主面の平面視において、第２ゲート導電パターンの第２長手方向（第１方向（ｘ方向））は、複数の第２自己消弧型半導体素子の第２配列方向（第１方向（ｘ方向））である。
本実施の形態のパワー半導体モジュール１ｃは、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）を備えている。そのため、パワー半導体モジュール１ｃの電力容量を増加させることができる。絶縁基板３１の第３主面３１ｂの平面視において、第２ゲート導電パターン（ゲート導電パターン３６ｂ）の第１長手方向は、複数の第２自己消弧型半導体素子の第２配列方向である。そのため、パワー半導体モジュール１ｃに含まれる複数の第２自己消弧型半導体素子の数を増加させても、複数の第２自己消弧型半導体素子の第２ゲート電極（ゲート電極２３ｂ）に共通のゲート電圧を印加することが容易になる。
複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）の第２ソース電極（ソース電極２２ｂ）は、複数の第２導電接合部材（複数の導電接合部材２５ｂ）によって、第１ソース導電パターン（ソース導電パターン３３）に接合されている。複数の第２導電接合部材（複数の導電接合部材２５ｂ）の各々の寄生インダクタンスは、複数の第２導電ゲートワイヤ（ゲート導電パターン３６ｂ）の各々の寄生インダクタンスよりも小さい。そのため、複数の第２自己消弧型半導体素子を高周波数で動作させても、複数の第２自己消弧型半導体素子の第２ソース電極間に発生する誘導起電力を減少させることができる。複数の第２自己消弧型半導体素子の第２ソース電極と第２ドレイン電極（ドレイン電極２１ａ）との間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１ｃの動作周波数を増加させながら、パワー半導体モジュール１ｃの寿命を延ばすことができる。
複数の第２導電ゲートワイヤ（複数の導電ゲートワイヤ５０ｂ）は、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）の第２ゲート電極（ゲート電極２３ｂ）と第２ゲート導電パターン（ゲート導電パターン３６ｂ）とを互いに接続している。複数の第２導電ゲートワイヤの各々の寄生インダクタンスは、複数の第２導電接合部材（複数の導電接合部材２５ｂ）の各々の寄生インダクタンスよりも大きい。複数の第２導電ゲートワイヤの各々の増加された寄生インピーダンスは、ゲート電圧発振を減衰させる。そのため、複数の第２自己消弧型半導体素子のゲート電圧発振を低減または抑制することができる。
第１ゲート導電パターン（ゲート導電パターン３６）と第２ゲート導電パターン（ゲート導電パターン３６ｂ）とは互いに電気的に接続されている。そのため、第１ゲート導電パターン（ゲート導電パターン３６）と第２ゲート導電パターン（ゲート導電パターン３６ｂ）とを含むゲート導電パターン全体の長さが増加する。ゲート導電パターン全体の寄生インダクタンス及び寄生インピーダンスが増加する。ゲート導電パターン全体の増加された寄生インピーダンスは、ゲート電圧発振を減衰させる。そのため、ゲート電圧発振を低減または抑制することができる。
本実施の形態のパワー半導体モジュール１ｃでは、第２ゲート導電パターン（ゲート導電パターン３６ｂ）は、絶縁基板３１の第３主面３１ｂ上に設けられている。絶縁基板３１の第３主面３１ｂの平面視において、第２ゲート電極（ゲート電極２３ｂ）は、絶縁基板３１から露出している。
第２ゲート導電パターン（ゲート導電パターン３６ｂ）は、絶縁基板３１の第２主面３１ａよりも第２ゲート電極（ゲート電極２３ｂ）から遠位している絶縁基板３１の第３主面３１ｂ上に設けられている。複数の第２導電ゲートワイヤ（複数の導電ゲートワイヤ５０ｂ）の各々の長さを増加させることができる。複数の第２導電ゲートワイヤの各々の寄生インダクタンス及び寄生インピーダンスを増加させることができる。複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）のゲート電圧発振を低減または抑制することができる。さらに、絶縁基板３１の第３主面３１ｂの平面視において、複数の第２自己消弧型半導体素子の第２ゲート電極は絶縁基板３１から露出しているため、複数の第２導電ゲートワイヤは、複数の第２自己消弧型半導体素子の第２ゲート電極と第２ゲート導電パターンとに容易にボンディングされ得る。
本実施の形態のパワー半導体モジュール１ｃでは、第２ゲート導電パターン（ゲート導電パターン３６ｂ）の第２長手方向（第１方向（ｘ方向））における第２ゲート導電パターン（ゲート導電パターン３６ｂ）の第３長さ（長さＬg2）は、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）の第２配列方向（第１方向（ｘ方向））における複数の第２自己消弧型半導体素子の第４長さ（長さＬc2）以上である。
そのため、第２ゲート導電パターン（ゲート導電パターン３６ｂ）の第３長さ（長さＬg2）を増加させることができる。第２ゲート導電パターンの寄生インダクタンス及び寄生インピーダンスを増加させることができる。複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）のゲート電圧発振を低減または抑制することができる。
本実施の形態のパワー半導体モジュール１ｃでは、絶縁基板３１の第３主面３１ｂの平面視において、第２ゲート導電パターン（ゲート導電パターン３６ｂ）は、絶縁基板３１の第２縁３１ｄに沿って配置されている。複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）は、絶縁基板３１の第２縁３１ｄに沿って配置されている。
そのため、複数の第２導電ゲートワイヤ（複数の導電ゲートワイヤ５０ｂ）は、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）の第２ゲート電極（ゲート電極２３ｂ）と第２ゲート導電パターン（ゲート導電パターン３６ｂ）とに容易にボンディングされ得る。
本実施の形態のパワー半導体モジュール１ｃでは、第２ゲート導電パターン（ゲート導電パターン３６ｂ）のうち、第３主面３１ｂの平面視において第２ゲート導電パターンの第２長手方向（第１方向（ｘ方向））で複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）に対応する第２ゲート導電パターン部分（部分３６ｑ）の第３幅（幅ｗg2）は、第１ソース導電パターン（ソース導電パターン３３）のうち、第３主面３１ｂの平面視において第２ゲート導電パターンの第２長手方向で複数の第２自己消弧型半導体素子に対応する第２ソース導電パターン部分（部分３３ｑ）の第４幅（幅ｗs2）より小さい。第２ゲート導電パターン部分の第３幅は、第２ゲート導電パターンの第２長手方向に垂直な第２ゲート導電パターンの第２短手方向（第２方向（ｙ方向））における第２ゲート導電パターン部分の長さである。第２ソース導電パターン部分の第４幅は、第２ゲート導電パターンの第２短手方向における第２ソース導電パターン部分の長さである。
そのため、第１ソース導電パターン（ソース導電パターン３３）の寄生インダクタンスを低減させることができる。複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）を高周波数で動作させても、複数の第２自己消弧型半導体素子の第２ソース電極（ソース電極２２ｂ）間に発生する誘導起電力を減少させることができる。複数の第２自己消弧型半導体素子の第２ソース電極と第２ドレイン電極（ドレイン電極２１ｂ）との間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１ｃの動作周波数を増加させながら、パワー半導体モジュール１ｃの寿命を延ばすことができる。
また、第２ゲート導電パターン（ゲート導電パターン３６ｂ）の寄生インダクタンス及び寄生インピーダンスを増加させることができる。第２ゲート導電パターンの増加された寄生インピーダンスは、ゲート電圧発振を減衰させる。そのため、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）のゲート電圧発振を低減または抑制することができる。
本実施の形態のパワー半導体モジュール１ｃでは、プリント配線基板３０は、第１ゲート導電パターン（ゲート導電パターン３６）と第２ゲート導電パターン（ゲート導電パターン３６ｂ）とを互いに接続する第３ゲート導電パターン（ゲート導電パターン３６ｃ）をさらに含む。
そのため、第１ゲート導電パターン（ゲート導電パターン３６）と第２ゲート導電パターン（ゲート導電パターン３６ｂ）と第３ゲート導電パターン（ゲート導電パターン３６ｃ）とを含むゲート導電パターン全体の長さが増加する。ゲート導電パターン全体の寄生インダクタンス及び寄生インピーダンスが増加する。ゲート導電パターン全体の増加された寄生インピーダンスは、ゲート電圧発振を減衰させる。こうして、ゲート電圧発振を低減または抑制することができる。
実施の形態４．
図１６から図２３を参照して、実施の形態４のパワー半導体モジュール１ｄを説明する。本実施の形態のパワー半導体モジュール１ｄは、実施の形態１のパワー半導体モジュール１と同様の構成を備えるが、以下の点で主に異なる。
パワー半導体モジュール１ｄは、複数の自己消弧型半導体素子２０ｂと、複数の導電接合部材２５ｂと、複数の導電接合部材１５ｂと、複数の導電ゲートワイヤ５０ｂと、電極端子６２と、電極端子６４と、第２第１ソース制御端子４６ｂと、導電ワイヤ４７ｂと、第２第１ゲート制御端子４８ｂと、導電ワイヤ４９ｂと、導電ブロック７０とをさらに備える。パワー半導体モジュール１ｄは、複数の第２還流ダイオード２０ｉをさらに備えてもよい。
絶縁回路基板１０は、第２導電回路パターン１３ｂをさらに含む。第２導電回路パターン１３ｂは、絶縁板１２の第１主面１２ａ上に設けられている。第２導電回路パターン１３ｂは、第１導電回路パターン１３から離間され、かつ、第１導電回路パターン１３から電気的に絶縁されている。絶縁基板３１の第３主面３１ｂの平面視において、第２導電回路パターン１３ｂは、ゲート導電パターン３６の長手方向（第１方向（ｘ方向））または絶縁基板３１の長手方向（第１方向（ｘ方向））に垂直な第２方向（ｙ方向）において、第１導電回路パターン１３から離間されている。第２導電回路パターン１３ｂは、銅またはアルミニウムのような金属で形成されている。
本実施の形態の複数の自己消弧型半導体素子２０ｂは、実施の形態３の複数の自己消弧型半導体素子２０ｂと同様であるが、図２１に示されるように、第２導電回路パターン１３ｂとプリント配線基板３０のソース導電パターン５３とに固定されている。具体的には、複数の自己消弧型半導体素子２０ｂのドレイン電極２１ｂは、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材１５ｂを用いて、第２導電回路パターン１３ｂに接合されている。複数の自己消弧型半導体素子２０ｂのソース電極２２ｂは、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材２５ｂを用いて、プリント配線基板３０のソース導電パターン５３に接合されている。複数の自己消弧型半導体素子２０ｂは、互いに電気的に並列接続されている。複数の自己消弧型半導体素子２０ｂは、複数の自己消弧型半導体素子２０ａに電気的に並列接続されておらず、複数の自己消弧型半導体素子２０ａから電気的に独立している。
複数の第２還流ダイオード２０ｉは、主に、シリコン（Ｓｉ）、または、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）もしくはダイヤモンドのようなワイドバンドギャップ半導体材料で形成されている。複数の第２還流ダイオード２０ｉは、それぞれ、第２カソード電極２１ｉと、第２アノード電極２２ｉとを含む。
図２０に示されるように、複数の第２還流ダイオード２０ｉは、第２導電回路パターン１３ｂに固定されている。具体的には、複数の第２還流ダイオード２０ｉの第２カソード電極２１ｉは、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材１５ｉを用いて、第２導電回路パターン１３ｂに接合されている。複数の第２還流ダイオード２０ｉは、プリント配線基板３０に固定されている。具体的には、複数の第２還流ダイオード２０ｉの第２アノード電極２２ｉは、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材２５ｉを用いて、プリント配線基板３０のソース導電パターン５３に接合されている。複数の第２還流ダイオード２０ｉは、複数の自己消弧型半導体素子２０ｂに、電気的に並列接続されている。
パワー半導体モジュール１ｄは、二つのアーム（上アーム７３及び下アーム７４）を含む２ｉｎ１型モジュールである。図１７に示されるように、上アーム７３は、第１導電回路パターン１３とソース導電パターン３３とに接合されている複数の自己消弧型半導体素子２０ａと複数の第１還流ダイオード２０ｈとを含む。下アーム７４は、第２導電回路パターン１３ｂとソース導電パターン５３とに接合されている複数の自己消弧型半導体素子２０ｂと複数の第２還流ダイオード２０ｉとを含む。
プリント配線基板３０は、ソース導電パターン５３と、導電パッド５７，６７と、ゲート導電パターン３６ｂと、導電ビア５８，６６，６８とをさらに含む。ソース導電パターン５３と、導電パッド６７と、ゲート導電パターン３６ｂと、導電パッド５７とは、銅またはアルミニウムのような金属で形成されている。ソース導電パターン５３と導電パッド６７とは、絶縁基板３１の第２主面３１ａ上に設けられている。ソース導電パターン３３と導電パッド３４とソース導電パターン５３と導電パッド６７とは、互いに離間されており、かつ、互いに電気的に絶縁されている。ゲート導電パターン３６ｂと導電パッド５７とは、絶縁基板３１の第３主面３１ｂ上に設けられている。ソース導電パターン３５とゲート導電パターン３６とゲート導電パターン３６ｂと導電パッド３７と導電パッド５７とは、互いに離間されており、かつ、互いに電気的に絶縁されている。
ソース導電パターン５３は、第１方向（ｘ方向）と第２方向（ｙ方向）とに延在している。ソース導電パターン５３の長手方向は、第１方向（ｘ方向）であり、ソース導電パターン３３の短手方向は、第２方向（ｙ方向）である。ソース導電パターン５３は、ソース導電パターン５３の長手方向（第１方向（ｘ方向））に沿って延在する縁５３ａを含む。ソース導電パターン５３の縁５３ａは、絶縁基板３１の第３主面３１ｂの平面視におけるソース導電パターン５３の長辺であってもよい。ソース導電パターン５３の縁５３ａは、絶縁基板３１の第１縁３１ｃよりも、絶縁基板３１の第２縁３１ｄに近位している。
絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン５３は、ゲート導電パターン３６の長手方向（第１方向（ｘ方向））、ゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））または絶縁基板３１の長手方向（第１方向（ｘ方向））に垂直な第２方向（ｙ方向）において、ソース導電パターン３３から離間されている。絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン５３は、複数の自己消弧型半導体素子２０ｂのソース電極２２ｂを覆っている。絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン５３は、複数の第２還流ダイオード２０ｉの第２カソード電極２１ｉをさらに覆っている。
絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン３５は、ソース導電パターン３３とソース導電パターン５３とに重なっている。絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン３５は、複数の自己消弧型半導体素子２０ａ，２０ｂのソース電極２２ａ，２２ｂを覆っている。絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン３５は、複数の第１還流ダイオード２０ｈの第１カソード電極２１ｈと複数の第２還流ダイオード２０ｉの第２カソード電極２１ｉとをさらに覆っている。
導電ビア３２は、ソース導電パターン５３とソース導電パターン３５とを電気的に接続している。導電ビア３２は、絶縁基板３１を貫通している。導電ビア３２は、例えば、銅またはアルミニウムのような金属で形成されている。
絶縁基板３１の第３主面３１ｂの平面視において、導電パッド５７と導電パッド６７とは、絶縁基板３１の第４縁３１ｆに沿って配置されている。
本実施の形態のゲート導電パターン３６ｂは、実施の形態３のゲート導電パターン３６ｂと同様であるが、以下の点で異なっている。ゲート導電パターン３６ｂは、ゲート導電パターン３６ｂに電気的に接続されていない。ゲート導電パターン３６ｂの長手方向は、ソース導電パターン５３の縁５３ａが延在する第１方向（ｘ方向）である。ゲート導電パターン３６ｂは、ソース導電パターン５３の縁５３ａに沿って配置されている。特定的には、絶縁基板３１の第３主面３１ｂの平面視において、ゲート導電パターン３６ｂは、ソース導電パターン５３の縁５３ａに重なっている。
図１６、図２２及び図２３に示されるように、ゲート導電パターン３６ｂのうち、絶縁基板３１の第３主面３１ｂの平面視においてゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））で複数の自己消弧型半導体素子２０ｂに対応する部分３６ｑの幅ｗg2は、ソース導電パターン５３のうち、絶縁基板３１の第３主面３１ｂの平面視においてゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））で複数の自己消弧型半導体素子２０ｂに対応する部分５３ｐの幅ｗs2より小さい。ゲート導電パターン３６ｂの部分３６ｑの幅ｗg2は、ゲート導電パターン３６ｂの短手方向（第２方向（ｙ方向））におけるゲート導電パターン３６ｂの部分３６ｑの長さとして定義される。ソース導電パターン５３の部分５３ｐの幅ｗs2は、ゲート導電パターン３６ｂの短手方向（第２方向（ｙ方向））におけるソース導電パターン５３の部分５３ｐの長さとして定義される。
ゲート導電パターン３６ｂの部分３６ｑの幅ｗg2は、ソース導電パターン５３の部分５３ｐの幅ｗs2の二分の一以下であってもよく、ソース導電パターン５３の部分５３ｐの幅ｗs2の三分の一以下であってもよく、ソース導電パターン５３の部分５３ｐの幅ｗs2の四分の一以下であってもよく、ソース導電パターン５３の部分５３ｐの幅ｗs2の五分の一以下であってもよい。
ゲート導電パターン３６ｂの部分３６ｑの幅ｗg2は、ソース導電パターン５３の部分５３ｐの幅ｗs2より小さいため、複数の自己消弧型半導体素子２０ｂ間におけるゲート導電パターン３６ｂの寄生インダクタンスを、複数の自己消弧型半導体素子２０ｂ間におけるソース導電パターン５３の寄生インダクタンスよりも大きくすることができる。
複数の自己消弧型半導体素子２０ｂは、絶縁基板３１の第２縁３１ｄに沿って配置されている。複数の自己消弧型半導体素子２０ｂは、ソース導電パターン５３の縁５３ａに沿って配置されている。複数の自己消弧型半導体素子２０ｂは、ゲート導電パターン３６ｂに沿って配置されている。絶縁基板３１の第３主面３１ｂの平面視において、ゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））は、複数の自己消弧型半導体素子２０ｂの配列方向（第１方向（ｘ方向））である。図１６及び図２２に示されるように、ゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））におけるゲート導電パターン３６ｂの長さＬg2は、複数の自己消弧型半導体素子２０ｂの配列方向（第１方向（ｘ方向））における複数の自己消弧型半導体素子２０ｂの長さＬc2以上である。絶縁基板３１の第３主面３１ｂの平面視において、複数の自己消弧型半導体素子２０ｂのゲート電極２３ｂは、絶縁基板３１（プリント配線基板３０）から露出している。
本実施の形態の複数の導電ゲートワイヤ５０ｂは、実施の形態３の複数の導電ゲートワイヤ５０ｂと同様である。
電極端子６２と電極端子６４とは、例えば、銅またはアルミニウムのような金属で形成されている。図１６に示されるように、絶縁基板３１の第３主面３１ｂの平面視において、電極端子４２と電極端子４４とは、絶縁基板３１の第３縁３１ｅに配置されている。絶縁基板３１の第３主面３１ｂの平面視において、電極端子６２と電極端子６４とは、絶縁基板３１の第４縁３１ｆに配置されている。
図１８及び図１９に示されるように、本実施の形態の電極端子４２は、実施の形態１の電極端子４２と同様に、導電接合部材４３、導電パッド３７、導電ビア３８、導電パッド３４、導電接合部材２５ｍ、導電ブロック４０、導電接合部材１５ｍ、第１導電回路パターン１３及び導電接合部材１５ａを介して、複数の自己消弧型半導体素子２０ａのドレイン電極２１ａに電気的に接続されている。電極端子４２は、導電ワイヤ無しに、第１導電回路パターン１３を介して、複数の自己消弧型半導体素子２０ａのドレイン電極２１ａに電気的に接続されている。電極端子４２は、上アーム７３のドレイン電極端子として機能する。電極端子４２は、上アーム７３を流れる（すなわち、複数の自己消弧型半導体素子２０ａのソース電極２２ａとドレイン電極２１ａとの間を流れる）第１主電流（主電流５５）の第１経路の、パワー半導体モジュール１ｄにおける経路端である。第１導電回路パターン１３の一部は、第１ドレイン導電パターンとして機能している。すなわち、第１導電回路パターン１３は、第１ドレイン導電パターンを含む。
図１９に示されるように、電極端子６２は、はんだのような導電接合部材６３を用いて、導電パッド５７に接合されている。導電ビア５８は、導電パッド５７とソース導電パターン３３とを電気的に接続している。導電ビア５８は、絶縁基板３１を貫通している。導電ビア５８は、例えば、銅またはアルミニウムのような金属で形成されている。
図１８及び図１９に示されるように、電極端子６２は、導電接合部材６３、導電パッド５７、導電ビア５８、ソース導電パターン３３及び導電接合部材２５ａを介して、複数の自己消弧型半導体素子２０ａのソース電極２２ａに電気的に接続されている。電極端子６２は、導電ワイヤ無しに、ソース導電パターン３３を介して、複数の自己消弧型半導体素子２０ａのソース電極２２ａに電気的に接続されている。電極端子６２は、上アーム７３のソース電極端子として機能する。電極端子６２は、上アーム７３を流れる（すなわち、複数の自己消弧型半導体素子２０ａのソース電極２２ａとドレイン電極２１ａとの間を流れる）第１主電流（主電流５５）の第１経路の、パワー半導体モジュール１ｄにおける経路端である。
図２０に示されるように、電極端子６４は、はんだのような導電接合部材６５を用いて、導電パッド５７に接合されている。導電ビア６８は、導電パッド５７と導電パッド６７とを電気的に接続している。導電ビア６８は、絶縁基板３１を貫通している。導電ビア６８は、例えば、銅またはアルミニウムのような金属で形成されている。導電ブロック７０は、導電パッド６７と第２導電回路パターン１３ｂとを電気的に接続している。導電ブロック７０は、はんだのような導電接合部材２５ｎを用いて、導電パッド６７に接合されている。導電ブロック７０は、はんだのような導電接合部材１５ｎを用いて、第２導電回路パターン１３ｂに接合されている。
図２０及び図２１に示されるように、電極端子６４は、導電接合部材６５、導電パッド５７、導電ビア６８、導電パッド６７、導電接合部材２５ｎ、導電ブロック７０、導電接合部材１５ｎ、第２導電回路パターン１３ｂ及び導電接合部材１５ｂを介して、複数の自己消弧型半導体素子２０ｂのドレイン電極２１ｂに電気的に接続されている。電極端子６４は、導電ワイヤ無しに、第２導電回路パターン１３ｂを介して、複数の自己消弧型半導体素子２０ｂのドレイン電極２１ｂに電気的に接続されている。電極端子６４は、下アーム７４のドレイン電極端子として機能する。電極端子６４は、下アーム７４を流れる（すなわち、複数の自己消弧型半導体素子２０ｂのソース電極２２ｂとドレイン電極２１ｂとの間を流れる）第２主電流（主電流５５ｂ）の第２経路の、パワー半導体モジュール１ｄにおける経路端である。第２導電回路パターン１３ｂの一部は、第２ドレイン導電パターンとして機能している。すなわち、第２導電回路パターン１３ｂは、第２ドレイン導電パターンを含む。
図２０に示されるように、電極端子４４は、はんだのような導電接合部材４５を用いて、ソース導電パターン３５に接合されている。導電ビア６６は、ソース導電パターン３５とソース導電パターン５３とを電気的に接続している。導電ビア６６は、絶縁基板３１を貫通している。導電ビア６６は、例えば、銅またはアルミニウムのような金属で形成されている。
図２０及び図２１に示されるように、電極端子４４は、導電接合部材４５、ソース導電パターン３５、導電ビア６６、ソース導電パターン５３及び導電接合部材２５ｂを介して、複数の自己消弧型半導体素子２０ｂのソース電極２２ｂに電気的に接続されている。電極端子４４は、導電ワイヤ無しに、ソース導電パターン５３を介して、複数の自己消弧型半導体素子２０ｂのソース電極２２ｂに電気的に接続されている。電極端子４４は、下アーム７４のソース電極端子として機能する。電極端子４４は、下アーム７４を流れる（すなわち、複数の自己消弧型半導体素子２０ｂのソース電極２２ｂとドレイン電極２１ｂとの間を流れる）第２主電流（主電流５５ｂ）の第２経路の、パワー半導体モジュール１ｄにおける経路端である。
電極端子４２，４４は、平滑コイル（図示せず）を介して電源（図示せず）に接続される入力端子として機能し得る。例えば、電極端子４２は、電源の正極に接続される正極入力端子として機能し、電極端子４４は、電源の負極に接続される負極入力端子として機能してもよい。電極端子６２，６４は、モータのような負荷に接続される出力端子として機能し得る。
図１６に示されるように、導電ワイヤ４７は、導電パッド５７と、第１ソース制御端子４６とを互いに接続している。導電ワイヤ４７は、導電パッド５７と第１ソース制御端子４６とにボンディングされている。パワー半導体モジュール１ｄの外部から、第１ソース制御端子４６と第１ゲート制御端子４８との間に、第１のソース−ゲート間電圧が供給される。第１のソース−ゲート間電圧に応じて、複数の自己消弧型半導体素子２０ａはオン状態とオフ状態との間でスイッチングされる。
第２第１ソース制御端子４６ｂは、例えば、ベース板１１上に載置された絶縁ブロック（図示せず）上に設けられている。第２第１ソース制御端子４６ｂは、例えば、銅またはアルミニウムのような金属で形成されている。図１６に示されるように、導電ワイヤ４７ｂは、ソース導電パターン３５と第２第１ソース制御端子４６ｂとを互いに接続している。導電ワイヤ４７ｂは、ソース導電パターン３５と第２第１ソース制御端子４６ｂとにボンディングされている。導電ワイヤ４７ｂは、例えば、金、銀、銅またはアルミニウムのような金属で形成されている。
第２第１ゲート制御端子４８ｂは、例えば、ベース板１１上に載置された絶縁ブロック（図示せず）上に設けられている。第２第１ゲート制御端子４８ｂは、例えば、銅またはアルミニウムのような金属で形成されている。図１６に示されるように、導電ワイヤ４９ｂは、ゲート導電パターン３６ｂと第２第１ゲート制御端子４８ｂとを互いに接続している。導電ワイヤ４９ｂは、ゲート導電パターン３６ｂと第２第１ゲート制御端子４８ｂとにボンディングされている。導電ワイヤ４９ｂは、例えば、金、銀、銅またはアルミニウムのような金属で形成されている。パワー半導体モジュール１ｄの外部から、第２第１ソース制御端子４６ｂと第２第１ゲート制御端子４８ｂとの間に、第２のソース−ゲート間電圧が供給される。第２のソース−ゲート間電圧に応じて、複数の自己消弧型半導体素子２０ｂはオン状態とオフ状態との間でスイッチングされる。
本実施の形態のパワー半導体モジュール１ｄは、実施の形態１のパワー半導体モジュール１の作用に加えて、以下の作用を奏する。
パワー半導体モジュール１ｄでは、複数の自己消弧型半導体素子２０ｂのソース電極２２ｂは、複数の導電接合部材２５ｂによって、ソース導電パターン５３に接合されている。これに対し、複数の自己消弧型半導体素子２０ｂのゲート電極２３ｂは、複数の導電ゲートワイヤ５０ｂによって、ゲート導電パターン３６ｂに接続されている。複数の導電接合部材２５ｂの各々の厚さは、複数の導電ゲートワイヤ５０ｂの各々の長さよりも小さい。複数の導電接合部材２５ｂの各々の断面積は、複数の導電ゲートワイヤ５０ｂの各々の断面積よりも大きい。複数の導電接合部材２５ｂの各々の断面積は、複数の導電接合部材２５ｂの各々の厚さ方向（第３方向（ｚ方向））に垂直な複数の導電接合部材２５ｂの各々の断面の面積として定義される。複数の導電ゲートワイヤ５０ｂの各々の断面積は、複数の導電ゲートワイヤ５０ｂの各々の長手方向に垂直な複数の導電ゲートワイヤ５０ｂの各々の断面の面積として定義される。
一般に、導体の長さが増加するにつれて、導体の寄生インダクタンスは増加する。導体の断面積が減少するにつれて、導体の寄生インダクタンスは増加する。そのため、複数の導電ゲートワイヤ５０ｂの各々の寄生インダクタンスを増加させることができる。複数の導電接合部材２５ｂの各々の寄生インダクタンスを減少させることができる。複数の導電ゲートワイヤ５０ｂの各々の寄生インダクタンスを、複数の導電接合部材２５ｂの各々の寄生インダクタンスよりも大きくすることができる。複数の導電ゲートワイヤ５０ｂの各々の寄生インダクタンスと複数の導電接合部材２５ｂの各々の寄生インダクタンスとの間の差を大きくすることができる。
このように、ソース導電パターン５３に接合される複数の導電接合部材２５ｂの各々の寄生インダクタンスを減少させることができる。そのため、複数の自己消弧型半導体素子２０ｂを高周波数で動作させて、複数の自己消弧型半導体素子２０ｂのソース電極２２ｂとドレイン電極２１ｂとの間を流れる第２主電流（主電流５５ｂ）の時間変化ｄＩ／ｄｔが大きくなっても、複数の自己消弧型半導体素子２０ｂのソース電極２２ｂ間に発生する誘導起電力を減少させることができる。パワー半導体モジュール１ｄの動作周波数を増加させながら、複数の自己消弧型半導体素子２０ｂのソース電極２２ｂとドレイン電極２１ｂとの間にサージ電圧が発生することを防ぐことができる。
また、ゲート導電パターン３６ｂに接合される複数の導電ゲートワイヤ５０ｂの各々の寄生インダクタンスを増加させることができる。上記のとおり、導体のインダクタンスが増加するにつれて、導体のインピーダンスも増加する。そのため、複数の導電ゲートワイヤ５０ｂの各々の寄生インピーダンスを増加させることができる。複数の導電ゲートワイヤ５０ｂの各々の増加された寄生インピーダンスは、ゲート電圧発振を減衰させる。こうして、自己消弧型半導体素子２０ｂのゲート電圧発振を低減または抑制することができる。
特定的には、導電接合部材４５、導電ビア６６及び導電接合部材２５ｂの各々の厚さは、複数の導電ゲートワイヤ５０ｂの各々の長さよりも小さい。導電接合部材４５、導電ビア６６及び導電接合部材２５ｂの各々の断面積は、複数の導電ゲートワイヤ５０ｂの各々の断面積よりも大きい。そのため、導電接合部材４５、導電ビア６６及び導電接合部材２５ｂの各々の寄生インダクタンスは、複数の導電ゲートワイヤ５０ｂの各々の寄生インダクタンスよりも小さい。
さらに、ソース導電パターン５３の断面積は、ゲート導電パターン３６ｂの断面積よりも大きい。ソース導電パターン３５の断面積は、ゲート導電パターン３６ｂの断面積よりも大きい。なお、ソース導電パターン５３の断面積は、ソース導電パターン５３において第２主電流（主電流５５ｂ）が流れる方向（第１方向（ｘ方向））に垂直なソース導電パターン５３の断面の面積として定義される。ソース導電パターン３５の断面積は、ソース導電パターン３５において第２主電流（主電流５５ｂ）が流れる方向（第１方向（ｘ方向））に垂直なソース導電パターン３５の断面の面積として定義される。ゲート導電パターン３６ｂの断面積は、ゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））または複数の自己消弧型半導体素子２０ｂの第２配列方向（第１方向（ｘ方向））に垂直なゲート導電パターン３６ｂの断面の面積として定義される。そのため、ソース導電パターン５３の寄生インダクタンスは、ゲート導電パターン３６ｂの寄生インダクタンスよりも小さい。ソース導電パターン３５の寄生インダクタンスは、ゲート導電パターン３６ｂの寄生インダクタンスよりも小さい。
導電接合部材６５、導電パッド５７、導電ビア６８、導電パッド６７、導電接合部材２５ｎ、導電ブロック７０、導電接合部材１５ｎ及び導電接合部材１５ｂの各々の厚さは、複数の導電ゲートワイヤ５０ｂの各々の長さよりも小さい。導電接合部材６５、導電パッド５７、導電ビア６８、導電パッド６７、導電接合部材２５ｎ、導電ブロック７０、導電接合部材１５ｎ及び導電接合部材１５ｂの各々の断面積は、複数の導電ゲートワイヤ５０ｂの各々の断面積よりも大きい。そのため、導電接合部材６５、導電パッド５７、導電ビア６８、導電パッド６７、導電接合部材２５ｎ、導電ブロック７０、導電接合部材１５ｎ及び導電接合部材１５ｂの各々の寄生インダクタンスは、複数の導電ゲートワイヤ５０ｂの各々の寄生インダクタンスよりも小さい。
さらに、ドレイン導電パターンとして機能する第２導電回路パターン１３ｂの断面積は、ゲート導電パターン３６ｂの断面積よりも大きい。なお、第２導電回路パターン１３ｂの断面積は、第２導電回路パターン１３ｂにおいて第２主電流（主電流５５ｂ）が流れる方向（第１方向（ｘ方向））に垂直な第２導電回路パターン１３ｂの断面の面積として定義される。そのため、ドレイン導電パターンとして機能する第２導電回路パターン１３ｂの寄生インダクタンスは、ゲート導電パターン３６ｂの寄生インダクタンスよりも小さい。
そのため、電極端子４４から複数の自己消弧型半導体素子２０ｂのソース電極２２ｂに至る第２ソースラインの寄生インダクタンスは、第２第１ゲート制御端子４８ｂから複数の自己消弧型半導体素子２０ｂのゲート電極２３ｂに至る第２ゲートラインの寄生インダクタンスよりも小さい。複数の自己消弧型半導体素子２０ｂを高周波数で動作させても、複数の自己消弧型半導体素子２０ｂのソース電極２２ｂとドレイン電極２１ｂとの間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１ｄの動作周波数を増加させながら、パワー半導体モジュール１ｄの寿命を延ばすことができる。
電極端子６４から複数の自己消弧型半導体素子２０ｂのドレイン電極２１ｂに至る第２ドレインラインの寄生インダクタンスは、第２第１ゲート制御端子４８ｂから複数の自己消弧型半導体素子２０ｂのゲート電極２３ｂに至る第２ゲートラインの寄生インダクタンスよりも小さい。複数の自己消弧型半導体素子２０ｂを高周波数で動作させても、複数の自己消弧型半導体素子２０ｂのソース電極２２ｂとドレイン電極２１ｂとの間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１ｄの動作周波数を増加させながら、パワー半導体モジュール１ｄの寿命を延ばすことができる。
また、上記のとおり、導体のインピーダンスが増加するにつれて、導体のインダクタンスも増加する。第２第１ゲート制御端子４８ｂから複数の自己消弧型半導体素子２０ｂのゲート電極２３ｂに至る第２ゲートラインの寄生インピーダンスは、電極端子４４から複数の自己消弧型半導体素子２０ｂのソース電極２２ｂに至る第２ソースラインの寄生インピーダンスよりも大きい。第２第１ゲート制御端子４８ｂから複数の自己消弧型半導体素子２０ｂのゲート電極２３ｂに至る第２ゲートラインの寄生インピーダンスは、電極端子６４から複数の自己消弧型半導体素子２０ｂのドレイン電極２１ｂに至る第２ドレインラインの寄生インピーダンスよりも大きい。第２ゲートラインの増加された寄生インピーダンスは、自己消弧型半導体素子２０ｂのゲート電圧発振を低減または抑制することができる。
複数の自己消弧型半導体素子２０ｂの各々に印加されるゲート−ソース間電圧を閾値電圧よりも大きくして、複数の自己消弧型半導体素子２０ｂをターンオンさせる。図２２及び図２３に示されるように、主電流５５ｂは、ソース導電パターン５３を流れる。一般に、導電パターンの縁が、導電パターンのうち、電流が最も多く流れる部分である。そのため、図２２及び図２３に示されるように、主電流５５ｂは、ソース導電パターン５３のうち複数の自己消弧型半導体素子２０ｂに近位する縁５３ａに沿って流れる。
ソース導電パターン５３を流れる主電流５５ｂは、主電流５５ｂの周りに（例えば、ソース導電パターン５３に）磁束を形成する。この磁束とソース導電パターン５３の寄生インダクタンスとに起因して、ソース導電パターン５３に誘導起電力が発生する。この誘導起電力は、複数の自己消弧型半導体素子２０ｂの間でソース電圧を変動させる。複数の自己消弧型半導体素子２０ｂの間で、ゲート−ソース間電圧が変動する。複数の自己消弧型半導体素子２０ｂのうちの一つの自己消弧型半導体素子２０ｂのドレイン−ソース間電流が急増して、この一つの自己消弧型半導体素子２０ｂが破壊されるおそれがある。
しかし、本実施の形態のパワー半導体モジュール１ｄでは、ゲート導電パターン３６ｂは、絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン５３の縁５３ａに沿って配置されている。そのため、主電流５５ｂは、ゲート導電パターン３６ｂにも磁束を形成する。この磁束とゲート導電パターン３６ｂの寄生インダクタンスとに起因して、ゲート導電パターン３６ｂに誘導起電力が発生する。この誘導起電力は、複数の自己消弧型半導体素子２０ｂの間でゲート電圧を変動させる。複数の自己消弧型半導体素子２０ｂの間のゲート電圧の変動は、複数の自己消弧型半導体素子２０ｂの間のゲート−ソース間電圧の変動を打ち消す。複数の自己消弧型半導体素子２０ｂのドレイン−ソース間電流が急増することが防止される。複数の自己消弧型半導体素子２０ｂが破壊されることが防止されて、パワー半導体モジュール１ｄの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｄは、実施の形態１のパワー半導体モジュール１の効果に加えて、以下の効果を奏する。
本実施の形態のパワー半導体モジュール１ｄは、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）と、複数の第２導電接合部材（複数の導電接合部材２５ｂ）と、複数の第２導電ゲートワイヤ（複数の導電ゲートワイヤ５０ｂ）とをさらに備える。絶縁回路基板１０は、絶縁板１２の第１主面１２ａ上に設けられており、かつ、第１導電回路パターン１３から電気的に絶縁されている第２導電回路パターン１３ｂをさらに含む。プリント配線基板３０は、第１ソース導電パターン（ソース導電パターン３３）から電気的に絶縁されている第２ソース導電パターン（ソース導電パターン５３）と、第１ゲート導電パターン（ゲート導電パターン３６）から電気的に絶縁されている第２ゲート導電パターン（ゲート導電パターン３６ｂ）とをさらに含む。複数の第２自己消弧型半導体素子は、それぞれ、第２ソース電極（ソース電極２２ｂ）と、第２ゲート電極（ゲート電極２３ｂ）と、第２ドレイン電極（ドレイン電極２１ｂ）とを含む。
複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）の第２ドレイン電極（ドレイン電極２１ｂ）は、第２導電回路パターン１３ｂに接合されている。複数の第２自己消弧型半導体素子の第２ソース電極（ソース電極２２ｂ）は、複数の第２導電接合部材（複数の導電接合部材２５ｂ）によって、第２ソース導電パターン（ソース導電パターン５３）に接合されている。複数の第２導電ゲートワイヤ（複数の導電ゲートワイヤ５０ｂ）は、複数の第２自己消弧型半導体素子の第２ゲート電極（ゲート電極２３ｂ）と第２ゲート導電パターン（ゲート導電パターン３６ｂ）とを互いに接続している。絶縁基板３１の第３主面３１ｂの平面視において、第２ゲート導電パターンの第２長手方向（第１方向（ｘ方向））は、複数の第２自己消弧型半導体素子の第２配列方向（第１方向（ｘ方向））である。
そのため、本実施の形態のパワー半導体モジュール１ｄは、実施の形態１のパワー半導体モジュール１と同様に、パワー半導体モジュール１ｄの動作周波数を増加させながら、パワー半導体モジュール１ｄの寿命を延ばすことができ、かつ、ゲート電圧発振を低減または抑制することができる。また、パワー半導体モジュール１ｄを、第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）を含む上アーム７３と、第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）を含む下アーム７４とを含む２ｉｎ１型モジュールとすることができる。
本実施の形態のパワー半導体モジュール１ｄでは、第２ゲート導電パターン（ゲート導電パターン３６ｂ）は、絶縁基板３１の第３主面３１ｂ上に設けられている。絶縁基板３１の第３主面３１ｂの平面視において、第２ゲート電極（ゲート電極２３ｂ）は、絶縁基板３１から露出している。
パワー半導体モジュール１ｄによれば、実施の形態３のパワー半導体モジュール１ｃと同様に、複数の第２導電ゲートワイヤ（複数の導電ゲートワイヤ５０ｂ）の各々の寄生インダクタンス及び寄生インピーダンスを増加させることができて、ゲート電圧発振を低減または抑制することができる。また、パワー半導体モジュール１ｄによれば、実施の形態３のパワー半導体モジュール１ｃと同様に、複数の第２導電ゲートワイヤは、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）の第２ゲート電極（ゲート電極２３ｂ）と第２ゲート導電パターン（ゲート導電パターン３６ｂ）とに容易にボンディングされ得る。
本実施の形態のパワー半導体モジュール１ｄでは、第２ゲート導電パターン（ゲート導電パターン３６ｂ）の第２長手方向（第１方向（ｘ方向））における第２ゲート導電パターン（ゲート導電パターン３６ｂ）の第３長さ（長さＬg2）は、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）の第２配列方向（第１方向（ｘ方向））における複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）の第４長さ（長さＬc2）以上である。
そのため、第２ゲート導電パターン（ゲート導電パターン３６ｂ）の第３長さ（長さＬg2）を増加させることができる。第２ゲート導電パターンの寄生インダクタンス及び寄生インピーダンスを増加させることができる。複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）のゲート電圧発振を低減または抑制することができる。
本実施の形態のパワー半導体モジュール１ｄでは、絶縁基板３１の第３主面３１ｂの平面視において、第２ゲート導電パターン（ゲート導電パターン３６ｂ）は、絶縁基板３１の第２縁３１ｄに沿って配置されている。複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）は、絶縁基板３１の第２縁３１ｄに沿って配置されている。
そのため、複数の第２導電ゲートワイヤ（複数の導電ゲートワイヤ５０ｂ）は、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）の第２ゲート電極（ゲート電極２３ｂ）と第２ゲート導電パターン（ゲート導電パターン３６ｂ）とに容易にボンディングされ得る。
本実施の形態のパワー半導体モジュール１ｄでは、第２ゲート導電パターン（ゲート導電パターン３６ｂ）のうち、絶縁基板３１の第３主面３１ｂの平面視において第２ゲート導電パターンの第２長手方向（第１方向（ｘ方向））で複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）に対応する第２ゲート導電パターン部分（部分３６ｑ）の第３幅（幅ｗg2）は、第２ソース導電パターン（ソース導電パターン５３）のうち、絶縁基板３１の第３主面３１ｂの平面視において第２ゲート導電パターンの第２長手方向で複数の第２自己消弧型半導体素子に対応する第２ソース導電パターン部分（部分５３ｐ）の第４幅（幅ｗs2）より小さい。第２ゲート導電パターン部分の第３幅（幅ｗg2）は、第２ゲート導電パターンの第２長手方向に垂直な第２ゲート導電パターンの第２短手方向（第２方向（ｙ方向））における第２ゲート導電パターン部分の長さである。第２ソース導電パターン部分の第４幅（幅ｗs2）は、第２ゲート導電パターンの第２短手方向における第２ソース導電パターン部分の長さである。
そのため、第２ソース導電パターン（ソース導電パターン５３）の寄生インダクタンスを低減させることができる。複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）を高周波数で動作させても、複数の第２自己消弧型半導体素子の第２ソース電極（ソース電極２２ｂ）間に発生する誘導起電力を減少させることができる。複数の第２自己消弧型半導体素子の第２ソース電極と第２ドレイン電極（ドレイン電極２１ｂ）との間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１ｄの動作周波数を増加させながら、パワー半導体モジュール１ｄの寿命を延ばすことができる。
また、第２ゲート導電パターン（ゲート導電パターン３６ｂ）の寄生インダクタンス及び寄生インピーダンスを増加させることができる。第２ゲート導電パターンの増加された寄生インピーダンスは、ゲート電圧発振を減衰させる。こうして、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）のゲート電圧発振を低減または抑制することができる。
本実施の形態のパワー半導体モジュール１ｄは、複数の第２還流ダイオード２０ｉをさらに備える。複数の第２還流ダイオード２０ｉは、それぞれ、第２アノード電極２２ｉと、第２カソード電極２１ｉとを含む。複数の第２還流ダイオード２０ｉの第２カソード電極２１ｉは、第２導電回路パターン１３ｂに接合されている。複数の第２還流ダイオード２０ｉの第２アノード電極２２ｉは、第２ソース導電パターン（ソース導電パターン５３）に接合されている。絶縁基板３１の第３主面３１ｂの平面視において、第２ソース導電パターン（ソース導電パターン５３）は、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）の第２ソース電極（ソース電極２２ｂ）と第２還流ダイオード２０ｉの第２カソード電極２１ｉとを覆っている。
そのため、第２ソース導電パターン（ソース導電パターン５３）の幅をさらに増加させることができる。第２ソース導電パターンの寄生インダクタンスを低減させることができる。複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）を高周波数で動作させても、複数の第２自己消弧型半導体素子の第２ソース電極（ソース電極２２ｂ）間に発生する誘導起電力を減少させることができる。複数の第２自己消弧型半導体素子の第２ソース電極と第２ドレイン電極（ドレイン電極２１ｂ）との間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１ｄの動作周波数を増加させながら、パワー半導体モジュール１ｄの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｄは、第１電極端子（電極端子６２）と、第２電極端子（電極端子４２）とをさらに備える。第１電極端子は、複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）の第１ソース電極（ソース電極２２ａ）と第１ドレイン電極（ドレイン電極２１ａ）との間を流れる第１主電流（主電流５５）の第１経路の、パワー半導体モジュール１ｄにおける第１経路端である。第２電極端子は、第１主電流（主電流５５）の第１経路の、パワー半導体モジュール１ｄにおける第２経路端である。第１電極端子は、導電ワイヤ無しに、第１ソース導電パターン（ソース導電パターン３３）を介して、複数の第１自己消弧型半導体素子の第１ソース電極に電気的に接続されている。第２電極端子は、導電ワイヤ無しに、第１導電回路パターン１３を介して、複数の第１自己消弧型半導体素子の第１ドレイン電極（ドレイン電極２１ａ）に電気的に接続されている。
そのため、第１電極端子（電極端子６２）から複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）の第１ソース電極（ソース電極２２ａ）に至る第１ソースラインの寄生インダクタンスを減少させることができる。第２電極端子（電極端子４２）から複数の第１自己消弧型半導体素子の第１ドレイン電極（ドレイン電極２１ａ）に至る第１ドレインラインの寄生インダクタンスを減少させることができる。そのため、複数の第１自己消弧型半導体素子の第１ソース電極と第１ドレイン電極との間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１ｄの動作周波数を増加させながら、パワー半導体モジュール１ｄの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｄは、第３電極端子（電極端子４４）と、第４電極端子（電極端子６４）とをさらに備える。第３電極端子は、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）の第２ソース電極（ソース電極２２ｂ）と第２ドレイン電極（ドレイン電極２１ｂ）との間を流れる第２主電流（主電流５５ｂ）の第２経路の、パワー半導体モジュール１ｄにおける第３経路端である。第４電極端子は、第２主電流（主電流５５ｂ）の第２経路の、パワー半導体モジュール１ｄにおける第４経路端である。第３電極端子は、導電ワイヤ無しに、第２ソース導電パターン（ソース導電パターン５３）を介して、複数の第１自己消弧型半導体素子の第２ソース電極に電気的に接続されている。第４電極端子は、導電ワイヤ無しに、第２導電回路パターン１３ｂを介して、複数の第１自己消弧型半導体素子の第２ドレイン電極に電気的に接続されている。
そのため、第３電極端子（電極端子４４）から複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｂ）の第２ソース電極（ソース電極２２ｂ）に至る第２ソースラインの寄生インダクタンスを減少させることができる。第４電極端子（電極端子６４）から複数の第２自己消弧型半導体素子の第２ドレイン電極（ドレイン電極２１ｂ）に至る第２ドレインラインの寄生インダクタンスを減少させることができる。そのため、複数の第２自己消弧型半導体素子の第２ソース電極と第２ドレイン電極との間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１ｄの動作周波数を増加させながら、パワー半導体モジュール１ｄの寿命を延ばすことができる。
実施の形態５．
図２４から図３１を参照して、実施の形態５のパワー半導体モジュール１ｅを説明する。本実施の形態のパワー半導体モジュール１ｅは、実施の形態３のパワー半導体モジュール１ｃと同様の構成を備えるが、以下の点で主に異なる。
パワー半導体モジュール１ｅは、複数の自己消弧型半導体素子２０ｃと、複数の自己消弧型半導体素子２０ｄと、複数の導電接合部材２５ｃと、複数の導電接合部材２５ｄと、複数の導電ゲートワイヤ５０ｃと、複数の導電ゲートワイヤ５０ｄと、電極端子６２と、電極端子６４と、第２第１ソース制御端子４６ｂと、第２第１ゲート制御端子４８ｂと、導電ワイヤ４７ｂ，４９ｂと、導電ブロック７０，９０と、導電ブリッジ８０とをさらに備える。パワー半導体モジュール１ｅは、複数の第２還流ダイオード２０ｉをさらに備えてもよい。
第２導電回路パターン１３ｂは、実施の形態４の第２導電回路パターン１３ｂと同様である。しかし、本実施の形態では、絶縁基板３１の第３主面３１ｂの平面視において、第２導電回路パターン１３ｂは、ゲート導電パターン３６の長手方向（第１方向（ｘ方向））、ゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））または絶縁基板３１の長手方向（第１方向（ｘ方向））において、第１導電回路パターン１３から離間されている。
複数の自己消弧型半導体素子２０ｃ，２０ｄは、各々、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）または金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のような自己消弧型半導体素子である。複数の自己消弧型半導体素子２０ｃ，２０ｄは、主に、シリコン（Ｓｉ）、または、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）もしくはダイヤモンドのようなワイドバンドギャップ半導体材料で形成されている。複数の自己消弧型半導体素子２０ｃは、それぞれ、ソース電極２２ｃと、ゲート電極２３ｃと、ドレイン電極２１ｃとを含む。複数の自己消弧型半導体素子２０ｄは、それぞれ、ソース電極２２ｄと、ゲート電極２３ｄと、ドレイン電極２１ｄとを含む。
複数の自己消弧型半導体素子２０ｃ，２０ｄは、第２導電回路パターン１３ｂに固定されている。具体的には、複数の自己消弧型半導体素子２０ｃのドレイン電極２１ｃは、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材１５ｃを用いて、第２導電回路パターン１３ｂに接合されている。複数の自己消弧型半導体素子２０ｄのドレイン電極２１ｄは、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材１５ｄを用いて、第２導電回路パターン１３ｂに接合されている。
複数の自己消弧型半導体素子２０ｃ，２０ｄは、プリント配線基板３０に固定されている。具体的には、複数の自己消弧型半導体素子２０ｃのソース電極２２ｃは、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材２５ｃを用いて、プリント配線基板３０のソース導電パターン８３に接合されている。複数の自己消弧型半導体素子２０ｄのソース電極２２ｄは、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材２５ｄを用いて、プリント配線基板３０のソース導電パターン８３に接合されている。複数の自己消弧型半導体素子２０ｃは、互いに電気的に並列接続されている。複数の自己消弧型半導体素子２０ｄは、互いに電気的に並列接続されている。複数の自己消弧型半導体素子２０ｃと複数の自己消弧型半導体素子２０ｄとは、互いに電気的に並列接続されている。
本実施の形態の複数の第２還流ダイオード２０ｉは、実施の形態４の複数の第２還流ダイオード２０ｉと同様である。複数の第２還流ダイオード２０ｉは、第２導電回路パターン１３ｂに固定されている。具体的には、複数の第２還流ダイオード２０ｉの第２カソード電極２１ｉは、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材１５ｉを用いて、第２導電回路パターン１３ｂに接合されている。複数の第２還流ダイオード２０ｉは、プリント配線基板３０に固定されている。具体的には、複数の第２還流ダイオード２０ｉの第２アノード電極２２ｉは、はんだ、金属微粒子焼結体または導電性接着剤のような導電接合部材２５ｉを用いて、プリント配線基板３０のソース導電パターン８３に接合されている。複数の第２還流ダイオード２０ｉは、複数の自己消弧型半導体素子２０ｃ，２０ｄに、電気的に並列接続されている。
パワー半導体モジュール１ｅは、二つのアーム（上アーム７３及び下アーム７４）を含む２ｉｎ１型モジュールである。図２７〜図２９に示されるように、上アーム７３は、第１導電回路パターン１３とソース導電パターン３３とに接合されている複数の自己消弧型半導体素子２０ａ，２０ｂと複数の第１還流ダイオード２０ｈとを含む。下アーム７４は、第２導電回路パターン１３ｂとソース導電パターン８３とに接合されている複数の自己消弧型半導体素子２０ｃ，２０ｄと複数の第２還流ダイオード２０ｉとを含む。
プリント配線基板３０は、ソース導電パターン８３と、導電パッド６７と、ソース導電パターン８５と、ゲート導電パターン８６と、ゲート導電パターン８６ｂと、導電パッド５７と、導電パッド７７と、導電ビア６８と、導電ビア７８と、導電ビア８２とをさらに含む。プリント配線基板３０は、ゲート導電パターン８６ｃをさらに含んでもよい。ソース導電パターン８３と、導電パッド６７と、ソース導電パターン８５と、ゲート導電パターン８６と、ゲート導電パターン８６ｂと、導電パッド５７と、導電パッド７７とは、銅またはアルミニウムのような金属で形成されている。
ソース導電パターン８３と、導電パッド６７とは、絶縁基板３１の第２主面３１ａ上に設けられている。ソース導電パターン８３と導電パッド６７とは、ソース導電パターン３３と導電パッド３４よりも、絶縁基板３１の第４縁３１ｆに近位している。導電パッド６７は、ソース導電パターン８３よりも、絶縁基板３１の第４縁３１ｆに近位している。ソース導電パターン８３と導電パッド６７とは、絶縁基板３１の長手方向（第１方向（ｘ方向））、ゲート導電パターン３６の長手方向（第１方向（ｘ方向））またはゲート導電パターン８６の長手方向（第１方向（ｘ方向））において、ソース導電パターン３３と導電パッド３４とから離間されている。
ソース導電パターン８３と導電パッド６７とは、互いに離間されており、かつ、互いに電気的に絶縁されている。導電パッド６７は、絶縁基板３１の第４縁３１ｆに沿って配置されている。後述するように、導電パッド６７は、ソース導電パターン３３に電気的に接続されている。
ソース導電パターン８５と、ゲート導電パターン８６と、ゲート導電パターン８６ｂと、ゲート導電パターン８６ｃと、導電パッド５７と、導電パッド７７とは、絶縁基板３１の第３主面３１ｂ上に設けられている。ソース導電パターン３５、導電パッド３７、ゲート導電パターン３６、ゲート導電パターン３６ｂ、ゲート導電パターン３６ｃ及び導電パッド７７は、ソース導電パターン８５、ゲート導電パターン８６、ゲート導電パターン８６ｂ、ゲート導電パターン８６ｃ及び導電パッド５７よりも、絶縁基板３１の第３縁３１ｅに近位している。ソース導電パターン８５、ゲート導電パターン８６、ゲート導電パターン８６ｂ、ゲート導電パターン８６ｃ及び導電パッド５７は、ソース導電パターン３５、導電パッド３７、ゲート導電パターン３６、ゲート導電パターン３６ｂ、ゲート導電パターン３６ｃ及び導電パッド７７よりも、絶縁基板３１の第４縁３１ｆに近位している。
ソース導電パターン３５、導電パッド３７、ゲート導電パターン３６、ゲート導電パターン３６ｂ、ゲート導電パターン３６ｃ及び導電パッド７７は、絶縁基板３１の長手方向（第１方向（ｘ方向））、ゲート導電パターン３６の長手方向（第１方向（ｘ方向））またはゲート導電パターン８６の長手方向（第１方向（ｘ方向））において、ソース導電パターン８５、ゲート導電パターン８６、ゲート導電パターン８６ｂ、ゲート導電パターン８６ｃ及び導電パッド５７から離間されている。
ソース導電パターン３５、導電パッド３７、ゲート導電パターン３６、ゲート導電パターン３６ｂ、ゲート導電パターン３６ｃ及び導電パッド７７は、互いに離間されており、かつ、互いに電気的に絶縁されている。導電パッド３７は、絶縁基板３１の第３縁３１ｅに沿って配置されている。導電パッド７７は、ソース導電パターン３５に設けられた凹部内に配置されている。ソース導電パターン８５、ゲート導電パターン８６、ゲート導電パターン８６ｂ、ゲート導電パターン８６ｃ及び導電パッド５７は、互いに離間されており、かつ、互いに電気的に絶縁されている。導電パッド５７は、絶縁基板３１の第４縁３１ｆに沿って配置されている。
ソース導電パターン８５は、導電ブリッジ８０を介して、ソース導電パターン３５に電気的に接続されている。具体的には、導電ブリッジ８０は、はんだのような導電接合部材８１ａを用いて、ソース導電パターン３５に接合されている。導電ブリッジ８０は、はんだのような導電接合部材８１ｂを用いて、ソース導電パターン８５に接合されている。導電ブリッジ８０は、ゲート導電パターン３６ｃの上方を延在しており、ゲート導電パターン３６ｃから電気的に絶縁されている。
導電ビア７８は、導電パッド７７とソース導電パターン３３とを電気的に接続している。導電ビア７８は、絶縁基板３１を貫通している。導電ビア７８は、例えば、銅またはアルミニウムのような金属で形成されている。
ソース導電パターン８３は、第１方向（ｘ方向）と第２方向（ｙ方向）とに延在している。ソース導電パターン８３の長手方向は、第１方向（ｘ方向）であり、ソース導電パターン８３の短手方向は、第２方向（ｙ方向）である。ソース導電パターン８３は、ソース導電パターン８３の長手方向（第１方向（ｘ方向））に沿って延在する縁８３ａを含む。ソース導電パターン８３の縁８３ａは、絶縁基板３１の第３主面３１ｂの平面視におけるソース導電パターン８３の長辺であってもよい。ソース導電パターン８３の縁８３ａは、絶縁基板３１の第２縁３１ｄよりも、絶縁基板３１の第１縁３１ｃに近位している。
絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン８３は、複数の自己消弧型半導体素子２０ｃ，２０ｄのソース電極２２ｃ，２２ｄを覆っている。絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン８３は、複数の第２還流ダイオード２０ｉの第２カソード電極２１ｉをさらに覆っている。
ソース導電パターン８５は、第１方向（ｘ方向）と第２方向（ｙ方向）とに延在している。ソース導電パターン８５の長手方向は、第１方向（ｘ方向）であり、ソース導電パターン８５の短手方向は、第２方向（ｙ方向）である。絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン８５は、複数の自己消弧型半導体素子２０ｃ，２０ｄのソース電極２２ｃ，２２ｄを覆っている。絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン８５は、複数の第２還流ダイオード２０ｉの第２カソード電極２１ｉをさらに覆っている。
導電ビア８２は、ソース導電パターン８３とソース導電パターン８５とを電気的に接続している。導電ビア８２は、絶縁基板３１を貫通している。導電ビア８２は、例えば、銅またはアルミニウムのような金属で形成されている。
ゲート導電パターン８６の長手方向は、第１方向（ｘ方向）であり、ゲート導電パターン８６の短手方向は、第２方向（ｙ方向）である。ゲート導電パターン８６の長手方向は、絶縁基板３１の第１縁３１ｃが延在する第１方向（ｘ方向）である。ゲート導電パターン８６の長手方向は、ソース導電パターン８３の縁８３ａが延在する第１方向（ｘ方向）である。図２４、図３０及び図３１に示されるように、ゲート導電パターン８６は、絶縁基板３１の第１縁３１ｃに沿って配置されている。絶縁基板３１の第３主面３１ｂの平面視において、ゲート導電パターン８６は、ソース導電パターン８３の縁８３ａに沿って配置されている。特定的には、絶縁基板３１の第３主面３１ｂの平面視において、ゲート導電パターン８６は、ソース導電パターン８３の縁８３ａに重なっている。
ゲート導電パターン８６のうち、絶縁基板３１の第３主面３１ｂの平面視においてゲート導電パターン８６の長手方向（第１方向（ｘ方向））で複数の自己消弧型半導体素子２０ｃに対応する部分８６ｐの幅ｗg3は、ソース導電パターン８３のうち、絶縁基板３１の第３主面３１ｂの平面視においてゲート導電パターン８６の長手方向（第１方向（ｘ方向））で複数の自己消弧型半導体素子２０ｃに対応する部分８３ｐの幅ｗs3より小さい。ゲート導電パターン８６の部分８６ｐの幅ｗg3は、ゲート導電パターン８６の短手方向（第２方向（ｙ方向））におけるゲート導電パターン８６の部分８６ｐの長さとして定義される。ソース導電パターン８３の部分８３ｐの幅ｗs3は、ゲート導電パターン８６の短手方向（第２方向（ｙ方向））におけるソース導電パターン８３の部分８３ｐの長さとして定義される。
ゲート導電パターン８６の部分８６ｐの幅ｗg3は、ソース導電パターン８３の部分８３ｐの幅ｗs3の二分の一以下であってもよく、ソース導電パターン８３の部分８３ｐの幅ｗs3の三分の一以下であってもよく、ソース導電パターン８３の部分８３ｐの幅ｗs3の四分の一以下であってもよく、ソース導電パターン８３の部分８３ｐの幅ｗs3の五分の一以下であってもよい。
ゲート導電パターン８６の部分８６ｐの幅ｗg3は、ソース導電パターン８３の部分８３ｐの幅ｗs3より小さいため、複数の自己消弧型半導体素子２０ｃ間におけるゲート導電パターン８６の寄生インダクタンスを、複数の自己消弧型半導体素子２０ｃ間におけるソース導電パターン８３の寄生インダクタンスよりも大きくすることができる。
ゲート導電パターン８６のうち、絶縁基板３１の第３主面３１ｂの平面視においてゲート導電パターン８６の長手方向（第１方向（ｘ方向））で複数の自己消弧型半導体素子２０ｃに対応する部分８６ｐの幅ｗg3は、ソース導電パターン８５のうち、絶縁基板３１の第３主面３１ｂの平面視においてゲート導電パターン８６の長手方向（第１方向（ｘ方向））で複数の自己消弧型半導体素子２０ａに対応する部分の幅より小さい。そのため、複数の自己消弧型半導体素子２０ｃ間におけるゲート導電パターン８６の寄生インダクタンスを、複数の自己消弧型半導体素子２０ｃ間におけるソース導電パターン８５の寄生インダクタンスよりも大きくすることができる。
ゲート導電パターン８６ｂの長手方向は、第１方向（ｘ方向）であり、ゲート導電パターン８６ｂの短手方向は、第２方向（ｙ方向）である。ゲート導電パターン８６ｂの長手方向は、絶縁基板３１の第２縁３１ｄが延在する第１方向（ｘ方向）である。ゲート導電パターン８６ｂの長手方向は、ソース導電パターン８３の縁８３ｂが延在する第１方向（ｘ方向）である。ソース導電パターン８３の縁８３ｂは、ソース導電パターン８３の縁８３ａとは反対側のソース導電パターン８３の縁である。ソース導電パターン８３の縁８３ｂは、ソース導電パターン８３の短手方向（第２方向（ｙ方向））において、ソース導電パターン８３の縁８３ａに対向している。
図２４、図３０及び図３１に示されるように、ゲート導電パターン８６ｂは、絶縁基板３１の第２縁３１ｄに沿って配置されている。絶縁基板３１の第３主面３１ｂの平面視において、ゲート導電パターン８６ｂは、ソース導電パターン８３の縁８３ｂに沿って配置されている。特定的には、絶縁基板３１の第３主面３１ｂの平面視において、ゲート導電パターン８６ｂは、ソース導電パターン８３の縁８３ｂに重なっている。
ゲート導電パターン８６ｂのうち、絶縁基板３１の第３主面３１ｂの平面視においてゲート導電パターン８６ｂの長手方向（第１方向（ｘ方向））で複数の自己消弧型半導体素子２０ｄに対応する部分８６ｑの幅ｗg4は、ソース導電パターン８３のうち、絶縁基板３１の第３主面３１ｂの平面視においてゲート導電パターン８６ｂの長手方向（第１方向（ｘ方向））で複数の自己消弧型半導体素子２０ｄに対応する部分８３ｑの幅ｗs4より小さい。ゲート導電パターン８６ｂの部分８６ｑの幅ｗg4は、ゲート導電パターン８６ｂの短手方向（第２方向（ｙ方向））におけるゲート導電パターン８６ｂの部分８６ｑの長さとして定義される。ソース導電パターン８３の部分８３ｑの幅ｗs4は、ゲート導電パターン８６ｂの短手方向（第２方向（ｙ方向））におけるソース導電パターン８３の部分８３ｑの長さとして定義される。
ゲート導電パターン８６ｂの部分８６ｑの幅ｗg4は、ソース導電パターン８３の部分８３ｑの幅ｗs4の二分の一以下であってもよく、ソース導電パターン８３の部分８３ｑの幅ｗs4の三分の一以下であってもよく、ソース導電パターン８３の部分８３ｑの幅ｗs4の四分の一以下であってもよく、ソース導電パターン８３の部分８３ｑの幅ｗs4の五分の一以下であってもよい。
ゲート導電パターン８６ｂの部分８６ｑの幅ｗg4は、ソース導電パターン８３の部分８３ｑの幅ｗs4より小さいため、複数の自己消弧型半導体素子２０ｄ間におけるゲート導電パターン８６ｂの寄生インダクタンスを、複数の自己消弧型半導体素子２０ｄ間におけるソース導電パターン８３の寄生インダクタンスよりも大きくすることができる。
ゲート導電パターン８６ｂのうち、絶縁基板３１の第３主面３１ｂの平面視においてゲート導電パターン８６ｂの長手方向（第１方向（ｘ方向））で複数の自己消弧型半導体素子２０ｄに対応する部分８６ｑの幅ｗg4は、ソース導電パターン８５のうち、絶縁基板３１の第３主面３１ｂの平面視においてゲート導電パターン８６ｂの長手方向（第１方向（ｘ方向））で複数の自己消弧型半導体素子２０ｄに対応する部分の幅より小さい。そのため、複数の自己消弧型半導体素子２０ｄ間におけるゲート導電パターン８６ｂの寄生インダクタンスを、複数の自己消弧型半導体素子２０ｄ間におけるソース導電パターン８５の寄生インダクタンスよりも大きくすることができる。
複数の自己消弧型半導体素子２０ｃは、絶縁基板３１の第１縁３１ｃに沿って配置されている。複数の自己消弧型半導体素子２０ｃは、ソース導電パターン８３の縁８３ａに沿って配置されている。複数の自己消弧型半導体素子２０ｃは、ゲート導電パターン８６に沿って配置されている。絶縁基板３１の第３主面３１ｂの平面視において、ゲート導電パターン８６の長手方向（第１方向（ｘ方向））は、複数の自己消弧型半導体素子２０ｃの配列方向（第１方向（ｘ方向））である。
複数の自己消弧型半導体素子２０ｃは、絶縁基板３１の長手方向（第１方向（ｘ方向））、ゲート導電パターン３６の長手方向（第１方向（ｘ方向））またはゲート導電パターン８６の長手方向（第１方向（ｘ方向））において、複数の自己消弧型半導体素子２０ａから離間されている。複数の自己消弧型半導体素子２０ｃは、複数の自己消弧型半導体素子２０ａよりも、絶縁基板３１の第４縁３１ｆに近位している。複数の自己消弧型半導体素子２０ａは、複数の自己消弧型半導体素子２０ｃよりも、絶縁基板３１の第３縁３１ｅに近位している。
図２４及び図３０に示されるように、ゲート導電パターン８６の長手方向（第１方向（ｘ方向））におけるゲート導電パターン８６の長さＬg3は、複数の自己消弧型半導体素子２０ｃの配列方向（第１方向（ｘ方向））における複数の自己消弧型半導体素子２０ｃの長さＬc3以上である。絶縁基板３１の第３主面３１ｂの平面視において、複数の自己消弧型半導体素子２０ｃのゲート電極２３ｃは、絶縁基板３１（プリント配線基板３０）から露出している。
複数の自己消弧型半導体素子２０ｄは、絶縁基板３１の第２縁３１ｄに沿って配置されている。複数の自己消弧型半導体素子２０ｄは、ソース導電パターン８３の縁８３ｂに沿って配置されている。複数の自己消弧型半導体素子２０ｄは、ゲート導電パターン８６ｂに沿って配置されている。絶縁基板３１の第３主面３１ｂの平面視において、ゲート導電パターン８６ｂの長手方向（第１方向（ｘ方向））は、複数の自己消弧型半導体素子２０ｄの配列方向（第１方向（ｘ方向））である。
複数の自己消弧型半導体素子２０ｄは、絶縁基板３１の長手方向（第１方向（ｘ方向））、ゲート導電パターン３６ｂの長手方向（第１方向（ｘ方向））またはゲート導電パターン８６ｂの長手方向（第１方向（ｘ方向））において、複数の自己消弧型半導体素子２０ｂから離間されている。複数の自己消弧型半導体素子２０ｄは、複数の自己消弧型半導体素子２０ｂよりも、絶縁基板３１の第４縁３１ｆに近位している。複数の自己消弧型半導体素子２０ｂは、複数の自己消弧型半導体素子２０ｄよりも、絶縁基板３１の第３縁３１ｅに近位している。
図２４及び図３０に示されるように、ゲート導電パターン８６ｂの長手方向（第１方向（ｘ方向））におけるゲート導電パターン８６ｂの長さＬg4は、複数の自己消弧型半導体素子２０ｄの配列方向（第１方向（ｘ方向））における複数の自己消弧型半導体素子２０ｄの長さＬc4以上である。絶縁基板３１の第３主面３１ｂの平面視において、複数の自己消弧型半導体素子２０ｄのゲート電極２３ｄは、絶縁基板３１（プリント配線基板３０）から露出している。
複数の導電ゲートワイヤ５０ｃは、複数の自己消弧型半導体素子２０ｃのゲート電極２３ｃとゲート導電パターン８６とを互いに接続している。複数の導電ゲートワイヤ５０ｃは、複数の自己消弧型半導体素子２０ｃのゲート電極２３ｃとゲート導電パターン８６とにボンディングされている。複数の自己消弧型半導体素子２０ｃのゲート電極２３ｃは、導電ゲートワイヤ５０ｃを用いて、ゲート導電パターン８６に電気的に接続されている。複数の導電ゲートワイヤ５０ｃは、例えば、金、銀、銅またはアルミニウムのような金属で形成されている。
複数の導電ゲートワイヤ５０ｄは、複数の自己消弧型半導体素子２０ｄのゲート電極２３ｄとゲート導電パターン８６ｂとを互いに接続している。複数の導電ゲートワイヤ５０ｄは、複数の自己消弧型半導体素子２０ｄのゲート電極２３ｄとゲート導電パターン８６ｂとにボンディングされている。複数の自己消弧型半導体素子２０ｄのゲート電極２３ｄは、導電ゲートワイヤ５０ｄを用いて、ゲート導電パターン８６ｂに電気的に接続されている。複数の導電ゲートワイヤ５０ｄは、例えば、金、銀、銅またはアルミニウムのような金属で形成されている。
電極端子６２と電極端子６４とは、例えば、銅またはアルミニウムのような金属で形成されている。図２４に示されるように、絶縁基板３１の第３主面３１ｂの平面視において、電極端子４２と電極端子４４とは、絶縁基板３１の第３縁３１ｅに配置されている。絶縁基板３１の第３主面３１ｂの平面視において、電極端子６２と電極端子６４とは、絶縁基板３１の第４縁３１ｆに配置されている。
図２７に示されるように、本実施の形態の電極端子４２は、実施の形態３の電極端子４２と同様に、導電接合部材４３、導電パッド３７、導電ビア３８、導電パッド３４、導電接合部材２５ｍ、導電ブロック４０、導電接合部材１５ｍ、第１導電回路パターン１３及び導電接合部材１５ａ，１５ｂを介して、複数の自己消弧型半導体素子２０ａ，２０ｂのドレイン電極２１ａ，２１ｂに電気的に接続されている。電極端子４２は、導電ワイヤ無しに、第１導電回路パターン１３を介して、複数の自己消弧型半導体素子２０ａ，２０ｂのドレイン電極２１ａ，２１ｂに電気的に接続されている。電極端子４２は、上アーム７３のドレイン電極端子として機能する。電極端子４２は、上アーム７３を流れる（すなわち、複数の自己消弧型半導体素子２０ａ，２０ｂのソース電極２２ａ，２２ｂとドレイン電極２１ａ，２１ｂとの間を流れる）第１主電流（主電流５５，５５ｂ）の第１経路の、パワー半導体モジュール１ｅにおける経路端である。第１導電回路パターン１３の一部は、第１ドレイン導電パターンとして機能している。すなわち、第１導電回路パターン１３は、第１ドレイン導電パターンを含む。
図２７に示されるように、電極端子６２は、はんだのような導電接合部材６３を用いて、導電パッド５７に接合されている。導電ビア５８は、導電パッド５７と導電パッド６７とを電気的に接続している。導電ビア５８は、絶縁基板３１を貫通している。導電ビア５８は、例えば、銅またはアルミニウムのような金属で形成されている。導電ブロック７０は、導電パッド６７と第２導電回路パターン１３ｂとを電気的に接続している。導電ブロック７０は、はんだのような導電接合部材２５ｎを用いて、導電パッド６７に接合されている。導電ブロック７０は、はんだのような導電接合部材１５ｎを用いて、第２導電回路パターン１３ｂに接合されている。
導電ブロック９０は、第２導電回路パターン１３ｂとソース導電パターン３３とを電気的に接続している。導電ブロック９０は、はんだのような導電接合部材１５ｐを用いて、第２導電回路パターン１３ｂに接合されている。導電ブロック９０は、はんだのような導電接合部材２５ｐを用いて、ソース導電パターン３３に接合されている。
図２７及び図２９に示されるように、電極端子６２は、導電接合部材６３、導電パッド５７、導電ビア５８、導電パッド６７、導電接合部材２５ｎ、導電ブロック７０、導電接合部材１５ｎ、第２導電回路パターン１３ｂ、導電接合部材１５ｐ、導電ブロック９０、導電接合部材２５ｐ、ソース導電パターン３３及び導電接合部材２５ａ，２５ｂを介して、複数の自己消弧型半導体素子２０ａ，２０ｂのソース電極２２ａ，２２ｂに電気的に接続されている。電極端子６２は、導電ワイヤ無しに、ソース導電パターン３３を介して、複数の自己消弧型半導体素子２０ａ，２０ｂのソース電極２２ａ，２２ｂに電気的に接続されている。電極端子６２は、上アーム７３のソース電極端子として機能する。電極端子６２は、上アーム７３を流れる（すなわち、複数の自己消弧型半導体素子２０ａ，２０ｂのソース電極２２ａ，２２ｂとドレイン電極２１ａ，２１ｂとの間を流れる）第１主電流（主電流５５，５５ｂ）の第１経路の、パワー半導体モジュール１ｅにおける経路端である。
図２８及び図２９に示されるように、電極端子６４は、はんだのような導電接合部材６５を用いて、導電パッド５７に接合されている。導電ビア６８は、導電パッド５７と導電パッド６７とを電気的に接続している。導電ビア６８は、絶縁基板３１を貫通している。導電ビア６８は、例えば、銅またはアルミニウムのような金属で形成されている。
図２７及び図２９に示されるように、電極端子６４は、導電接合部材６５、導電パッド５７、導電ビア６８、導電パッド６７、導電接合部材２５ｎ、導電ブロック７０、導電接合部材１５ｎ、第２導電回路パターン１３ｂ及び導電接合部材１５ｃ，１５ｄを介して、複数の自己消弧型半導体素子２０ｃ，２０ｄのドレイン電極２１ｃ，２１ｄに電気的に接続されている。電極端子６４は、導電ワイヤ無しに、第２導電回路パターン１３ｂを介して、複数の自己消弧型半導体素子２０ｃ，２０ｄのドレイン電極２１ｃ，２１ｄに電気的に接続されている。電極端子６４は、下アーム７４のドレイン電極端子として機能する。電極端子６４は、下アーム７４を流れる（すなわち、複数の自己消弧型半導体素子２０ｃ，２０ｄのソース電極２２ｃ，２２ｄとドレイン電極２１ｃ，２１ｄとの間を流れる）第２主電流（主電流５５ｃ，５５ｄ）の第２経路の、パワー半導体モジュール１ｅにおける経路端である。第２導電回路パターン１３ｂの一部は、第２ドレイン導電パターンとして機能している。すなわち、第２導電回路パターン１３ｂは、第２ドレイン導電パターンを含む。
図２８及び図２９に示されるように、電極端子４４は、はんだのような導電接合部材４５を用いて、ソース導電パターン３５に接合されている。導電ブリッジ８０は、はんだのような導電接合部材８１ａを用いて、ソース導電パターン３５に接合されている。導電ブリッジ８０は、はんだのような導電接合部材８１ｂを用いて、ソース導電パターン８５に接合されている。ソース導電パターン８５は、導電ブリッジ８０を介して、ソース導電パターン３５に電気的に接続されている。導電ビア８２は、ソース導電パターン８５とソース導電パターン８３とを電気的に接続している。導電ビア８２は、絶縁基板３１を貫通している。導電ビア８２は、例えば、銅またはアルミニウムのような金属で形成されている。
図２７及び図２９に示されるように、電極端子４４は、導電接合部材４５、ソース導電パターン３５、導電接合部材８１ａ、導電ブリッジ８０、導電接合部材８１ｂ、ソース導電パターン８５、導電ビア８２、ソース導電パターン８３及び導電接合部材２５ｃ，２５ｄを介して、複数の自己消弧型半導体素子２０ｃ，２０ｄのソース電極２２ｃ，２２ｄに電気的に接続されている。電極端子４４は、導電ワイヤ無しに、ソース導電パターン８３を介して、複数の自己消弧型半導体素子２０ｃ，２０ｄのソース電極２２ｃ，２２ｄに電気的に接続されている。電極端子４４は、下アーム７４のソース電極端子として機能する。電極端子６２は、下アーム７４を流れる（すなわち、複数の自己消弧型半導体素子２０ｃ，２０ｄのソース電極２２ｃ，２２ｄとドレイン電極２１ｃ，２１ｄとの間を流れる）第２主電流（主電流５５ｃ，５５ｄ）の第２経路の、パワー半導体モジュール１ｅにおける経路端である。
電極端子４２，４４は、平滑コイル（図示せず）を介して電源（図示せず）に接続される入力端子として機能し得る。例えば、電極端子４２は、電源の正極に接続される正極入力端子として機能し、電極端子４４は、電源の負極に接続される負極入力端子として機能してもよい。電極端子６２，６４は、モータのような負荷に接続される出力端子として機能し得る。
図２４に示されるように、導電ワイヤ４７は、導電パッド７７と、第１ソース制御端子４６とを互いに接続している。導電ワイヤ４７は、導電パッド７７と第１ソース制御端子４６とにボンディングされている。パワー半導体モジュール１ｅの外部から、第１ソース制御端子４６と第１ゲート制御端子４８との間に、第１のソース−ゲート間電圧が供給される。第１のソース−ゲート間電圧に応じて、複数の自己消弧型半導体素子２０ａ，２０ｂはオン状態とオフ状態との間でスイッチングされる。
第２第１ソース制御端子４６ｂは、例えば、ベース板１１上に載置された絶縁ブロック（図示せず）上に設けられている。第２第１ソース制御端子４６ｂは、例えば、銅またはアルミニウムのような金属で形成されている。図２４に示されるように、導電ワイヤ４７ｂは、ソース導電パターン８５と第２第１ソース制御端子４６ｂとを互いに接続している。導電ワイヤ４７ｂは、ソース導電パターン８５と第２第１ソース制御端子４６ｂとにボンディングされている。導電ワイヤ４７ｂは、例えば、金、銀、銅またはアルミニウムのような金属で形成されている。
第２第１ゲート制御端子４８ｂは、例えば、ベース板１１上に載置された絶縁ブロック（図示せず）上に設けられている。第２第１ゲート制御端子４８ｂは、例えば、銅またはアルミニウムのような金属で形成されている。図２４に示されるように、導電ワイヤ４９ｂは、ゲート導電パターン３６ｂと第２第１ゲート制御端子４８ｂとを互いに接続している。導電ワイヤ４９ｂは、ゲート導電パターン３６ｂと第２第１ゲート制御端子４８ｂとにボンディングされている。導電ワイヤ４９ｂは、例えば、金、銀、銅またはアルミニウムのような金属で形成されている。パワー半導体モジュール１ｅの外部から、第２第１ソース制御端子４６ｂと第２第１ゲート制御端子４８ｂとの間に、第２のソース−ゲート間電圧が供給される。第２のソース−ゲート間電圧に応じて、複数の自己消弧型半導体素子２０ｃ，２０ｄはオン状態とオフ状態との間でスイッチングされる。
本実施の形態のパワー半導体モジュール１ｅは、実施の形態３のパワー半導体モジュール１ｃの作用に加えて、以下の作用を奏する。
パワー半導体モジュール１ｅでは、複数の自己消弧型半導体素子２０ｃ，２０ｄのソース電極２２ｃ，２２ｄは、複数の導電接合部材２５ｃ，２５ｄによって、ソース導電パターン８３に接合されている。これに対し、複数の自己消弧型半導体素子２０ｃ，２０ｄのゲート電極２３ｃ，２３ｄは、複数の導電ゲートワイヤ５０ｃ，５０ｄによって、ゲート導電パターン８６，８６ｂに接続されている。複数の導電接合部材２５ｃ，２５ｄの各々の厚さは、複数の導電ゲートワイヤ５０ｃ，５０ｄの各々の長さよりも小さい。複数の導電接合部材２５ｃ，２５ｄの各々の断面積は、複数の導電ゲートワイヤ５０ｃ，５０ｄの各々の断面積よりも大きい。複数の導電接合部材２５ｃ，２５ｄの各々の断面積は、複数の導電接合部材２５ｃ，２５ｄの各々の厚さ方向（第３方向（ｚ方向））に垂直な複数の導電接合部材２５ｃ，２５ｄの各々の断面の面積として定義される。複数の導電ゲートワイヤ５０ｃ，５０ｄの各々の断面積は、複数の導電ゲートワイヤ５０ｃ，５０ｄの各々の長手方向に垂直な複数の導電ゲートワイヤ５０ｃ，５０ｄの各々の断面の面積として定義される。
一般に、導体の長さが増加するにつれて、導体の寄生インダクタンスは増加する。導体の断面積が減少するにつれて、導体の寄生インダクタンスは増加する。そのため、複数の導電ゲートワイヤ５０ｃ，５０ｄの各々の寄生インダクタンスを増加させることができる。複数の導電接合部材２５ｃ，２５ｄの各々の寄生インダクタンスを減少させることができる。複数の導電ゲートワイヤ５０ｃ，５０ｄの各々の寄生インダクタンスを、複数の導電接合部材２５ｃ，２５ｄの各々の寄生インダクタンスよりも大きくすることができる。複数の導電ゲートワイヤ５０ｃ，５０ｄの各々の寄生インダクタンスと複数の導電接合部材２５ｃ，２５ｄの各々の寄生インダクタンスとの間の差を大きくすることができる。
このように、ソース導電パターン８３に接合される複数の導電接合部材２５ｃ，２５ｄの各々の寄生インダクタンスを減少させることができる。そのため、複数の自己消弧型半導体素子２０ｃ，２０ｄを高周波数で動作させて、複数の自己消弧型半導体素子２０ｃ，２０ｄのソース電極２２ｃ，２２ｄとドレイン電極２１ｃ，２１ｄとの間を流れる第２主電流（主電流５５ｃ，５５ｄ）の時間変化ｄＩ／ｄｔが大きくなっても、複数の自己消弧型半導体素子２０ｃ，２０ｄのソース電極２２ｃ，２２ｄ間に発生する誘導起電力を減少させることができる。パワー半導体モジュール１ｅの動作周波数を増加させながら、複数の自己消弧型半導体素子２０ｃ，２０ｄのソース電極２２ｃ，２２ｄとドレイン電極２１ｃ，２１ｄとの間にサージ電圧が発生することを防ぐことができる。
また、ゲート導電パターン８６，８６ｂに接合される複数の導電ゲートワイヤ５０ｃ，５０ｄの各々の寄生インダクタンスを増加させることができる。一般に、導体のインダクタンスが増加するにつれて、導体のインピーダンスも増加する。そのため、複数の導電ゲートワイヤ５０ｃ，５０ｄの各々の寄生インピーダンスを増加させることができる。複数の導電ゲートワイヤ５０ｃ，５０ｄの各々の増加された寄生インピーダンスは、ゲート電圧発振を減衰させる。こうして、自己消弧型半導体素子２０ｃ，２０ｄのゲート電圧発振を低減または抑制することができる。
特定的には、導電接合部材４５、導電接合部材８１ａ、導電ブリッジ８０、導電接合部材８１ｂ、導電ビア８２及び導電接合部材２５ｃの各々の厚さは、複数の導電ゲートワイヤ５０ｃ，５０ｄの各々の長さよりも小さい。導電接合部材４５、導電接合部材８１ａ、導電ブリッジ８０、導電接合部材８１ｂ、導電ビア８２及び導電接合部材２５ｃの各々の断面積は、複数の導電ゲートワイヤ５０ｃ，５０ｄの各々の断面積よりも大きい。そのため、導電接合部材４５、導電接合部材８１ａ、導電ブリッジ８０、導電接合部材８１ｂ、導電ビア８２及び導電接合部材２５ｃの各々の寄生インダクタンスは、複数の導電ゲートワイヤ５０ｃ，５０ｄの各々の寄生インダクタンスよりも小さい。
さらに、ソース導電パターン８３の断面積は、ゲート導電パターン８６，８６ｂの断面積よりも大きい。ソース導電パターン８５の断面積は、ゲート導電パターン８６，８６ｂの断面積よりも大きい。ソース導電パターン３５の断面積は、ゲート導電パターン８６，８６ｂの断面積よりも大きい。そのため、ソース導電パターン８３の寄生インダクタンスは、ゲート導電パターン８６，８６ｂの寄生インダクタンスよりも小さい。ソース導電パターン８５の寄生インダクタンスは、ゲート導電パターン８６，８６ｂの寄生インダクタンスよりも小さい。ソース導電パターン３５の寄生インダクタンスは、ゲート導電パターン８６，８６ｂの寄生インダクタンスよりも小さい。
なお、ソース導電パターン８３の断面積は、ソース導電パターン８３において第２主電流（主電流５５ｃ，５５ｄ）が流れる方向（第１方向（ｘ方向））に垂直なソース導電パターン８３の断面の面積として定義される。ソース導電パターン８５の断面積は、ソース導電パターン８５において第２主電流が流れる方向（第１方向（ｘ方向））に垂直なソース導電パターン８５の断面の面積として定義される。ソース導電パターン３５の断面積は、ソース導電パターン３５において第２主電流が流れる方向（第１方向（ｘ方向））に垂直なソース導電パターン３５の断面の面積として定義される。ゲート導電パターン８６，８６ｂの断面積は、ゲート導電パターン８６，８６ｂの長手方向（第１方向（ｘ方向））または複数の自己消弧型半導体素子２０ｃ，２０ｄの第２配列方向（第１方向（ｘ方向））に垂直なゲート導電パターン８６，８６ｂの断面の面積として定義される。
導電接合部材６５、導電パッド５７、導電ビア５８，６８、導電パッド６７、導電接合部材２５ｎ、導電ブロック７０、導電接合部材１５ｎ及び導電接合部材１５ｃ，１５ｄの各々の厚さは、複数の導電ゲートワイヤ５０ｃ，５０ｄの各々の長さよりも小さい。導電接合部材６５、導電パッド５７、導電ビア５８，６８、導電パッド６７、導電接合部材２５ｎ、導電ブロック７０、導電接合部材１５ｎ及び導電接合部材１５ｃ，１５ｄの各々の断面積は、複数の導電ゲートワイヤ５０ｃ，５０ｄの各々の断面積よりも大きい。そのため、導電接合部材６５、導電パッド５７、導電ビア５８，６８、導電パッド６７、導電接合部材２５ｎ、導電ブロック７０、導電接合部材１５ｎ及び導電接合部材１５ｃ，１５ｄの各々の寄生インダクタンスは、複数の導電ゲートワイヤ５０ｃ，５０ｄの各々の寄生インダクタンスよりも小さい。
さらに、ドレイン導電パターンとして機能する第２導電回路パターン１３ｂの断面積は、ゲート導電パターン８６，８６ｂの断面積よりも大きい。なお、第２導電回路パターン１３ｂの断面積は、第２導電回路パターン１３ｂにおいて第２主電流（主電流５５，５５ｂ）が流れる方向（第１方向（ｘ方向））に垂直な第２導電回路パターン１３ｂの断面の面積として定義される。そのため、ドレイン導電パターンとして機能する第２導電回路パターン１３ｂの寄生インダクタンスは、ゲート導電パターン８６，８６ｂの寄生インダクタンスよりも小さい。
そのため、電極端子４４から複数の自己消弧型半導体素子２０ｃ，２０ｄのソース電極２２ｃ，２２ｄに至る第２ソースラインの寄生インダクタンスは、第２第１ゲート制御端子４８ｂから複数の自己消弧型半導体素子２０ｃ，２０ｄのゲート電極２３ｃ，２３ｄに至る第２ゲートラインの寄生インダクタンスよりも小さい。複数の自己消弧型半導体素子２０ｃ，２０ｄを高周波数で動作させても、複数の自己消弧型半導体素子２０ｃ，２０ｄのソース電極２２ｃ，２２ｄとドレイン電極２１ｃ，２１ｄとの間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１ｅの動作周波数を増加させながら、パワー半導体モジュール１ｅの寿命を延ばすことができる。
電極端子６４から複数の自己消弧型半導体素子２０ｃ，２０ｄのドレイン電極２１ｃ，２１ｄに至る第２ドレインラインの寄生インダクタンスは、第２第１ゲート制御端子４８ｂから複数の自己消弧型半導体素子２０ｃ，２０ｄのゲート電極２３ｃ，２３ｄに至る第２ゲートラインの寄生インダクタンスよりも小さい。複数の自己消弧型半導体素子２０ｃ，２０ｄを高周波数で動作させても、複数の自己消弧型半導体素子２０ｃ，２０ｄのソース電極２２ｃ，２２ｄとドレイン電極２１ｃ，２１ｄとの間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１ｅの動作周波数を増加させながら、パワー半導体モジュール１ｅの寿命を延ばすことができる。
また、上記のとおり、導体のインピーダンスが増加するにつれて、導体のインダクタンスも増加する。第２第１ゲート制御端子４８ｂから複数の自己消弧型半導体素子２０ｃ，２０ｄのゲート電極２３ｃ，２３ｄに至る第２ゲートラインの寄生インピーダンスは、電極端子４４から複数の自己消弧型半導体素子２０ｃ，２０ｄのソース電極２２ｃ，２２ｄに至る第２ソースラインの寄生インピーダンスよりも大きい。第２第１ゲート制御端子４８ｂから複数の自己消弧型半導体素子２０ｃ，２０ｄのゲート電極２３ｃ，２３ｄに至る第２ゲートラインの寄生インピーダンスは、電極端子６４から複数の自己消弧型半導体素子２０ｃ，２０ｄのドレイン電極２１ｃ，２１ｄに至る第２ドレインラインの寄生インピーダンスよりも大きい。第２ゲートラインの増加された寄生インピーダンスは、自己消弧型半導体素子２０ｃ，２０ｄのゲート電圧発振を低減または抑制することができる。
複数の自己消弧型半導体素子２０ｃの各々に印加されるゲート−ソース間電圧を閾値電圧よりも大きくして、複数の自己消弧型半導体素子２０ｃをターンオンさせる。図３０及び図３１に示されるように、主電流５５ｃは、ソース導電パターン８３を流れる。一般に、導電パターンの縁が、導電パターンのうち、電流が最も多く流れる部分である。そのため、図３０及び図３１に示されるように、主電流５５ｃは、ソース導電パターン８３のうち複数の自己消弧型半導体素子２０ｃに近位する縁８３ａに沿って流れる。
ソース導電パターン８３を流れる主電流５５ｃは、主電流５５ｃの周りに（例えば、ソース導電パターン８３に）磁束を形成する。この磁束とソース導電パターン８３の寄生インダクタンスとに起因して、ソース導電パターン８３に誘導起電力が発生する。この誘導起電力は、複数の自己消弧型半導体素子２０ｃの間でソース電圧を変動させる。複数の自己消弧型半導体素子２０ｃの間で、ゲート−ソース間電圧が変動する。複数の自己消弧型半導体素子２０ｃのうちの一つの自己消弧型半導体素子２０ｃのドレイン−ソース間電流が急増して、この一つの自己消弧型半導体素子２０ｃが破壊されるおそれがある。
しかし、本実施の形態のパワー半導体モジュール１ｅでは、ゲート導電パターン８６は、絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン８３の縁８３ａに沿って配置されている。そのため、主電流５５ｃは、ゲート導電パターン８６にも磁束を形成する。この磁束とゲート導電パターン８６の寄生インダクタンスとに起因して、ゲート導電パターン８６に誘導起電力が発生する。この誘導起電力は、複数の自己消弧型半導体素子２０ｃの間でゲート電圧を変動させる。複数の自己消弧型半導体素子２０ｃの間のゲート電圧の変動は、複数の自己消弧型半導体素子２０ｃの間のゲート−ソース間電圧の変動を打ち消す。複数の自己消弧型半導体素子２０ｃのドレイン−ソース間電流が急増することが防止される。複数の自己消弧型半導体素子２０ｃが破壊されることが防止されて、パワー半導体モジュール１ｅの寿命を延ばすことができる。
複数の自己消弧型半導体素子２０ｄの各々に印加されるゲート−ソース間電圧を閾値電圧よりも大きくして、複数の自己消弧型半導体素子２０ｄをターンオンさせる。図３０及び図３１に示されるように、主電流５５ｄは、ソース導電パターン８３を流れる。一般に、導電パターンの縁が、導電パターンのうち、電流が最も多く流れる部分である。そのため、図３０及び図３１に示されるように、主電流５５ｄは、ソース導電パターン８３のうち複数の自己消弧型半導体素子２０ｄに近位する縁８３ｂに沿って流れる。
ソース導電パターン８３を流れる主電流５５ｄは、主電流５５ｄの周りに（例えば、ソース導電パターン８３に）磁束を形成する。この磁束とソース導電パターン８３の寄生インダクタンスとに起因して、ソース導電パターン８３に誘導起電力が発生する。この誘導起電力は、複数の自己消弧型半導体素子２０ｄの間でソース電圧を変動させる。複数の自己消弧型半導体素子２０ｄの間で、ゲート−ソース間電圧が変動する。複数の自己消弧型半導体素子２０ｄのうちの一つの自己消弧型半導体素子２０ｄのドレイン−ソース間電流が急増して、この一つの自己消弧型半導体素子２０ｄが破壊されるおそれがある。
しかし、本実施の形態のパワー半導体モジュール１ｅでは、ゲート導電パターン８６ｂは、絶縁基板３１の第３主面３１ｂの平面視において、ソース導電パターン８３の縁８３ｂに沿って配置されている。そのため、主電流５５ｄは、ゲート導電パターン８６ｂにも磁束を形成する。この磁束とゲート導電パターン８６ｂの寄生インダクタンスとに起因して、ゲート導電パターン８６ｂに誘導起電力が発生する。この誘導起電力は、複数の自己消弧型半導体素子２０ｄの間でゲート電圧を変動させる。複数の自己消弧型半導体素子２０ｄの間のゲート電圧の変動は、複数の自己消弧型半導体素子２０ｄの間のゲート−ソース間電圧の変動を打ち消す。複数の自己消弧型半導体素子２０ｄのドレイン−ソース間電流が急増することが防止される。複数の自己消弧型半導体素子２０ｄが破壊されることが防止されて、パワー半導体モジュール１ｅの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｅは、実施の形態３のパワー半導体モジュール１ｃの効果に加えて、以下の効果を奏する。
本実施の形態のパワー半導体モジュール１ｅは、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｃ）と、複数の第２導電接合部材（複数の導電接合部材２５ｃ）と、複数の第２導電ゲートワイヤ（複数の導電ゲートワイヤ５０ｃ）とをさらに備える。絶縁回路基板１０は、絶縁板１２の第１主面１２ａ上に設けられており、かつ、第１導電回路パターン１３から電気的に絶縁されている第２導電回路パターン１３ｂをさらに含む。プリント配線基板３０は、第１ソース導電パターン（ソース導電パターン３３）から電気的に絶縁されている第２ソース導電パターン（ソース導電パターン８３）と、第１ゲート導電パターン（ゲート導電パターン３６）から電気的に絶縁されている第２ゲート導電パターン（ゲート導電パターン８６）とをさらに含む。複数の第２自己消弧型半導体素子は、それぞれ、第２ソース電極（ソース電極２２ｃ）と、第２ゲート電極（ゲート電極２３ｃ）と、第２ドレイン電極（ドレイン電極２１ｃ）とを含む。
複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｃ）の第２ドレイン電極（ドレイン電極２１ｃ）は、第２導電回路パターン１３ｂに接合されている。複数の第２自己消弧型半導体素子の第２ソース電極（ソース電極２２ｃ）は、複数の第２導電接合部材（複数の導電接合部材２５ｃ）によって、第２ソース導電パターン（ソース導電パターン８３）に接合されている。複数の第２導電ゲートワイヤ（複数の導電ゲートワイヤ５０ｃ）は、複数の第２自己消弧型半導体素子の第２ゲート電極（ゲート電極２３ｃ）と第２ゲート導電パターン（ゲート導電パターン８６）とを互いに接続している。絶縁基板３１の第３主面３１ｂの平面視において、第２ゲート導電パターン（ゲート導電パターン８６）の第２長手方向（第１方向（ｘ方向））は、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｃ）の第２配列方向（第１方向（ｘ方向））である。
そのため、本実施の形態のパワー半導体モジュール１ｅは、実施の形態３のパワー半導体モジュール１ｃと同様に、パワー半導体モジュール１ｅの動作周波数を増加させながら、パワー半導体モジュール１ｅの寿命を延ばすことができ、かつ、ゲート電圧発振を低減または抑制することができる。また、パワー半導体モジュール１ｅを、第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）を含む上アーム７３と、第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｃ）を含む下アーム７４とを含む２ｉｎ１型モジュールとすることができる。
本実施の形態のパワー半導体モジュール１ｅでは、第２ゲート導電パターン（ゲート導電パターン８６）は、絶縁基板３１の第３主面３１ｂ上に設けられている。絶縁基板３１の第３主面３１ｂの平面視において、第２ゲート電極（ゲート電極２３ｃ）は、絶縁基板３１から露出している。
パワー半導体モジュール１ｅによれば、実施の形態３のパワー半導体モジュール１ｃと同様に、複数の第２導電ゲートワイヤ（複数の導電ゲートワイヤ５０ｃ）の各々の寄生インダクタンス及び寄生インピーダンスを増加させることができて、ゲート電圧発振を低減または抑制することができる。また、パワー半導体モジュール１ｅによれば、実施の形態３のパワー半導体モジュール１ｃと同様に、複数の第２導電ゲートワイヤは、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｃ）の第２ゲート電極（ゲート電極２３ｃ）と第２ゲート導電パターン（ゲート導電パターン８６）とに容易にボンディングされ得る。
本実施の形態のパワー半導体モジュール１ｅでは、第２ゲート導電パターン（ゲート導電パターン８６）の第２長手方向（第１方向（ｘ方向））における第２ゲート導電パターン（ゲート導電パターン８６）の第３長さ（長さＬg3）は、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｃ）の第２配列方向（第１方向（ｘ方向））における複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｃ）の第４長さ（長さＬc3）以上である。
そのため、第２ゲート導電パターン（ゲート導電パターン８６）の第３長さ（長さＬg3）を増加させることができる。第２ゲート導電パターンの寄生インダクタンス及び寄生インピーダンスを増加させることができる。複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｃ）のゲート電圧発振を低減または抑制することができる。
本実施の形態のパワー半導体モジュール１ｅでは、絶縁基板３１の第３主面３１ｂの平面視において、第２ゲート導電パターン（ゲート導電パターン８６）は、絶縁基板３１の第１縁３１ｃに沿って配置されている。複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｃ）は、絶縁基板３１の第１縁３１ｃに沿って配置されている。
そのため、複数の第２導電ゲートワイヤ（複数の導電ゲートワイヤ５０ｃ）は、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｃ）の第２ゲート電極（ゲート電極２３ｃ）と第２ゲート導電パターン（ゲート導電パターン８６）とに容易にボンディングされ得る。
本実施の形態のパワー半導体モジュール１ｅでは、第２ゲート導電パターン（ゲート導電パターン８６）のうち、第３主面の平面視において第２ゲート導電パターンの第２長手方向（第１方向（ｘ方向））で複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｃ）に対応する第２ゲート導電パターン部分（部分８６ｐ）の第３幅（幅ｗg3）は、第１ソース導電パターンのうち、第３主面の平面視において第２ゲート導電パターンの第２長手方向（第１方向（ｘ方向））で複数の第２自己消弧型半導体素子に対応する第２ソース導電パターン部分（部分８３ｐ）の第４幅（幅ｗs3）より小さい。第２ゲート導電パターン部分（部分８６ｐ）の第３幅は、第２ゲート導電パターンの第２長手方向（第１方向（ｘ方向））に垂直な第２ゲート導電パターンの第２短手方向における第２ゲート導電パターン部分（部分８６ｐ）の長さである。第２ソース導電パターン部分（部分８３ｐ）の第４幅は、第２ゲート導電パターンの第２短手方向における第２ソース導電パターン部分（部分８３ｐ）の長さである。
そのため、第２ソース導電パターン（ソース導電パターン８３）の寄生インダクタンスを低減させることができる。複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｃ）を高周波数で動作させても、複数の第２自己消弧型半導体素子の第２ソース電極（ソース電極２２ｃ）間に発生する誘導起電力を減少させることができる。複数の第２自己消弧型半導体素子の第２ソース電極と第２ドレイン電極（ドレイン電極２１ｃ）との間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１ｅの動作周波数を増加させながら、パワー半導体モジュール１ｅの寿命を延ばすことができる。
また、第２ゲート導電パターン（ゲート導電パターン８６）の寄生インダクタンス及び寄生インピーダンスを増加させることができる。第２ゲート導電パターンの増加された寄生インピーダンスは、ゲート電圧発振を減衰させる。こうして、複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｃ）のゲート電圧発振を低減または抑制することができる。
本実施の形態のパワー半導体モジュール１ｅは、第１電極端子（電極端子６２）と、第２電極端子（電極端子４２）とをさらに備える。第１電極端子は、複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）の第１ソース電極（ソース電極２２ａ）と第１ドレイン電極（ドレイン電極２１ａ）との間を流れる第１主電流（主電流５５，５５ｂ）の第１経路の、パワー半導体モジュール１ｅにおける第１経路端である。第２電極端子は、第１主電流の第１経路の、パワー半導体モジュール１ｅにおける第２経路端である。第１電極端子は、導電ワイヤ無しに、第１ソース導電パターン（ソース導電パターン３３）を介して、複数の第１自己消弧型半導体素子の第１ソース電極に電気的に接続されている。第２電極端子は、導電ワイヤ無しに、第１導電回路パターン１３を介して、複数の第１自己消弧型半導体素子の第１ドレイン電極に電気的に接続されている。
そのため、第１電極端子（電極端子６２）から複数の第１自己消弧型半導体素子（複数の自己消弧型半導体素子２０ａ）の第１ソース電極（ソース電極２２ａ）に至る第１ソースラインの寄生インダクタンスを減少させることができる。第２電極端子（電極端子４２）から複数の第１自己消弧型半導体素子の第１ドレイン電極（ドレイン電極２１ａ）に至る第１ドレインラインの寄生インダクタンスを減少させることができる。そのため、複数の第１自己消弧型半導体素子の第１ソース電極と第１ドレイン電極との間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１ｅの動作周波数を増加させながら、パワー半導体モジュール１ｅの寿命を延ばすことができる。
本実施の形態のパワー半導体モジュール１ｅは、第３電極端子（電極端子４４）と、第４電極端子（電極端子６４）とをさらに備える。第３電極端子は、第２ソース電極（ソース電極２２ｃ）と第２ドレイン電極（ドレイン電極２１ｃ）との間を流れる第２主電流（主電流５５ｃ，５５ｄ）の第２経路の、パワー半導体モジュール１ｅにおける第３経路端である。第４電極端子は、第２主電流の第２経路の、パワー半導体モジュール１ｅにおける第４経路端である。第３電極端子は、導電ワイヤ無しに、第２ソース導電パターン（ソース導電パターン８３）を介して、第２ソース電極に電気的に接続されている。第４電極端子は、導電ワイヤ無しに、第２導電回路パターン１３ｂを介して、第２ドレイン電極に電気的に接続されている。
そのため、第３電極端子（電極端子４４）から複数の第２自己消弧型半導体素子（複数の自己消弧型半導体素子２０ｃ）の第２ソース電極（ソース電極２２ｃ）に至る第２ソースラインの寄生インダクタンスを減少させることができる。第４電極端子（電極端子６４）から複数の第２自己消弧型半導体素子の第２ドレイン電極（ドレイン電極２１ｃ）に至る第２ドレインラインの寄生インダクタンスを減少させることができる。そのため、複数の第２自己消弧型半導体素子の第２ソース電極と第２ドレイン電極との間にサージ電圧が発生することを防ぐことができる。パワー半導体モジュール１ｅの動作周波数を増加させながら、パワー半導体モジュール１ｅの寿命を延ばすことができる。
実施の形態６．
本実施の形態は、上述した実施の形態１から実施の形態５のパワー半導体モジュール１，１ｂ，１ｃ，１ｄ，１ｅを電力変換装置に適用したものである。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態６として、三相のインバータに本開示のパワー半導体モジュール１，１ｂ，１ｃ，１ｄ，１ｅを適用した場合について説明する。
図３２に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は、特に限定されないが、例えば、直流系統、太陽電池または蓄電池で構成されてもよいし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成されてもよい。電源１００は、直流系統から出力される直流電力を別の直流電力に変換するＤＣ／ＤＣコンバータによって構成されてもよい。
電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図３２に示されるように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１を制御する制御信号を主変換回路２０１に出力する制御回路２０３とを備えている。
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子（図示せず）と還流ダイオード（図示せず）を備えている。スイッチング素子が電源１００から供給される電圧をスイッチングすることによって、主変換回路２０１は、電源１００から供給される直流電力を交流電力に変換して、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態の主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードとから構成され得る。主変換回路２０１の各スイッチング素子および各還流ダイオードの少なくともいずれかは、上述した実施の形態１から実施の形態５のいずれかのパワー半導体モジュール１，１ｂ，１ｃ，１ｄ，１ｅに相当する半導体装置２０２が有するスイッチング素子又は還流ダイオードである。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
また、主変換回路２０１は、各スイッチング素子を駆動する駆動回路（図示せず）を備えている。駆動回路は、半導体装置２０２に内蔵されていてもよいし、半導体装置２０２の外部に設けられてもよい。駆動回路は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成して、主変換回路２０１のスイッチング素子の制御電極に駆動信号を供給する。具体的には、制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
制御回路２０３は、負荷３００に電力が供給されるように主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、負荷３００に出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって、主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路２０１が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
本実施の形態の電力変換装置では、主変換回路２０１を構成する半導体装置２０２として、実施の形態１から実施の形態５のいずれかのパワー半導体モジュール１，１ｂ，１ｃ，１ｄ，１ｅが適用される。そのため、電力変換装置の電力容量を増加させるとともに、電力変換装置の寿命を延ばすことができる。
本実施の形態では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では２レベルの電力変換装置としたが、３レベルの電力変換装置またはマルチレベルの電力変換装置であってもよいし、電力変換装置が単相負荷に電力を供給する場合には、単相のインバータに本開示が適用されてもよい。電力変換装置が直流負荷等に電力を供給する場合には、ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに本開示が適用され得る。
本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
今回開示された実施の形態１から実施の形態６はすべての点で例示であって制限的なものではないと考えられるべきである。矛盾のない限り、今回開示された実施の形態１から実施の形態６の少なくとも２つを組み合わせてもよい。本開示の範囲は、上記した説明ではなく請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
１，１ｂ，１ｃ，１ｄ，１ｅ パワー半導体モジュール、１０ 絶縁回路基板、１１ ベース板、１２ 絶縁板、１２ａ 第１主面、１３ 第１導電回路パターン、１３ｂ 第２導電回路パターン、１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｈ，１５ｉ，１５ｍ，１５ｎ，１５ｐ 導電接合部材、２０ａ，２０ｂ，２０ｃ，２０ｄ 自己消弧型半導体素子、２０ｈ 第１還流ダイオード、２０ｉ 第２還流ダイオード、２１ａ，２１ｂ，２１ｃ，２１ｄ ドレイン電極、２１ｈ 第１カソード電極、２１ｉ 第２カソード電極、２２ａ，２２ｂ，２２ｃ，２２ｄ ソース電極、２２ｈ 第１アノード電極、２２ｉ 第２アノード電極、２３ａ，２３ｂ，２３ｃ，２３ｄ ゲート電極、２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｈ，２５ｉ，２５ｍ，２５ｎ，２５ｐ 導電接合部材、３０ プリント配線基板、３１ 絶縁基板、３１ａ 第２主面、３１ｂ 第３主面、３１ｃ 第１縁、３１ｄ 第２縁、３１ｅ 第３縁、３１ｆ 第４縁、３２，３８ 導電ビア、３３，３５ ソース導電パターン、３３ａ，３３ｂ 縁、３３ｐ，３３ｑ 部分、３４ 導電パッド、３６，３６ｂ，３６ｃ ゲート導電パターン、３６ｐ，３６ｑ 部分、３７ 導電パッド、４０ 導電ブロック、４２，４４ 電極端子、４３，４５ 導電接合部材、４６ 第１ソース制御端子、４６ｂ 第２ソース制御端子、４７，４７ｂ，４９，４９ｂ 導電ワイヤ、４８ 第１ゲート制御端子、４８ｂ 第２ゲート制御端子、５０ａ，５０ｂ，５０ｃ，５０ｄ 導電ゲートワイヤ、５３ ソース導電パターン、５３ａ 縁、５３ｐ 部分、５５，５５ｂ，５５ｃ，５５ｄ 主電流、５７ 導電パッド、５８ 導電ビア、６２，６４ 電極端子、６３，６５ 導電接合部材、６６，６８ 導電ビア、６７ 導電パッド、７０ 導電ブロック、７３ 上アーム、７４ 下アーム、７７ 導電パッド、７８ 導電ビア、８０ 導電ブリッジ、８１ａ，８１ｂ 導電接合部材、８２ 導電ビア、８３，８５ ソース導電パターン、８３ａ，８３ｂ 縁、８３ｐ，８３ｑ 部分、８６，８６ｂ，８６ｃ ゲート導電パターン、８６ｐ，８６ｑ 部分、９０ 導電ブロック、１００ 電源、２００ 電力変換装置、２０１ 主変換回路、２０２ 半導体装置、２０３ 制御回路、３００ 負荷。

Claims (19)

  1. 第１主面を含む絶縁板と、前記第１主面上に設けられている第１導電回路パターンとを含む絶縁回路基板と、
    複数の第１自己消弧型半導体素子と、
    前記第１主面に対向して配置されているプリント配線基板と、
    複数の第１導電接合部材と、
    複数の第１導電ゲートワイヤとを備え、
    前記プリント配線基板は、絶縁基板と、第１ソース導電パターンと、第１ゲート導電パターンとを含み、
    前記絶縁基板は、前記第１主面に対向する第２主面と、前記第２主面とは反対側の第３主面とを含み、
    前記第３主面の平面視において、前記絶縁基板は、第１縁と、前記第１縁とは反対側の第２縁とを含み、
    前記複数の第１自己消弧型半導体素子は、それぞれ、第１ソース電極と、第１ゲート電極と、第１ドレイン電極とを含み、
    前記複数の第１自己消弧型半導体素子の前記第１ドレイン電極は、前記第１導電回路パターンに接合されており、
    前記複数の第１自己消弧型半導体素子の前記第１ソース電極は、前記複数の第１導電接合部材によって、前記第１ソース導電パターンに接合されており、
    前記複数の第１導電ゲートワイヤは、前記複数の第１自己消弧型半導体素子の前記第１ゲート電極と前記第１ゲート導電パターンとを互いに接続しており、
    前記第３主面の前記平面視において、前記第１ゲート導電パターンの第１長手方向は、前記複数の第１自己消弧型半導体素子の第１配列方向であり、
    前記第３主面の前記平面視において、前記第１ゲート導電パターンは、前記複数の第１自己消弧型半導体素子にわたって連続的に設けられている、パワー半導体モジュール。
  2. 前記複数の第１自己消弧型半導体素子は、前記第２主面に対向しており、
    前記第１ゲート導電パターンは、前記第３主面上に設けられている、請求項１に記載のパワー半導体モジュール。
  3. 第１主面を含む絶縁板と、前記第１主面上に設けられている第１導電回路パターンとを含む絶縁回路基板と、
    複数の第１自己消弧型半導体素子と、
    前記第１主面に対向して配置されているプリント配線基板と、
    複数の第１導電接合部材と、
    複数の第１導電ゲートワイヤとを備え、
    前記プリント配線基板は、絶縁基板と、第１ソース導電パターンと、第１ゲート導電パターンとを含み、
    前記絶縁基板は、前記第１主面に対向する第２主面と、前記第２主面とは反対側の第３主面とを含み、
    前記第３主面の平面視において、前記絶縁基板は、第１縁と、前記第１縁とは反対側の第２縁とを含み、
    前記複数の第１自己消弧型半導体素子は、それぞれ、第１ソース電極と、第１ゲート電極と、第１ドレイン電極とを含み、
    前記複数の第１自己消弧型半導体素子の前記第１ドレイン電極は、前記第１導電回路パターンに接合されており、
    前記複数の第１自己消弧型半導体素子の前記第１ソース電極は、前記複数の第１導電接合部材によって、前記第２主面上に設けられている前記第１ソース導電パターンに接合されており、
    前記複数の第１導電ゲートワイヤは、前記複数の第１自己消弧型半導体素子の前記第１ゲート電極と前記第３主面上に設けられている前記第１ゲート導電パターンとを互いに接
    続しており、
    前記第３主面の前記平面視において、前記第１ゲート導電パターンの第１長手方向は、前記複数の第１自己消弧型半導体素子の第１配列方向である、パワー半導体モジュール。
  4. 前記第１ゲート導電パターンの前記第１長手方向における前記第１ゲート導電パターンの第１長さは、前記複数の第１自己消弧型半導体素子の前記第１配列方向における前記複数の第１自己消弧型半導体素子の第２長さ以上である、請求項１から請求項３のいずれか一項に記載のパワー半導体モジュール。
  5. 前記第３主面の前記平面視において、前記第１ゲート導電パターンは、前記絶縁基板の前記第１縁に沿って配置されており、
    前記複数の第１自己消弧型半導体素子は、前記絶縁基板の前記第１縁に沿って配置されている、請求項１から請求項４のいずれか一項に記載のパワー半導体モジュール。
  6. 前記第１ゲート導電パターンは、前記第３主面の前記平面視において、前記第１ソース導電パターンの縁に沿って配置されている、請求項１から請求項５のいずれか一項に記載のパワー半導体モジュール。
  7. 前記第１ゲート導電パターンのうち、前記第３主面の前記平面視において前記第１ゲート導電パターンの前記第１長手方向で前記複数の第１自己消弧型半導体素子に対応する第１ゲート導電パターン部分の第１幅は、前記第１ソース導電パターンのうち、前記第３主面の前記平面視において前記第１ゲート導電パターンの前記第１長手方向で前記複数の第１自己消弧型半導体素子に対応する第１ソース導電パターン部分の第２幅より小さく、
    前記第１ゲート導電パターン部分の前記第１幅は、前記第１長手方向に垂直な前記第１ゲート導電パターンの第１短手方向における前記第１ゲート導電パターン部分の長さであり、
    前記第１ソース導電パターン部分の前記第２幅は、前記第１ゲート導電パターンの前記第１短手方向における前記第１ソース導電パターン部分の長さである、請求項１から請求項６のいずれか一項に記載のパワー半導体モジュール。
  8. 前記第３主面の前記平面視において、前記複数の第１導電ゲートワイヤの少なくとも一つは、前記第１ゲート導電パターンの前記第１長手方向に対して斜めの方向に延在している、請求項１から請求項７のいずれか一項に記載のパワー半導体モジュール。
  9. 前記複数の第１導電ゲートワイヤの前記少なくとも一つは、前記複数の第１自己消弧型半導体素子の少なくとも一つの前記第１ゲート電極にボンディングされている第１端と、前記第１ゲート導電パターンにボンディングされている第２端とを有しており、
    前記第１ゲート導電パターンの前記第１長手方向における前記第１端と前記第２端との間の間隔は、前記第１ゲート導電パターンの前記第１長手方向における前記複数の第１自己消弧型半導体素子の前記少なくとも一つの幅以下である、請求項８に記載のパワー半導体モジュール。
  10. 第１電極端子と、
    第２電極端子とをさらに備え、
    前記第１電極端子は、前記第１ソース電極と前記第１ドレイン電極との間を流れる第１主電流の第１経路の、前記パワー半導体モジュールにおける第１経路端であり、
    前記第２電極端子は、前記第１主電流の前記第１経路の、前記パワー半導体モジュールにおける第２経路端であり、
    前記第１電極端子は、導電ワイヤ無しに、前記第１ソース導電パターンを介して、前記第１ソース電極に電気的に接続されており、
    前記第２電極端子は、導電ワイヤ無しに、前記第１導電回路パターンを介して、前記第１ドレイン電極に電気的に接続されている、請求項１から請求項９のいずれか一項に記載のパワー半導体モジュール。
  11. 複数の第２自己消弧型半導体素子と、
    複数の第２導電接合部材と、
    複数の第２導電ゲートワイヤとをさらに備え、
    前記プリント配線基板は、前記第１ゲート導電パターンに電気的に接続されている第２ゲート導電パターンをさらに含み、
    前記複数の第２自己消弧型半導体素子は、それぞれ、第２ソース電極と、第２ゲート電極と、第２ドレイン電極とを含み、
    前記複数の第２自己消弧型半導体素子の前記第２ドレイン電極は、前記第１導電回路パターンに接合されており、
    前記複数の第２自己消弧型半導体素子の前記第２ソース電極は、前記複数の第２導電接合部材によって、前記第１ソース導電パターンに接合されており、
    前記複数の第２導電ゲートワイヤは、前記複数の第２自己消弧型半導体素子の前記第２ゲート電極と前記第２ゲート導電パターンとを互いに接続しており、
    前記第３主面の前記平面視において、前記第２ゲート導電パターンの第２長手方向は、前記複数の第２自己消弧型半導体素子の第２配列方向である、請求項１から請求項１０のいずれか一項に記載のパワー半導体モジュール。
  12. 前記第２ゲート導電パターンのうち、前記第３主面の前記平面視において前記第２ゲート導電パターンの前記第２長手方向で前記複数の第２自己消弧型半導体素子に対応する第２ゲート導電パターン部分の第３幅は、前記第１ソース導電パターンのうち、前記第３主面の前記平面視において前記第２ゲート導電パターンの前記第２長手方向で前記複数の第２自己消弧型半導体素子に対応する第２ソース導電パターン部分の第４幅より小さく、
    前記第２ゲート導電パターン部分の前記第３幅は、前記第２長手方向に垂直な前記第２ゲート導電パターンの第２短手方向における前記第２ゲート導電パターン部分の長さであり、
    前記第２ソース導電パターン部分の前記第４幅は、前記第２ゲート導電パターンの前記第２短手方向における前記第２ソース導電パターン部分の長さである、請求項１１に記載のパワー半導体モジュール。
  13. 複数の第２自己消弧型半導体素子と、
    複数の第２導電接合部材と、
    複数の第２導電ゲートワイヤとをさらに備え、
    前記絶縁回路基板は、前記第１主面上に設けられており、かつ、前記第１導電回路パターンから電気的に絶縁されている第２導電回路パターンをさらに含み、
    前記プリント配線基板は、前記第１ソース導電パターンから電気的に絶縁されている第２ソース導電パターンと、前記第１ゲート導電パターンから電気的に絶縁されている第２ゲート導電パターンとをさらに含み、
    前記複数の第２自己消弧型半導体素子は、それぞれ、第２ソース電極と、第２ゲート電極と、第２ドレイン電極とを含み、
    前記複数の第２自己消弧型半導体素子の前記第２ドレイン電極は、前記第２導電回路パターンに接合されており、
    前記複数の第２自己消弧型半導体素子の前記第２ソース電極は、前記複数の第２導電接合部材によって、前記第２ソース導電パターンに接合されており、
    前記複数の第２導電ゲートワイヤは、前記複数の第２自己消弧型半導体素子の前記第２ゲート電極と前記第２ゲート導電パターンとを互いに接続しており、
    前記第３主面の前記平面視において、前記第２ゲート導電パターンの第２長手方向は、前記複数の第２自己消弧型半導体素子の第２配列方向である、請求項１から請求項１０のいずれか一項に記載のパワー半導体モジュール。
  14. 前記第３主面の前記平面視において、前記第２ゲート導電パターンの第２短手方向における、前記第２ゲート導電パターンのうち前記複数の第２自己消弧型半導体素子に対応する第２ゲート導電パターン部分の第３幅は、前記第２短手方向における、前記第２ソース導電パターンのうち前記複数の第２自己消弧型半導体素子に対応する第２ソース導電パターン部分の第４幅より小さく、
    前記第２ゲート導電パターンの前記第２短手方向は、前記第２ゲート導電パターンの前記第２長手方向に垂直である、請求項１３に記載のパワー半導体モジュール。
  15. 前記第２ゲート導電パターンの前記第２長手方向における前記第２ゲート導電パターンの第３長さは、前記複数の第２自己消弧型半導体素子の前記第２配列方向における前記複数の第２自己消弧型半導体素子の第４長さ以上である、請求項１１から請求項１４のいずれか一項に記載のパワー半導体モジュール。
  16. 前記第３主面の前記平面視において、前記第２ゲート導電パターンは、前記絶縁基板の前記第２縁に沿って配置されており、
    前記複数の第２自己消弧型半導体素子は、前記絶縁基板の前記第２縁に沿って配置されている、請求項１１から請求項１５のいずれか一項に記載のパワー半導体モジュール。
  17. 前記第３主面の前記平面視において、前記第２ゲート導電パターンは、前記絶縁基板の前記第１縁に沿って配置されており、
    前記複数の第２自己消弧型半導体素子は、前記絶縁基板の前記第１縁に沿って配置されている、請求項１３または請求項１４に記載のパワー半導体モジュール。
  18. 第３電極端子と、
    第４電極端子とをさらに備え、
    前記第３電極端子は、前記第２ソース電極と前記第２ドレイン電極との間を流れる第２主電流の第２経路の、前記パワー半導体モジュールにおける第３経路端であり、
    前記第４電極端子は、前記第２主電流の前記第２経路の、前記パワー半導体モジュールにおける第４経路端であり、
    前記第３電極端子は、導電ワイヤ無しに、前記第２ソース導電パターンを介して、前記第２ソース電極に電気的に接続されており、
    前記第４電極端子は、導電ワイヤ無しに、前記第２導電回路パターンを介して、前記第２ドレイン電極に電気的に接続されている、請求項１３または請求項１４に記載のパワー半導体モジュール。
  19. 請求項１から請求項１８のいずれか一項に記載の前記パワー半導体モジュールを有し、入力される電力を変換して出力する主変換回路と、
    前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路とを備える、電力変換装置。
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Citations (3)

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WO2014185050A1 (ja) * 2013-05-16 2014-11-20 富士電機株式会社 半導体装置
JP2016164919A (ja) * 2015-03-06 2016-09-08 三菱電機株式会社 電力用半導体モジュール

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005243713A (ja) * 2004-02-24 2005-09-08 Toshiba Corp パワーモジュール及び実装基板
WO2014185050A1 (ja) * 2013-05-16 2014-11-20 富士電機株式会社 半導体装置
JP2016164919A (ja) * 2015-03-06 2016-09-08 三菱電機株式会社 電力用半導体モジュール

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