JP6894760B2 - 光電変換装置及び撮像システム - Google Patents

Description

本発明は、光電変換装置及び撮像システムに関し、特に、画素サイズの増大を抑えつつ、画素に生じる暗電流等によるノイズを低減する技術に関するものである。

カメラのイメージセンサ等に用いられる光電変換装置として、積層型の光電変換装置が提案されている。例えば特許文献１に記載された光電変換装置では、半導体基板に光電変換層が積層され、光電変換層の上下にはそれぞれ共通電極、画素電極が配されている。

特許文献１の図１に示された画素は、リセットトランジスタ及びリセット制御容量を有しており、リセットトランジスタを制御することによって光電変換層に蓄積された信号電荷を排出している。この際、特許文献１の画素は、画素電極に接続された不純物拡散部と半導体基板の間の電圧差を概ね０Ｖに維持しながらリセット動作（ゼロバイアスリセット動作）を行うことで、不純物拡散部と半導体基板の間に流れるリーク電流（暗電流）を低減している。また、列ごとに設けたフィードバックアンプと、画素ごとのリセットトランジスタの間にフィードバックループを設けてリセット動作を行うことで、リセットノイズを低減している。

国際公開第２０１１／０５８６８４号

しかし、特許文献１に記載の画素構成でゼロバイアスリセット動作を行うためには、リセットトランジスタ、リセット制御容量、及びこれらを制御する配線を画素内に形成する必要があり、画素サイズが増大してしまうという課題があった。

本発明の一観点によれば、半導体基板と、複数の画素と、制御部とを備えた光電変換装置であって、複数の画素の各々は、光電変換部と、ダイオードとを有し、光電変換部は、第１の電極層と、第１の電極層と半導体基板との間に設けられた第２の電極層と、第１の電極層と第２の電極層との間に設けられた光電変換層とを有し、ダイオードは、第１導電型の第１の不純物拡散部と第２導電型の第２の不純物拡散部とを有し、第２の電極層は、第１の不純物拡散部に接続され、制御部は、第１の不純物拡散部と第２の不純物拡散部とが順バイアス状態となる電圧と、第１の不純物拡散部と第２の不純物拡散部とが逆バイアス状態となる電圧とをダイオードにそれぞれ印加することを特徴とする光電変換装置が提供される。

本発明によれば、画素サイズの増大を抑えつつ、画素に生じる暗電流等によるノイズを低減可能な光電変換装置及び撮像システムを提供することができる。

第１実施形態に係る光電変換装置の画素の構成を模式的に示す図である。 第１実施形態に係る光電変換装置の画素の等価回路を示す図である。 図１に示した画素の構成の変形例を示す図である。 第１実施形態に係る光電変換装置の全体の回路構成を模式的に示す図である。 第１実施形態に係る光電変換装置の列回路の構成を模式的に示す図である。 第１実施形態に係る光電変換装置の画素の平面構造を模式的に示す図である。 第１実施形態に係る光電変換装置の画素の断面構造を模式的に示す図である。 図７に示した画素の断面構造の変形例を示す図である。 第１実施形態に係る光電変換装置の光電変換部におけるポテンシャル分布を模式的に示す図である。 第１実施形態に係る光電変換装置の制御方法のタイミングチャートを示す図である。 第２実施形態に係る光電変換装置の画素の構成を模式的に示す図である。 第２実施形態に係る光電変換装置のツェナーダイオードによるリセット動作を説明するための図である。 第３実施形態に係る光電変換装置の画素の構成を模式的に示す図である。 図１３に示した画素の構成の変形例を示す図である。 第４実施形態に係る光電変換装置の画素の構成を模式的に示す図である。 図１５に示した画素の構成の変形例を示す図である。 図１６に示した画素の構成の変形例を示す図である。 第５実施形態に係る光電変換装置の画素の構成を模式的に示す図である。 第６実施形態に係る撮像システムの構成を模式的に示す図である。 第７実施形態に係る撮像システム及び移動体の構成例を示す概略図である。

本発明は、カメラのイメージセンサ等に用いられる光電変換装置に関するものである。本発明の光電変換装置は、半導体基板と、半導体基板の上に積層された光電変換部を含む。光電変換部は、入射光を信号電荷に光電変換するよう構成される。なお、光電変換部の全体が光電変換の機能を有している必要はない。半導体基板には、光電変換部に生じた信号電荷に基づく信号を読み出すための回路部が配される。後述のいくつかの実施形態においては、光電変換装置は複数の画素を含み、複数の画素に対応して複数の回路部が配される。複数の回路部のそれぞれは、信号を増幅する増幅部を含んでいてもよい。

以下、本発明の好適な実施形態について図面を用いて説明する。なお、本発明は以下の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において適宜変更可能である。また、各図において同一、又は相当する機能を有するものは、同一符号を付し、その説明を省略又は簡潔にすることもある。

（第１実施形態）
図１は、第１実施形態に係る光電変換装置の画素１００の構成を模式的に示す図である。画素１００は、光電変換部１２０、増幅トランジスタ１０６、選択トランジスタ１０７、電圧制御部１１１、及び後述のダイオードを備えて構成される。ここで、光電変換部１２０は、第１の電極層１０１、第１のブロッキング層１０２、光電変換層１０３、第２のブロッキング層１０４、及び第２の電極層１０５を有している。

図１において、画素１００の不図示の半導体基板（後述の図７を参照）の上方には、第１の電極層１０１が配されている。第１の電極層１０１は、複数の画素１００で共有される共通電極である。第１の電極層１０１と半導体基板との間には、第２の電極層１０５が配されている。第２の電極層１０５は、画素１００ごとに設けられる画素電極である。

第１の電極層１０１と第２の電極層１０５との間には、第１のブロッキング層１０２、光電変換層１０３、及び第２のブロッキング層１０４が配される。第１のブロッキング層１０２及び第２のブロッキング層１０４は、電子やホールが光電変換層１０３に漏れ込むことをブロックしている。これにより画素１００に流れ暗電流が低減される。

第１の電極層１０１は、ノードＡを介して、電圧制御部１１０に接続される。電圧制御部１１０は、第１の電極層１０１に電極電圧Ｖｓを供給している。

一方、第２の電極層１０５は、ノードＢを介して、半導体基板内の第１の導電型の第１の不純物拡散部１０８に接続される。第１の不純物拡散部１０８は、第２の導電型の第２の不純物拡散部１０９の中に形成される。ここで、図１では、第１の導電型がＮ型であり、第２の導電型がＰ型である場合の例を示している。後述の図３のように、第１の導電型がＰ型であり、第２の導電型がＮ型とすることも可能である。図１では、半導体基板のＰ型の画素ウェル（ＰＷＬ）を、第２の不純物拡散部１０９として利用している。第１の不純物拡散部１０８と第２の不純物拡散部１０９の間のＰＮ接合部は、ダイオードを形成している。

本実施形態の電圧制御部１１１は、第２の不純物拡散部１０９に接続され、リセット動作を行う際のダイオードの端子間の電圧が概ね０Ｖとなるように、ゼロバイアスリセット動作を行うことを特徴とする。より具体的なリセット動作については後述するが、本実施形態では、ＰＮ接合部のダイオード特性を利用して、ダイオードを順バイアス状態にすることによってノードＢに蓄積された信号電荷を排出することを特徴とする。ノードＢは、リセット時以外にはフローティング状態とされる。

このように、第１の不純物拡散部１０８と第２の不純物拡散部１０９の間のＰＮ接合部を含むダイオードは、電圧制御部１１１と組み合わされて、ノードＢに蓄積された信号電荷を排出するリセットスイッチとして機能する。第１の不純物拡散部１０８の領域は非常に小さく形成できるので、本実施形態では、画素１００のリセットスイッチを半導体基板上に小さく形成することができ、画素サイズを小さくすることができる。

＜画素回路の説明＞
ノードＢは、増幅トランジスタ１０６のゲート電極とも接続される。増幅トランジスタ１０６を含む増幅部は、光電変換部１２０によって光電変換された信号電荷に基づく信号を増幅する。すなわち、増幅トランジスタ１０６のゲート電極は、増幅部の入力ノードとなっている。増幅トランジスタ１０６のドレイン電極には、例えば３．３Ｖの電源電圧Ｖｄｄが供給される。

増幅トランジスタ１０６のソース電極は、選択トランジスタ１０７を介して出力線１３０に接続される。増幅トランジスタ１０６と電流源１５０は、ソースフォロワ回路を構成し、ノードＢに蓄積された信号電荷に基づく信号を出力線１３０に出力する。出力線１３０に出力された信号は、列回路１４０に入力される。図１に示す増幅トランジスタ１０６及び選択トランジスタ１０７は、ＮＭＯＳで構成されている。

＜本実施形態の特徴と効果＞
図２は、第１実施形態に係る光電変換装置の画素１００の等価回路を示す図である。図２では、第１の不純物拡散部１０８と第２の不純物拡散部１０９の間のＰＮ接合部を、ダイオード１１３として表記している。その他については、図１と同じであるので説明は省略する。

図２では、ダイオード１１３の第１の端子である第１の不純物拡散部１０８が、ノードＢを介して第２の電極層１０５に接続されている。また、ダイオード１１３の第２の端子である第２の不純物拡散部１０９が、電圧制御部１１１に接続されている。本実施形態の電圧制御部１１１は、第２の不純物拡散部１０９に印加される画素ウェル電圧Ｖｗｌを制御して、ノードＢに蓄積された信号電荷をリセットすることを特徴とする。電圧制御部１１１は、ノードＢをリセットするときは、ダイオード１１３の順方向特性を利用して、ダイオード１１３が順バイアス状態となるように、画素ウェル電圧Ｖｗｌを制御する。

なお、リセット後にノードＢに信号電荷を蓄積している蓄積期間中は、電圧制御部１１１は、ダイオード１１３が逆バイアス状態となるように、画素ウェル電圧Ｖｗｌを制御する。この際、ダイオード１１３の端子間の電圧が概ね０Ｖとなるようにゼロバイアス駆動することで、蓄積期間中に第１の不純物拡散部１０８に暗電流が流れることを抑制することができる。

このように、ダイオード１１３の順方向特性を利用してノードＢをリセットする際に、ダイオード１１３のＰＮ接合部にかかるバイアスを概ね０Ｖとすることで、ＰＮ接合部は熱平衡状態の拡散電位程度に設定される。従来のリセットトランジスタを用いてゼロバイアスリセット動作を行う場合には、リセットトランジスタの動作点のばらつき等を起因とする暗電流のばらつきが存在したが、本実施形態の構成によれば、このような暗電流のばらつきを抑制することができる。

また、従来必要だったリセットトランジスタを省略することができるため、画素サイズを小さくすることができる。更に、ダイオードのスイッチ特性を利用してリセットを行うのでリセット動作を高速化することができる。

＜変形例＞
図３は、図１に示した画素１００の構成の変形例を示す図である。先の図１では、電子を信号電荷とする場合の画素１００の構成を示したが、図３では、ホールを信号電荷とする場合の画素１００の構成を示している。より具体的には、図３では、Ｎ型の第２の不純物拡散部１０９の中に、Ｐ型の第１の不純物拡散部１０８が形成されている。図３では、半導体基板のＮ型の画素ウェル（ＮＷＬ）を、第２の不純物拡散部１０９として利用している。

図１では、Ｐ型の第２の不純物拡散部１０９に印加される画素ウェル電圧Ｖｗｌを制御して、ノードＢに蓄積される電子を排出した。これに対し、図３では、Ｎ型の第２の不純物拡散部１０９に印加される画素ウェル電圧Ｖｗｌを制御して、ノードＢに蓄積されるホールを排出する。図３に示す本実施形態の増幅トランジスタ１０６及び選択トランジスタ１０７は、ＰＭＯＳで構成されている。このような構成によれば、ホールを信号電荷とする場合であっても、電子を信号電荷とする場合と同様の効果を得ることができる。

＜装置全体の説明＞
図４は、第１実施形態に係る光電変換装置の全体の回路構成を模式的に示す図である。図１と同じ機能を有する部分には同じ符号を付してある。図４には、４行４列の行列状に配された１６個の画素１００が示されているが、実際の光電変換装置は更に多くの画素１００を有している。なお、図４では画素１００の内部構成の図示を省略しているが、画素１００の内部構成は、図１又は図３に示したものと同じである。

図４に示す同一列の複数の画素１００は、対応する出力線１３０に接続されている。行駆動回路２０１は、画素１００に対して電極電圧Ｖｓ、電源電圧Ｖｄｄ、画素ウェル電圧Ｖｗｌ、及び、駆動信号ｐＳＥＬを行毎に供給している。図４に示す電源制御部４０１は、図１に示した電圧制御部１１０、１１１を含んでいる。画素１００の選択トランジスタ１０７は、ゲートに供給される駆動信号ｐＳＥＬにより制御される。なお、図４では行ごとに異なる駆動信号を区別するために、行駆動回路２０１から供給される信号に対して（ｎ）、（ｎ＋１）等の括弧付の行番号を付加している。他の図面でも同様である。

また、図４には、光電変換部１２０が有する第１の電極層１０１の平面構造を示している。同一行の複数の画素１００の第１の電極層１０１は、図４に示すように、光電変換部１２０の共通の第１の端子（図１に示したノードＡ）を構成している。すなわち、本実施形態では、行ごとに共通の第１の電極層１０１が配される。行駆動回路２０１は、画素１００を行ごとに選択して、電源制御部４０１の電圧制御部１１０から出力される電極電圧Ｖｓを、選択した画素１００の第１の電極層１０１に供給する。

列ごとに設けられたそれぞれの出力線１３０は、同一列の列回路１４０に接続される。図４では、列回路１４０を簡略化して１つのブロックとして示しているが、実際には、後述の図５に示すように、列回路１４０は列ごとに設けられている。列駆動回路２０２は、列回路１４０を列ごとに駆動する。列駆動回路２０２は、駆動信号ＣＳＥＬを列回路１４０に供給する。なお、図４では列ごとに異なる駆動信号を区別するために、列駆動回路２０２から供給される信号に対して（ｍ）、（ｍ＋１）等の括弧付の列番号を付加している。他の図面でも同様である。行ごとに並列に読み出された信号は、後段の出力アンプ２０３、ＡＤ変換部２０４に出力される。

図４に示した列回路１４０について、詳細に説明する。図５は、第１実施形態に係る光電変換装置の列回路１４０の構成を模式的に示す図である。図５には、ｍ列目及びｍ＋１列目の列回路１４０の等価回路のみを示しているが、その他の不図示の列回路１４０も同様の構成を有している。

出力線１３０に出力された信号は、列アンプ３０１により増幅される。列アンプ３０１により増幅された信号は、Ｓ／Ｈスイッチ３０３を介して容量ＣＴＳに出力されてＳ／Ｈ（サンプル／ホールド）される。また、同様に、列アンプ３０１により増幅された信号は、Ｓ／Ｈスイッチ３０５を介して容量ＣＴＮに出力されてＳ／Ｈ（サンプル／ホールド）される。Ｓ／Ｈスイッチ３０３及びＳ／Ｈスイッチ３０５は、それぞれ、駆動信号ｐＴＳ及び駆動信号ｐＴＮにより制御される。

このような構成により、増幅トランジスタ１０６の閾値ばらつきの影響が含まれる基準信号Ｎを、容量ＣＴＮに保持し、増幅トランジスタ１０６の閾値ばらつきの影響が光信号に加算された画素信号Ｓを、容量ＣＴＳに保持する。容量ＣＴＳは、水平転送スイッチ３０７を介して水平出力線３１１に接続される。また、容量ＣＴＮは、水平転送スイッチ３０９を介して水平出力線３１３に接続される。水平転送スイッチ３０７、３０９は、列駆動回路２０２から出力される駆動信号ＣＳＥＬにより制御される。

水平出力線３１１及び水平出力線３１３は、出力アンプ２０３に接続される。出力アンプ２０３は、水平出力線３１３に出力された画素信号Ｓと、水平出力線３１１に出力された基準信号Ｎの差分を、後段のＡＤ変換部２０４に出力する。このように画素信号Ｓと基準信号Ｎの差分をとることによって、増幅トランジスタ１０６の閾値ばらつきの影響を相殺して除去することができる。ＡＤ変換部２０４は、入力されたアナログ信号をデジタル信号に変換する。

なお、列回路１４０は、アナログ−デジタル変換回路であってもよい。この場合、アナログ−デジタル変換回路は、メモリやカウンタ等のデジタル信号を保持する保持部を有する。この保持部には、基準信号Ｎ及び画素信号Ｓがそれぞれデジタル信号に変換されて保持される。

＜平面構造・断面構造の説明＞
図６は、第１実施形態に係る光電変換装置の画素１００の平面構造を模式的に示す図である。図６には、行列状に配された２行２列の計４つの画素１００の平面構造を示しているが、その他の不図示の画素１００も同様の構造を有している。画素１００が有する各トランジスタについては、対応するゲート電極に符号を付している。なお、図６では、光電変換部１２０の最下層の第２の電極層１０５のみを図示し、光電変換部１２０のその他の層については図示を省略している。

図７は、第１実施形態に係る光電変換装置の画素１００の断面構造を模式的に示す図である。図７には、図６に示したＸ−Ｙ線に沿った光電変換装置の画素１００の断面構造を示している。図１と同じ機能を有する部分には同じ符号を付してある。なお、図７では、光電変換部１２０の第２の電極層１０５の上に積層された各層についても図示している。

以下、図６及び図７を用いて本実施形態の光電変換装置における画素１００の平面構造及び断面構造について説明する。光電変換装置は、半導体基板２００を有し、半導体基板２００には、第２の不純物拡散部１０９が設けられている。図６及び図７では、半導体基板２００のＰ型の画素ウェル（ＰＷＬ）を、第２の不純物拡散部１０９として利用している。第２の不純物拡散部１０９には、画素ウェル電圧Ｖｗｌが印加される。

図６及び図７に示す光電変換装置では、第２の不純物拡散部１０９を含む画素ウェル（ＰＷＬ）が、画素１００ごとに分離して設けられている。画素ウェル（ＰＷＬ）は、画素トランジスタのソース領域及びドレイン領域を含んでいる。ここで画素トランジスタとは、画素１００内に形成された増幅トランジスタ１０６や選択トランジスタ１０７等のトランジスタであり、ＮＭＯＳで構成される。Ｎ型の第１の不純物拡散部１０８は、Ｐ型の第２の不純物拡散部１０９の中に形成されている。半導体基板２００の上には、コンタクト部２１９や、画素トランジスタのゲート電極や、その配線等を構成する導電部材を含む複数の配線層３００が配される。

配線層３００の上には、第２の電極層１０５、第２のブロッキング層１０４、光電変換層１０３、第１のブロッキング層１０２、及び第１の電極層１０１が順に配され、光電変換部１２０を構成している。光電変換部１２０の最下層である第２の電極層１０５は、コンタクト部２１９を介して、増幅トランジスタ１０６のゲート電極に接続される。

光電変換部１２０の第１のブロッキング層１０２は、光電変換部１２０が逆バイアス状態のときに、電子が第１の電極層１０１から光電変換層１０３に漏れ込むことをブロックしている。第２のブロッキング層１０４は、光電変換部１２０が逆バイアス状態のときに、ホールが第２の電極層１０５から光電変換層１０３に漏れ込むことをブロックしている。このような構成により、画素１００に流れる暗電流が低減される。

光電変換部１２０の第１の電極層１０１は、図４で説明したように、行ごとに電気的に絶縁されており、同一行の複数の画素１００に含まれる第１の電極層１０１は共通の導電部材で構成される。このため、第１の電極層１０１は共通電極と呼ばれる。一方、光電変換部１２０の第２の電極層１０５は、画素１００ごとに設けられ、他の画素１００の第２の電極層１０５からは電気的に絶縁されている。このため、第２の電極は画素電極と呼ばれる。同一列の複数の画素１００は、対応する出力線１３０に接続される。

＜変形例＞
図８は、図７に示した画素１００の断面構造の変形例を示す図である。先の図７では、第２の不純物拡散部１０９を含む画素ウェル（ＰＷＬ）が画素１００ごとに設けられていたため、画素ウェル電圧Ｖｗｌを画素１００ごとに制御することができた。このため、後述のグローバルシャッター動作の他にも、ローリングシャッター動作を行うことが可能であった。しかし、図７のように、第２の不純物拡散部１０９を画素１００ごとに設けると、画素サイズが大きくなってしまう。

そこで、図８に示す変形例では、画素領域全体に共通の第２の不純物拡散部１０９を設けている。これにより、画素サイズを小さくすることができる。但し、図８に示す変形例では、第２の不純物拡散部１０９の画素ウェル電圧Ｖｗｌを制御しようとすると、全画素共通で電位が変化するので、後述のグローバルシャッター動作はできるが、ローリングシャッター動作を行うことはできない。図８と同様の構成において、ローリングシャッター動作を可能とする形態については、後述の第２実施形態で説明する。

＜光電変換部の構成＞
次に、光電変換部１２０の更に具体的な構成について説明する。光電変換部１２０の第１の電極層１０１は、光の透過率の高い導電部材で構成される。例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等のインジウム又はスズを含む化合物や、ＺｎＯ等の化合物が、第１の電極層１０１の材料として用いられる。

このような構成によれば、より多くの光が光電変換層１０３に入射するため、光電変換部１２０の感度を向上させることができる。その他の構成として、所定の量の光が透過する程度の薄さを有するポリシリコンや金属を、第１の電極層１０１として用いてもよい。金属は抵抗が低いため、金属を第１の電極層１０１の材料に用いた構成は、低消費電力化或いは駆動の高速化に有利である。

第１の電極層１０１と光電変換層１０３との間には、第１のブロッキング層１０２が配される。第１のブロッキング層１０２としては、光電変換層１０３に用いられる半導体と同じ種類であって、光電変換層１０３に用いられる半導体よりも不純物濃度の高いＮ型、又はＰ型の半導体を用いることができる。

例えば、光電変換層１０３にａ−Ｓｉ（ａｍｏｒｐｈｏｕｓ−Ｓｉｌｉｃｏｎ）が用いられる場合は、第１のブロッキング層１０２には不純物濃度の高いＮ型のａ−Ｓｉ、又は不純物濃度の高いＰ型のａ−Ｓｉが用いられる。不純物濃度の違いによりフェルミ準位の位置が異なるため、電子とホールのうちの一方に対してのみポテンシャルバリアを形成することができる。これにより、電子とホールのうちの一方に対しては、電極から電荷が漏れ込むことが抑止（ブロック）されるが、電子とホールのうちの他方に対しては、電極からの電荷の注入が速やかに行われる。

或いは、光電変換層１０３とは異なる材料で第１のブロッキング層１０２を構成することも可能である。このような構成によれば、ヘテロ接合が形成される。材料の違いによりヘテロ接合のバンドギャップが異なるため、同様に電子とホールのうちの一方に対してのみポテンシャルバリアを形成することができる。

光電変換層１０３は、光電変換層１０３に入射した光を信号電荷に光電変換する。光電変換層１０３は、少なくとも一部の領域がこのような光電変換の機能を有していればよい。光電変換層１０３は、例えば、真性（ｉｎｔｒｉｎｓｉｃ）のａ−Ｓｉ、低濃度のＰ型のａ−Ｓｉ、低濃度のＮ型のａ−Ｓｉ等の半導体材料で形成される。

或いは、光電変換層１０３は、化合物半導体材料で形成されてもよい。例えば、ＢＮ、ＧａＡｓ、ＧａＰ、ＡｌＳｂ、ＧａＡｌＡｓＰ等のＩＩＩ−Ｖ族化合物半導体や、ＣｄＳｅ、ＺｎＳ、ＨｄＴｅ等のＩＩ−ＶＩ族化合物半導体や、ＰｂＳ、ＰｂＴｅ、ＣｕＯ等のＩＶ−ＶＩ族化合物半導体が挙げられる。

或いは、光電変換層１０３は、有機半導体材料で形成されてもよい。例えば、フラーレン、クマリン６（Ｃ６）、ローダミン６Ｇ（Ｒ６Ｇ）、亜鉛フタロシアニン（ＺｎＰｃ）、キナクリドン、フタロシアニン系化合物、ナフタロシアニン系化合物等を用いることができる。更に、上述の半導体材料で構成された量子ドットを含む層を光電変換層１０３として用いることもできる。ここで、量子ドットは、２０．０ｎｍ以下の粒径を有する粒子である。

光電変換層１０３が半導体材料で構成される場合は、当該半導体材料の不純物濃度を低くするか、或いは真性の半導体とすればよい。このような構成によれば、光電変換層１０３に空乏層を十分に広げることができるため、光電変換部１２０の高感度化や、ノイズ低減等の効果を得ることができる。

光電変換層１０３と第２の電極層１０５との間には、第２のブロッキング層１０４が配される。第２のブロッキング層１０４としては、第１のブロッキング層１０２と同様に、光電変換層１０３に用いられる半導体と同じ種類であって、光電変換層１０３に用いられる半導体よりも不純物濃度の高いＮ型、又はＰ型の半導体を用いることができる。

例えば、光電変換層１０３にａ−Ｓｉが用いられる場合は、第２のブロッキング層１０４には不純物濃度の高いＮ型のａ−Ｓｉ、又は不純物濃度の高いＰ型のａ−Ｓｉが用いられる。或いは、光電変換層１０３とは異なる材料で第２のブロッキング層１０４を構成することも可能である。

第１のブロッキング層１０２と第２のブロッキング層１０４は、光電変換部１２０がダイオード特性を有するように構成される。例えば、第１のブロッキング層１０２にＰ型の半導体を用いる場合は、第２のブロッキング層１０４にはＮ型の半導体を用いる。この場合、電子が信号電荷として利用される。

第２の電極層１０５は、配線を構成する金属等の導電部材、或いは光電変換部１２０の外部と接続するためのパッド電極を構成する導電部材と同じ材料が用いられる。このような構成によれば、第２の電極層１０５を、配線やパッド電極と同時に形成することができるので、製造プロセスを簡素化して低コスト化することができる。

＜光電変換部の機能とシャッター動作の説明＞
次に、本実施形態の画素１００における光電変換部１２０の機能及び動作について説明する。図９は、第１実施形態に係る光電変換装置の光電変換部１２０におけるポテンシャル分布を模式的に示す図である。図９（ａ）は、光電変換層１０３に生じた信号電荷を蓄積する蓄積モードにおけるポテンシャル分布を示している。一方、図９（ｂ）は、光電変換層１０３に生じた信号電荷を蓄積しない非蓄積モードにおけるポテンシャル分布を示している。

図９には、光電変換部１２０を構成する第１の電極層１０１、第１のブロッキング層１０２、光電変換層１０３、第２のブロッキング層１０４、及び第２の電極層１０５の各層におけるエネルギーバンドが示されている。図９は、電子が信号電荷である場合の例を示しており、電子とホールがそれぞれ黒丸と白丸で示されている。前述のように、第１のブロッキング層１０２は、電子が第１の電極層１０１から光電変換層１０３に漏れ込むことをブロックしている。また、第２のブロッキング層１０４は、ホールが第２の電極層１０５から光電変換層１０３に漏れ込むことをブロックしている。

図９に示す第１のブロッキング層１０２と光電変換層１０３とは、同じ半導体材料で形成されてホモ接合を構成している。ブロッキング特性を実現するために、第１のブロッキング層１０２と光電変換層１０３とは不純物濃度が異なっている。例えば、第１のブロッキング層１０２はＰ型の半導体材料で形成され、光電変換層１０３は不純物を添加しない真性の半導体で形成される。同様に、第２のブロッキング層１０４と光電変換層１０３とは、同じ半導体材料で形成されて不純物濃度が異なっている。例えば、第２のブロッキング層１０４はＮ型の半導体材料で形成され、光電変換層１０３は不純物を添加しない真性の半導体で形成される。

図９の縦軸は、電子に対するポテンシャルの大きさを表している。例えば第１の電極層１０１等に印加される電圧が低いほど、電子に対するポテンシャルは上に大きくなる。反対に、印加される電圧が高いほど、電子に対するポテンシャルは下に小さくなる。また、図９には、第１の電極層１０１における電子のフェルミ準位Ｅｆ１、Ｅｆ３と、第２の電極層１０５における電子のフェルミ準位Ｅｆ２が示されている。また、図９には、第１のブロッキング層１０２、光電変換層１０３、及び第２のブロッキング層１０４における、伝導帯と価電子帯との間のバンドギャップが示されている。

＜蓄積モード動作＞
図９（ａ）は、蓄積モードにおける光電変換部１２０のポテンシャル分布を示している。蓄積モードにおいては光電変換層１０３に生じた信号電荷が蓄積される。光電変換部１２０を蓄積モードとするためには、例えば０Ｖの電極電圧Ｖｓ１を第１の電極層１０１に印加して、光電変換部１２０を逆バイアス状態にする。これにより、光電変換層１０３は空乏状態に設定される。

光電変換層１０３において光電変換されて対生成したキャリアのうちの電子は、逆バイアスによって第２の電極層１０５にドリフトして蓄積される。この結果、第２の電極層１０５に接続されたフローティング状態のノードＢの電位は、蓄積された信号電荷の量に応じて変化する。図９（ａ）に示す蓄積モードにおいては、光電変換部１２０が逆バイアス状態とされるため、第１のブロッキング層１０２によって、電子が第１の電極層１０１から光電変換層１０３に漏れ込むことがブロックされる。これにより暗電流が低減される。第２の電極層１０５において信号電荷の蓄積が進むと、光電変換層１０３はフラットバンド状態に近づく。

一方、光電変換層１０３において光電変換されて対生成したキャリアのうちのホールは、逆バイアスによって第１の電極層１０１にドリフトし、光電変換部１２０の外部に排出される。このため、ホールは信号電荷として寄与しない。図９（ａ）に示す蓄積モードにおいては、光電変換部１２０が逆バイアス状態とされるため、第２のブロッキング層１０４によって、ホールが第２の電極層１０５から光電変換層１０３に漏れ込むことがブロックされる。これにより暗電流が低減される。

＜非蓄積モード動作＞
図９（ｂ）は、非蓄積モードにおける光電変換部１２０のポテンシャル分布を示している。蓄積モードにおいては光電変換層１０３に生じた信号電荷は蓄積されない。光電変換部１２０を非蓄積モードとするためには、例えばノードＢのリセット電圧Ｖｒｅｓと同じ３．３Ｖの電極電圧Ｖｓ２を第１の電極層１０１に印加する。信号電荷として電子を蓄積する場合は、Ｖｓ２＞Ｖｓ１の関係がある。

非蓄積モードにおける光電変換層１０３は、フラットバンドに近い状態にある。このため、第１の電極層１０１から光電変換層１０３へのホールの漏れ込みはほとんどなく、仮に漏れ込んだとしても、光電変換層１０３にかかるバイアス電圧が小さいため、漏れ込んだホールが第２の電極層１０５に蓄積された電子と再結合することはない。また、光電変換層１０３に生じた電子が、第２の電極層１０５に蓄積されることもない。このため、非蓄積モードにおいては、仮に光が光電変換部１２０に照射されている状態であっても、第２の電極のノードＢに蓄積された信号電荷は保持される。

このように、光電変換部１２０を図９（ａ）に示した蓄積モードとすることにより、全ての画素１００で信号電荷の蓄積期間を同時に開始することができる（一括リセット）。また、光電変換部１２０を図９（ｂ）に示した非蓄積モードとすることにより、全ての画素１００で信号電荷の蓄積期間を同時に終了することができる（一括シャッター）。このようにして、いわゆるグローバルシャッター機能を実現できる。

但し、図１に示した画素１００の回路では、ノードＢに蓄積された信号電荷に基づく信号を読み出している間は、光電変換による信号電荷をノードＢに蓄積することはできない。図１と同様の構成において、信号を読み出している間にノードＢに信号電荷を蓄積することを可能とする形態については、後述の実施形態で説明する。

＜動作タイミングの説明＞
次に、本実施形態における光電変換装置の駆動方法について説明する。図１０は、第１実施形態に係る光電変換装置の制御方法のタイミングチャートを示す図である。図１０では、簡単のため、ｎ行目とｎ＋１行目の２行分の信号読み出し動作における駆動信号のみを図示し、その他の行の駆動信号については図示を省略している。

時刻ｔ１から時刻ｔ２までの蓄積期間において、光電変換部１２０が蓄積モードとなるように、例えば０Ｖの電極電圧Ｖｓ１を、各画素１００の第１の電極層１０１に印加する。この蓄積期間中において、全ての画素１００で一括で光電変換が行われ、生じた信号電荷が、第２の電極層１０５と接続されたノードＢに蓄積される（一括露光）。

時刻ｔ２において、光電変換部１２０が非蓄積モードとなるように、例えば３．３Ｖの電極電圧Ｖｓ２を、各画素１００の第１の電極層１０１に印加する。この結果、全ての画素１００で一括で光電変換部１２０の感度がゼロとなる。同時に、駆動信号ｐＳＥＬ（ｎ）がハイレベルとされて、ｎ行目の画素１００の選択トランジスタ１０７がオンされる。この結果、ｎ行目の画素１００の増幅トランジスタ１０６の出力が出力線１３０に接続される。

時刻ｔ３において駆動信号ｐＴＳ（ｎ）がハイレベルとされ、時刻ｔ４において駆動信号ｐＴＳ（ｎ）がローレベルとされる。この結果、増幅トランジスタ１０６の閾値ばらつきの影響が光信号に加算された画素信号Ｓが、列回路１４０の容量ＣＴＳに保持される。

時刻ｔ５において、例えば３．３Ｖのハイレベルの画素ウェル電圧Ｖｗｌ（ｎ）が、第２の不純物拡散部１０９に印加される。この結果、ダイオード１１３が順バイアス状態となって順方向電流が流れ、ノードＢが３．３Ｖにリセットされる（順バイアスリセット）。より厳密には、ノードＢの電位は３．３Ｖよりも拡散電位分だけ小さい値になる。

時刻ｔ６において、例えば０Ｖのローレベルの画素ウェル電圧Ｖｗｌ（ｎ）が、第２の不純物拡散部１０９に印加される。この結果、ダイオード１１３が逆バイアス状態となり、ノードＢの電位は３．３Ｖに維持される。本実施形態では、このように、画素ウェル電圧Ｖｗｌをスイング制御することで、ダイオード１１３をリセットトスイッチとして機能させることを特徴とする。

本実施形態では、第２の不純物拡散部１０９を含む画素ウェル（ＰＷＬ）が画素１００ごとに設けられているため、画素ウェル電圧Ｖｗｌを画素１００ごとに制御することができる。但し、画素ウェル（ＰＷＬ）は、増幅トランジスタ１０６や選択トランジスタ１０７等の画素トランジスタのバックゲートを兼ねているので、画素ウェル電圧Ｖｗｌをスイング制御する場合は、画素トランジスタが動作していないタイミングで行う。

その後、速やかに、時刻ｔ７において駆動信号ｐＴＮ（ｎ）がハイレベルとされ、時刻ｔ８において駆動信号ｐＴＮ（ｎ）がローレベルとされる。この結果、増幅トランジスタ１０６の閾値ばらつきの影響が含まれる基準信号Ｎが、列回路１４０の容量ＣＴＮに保持される。

時刻ｔ９において、駆動信号ｐＳＥＬ（ｎ）がローレベルになり、ｎ行目の画素１００から列回路１４０への信号の読み出しが終了する。読み出された基準信号Ｎと画素信号Ｓは、駆動信号ＣＳＥＬにより列ごとに出力アンプ２０３に出力される。出力アンプ２０３は画素信号Ｓと基準信号Ｎとの差分をＡＤ変換部２０４に出力する。

時刻ｔ１０において、駆動信号ｐＳＥＬ（ｎ＋１）がハイレベルになり、ｎ＋１行目の画素１００の選択トランジスタ１０７がオンされる。以降、ｎ＋１行目の画素１００からの信号の読み出しが行われる。この動作は時刻ｔ１から時刻ｔ９と同様であるため説明を省略する。各行の信号読み出し中は、例えば３．３Ｖの電極電圧Ｖｓ２が、各行の画素１００の第１の電極層１０１に印加されて非蓄積モードとされる。以下、同様に最後の行まで順に信号が読み出される。

その後、再び、例えば０Ｖの電極電圧Ｖｓ１が各画素１００の第１の電極層１０１に印加されて、蓄積モードとされる。蓄積期間中は、全ての画素１００で一括で蓄積モードとされ、第２の電極層１０５と接続されたノードＢに光信号電荷が蓄積される（一括露光）。

以上のように、本実施形態の画素は、入射光を信号電荷に変換する光電変換部、及び、光電変換部の第２の電極層にノードＢを介して接続されたダイオード、を有している。ここで、ダイオードは、第１導電型の第１の不純物拡散部と第２導電型の第２の不純物拡散部とで形成されたＰＮ接合部を有している。第２の不純物拡散部は、半導体基板上に形成されたウェル領域であり、第１の不純物拡散部は第２の不純物拡散部に形成され、第２の電極層（ノードＢ）に接続されている。そして、本実施形態の制御部（電圧制御部１１１）は、ダイオードの端子間に順バイアス状態となる電圧と、逆バイアス状態となる電圧とをそれぞれ印加する。このようにダイオードの端子間の電圧を制御して、第２の電極層（ノードＢ）に蓄積された信号電荷をリセットする。

このような構成により、第１の不純物拡散部１０８と第２の不純物拡散部１０９で形成されたダイオードは、電圧制御部１１１と組み合わされて、ノードＢに蓄積された信号電荷を排出するリセットスイッチとして機能する。第１の不純物拡散部１０８の領域は非常に小さく形成できるので、画素１００のリセットスイッチを半導体基板上に小さく形成することができる。

これにより、従来のリセットトランジスタを省略することができるので、画素サイズの増大を抑えつつ、画素１００に生じる暗電流等によるノイズを低減可能な光電変換装置を提供することができる。また、ダイオードのスイッチ特性を利用してリセットを行うのであリセット動作を高速化することができる。

（第２実施形態）
図１１は、第２実施形態に係る光電変換装置の画素１００の構成を模式的に示す図である。図１と同じ機能を有する部分には同じ符号を付してある。以下、第１実施形態と異なる構成について説明する。

図１１に示す本実施形態の画素１００は、容量Ｃｐのバイアス制御容量１１２を有している。バイアス制御容量１１２の一端はノードＢに接続され、バイアス制御容量１１２の他端は電圧制御部１１４に接続される。この結果、ノードＢはバイアス制御容量１１２を介して電圧制御部１１４に接続される。また、第１実施形態と同様に、ノードＢは、第２の電極層１０５及びＮ型の第１の不純物拡散部１０８に接続される。本実施形態の電圧制御部１１４は、バイアス制御容量１１２を介してノードＢの電位Ｖｆｄを制御することを特徴とする。

第２の不純物拡散部１０９を含む画素ウェル（ＰＷＬ）は、増幅トランジスタ１０６や選択トランジスタ１０７等の画素トランジスタのバックゲートを形成している。このため、本実施形態では、第２の不純物拡散部１０９に印加される画素ウェル電圧Ｖｗｌが画素トランジスタの動作を妨げないように、画素ウェル電圧Ｖｗｌを、例えば０Ｖの基準電位Ｖｇｎｄに固定する。なお、バックゲート効果を利用する場合は、画素ウェル電圧Ｖｗｌを基準電位Ｖｇｎｄ以外に設定してもよい。

このような構成においては、第１の不純物拡散部１０８と第２の不純物拡散部１０９の間に形成されたダイオード１１３ｂ（後述の図１２を参照）が順バイアス状態となる。このため、ノードＢと接続されたＮ型の第１の不純物拡散部１０８に、信号電荷として電子を蓄積することはできない。そこで、本実施形態では、第１の不純物拡散部１０８に、信号電荷としてホールを蓄積する。なお、図３に示したように第１の不純物拡散部１０８をＰ型とする場合には、第１の不純物拡散部１０８に信号電荷として電子を蓄積することも可能である。

第１の不純物拡散部１０８と接続されたノードＢにおいてホールの蓄積が進むと、ダイオード１１３ｂは逆バイアス状態になる。本実施形態では、この逆バイアスを利用してダイオード１１３ｂをツェナー降伏させることによって逆バイアスリセット動作を行うことを特徴とする。ノードＢは、リセット時以外にはフローティング状態とされる。

＜逆バイアスリセットの原理＞
図１２は、第２実施形態に係る光電変換装置のツェナーダイオードによるリセット動作を説明するための図である。図１２（ａ）は、ツェナーダイオードのＶ−Ｉ（電圧−電流）特性を示している。また、図１２（ｂ）は、図１２（ａ）に示したＶ−Ｉ特性を有するダイオード１１３ｂを用いた画素１００のリセットスイッチ部の構成を示している。

図１２（ｂ）に示すように、Ｎ＋型の第１の不純物拡散部１０８とＰ型の第２の不純物拡散部１０９の間にＰ＋型不純物拡散部を更に設け、Ｐ＋型不純物濃度を最適設計することで、図１２（ａ）に示すツェナー特性を有するダイオード１１３ｂを作りこむ。ダイオード１１３ｂでは、その端子間の電圧の逆バイアスがツェナー降伏電圧Ｖｂｒを超えた場合にツェナー降伏が発生する。このようなツェナー効果を利用して、逆バイアスリセット動作を行う方法について以下に説明する。

第１の不純物拡散部１０８と接続されたノードＢにおいてホールの蓄積が進むと、ダイオード１１３ｂは逆バイアス状態になる。この結果、ダイオード１１３ｂの端子間の電圧は飽和電圧Ｖｓａｔになる。ノードＢの電位Ｖｆｄがツェナー降伏電圧Ｖｂｒを超えるとツェナー降伏が発生するので、飽和電圧Ｖｓａｔは最大でもツェナー降伏電圧Ｖｂｒである。ツェナー降伏電圧Ｖｂｒと飽和電圧Ｖｓａｔの関係を下式（１）に示す。
Ｖｂｒ ≧ Ｖｓａｔ （１）

本実施形態の電圧制御部１１４は、ノードＢの電位Ｖｆｄが飽和電圧Ｖｓａｔである状態から、所定の電圧差ΔＶだけ制御電圧Ｖｐをアップスイングして、ツェナー降伏電圧Ｖｂｒを超える電位ＶｆｄをノードＢに印加する。アップスイング後のノードＢの電位Ｖｆｄを下式（２）に示す。
Ｖｆｄ ＝ Ｖｓａｔ ＋ ΔＶ ＞ Ｖｂｒ （２）

この結果、ダイオード１１３ｂがツェナー降伏し、ノードＢに蓄積された信号電荷が画素ウェル（ＰＷＬ）側に排出されてノードＢがリセットされる。このようにして、逆バイアスリセット動作が行われる。この逆バイアスリセット動作は、ノードＢの電位Ｖｆｄがツェナー降伏電圧Ｖｂｒまで降下すると自動的に終了する。そのためには、ノードＢがフローティング状態であることが重要である。その後、電圧制御部１１４は、所定の電圧差ΔＶだけ制御電圧Ｖｐをダウンスイングして、ノードＢの電位Ｖｆｄを、下式（３）に示すノードＢのリセット電圧Ｖｒｅｓに設定する。
Ｖｒｅｓ ＝ Ｖｂｒ − ΔＶ （３）

＜具体的な逆バイアスリセット動作＞
より具体的な逆バイアスリセット動作について説明する。まず、ノードＢをリセットする際にダイオード１１３ｂの端子間の電圧を概ね０Ｖにしない場合、すなわちゼロバイアスリセット動作を行わない場合の逆バイアスリセット動作について説明する。各電圧設定は、画素ウェル電圧Ｖｗｌ＝Ｖｇｎｄ、ツェナー降伏電圧Ｖｂｒ＝３．０Ｖ、飽和電圧Ｖｓａｔ＝２．５Ｖとする。また、信号電荷としてホールを利用するものとする。

まず、ノードＢに蓄積された信号電荷に基づく飽和電圧Ｖｓａｔを読み出す（Ｓ読み）。次に、電圧制御部１１４は、制御電圧Ｖｐを２．５Ｖから４．０Ｖに電圧差ΔＶ＝１．５Ｖだけアップスイングして、ノードＢの電位Ｖｆｄをツェナー降伏電圧Ｖｂｒよりも大きい逆バイアス状態とする。
Ｖｆｄ ＝ Ｖｓａｔ ＋ ΔＶ ＞ Ｖｂｒ
＝ ２．５Ｖ ＋ １．５Ｖ ＝ ４．０Ｖ ＞ ３．０Ｖ （４）

この結果、ダイオード１１３ｂがツェナー降伏し、ノードＢに蓄積された信号電荷が画素ウェル（ＰＷＬ）側に排出されてノードＢがリセットされる。この逆バイアスリセット動作は、ノードＢの電位Ｖｆｄがツェナー降伏電圧Ｖｂｒまで降下すると自動的に終了する。

次に、電圧制御部１１４は、制御電圧Ｖｐを４．０Ｖから２．５Ｖに電圧差ΔＶ＝１．５Ｖだけダウンスイングする。
Ｖｆｄ ＝ Ｖｂｒ − ΔＶ
＝ ３．０Ｖ − １．５Ｖ ＝ １．５Ｖ （５）

これにより、ノードＢの電位Ｖｆｄは１．５Ｖに設定される。これが、逆バイアスリセット動作におけるリセット電圧Ｖｒｅｓとなる。その後、リセット後のノードＢに蓄積された信号電荷に基づく基準信号Ｎを読み出す（Ｎ読み）。逆バイアスリセット動作時におけるダウンスイングの電圧差ΔＶが大きすぎると、ダイオード１１３ｂが順バイアス状態になる恐れがある。この場合、ノードＢの電位Ｖｆｄは、画素ウェル電圧Ｖｗｌ＝Ｖｇｎｄに設定され、増幅トランジスタ１０６の動作範囲から外れてリセット時の信号読出しができなくなるので、ダウンスイング時の電圧差ΔＶの制御には注意が必要である。

次に、ノードＢをリセットする際にダイオード１１３ｂの端子間の電圧を概ね０Ｖにする場合、すなわちゼロバイアスリセット動作を行う場合の逆バイアスリセット動作について説明する。各電圧設定は、画素ウェル電圧Ｖｗｌ＝Ｖｇｎｄ、ツェナー降伏電圧Ｖｂｒ＝３．０Ｖ、飽和電圧Ｖｓａｔ＝１．０Ｖとする。また、信号電荷としてホールを利用するものとする。

まず、電圧制御部１１４は、制御電圧Ｖｐを０Ｖから１．５Ｖに電圧差ΔＶ０＝１．５Ｖだけアップスイングして、ノードＢの電位Ｖｆｄを増幅トランジスタ１０６の動作範囲に戻す。次に、ノードＢに蓄積された信号電荷に基づく画素信号Ｓを読み出す（Ｓ読み）。
Ｖｆｄ ＝ Ｖｓａｔ ＋ ΔＶ０
＝ １．０Ｖ ＋ １．５Ｖ ＝ ２．５Ｖ （６）
次に、電圧制御部１１４は、制御電圧Ｖｐを１．５Ｖから４．０Ｖに電圧差ΔＶ１＝２．５Ｖだけ更にアップスイングして、ノードＢの電位Ｖｆｄをツェナー降伏電圧Ｖｂｒより大きい逆バイアス状態とする。
Ｖｆｄ ＝ ２．５Ｖ ＋ ΔＶ１ ＞ Ｖｂｒ
＝ ２．５Ｖ ＋ ２．５Ｖ ＝ ５．０Ｖ ＞ ３．０Ｖ （７）

この結果、ダイオード１１３ｂがツェナー降伏し、ノードＢに蓄積された信号電荷が画素ウェル（ＰＷＬ）側に排出されてノードＢがリセットされる。この逆バイアスリセット動作は、ノードＢの電位Ｖｆｄがツェナー降伏電圧Ｖｂｒまで降下すると自動的に終了する。その後、電圧制御部１１４は、制御電圧Ｖｐを４．０Ｖから２．５Ｖに電圧差ΔＶ２＝１．５Ｖだけダウンスイングする。
Ｖｆｄ ＝ Ｖｂｒ − ΔＶ２
＝ ３．０Ｖ − １．５Ｖ ＝ １．５Ｖ （８）

この状態で、リセット後のノードＢに蓄積された信号電荷に基づく基準信号Ｎを読み出す（Ｎ読み）。次に、電圧制御部１１４は、制御電圧Ｖｐを２．５Ｖから０Ｖに電圧差ΔＶ３＝２．５Ｖだけ更にダウンスイングする。
Ｖｆｄ ＝ １．５Ｖ − ΔＶ３
＝ １．５Ｖ − ２．５Ｖ ＝ −１．０Ｖ （９）

この結果、ダイオード１１３ｂは順バイアス状態となり、ノードＢの電位Ｖｆｄは、再びＶｐｗｌ＝Ｖｇｎｄに設定される。つまりゼロバイアスに設定される。その後、再度、信号電荷の蓄積が開始する。

以上のように、本実施形態では、光電変換部の第２の電極層（ノードＢ）の電位をバイアス制御容量を介して制御することによって、ダイオードの端子間の電圧を制御している。このような構成によっても、第１実施形態と同様の効果を得ることができる。また、第２の電極層（ノードＢ）の電位をアップスイングさせてダイオードをツェナー降伏させた後に、ダイオードを順バイアス状態にすることで、ゼロバイアスリセット動作を行うことができる。

特に、本実施形態では、先の図８に示した変形例のように、第２の不純物拡散部１０９を含む画素ウェルが複数の画素１００で共有される場合でも、画素１００ごとにダイオード１１３ｂの端子間の電圧を制御できる。これにより、画素１００ごとにリセット動作を行うことが可能であるため、画素サイズを大きくすることなくローリングシャッター動作を行うことができる。

（第３実施形態）
＜画素内ＣＤＳ回路＞
図１３は、第３実施形態に係る光電変換装置の画素１００の構成を模式的に示す図である。図１と同じ機能を有する部分には同じ符号を付してある。図１３に示す本実施形態の画素１００は、容量Ｃｃｌのクランプ容量１１６を有している。クランプ容量１１６の一端は、増幅トランジスタ１１５の出力側に接続され、クランプ容量１１６の他端は、ノードＤを介して後段の増幅トランジスタ１０６のゲート電極に接続されている。ノードＤには、クランプトランジスタ１１７を介してクランプ電圧Ｖｃｌが供給される。このような構成により、クランプ回路を有する構成で、画素１００内で相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）を行うことができる。

以上のように、本実施形態の画素１００は、光電変換部の第２の電極層（ノードＢ）に蓄積された信号電荷に基づく信号を増幅する第１の増幅部（増幅トランジスタ１１５）を有している。また、第１の増幅部の後段に設けられた第２の増幅部（増幅トランジスタ１０６）を有している。このような構成によれば、画素１００内にクランプ回路を形成しても、リセットトランジスタを省略できるので、画素サイズの増大を抑えつつ、画素１００内で相関二重サンプリングを行うことができる。

図１４は、図１３に示した画素１００の構成の変形例を示す図である。図１４は、図１３に示した構成に対して、先の第２実施形態の構成を適用したものとなっている。このような構成によれば、第２の不純物拡散部１０９を含む画素ウェルが複数の画素１００で共有される場合でも、画素１００ごとにダイオードの端子間の電圧を制御できる。これにより、画素１００ごとにリセット動作を行うことが可能であるため、画素サイズを大きくすることなくローリングシャッター動作を行うことができる。

（第４実施形態）
＜画素内ＣＤＳ回路＞
図１５は、第４実施形態に係る光電変換装置の画素１００の構成を模式的に示す図である。図１３と同じ機能を有する部分には同じ符号を付してある。図１５に示す本実施形態の画素１００は、図１３に存在したクランプトランジスタ１１７を省略した代わりに、第３の不純物拡散部１１８と第２の不純物拡散部１０９とで形成されたＰＮ接合部を含む第２のダイオードを有している。

第３の不純物拡散部１１８は、第２の不純物拡散部１０９の中に形成され、ノードＤに接続されている。ノードＤには、この第２のダイオードを介してクランプ電圧Ｖｃｌが供給される。本実施形態の電圧制御部１１１は、第２の不純物拡散部１０９に接続され、この第２のダイオードの端子間の電圧を制御して、ノードＤにクランプ電圧Ｖｃｌを供給することを特徴とする。

以上のように、本実施形態の画素１００は、第１の増幅部（増幅トランジスタ１１５）と第２の増幅部（増幅トランジスタ１０６）の間のノードＤに接続された第２のダイオードを有している。そして、本実施形態の制御部は、第２のダイオードの端子間の電圧を制御して、ノードＤの電圧を制御している。

このような構成により、第３の不純物拡散部１１８と第２の不純物拡散部１０９で形成された第２のダイオードは、電圧制御部１１１と組み合わされて、ノードＤにクランプ電圧Ｖｃｌを供給するスイッチとして機能する。第３の不純物拡散部１１８の領域は非常に小さく形成できるので、画素１００のクランプ回路を半導体基板上に小さく形成することができる。これにより、クランプトランジスタ１１７を省略できるので、画素サイズの増大を抑えつつ、画素１００内で相関二重サンプリングを行うことができる。

図１６は、図１５に示した画素１００の構成の変形例を示す図である。図１６に示す変形例では、図１５に存在した選択トランジスタ１０７を省略した代わりに、ノードＤの電圧を制御することにより行の選択制御を行う。このような構成により、選択トランジスタ１０７を省略できるので、画素内ＣＤＳ回路を設けても画素サイズの増大を抑えることができる。

図１７は、図１６に示した画素１００の構成の変形例を示す図である。図１７は、図１６に示した構成に対して、先の第２実施形態の構成を適用したものとなっている。電圧制御部１１４は、先の第２実施形態と同様の手法により、容量Ｃｐ１のバイアス制御容量１１２を介してノードＢの電位を制御する。また、電圧制御部５１１は、容量Ｃｐ２の第２のバイアス制御容量５１２を介して第２のノード（ノードＤ）の電圧を制御する。

このような構成によれば、第２の不純物拡散部１０９を含む画素ウェルが複数の画素１００で共有される場合でも、画素１００ごとに第２のダイオードの端子間の電圧を制御できる。これにより、画素１００ごとにリセット動作及び相関二重サンプリングを行うことが可能であるため、画素サイズを大きくすることなくローリングシャッター動作を行うことができる。なお、電圧制御部１１４と電圧制御部５１１は１つに統合してもよい。

（第５実施形態）
＜縦型オーバーフロードレイン構造＞
図１８は、第５実施形態に係る光電変換装置の画素１００の構成を模式的に示す図である。図１と同じ機能を有する部分には同じ符号を付してある。図１８に示す本実施形態のダイオードは、第１の不純物拡散部１０８、第２の不純物拡散部１０９、及び半導体基板で形成された縦型オーバーフロードレイン構造（ＶＯＤ：Ｖｅｒｔｉｃａｌ Ｏｖｅｒｆｌｏｗ Ｄｒａｉｎ）を有している。

本実施形態の電圧制御部１１１は、基板側の電圧Ｖｓｕｂをスイングし、ＮＰＮ接合部におけるパンチスルー現象を利用して第２の電極層（ノードＢ）に蓄積された信号電荷をリセットする。なお、画素ウェルを２重にすることによってＮＰＮ接合部を形成してもよい。

このような構成によっても、リセットトランジスタを省略できるので、第１実施形態と同様に、画素サイズの増大を抑えることができる。特に、第１実施形態のダイオード特性を利用する場合に比べて、パンチスルー現象を利用したリセットでは、リセットノイズが発生しないという効果もある。

（第６実施形態）
＜撮像システム＞
次に、上述の各実施形態で説明した光電変換装置１００４を適用した撮像システムの例について説明する。このような撮像システムとしては、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星等が挙げられる。図１９は、第６実施形態に係る撮像システムの構成を模式的に示す図である。図１９には、撮像システムの例として、デジタルスチルカメラのブロック図を示している。

バリア１００１は、レンズ１００２を保護している。レンズ１００２は、被写体の光学像を光電変換装置１００４に結像させる。絞り１００３は、レンズ１００２を通過する光量を可変する。光電変換装置１００４は、上述の各実施形態で説明した構成を備え、レンズ１００２により結像された光学像を撮像して画像データを取得する。光電変換装置１００４の半導体基板には、ＡＤ変換部２０４等が形成される。

信号処理部１００７は、光電変換装置１００４により取得された画像データに対して各種の補正や圧縮の処理を行う。タイミング発生部１００８は、光電変換装置１００４及び信号処理部１００７に対して各種タイミング信号を出力する。全体制御・演算部１００９は、デジタルスチルカメラ全体を制御する。メモリ部１０１０は、画像データを一時的に記憶する。記録媒体制御Ｉ／Ｆ部１０１１は、記録媒体１０１２に画像データを記録したり読み出したりするためのインターフェースである。記録媒体１０１２は、画像データを記録したり読み出したりするための着脱可能な半導体メモリ等である。外部Ｉ／Ｆ部１０１３は、外部コンピュータ等と通信するためのインターフェースである。

電源制御部４０１は、図１に示した電圧制御部１１０、１１１を含む。光電変換装置１００４が電源制御部４０１を含む構成としてもよい。本実施形態の撮像システムは、光電変換装置１００４から出力された撮像信号を処理する信号処理装置（信号処理部１００７）と、光電変換装置１００４とを備えていればよい。また、タイミング信号等は、撮像システムの外部から入力される構成としてもよい。

本実施形態の撮像システムでは、自動露光、マニュアル露光の露光条件に応じて、画素１００に供給する電極電圧Ｖｓを調整する。これにより、撮影シーンに応じて、最適なシャッターバイアス条件を設定できる。

本実施形態では、光電変換装置１００４とＡＤ変換部２０４が、同一の半導体基板に配されてもよいし、別々の半導体基板に配されてもよい。また、光電変換装置１００４と信号処理部１００７が、同一の半導体基板に配されてもよいし、別々の半導体基板に配されてもよい。

また、それぞれの画素１００が、第１の光電変換部１２０Ａと第２の光電変換部１２０Ｂを含むように構成されてもよい。信号処理部１００７は、第１の光電変換部１２０Ａで生じた信号電荷に基づく信号と、第２の光電変換部１２０Ｂで生じた信号電荷に基づく信号とを処理し、光電変換装置１００４から被写体までの距離情報を取得するように構成されてもよい。

以上のように、本実施形態の撮像システムは、上述の実施形態の光電変換装置１００４と、光電変換装置１００４から出力された撮像信号を処理する信号処理部１００７と、を備えている。このような構成によれば、ノイズの低減された画像を取得することができる。

（第７実施形態）
次に、第７実施形態に係る撮像システム及び移動体について、図２０を用いて説明する。図２０は、第７実施形態に係る撮像システム及び移動体の構成例を示す概略図である。

本実施形態では、車載カメラに関する撮像システムの一例を示す。図２０（ａ）は、車両システムとこれに搭載される撮像システムの一例を示したものである。撮像システム７０１は、撮像装置７０２、画像前処理部７１５、集積回路７０３、光学系７１４を含む。光学系７１４は、撮像装置７０２に被写体の光学像を結像する。撮像装置７０２は、光学系７１４により結像された被写体の光学像を電気信号に変換する。撮像装置７０２は、上述の実施形態のいずれかの光電変換装置を有する撮像装置である。画像前処理部７１５は、撮像装置７０２から出力された信号に対して所定の信号処理を行う。画像前処理部７１５の機能は、撮像装置７０２内に組み込まれていてもよい。撮像システム７０１には、光学系７１４、撮像装置７０２及び画像前処理部７１５が、少なくとも２組設けられており、各組の画像前処理部７１５からの出力が集積回路７０３に入力されるようになっている。

集積回路７０３は、撮像システム用途向けの集積回路であり、メモリ７０５を含む画像処理部７０４、光学測距部７０６、視差演算部７０７、物体認知部７０８、異常検知部７０９を含む。画像処理部７０４は、画像前処理部７１５の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ７０５は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部７０６は、被写体の合焦や、測距を行う。視差演算部７０７は、複数の撮像装置７０２により取得された複数の画像データから視差（視差画像の位相差）の算出を行う。物体認知部７０８は、車、道、標識、人等の被写体の認知を行う。異常検知部７０９は、撮像装置７０２の異常を検知すると、主制御部７１３に異常を発報する。

集積回路７０３は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

主制御部７１３は、撮像システム７０１、車両センサ７１０、制御ユニット７２０等の動作を統括・制御する。なお、主制御部７１３を持たず、撮像システム７０１、車両センサ７１０、制御ユニット７２０が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）方法も取りうる。

集積回路７０３は、主制御部７１３からの制御信号を受け或いは自身の制御部によって、撮像装置７０２へ制御信号や設定値を送信する機能を有する。例えば、集積回路７０３は、撮像装置７０２内の電圧スイッチをパルス駆動させるための設定や、フレーム毎に電圧スイッチを切り替える設定等を送信する。

撮像システム７０１は、車両センサ７１０に接続されており、車速、ヨーレート、舵角などの自車両走行状態及び自車外環境や他車・障害物の状態を検知することができる。車両センサ７１０は、視差画像から対象物までの距離情報を取得する距離情報取得手段でもある。また、撮像システム７０１は、操舵、巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部７１１に接続されている。特に、衝突判定機能に関しては、撮像システム７０１や車両センサ７１０の検知結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。

また、撮像システム７０１は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置７１２にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部７１３は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置７１２は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両７００の周囲、例えば前方又は後方を撮像システム７０１で撮影する。図２０（ｂ）に、車両前方を撮像システム７０１で撮像する場合の撮像システム７０１の配置例を示す。

２つの撮像装置７０２は、車両７００の前方に配置される。具体的には、車両７００の進退方位又は外形（例えば車幅）に対する中心線を対称軸に見立て、その対称軸に対して２つの撮像装置７０２が線対称に配置されると、車両７００と被写対象物との間の距離情報の取得や衝突可能性の判定を行う上で好ましい。また、撮像装置７０２は、運転者が運転席から車両７００の外の状況を視認する際に運転者の視野を妨げない配置が好ましい。警報装置７１２は、運転者の視野に入りやすい配置が好ましい。

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。例えば、上述の各実施形態の構成は、組み合わせて適用することも可能である。

１００ ：画素
１０６、１１５ ：増幅トランジスタ
１０７ ：選択トランジスタ
１０８ ：第１の不純物拡散部
１０９ ：第２の不純物拡散部
１１８ ：第３の不純物拡散部
１１０、１１１、 ：電圧制御部
１１４、５１１ ：電圧制御部
１１２ ：バイアス制御容量
１１３、１１３ｂ ：ダイオード
１２０ ：光電変換部
２００ ：半導体基板
４０１ ：電源制御部
５１２ ：バイアス制御容量
１００４ ：光電変換装置
１００７ ：信号処理部

Claims (11)

1. 半導体基板と、複数の画素と、制御部とを備えた光電変換装置であって、
   前記複数の画素の各々は、光電変換部と、ダイオードとを有し、
   前記光電変換部は、
   第１の電極層と、
   前記第１の電極層と前記半導体基板との間に設けられた第２の電極層と、
   前記第１の電極層と前記第２の電極層との間に設けられた光電変換層と
   を有し、
   前記ダイオードは、第１導電型の第１の不純物拡散部と第２導電型の第２の不純物拡散部とを有し、前記第１の不純物拡散部及び前記第２の不純物拡散部は、ＰＮ接合部を形成するように構成され、前記第１の不純物拡散部は、前記第２の不純物拡散部の内部に形成されており、
   前記第２の電極層は、前記第１の不純物拡散部に接続され、
   前記制御部は、前記ダイオードが順バイアス状態となる電圧と、前記ダイオードが逆バイアス状態となる電圧とを前記第２の不純物拡散部にそれぞれ印加し、
   前記順バイアス状態の前記ダイオードは、前記第２の電極層に蓄積された信号電荷をリセットする
   ことを特徴とする光電変換装置。
2. 前記第２の不純物拡散部は、半導体基板上に形成されたウェル領域であり、
   前記第１の不純物拡散部は、前記ウェル領域の内部に形成されている
   ことを特徴とする請求項１に記載の光電変換装置。
3. 前記ウェル領域が、前記複数の画素で共有されている
   ことを特徴とする請求項２に記載の光電変換装置。
4. 前記ダイオードは、前記第１の不純物拡散部、前記第２の不純物拡散部、及び前記半導体基板で形成された縦型オーバーフロードレイン構造を有し、
   前記制御部は、前記半導体基板に接続され、前記ダイオードを順バイアス状態にすることによって前記第２の電極層に蓄積された信号電荷をリセットする
   ことを特徴とする請求項２又は３に記載の光電変換装置。
5. 前記制御部は、バイアス制御容量を介して前記第２の電極層に接続され、前記第２の電極層の電位を前記バイアス制御容量を介して制御する
   ことを特徴とする請求項２又は３に記載の光電変換装置。
6. 前記画素は、前記第２の電極層に蓄積された信号電荷に基づく信号を増幅する第１の増幅部を更に有する
   ことを特徴とする請求項２から５のいずれか１項に記載の光電変換装置。
7. 半導体基板と、複数の画素と、制御部とを備えた光電変換装置であって、
   前記複数の画素の各々は、光電変換部と、ダイオードとを有し、
   前記光電変換部は、
   第１の電極層と、
   前記第１の電極層と前記半導体基板との間に設けられた第２の電極層と、
   前記第１の電極層と前記第２の電極層との間に設けられた光電変換層と
   を有し、
   前記ダイオードは、第１導電型の第１の不純物拡散部と第２導電型の第２の不純物拡散部とを有し、
   前記第２の電極層は、前記第１の不純物拡散部に接続され、
   前記制御部は、前記ダイオードが順バイアス状態となる電圧と、前記ダイオードが逆バイアス状態となる電圧とを前記ダイオードにそれぞれ印加し、
   前記順バイアス状態の前記ダイオードは、前記第２の電極層に蓄積された信号電荷をリセットし、
   前記ダイオードは、前記第１の不純物拡散部と前記第２の不純物拡散部とで形成されたＰＮ接合部を有し、
   前記第２の不純物拡散部は、半導体基板上に形成されたウェル領域であり、
   前記第１の不純物拡散部は、前記ウェル領域の内部に形成されており、
   前記画素は、
   前記第２の電極層に蓄積された信号電荷に基づく信号を増幅する第１の増幅部、
   前記第１の増幅部の後段にクランプ容量及びノードを介して接続された第２の増幅部、及び、
   前記ノードに接続された第２のダイオード、
   を更に有し、
   前記制御部は、前記第２のダイオードの端子間の電圧を制御して、前記ノードにクランプ電圧を供給し、
   前記第２のダイオードは、第１導電型の第３の不純物拡散部と前記第２の不純物拡散部とで形成されたＰＮ接合部を有し、
   前記第３の不純物拡散部は、前記ウェル領域の内部に形成され、前記ノードに接続されている
   ことを特徴とする光電変換装置。
8. 前記制御部は、前記第２の不純物拡散部に接続され、前記第２のダイオードを順バイアス状態にすることによって前記ノードの電位を制御する
   ことを特徴とする請求項７に記載の光電変換装置。
9. 前記制御部は、第２のバイアス制御容量を介して前記ノードに接続され、前記ノードの電位を前記第２のバイアス制御容量を介して制御する
   ことを特徴とする請求項７に記載の光電変換装置。
10. 請求項１から９のいずれか１項に記載の光電変換装置と、
    前記光電変換装置から出力される撮像信号を処理する信号処理装置と、
    を備える撮像システム。
11. 移動体であって、
    請求項１から９のいずれか１項に記載の光電変換装置を有する撮像装置と、
    前記光電変換装置の第１の光電変換部で生じた信号電荷に基づく信号と、第２の光電変換部で生じた信号電荷に基づく信号とを処理し、被写体までの距離情報を取得する信号処理部と、
    前記距離情報に基づいて前記移動体を制御する主制御部と、
    を備えることを特徴とする移動体。

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