JP6876925B2 - 半導体回路、駆動方法、および電子機器 - Google Patents

半導体回路、駆動方法、および電子機器 Download PDF

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Description

本開示は、半導体回路、半導体回路の駆動方法、および半導体回路を備えた電子機器に関する。
電子機器は、エコロジーの観点から消費電力が低いことが望まれている。半導体回路では、例えば、一部の回路への電源供給を選択的に停止することにより消費電力の低減を図る、いわゆるパワーゲーティングという技術がしばしば用いられる。このように電源供給が停止された回路では、電源供給が再開された後に、すぐに、電源供給が停止される前の動作状態に復帰することが望まれる。そのような短時間での復帰動作を実現する方法の一つに、回路に不揮発性メモリを内蔵させる方法がある。例えば、特許文献１には、揮発性メモリであるＳＲＡＭ（Static Random Access Memory）とスピン注入磁化反転型の記憶素子とを組み合わせた回路が開示されている。
国際公開第２００９／０２８２９８号
ところで、記憶回路では、書込エラーが低いことが望まれており、さらなる書込エラーの低減が期待されている。
書込エラーを低減することができる半導体回路、駆動方法、および電子機器を提供することが望ましい。
本開示の半導体回路は、第１の回路と、第２の回路と、第１のトランジスタと、第２のトランジスタと、第１の記憶部と、駆動部とを備えている。第１の回路は、第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成されたものである。第２の回路は、第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第１のノードに印加可能に構成されたものである。第１のトランジスタは、オン状態になることにより第１のノードを第３のノードに接続するものである。第２のトランジスタは、オン状態になることにより第１の直流電圧を第３のノードに供給するものである。第１の記憶部は、第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子と、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子とを有するものである。駆動部は、第１の期間において、制御電圧を第１の直流電圧の電圧レベルと異なる第１の電圧レベルに設定し、第２のトランジスタをオン状態にし、第１のトランジスタをオフ状態にすることにより、第１の記憶素子の抵抗状態を第１の抵抗状態にする第１の駆動を行い、第１の期間の後の第２の期間において、制御電圧を第２の電圧レベルに設定することにより、第１の記憶素子の抵抗状態を、第１のノードにおける電圧に応じた抵抗状態にする第２の駆動を行うものである。
本開示の駆動方法は、第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第１のノードに印加可能に構成された第２の回路と、オン状態になることにより第１のノードを第３のノードに接続する第１のトランジスタと、オン状態になることにより第１の直流電圧を第３のノードに供給する第２のトランジスタと、第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子と、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子とを有する第１の記憶部とを備えた半導体回路に対して、第１の期間において、制御電圧を第１の直流電圧の電圧レベルと異なる第１の電圧レベルに設定し、第２のトランジスタをオン状態にし、第１のトランジスタをオフ状態にすることにより、第１の記憶素子の抵抗状態を第１の抵抗状態にする第１の駆動を行い、第１の期間の後の第２の期間において、制御電圧を第２の電圧レベルに設定することにより、第１の記憶素子の抵抗状態を、第１のノードにおける電圧に応じた抵抗状態にする第２の駆動を行うものである。
本開示の電子機器は、半導体回路と、バッテリとを備えている。バッテリは、半導体回路に電源電圧を供給するものである。半導体回路は、第１の回路と、第２の回路と、第１のトランジスタと、第２のトランジスタと、第１の記憶部と、駆動部とを有している。第１の回路は、第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成されたものである。第２の回路は、第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第１のノードに印加可能に構成されたものである。第１のトランジスタは、オン状態になることにより第１のノードを第３のノードに接続するものである。第２のトランジスタは、オン状態になることにより第１の直流電圧を第３のノードに供給するものである。第１の記憶部は、第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子と、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子とを有するものである。駆動部は、第１の期間において、制御電圧を第１の直流電圧の電圧レベルと異なる第１の電圧レベルに設定し、第２のトランジスタをオン状態にし、第１のトランジスタをオフ状態にすることにより、第１の記憶素子の抵抗状態を第１の抵抗状態にする第１の駆動を行い、第１の期間の後の第２の期間において、制御電圧を第２の電圧レベルに設定することにより、第１の記憶素子の抵抗状態を、第１のノードにおける電圧に応じた抵抗状態にする第２の駆動を行うものである。



本開示の一実施の形態における半導体回路、駆動方法、および電子機器では、第１の回路および第２の回路により、第１のノードおよび第２のノードに、互いに反転した電圧が現れる。第１のトランジスタをオン状態にすることにより、第１の記憶部が接続された第３のノードは第１のノードに接続される。また、第２のトランジスタをオン状態にすることにより、この第３のノードには第１の直流電圧が供給される。
本開示の一実施の形態における半導体回路、駆動方法、および電子機器によれば、オン状態になることにより第１の直流電圧を前記第３のノードに供給する第２のトランジスタを設けるようにしたので、書込エラーを低減することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施の形態に係る半導体回路の一構成例を表すブロック図である。 第１の実施の形態に係るメモリセルの一構成例を表す回路図である。 図２に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 図２に示した記憶素子の一構成例を表す説明図である。 図２に示したメモリセルの一動作例を表す説明図である。 図２に示したメモリセルの一動作例を表す回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 比較例に係るメモリセルの一構成例を表す回路図である。 図７に示したメモリセルの一動作例を表す説明図である。 図７に示したメモリセルの一動作例を表す回路図である。 図７に示したメモリセルの一動作例を表す他の回路図である。 第１の実施の形態の変形例に係るメモリセルの一構成例を表す回路図である。 図１０に示したメモリセルの一動作例を表す説明図である。 第１の実施の形態の他の変形例に係るメモリセルの他の構成例を表す回路図である。 第１の実施の形態の他の変形例に係るメモリセルの構成例を表す回路図である。 第１の実施の形態の他の変形例に係るメモリセルの構成例を表す回路図である。 図１４に示した記憶素子の一構成例を表す説明図である。 第１の実施の形態の他の変形例に係る半導体回路の一構成例を表すブロック図である。 第１の実施の形態の他の変形例に係る半導体回路の一構成例を表すブロック図である。 第２の実施の形態に係るメモリセルの一構成例を表す回路図である。 図１８に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 図１８に示したメモリセルの一動作例を表す説明図である。 図１８に示したメモリセルの一動作例を表す回路図である。 図１８に示したメモリセルの一動作例を表す他の回路図である。 図１８に示したメモリセルの一動作例を表す他の回路図である。 図１８に示したメモリセルの一動作例を表す他の回路図である。 図１８に示したメモリセルの一動作例を表す他の回路図である。 第２の実施の形態の変形例に係るメモリセルの一構成例を表す回路図である。 図２２に示したメモリセルの一動作例を表す説明図である。 第２の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 第２の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 第２の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 第２の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 第２の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 第２の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 図２９に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 図２９に示したメモリセルの一構成例を表すレイアウト図である。 図２９に示したメモリセルの一構成例を表す他のレイアウト図である。 図２９に示したメモリセルの一構成例を表す他のレイアウト図である。 図２９に示したメモリセルの一構成例を表す他のレイアウト図である。 第２の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。 図３２に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 フリップフロップ回路の一構成例を表す回路図である。 フリップフロップ回路の他の構成例を表す回路図である。 フリップフロップ回路の他の構成例を表す回路図である。 フリップフロップ回路の他の構成例を表す回路図である。 実施の形態を応用したフリップフロップ回路の一構成例を表す回路図である。 実施の形態を適用したスマートフォンの外観構成を表す斜視図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．応用例および適用例
＜１．第１の実施の形態＞
［構成例］
図１は、一実施の形態に係る半導体回路１の一構成例を表すものである。半導体回路１は、情報を記憶する回路である。なお、本開示の実施の形態に係る半導体回路の駆動方法は、本実施の形態により具現化されるので、併せて説明する。半導体回路１は、制御部１１と、電源トランジスタ１２と、メモリ回路２０とを備えている。
制御部１１は、メモリ回路２０の動作を制御するものである。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリ回路２０に情報を書き込み、また、外部から供給された読出コマンドに基づいて、メモリ回路２０から情報を読み出すようになっている。また、制御部１１は、電源トランジスタ１２に電源制御信号ＳＰＧを供給して電源トランジスタ１２をオンオフすることにより、メモリ回路２０に対する電源供給を制御する機能をも有している。
電源トランジスタ１２は、この例では、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、ゲートには電源制御信号ＳＰＧが供給され、ソースには電源電圧ＶＤＤ１が供給され、ドレインはメモリ回路２０に接続されている。
この構成により、半導体回路１では、メモリ回路２０を使用する場合には、電源トランジスタ１２をオン状態にして、電源電圧ＶＤＤ１を、メモリ回路２０に、電源電圧ＶＤＤとして供給する。また、半導体回路１では、メモリ回路２０を使用しない場合には、電源トランジスタ１２をオフ状態にする。半導体回路１では、このようないわゆるパワーゲーティングにより、消費電力を低減することができるようになっている。
メモリ回路２０は、データを記憶するものである。メモリ回路２０は、メモリセルアレイ２１と、駆動部２２と、駆動部２３とを有している。
メモリセルアレイ２１は、メモリセル３０がマトリクス状に配置されたものである。
図２は、メモリセル３０の一構成例を表すものである。図３は、メモリセルアレイ２１の一構成例を表すものである。メモリセルアレイ２１は、複数のワード線ＡＷＬと、複数の制御線ＣＴＲＬと、複数のビット線ＢＬＴと、複数のビット線ＢＬＢと、複数の制御線ＲＳＴと、複数の制御線ＣＬ１と、複数の制御線ＣＬ２とを有している。ワード線ＡＷＬは、図２，３における横方向に延伸するものであり、ワード線ＡＷＬの一端は駆動部２２に接続され、ワード線ＡＷＬには駆動部２２により信号ＳＡＷＬが印加される。制御線ＣＴＲＬは、図２，３における横方向に延伸するものであり、制御線ＣＴＲＬの一端は駆動部２２に接続され、制御線ＣＴＲＬには駆動部２２により信号ＳＣＴＲＬが印加される。ビット線ＢＬＴは、図２，３における縦方向に延伸するものであり、ビット線ＢＬＴの一端は駆動部２３に接続される。ビット線ＢＬＢは、図２，３における縦方向に延伸するものであり、ビット線ＢＬＢの一端は駆動部２３に接続される。制御線ＲＳＴは、図２，３における縦方向に延伸するものであり、制御線ＲＳＴの一端は駆動部２３に接続され、制御線ＲＳＴには駆動部２３により信号ＳＲＳＴが印加される。制御線ＣＬ１は、図２，３における縦方向に延伸するものであり、制御線ＣＬ１の一端は駆動部２３に接続され、制御線ＣＬ１には駆動部２３により信号ＳＣＬ１が印加される。制御線ＣＬ２は、図２，３における縦方向に延伸するものであり、制御線ＣＬ２の一端は駆動部２３に接続され、制御線ＣＬ２には駆動部２３により信号ＳＣＬ２が印加される。
メモリセル３０は、ＳＲＡＭ（Static Random Access Memory）回路４０と、トランジスタ３１〜３６と、記憶素子３７，３８とを有している。
ＳＲＡＭ回路４０は、正帰還により１ビット分の情報を記憶するものである。ＳＲＡＭ４０は、トランジスタ４１〜４６を有している。トランジスタ４１，４３は、Ｐ型のＭＯＳトランジスタであり、トランジスタ４２，４４，４５，４６は、Ｎ型のＭＯＳトランジスタである。
トランジスタ４１のゲートはトランジスタ４２のゲートおよびトランジスタ４３，４４，４６のドレインに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ４２，４５のドレインおよびトランジスタ４３，４４のゲートに接続されている。トランジスタ４２のゲートはトランジスタ４１のゲートおよびトランジスタ４３，４４，４６のドレインに接続され、ソースは接地され、ドレインはトランジスタ４１，４５のドレインおよびトランジスタ４３，４４のゲートに接続されている。トランジスタ４１，４２はインバータＩＶ１を構成している。
トランジスタ４３のゲートはトランジスタ４４のゲートおよびトランジスタ４１，４２，４５のドレインに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ４４，４６のドレインおよびトランジスタ４１，４２のゲートに接続されている。トランジスタ４４のゲートはトランジスタ４３のゲートおよびトランジスタ４１，４２，４５のドレインに接続され、ソースは接地され、ドレインはトランジスタ４３，４６のドレインおよびトランジスタ４１，４２のゲートに接続されている。トランジスタ４３，４４はインバータＩＶ２を構成している。
トランジスタ４５のゲートはワード線ＡＷＬに接続され、ソースはビット線ＢＬＴに接続され、ドレインはトランジスタ４１，４２のドレインおよびトランジスタ４３，４４のゲートに接続されている。トランジスタ４６のゲートはワード線ＡＷＬに接続され、ソースはビット線ＢＬＢに接続され、ドレインはトランジスタ４３，４４のドレインおよびトランジスタ４１，４２のゲートに接続されている。
この構成により、インバータＩＶ１の入力端子とインバータＩＶ２の出力端子は互いに接続され、インバータＩＶ２の入力端子とインバータＩＶ１の出力端子は互いに接続される。これにより、ＳＲＡＭ回路４０は、正帰還により１ビット分の情報を記憶する。そして、ＳＲＡＭ回路４０では、トランジスタ４５，４６がオン状態になることにより、ビット線ＢＬＴ，ＢＬＢを介して情報が書き込まれ、または情報が読み出されるようになっている。
トランジスタ３１〜３６は、Ｎ型のＭＯＳトランジスタである。トランジスタ３１のゲートは制御線ＣＬ１に接続され、ドレインはトランジスタ４１，４２，４５のドレインおよびトランジスタ４３，４４のゲートに接続され、ソースはトランジスタ３２，３３のドレインに接続されている。トランジスタ３２のゲートは制御線ＣＬ２に接続され、ドレインはトランジスタ３１のソースおよびトランジスタ３３のドレインに接続され、ソースは記憶素子３７の一端に接続されている。トランジスタ３３のゲートは制御線ＲＳＴに接続され、ドレインはトランジスタ３１のソースおよびトランジスタ３２のドレインに接続され、ソースは接地されている。トランジスタ３４のゲートは制御線ＣＬ１に接続され、ドレインはトランジスタ４３，４４，４６のドレインおよびトランジスタ４１，４２のゲートに接続され、ソースはトランジスタ３５，３６のドレインに接続されている。トランジスタ３５のゲートは制御線ＣＬ２に接続され、ドレインはトランジスタ３４のソースおよびトランジスタ３６のドレインに接続され、ソースは記憶素子３８の一端に接続されている。トランジスタ３６のゲートは制御線ＲＳＴに接続され、ドレインはトランジスタ３４のソースおよびトランジスタ３５のドレインに接続され、ソースは接地されている。
記憶素子３７，３８は、不揮発性の記憶素子であり、この例では、スピン注入により、フリー層Ｆ（後述）の磁化の向きを変えることにより情報の記憶を行う、スピン注入磁化反転型（ＳＴＴ；Spin Transfer Torque）の磁気トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）素子である。記憶素子３７の一端はトランジスタ３２のソースに接続され、他端は制御線ＣＴＲＬに接続されている。記憶素子３８の一端はトランジスタ３５のソースに接続され、他端は制御線ＣＴＲＬに接続されている。
図４は、記憶素子３７の一構成例を表すものである。記憶素子３７は、ピンド層Ｐと、トンネルバリア層Ｉと、フリー層Ｆとを有している。この例では、ピンド層Ｐは、下層側に配置されたトランジスタ３２に接続され、フリー層Ｆは、上層側に配置された制御線ＣＴＲＬに接続されている。すなわち、記憶素子３７は、フリー層Ｆ、トンネルバリア層Ｉ、およびピンド層Ｐが上からこの順に積層された、いわゆるボトムピン構造を有するものである。
ピンド層Ｐは、磁化ＰＪの方向が、例えば膜面垂直方向に固定された強磁性体により構成されるものである。フリー層Ｆは、磁化ＦＪの方向が、流入するスピン偏極電流に応じて、例えば膜面垂直方向において変化する強磁性体により構成されるものである。トンネルバリア層Ｉは、ピンド層Ｐとフリー層Ｆとの間の磁気的結合を切るとともに、トンネル電流を流すように機能するものである。
この構成により、記憶素子３７では、例えば電流をフリー層Ｆからピンド層Ｐに流すと、ピンド層Ｐの磁化ＰＪと同じ方向のモーメント（スピン）を有する偏極電子がピンド層Ｐからフリー層Ｆへ注入され、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と同じ方向（平行状態）になる。記憶素子３７は、このような平行状態になった場合には、両端間の抵抗値が低くなる（低抵抗状態ＲＬ）。
また、例えば電流をピンド層Ｐからフリー層Ｆに流すと、電子がフリー層Ｆからピンド層Ｐへ注入される。その際、注入された電子のうち、ピンド層Ｐの磁化ＰＪと同じ方向のモーメントを有する偏極電子はピンド層Ｐを透過し、ピンド層Ｐの磁化ＰＪと反対の方向のモーメントを有する偏極電子は、ピンド層Ｐで反射され、フリー層Ｆへ注入される。これにより、フリー層Ｆの磁化ＦＪの方向は、ピンド層Ｐの磁化ＰＪの方向と反対の方向（反平行状態）になる。記憶素子３７は、このような反平行状態になった場合には、両端間の抵抗値が高くなる（高抵抗状態ＲＨ）。
このように、記憶素子３７では、電流を流す方向に応じて、フリー層Ｆの磁化ＦＪの方向が変化することにより、抵抗状態が高抵抗状態ＲＨと低抵抗状態ＲＬとの間で変化する。記憶素子３７は、このようにして抵抗状態を設定することにより、情報を記憶することができるようになっている。
なお、以上では記憶素子３７を例に挙げて説明したが、記憶素子３８についても同様である。
このように、メモリセル３０では、ＳＲＡＭ回路４０に加え、トランジスタ３１〜３６および記憶素子３７，３８を設けるようにした。これにより、例えば電源トランジスタ１２をオフ状態にすることによりスタンバイ動作を行う場合において、電源トランジスタ１２をオフ状態にする直前に、ストア動作を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３７，３８に記憶させることができる。そして、その後、例えば電源トランジスタ１２をオン状態にして通常動作を行う場合には、半導体回路１は、電源トランジスタ１２をオン状態にした直後に、リストア動作を行うことにより、記憶素子３７，３８に記憶された情報を、ＳＲＡＭ回路４０に記憶させることができる。これにより、半導体回路１では、電源供給を再開した後に、短い時間で、各メモリセル３０の状態を、電源供給を停止する前の状態に戻すことができるようになっている。
駆動部２２は、制御部１１から供給される制御信号に基づいて、ワード線ＡＷＬに信号ＳＡＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加するものである。
駆動部２３は、制御部１１から供給される制御信号に基づいて、制御線ＲＳＴに信号ＳＲＳＴを印加し、制御線ＣＬ１に信号ＳＣＬ１を印加し、制御線ＣＬ２に信号ＳＣＬ２を印加するものである。また、駆動部２３は、制御部１１から供給される制御信号およびデータに基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ２１に情報を書き込む。また、駆動部２３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ２１から情報を読み出し、読み出した情報を制御部１１に供給するようになっている。
ここで、インバータＩＶ２は、本開示における「第１の回路」の一具体例に対応する。インバータＩＶ１は、本開示における「第２の回路」の一具体例に対応する。トランジスタ３１は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタ３３は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタ３２は、本開示における「第８のトランジスタ」の一具体例に対応する。トランジスタ３４は、本開示における「第９のトランジスタ」の一具体例に対応する。トランジスタ３６は、本開示における「第１０のトランジスタ」の一具体例に対応する。電源トランジスタ１２は、本開示における「第１１のトランジスタ」の一具体例に対応する。記憶素子３７は、本開示における「第１の記憶素子」の一具体例に対応する。記憶素子３８は、本開示における「第３の記憶素子」の一具体例に対応する。
［動作および作用］
続いて、本実施の形態の半導体回路１の動作および作用について説明する。
（全体動作概要）
まず、図１を参照して、半導体回路１の全体動作概要を説明する。制御部１１は、メモリ回路２０の動作を制御する。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリ回路２０に情報を書き込み、また、外部から供給された読出コマンドに基づいて、メモリ回路２０から情報を読み出す。また、制御部１１は、電源トランジスタ１２に電源制御信号ＳＰＧを供給して電源トランジスタ１２をオンオフすることにより、メモリ回路２０に対する電源供給を制御する。電源トランジスタ１２は、制御部１１から供給された制御信号に基づいて、オンオフ動作を行う。そして、電源トランジスタ１２がオン状態になることにより、メモリ回路２０に、電源電圧ＶＤＤ１が、電源電圧ＶＤＤとして供給される。メモリ回路２０の駆動部２２は、制御部１１から供給される制御信号に基づいて、ワード線ＡＷＬに信号ＳＡＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加する。駆動部２３は、制御部１１から供給される制御信号に基づいて、制御線ＲＳＴに信号ＳＲＳＴを印加し、制御線ＣＬ１に信号ＳＣＬ１を印加し、制御線ＣＬ２に信号ＳＣＬ２を印加する。また、駆動部２３は、制御部１１から供給される制御信号およびデータに基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ２１に情報を書き込む。また、駆動部２３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ２１から情報を読み出し、読み出した情報を制御部１１に供給する。
（詳細動作）
半導体回路１は、通常動作Ｍ１において、揮発性メモリであるＳＲＡＭ回路４０に情報を記憶させる。また、半導体回路１は、リセット動作Ｍ２を行うことにより、記憶素子３７，３８を所定の抵抗状態にリセットする。そして、例えば電源トランジスタ１２をオフ状態にすることによりスタンバイ動作Ｍ４を行う場合には、半導体回路１は、電源トランジスタ１２をオフ状態にする直前に、ストア動作Ｍ３を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３７，３８に記憶させる。そして、その後、例えば電源トランジスタ１２をオン状態にして通常動作Ｍ１を行う場合には、半導体回路１は、電源トランジスタ１２をオン状態にした直後に、リストア動作Ｍ５を行うことにより、記憶素子３７，３８に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。以下に、この動作について、詳細に説明する。
図５は、半導体回路１における、ある着目したメモリセル３０の一動作例を表すものである。図６Ａ〜６Ｅは、メモリセル３０の状態を表すものであり、図６Ａは、通常動作Ｍ１における状態を示し、図６Ｂは、リセット動作Ｍ２における状態を示し、図６Ｃは、ストア動作Ｍ３における状態を示し、図６Ｄは、スタンバイ動作Ｍ４における状態を示し、図６Ｅは、リストア動作Ｍ５における状態を示す。図６Ａ〜６Ｅでは、トランジスタ３１〜３６を、そのトランジスタの動作状態に応じたスイッチを用いて示している。
（通常動作Ｍ１）
通常動作Ｍ１では、図５に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル３０に電源電圧ＶＤＤが供給される。また、駆動部２３は、信号ＳＣＬ１，ＳＣＬ２，ＳＲＳＴの電圧をそれぞれ低レベルにする。これにより、図６Ａに示したように、トランジスタ３１〜３６は、全てオフ状態になる。すなわち、ＳＲＡＭ回路４０は、記憶素子３７，３８と電気的に切り離される。また、駆動部２２は、信号ＳＣＴＲＬの電圧を低レベルＶＬ（接地レベル）にする。
この通常動作Ｍ１では、メモリセル３０のＳＲＡＭ回路４０に対して情報を書き込み、またはＳＲＡＭ回路４０から情報を読み出す。具体的には、ＳＲＡＭ回路４０に情報を書き込む場合には、まず、駆動部２２が、信号ＳＡＷＬの電圧を高レベルにすることにより、ＳＲＡＭ回路４０のトランジスタ４５，４６をオン状態にする。そして、駆動部２３が、ビット線ＢＬＴ，ＢＬＢに、書き込む情報に応じた、互いに反転した電圧レベルを有する信号を印加する。また、ＳＲＡＭ回路４０から情報を読み出す場合には、駆動部２３は、ビット線ＢＬＴ，ＢＬＢを、例えば高レベルの電圧にそれぞれプリチャージし、その後に、駆動部２２は、信号ＳＡＷＬの電圧を高レベルにすることにより、トランジスタ４５，４６をオン状態にする。これにより、ビット線ＢＬＴ，ＢＬＢのうちの一方の電圧が、ＳＲＡＭ回路４０に記憶された情報に応じて変化する。そして、駆動部２３は、ビット線ＢＬＴ，ＢＬＢにおける電圧の差を検出することにより、ＳＲＡＭ回路４０に記憶された情報を読み出す。
（リセット動作Ｍ２）
半導体回路１は、ストア動作Ｍ３に備え、リセット動作Ｍ２を行うことにより記憶素子３７，３８の状態をあらかじめ所定の抵抗状態にリセットする。具体的には、半導体回路１は、例えば、通常動作Ｍ１と並行してリセット動作Ｍ２を行うことができる。
このリセット動作Ｍ２では、図５に示したように、駆動部２３は、信号ＳＣＬ２，ＳＲＳＴの電圧をそれぞれ高レベルにするとともに、信号ＳＣＬ１の電圧を低レベルにする。これにより、図６Ｂに示したように、トランジスタ３２，３３，３５，３６はそれぞれオン状態になり、トランジスタ３１，３４はそれぞれオフ状態になる。また、駆動部２２は、信号ＳＣＴＲＬの電圧を高レベルＶＨにする。これにより、記憶素子３７、トランジスタ３２、およびトランジスタ３３の順にリセット電流Ｉreset1が流れるとともに、記憶素子３８、トランジスタ３５、およびトランジスタ３６の順にリセット電流Ｉreset2が流れる。
このとき、例えば記憶素子３７では、リセット電流Ｉreset1がフリー層Ｆからピンド層Ｐに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と同じ方向（平行状態）になり、その結果、記憶素子３７の抵抗状態は、低抵抗状態ＲＬになる。記憶素子３８についても同様であり、リセット電流Ｉreset2により、記憶素子３８の抵抗状態は、低抵抗状態ＲＬになる。このようにして、リセット動作Ｍ２により、記憶素子３７，３８の抵抗状態が、ともに低抵抗状態ＲＬになる。
（ストア動作Ｍ３）
次に、電源トランジスタ１２をオフ状態にすることによりスタンバイ動作Ｍ４を行う場合について説明する。この場合には、半導体回路１は、まず、ストア動作Ｍ３を行うことによりＳＲＡＭ回路４０に記憶された情報を記憶素子３７，３８に記憶させる。
ストア動作Ｍ３では、図５に示したように、駆動部２３は、信号ＳＣＬ１，ＳＣＬ２の電圧をそれぞれ高レベルにするとともに、信号ＳＲＳＴの電圧を低レベルにする。これにより、図６Ｃに示したように、トランジスタ３１，３２，３４，３５はそれぞれオン状態になり、トランジスタ３３，３６はそれぞれオフ状態になる。また、駆動部２２は、信号ＳＣＴＲＬの電圧を低レベルＶＬ（接地レベル）にする。これにより、ＳＲＡＭ回路４０に記憶された情報に応じて、記憶素子３７，３８の一方に電流が流れる。この例では、インバータＩＶ１の出力電圧ＶＮ１が高レベルＶＨであり、インバータＩＶ２の出力電圧ＶＮ２が低レベルＶＬである。よって、インバータＩＶ１のトランジスタ４１、トランジスタ３１、トランジスタ３２、および記憶素子３７の順にストア電流Ｉstoreが流れる。
このとき、記憶素子３７では、ストア電流Ｉstoreがピンド層Ｐからフリー層Ｆに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と反対の方向（反平行状態）になり、その結果、記憶素子３７の抵抗状態は、高抵抗状態ＲＨになる。このようにして、ストア動作Ｍ３により、記憶素子３７，３８のうちの一方の抵抗状態が、高抵抗状態ＲＨになる。
（スタンバイ動作Ｍ４）
そして、半導体回路１は、ストア動作Ｍ３の後に、電源トランジスタ１２をオフ状態にすることによりスタンバイ動作Ｍ４を行う。
スタンバイ動作Ｍ４では、図５に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２（図１）はオフ状態になり、メモリセル３０への電源供給が停止する。これにより、信号ＳＣＬ１，ＳＣＬ２，ＳＲＳＴの電圧はそれぞれ低レベルになる。これにより、図６Ｄに示したように、トランジスタ３１〜３６はそれぞれオフ状態になる。また、信号ＳＣＴＲＬの電圧は低レベルＶＬになる。このとき、記憶素子３７，３８の抵抗状態は、それぞれ維持される。
（リストア動作Ｍ５）
次に、電源トランジスタ１２をオン状態にすることにより通常動作Ｍ１を行う場合について説明する。この場合には、半導体回路１は、まず、電源トランジスタ１２をオン状態にした後に、リストア動作Ｍ５を行うことにより、記憶素子３７，３８に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。
リストア動作Ｍ５では、図５に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル３０に電源電圧ＶＤＤが供給される。また、駆動部２３は、信号ＳＣＬ１，ＳＣＬ２の電圧をそれぞれ高レベルにするとともに、信号ＳＲＳＴの電圧を低レベルにする。これにより、図６Ｅに示したように、トランジスタ３１，３２，３４，３５はそれぞれオン状態になり、トランジスタ３３，３６はそれぞれオフ状態になる。また、駆動部２２は、信号ＳＣＴＲＬの電圧を低レベルＶＬ（接地レベル）にする。これにより、インバータＩＶ１の出力端子は、記憶素子３７を介して接地され、インバータＩＶ２の出力端子は、記憶素子３８を介して接地される。このとき、記憶素子３７，３８の抵抗状態は互いに異なるので、記憶素子３７，３８の抵抗状態に応じて、ＳＲＡＭ回路４０における電圧状態が定まる。この例では、記憶素子３７の抵抗状態は高抵抗状態ＲＨであり、記憶素子３８の抵抗状態は低抵抗状態ＲＬである。よって、インバータＩＶ１の出力端子が、高い抵抗値によりプルダウンされ、インバータＩＶ２の出力端子が、低い抵抗値によりプルダウンされるため、インバータＩＶ１の出力電圧ＶＮ１が高レベルＶＨになり、インバータＩＶ２の出力電圧ＶＮ２が低レベルＶＬになる。このようにして、メモリセル３０では、記憶素子３７，３８に記憶された情報に応じて、ＳＲＡＭ回路４０が情報を記憶する。
その後、半導体回路１は、図５，６Ａを用いて説明したようにして、通常動作Ｍ１を行う。
このように、半導体回路１では、例えば電源トランジスタ１２をオフ状態にすることによりスタンバイ動作Ｍ４を行う場合には、半導体回路１は、電源トランジスタ１２をオフ状態にする直前に、ストア動作Ｍ３を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３７，３８に記憶させる。そして、その後、例えば電源トランジスタ１２をオン状態にして通常動作Ｍ１を行う場合には、半導体回路１は、電源トランジスタ１２をオン状態にした直後に、リストア動作Ｍ５を行うことにより、記憶素子３７，３８に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。これにより、半導体回路１では、電源供給を再開した後に、短い時間で、各メモリセル３０の状態を、電源供給を停止する前の状態に戻すことができる。
その際、半導体回路１では、ストア動作Ｍ３に先立ち、リセット動作Ｍ２を行うことにより、記憶素子３７，３８の状態をあらかじめ所定の抵抗状態にリセットするようにしたので、以下に説明する比較例の場合に比べて、書き込まれた情報を安定して記憶することができる。
（比較例）
次に、比較例に係る半導体回路１Ｒについて説明する。本比較例は、あらかじめリセット動作Ｍ２を行わずにストア動作Ｍ３を行うように構成したものである。半導体回路１Ｒは、本実施の形態に係る半導体回路１（図１）と同様に、メモリ回路２０Ｒを備えている。メモリ回路２０Ｒは、メモリセルアレイ２１Ｒと、駆動部２２Ｒと、駆動部２３Ｒとを有している。
図７は、メモリセルアレイ２１Ｒにおけるメモリセル３０Ｒの一構成例を表すものである。メモリセルアレイ２１Ｒは、複数のワード線ＡＷＬと、複数の制御線ＣＴＲＬと、複数のビット線ＢＬＴと、複数のビット線ＢＬＢと、複数の制御線ＣＬ３とを有している。ワード線ＡＷＬの一端は駆動部２２Ｒに接続され、ワード線ＡＷＬには駆動部２２Ｒにより信号ＳＡＷＬが印加される。制御線ＣＴＲＬの一端は駆動部２２Ｒに接続され、制御線ＣＴＲＬには駆動部２２Ｒにより信号ＳＣＴＲＬが印加される。ビット線ＢＬＴの一端は駆動部２３Ｒに接続され、ビット線ＢＬＢの一端は駆動部２３Ｒに接続される。制御線ＣＬ３の一端は駆動部２３Ｒに接続され、制御線ＣＬ３には駆動部２３Ｒにより信号ＳＣＬ３が印加される。
メモリセル３０Ｒは、ＳＲＡＭ回路４０と、トランジスタ２７Ｒ，２８Ｒと、記憶素子３７，３８とを有している。トランジスタ２７Ｒ，２８Ｒは、Ｎ型のＭＯＳトランジスタである。トランジスタ２７Ｒのゲートは制御線ＣＬ３に接続され、ドレインはトランジスタ４１，４２，４５のドレインおよびトランジスタ４３，４４のゲートに接続され、ソースは記憶素子３７の一端に接続されている。トランジスタ２８Ｒのゲートは制御線ＣＬ３に接続され、ドレインはトランジスタ４３，４４，４６のドレインおよびトランジスタ４１，４２のゲートに接続され、ソースは記憶素子３８の一端に接続されている。
半導体回路１Ｒは、通常動作Ｍ１において、揮発性メモリであるＳＲＡＭ回路４０に情報を記憶させる。そして、例えば電源トランジスタ１２をオフ状態にすることによりスタンバイ動作Ｍ４を行う場合には、半導体回路１Ｒは、電源トランジスタ１２をオフ状態にする直前に、ストア動作Ｍ３を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３７，３８に記憶させる。
図８は、半導体回路１Ｒにおける、ある着目したメモリセル３０Ｒの一動作例を表すものである。図９Ａ，９Ｂは、ストア動作Ｍ３における状態を示す。比較例に係る半導体回路１Ｒでは、ストア動作Ｍ３を２回の動作Ｍ３１，Ｍ３２に分けて行う。まず、図８に示したように、駆動部２３Ｒは、ストア動作Ｍ３（動作Ｍ３１，Ｍ３２）において、信号ＳＣＬ３の電圧を高レベルにする。これにより、図９Ａ，９Ｂに示したように、トランジスタ２７Ｒ，２８Ｒはそれぞれオン状態になる。また、駆動部２２Ｒは、ストア動作Ｍ３における最初の動作Ｍ３１において信号ＳＣＴＲＬの電圧を高レベルＶＨにする。これにより、メモリセル３０Ｒでは、図９Ａに示したように、ＳＲＡＭ回路４０に記憶された情報に応じて、記憶素子３７，３８の一方に電流が流れる。この例では、インバータＩＶ１の出力電圧ＶＮ１が高レベルＶＨであり、インバータＩＶ２の出力電圧ＶＮ２が低レベルＶＬである。よって、記憶素子３８、トランジスタ２８Ｒ、およびトランジスタ４４の順にストア電流Ｉstore1が流れる。このとき、記憶素子３８では、ストア電流Ｉstore1がフリー層Ｆからピンド層Ｐに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と同じ方向（平行状態）になり、その結果、記憶素子３８の抵抗状態は、低抵抗状態ＲＬになる。次に、駆動部２２Ｒは、次の動作Ｍ３２において信号ＳＣＴＲＬの電圧を低レベルＶＬ（接地レベル）にする。これにより、メモリセル３０Ｒでは、図９Ｂに示したように、ＳＲＡＭ回路４０に記憶された情報に応じて、記憶素子３７，３８の他方に電流が流れる。この例では、トランジスタ４１、トランジスタ２７Ｒ、および記憶素子３７の順にストア電流Ｉstore2が流れる。このとき、記憶素子３７では、ストア電流Ｉstore2がピンド層Ｐからフリー層Ｆに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と反対の方向（反平行状態）になり、その結果、記憶素子３７の抵抗状態は、高抵抗状態ＲＨになる。
比較例に係る半導体回路１Ｒでは、ストア動作Ｍ３を２つの動作Ｍ３１，Ｍ３２により行うようにした。この場合には、２つの動作Ｍ３１，Ｍ３２により、記憶素子３７，３８に対して、一つずつ情報を記憶させる。よって、２つの動作Ｍ３１，Ｍ３２のそれぞれに割り当てられる時間が短くなるため、情報の書き込みが不十分になってしまい、書込エラーが生じるおそれがある。
一方、本実施の形態に係る半導体回路１では、トランジスタ３３，３６を設け、ストア動作Ｍ３の前に、あらかじめリセット動作Ｍ２を行うようにしたので、ストア動作Ｍ３を１つの動作で行うことができる。よって、記憶素子３７，３８への書込時間を確保することができるため、書込エラーが生じるおそれを低減することができる。
［効果］
以上のように本実施の形態では、トランジスタ３３，３６を設け、ストア動作の前に、あらかじめリセット動作を行うようにしたので、書込エラーが生じるおそれを低減することができる。
［変形例１−１］
上記実施の形態では、メモリセル３０（図２）において、トランジスタ３２，３５を設けたが、これに限定されるものではない。これに代えて、例えば、図１０に示すメモリセル３０Ａのようにトランジスタ３２，３５を省いてもよい。図１１に、このメモリセル３０Ａの一動作例を示す。これにより、メモリセル３０Ａの構成をシンプルすることができ、メモリセル３０Ａの面積を削減することができる。
一方、上記実施の形態のメモリセル３０では、トランジスタ３２，３５を設けるようにしたので、リーク電流を低減することができ、その結果、例えば、記憶素子３７，３８に書き込まれた情報を安定して維持することができる。
［変形例１−２］
上記実施の形態では、メモリセル３０（図２）において、記憶素子３７，３８の他端を制御線ＣＴＲＬに接続したが、これに限定されるものではない。これに代えて、例えば、図１２に示すメモリセル３０Ｂのように、メモリセル３０（図２）におけるトランジスタ３２および記憶素子３７の配置を入れ替えるとともに、トランジスタ３５および記憶素子３８の配置を入れ替えてもよい。この例では、記憶素子３７の一端はトランジスタ３１のソースおよびトランジスタ３３のドレインに接続され、他端はトランジスタ３２のドレインに接続されている。トランジスタ３２のゲートは制御線ＣＬ２に接続され、ドレインは記憶素子３７の他端に接続され、ソースは制御線ＣＴＲＬに接続されている。記憶素子３８の一端はトランジスタ３４のソースおよびトランジスタ３６のドレインに接続され、他端はトランジスタ３５のドレインに接続されている。トランジスタ３５のゲートは制御線ＣＬ２に接続され、ドレインは記憶素子３８の他端に接続され、ソースは制御線ＣＴＲＬに接続されている。
［変形例１−３］
上記実施の形態では、ワード線ＡＷＬおよび制御線ＣＴＲＬを図２，３における横方向に延伸するように構成するとともに、ビット線ＢＬＴ，ＢＬＢおよび制御線ＲＳＴ，ＣＬ１，ＣＬ２を図２，３における縦方向に延伸するように構成したが、これに限定されるものではない。例えば、図１３に示すメモリセル３０Ｃのように構成してもよい。本変形例に係るメモリセル３０Ｃを有するメモリセルアレイ２１Ｃは、ワード線ＡＷＬと、制御線ＣＴＲＬと、制御線ＲＳＴ，ＣＬ１，ＣＬ２と、ビット線ＢＬＴ，ＢＬＢとを有している。この例では、制御線ＲＳＴは、図１３における横方向に延伸するものであり、制御線ＲＳＴの一端は、本変形例に係る駆動部２２Ｃに接続されている。制御線ＣＬ１は、図１３における横方向に延伸するものであり、制御線ＣＬ１の一端は、駆動部２２Ｃに接続されている。制御線ＣＬ２は、図１３における横方向に延伸するものであり、制御線ＣＬ２の一端は、駆動部２２Ｃに接続されている。
［変形例１−４］
上記実施の形態では、フリー層Ｆ、トンネルバリア層Ｉ、およびピンド層Ｐが上からこの順に積層されたボトムピン構造を有する記憶素子３７，３８を用いたが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
図１４は、本変形例に係るメモリセル３０Ｄの一構成例を表すものである。このメモリセル３０Ｄを有するメモリセルアレイ２１Ｄは、ワード線ＡＷＬと、制御線ＣＴＲＬと、ビット線ＢＬＴと、ビット線ＢＬＢと、制御線ＲＳＴＤと、制御線ＣＬ１Ｄと、制御線ＣＬ２Ｄとを有している。メモリセル３０Ｄは、ＳＲＡＭ回路４０と、トランジスタ３１Ｄ〜３６Ｄと、記憶素子３７Ｄ，３８Ｄとを有している。
トランジスタ３１Ｄ〜３６Ｄは、Ｐ型のＭＯＳトランジスタである。トランジスタ３１Ｄ〜３６Ｄは、上記実施の形態に係るトランジスタ３１〜３６にそれぞれ対応するものである。トランジスタ３３Ｄ，３６Ｄのソースには電源電圧ＶＤＤが供給される。
図１５は、記憶素子３７Ｄの一構成例を表すものである。記憶素子３７Ｄは、ピンド層Ｐと、トンネルバリア層Ｉと、フリー層Ｆとを有している。この例では、フリー層Ｆは、下層側に配置されたトランジスタ３２Ｄに接続され、ピンド層Ｐは、上層側に配置された制御線ＣＴＲＬに接続されている。すなわち、記憶素子３７Ｄは、ピンド層Ｐ、トンネルバリア層Ｉ、およびフリー層Ｆが上からこの順に積層された、いわゆるトップピン構造を有するものである。なお、以上では記憶素子３７Ｄを例に挙げて説明したが、記憶素子３８Ｄについても同様である。
このように構成しても、上記実施の形態の場合と同様の効果を得ることができる。
［変形例１−５］
上記実施の形態では、Ｐ型のＭＯＳトランジスタを用いて電源トランジスタ１２を構成したが、これに限定されるものではなく、これに代えて、例えば、図１６に示す半導体回路１Ｅのように、Ｎ型のＭＯＳトランジスタを用いて電源トランジスタを構成してもよい。半導体回路１Ｅは、電源トランジスタ１２Ｅと、メモリ回路２０Ｅとを備えている。電源トランジスタ１２Ｅは、この例では、Ｎ型のＭＯＳトランジスタであり、ゲートには電源制御信号ＳＰＧが供給され、ドレインはメモリ回路２０Ｅに接続され、ソースには接地電圧ＶＳＳ１が供給されている。この構成により、半導体回路１Ｅでは、メモリ回路２０Ｅを使用する場合には、電源トランジスタ１２Ｅをオン状態にして、接地電圧ＶＳＳ１を、メモリ回路２０Ｅに、接地電圧ＶＳＳとして供給する。また、半導体回路１Ｅでは、メモリ回路２０Ｅを使用しない場合には、電源トランジスタ１２Ｅをオフ状態にする。メモリ回路２０Ｅは、メモリセルアレイ２１Ｅと、駆動部２２Ｅ，２３Ｅとを有している。メモリセルアレイ２１Ｅは、複数のメモリセル３０Ｅを有している。メモリセル３０Ｅは、例えば、ボトムピン構造の記憶素子を用いる場合には、例えば図１４に示したメモリセル３０Ｄにおいて記憶素子３７Ｄ，３８Ｄをボトムピン構造の記憶素子３７，３８に置き換えた構成を用いることができる。また、メモリセル３０Ｅは、例えばトップピン構造の記憶素子を用いる場合には、例えば図２に示したメモリセル３０において記憶素子３７，３８をトップピン構造の記憶素子３７Ｄ，３８Ｄに置き換えた構成を用いることができる。
［変形例１−６］
上記実施の形態では、電源トランジスタ１２を１つ設けたが、これに限定されるものではなく、これに代えて、例えば図１７に示す半導体回路１Ｆのように、複数の電源トランジスタを設けてもよい。半導体回路１Ｆは、制御部１１Ｆと、複数の電源トランジスタ１２１，１２２，…とを備えている。制御部１１Ｆは、電源トランジスタ１２１，１２２，…に電源制御信号ＳＰＧ１，ＳＰＧ２，…をそれぞれ供給して電源トランジスタ１２１，１２２，…をそれぞれオンオフすることにより、メモリ回路２０に対する電源供給を制御する。複数の電源トランジスタ１２１，１２２，…は、例えば、メモリ回路２０における複数のバンクに対応してそれぞれ設けられている。これにより、半導体回路１Ｆでは、メモリ回路２０のバンク単位で、電源供給を制御することができる。
［変形例１−７］
上記実施の形態では、スピン注入磁化反転型の磁気トンネル接合素子を用いて記憶素子３７，３８を構成したが、これに限定されるものではなく、流す電流の向きに応じて可逆的に抵抗状態が変化するものであれば、どのようなものを用いてもよい。具体的には、例えば、強誘電体メモリ素子や、ＡＲＡＭ（Atomic Random Access Memory）に用いられる、イオン源層と抵抗変化層とを積層することにより構成されるメモリ素子を用いてもよい。
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
＜２．第２の実施の形態＞
次に、第２の実施の形態に係る半導体回路２について説明する。本実施の形態は、ストア動作Ｍ３の方法が、上記第１の実施の形態と異なるものである。なお、上記第１の実施の形態に係る半導体回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
図１に示したように、半導体回路２は、メモリ回路５０を備えている。メモリ回路５０は、メモリセルアレイ５１と、駆動部５２，５３とを有している。
メモリセルアレイ５１は、メモリセル６０がマトリクス状に配置されたものである。
図１８は、メモリセル６０の一構成例を表すものである。図１９は、メモリセルアレイ５１の一構成例を表すものである。メモリセルアレイ５１は、複数のワード線ＡＷＬと、複数の制御線ＣＴＲＬと、複数のビット線ＢＬＴと、複数のビット線ＢＬＢと、複数の制御線ＲＳＴと、複数の制御線ＳＴＲと、複数の制御線ＣＬ１と、複数の制御線ＣＬ２とを有している。制御線ＳＴＲは、図１８，１９における縦方向に延伸するものであり、制御線ＳＴＲの一端は駆動部５３に接続され、制御線ＳＴＲには駆動部５３により信号ＳＳＴＲが印加されるようになっている。
メモリセル６０は、ＳＲＡＭ回路４０と、トランジスタ３１〜３６と、トランジスタ６１〜６４と、記憶素子３７，３８とを有している。トランジスタ６１〜６４は、Ｎ型のＭＯＳトランジスタである。トランジスタ６１のゲートはトランジスタ４１，４２，４５，３１のドレインおよびトランジスタ４３，４４のゲートに接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはトランジスタ６２のドレインに接続されている。トランジスタ６２のゲートは制御線ＳＴＲに接続され、ドレインはトランジスタ６１のソースに接続され、ソースはトランジスタ３１のソースおよびトランジスタ３２，３３のドレインに接続されている。トランジスタ６３のゲートはトランジスタ４３，４４，４６，３４のドレインおよびトランジスタ４１，４２のゲートに接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはトランジスタ６４のドレインに接続されている。トランジスタ６４のゲートは制御線ＳＴＲに接続され、ドレインはトランジスタ６３のソースに接続され、ソースはトランジスタ３４のソースおよびトランジスタ３５，３６のドレインに接続されている。
駆動部５２は、制御部１１から供給される制御信号に基づいて、ワード線ＡＷＬに信号ＳＡＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加するものである。
駆動部５３は、制御部１１から供給される制御信号に基づいて、制御線ＲＳＴに信号ＳＲＳＴを印加し、制御線ＳＴＲに信号ＳＳＴＲを印加し、制御線ＣＬ１に信号ＳＣＬ１を印加し、制御線ＣＬ２に信号ＳＣＬ２を印加するものである。また、駆動部５３は、制御部１１から供給される制御信号およびデータに基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ５１に情報を書き込む。また、駆動部５３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ５１から情報を読み出し、読み出した情報を制御部１１に供給するようになっている。
ここで、トランジスタ６１は、本開示における「第３のトランジスタ」の一具体例に対応する。トランジスタ６２は、本開示における「第４のトランジスタ」の一具体例に対応する。
図２０は、半導体回路２における、ある着目したメモリセル６０の一動作例を表すものである。図２１Ａ〜２１Ｅは、メモリセル６０の状態を表すものであり、図２１Ａは、通常動作Ｍ１における状態を示し、図２１Ｂは、リセット動作Ｍ２における状態を示し、図２１Ｃは、ストア動作Ｍ３における状態を示し、図２１Ｄは、スタンバイ動作Ｍ４における状態を示し、図２１Ｅは、リストア動作Ｍ５における状態を示す。
通常動作Ｍ１では、図２０に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル６０に電源電圧ＶＤＤが供給される。また、駆動部５３は、信号ＳＣＬ１，ＳＣＬ２，ＳＲＳＴ，ＳＳＴＲの電圧をそれぞれ低レベルにする。これにより、図２１Ａに示したように、トランジスタ３１〜３６，６２，６４は、全てオフ状態になる。また、駆動部５２は、信号ＳＣＴＲＬの電圧を低レベルＶＬ（接地レベル）にする。
リセット動作Ｍ２では、図２０に示したように、駆動部５３は、信号ＳＣＬ２，ＳＲＳＴの電圧をそれぞれ高レベルにするとともに、信号ＳＣＬ１，ＳＳＴＲの電圧をそれぞれ低レベルにする。これにより、図２１Ｂに示したように、トランジスタ３２，３３，３５，３６はそれぞれオン状態になり、トランジスタ３１，３４，６２，６４はそれぞれオフ状態になる。また、駆動部５２は、信号ＳＣＴＲＬの電圧を高レベルＶＨにする。これにより、記憶素子３７、トランジスタ３２、およびトランジスタ３３の順にリセット電流Ｉreset1が流れるとともに、記憶素子３８、トランジスタ３５、およびトランジスタ３６の順にリセット電流Ｉreset2が流れる。これにより、記憶素子３７，３８の抵抗状態が、ともに低抵抗状態ＲＬになる。
ストア動作Ｍ３では、図２０に示したように、駆動部５３は、信号ＳＣＬ２，ＳＳＴＲの電圧をそれぞれ高レベルにするとともに、信号ＳＣＬ１，ＳＲＳＴの電圧をそれぞれ低レベルにする。これにより、図２１Ｃに示したように、トランジスタ３２，３５，６２，６４はそれぞれオン状態になり、トランジスタ３１，３３，３４，３６はそれぞれオフ状態になる。また、駆動部５２は、信号ＳＣＴＲＬの電圧を低レベルＶＬ（接地レベル）にする。これにより、ＳＲＡＭ回路４０に記憶された情報に応じて、記憶素子３７，３８の一方に電流が流れる。この例では、インバータＩＶ１の出力電圧ＶＮ１が高レベルＶＨであり、インバータＩＶ２の出力電圧ＶＮ２が低レベルＶＬである。よって、トランジスタ６１、トランジスタ６２、トランジスタ３２、および記憶素子３７の順にストア電流Ｉstoreが流れる。その結果、記憶素子３７の抵抗状態は、高抵抗状態ＲＨになる。
スタンバイ動作Ｍ４では、図２０に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２（図１）はオフ状態になり、メモリセル３０への電源供給が停止する。これにより、信号ＳＣＬ１，ＳＣＬ２，ＳＲＳＴ，ＳＳＴＲの電圧はそれぞれ低レベルになる。これにより、図２１Ｄに示したように、トランジスタ３１〜３６，６２，６４はそれぞれオフ状態になる。また、信号ＳＣＴＲＬの電圧は低レベルＶＬになる。このとき、記憶素子３７，３８の抵抗状態は、それぞれ維持される。
リストア動作Ｍ５では、図２０に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル３０に電源電圧ＶＤＤが供給される。また、駆動部５３は、信号ＳＣＬ１，ＳＣＬ２の電圧をそれぞれ高レベルにするとともに、信号ＳＲＳＴ，ＳＳＴＲの電圧を低レベルにする。これにより、図２１Ｅに示したように、トランジスタ３１，３２，３４，３５はそれぞれオン状態になり、トランジスタ３３，３６，６２，６４はそれぞれオフ状態になる。また、駆動部５２は、信号ＳＣＴＲＬの電圧を低レベルＶＬ（接地レベル）にする。これにより、記憶素子３７，３８の抵抗状態に応じて、ＳＲＡＭ回路４０における電圧状態が定まる。この例では、記憶素子３７の抵抗状態は高抵抗状態ＲＨであり、記憶素子３８の抵抗状態は低抵抗状態ＲＬである。よって、インバータＩＶ１の出力電圧ＶＮ１が高レベルＶＨになり、インバータＩＶ２の出力電圧ＶＮ２が低レベルＶＬになる。
このように、半導体回路２では、トランジスタ６１〜６４を設け、ストア動作Ｍ３を行うときに、図２１Ｃに示したように、トランジスタ６２，６４をオン状態にすることにより記憶素子３７，３８にストア電流Ｉstoreを流すようにした。これにより、半導体回路２では、ディスターブが生じるおそれを低減することができる。すなわち、例えば、第１の実施の形態に係る半導体回路１では、ストア動作Ｍ３を行うときに、図６Ｃに示したように、ＳＲＡＭ回路４０がストア電流Ｉstoreを供給する。よって、ストア電流Ｉstoreの電流値が大きい場合には、ＳＲＡＭ回路４０に記憶された情報が失われてしまい、いわゆるディスターブが生じるおそれがある。また、これを回避するためにＳＲＡＭ回路４０の各トランジスタのサイズを大きくした場合には、半導体回路１の面積が大きくなってしまう。一方、本実施の形態に係る半導体回路２では、ストア動作Ｍ３を行うときに、図２１Ｃに示したように、トランジスタ６１，６３がストア電流Ｉstoreを供給するようにした。これにより、半導体回路２では、ディスターブが生じるおそれを低減することができる。また、ＳＲＡＭ回路４０の各トランジスタのサイズを小さくすることができるため、半導体回路２の面積を小さくすることができる。
以上のように本実施の形態では、トランジスタ６１〜６４を設け、ストア動作Ｍ３を行うときに、トランジスタ６２，６４をオン状態にすることにより記憶素子にストア電流Ｉstoreを流すようにしたので、ディスターブが生じるおそれを低減することができるとともに、半導体回路のサイズを小さくすることができる。その他の効果は、上記第１の実施の形態の場合と同様である。
［変形例２−１］
上記実施の形態では、メモリセル６０（図１８）において、トランジスタ３２，３５を設けたが、これに限定されるものではない。これに代えて、例えば、図２２に示すメモリセル６０Ａのようにトランジスタ３２，３５を省いてもよい。図２３に、このメモリセル６０Ａの一動作例を示す。これにより、メモリセル６０Ａの構成をシンプルすることができ、メモリセル６０Ａの面積を削減することができる。
［変形例２−２］
上記実施の形態では、メモリセル６０（図１８）において、記憶素子３７，３８の他端を制御線ＣＴＲＬに接続したが、これに限定されるものではない。これに代えて、例えば、図２４に示すメモリセル６０Ｂのように、メモリセル６０（図１８）におけるトランジスタ３２および記憶素子３７の配置を入れ替えるとともに、トランジスタ３５および記憶素子３８の配置を入れ替えてもよい。この例では、記憶素子３７の一端はトランジスタ３１，６２のソースおよびトランジスタ３３のドレインに接続され、他端はトランジスタ３２のドレインに接続されている。トランジスタ３２のゲートは制御線ＣＬ２に接続され、ドレインは記憶素子３７の他端に接続され、ソースは制御線ＣＴＲＬに接続されている。記憶素子３８の一端はトランジスタ３４，６４のソースおよびトランジスタ３６のドレインに接続され、他端はトランジスタ３５のドレインに接続されている。トランジスタ３５のゲートは制御線ＣＬ２に接続され、ドレインは記憶素子３８の他端に接続され、ソースは制御線ＣＴＲＬに接続されている。
［変形例２−３］
上記実施の形態では、ワード線ＡＷＬおよび制御線ＣＴＲＬを図１８，１９における横方向に延伸するように構成するとともに、ビット線ＢＬＴ，ＢＬＢおよび制御線ＲＳＴ，ＳＴＲ，ＣＬ１，ＣＬ２を図１８，１９における縦方向に延伸するように構成したが、これに限定されるものではない。例えば、図２５に示すメモリセル６０Ｃのように構成してもよい。本変形例に係るメモリセル６０Ｃを有するメモリセルアレイ５１Ｃは、ワード線ＡＷＬと、制御線ＣＴＲＬと、制御線ＲＳＴ，ＳＴＲ，ＣＬ１，ＣＬ２と、ビット線ＢＬＴ，ＢＬＢとを有している。この例では、制御線ＲＳＴは、図２５における横方向に延伸するものであり、制御線ＲＳＴの一端は、本変形例に係る駆動部５２Ｃに接続されている。制御線ＳＴＲは、図２５における横方向に延伸するものであり、制御線ＳＴＲの一端は、駆動部５２Ｃに接続されている。制御線ＣＬ１は、図２５における横方向に延伸するものであり、制御線ＣＬ１の一端は、駆動部５２Ｃに接続されている。制御線ＣＬ２は、図２５における横方向に延伸するものであり、制御線ＣＬ２の一端は、駆動部５２Ｃに接続されている。
［変形例２−４］
上記実施の形態では、Ｎ型のＭＯＳトランジスタを用いてトランジスタ６１，６３を構成したが、これに限定されるものではなく、これに代えて、例えば、図２６に示すメモリセル６０Ｄのように、Ｐ型のＭＯＳトランジスタを用いてトランジスタ６１Ｄ，６３Ｄを構成してもよい。トランジスタ６１Ｄのゲートはトランジスタ４３，４４，４６，３４のドレインおよびトランジスタ４１，４２のゲートに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ６２のドレインに接続されている。トランジスタ６３Ｄのゲートはトランジスタ４１，４２，４５，３１のドレインおよびトランジスタ４３，４４のゲートに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ６４のドレインに接続されている。すなわち、Ｐ型のＭＯＳトランジスタを用いてトランジスタ６１Ｄ，６３Ｄを構成するとともに、インバータＩＶ１の出力信号とインバータＩＶ２の出力信号が互いに反転していることを考慮し、トランジスタ６１ＤのゲートにインバータＩＶ２の出力信号を印加し、トランジスタ６３ＤのゲートにインバータＩＶ１の出力信号を印加するようにしている。
［変形例２−５］
上記実施の形態では、トランジスタ６１，６２のうちの、トランジスタ３２に接続されたトランジスタ６２をスイッチとして動作させるとともに、トランジスタ６３，６４のうちの、トランジスタ３５に接続されたトランジスタ６４をスイッチとして動作させたが、これに限定されるものではない。これに代えて、例えば、図２７に示すメモリセル６０Ｅのように構成してもよい。このメモリセル６０Ｅを有するメモリセルアレイ５１Ｅは、ワード線ＡＷＬと、制御線ＣＴＲＬと、ビット線ＢＬＴと、ビット線ＢＬＢと、制御線ＲＳＴと、制御線ＳＴＲＥと、制御線ＣＬ１と、制御線ＣＬ２とを有している。メモリセル６０Ｅは、トランジスタ６１Ｅ〜６４Ｅを有している。トランジスタ６１Ｅ〜６４Ｅは、Ｐ型のＭＯＳトランジスタである。トランジスタ６１Ｅのゲートは制御線ＳＴＲＥに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ６２Ｅのソースに接続されている。トランジスタ６２Ｅのゲートはトランジスタ４３，４４，４６，３４のドレインおよびトランジスタ４１，４２のゲートに接続され、ソースはトランジスタ６１Ｅのドレインに接続され、ドレインはトランジスタ３１のソースおよびトランジスタ３２，３３のドレインに接続されている。トランジスタ６３Ｅのゲートは制御線ＳＴＲＥに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ６４Ｅのソースに接続されている。トランジスタ６４Ｅのゲートはトランジスタ４１，４２，４５，３１のドレインおよびトランジスタ４３，４４のゲートに接続され、ソースはトランジスタ６３Ｅのドレインに接続され、ドレインはトランジスタ３４のソースおよびトランジスタ３５，３６のドレインに接続されている。
［変形例２−６］
上記実施の形態では、ボトムピン構造を有する記憶素子３７，３８を用いたが、これに限定されるものではなく、これに代えて、例えば、図２８に示すメモリセル６０Ｆのように、トップピン構造を有する記憶素子３７Ｄ，３８Ｄを用いてもよい。このメモリセル６０Ｆは、上記変形例２−５に係るメモリセル６０Ｅ（図２７）に本変形例を適用したものである。このメモリセル６０Ｆを有するメモリセルアレイ５１Ｆは、ワード線ＡＷＬと、制御線ＣＴＲＬと、ビット線ＢＬＴと、ビット線ＢＬＢと、制御線ＲＳＴＦと、制御線ＳＴＲＦと、制御線ＣＬ１Ｆと、制御線ＣＬ２Ｆとを有している。メモリセル６０Ｆは、ＳＲＡＭ回路４０と、トランジスタ３１Ｄ〜３６Ｄと、記憶素子３７Ｄ，３８Ｄとを有している。トランジスタ３１Ｆ〜３６Ｆは、Ｐ型のＭＯＳトランジスタである。トランジスタ３１Ｆ〜３６Ｆは、メモリセル６０Ｅ（図２７）のトランジスタ３１〜３６にそれぞれ対応するものである。トランジスタ３３Ｆ，３６Ｆのソースには電源電圧ＶＤＤが供給される。トランジスタ６１Ｆ〜６４Ｆは、Ｎ型のＭＯＳトランジスタである。トランジスタ６１Ｆ〜６４Ｆは、メモリセル６０Ｅ（図２７）のトランジスタ６１Ｅ〜６４Ｅにそれぞれ対応するものである。トランジスタ６１Ｆ，６３Ｆのドレインは接地される。
［変形例２−７］
上記実施の形態では、Ｐ型のＭＯＳトランジスタを用いて電源トランジスタ１２を構成したが、これに限定されるものではなく、これに代えて、変形例１−５に係る半導体回路１Ｅ（図１６）と同様に、Ｎ型のＭＯＳトランジスタを用いて電源トランジスタを構成してもよい。例えば、ボトムピン構造の記憶素子を用いる場合には、例えば図２８に示したメモリセル６０Ｆにおいて記憶素子３７Ｄ，３８Ｄをボトムピン構造の記憶素子３７，３８に置き換えた構成のメモリセルを用いることができる。また、例えばトップピン構造の記憶素子を用いる場合には、例えば図２７に示したメモリセル６０Ｅにおいて記憶素子３７，３８をトップピン構造の記憶素子３７Ｄ，３８Ｄに置き換えた構成のメモリセルを用いることができる。
［変形例２−８］
上記変形例２−５に係るメモリセル６０Ｅでは、メモリセル６０Ｅにトランジスタ６１Ｅ，６３Ｅを設けたが、これに限定されるものではない。以下に、本変形例に係るメモリセル６０Ｇについて詳細に説明する。
図２９は、メモリセル６０Ｇの一構成例を表すものである。図３０は、メモリセル６０Ｇを有するメモリセルアレイ５１Ｇの一構成例を表すものである。図３１Ａ〜３１Ｄは、メモリセル６０Ｇのレイアウトの一例を表すものであり、図３１Ａは、下層側からActive,Gate,Contactの各層のレイアウトを示し、図３１Ｂは、下層側からContact,記憶素子,LocalM1,InterMediateV1の各層のレイアウトを示し、図３１Ｃは、下層側からLocalM1,InterMediateV1,InterMediateM1の各層のレイアウトを示し、図３１Ｄは、下層側からInterMediateM1,InterMediateV2,InterMediateM2の各層のレイアウトを示す。
メモリセルアレイ５１Ｇは、複数のワード線ＡＷＬと、複数の制御線ＣＴＲＬと、複数のビット線ＢＬＴと、複数のビット線ＢＬＢと、複数の制御線ＳＴＬ１と、複数の制御線ＳＴＬ２と、複数の制御線ＲＳＴと、複数の制御線ＣＬ１と、複数の制御線ＣＬ２と、トランジスタ９１，９２とを有している。制御線ＳＴＬ１は、図２９，３０における縦方向に延伸するものであり、制御線ＳＴＬ１の一端はトランジスタ９１のドレインに接続されている。制御線ＳＴＬ２は、図２９，３０における縦方向に延伸するものであり、制御線ＳＴＬ２の一端はトランジスタ９２のドレインに接続されている。トランジスタ９１，９２はＰ型のＭＯＳトランジスタであり、上記変形例２−５に係るメモリセル６０Ｅにおけるトランジスタ６１Ｅ，６３Ｅに対応するものである。トランジスタ９１のゲートには信号ＳＳＴＲＧが供給され、ソースには電源電圧ＶＤＤが供給され、ドレインは制御線ＳＴＬ１に接続されている。トランジスタ９２のゲートには信号ＳＳＴＲＧが供給され、ソースには電源電圧ＶＤＤが供給され、ドレインは制御線ＳＴＬ２に接続されている。
メモリセル６０Ｇは、ＳＲＡＭ回路４０と、トランジスタ３１，３３，３４，３６，６２Ｅ，６４Ｅと、記憶素子３７，３８とを有している。なお、上記変形例２−５に係るメモリセル６０Ｅに変形例２−１を適用することにより、トランジスタ３２，３５を省いている。トランジスタ６２Ｅのソースは制御線ＳＴＬ１に接続されており、トランジスタ６４Ｅのソースは制御線ＳＴＬ２に接続されている。
この例では、メモリセルアレイ５１Ｇに２つのトランジスタ９１，９２を設けたが、これに限定されるものではない。以下に、本変形例に係るメモリセル６０Ｈについて詳細に説明する。
図３２は、メモリセル６０Ｈの一構成例を表すものである。図３３は、メモリセル６０Ｈを有するメモリセルアレイ５１Ｈの一構成例を表すものである。メモリセルアレイ５１Ｈは、複数のワード線ＡＷＬと、複数の制御線ＣＴＲＬと、複数のビット線ＢＬＴと、複数のビット線ＢＬＢと、複数の制御線ＳＴＬと、複数の制御線ＲＳＴと、複数の制御線ＣＬ１と、複数の制御線ＣＬ２と、トランジスタ９３とを有している。制御線ＳＴＬは、図３２，３３における縦方向に延伸するものであり、制御線ＳＴＬの一端はトランジスタ９３のドレインに接続されている。トランジスタ９３はＰ型のＭＯＳトランジスタであり、上記メモリセル６０Ｇにおけるトランジスタ９１，９２に対応するものである。トランジスタ９３のゲートには信号ＳＳＴＲＨが供給され、ソースには電源電圧ＶＤＤが供給され、ドレインは制御線ＳＴＬに接続されている。
メモリセル６０Ｈは、ＳＲＡＭ回路４０と、トランジスタ３１，３３，３４，３６，６２Ｅ，６４Ｅと、記憶素子３７，３８とを有している。トランジスタ６２Ｅのソースは制御線ＳＴＬに接続されており、トランジスタ６４Ｅのソースは制御線ＳＴＬに接続されている。
［変形例２−９］
上記実施の形態では、スピン注入磁化反転型の磁気トンネル接合素子を用いて記憶素子３７，３８を構成したが、これに限定されるものではなく、流す電流の向きに応じて可逆的に抵抗状態が変化するものであれば、どのようなものを用いてもよい。具体的には、例えば、強誘電体メモリ素子や、ＡＲＡＭ（Atomic Random Access Memory）に用いられる、イオン源層と抵抗変化層とを積層することにより構成されるメモリ素子を用いてもよい。
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
＜３．応用例および適用例＞
次に、上記実施の形態および変形例で説明した技術の応用例、および電子機器への適用例について説明する。
（応用例）
上記実施の形態では、本技術を、ＳＲＡＭ回路４０に応用したが、これに限定されるものではない。例えば、本技術を、例えば、図３４Ａ〜３４Ｄに示したフリップフロップ回路１０１〜１０４に応用してもよい。フリップフロップ回路１０１は、マスタラッチ回路１０１Ｍおよびスレーブラッチ回路１０１Ｓを有する、いわゆるマスタスレーブ型のＤ型フリップフロップ回路である。フリップフロップ回路１０２〜１０４についても同様である。
図３５は、本応用例に係るフリップフロップ回路２０１の一構成例である。フリップフロップ回路２０１は、図３４Ａに示したフリップフロップ回路１０１に、第１の実施の形態に係る技術を応用したものである。フリップフロップ回路２０１は、マスタラッチ回路１０１Ｍと、スレーブラッチ回路２０１Ｓとを有している。このスレーブラッチ回路２０１Ｓには、第１の実施の形態に係る技術が応用されている。スレーブラッチ回路２０１Ｓは、インバータＩＶ３，ＩＶ４と、トランスミッションゲートＴＧと、スイッチ９９と、トランジスタ３１〜３６と、記憶素子３７，３８とを有している。インバータＩＶ３の入力端子は、インバータＩＶ４の出力端子およびトランジスタ３４のドレインに接続され、インバータＩＶ３の出力端子は、トランスミッションゲートＴＧの一端およびスイッチ９９の一端に接続される。インバータＩＶ４の入力端子は、トランスミッションゲートＴＧの他端、スイッチ９９の他端、およびトランジスタ３１のドレインに接続され、インバータＩＶ４の出力端子は、インバータＩＶ３の入力端子およびトランジスタ３４のドレインに接続される。通常動作Ｍ１を行う場合には、スイッチ９９をオフ状態にし、ストア動作Ｍ３およびリストア動作Ｍ５を行う場合には、スイッチ９９をオン状態にする。
なお、この例では、スレーブラッチ回路に、第１の実施の形態に係る技術を応用したが、これに限定されるものではない。これに代えて、例えば、スレーブラッチ回路に、第２の実施の形態に係る技術を応用してもよい。また、マスタラッチ回路に第１の実施の形態に係る技術を応用してもよい。

（電子機器への適用例）
図３６は、上記実施の形態等の半導体回路が適用されるスマートフォンの外観を表すものである。このスマートフォンは、例えば、本体部３１０、表示部３２０、およびバッテリ３３０を有している。
上記実施の形態等の半導体回路は、このようなスマートフォンの他、デジタルカメラ、ノート型パーソナルコンピュータ、携帯型ゲーム機、ビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。特に、本技術は、バッテリを有する携帯型の電子機器に適用すると効果的である。
以上、いくつかの実施の形態および変形例、ならびにそれらの具体的な応用例および電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、上記実施の形態等では、リセット動作Ｍ２を行うことにより、記憶素子３７，３８の抵抗状態を低抵抗状態ＲＬにしたが、これに限定されるものではなく、これに代えて、リセット動作Ｍ２を行うことにより、記憶素子３７，３８の抵抗状態を高抵抗状態ＲＨにしてもよい。
また、例えば、上記応用例では、本技術をＤ型フリップフロップ回路に応用したが、これに限定されるものではなく、例えば、他のフリップフロップ回路に応用してもよいし、ラッチ回路に応用してもよい。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成とすることができる。
（１）第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、
前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と、
オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、
オン状態になることにより第１の直流電圧を前記第３のノードに供給する第２のトランジスタと、
前記第３のノードに接続され、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子を有する第１の記憶部と
を備えた半導体回路。
（２）ドレインと、ソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有し、前記ドレインおよび前記ソースの一方に第２の直流電圧が供給された第３のトランジスタと、
オン状態になることにより前記第３のトランジスタの前記ドレインおよび前記ソースの他方を前記第３のノードに接続する第４のトランジスタと
をさらに備えた
前記（１）に記載の半導体回路。
（３）ドレインと、ソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有し、前記ドレインおよび前記ソースの一方が前記第３のノードに接続された第３のトランジスタと、
オン状態になることにより第２の直流電圧を前記第３のトランジスタの前記ドレインおよび前記ソースの他方に供給する第４のトランジスタと
をさらに備えた
前記（１）に記載の半導体回路。
（４）第４のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第５のノードに印加可能に構成された第３の回路と、
前記第５のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第４のノードに印加可能に構成された第４の回路と、
オン状態になることにより前記第４のノードを第６のノードに接続する第５のトランジスタと、
オン状態になることにより前記第１の直流電圧を前記第６のノードに供給する第６のトランジスタと、
前記第６のノードに接続され、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第２の記憶素子を有する第２の記憶部と、
ドレインと、ソースと、前記第４のノードまたは前記第５のノードに接続されたゲートとを有し、前記ドレインおよび前記ソースの一方が前記第６のノードに接続された第７のトランジスタと
をさらに備え、
前記第４のトランジスタは、オン状態になることにより前記第２の直流電圧を前記第７のトランジスタの前記ドレインおよび前記ソースの他方に供給する
前記（３）に記載の半導体回路。
（５）駆動部をさらに備え、
前記第１の記憶部は、前記第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子とを有し、
前記駆動部は、
第１の期間において、前記制御電圧を前記第１の直流電圧の電圧レベルと異なる第１の電圧レベルに設定し、前記第２のトランジスタをオン状態にし、前記第１のトランジスタおよび前記第４のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を前記第１の抵抗状態にし、
前記第１の期間の後の第２の期間において、前記制御電圧を第２の電圧レベルに設定し、前記第４のトランジスタをオン状態にし、前記第１のトランジスタおよび前記第２のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を、前記第１のノードにおける電圧に応じた抵抗状態にする
前記（２）から（４）のいずれかに記載の半導体回路。
（６）前記駆動部は、
前記第２の期間の後の第３の期間において、前記制御電圧を前記第２の電圧レベルに設定し、前記第１のトランジスタをオン状態にし、前記第２のトランジスタおよび前記第４のトランジスタをオフ状態にすることにより、前記第１のノードにおける電圧を、前記第１の記憶素子の抵抗状態に応じた電圧に設定する
前記（５）に記載の半導体回路。
（７）駆動部をさらに備え、
前記第１の記憶部は、前記第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子とを有し、
前記駆動部は、
第１の期間において、前記制御電圧を前記第１の直流電圧の電圧レベルと異なる第１の電圧レベルに設定し、前記第２のトランジスタをオン状態にし、前記第１のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を前記第１の抵抗状態にし、
前記第１の期間の後の第２の期間において、前記制御電圧を第２の電圧レベルに設定し、前記第１のトランジスタをオン状態にし、前記第２のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を、前記第１のノードにおける電圧に応じた抵抗状態にする
前記（１）に記載の半導体回路。
（８）前記第１の記憶素子は、第１の端子と、制御電圧が供給される第２の端子とを有し、
前記第１の記憶部は、オン状態になることにより、前記第３のノードと前記第１の記憶素子の前記第１の端子とを接続する第８のトランジスタを有する
前記（１）から（７）のいずれかに記載の半導体回路。
（９）前記第１の記憶素子は、前記第３のノードに接続された第１の端子と、第２の端子とを有し、
前記第１の記憶部は、オン状態になることにより、前記第１の記憶素子の前記第２の端子に制御電圧を供給する第８のトランジスタを有する
前記（１）から（７）のいずれかに記載の半導体回路。
（１０）前記第１の記憶素子は、前記第３のノードに接続された第１の端子と、制御電圧が供給される第２の端子とを有する
前記（１）から（７）のいずれかに記載の半導体回路。
（１１）オン状態になることにより前記第２のノードを第７のノードに接続する第９のトランジスタと、
オン状態になることにより前記第１の直流電圧を前記第７のノードに供給する第１０のトランジスタと、
前記第７のノードに接続され、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第３の記憶素子を有する第３の記憶部と
をさらに備えた
前記（１）から（１０）のいずれかに記載の半導体回路。
（１２）オン状態になることにより、前記第１の回路および前記第２の回路に電源電圧または接地電圧を供給する第１１のトランジスタをさらに備えた
前記（１）から（１１）のいずれかに記載の半導体回路。
（１３）前記第１の抵抗状態は、前記第２の抵抗状態よりも、抵抗値が低い状態である
前記（１）から（１２）のいずれかに記載の半導体回路。
（１４）前記第１の抵抗状態は、前記第２の抵抗状態よりも、抵抗値が高い状態である
前記（１）から（１２）のいずれかに記載の半導体回路。
（１５）前記第１の記憶素子は、第１の端子および第２の端子を有し、前記第１の端子および前記第２の端子の間に流れる電流の向きに応じて可逆的に抵抗状態が変化することを利用して情報を記憶する
前記（１）から（１４）のいずれかに記載の半導体回路。
（１６）前記第１の記憶素子は、スピン注入磁化反転型の記憶素子である
前記（１５）に記載の半導体回路。
（１７）ＳＲＡＭ回路を備え、
前記ＳＲＡＭ回路は、前記第１の回路および前記第２の回路を有する
前記（１）から（１６）のいずれかに記載の半導体回路。
（１８）ラッチ回路を備え、
前記ラッチ回路は、前記第１の回路および前記第２の回路を有する
前記（１）から（３）のいずれかに記載の半導体回路。
（１９）マスタラッチ回路とスレーブラッチ回路とを有するフリップフロップ回路を備え、
前記スレーブラッチ回路は、前記第１の回路および前記第２の回路を有する
前記（１）から（３）のいずれかに記載の半導体回路。
（２０）第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と、オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、オン状態になることにより第１の直流電圧を前記第３のノードに供給する第２のトランジスタと、前記第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子を有する第１の記憶部とを備えた半導体回路に対して、
第１の期間において、前記制御電圧を前記第１の直流電圧の電圧レベルと異なる第１の電圧レベルに設定し、前記第２のトランジスタをオン状態にし、前記第１のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を前記第１の抵抗状態にする第１の駆動を行い、
前記第１の期間の後の第２の期間において、前記制御電圧を第２の電圧レベルに設定することにより、前記第１の記憶素子の抵抗状態を、前記第１のノードにおける電圧に応じた抵抗状態にする第２の駆動を行う
駆動方法。
（２１）前記半導体回路は、
ドレインと、ソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有し、前記ドレインおよび前記ソースの一方に第２の直流電圧が供給された第３のトランジスタと、
オン状態になることにより前記第３のトランジスタの前記ドレインおよび前記ソースの他方を前記第３のノードに接続する第４のトランジスタと
をさらに備え、
前記第１の期間において、さらに前記第４のトランジスタをオフ状態にすることにより、前記第１の駆動を行い、
前記第２の期間において、前記第４のトランジスタをオン状態にし、前記第１のトランジスタおよび前記第２のトランジスタをオフ状態にすることにより、前記第２の駆動を行う
前記（２０）に記載の駆動方法。
（２２）前記半導体回路は、
ドレインと、ソースと、前記第１のノードまたは前記第２のノードに接続されたゲートを有し、前記ドレインおよび前記ソースの一方が前記第３のノードに接続された第３のトランジスタと、
オン状態になることにより第２の直流電圧を前記第３のトランジスタの前記ドレインおよび前記ソースの他方に供給する第４のトランジスタと
をさらに備え、
前記第１の期間において、さらに前記第４のトランジスタをオフ状態にすることにより、前記第１の駆動を行い、
前記第２の期間において、前記第４のトランジスタをオン状態にし、前記第１のトランジスタおよび前記第２のトランジスタをオフ状態にすることにより、前記第２の駆動を行う
前記（２０）に記載の駆動方法。
（２３）前記第２の期間の後の第３の期間において、前記制御電圧を前記第１の電圧レベルに設定し、前記第１のトランジスタをオン状態にし、前記第２のトランジスタおよび前記第４のトランジスタをオフ状態にすることにより、第３の駆動を行う
前記（２１）または（２２）に記載の駆動方法。
（２４）前記第２の期間において、前記第１のトランジスタをオン状態にし、前記第２のトランジスタをオフ状態にすることにより、前記第２の駆動を行う
前記（２０）に記載の駆動方法。
（２５）前記第２の期間の後の第３の期間において、前記制御電圧を前記第１の電圧レベルに設定し、前記第１のトランジスタをオン状態にし、前記第２のトランジスタをオフ状態にすることにより、第３の駆動を行う
前記（２４）に記載の駆動方法。
（２６）半導体回路と、
前記半導体回路に電源電圧を供給するバッテリと
を備え、
前記半導体回路は、
第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、
前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と、
オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、
オン状態になることにより第１の直流電圧を前記第３のノードに供給する第２のトランジスタと、
前記第３のノードに接続され、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子を有する第１の記憶部と
を有する
電子機器。
本出願は、日本国特許庁において２０１６年１月１５日に出願された日本特許出願番号２０１６−６４２３号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (26)

  1. 第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、
    前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と、
    オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、
    オン状態になることにより第１の直流電圧を前記第３のノードに供給する第２のトランジスタと、
    前記第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子と、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子とを有する第１の記憶部と、
    駆動部と
    を備え、
    前記駆動部は、
    第１の期間において、前記制御電圧を前記第１の直流電圧の電圧レベルと異なる第１の電圧レベルに設定し、前記第２のトランジスタをオン状態にし、前記第１のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を前記第１の抵抗状態にする第１の駆動を行い、
    前記第１の期間の後の第２の期間において、前記制御電圧を第２の電圧レベルに設定することにより、前記第１の記憶素子の抵抗状態を、前記第１のノードにおける電圧に応じた抵抗状態にする第２の駆動を行う
    半導体回路。
  2. ドレインと、ソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有し、前記ドレインおよび前記ソースの一方に第２の直流電圧が供給された第３のトランジスタと、
    オン状態になることにより前記第３のトランジスタの前記ドレインおよび前記ソースの他方を前記第３のノードに接続する第４のトランジスタと
    をさらに備えた
    請求項１に記載の半導体回路。
  3. ドレインと、ソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有し、前記ドレインおよび前記ソースの一方が前記第３のノードに接続された第３のトランジスタと、
    オン状態になることにより第２の直流電圧を前記第３のトランジスタの前記ドレインおよび前記ソースの他方に供給する第４のトランジスタと
    をさらに備えた
    請求項１に記載の半導体回路。
  4. 第４のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第５のノードに印加可能に構成された第３の回路と、
    前記第５のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第４のノードに印加可能に構成された第４の回路と、
    オン状態になることにより前記第４のノードを第６のノードに接続する第５のトランジスタと、
    オン状態になることにより前記第１の直流電圧を前記第６のノードに供給する第６のトランジスタと、
    前記第６のノードに接続され、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第２の記憶素子を有する第２の記憶部と、
    ドレインと、ソースと、前記第４のノードまたは前記第５のノードに接続されたゲートとを有し、前記ドレインおよび前記ソースの一方が前記第６のノードに接続された第７のトランジスタと
    をさらに備え、
    前記第４のトランジスタは、オン状態になることにより前記第２の直流電圧を前記第７のトランジスタの前記ドレインおよび前記ソースの他方に供給する
    請求項３に記載の半導体回路。
  5. 前記駆動部は、
    前記第１の期間において、さらに前記第４のトランジスタをオフ状態にすることにより、前記第１の駆動を行い、
    前記第２の期間において、前記第４のトランジスタをオン状態にし、前記第１のトランジスタおよび前記第２のトランジスタをオフ状態にすることにより、前記第２の駆動を行う
    請求項２から請求項４のいずれか一項に記載の半導体回路。
  6. 前記駆動部は、
    前記第２の期間の後の第３の期間において、前記制御電圧を前記第２の電圧レベルに設定し、前記第１のトランジスタをオン状態にし、前記第２のトランジスタおよび前記第４のトランジスタをオフ状態にすることにより、前記第１のノードにおける電圧を、前記第１の記憶素子の抵抗状態に応じた電圧に設定する第３の駆動を行う
    請求項５に記載の半導体回路。
  7. 前記駆動部は、
    前記第２の期間において、前記第１のトランジスタをオン状態にし、前記第２のトランジスタをオフ状態にすることにより、前記第２の駆動を行う
    請求項１に記載の半導体回路。
  8. 前記第１の記憶素子は、第１の端子と、前記制御電圧が供給される第２の端子とを有し、
    前記第１の記憶部は、オン状態になることにより、前記第３のノードと前記第１の記憶素子の前記第１の端子とを接続する第８のトランジスタを有する
    請求項１から請求項７のいずれか一項に記載の半導体回路。
  9. 前記第１の記憶素子は、前記第３のノードに接続された第１の端子と、第２の端子とを有し、
    前記第１の記憶部は、オン状態になることにより、前記第１の記憶素子の前記第２の端子に前記制御電圧を供給する第８のトランジスタを有する
    請求項１にから請求項７のいずれか一項記載の半導体回路。
  10. 前記第１の記憶素子は、前記第３のノードに接続された第１の端子と、前記制御電圧が供給される第２の端子とを有する
    請求項１から請求項７のいずれか一項に記載の半導体回路。
  11. オン状態になることにより前記第２のノードを第７のノードに接続する第９のトランジスタと、
    オン状態になることにより前記第１の直流電圧を前記第７のノードに供給する第１０のトランジスタと、
    前記第７のノードに接続され、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第３の記憶素子を有する第３の記憶部と
    をさらに備えた
    請求項１から請求項１０のいずれか一項に記載の半導体回路。
  12. オン状態になることにより、前記第１の回路および前記第２の回路に電源電圧または接地電圧を供給する第１１のトランジスタをさらに備えた
    請求項１から請求項１１のいずれか一項に記載の半導体回路。
  13. 前記第１の抵抗状態は、前記第２の抵抗状態よりも、抵抗値が低い状態である
    請求項１から請求項１２のいずれか一項に記載の半導体回路。
  14. 前記第１の抵抗状態は、前記第２の抵抗状態よりも、抵抗値が高い状態である
    請求項１から請求項１２のいずれか一項に記載の半導体回路。
  15. 前記第１の記憶素子は、第１の端子および第２の端子を有し、前記第１の端子および前記第２の端子の間に流れる電流の向きに応じて可逆的に抵抗状態が変化することを利用して情報を記憶する
    請求項１から請求項１４のいずれか一項に記載の半導体回路。
  16. 前記第１の記憶素子は、スピン注入磁化反転型の記憶素子である
    請求項１５に記載の半導体回路。
  17. ＳＲＡＭ回路を備え、
    前記ＳＲＡＭ回路は、前記第１の回路および前記第２の回路を有する
    請求項１から請求項１６のいずれか一項に記載の半導体回路。
  18. ラッチ回路を備え、
    前記ラッチ回路は、前記第１の回路および前記第２の回路を有する
    請求項１から請求項３のいずれか一項に記載の半導体回路。
  19. マスタラッチ回路とスレーブラッチ回路とを有するフリップフロップ回路を備え、
    前記スレーブラッチ回路は、前記第１の回路および前記第２の回路を有する
    請求項１から請求項３のいずれか一項に記載の半導体回路。
  20. 第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と、オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、オン状態になることにより第１の直流電圧を前記第３のノードに供給する第２のトランジスタと、前記第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子と、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子とを有する第１の記憶部とを備えた半導体回路に対して、
    第１の期間において、前記制御電圧を前記第１の直流電圧の電圧レベルと異なる第１の電圧レベルに設定し、前記第２のトランジスタをオン状態にし、前記第１のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を前記第１の抵抗状態にする第１の駆動を行い、
    前記第１の期間の後の第２の期間において、前記制御電圧を第２の電圧レベルに設定することにより、前記第１の記憶素子の抵抗状態を、前記第１のノードにおける電圧に応じた抵抗状態にする第２の駆動を行う
    駆動方法。
  21. 前記半導体回路は、
    ドレインと、ソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有し、前記ドレインおよび前記ソースの一方に第２の直流電圧が供給された第３のトランジスタと、
    オン状態になることにより前記第３のトランジスタの前記ドレインおよび前記ソースの他方を前記第３のノードに接続する第４のトランジスタと
    をさらに備え、
    前記第１の期間において、さらに前記第４のトランジスタをオフ状態にすることにより、前記第１の駆動を行い、
    前記第２の期間において、前記第４のトランジスタをオン状態にし、前記第１のトランジスタおよび前記第２のトランジスタをオフ状態にすることにより、前記第２の駆動を行う
    請求項２０に記載の駆動方法。
  22. 前記半導体回路は、
    ドレインと、ソースと、前記第１のノードまたは前記第２のノードに接続されたゲートを有し、前記ドレインおよび前記ソースの一方が前記第３のノードに接続された第３のトランジスタと、
    オン状態になることにより第２の直流電圧を前記第３のトランジスタの前記ドレインおよび前記ソースの他方に供給する第４のトランジスタと
    をさらに備え、
    前記第１の期間において、さらに前記第４のトランジスタをオフ状態にすることにより、前記第１の駆動を行い、
    前記第２の期間において、前記第４のトランジスタをオン状態にし、前記第１のトランジスタおよび前記第２のトランジスタをオフ状態にすることにより、前記第２の駆動を行う
    請求項２０に記載の駆動方法。
  23. 前記第２の期間の後の第３の期間において、前記制御電圧を前記第２の電圧レベルに設定し、前記第１のトランジスタをオン状態にし、前記第２のトランジスタおよび前記第４のトランジスタをオフ状態にすることにより、第３の駆動を行う
    請求項２１または請求項２２に記載の駆動方法。
  24. 前記第２の期間において、前記第１のトランジスタをオン状態にし、前記第２のトランジスタをオフ状態にすることにより、前記第２の駆動を行う
    請求項２０に記載の駆動方法。
  25. 前記第２の期間の後の第３の期間において、前記制御電圧を前記第２の電圧レベルに設定し、前記第１のトランジスタをオン状態にし、前記第２のトランジスタをオフ状態にすることにより、第３の駆動を行う
    請求項２４に記載の駆動方法。
  26. 半導体回路と、
    前記半導体回路に電源電圧を供給するバッテリと
    を備え、
    前記半導体回路は、
    第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、
    前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と、
    オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、
    オン状態になることにより第１の直流電圧を前記第３のノードに供給する第２のトランジスタと、
    前記第３のノードに接続された第１の端子と、制御電圧が供給された第２の端子と、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子とを有する第１の記憶部と、
    駆動部と
    を有し、前記駆動部は、
    第１の期間において、前記制御電圧を前記第１の直流電圧の電圧レベルと異なる第１の電圧レベルに設定し、前記第２のトランジスタをオン状態にし、前記第１のトランジスタをオフ状態にすることにより、前記第１の記憶素子の抵抗状態を前記第１の抵抗状態にする第１の駆動を行い、
    前記第１の期間の後の第２の期間において、前記制御電圧を第２の電圧レベルに設定することにより、前記第１の記憶素子の抵抗状態を、前記第１のノードにおける電圧に応じた抵抗状態にする第２の駆動を行う
    電子機器。
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