JP6873120B2 - 量子プロセッサにおける縮退軽減のためのシステムと方法 - Google Patents

Description

分野
本開示は一般的には、量子プロセッサと、関連システム、デバイス、方法および物品とに関する。

背景
量子デバイス
量子デバイスは量子力学的効果が観察可能である構造である。量子デバイスは電流輸送が量子力学的効果により支配される回路を含む。このようなデバイスはスピントロニクスと超伝導回路とを含む。スピンと超伝導の両方は量子力学的現象である。量子デバイスはコンピューティングマシーンなどにおける測定機器に使用され得る。

量子計算
量子コンピュータは、データに対し演算を行うために重ね合せ、トンネリング、もつれなど少なくとも１つの量子力学的現象を直接利用するシステムである。量子コンピュータの要素は量子ビットである。量子コンピュータは、量子物理学を疑似することにより計算問題などいくつかのクラスの計算問題のスピードアップを提供し得る。

量子アニーリング
量子アニーリングは系の低エネルギー状態（通常、好ましくは系の基底状態）を見出すために使用され得る計算方法である。古典的疑似アニーリング（simulated annealing）と概念的に同様に、本方法は「自然系は、より低いエネルギー状態がより安定しているためより低いエネルギー状態に向かう」という根本原理に基づく。古典的アニーリングは系を低エネルギー状態に誘導するために古典的熱ゆらぎを利用するが、量子アニーリングは古典的アニーリングより精確におよび／または迅速にエネルギー極小値に達するために非局在化の源（source of delocalization）として量子トンネリングなどの量子的効果を利用し得る。

量子プロセッサは量子アニーリングおよび／または断熱量子計算を行うように設計され得る。問題ハミルトニアンに比例した第１項と非局在化（delocalization）ハミルトニアンに比例した第２項との合計に比例する進化（evolution）ハミルトニアンが次のように構築され得る。
Ｈ_Ｅ∝Ａ（ｔ）Ｈ_Ｐ＋Ｂ（ｔ）Ｈ_Ｄ
ここで、Ｈ_Ｅは進化ハミルトニアン、Ｈ_Ｐは問題ハミルトニアン、Ｈ_Ｄは非局在化ハミルトニアンであり、Ａ（ｔ）、Ｂ（ｔ）は、進化速度を制御し通常は範囲［０，１］内であり得る係数である。

いくつかの実施形態では、時変包絡関数が問題ハミルトニアン上に配置され得る。好適な非局在化ハミルトニアンが次式により与えられる：

ここで、Ｎは量子ビットの数を表し、

はｉ番目の量子ビットのパウリｘ行列であり、Δ_ｉはｉ番目の量子ビット内に誘発される単一量子ビットトンネル***量（single qubit tunnel splitting）である。ここで、

項は「非対角線」項の例である。

一般的問題ハミルトニアンは、対角線単一量子ビット項に比例した第１の成分と対角線多量子ビット項に比例した第２の成分とを含み、次の形式のものであり得る：

ここで、Ｎは量子ビットの数を表し、

はｉ番目の量子ビットのパウリｚ行列であり、ｈ_ｉとＪ_ｉｊは量子ビットの無次元局所場と量子ビット間の結合であり、εはＨ_Ｐの特性エネルギー尺度である。

ここで、

項は「対角線」項の例である。前者は単一量子ビット項であり後者は２量子ビット項である。

本明細書を通じて、用語「問題ハミルトニアン」と「最終ハミルトニアン」は文脈が別途指示しない限り交換可能に使用される。量子プロセッサのいくつかの状態がエネルギー的に好まれるまたは問題ハミルトニアンにより単に好まれる。これらは基底状態を含むが、励起状態を含み得る。

上記２つの式内のＨ_ＤおよびＨ_Ｐなどのハミルトニアンはそれぞれ多種多様なやり方で物理的に実現され得る。特定例が超伝導量子ビットの実施形態により実現される。

量子アニーリング用超伝導量子プロセッサ
超伝導量子プロセッサは、本システムおよび方法を実施するために使用され得る量子アニーリング（および／または断熱量子コンピューティング：下記参照）部品用に設計され得る。超伝導量子プロセッサは、複数の超伝導量子ビットと、量子ビット間のチューニング可能

結合（対角線結合）を提供する少なくとも１つの結合器とを含み得る。

量子プロセッサは、量子プロセッサの状態を構成し制御するために使用される複数のインターフェースを含み得る。インターフェースのそれぞれは、プログラミングサブシステムおよび／または進化サブシステムの一部としてそれぞれの誘導結合構造により実現され得る。

量子プロセッサの動作中、インターフェースは、磁束信号を量子ビットのそれぞれの複合ジョセフソン接合に結合し、これによりチューニング可能項（Δ_ｉ項）をシステムハミルトニアン内に実現するために使用され得る。この結合はハミルトニアンの非対角線σ^ｘ項を提供する。これらの磁束信号は「非局在化信号」の例である。

同様に、インターフェースは、磁束信号を量子ビットのそれぞれの量子ビットループ内に結合し、これによりｈ_ｉ項をシステムハミルトニアン内に実現するように使用され得る。この結合は、対角線σ^ｚ項をシステムハミルトニアン内に提供する。さらに、インターフェースは、磁束信号を結合器内に結合し、これによりシＪ_ｉｊ項をステムハミルトニアン内に実現するために使用され得る。この結合は対角線

項をシステムハミルトニアン内に提供する。

量子プロセッサは、量子ビットの最終状態を読み出す読み出しデバイスを含み得る。超伝導量子ビットの例は、超伝導磁束量子ビット、超伝導電荷量子ビットなどを含む。

断熱量子コンピューティング
量子計算の１つのモデルは断熱量子コンピューティングである。断熱量子コンピューティングは例えば困難な最適化問題（hard optimization problem）を解決するのに好適であり得る。断熱量子コンピューティングは量子アニーリングの特別なケースと考えられ得る。断熱量子計算では、系は理想的には、断熱進化を通じてその基底状態で始まりそしてそれに留まる。当業者は、量子アニーリングシステムおよび方法が一般的には断熱量子コンピュータ上で実施され得るということを理解することになる。本明細書と添付の特許請求の範囲を通じ、量子アニーリングへのいかなる参照も、文脈が別途必要としない限り、断熱量子計算を包含するように意図されている。

量子プロセッサを含むハイブリッドコンピューティングシステム
ハイブリッドコンピューティングシステムは、アナログコンピュータへ通信可能に結合されたデジタルコンピュータを含み得る。いくつかの実施形態では、アナログコンピュータは量子コンピュータであり、デジタルコンピュータは古典的コンピュータである。

デジタルコンピュータは、本システムおよび方法において説明される古典的デジタル処理タスクを行うために使用され得るデジタルプロセッサを含み得る。デジタルコンピュータは、様々な組のコンピュータまたはプロセッサ可読命令、アプリケーションプログラムおよび／またはデータを格納するために使用され得る少なくとも１つのシステムメモリを含み得る。

量子コンピュータは、量子ビットなどのプログラム可能素子、結合器および他のデバイスを含む量子プロセッサを含み得る。量子ビットは読み出しシステムを介し読み出され、その結果はデジタルコンピュータへ伝達され得る。量子ビットおよび結合器は、量子ビット制御システムと結合器制御システムとによりそれぞれ制御され得る。いくつかの実施形態では、量子ビットと結合器制御システムは量子アニーリングをアナログコンピュータ上で実施するために使用され得る。

縮退
量子力学系では、エネルギーレベルは、エネルギーレベルが２つ以上の異なる測定可能状態に対応し得れば縮退していると言われる。量子力学系の２つ以上の異なる状態は、同じエネルギーレベルに対応し得れば縮退していると言われる。量子ビットとして知られた量子２進数は２状態量子力学系である。量子ビットを２つの状態の第１の状態から第２の状態へ反転することが系のエネルギーに影響を与えなければ、２つの状態は縮退していると言われる。

量子ビットにおける縮退操作
DicksonとAmin（arXiv 1104.2349）は、補助（ancillary）量子ビット（すなわち制約）をハミルトニアンへ加えることにより摂動交差（perturbative crossings）を回避する方法について説明している。DicksonとAminは「単一量子ビットトンネリングエネルギーをチューニングすることによる経路の極小値のクラスタへのペナルティに基づく単純断熱部量子アルゴリズムが、極小ギャップを生じる摂動交差を解消するという点で効果的であり得る」ということを証明した。

DicksonとAminは、最終基底状態が縮退していればどのように対応固有状態が互いに反発し合い最終状態から離れ得るかについて説明している。最終基底状態における縮退が励起状態に著しく影響を与えることなく導入され得れば、基底状態エネルギーは励起状態のエネルギーから離れ得る。

Boixoら（arXiv 1212.1739）は、４つの元の量子ビットのそれぞれに補助的制約を課すことにより強磁性４サイクルから構築され得る１７重縮退基底状態ハミルトニアンについて説明している。

概要
量子プロセッサおよびデジタルプロセッサを含むハイブリッドコンピューティングシステムにおける縮退軽減方法であって、量子プロセッサとデジタルプロセッサは互いに通信可能に結合され、量子プロセッサは複数のデバイスを含み、サンプルを提供するサンプル生成器として操作される、方法は、問題を量子プロセッサへ送信すること；終了判定基準が満足されるまで：複数のサンプルを量子プロセッサにより引き出すこと；複数のサンプルをデジタルプロセッサへ戻すこと；サンプルカウンタを初期化すること；サンプルカウンタが所定サンプル限度に達するまで：デバイスカウンタを初期化すること；デバイスカウンタが第１の所定デバイス限度に達するまで：デバイスカウンタによりインデックス付けされたデバイスがフロッピーである（floppy）かどうかを判断すること；デバイスカウンタをインクリメントすること、を繰り返し反復すること；サンプルカウンタをインクリメントすること；デバイスカウンタを初期化すること；デバイスカウンタが第２の所定デバイス限度に達するまで：デバイスカウンタによりインデックス付けされたデバイスの正規化フロッピーネス（floppiness）メトリックを計算すること；アニーリングの際にデバイスを進めるためにオフセットを加えること；デバイスカウンタをインクリメントすること、を含むものとして要約され得る。

本方法はさらに、終了条件が満足されたかどうかを判断することを含み得る。終了条件が満足されたかどうかを判断することは、所定数の繰り返しを完了すること、許容計算時間の所定上限に達すること、または連続繰り返し間の問題の解のエネルギーの変化が所定閾値未満であるということを判断することのうちの１つを含み得る。量子プロセッサを含むハイブリッドコンピューティングシステムにおける縮退軽減は、超伝導量子プロセッサを含むハイブリッドコンピューティングシステムにおいて縮退を軽減することを含み得る。デバイスカウンタによりインデックス付けされたデバイスがフロッピーであるかどうかを判断することは、デバイスカウンタによりインデックス付けされた超伝導量子ビットがフロッピーであるかどうかを判断することを含み得る。デバイスカウンタによりインデックス付けされた超伝導量子ビットがフロッピーであるかどうかを判断することは「問題の解のエネルギーの変化は超伝導量子ビットの状態が反転されるときに所定閾値未満である」ということを判断することを含み得る。デバイスカウンタによりインデックス付けされた超伝導量子ビットがフロッピーであるかどうかを判断することは近隣デバイスからの零正味バイアスの蔓延度（prevalence）を判断することを含み得る。デバイスカウンタによりインデックス付けされたデバイスの正規化フロッピーネスメトリックを計算することは、デバイスがフロッピーであると判断された回数を合計することと、これを所定サンプル限度で除すこととを含み得る。第１の所定デバイス限度は第２の所定デバイス限度と同じであり得る。量子プロセッサにより複数のサンプルを引き出すことは少なくとも１０００個のサンプルを量子プロセッサにより引き出すことを含み得る。デバイスカウンタによりインデックス付けされたデバイスがフロッピーであるかどうかを判断することは、デバイスカウンタによりインデックス付けされた量子ビットの領域がフロッピーであるかどうかを判断することを含み得る。量子ビットの領域は複数の結合量子ビットを含む。問題を量子プロセッサへ送信することは困難な問題を量子プロセッサへ送信することを含み得る。

ハイブリッドコンピューティングシステムは、複数のデバイスと読み出しサブシステムとを含む少なくとも１つの量子プロセッサ；少なくとも１つの量子プロセッサへ通信可能に結合された少なくとも１つのデジタルプロセッサベースデバイス；縮退を軽減するためのプロセッサ実行可能命令を格納する少なくとも１つの非一時的コンピュータ可読記憶媒体とを含み、少なくとも１つの非一時的コンピュータ可読記憶媒体は、実行されると少なくとも１つのプロセッサベースデバイスに：問題を量子プロセッサへ送信させ；終了判定基準が満足されるまで；複数のサンプルを量子プロセッサにより引き出すこと；読み出しシステムを介し複数のサンプルをデジタルプロセッサへ戻すこと；サンプルカウンタを初期化すること；サンプルカウンタが所定サンプル限界に達するまで：デバイスカウンタを初期化すること；デバイスカウンタが第１の所定デバイス限度に達するまで：デバイスカウンタによりインデックス付けされたデバイスがフロッピーであるかどうかを判断すること；およびデバイスカウンタをインクリメントすることと、を繰り返し反復させ；サンプルカウンタをインクリメントさせ；デバイスカウンタを初期化させ；デバイスカウンタが第２の所定デバイス限度に達するまで：デバイスカウンタによりインデックス付けされたデバイスの正規化フロッピーネスメトリックを計算させ；アニーリングの際にデバイスを進めるためにオフセットを加えさせ；デバイスカウンタをインクリメントさせる、ものとして要約され得る。

量子プロセッサは超伝導量子プロセッサであり得、複数のデバイスは複数の超伝導量子ビットを含み得、量子プロセッサはさらに複数の結合デバイスを含み、各結合デバイスは、複数の超伝導量子ビット内のそれぞれ一対の超伝導量子ビット間の制御可能伝達結合を提供し得る。少なくとも１つのプロセッサデバイスは、デバイスカウンタによりインデックス付けされた超伝導量子ビットがフロッピーであるかどうかを、「問題の解のエネルギーの変化は超伝導量子ビットの状態が反転されるときに所定閾値未満かどうか」に少なくとも部分的に基づき判断し得る。少なくとも１つのプロセッサデバイスは、デバイスカウンタによりインデックス付けされた超伝導量子ビットが近隣デバイスからの零正味バイアスの蔓延度に少なくとも部分的に基づきフロッピーであるかどうかを判断し得る。正規化フロッピーネスメトリックは、デバイスがフロッピーであると判断された回数を所定サンプル限度で除ししたものであり得る。第１の所定デバイス限度は第２の所定デバイス限度と同じであり得る。複数のサンプルは少なくとも１０００個のサンプルを含み得る。終了判定基準は、所定数の繰り返しを完了すること、許容計算時間の所定上限に達すること、または連続繰り返し間の問題の解のエネルギーの変化が所定閾値未満であるということを判断することのうちの少なくとも１つを含み得る。デバイスは複数の結合量子ビットを含む量子ビットの領域であり得、デバイスカウンタによりインデックス付けされたデバイスがフロッピーであるかどうかを判断するために、少なくとも１つのプロセッサは、デバイスカウンタによりインデックス付けされた量子ビットの領域がフロッピーであるかどうかを判断し得る。問題は困難な問題であり得る。

量子プロセッサおよびデジタルプロセッサを含むハイブリッドコンピューティングシステムにおける縮退軽減方法であって、量子プロセッサとデジタルプロセッサは互いに通信可能に結合され、量子プロセッサは複数の量子ビットを含み、サンプルを提供するサンプル生成器として操作される。本方法は、量子プロセッサにより計算の問題を受信すること；量子プロセッサにより問題に基づき１つ以上のサンプルを発生すること；複数の量子ビットの１つ以上の量子ビットのそれぞれ毎に磁化率を１つ以上のサンプルに基づき判断すること；１つ以上の量子ビットの少なくとも１つの量子ビットのトンネリング速度オフセットを１つ以上の量子ビットの磁化率に基づき判断すること；少なくとも１つの量子ビットのトンネリング速度をトンネリング速度オフセットに基づきチューニングすること、を含むものとして要約され得る。

本方法はさらに、チューニングされるべき複数の量子ビットのサブセットを目標磁化率に基づき判断することを含み得、サブセットの各量子ビットの磁化率は目標磁化率とは閾値量を越えて異なり；少なくとも１つの量子ビットはサブセットを含む。１つ以上の量子ビットのそれぞれの磁化率を判断することは、磁束バイアスに対する１つ以上の量子ビットのそれぞれの磁化応答を測定することを含む。１つ以上の量子ビットのそれぞれの磁化率を判断することは、１つ以上の量子ビットのそれぞれ毎に：量子ビットの１つ以上の推定を１つ以上のサンプルに基づき生成すること；量子ビットの１つ以上の推定を精緻化すること；量子ビットの磁化率を量子ビットの１つ以上の推定に基づき判断すること、を含み得る。

量子ビットの１つ以上の推定を精緻化することは、初期推定を生成することと、初期推定と１つ以上の以前に生成された推定とのうちの少なくとも１つに基づき別の推定を繰り返し生成することとを含み得る。別の推定を繰り返し生成することは別の推定を平均場モデルに基づき生成することを含み得る。各別の推定は、量子ビットの電流と量子ビットの磁束のうちの少なくとも１つの推測を含み得、平均場モデルに基づき別の推定を生成することは量子ビットの磁束に基づく孤立量子ビット（isolated-qubit）の電流の期待値に基づき少なくとも１つの推定を生成することを含み得る。

複数の量子ビットの１つ以上の量子ビットのそれぞれの磁化率を判断することは、１つ以上の量子ビットのそれぞれの磁束−電流関係の微係数を１つ以上の推定のうちの少なくとも１つに基づき判断することを含み得る。少なくとも１つの量子ビットのトンネリング速度オフセットを判断することは、少なくとも１つの量子ビットのそれぞれ毎に：孤立量子ビットモデルが量子ビットの磁化率に対応する予測磁化率を予測する目標トンネリング速度を判断すること；トンネリング速度オフセットを目標トンネリング速度に基づき判断すること、を含み得る。

目標トンネリング速度を判断することは、サンプル毎にサンプル目標トンネリング速度を判断することと、目標トンネリング速度をサンプル目標トンネリング速度の測度に基づき判断することとを含み得る。目標トンネリング速度をサンプル目標トンネリング速度の測度に基づき判断することはサンプル目標トンネリング速度の平均値を判断することを含み得る。

少なくとも１つの量子ビットのそれぞれ毎に、トンネリング速度オフセットは、量子ビットの目標トンネリング速度と複数の目標トンネリング速度の測度との差に基づき判断され得る。複数の目標トンネリング速度の測度は複数の目標トンネリング速度の中央値であり得る。少なくとも１つの量子ビットのそれぞれ毎に、目標トンネリング速度を判断することは目標トンネリング速度の大きさを孤立量子ビットモデルにより予測されるもの未満まで低減することを含み得る。

量子プロセッサの少なくとも１つの量子ビットのアニーリング速度をチューニングするためのデジタルプロセッサの操作方法は、問題のエンコードであって、１つ以上の量子ビットを含むエンコードを受信すること；論理量子ビットとして１つ以上の量子ビットのうちの１量子ビットを表すことによりエンコードを修正し、これにより問題の修飾されたエンコードを生成することであって、論理量子ビットは内部結合により結合された量子プロセッサの複数の内部量子ビットを含み、論理量子ビットは修正前の量子ビットのトンネリング速度と比較して低減された実効トンネリング速度を有する、修正と；修正されたエンコードに基づき問題を量子プロセッサにより計算させることとを含むものとして要約され得る。本方法は、実効トンネリング速度が目標トンネリング速度を近似するように内部量子ビットの数と論理量子ビットの内部結合強度とのうちの少なくとも１つを選択することを含み得る。量子ビットは初期論理量子ビットを含み得る。本方法はさらに、論理量子ビットが実効トンネリング速度に影響を与えるトポロジーを選択することを含み得る。このトポロジーを選択することは、複数のトポロジーのそれぞれに関連付けられた最小内部結合強度に基づき複数のトポロジーからこのトポロジーを選択することを含み得る。

本方法は、論理量子ビットの特性に基づきトンネリング速度オフセットを判断することにより論理量子ビットの実効トンネリング速度を修正することと、トンネリング速度オフセットをアニールスケジュールへ適用することにより論理量子ビットの実効トンネリング速度を修正することとを含み得る。論理量子ビットは鎖トポロジーを有し得、論理量子ビットの特性は鎖長を含み得る。トンネリング速度オフセットを判断することはスケーリング係数を判断することとスケーリング係数によりオフセット値をスケーリングすることとを含み得る。オフセット値は次式に基づき得る：
２＾（ｋ−１）／（ｋ−１）
ここで、ｋは論理量子ビットの鎖トポロジーの長さである。エンコードは因数分解問題を埋め込む乗算回路を含み得る。

特性は、１つ以上の他の量子ビットに対するグラフ内の論理量子ビットの位置を含み得る。グラフは埋め込みグラフを含み得る。トンネリング速度オフセットを判断することは、論理量子ビットと原点との距離および／または論理量子ビットとグラフの端との距離を判断することと、この距離に基づきトンネリング速度オフセットを判断することとを含み得る。トンネリング速度オフセットは、グラフの少なくとも一部分に関して規定された勾配に基づき判断され得る。勾配は、原点に近接した第１の領域を有する半径方向勾配を含み得、アニーリングスケジュールは第２の領域内のアニーリングスケジュールに対して進められる。第２の領域は第１の領域と比較して原点から遠い。

論理量子ビットの実効トンネリング速度は、論理量子ビットに特有のアニールサブスケジュールと複数の量子ビット全体にわたって規定されたアニーリングスケジュールとに基づき判断され得る。複数の量子ビットの少なくとも１つは論理量子ビットに含まれない。

最小内部結合強度に基づき複数のトポロジーからトポロジーを選択することは、最小内部結合強度と、論理量子ビット外の量子ビットと結合する内部量子ビットの数との対応関係に基づきトポロジーを選択することを含み得る。

量子プロセッサおよびデジタルプロセッサを含むハイブリッドコンピューティングシステムの操作方法であって、量子プロセッサとデジタルプロセッサは互いに通信可能に結合され、量子プロセッサは複数の量子ビットを含む、方法は、ユーザインターフェースを介しデジタルプロセッサにより休止開始と休止継続時間を入力として受信すること；量子プロセッサにより行われる量子アニーリング進化をデジタルプロセッサにより制御することであって、量子アニーリング進化を開始すること；休止開始に到達すると、量子アニーリング進化を休止継続時間の間休止させること；量子アニーリング進化を完了することとを含む、制御と；複数の量子ビットの状態をハイブリッドコンピューティングシステムにより読み出すこと、を含むものとして要約され得る。

休止開始を受信することは量子アニーリング進化を通じて進捗の測度を受信することを含み得る。休止開始と休止継続時間とを受信することはアプリケーションプログラミングインターフェースを介し休止開始と休止継続時間とを受信することを含み得る。量子プロセッサにより行われる量子アニーリング進化をデジタルプロセッサにより制御することは、複数の超伝導磁束量子ビットにより行われる量子アニーリング進化をデジタルプロセッサにより制御することを含み得る。

量子アニーリング進化を休止継続時間の間休止させることは、サブセットの量子ビットを選択すること、量子アニーリング進化を、サブセットの量子ビット内に無い１つ以上の量子ビットに関して休止させること、および１つ以上の量子ビットが休止される間サブセットの量子ビットを逆方向アニーリングすることとを含み得る。本方法は、サブセットの量子ビットを逆アニールした後かつ量子アニーリング進化を完了する前にサブセットの量子ビットを順方向アニーリングすることを含み得る。

量子プロセッサを含むハイブリッドコンピューティングシステムにおける縮退を軽減するためのデジタルプロセッサの操作方法であって、量子プロセッサとデジタルプロセッサは互いに通信可能に結合され、量子プロセッサは複数の量子ビットを含み、サンプルを提供するサンプル生成器として操作される、方法は、計算のための問題を量子プロセッサへ送信すること；問題に基づき量子プロセッサにより生成される１つ以上のサンプルを受信すること；複数の量子ビットの１つ以上の量子ビットのそれぞれ毎に磁化率を１つ以上のサンプルに基づき判断すること；１つ以上の量子ビットの少なくとも１つの量子ビットのトンネリング速度オフセットを１つ以上の量子ビットの磁化率に基づき判断すること；少なくとも１つの量子ビットのトンネリング速度をトンネリング速度オフセットに基づきチューニングすること、を含むものとして要約され得る。

複数の量子ビットを含む物理的量子アニール器へ通信可能に結合されたデジタルプロセッサを含むハイブリッドコンピューティングシステムの操作方法は、計算問題をデジタルプロセッサにより複数の量子ビットの第１のサブセット内にエンコードすること；複数の量子ビットの第１のサブセットと共通部分を持たない第２のサブセットを第１のサブセットへ弱結合すること；第２サブセットの量子ビットにより磁気共鳴トンネリング（ＭＲＴ：Magnetic Resonant Tunneling）ピーク幅を判断すること；ＭＲＴピーク幅に少なくとも部分的に基づき物理的量子アニール器のアニーリングスケジュールを調整することと、を含むものとして要約され得る。

計算問題をデジタルプロセッサにより複数の量子ビットの第１のサブセット内にエンコードすることは、計算問題をデジタルプロセッサにより第１の複数の超伝導量子ビット内にエンコードすることを含み得、複数の量子ビットの第２のサブセットを第１のサブセットへ弱結合することは第２の複数の超伝導量子ビットを弱結合することを含み得る。

物理的量子アニール器へ通信可能に結合されたデジタルプロセッサを含むハイブリッドコンピューティングシステムの操作方法は、物理的量子アニール器によるパラレルテンパリングにより１つ以上のエネルギー統計値を収集すること；デジタルプロセッサにより期待結果を評価すること；１つ以上のエネルギー統計値と期待結果とに少なくとも部分的に基づきデジタルプロセッサにより好ましいアニーリング速度と好ましいアニール軌道とを判断すること、を含むものとして要約され得る。

本方法はさらに、繰り返し間の好ましいアニーリング速度と好ましいアニール軌道の変化が所定閾値未満になるまで１つ以上のエネルギー統計値と期待結果とに少なくとも部分的に基づきデジタルプロセッサにより好ましいアニーリング速度と好ましいアニール軌道とを繰り返し判断することを含み得る。

好ましいアニーリング速度を判断することは累積分布を反転することを含み得る。好ましいアニール軌道を判断することは局所探索を行うことを含み得る。物理的量子アニール器によるパラレルテンパリングにより１つ以上のエネルギー統計値を収集することは、超伝導量子プロセッサによるパラレルテンパリングにより１つ以上のエネルギー統計値を収集することを含み得る。

量子プロセッサへ通信可能に結合されたデジタルプロセッサを含むハイブリッドコンピューティングシステムの操作方法は、デジタルプロセッサにより計算問題を量子プロセッサへ送信すること；量子プロセッサにより１つ以上のサンプルを生成すること；デジタルプロセッサにより１つ以上のサンプルを収集すること；量子ビットがサンプルに関してフロッピーであるかどうかをデジタルプロセッサにより判断すること；量子ビットがサンプルに関してフロッピーであるということを判断すると、デジタルプロセッサによりフロッピー量子ビットのカウントを増加すること；フロッピー量子ビットのカウントに少なくとも部分的に基づきデジタルプロセッサによりメトリックを計算すること；デジタルプロセッサにより量子プロセッサ内の補助量子ビットを規定すること；デジタルプロセッサにより補助量子ビットを量子プロセッサ内のフロッピー量子ビットの少なくとも１つへ結合すること、を含むものとして要約され得る。

計算問題を量子プロセッサへ送信することは計算問題を超伝導量子プロセッサへ送信することを含み得る。計算問題を超伝導量子プロセッサへ送信することは計算問題を物理的量子アニール器へ送信することを含み得る。量子ビットがサンプルに関してフロッピーであるかどうかをデジタルプロセッサにより判断することは超伝導量子ビットがフロッピーであるかどうかをデジタルプロセッサにより判断することを含み得る。フロッピー量子ビットのカウントに少なくとも部分的に基づきデジタルプロセッサによりメトリックを計算することは、量子ビットがフロッピーである１つ以上のサンプルの一部を記述する正規化フロッピーネスメトリックを計算することを含み得る。デジタルプロセッサにより補助量子ビットを量子プロセッサ内のフロッピー量子ビットの少なくとも１つへ結合することは、フロッピー量子ビットのトンネリング振幅を調整するためにフロッピー量子ビットと補助量子ビットとの結合の強度を選択することを含み得る。

複数の量子ビットを含む量子プロセッサへ通信可能に結合されたデジタルプロセッサを含むハイブリッドコンピューティングシステムの操作方法は、複数の量子ビットの第１の量子ビットの第１のバイアス値を受信すること；補助量子ビットを第１の量子ビットへ結合すること；第１のバイアス値のモジュラスが所定閾値以下かどうかを判断すること；第１のバイアス値のモジュラスが所定閾値以下であるということを判断すると：負のバイアス値でありそのモジュラスが第１のバイアス値のモジュラスより大きい第２のバイアス値を補助量子ビットに提供すること；第１の量子ビットと補助量子ビットとの結合の強度を第１のバイアス値とほぼ等しくなるように設定すること；第１の量子ビットに零のバイアスを設定すること、を含むものとして要約され得る。

複数の量子ビットのうちの第１の量子ビットの第１のバイアス値を受信することは超伝導量子ビットのバイアス値を受信することを含み得る。補助量子ビットを第１の量子ビットへ結合することは超伝導量子ビットを第１の量子ビットへ結合することを含み得る。第１のバイアス値のモジュラスが所定閾値以下かどうかを判断することは第１のバイアス値のモジュラスが１以下かどうかを判断することを含み得る。

量子プロセッサおよびデジタルプロセッサを含むハイブリッドコンピューティングシステムの操作方法であって、量子プロセッサとデジタルプロセッサは互いに通信可能に結合され、量子プロセッサは複数の量子ビットを含む、方法は、デジタルプロセッサによりアニーリングスケジュールを受信すること；量子プロセッサにより行われる量子アニーリング進化をデジタルプロセッサにより制御することであって、量子アニーリング進化を開始すること、アニーリングスケジュールに少なくとも部分的に基づき量子アニーリング進化を行うこと、量子アニーリング進化を完了することとを含む、制御と；ハイブリッドコンピューティングシステムにより複数の量子ビットの状態を読み出すことであって、デジタルプロセッサによりアニーリングスケジュールを受信することは、複数の量子ビットの量子ビット毎に、時間の一価関数としてそれぞれのトンネリング速度またはそれぞれの永久電流のうちの少なくとも１つを受信することを含む、読み出しと、を含むものとして要約され得る。

デジタルプロセッサによりアニーリングスケジュールを受信することは複数の量子ビットの第１サブセットの量子ビットの第１のアニーリングスケジュールを受信することを含み得、第１のアニーリングスケジュールを受信することは、第１サブセットの量子ビットの量子ビット毎に、時間の一価関数として第１のトンネリング速度または第１の永久電流のうちの少なくとも１つを受信することと、複数の量子ビットの第２サブセットの量子ビットの第２のアニーリングスケジュールを受信することとを含み、第２のアニーリングスケジュールを受信することは、第２サブセットの量子ビットの量子ビット毎に、時間の一価関数として第２のトンネリング速度または第２の永久電流の少なくとも１つを受信することを含み、アニーリングスケジュールに少なくとも部分的に基づき量子進化を行うことは、第１のアニーリングスケジュールに少なくとも部分的に基づき第１サブセットの量子ビットの量子進化を行うことと、第２のアニーリングスケジュールに少なくとも部分的に基づき第２サブセットの量子ビットの量子進化を行うこととを含む。いくつかの実施形態では、第１および第２サブセットの量子ビットのそれぞれはそれぞれの第１および第２の論理量子ビットを含み得る。

デジタルプロセッサによりアニーリングスケジュールを受信することは時間の一価関数としてベクトルを受信することを含み得る。デジタルプロセッサによりアニーリングスケジュールを受信することは時間の一価関数として横方向および縦方向エネルギー尺度を受信することを含み得る。デジタルプロセッサによりアニーリングスケジュールを受信することは区分的線形アニーリングスケジュールを受信することを含み得る。

量子プロセッサおよびデジタルプロセッサを含むハイブリッドコンピューティングシステムの操作方法であって、量子プロセッサとデジタルプロセッサは互いに通信可能に結合され、量子プロセッサは複数の量子ビットと複数の結合デバイスとを含み、複数の結合デバイスのそれぞれはそれぞれ一対の量子ビットを選択的に通信可能に結合する、方法は、デジタルプロセッサによりアニーリングスケジュールを受信すること；量子プロセッサにより行われる量子アニーリング進化をデジタルプロセッサにより制御することであって、量子アニーリング進化を開始すること、アニーリングスケジュールに少なくとも部分的に基づき量子アニーリング進化を行うこと、量子アニーリング進化を完了することとを含む、制御と；ハイブリッドコンピューティングシステムにより複数の量子ビットの状態を読み出すことであって、デジタルプロセッサによりアニーリングスケジュールを受信することは、複数の量子ビットの量子ビット毎に時間の一価関数としてそれぞれの局所バイアスを受信し複数の結合デバイスの結合デバイス毎に時間の一価関数としてそれぞれの結合強度を受信する、読み出しと、を含むものとして要約され得る。

量子プロセッサおよびデジタルプロセッサを含むハイブリッドコンピューティングシステム内の問題のアニーリングスケジュールを選択する方法。量子プロセッサとデジタルプロセッサは互いに通信可能に結合される。量子プロセッサは複数の量子ビットを含む。本方法は、１つ以上のアニーリングスケジュールを生成すること；入力アニーリングスケジュールを受信するとともに入力アニーリングスケジュールの少なくとも１つの特性の測度を提供する目的関数に基づき１つ以上のアニーリングスケジュールからアニーリングスケジュールを選択すること；問題をデジタルプロセッサにより量子プロセッサへ送信すること；アニーリングスケジュールに従って量子プロセッサにおいて問題を実行すること、を含むと要約され得る。

本方法は一組の１つ以上の目的関数から目的関数を選択することを含み得る。１つ以上のアニーリングスケジュールを生成することは目的関数に基づき最適化アルゴリズムを行うことを含み得る。最適化アルゴリズムはパラレルテンパリングを含み得る。目的関数は、入力アニーリングスケジュールにより修正された問題へパラレルテンパリングを適用することにより生成されるモデルとモデルをリンクする鎖とのうちの少なくとも１つを測定し得る。目的関数は、せいぜいパラレルテンパリング繰り返しの閾値数を計算することを含み得る。閾値数は問題を解決するための繰り返しの回数未満であり得る。

最適化アルゴリズムはBayesian最適化を含み得る。目的関数は入力アニーリングスケジュールに従って問題の基底状態分布を測定し得る。目的関数は基底状態分布間の類似性の測度と基底状態分布の１つ以上の外れ値の特性とのうちの少なくとも１つを提供し得る。目的関数は、基底状態分布のエントロピー、距離メトリックによる一様分布からの基底状態分布の距離、基底状態分布のGini係数、および／または基底状態分布の最小確率に対する最大確率の比を測定し得る。

１つ以上のアニーリングスケジュールからアニーリングスケジュールを選択することは、アニーリングスケジュールが１つ以上のアニーリングスケジュールに比較して最適結果を提供するということを判断することを含み得る。１つ以上のアニーリングスケジュールを生成することは、複数のアニーリングスケジュールを生成すること、目的関数に基づき暫定アニーリングスケジュールを選択すること、暫定アニーリングスケジュールに基づき１つ以上のアニーリングスケジュールを生成すること、を含み得る。

アナログプロセッサおよびデジタルプロセッサを含むハイブリッドコンピューティングシステムにおけるサンプルバイアスを軽減する方法であって、アナログプロセッサとデジタルプロセッサは互いに通信可能に結合され、アナログプロセッサは複数の量子ビットを含む、方法は、デジタルプロセッサにより計算問題をアナログプロセッサへ送信すること；アナログプロセッサにより第１の組の１つ以上のサンプルを生成すること；デジタルプロセッサにより第１の組の１つ以上のサンプルを収集すること；第１の組の１つ以上のサンプルに基づき、それぞれが一組の等エネルギーサンプルを含む１つ以上の谷を識別すること；谷選択基準に基づき１つ以上の谷の１つの谷を選択すること；谷内の量子ビット毎に：量子ビットの縮退メトリックを判断すること；縮退メトリックに基づき量子ビットのアニーリングスケジュールを判断すること；谷内の量子ビットのアニーリングスケジュールに基づきアナログプロセッサにより第２の組の１つ以上のサンプルを収集すること、を含むものとして要約され得る。

１つ以上の谷を識別することは、複数の量子ビットが一連の等エネルギー量子ビット反転により関係付けられるということを判断することを含み得る。１つ以上の谷を識別することは等エネルギーHamming距離メトリックに基づき複数の量子ビットのメンバーシップを判断することを含み得る。１つ以上の谷から１つの谷を選択することは、谷内の１つ以上のサンプルのサンプル数に基づき、１つ以上の谷のそれぞれの他の谷と少なくとも同数のサンプルを有する谷を選択することを含み得る。縮退メトリックは正規化フロッピーネスメトリックを含み得る。量子ビットの縮メトリックを判断することは、量子ビットが谷のサンプル内でフロッピーであった回数に基づき量子ビットの正規化フロッピーネスメトリックを判断することを含み得る。

縮退メトリックに基づき量子ビットのアニーリングスケジュールを判断することは、アニーリングオフセットが縮退メトリックに比例するということを判断することを含み得る。縮退メトリックに基づき量子ビットのアニーリングスケジュールを判断することは、量子ビットをアニールの開始まで進めることを含み得る。量子ビットをアニールの開始まで進めることは、量子ビットがそのアニールを完了した後に少なくとも１つの他の量子ビットがアニーリングを開始するように少なくとも１つの他の量子ビットを遅らせることを含み得る。縮退メトリックに基づき量子ビットのアニーリングスケジュールを判断することは、量子ビットをアニールの終了まで遅らせることを含み得る。谷の少なくとも１つの量子ビットは量子ビットの領域を含み得る。

請求項１０１に記載の方法は、それぞれが一組の等エネルギーサンプルを含む１つ以上の別の谷を第２の組の１つ以上のサンプルに基づき識別すること；谷選択基準に基づき１つ以上の別の谷のうちの別の谷を選択すること；別の谷内の量子ビット毎に：量子ビットの別の縮退メトリックを判断すること；縮退メトリックに基づき量子ビットの別のアニーリングスケジュールを判断すること；別の谷内の量子ビットの別のアニーリングスケジュールに基づきアナログプロセッサにより第３の組の１つ以上のサンプルを収集すること、を含み得る。

縮退メトリックに基づき量子ビットのアニーリングスケジュールを判断することは、複数のアニーリングスケジュールを生成することと、１つ以上の選択基準に基づき複数のアニーリングスケジュールから１つのアニーリングスケジュールを選択することとを含み得る。複数のアニーリングスケジュールを生成することは、第１のアニーリングスケジュールを生成することと、複数のスケーリング係数に基づき複数のスケーリングされたアニーリングスケジュールを生成することとを含み得る。

ハイブリッドコンピューティングシステムにおいて使用されるアニーリングスケジュール内の雑音を制御可能に模擬する方法であって、ハイブリッドコンピューティングシステムはアナログプロセッサとデジタルプロセッサとを含み、アナログプロセッサとデジタルプロセッサは互いに通信可能に結合された、方法は、デジタルプロセッサにおいて入力アニーリングスケジュールを受信すること；疑似雑音を生成すること；出力アニーリングスケジュールを生成するために疑似雑音に基づき入力アニーリングスケジュールを修正すること；出力アニーリングスケジュールをアナログプロセッサへ提供すること、を含むものとして要約され得る。

疑似雑音を生成することは入力アニーリングスケジュールへ適用すべき１つ以上の修正を擬ランダムに生成することを含み得る。疑似雑音を生成することは１つ以上のアニーリング休止と１つ以上のアニーリングランプとを生成することを含み得る。１つ以上のアニーリング休止およびランプは交互対の休止とランプとして順序付けられ得る。

疑似雑音を生成することは１つ以上の制約に基づき１つ以上の修正を疑似雑音へ加えることを含み得る。１つ以上の制約は、出力アニーリングスケジュールが入力アニーリングスケジュールから閾値量以下だけ逸脱するということを必要とすることを含み得る。閾値量は、時間と共に変化し得、入力アニーリングスケジュールの時間依存振幅に基づき得る。閾値量は所定定数であり得る。１つ以上の修正を加えることは、修正毎に、修正の振幅と修正の継続時間のうちの少なくとも１つを１つ以上の制約に従って擬ランダムに判断することを含み得る。

図面の簡単な説明
添付図面では、同一参照番号は同様の要素または行為を識別する。添付図面における要素の寸法と相対位置は必ずしも原寸に比例して描かれていない。例えば、様々な要素の形状と角度は必ずしも原寸に比例して描かれていなく、これらの要素のいくつかは図面の読み易さを向上させるために任意に拡大され配置される。さらに、描かれた要素の特定形状は、特定要素の実際の形状に関するいかなる情報も伝えるように必ずしも意図されていなく、添付図面における認識の容易さのために選択された。

本システム、デバイス、物品および方法による「フロッピー量子ビット」を介し縮退を軽減するための量子プロセッサを含むハイブリッドコンピューティングシステムの例示的操作方法を示すフローチャートである。 本システム、デバイス、物品および方法による「フロッピー量子ビット」を介し縮退を軽減するための量子プロセッサを含むハイブリッドコンピューティングシステムの例示的操作方法を示すフローチャートである。 本システム、デバイス、物品および方法による磁化率を介し縮退を軽減するための量子プロセッサを含むハイブリッドコンピューティングシステムの例示的操作方法を示すフローチャートである。 トンネリング速度Δ_ｉをチューニングすることにより量子ビット毎アニーリングスケジュールを進ませるまたは遅らせることを示すプロットである。 本システム、デバイス、物品および方法による量子ビットの進化中測定を介し縮退を軽減するための量子プロセッサを含むハイブリッドコンピューティングシステムの例示的操作方法を示すフローチャートである。 例示的磁化率判断方法を示すフローチャートである。 本システム、デバイス、物品および方法による量子プロセッサ内の縮退軽減の例示的実施の比較結果を示すプロットである。 本システム、デバイス、物品および方法による量子プロセッサ内の縮退軽減の例示的実施の比較結果を示すプロットである。 本システム、デバイス、物品および方法による量子プロセッサ内の縮退軽減の例示的実施の比較結果を示すプロットである。 本システム、デバイス、物品および方法による量子プロセッサ内の縮退軽減の例示的実施の比較結果を示すプロットである。 本システム、デバイス、物品および方法による量子プロセッサ内の縮退軽減の例示的実施の比較結果を示すプロットである。 アニーリングスケジュール内に休止の無い例示的アニールシナリオを示すグラフである。 アニーリングスケジュール内に休止を有する例示的アニールシナリオを示すグラフである。 アニーリングスケジュール内に中間アニーリングランプを有する例示的アニールシナリオを示すグラフである。 アニーリンスケジュール内に中間アニーリング休止と中間アニーリングランプとを含むアニーリングスケジュール操作による例示的アニールシナリオを示すグラフである。 量子ビットの局所バイアスｈが進化中に変更される例示的アニールシナリオを示すグラフである。 一対の量子ビット間の結合デバイスの結合強度Ｊが進化中に変更される例示的アニールシナリオを示すグラフである。 量子アニーリングスケジュールを調節する、ハイブリッドコンピュータの操作の例示的方法を示すフローチャートである。 平衡エネルギー統計に基づきアニーリングスケジュールを調節する例示的方法を示すフローチャートである。 補助量子ビットを使用して縮退の影響を軽減する例示的方法を示すフローチャートである。 補助量子ビットを使用してｈ／Ｊミスマッチを軽減するための例示的方法を示すフローチャートである。 アナログコンピュータへ結合されたデジタルコンピュータを含む例示的ハイブリッドコンピューティングシステムの概要図である。 本システムおよびデバイスを実現するために使用され得る量子アニーリング（および／または断熱量子コンピューティング）部品用に設計された例示的超伝導量子プロセッサの一部分の概要図である。 本システム、デバイス、物品および方法による量子ビットのChimera構造化グループを含むグラフ上で規定された例示的勾配の概要図である。 本システム、デバイス、物品および方法による論理量子ビットのアニーリングスケジュール操作の例示的方法を示すフローチャートである。 目的関数に基づく問題のアニーリングスケジュールを選択する例示的方法を示すフローチャートである。 サンプリングバイアスを軽減する例示的方法を示すフローチャートである。 雑音が制御可能に模擬され入力アニーリングスケジュールに加えられる例示的アニールシナリオを示すグラフである。

一般的コメント
以下の説明では、いくつかの具体的詳細が、様々な開示実施形態を完全に理解するために含まれる。しかしながら、当業者は、実施形態はこれらの特定の詳細のうちの１つ以上が無しに、または他の方法、部品、材料等により、実行され得るということを認識することになる。他の例では、量子デバイスなどの量子プロセッサ、結合器、およびマイクロプロセッサと駆動回路とを含む制御システムに関連する周知構造については、本方法の実施形態の説明を不必要に曖昧にしないように詳細に示さなかったまたは説明しなかった。本明細書と添付の特許請求の範囲を通じて、用語「要素」と「要素群」は、限定するものではないが量子プロセッサに関連するすべてのこのような構造、システムおよびデバイスと、それらに関連するプログラム可能パラメータとを包含するように使用される。

文脈が必要としない限り、以下の明細書と特許請求の範囲を通じて、用語「含む」とその活用形は開かれた包括的な意味、すなわち「限定するものではないが含む」と解釈されるものとする。

本明細書全体にわたる「一実施形態」、「実施形態」、「別の実施形態」、「一例」、「例」、「別の例」などへの参照は、その実施形態または例に関して説明された特定の参照特徴、構造または特性が少なくとも一実施形態または例に含まれることを意味する。したがって、本明細書の全体にわたる様々な場所における語句「一実施形態では」または「実施形態では」または「別の実施形態では」などの出現は、必ずしもすべてが同じ実施形態または例を指すとは限らない。さらに、特定の特徴、構造、または特性は、１つ以上の実施形態、例又は実装において任意の好適なやり方で組み合わせられ得る。

本明細書と添付特許請求の範囲において使用されるように、単数形式の冠詞と不定冠詞は、その内容が明記しない限り、複数の参照物を含むということに留意されたい。したがって、例えば、「量子プロセッサ」を含む問題解決システムへの参照は単一量子プロセッサまたは２つ以上の量子プロセッサを含む。用語「または」は通常、その内容が別途明確に規定しない限り「および／または」を含む意味で使用されるということにも留意すべきである。

本明細書に記載されるサブタイトルは便宜のためだけであって、実施形態の範囲や意味を解釈するものではない。

トンネリング速度と縮退
少なくともいくつかの量子プロセッサは、プロセッサ上でエンコードされた問題の低エネルギー状態を見出すために量子ビットのトンネリング振る舞いを利用する。トンネリング振る舞いは、Δ_ｉで表される単一量子ビットトンネル***（splitting）パラメータ（量子ビットの「トンネリング速度」または「アニーリング速度」とも呼ばれる）を介し量子ビット毎に記述され得る。トンネリング速度Δ_ｉは通常、アニールの過程にわたって低下し、進化の過程中、量子ビットがその状態を変えることに対して大いに耐性がある低い値に達し、したがって問題と相互作用するのを中止する。この振る舞いは「凍結」と呼ばれ、凍結された量子ビットは進化の残りの間実効的に固定されると考えられ得る。

様々な量子ビットは様々な時間で凍結し得、個々の量子ビットは様々な問題において様々なトンネリング振る舞いを呈示し得る。通常、遅いトンネリング速度Δ_ｉを有する量子ビットは、比較的速いトンネリング速度Δ_ｉを有する量子ビットより進化においてより早く凍結する。同じ問題における様々な量子ビットが様々なトンネリング速度を有すると、同問題は、生成された解の最適性を低減する傾向がある縮退関連振る舞いをする傾向がある。この振る舞いは例えば小ギャップ回避レベル交差（small-gap avoided level crossings）および／またはLandau-Zener遷移を含み得る。

本出願において説明される技術は、トンネリング速度を直接または間接的のいずれかでチューニングすることにより縮退を軽減し得る手法である。このような手法は、好適な状況では、縮退に対し脆弱な問題に関するハードウェア性能を著しく高め得る、および／または、より多くの一般的問題セットのハードウェア性能を改善し得る。

ハードウェアの性能に対する縮退の影響
低精度問題セットにおいて、実験は量子ビットの程度のパリティ（すなわち、量子ビット当たりの活性結合器の数）へのハードウェア性能の強い依存性を示した。特に、大集団の低精度問題セットに関して、Ｃ２スケールにおいてでさえ、性能データは「ファットテール（fat tails）」を呈示し得る。語句「ファットテール」は、ハードウェアにとって特に困難な低精度問題セットの一部を指す。ファットテールは、低速で低エネルギー解を生成する問題インスタンスおよび／または低エネルギー解を生成できない問題を含み得る。

ファットテールにおける問題セットの振る舞いは縮退に強く関係するように見える。具体的には、低縮退基底状態と高縮退の第１の励起状態とを有する問題がファットテールに少なくとも部分的に責任があるように見える。

１つの手法は困難な問題の問題エネルギー尺度を低減することである。Ｃ２およびＣ４スケール問題に関して、印加されるＪのエネルギー尺度を２×〜５×の係数だけ低減することで、困難な問題に関するハードウェア性能を向上し得る。

残念ながら、困難な問題の問題エネルギー尺度の低減は悪影響を及ぼし得る。例えば、エネルギー尺度の低減は、その一部が問題スケールと共にスケールダウンしないアナログ制御誤差の影響を増加し得る。エネルギー尺度の低減はまた、量子ビットが結合されたバスタブの実効温度を増加し得る。これらの影響などは、あるプロセッサ規模におけるハードウェア性能を低減し得る。さらに、エネルギー尺度の低減は望ましい量子振る舞いを低減し得る。

本出願において説明される技術の少なくともいくつかの実施形態は、ファットテール問題に関するハードウェア性能を著しく高め得るだけでなくより多くの一般的な問題セットに関するハードウェア性能を改善し得る手法を提供する。

「フロッピー量子ビット」を介した縮退の軽減
「フロッピー量子ビット」は、量子ビットの状態がエネルギーのいかなる変更も無しに反転され得る量子ビットである。同様に、フロッピー領域は、エネルギーの変更無しにすべてが一斉にまたは同時に反転され得る一組の複数の結合された量子ビットである。以下に続く本明細書では、用語「フロッピー量子ビット」は文脈が別途指示しない限りフロッピー量子ビットまたはフロッピー領域を含む。

「ファットテール」問題インスタンスなどいくつかの問題インスタンスに関して、少数の量子ビット反転（例えば、１量子ビット反転または２量子ビット反転）だけ互いに異なる励起状態の大きな等エネルギークラスタが存在し得る。このような等エネルギークラスタ周りの動きに責任がある量子ビットは「フロッピー」量子ビットと呼ばれる。本出願において説明される技術は、量子アニーリング中に、作業用グラフの残りに対してフロッピー量子ビットを進める（または遅らせる）ために局所主バイアス（local major bias）Ｄ−Ａ変換器（ＤＡＣ）を使用する。一実施形態では、局所主バイアスＤＡＣは量子ビット複合−複合ジョセフソン接合（ＣＣＪＪ：compound-compound Josephson junction）主ループにバイアスをかけ得る。

図１Ａと図１Ｂは、本システム、デバイス、物品および方法による縮退を軽減するための量子プロセッサを含むハイブリッドコンピューティングシステムの操作の例示的方法１００を示すフローチャートである。図１Ａは例示的方法１００の第１の部分１００ａを示すフローチャートであり、図１Ｂは例示的方法１００の第２の部分１００ｂを示すフローチャートである。方法１００の制御は、第１の部分１００ａから第２の部分１００ｂへ移動し得、逆も同様である。

図１Ａと図１Ｂにより示された操作方法１００は複数の行為を含む。これらの行為のうちの１つ以上は、例えば１つ以上のプロセッサ（例えばデジタルプロセッサ）、量子プロセッサなどのアナログプロセッサ、またはデジタルプロセッサとアナログプロセッサとの両方を含むハイブリッドコンピュータなどの１つ以上の回路により（または介し）行われ得る。図１Ａと図１Ｂの説明の目的のため、行為は量子プロセッサを含むハイブリッドコンピュータにより行われると想定する。方法１００の第１の部分１００ａおよび第２の部分１００ｂは例示的であり、そして当業者は、代替実施態様がいくつかの行為を省略し得るおよび／または追加の行為を含み得るということを認識することになる。

図１Ａを最初に参照すると、方法１００の第１の部分１００ａは、例えば問題の提出に応じてまたは別のルーチンによる呼び出しに応じて１０５で開始する。１１０において、ハイブリッドコンピュータは問題をハードウェアへ送信する。本例の目的のため、ハードウェアはデジタルコンピュータへ通信可能に結合される量子プロセッサである。１１５において、ハイブリッドコンピュータは多くのサンプルを収集する。いくつかの実施形態では、サンプルの数Ｎは約１０００である。他の実施形態では、サンプルの数Ｎは１０である。行為１２０〜１４５（１２０と１４５を含む）において、ハイブリッドコンピュータは、量子プロセッサ内のＭ個の量子ビットのうちのどれがフロッピーであるかをＮ個のサンプルのそれぞれ毎に記録する。

１２０において、ハイブリッドコンピュータはサンプル指数を初期化し、１２５において、ハイブリッドコンピュータは量子ビット指数を初期化する。

１３０において、ハイブリッドコンピュータは、量子ビットまたは量子ビットの領域がフロッピーであるかどうか（すなわち量子ビットまたは量子ビットの領域の状態がエネルギーを変更することなく反転され得るかどうか）を判断する。１３０において量子ビットまたは量子ビットの領域がフロッピーである（「はい」）と判断することに応じて、第１の部分１００ａにおける制御は１３５へ進み、ここで、フロッピー量子ビットまたはフロッピー量子ビットの領域が記録される。１３０において量子ビットまたは量子ビットの領域がフロッピーではない（「いいえ」）と判断することに応じて、第１の部分１００ａにおける制御は１４０へ進む。

１４０において、ハイブリッドコンピュータは、フロッピーネスをチェックするために別の量子ビットまたは量子ビットの領域が存在するかどうかを判断する。１４０において別の量子ビットが存在する（「はい」）と判断することに応じて、第１の部分１００ａにおける制御は１３０へ戻る。１３０〜１４５のループは、フロッピーネスをチェックするための量子ビットまたは量子ビットの領域が最早存在しなくなるまで、繰り返される。

この処理は、フロッピーネスをチェックすべきさらなる量子ビットまたは量子ビットの領域が存在する間反復し得る。１４０においてフロッピーネスをチェックすべき量子ビットまたは量子ビットの領域が最早存在しない（「いいえ」）と判断することに応じて、第１の部分１００ａの制御は１４５へ移動し、ここで、ハイブリッドコンピュータは別のサンプルがあるかどうかをチェックする。１４５において別のサンプルが存在する（「はい」）と判断することに応じて、第１の部分１００ａの制御は１２５に戻る。１２５〜１４５のループはサンプルが最早存在しなくなるまで繰り返される。

１４５においてサンプルが最早存在しない（「いいえ」）と判断することに応じて、方法１００の制御は図１Ｂの第２の部分１００ｂへ進む。

１５０において、ハイブリッドコンピュータは量子ビット指数を初期化する。１５５において、ハイブリッドコンピュータは、現在の量子ビットまたは現在の量子ビットの領域の正規化フロッピーネスメトリックを計算する。ｉ番目量子ビットの正規化フロッピーネスメトリックμ_ｉの例示的定義は、次のとおりである：

ここで、ｎ_ｉはｉ番目量子ビットまたは量子ビットの領域がフロッピーであったサンプルの数であり、Ｎはサンプルの総数である。正規化フロッピーネスメトリックの他の好適な定義が利用され得る。いくつかの実施形態では、フロッピーネスメトリックは非正規化され得る。

１６０において、ハイブリッドコンピュータは、正規化フロッピーネスメトリックに基づき量子アニーリングの際に現在の量子ビットまたは量子ビットの領域を進める。量子ビット（または量子ビットの領域）を進めることは、本明細書のどこかでさらに詳細に説明されるように、いくつかのやり方のいずれかで行われ得る。一例として、いくつかの実施形態では、量子ビットまたは量子ビットの領域を進めることは正規化フロッピーネスメトリックに比例するオフセットを主ループ（アニール）ＤＡＣへ加えることを含む。量子ビットの領域であれば、オフセットが量子ビットの領域のすべてのメンバー量子ビットに適用される。量子ビットが磁束量子ビットである例示的実施形態では、オフセットはμ_ｉ×２．５ｍΦ_０に等しい。

１６５において、ハイブリッドコンピュータは、オフセットを適用すべき別の量子ビットまたは量子ビットの領域が存在するかどうかを判断する。１６５において別の量子ビットまたは量子ビットの領域が存在する（「はい」）と判断することに応じて、第２の部分１００ｂにおける制御は１５５に戻る。１５５〜１６５のループは、オフセットを適用すべき量子ビットまたは量子ビットの領域が最早存在しなくなるまで、繰り返される。

１６５において量子ビットまたは量子ビットの領域が最早存在しない（「いいえ」）と判断することに応じて、第２の部分１００ｂの制御は１７０へ移動する。１７０において、ハイブリッドコンピュータは終了判定基準が満足されたかどうかを判断する。終了判定基準は、単一判定基準または２つ以上の判定基準の組み合わせであり得る。例示的判定基準は、サンプルの多様性、サンプルのエネルギー、収斂の程度または速度、および一意的基底状態または第１の励起状態の数に基づく閾値を含み得る。例示的判定基準はまた、計算時間と繰り返しの回数とに基づく閾値を含み得る。

１７０において終了判定基準が満足された（「はい」）と判断することに応じて、方法１００は１７５で終了する。１７０で終了判定基準が満足されなかった（「いいえ」）と判断することに応じて、方法１００の制御は図１Ａの第１の部分１００ａの１１５へ戻る。

いくつかの実施形態では、ハイブリッドコンピュータはフロッピー量子ビットのサブセットだけを進める。一般的に、量子ビットまたは量子ビットの領域は、引き出されたサンプルのうちの一定割合のサンプルにおいてフロッピーになり、いかなるサンプルにおいてもめったにはフロッピーにならない、またはすべてのサンプルにおいてめったにフロッピーにならないのいずれかである。フロッピーネスメトリック（上述の）は、どの量子ビットまたはどの量子ビットの領域がフロッピーであるかと、どの量子ビットが進められるべきかを判断するために利用され得る。いくつかの実施形態では、フロッピーネスメトリックに関する閾値を越える量子ビットまたは量子ビットの領域が進められ得る。他の実施形態では、どの量子ビットまたは量子ビットの領域を進めるべきかを判断するために、他の判定基準自体が使用されてもよいし、フロッピーネスメトリックと併せて使用されてもよい。

いくつかの実施形態では、ハイブリッドコンピュータは、量子ビットまたは量子ビットの領域が小サブセット内で進められ繰り返される反復手法を取り得る。いくつかの実施形態では、ハイブリッドコンピュータは、各繰り返しにおいて最もフロッピーな量子ビットまたは量子ビットの領域だけを進めることを選択し得る。他の実施形態では、ハイブリッドコンピュータは、量子ビットまたは量子ビットの領域を進めるために前述の実施形態の好適な組み合わせを実行し得る。少数の量子ビットまたは量子ビットの領域を進めて繰り返すことの恩恵は、本手法が過度補正を低減し得るということである。

いくつかの実施形態では、各量子ビットまたは各量子ビットの領域に適用されるオフセットは同じであり得る。他の実施形態では、様々な量子ビットまたは様々な量子ビットの領域に適用されるオフセットは量子ビット毎に変化し得る。例えば、ハイブリッドコンピュータは、大きなオフセットを別の量子ビットまたは別の量子ビットの領域よりむしろ１つの量子ビットまたは１つの量子ビットの領域へ適用することを選択し得る。

磁化率を介した縮退の軽減
いくつかの実施形態では、量子ビットは、量子ビットの磁化率（magnetic susceptibility）（χで表され、本明細書では時に単に「susceptibility」と呼ばれる）に基づき量子アニーリングの際に進められ得るまたは遅らせられ得る。磁化率χは、印加磁界に応じた量子ビットの磁化の程度を記述するいくつかのタイプの量子ビット（磁束量子ビットを含む）の特性である。この応答は様々な状況において変化し得る（例えば、他の量子ビットとのその結合の強度およびトポロジーと、他の量子ビットの磁束バイアスとに依存して）。したがって、量子ビットの磁化率χは異なる問題に対しては異なり得る。いくつかの実施形態では、特定問題の１つ以上の量子ビットの磁化率χは測定および／または推測され、１つ以上の量子ビットの少なくとも１つはその磁化率χに基づき進められるまたは遅らせられる。便宜上、本開示において磁化率を「判断する」ことへ言及は磁化率を測定することおよび／または磁化率を推定することを含む。

本発明者らは、量子ビットの磁化率χが当該量子ビットのトンネリング速度Δ_ｉに逆相関付けされる傾向があるということを実験を通じて判断した。すなわち、進化中に先に凍結する量子ビット（すなわち低いΔ_ｉに速かに達する量子ビット）は高い磁化率χを有する傾向があり、進化中の後に凍結する量子ビット（すなわち低いΔ_ｉにゆっくり達する量子ビット）は比較的低い磁化率χを有する傾向がある。

図２は、１つ以上の量子ビットのトンネリング速度Δ_ｉをチューニングする例示的方法２００を示すフローチャートである。図２により示される方法２００は複数の行為を含む。これらの行為のうちの１つ以上は、例えば１つ以上のプロセッサ（例えばデジタルプロセッサ）、量子プロセッサなどのアナログプロセッサ、またはデジタルプロセッサとアナログプロセッサとの両方を含むハイブリッドコンピュータなどの１つ以上の回路により（または介し）行われ得る。図２の説明の目的のため、行為は量子プロセッサを含むハイブリッドコンピュータにより行われると想定する。方法２００は例示的である。当業者は、代替実施態様がいくつかの行為を省略し得るおよび／または追加行為を含み得るということを認識することになる。

２０２において、問題はハイブリッドコンピュータにより受信され量子プロセッサ上でエンコードされる。２０４において、ハイブリッドコンピュータはエンコードされた問題に基づき１つ以上のサンプルを収集する。ハイブリッドコンピュータは、方法２００の様々な他の行為の必要要件に依存して（例えば、２０６において１つ以上の量子ビットの磁化率を判断するために必要とされるサンプルの数に依存して）任意数のサンプルを収集し得る。例えば、いくつかの実施形態では、収集されるサンプルの数は１である。別の例として、他の実施形態では、収集されるサンプルの数は１０００である。

２０６において、１つ以上の量子ビットの磁化率χがハイブリッドコンピュータにより判断される。量子ビット毎の磁化率χを判断するための様々な手法が取られ得る。例えば、各量子ビットの磁化率χは、磁束バイアスに対する各量子ビットの磁化応答を直接測定することにより測定され得る。別の例として、各量子ビットの磁化率χは、１つ以上のサンプル（および／または他のデータ）に適用される数値的方法に基づき推測され得る。１つ以上の量子ビットのそれぞれの磁化率χを判断するためのいくつかの手法が以下にさらに詳細に論述されるが、当業者は、他の手法が代替的にまたは追加的に利用され得るということを理解することになる。

いくつかの実施形態では、磁化率χは直接測定される。これは、例えば量子プロセッサに、問題の第１の組の進化を行うとともに１つ以上の量子ビットの磁束バイアスΦ_Ｘが変更される問題の第２の組の進化を行うように指示することにより、その場で行われ得る。次に、第１の組と第２の組間の１つ以上の量子ビットの磁化応答の結果の差が、１つ以上の量子ビットのそれぞれの磁化率χを判断するために測定され得る。例えば、磁化率χは、第１の組と第２の組の進化間の磁束バイアスΦ_Ｘの変化に対する永久電流Ｉ_Ｐの変化に比例し得る。ここで、第１と第２の組の進化のそれぞれは、複数の進化を含み、これにより複数のサンプル測定結果を提供し、永久電流Ｉ_Ｐの平均値（または他の推定子）および／または磁束バイアスΦ_Ｘが使用され得る。例えば、量子ビットの磁化率χは次式に基づき判断され得る：

ここで、

は第１の組の進化における量子ビットのすべての永久電流測定の平均値、

は第２の組の進化における量子ビットのすべての永久電流測定の平均値、

は第１の組の進化において量子ビットに適用される磁束バイアス、

は第２の組の進化において量子ビットに適用される磁束バイアスである。

量子ビットの磁束バイアスΦ_Ｘを修正することは計算中の問題を修正するので、進化当たりより少ない量子ビットを修正することが、元の問題をより精確に記述する結果を提供する可能性が高い。いくつかの実施形態では、ただ１つの量子ビットの磁束バイアスΦ_Ｘが各一組の進化において変更され、したがって複数の量子ビットの磁化率χを判断するために複数組の進化（としたがってより多くの時間）を必要とする。いくつかの実施形態では、複数の量子ビットの磁束バイアス群｛Φ_Ｘ｝は所与の進化において変更され、これにより、必要とされる進化の組の数を低減する（しかし、場合によっては単一量子ビット測定に比較して精度を失う）。いくつかの実施形態では、グローバル磁束バイアスΦが第２の組の進化においてプロセッサのすべての量子ビットに一様に適用される。

第１と第２の組の進化は任意の順番で行われてもよいし、任意選択的にインターリーブされてもよい（例えば、第２の組の進化が第１の組の進化の間に発生する、および／または逆も同様）。いくつかの実施形態では、第１および／または第２の組の進化のそれぞれは単一進化を含む。いくつかの実施形態では、第１および／または第２の組の進化のそれぞれは複数の進化を含む。第１と第２の組の進化は異なる数の進化を含み得る。

いくつかの実施形態では、磁化率χは例えば後処理技術を介し推測される。例えば、いくつかの実施形態では、１つ以上の量子ビットの磁化率χは平均場方法（mean field method）を介し推測される（例えば、図５の磁化率推定方法のいくつかの実施形態を介し）。

２０８において、１つ以上の量子ビットのサブセットＤがチューニングのために任意選択的に識別される。このようなサブセットＤは、例えば、目標磁化率χ_Ｔとは閾値量Ｔを越えて異なる磁化率χを有する１つ以上の量子ビットのそれぞれを含み得る。すなわち、磁化率χを有する量子ビットＸは下記不等式が満足されればサブセットＤに含まれ得る。
｜χ−χ_Ｔ｜＞Ｔ

いくつかの実施形態では、目標磁化率χ_Ｔは１つ以上の量子ビットの磁化率χに基づく。例えば、目標磁化率χ_Ｔは１つ以上の量子ビットの磁化率χの平均値、中央値または最頻値となるように判断され得る。Ｔは所定および／またはユーザ提供値であり得る。代替的にまたは加えて、Ｔは、１つ以上の量子ビットの磁化率χおよび／または目標磁化率χ_Ｔに基づき判断され得る。例えば、Ｔは目標磁化率χ_Ｔの一定割合であり得る（例えば、０．１χ_Ｔ、０．５χ_Ｔ、１．０χ_Ｔまたは任意の他の好適な値）。

別の例として、サブセットＤは、最極限磁化率χを有するＮ個の量子ビット（例えば、｜χ−χ_Ｔ｜が最大化されるＮ個の量子ビット（ここで、Ｎはある正整数である））を識別することにより判断され得る。

いくつかの実施形態では、進められるべき量子ビットだけがサブセットＤに含まれる。いくつかの実施形態では、遅らされるべき量子ビットだけがサブセットＤに含まれる。

２１０において、ΔチューニングオフセットωがＤ内の量子ビット毎に判断される。このオフセットは、様々なやり方で判断され得、量子ビット毎にΔ_ｉをチューニングするために２１２において取られる手法に少なくとも部分的に依存し得る。いくつかの実施形態では、量子ビットはほぼ等価トンネリング速度Δ_ｉを有するようにチューニングされ、その結果、量子ビットはほぼ一斉に凍結する（このような量子ビットは「同期」されると言う）。いくつかの実施形態では、特定量子ビットＸのΔチューニングオフセットωは、量子ビットＸの磁化率χと閾値磁化率χ_Ｔとの正規化差に基づき判断される。例えばΔチューニングオフセットωは次式に従って判断され得る。

２１２において、サブセットＤの量子ビット毎のトンネリング速度Δ_ｉは量子ビットの関連Δチューニングオフセットωに従ってチューニングされる。本明細書のほかの場所で検討されるように、例えば量子ビットの複合−複合ジョセフソン接合（ＣＣＪＪｓ：compound-compound Josephson junctions）に対するＤ−Ａ変換器（ＤＡＣ）オフセットを修正することにより、論理量子ビットを形成することにより、等々によりΔ_ｉをチューニングする様々なやり方が存在する。いくつかの実施形態では、サブセットＤの量子ビット毎のトンネリング速度Δ_ｉはΔチューニングオフセットωに比例してスケーリングされる。例えば、オフセットω＝０．２は量子ビットのΔ_ｉの約２０％増加に対応し得（したがって、量子ビットのアニーリング速度を遅らせ凍結を遅延する）、一方、オフセットω＝０．１は量子ビットのΔ_ｉの約１０％増加に対応し得る（したがって、量子ビットのアニーリング速度を進ませ、凍結を加速する）。例えば、サブセットＤ内の各量子ビットは次式による新しいΔ_ｉを与えられ得る：
Δ_ｎｅｗ＝（１＋ω）Δ_ｏｌｄ
ここで、Δ_ｏｌｄはΔチューニングに先立つ量子ビットのΔ_ｉでありΔ_ｎｅｗはΔチューニング後の量子ビットのΔ_ｉである。

図３は、例示的Δチューニングシナリオを示すチャートを示す。垂直軸は所与の量子ビットの瞬間トンネリング速度Δに対応する。水平軸は、時間に対応し、特に、進化における進捗（ｓで表される）に対応する。線３０２は例示的量子ビット（図示せず）のトンネリング速度に対応し、点３０４は量子ビットの初期トンネリング速度Δ_ｉを示す。線３１０は、例示的量子ビットの進化がオフセット３１２（例えば、正数により表され得る）を適用することにより遅らせられたシナリオに対応し、点３１４に対応する初期トンネリング速度Δ_ｉを生じる。線３２０は、例示的量子ビットの進化がオフセット３２２（例えば、負数により表され得る）を適用することにより進められたシナリオに対応し、点３２４に対応する初期トンネリング速度Δ_ｉを生じる。線３１０のシナリオでは、量子ビットの進化は、進化が元々凍結し得るより遅く凍結する（すなわち線３０２に対応する前Δチューニングシナリオにおいて）。線３２０のシナリオでは、量子ビットの進化は、進化が元々凍結し得るより早く凍結する。

図２に戻ると、２１４において、ハイブリッドコンピュータは（２１２のΔチューニング操作により修正されたかもしれない）問題の計算を行い、解を判断する。

磁化率の推定
いくつかの実施形態では、量子ビットの磁化率は、量子ビットの１つ以上の特性を推測しそれらの特性に基づき量子ビットの磁化率を推定するためのモデルを使用することにより、推測される。磁化率のこのような推定は例えば方法２００の２０６において使用され得る。以下にさらに詳細に論述されるように、このような推定において使用され得るモデルは限定するものではないが平均場モデルを含む。

図５は例示的磁化率判断方法５００を示すフローチャートである。５０２において、サンプル

がハードウェアから受信される。ここで、各ｓ_ｉは、サンプル内のｉ番目の量子ビットの状態を指す。例えば、サンプル

は２０４（図２）において収集されたサンプルであり得る。本明細書の他のどこかでさらに詳細に論述されるように、複数のサンプル

は、磁化率判断方法５００ａの少なくとも一部を複数回行うことにより（例えば５１０において繰り返すことにより）受信され得る。いくつかの実施形態では、各サンプル

は、量子プロセッサ上でエンコードされる同じ問題（例えば、２０２において受信される問題）に対応する。いくつかの実施形態では、様々なサンプル

が、様々なエネルギー尺度において問題を計算することにより取得され得る。以下の開示は、方法５００の要素が、５０２において受信されるサンプル

毎に行われ得るという理解の元に、概して単一サンプル

を参照する。

５０４において、量子ビットの１つ以上の特性に関する初期推定または推測はサンプル

に基づき生成される。例えば、初期推定は磁化率に関係する量子ビットの特性の推測であり得る。いくつかの実施形態では、初期推定は、推測電流

の集合である。ここで、各Ｉ_ｉは、アニール中の特定時間ｔにおけるｉ番目の量子ビットの電流を指す（量子ビットの電流はアニールの過程にわたって変化し得るということに留意されたい）。別の推定が方法５００を行う間に生成され得るので、初期推定は

で表され得、ｉ番目の推定は

で表される。いくつかの実施形態では、初期推定

は次式に基づき回路系により判断される：
Ｉ_ｉ＝−ｓ_ｉＩ_ｐ
ここで、Ｉ_ｐはｉ番目の量子ビットの時間ｔにおける永久電流である。この例示的推定の代わりにまたはこれに加えて他の初期推定が使用され得るということが理解される。

５０５において、初期推定は、精緻化推定を回路系により生成するために精緻化される。例えば、

の初期推定

は別の

を生成するために精緻化され得、別の推定

を生成するために精緻化され得る、等々である。

の推定は終了条件まで連続的に生成され得、これにより

で表される精緻化推定を生成する。例えば、

の推定は

が収斂するまで連続的に生成され得、収斂する値（および／または収束時の最終生成値）は精緻化推定

として使用され得る。別の例として、

の推定は繰り返しの閾値数が発生するまで連続的に生成され得、最終生成推定は精緻化された

として使用され得る。

いくつかの実施形態では、推定は、超伝導量子プロセッサに適用される磁束Φとデバイス内を流れる派生電流Ｉとの明確な関係を利用することにより精緻化され得る。例えば、少なくともいくつかの超伝導量子プロセッサに関して、プロセッサの平衡状態は次の一組の結合方程式であり得る：

ここで

、ここで、Φ_ｉはｉ番目の量子ビットの磁束、Ｍは量子ビット間の相互インダクタンスの行列である。

ここで、Φ_ｂｉはｉ番目の量子ビットに適用される外部バイアスである。

いくつかの実施形態では、

の推定は、

の各推定が

の事前推定に基づく（逆も同様）ように回路系により繰り返し生成される。例えば、

の各推定は次式に基づき判断され得る：

ここで、

は

のｉ番目の推定である。

の別の推定、すなわち

は

に基づき生成され得る。

の精緻化推定

は様々な推定

に基づき生成され得る。

いくつかの実施形態では、

の初期推定

に続く１つ以上の推定は平均場モデルに基づき生成され得る。例えば、

は、磁束

を有する孤立量子ビットの電流の期待値に基づき生成され得る。例えば、

は次式に基づき各要素Ｉ_ｉを判断することにより生成され得る：

ここで、

は磁束Φの関数としての孤立量子ビットの電流である、Φ_ｉは

のｉ番目の要素である、〈・〉は期待値を表す。

いくつかの実施形態では、

は例えば孤立量子ビットの既知特性に基づき回路系により参照テーブル内の値を参照することにより判断される。

いくつかの実施形態では、

は孤立量子ビットのモデルに基づき計算される。例えば、双安定rf-SQUIDの量子振る舞いは、次式に基づき孤立量子ビットのハミルトンＨによりモデル化され得る：

ここで、ε＝２Ｉ_ｐΦ。Δは縮退におけるrf-SQUIDの状態間のトンネリング速度であり、σ_ｚとσ_ｘは上に与えられた意味を有する。Ｈの固有エネルギーは

。基底状態におけるrf-SQUIDの永久電流Ｉ_ｐの期待値は〈Ｉ_ｇ〉＝Ｉ_ｐ〈σ_ｚ〉＝Ｉ_ｐｃｏｓΘであり、励起状態におけるrf-SQUIDの永久電流Ｉ_ｐの期待値は〈Ｉ_ｅ〉＝Ｉ_ｐ〈σ_ｘ〉＝−Ｉ_ｐｃｏｓΘである。ここで、Θ＝π／２−ｔａｎ^−１（ε／Δ）。温度Ｔでは、熱平衡を想定すると、孤立量子ビットの永久電流期待値は〈Ｉ_ｐ〉＝Ｐ_ｇ〈Ｉ_ｇ〉＋Ｐ_ｅ〈Ｉ_ｅ〉である、ここで、Ｐ_ｇとＰ_ｅはそれぞれ基底状態と励起状態ボルツマン占有係数である。

本発明者らは上述したことに基づき次のように判断した。このような実施形態では、孤立量子ビット（〈Ｉ_ｐ〉）の永久電流の期待値は次式に基づき判断され得る：

ここで、ｋ_Ｂはボルツマン定数である。したがって、推定

は次式に従ってその要素Ｉ_ｉを計算することにより回路系により生成され得る：

ここで、Φ_ｉは

のｉ番目の要素である。

いくつかの実施形態では、温度Ｔは、零に近いという制限としてモデル化される。これは、例えば上記式からtanh項を省略することにより実施され得る。温度は、別個に考慮されてもよいし（例えば、後続の調整工程を介し）、全く考慮されなくてもよい。

いくつかの実施形態では、

の推定は傾斜降下を介し生成され得る。例えば、

の推定

は次式に基づき繰り返し生成され得る：

ここで、

は

の関数として表現可能である（例えば、上述のＩ_ｉ＝〈Ｉ_ｐ〉_ｉの式の逆を取ることにより）、

は対角線行列である。ここで、各ｊ番目の対角線成分は、ｊ番目の量子ビットの磁化率の推定

であり、そして

。この式は、所与の量子ビットの磁束Φ_ｊが次の展開に基づき一次推定され得るということを観測することにより導出され得る。

ここで、

は

のｊ番目の要素であり、

は

のｊ番目の要素である。この関係式は上記

の式を生成するために式

に代入され得る。

各量子ビットの磁化率

の推定は、

において評価される電流−磁束の関係式の微係数（ｄＩ_ｊ）／（ｄΦ_ｊ）に基づき生成され得る。微係数（ｄＩ_ｊ）／（ｄΦ_ｊ）は、任意の好適な方法を介し（例えば、数値的に、記号的に、解析的に）判断されてもよいし、電流−磁束関係式の任意の利用可能モデルに基づいてもよい。いくつかの実施形態では、

は上述の永久電流〈Ｉ_ｐ〉の孤立量子ビット期待値に基づき判断され、（例えば）次式を生じ得る。

５０６において、推測された問題磁化率

は５０５において生成された推定に基づき量子ビット毎に判断される。いくつかの実施形態では、問題磁化率

は、例えば

に基づき上述のように生成された推定

に基づき得る。このような推定

は、回路系により５０５において（例えば、最終生成推定

として）生成されたかもしれない、および／または、回路系により精緻化推定

に基づき５０６において生成され得る。

いくつかの実施形態では、推測された問題磁化率

は、５０５の精緻化推定に基づき、そしてさらに１つ以上の量子ビットの磁束バイアス

の変化による量子ビットの磁束

の推測された摂動に基づき、生成される。例えば、推測された問題磁化率

は次式に基づき判断され得る：

ここで、

は、ｊ番目の量子ビットの磁束バイアスの変化に対するｉ番目の量子ビットの磁化率の推測であり、

は

行列（上述の）である。ここで、

の対角線成分は

に基づき判断される。反転された

行列の第（ｉ，ｊ）要素は

に対応する。

特定量子ビットの推測された問題磁化率

は、反転された

行列（すなわち

のｊ番目の対角線エントリーに基づき（そして、例えば、それに等しいかもしれない）判断され得る。

上記関係を理解するために、１つの可能な微分を考慮することが役立ち得る。精緻化推定

は連立方程式

の解として受諾されるということを仮定すると、

。磁束バイアス

における微小摂動

は次のものを生じる：

上述したことに基づき、次式が導出され得る：

これは次式を生じ、

これにより

の要素を量子ビットの磁化率に関係付ける。特に、

の対角線要素（

で表されられ得る）は、その電流の変化に対する量子ビットｊの推測磁化率に対応し、

が

の推測として使用されるようにする。

いくつかの実施形態では、方法５００は上述のように生成された推測磁化率を出力し得、方法５００は終了し得る。いくつかの実施形態では、方法５００は、回路系により量子ビット毎に複数の推測磁化率を生成するために行為５０２〜５０６を繰り返し得る。複数の推測は、量子ビット毎に合成推測

を生成するために回路系により合成され得る。例えば、量子ビットの合成推測

は、当該量子ビットに関して生成される推測磁化率を平均化することにより判断され得る。合成推測

は出力され得、方法５００は終了し得る。描写された実施形態などのいくつかの実施形態では、方法５００は生成された磁化率に基づきΔチューニングオフセットを生成することを継続し得る。したがって、方法５００は、方法２００の行為２１０（図２）および／または方法４００の行為４１８（図４）の一部としてまたはその代わりに行われ得る。

５０８において、量子ビットｊ毎の目標トンネリング速度

が判断される。いくつかの実施形態では、

の値は、例えば

のトンネリング速度を有する孤立量子ビットが５０６において判断された推測問題磁化率

に整合する磁化率を有するように、Δ_ｊの値が選択されるように、孤立量子ビットモデルに基づき判断される。

磁化率は磁束／電流（上に指摘したように、関連特性である）に応じて変化し得るので、孤立量子ビットモデルもまた磁束および／または電流に基づき得る。例えば、Δ_ｊの値は次式に従って判断され得る：

ここで、Φ_ｊはｊ番目の量子ビットの磁束である。

トンネリング速度

は任意の利用可能なやり方で判断され得る。いくつかの実施形態では、

の値は、磁束Φ_ｊと磁化率

とをトンネリング速度

に関係付けた参照テーブル内に見出される。いくつかの実施形態では、トンネリング速度

はモデルおよび／または式に基づき判断される。いくつかの実施形態では、

は、対応孤立量子ビット磁化率が

にほぼ等しくなるように判断される（例えば、参照テーブルが所与の磁束Φ_ｊの

の離散値を含めば、問題磁化率

に最も密接に整合する孤立量子ビット磁化率χ^１ｑに対応する

の値が選択され得る）。

任意選択的に、５１０において、行為５０２〜５０８は（例えば、ハードウェアから受信した別のサンプルに基づき）トンネリング速度

の別の値を生成するように回路系により繰り返し反復され得る。

トンネリング速度

の複数の値が５１０を介し繰り返し判断されれば、５１２において、複数のトンネリング速度

の値が、量子ビット毎の合成目標トンネリング速度

を推測するために回路系により使用される。いくつかの実施形態では、

は複数のトンネリング速度

の値を平均化することにより判断される。便宜のために、合成トンネリング速度

は方法５００の以降の行為では単にトンネリング速度

と呼ばれる。以降の行為はそれを含む個々に生成された値の代わりに合成トンネリング速度

を活用する（行為５１０と５１２が行われれば）ということが理解される。

５１４において、１つ以上の量子ビットのトンネリング速度Δ_ｉの調整（例えばΔチューニングオフセット）は１つ以上の目標トンネリング速度

に基づき判断される。この判断は本明細書では均質化と呼ばれる。均質化のゴールは、少なくともいくつかの状況において様々な量子ビットの凍結時間の差を低減することである（それらの初期の均質化前凍結時間に比較して）。

いくつかの実施形態では、Δチューニングオフセットω_ｊは、複数の目標トンネリング速度

の統計的特性に基づき判断される。例えば、量子ビットｊのΔチューニングオフセットω_ｊは、目標トンネリング速度

の中央値と均質化前トンネリング速度Δ_ｊとの差に基づき判断され得る。いくつかの実施形態では、ω_ｊは次式に基づき判断される。

いくつかの実施形態では、低減オフセットω_ｊ（すなわち上記ものと比較して低減された大きさを有するオフセット）が使用される。いくつかの状況では、このような低減は、Δ_ｊを調整する際に遭遇される非線形性および分散影響を補償するのを助け得る。例えば、オフセットω_ｊは、上述のように判断され、次に一定係数だけ低減され得る（例えば、ω_ｊは半分にされ得る）、指数関数的に低減され得るおよび／または他のやり方で低減され得る。

任意選択的に、方法５００は、５１４において生成されたオフセットω_ｊに基づき５１６において行為５０２〜５１４を繰り返し反復し得る。いくつかの実施形態では、量子ビットトンネリング速度がオフセットω_ｊに基づき調整された後に別のハードウェアサンプルが受信される。いくつかの実施形態では、別のハードウェアサンプルは５０２において必ずしも受信されなく、その代りに（または追加的に）修正サンプルが、５０２において以前に受信されたハードウェアサンプルと、オフセットω_ｊと、トンネリング速度Δ_ｊの変化とサンプル

の変化を関係付けたモデルとに基づき生成され得る。したがって、オフセットω_ｊに基づき回路系により実行される方法５００の以降の繰り返しは、別のハードウェアサンプルに完全に基づいてもよいし、部分的に基づいてもよいし、または全く基づかなくてもよい。

別の繰り返しは、５１４におけるさらなる均質化を含み得、これによりオフセットω_ｊを複数の繰り返しにわたって精緻化する。

５１８において、オフセットω_ｊは回路系により出力される。このような出力は、例えば、本明細書の他のどこかで説明したように１つ以上の量子ビットのトンネリング速度Δ_ｊをオフセットω_ｊに基づき調整すること、オフセットω_ｊをソフトウェアで戻すこと、通信リンクを介しオフセットω_ｊを伝達すること、オフセットω_ｊをユーザに表示すること、および／またはそうでなければオフセットω_ｊをハードウェアおよび／またはソフトウェアインターフェースへ提供すること、を含み得る。

進化中測定を介した縮退の軽減
いくつかの実施形態では、量子ビットの状態は完了に先立って進化中に測定される。このような測定は、進化の過程にわたる時間依存量子アニーリング動力学的特性に関する情報（例えば、概算凍結時間、時間の関数として状態の相関、および／または他の情報）を提供し得る。このような情報は、（例えば）Δチューニングを介しアニール処理を操作するために使用され得る。いくつかの実施形態では、磁束検出器は１つ以上の量子ビットの期待値を進化中に１または複数回測定するために使用され、磁束検出器の測定結果は１つ以上の量子ビットの１つ以上のΔ_ｉをチューニングするために使用される。

図４は、１つ以上の量子ビットのトンネリング速度Δ_ｉをチューニングする例示的方法４００を示すフローチャートである。図４により示される方法４００は複数の行為を含む。これらの行為のうちの１つ以上は、例えば１つ以上のプロセッサ（例えば、デジタルプロセッサ）、量子プロセッサなどのアナログプロセッサ、またはデジタルプロセッサとアナログプロセッサとの両方を含むハイブリッドコンピュータなどの１つ以上の回路により（または介し）行われ得る。図４の説明の目的のため、行為は量子プロセッサを含むハイブリッドコンピュータにより行われると想定する。方法４００は例示的であり、当業者は、代替実施態様がいくつかの行為を省略し得るおよび／または追加行為を含み得るということを認識することになる。

４０２において、問題は、ハイブリッドコンピュータにより受信され量子プロセッサ上でエンコードされる。４０４において、ハイブリッドコンピュータは磁束検出器を量子ビット（本明細書では「問題量子ビット」と呼ぶ）に結合する。問題量子ビットは、個々のハードウェア量子ビット、または複数のハードウェア量子ビットを含む論理量子ビットであり得る。方法４００は任意数の磁束検出器および問題量子ビットを含み得る。本開示は「問題量子ビット」および「磁束検出器」を概して参照するが、複数の磁束検出器および問題量子ビットが方法４００に従って一斉におよび／または連続的に測定および／またはチューニングされ得るということが理解される。

磁束検出器は、問題量子ビットと別個にアニールされることができる任意の量子磁束パラメトロンであり得る。例えば、磁束検出器は問題量子ビットに隣接する（すなわち、結合器を共有する）量子ビットを含み得る。別の例として、磁束検出器は、プロセッサにより提供される較正デバイスであり得、問題量子ビットを測定するように構成され得る。磁束検出器と問題量子ビットとの結合の強度Ｊは問題依存であり得る。一般的に、結合強度Ｊは、量子ビット状態を磁束検出器へ確実に複製するように十分に強くあるべきであるが、問題量子ビットの動力学的特性を乱さないように十分に弱くあるべきである。適切な強度を判断することは、問題量子ビットの他の量子ビットとの結合に部分的に依存することになる。

４０６において、量子プロセッサは、問題量子ビットと磁束検出器とをアニーリングすること含む進化を開始する。いくつかの実施形態では、問題量子ビットおよび磁束検出器はほぼ一斉にアニーリングを開始する。いくつかの実施形態では、磁束検出器は、問題量子ビットがアニーリングを開始した後にアニーリングを開始する。

４０８において、磁束検出器は、問題量子ビットと比較して急速にアニールされる。これは、例えば、本明細書で述べる任意の好適な方法を介し、またはそうでなければ、既知の方法（今の方法または将来の方法）を介し磁束検出器が低トンネリング速度Δ_ｉを有するように構成することにより行われ得る。したがって、磁束検出器は、進化が完了する前にそして場合によっては問題量子ビットが凍結する前にそのアニール処理を完了する。磁束検出器のアニールの終了までに、磁束検出器のアニールの過程にわたる問題量子ビットの状態の期待値は磁束検出器へ複製される。

４１０において、磁束検出器の状態が読み出される。いくつかの実施形態では、磁束検出器の状態はバッファ内に格納され、複数の状態が一緒に読み出される。

４１２において、ハイブリッドコンピュータは問題量子ビットの別の測定を行うべきかどうかを判断する。いくつかの実施形態では、ハイブリッドコンピュータは進化が完了するまで問題量子ビットの測定を行うことを継続する。いくつかの実施形態では、ハイブリッドコンピュータは、所定回数の測定を行い、次に、このような測定を行うのを中止する。いくつかの実施形態では、ハイブリッドコンピュータは、問題量子ビットが凍結したということを判断した後、問題量子ビットの測定を行うのを中止する（例えば、磁束検出器から読み出された測定情報に基づき）。いくつかの実施形態では、ハイブリッドコンピュータは様々な時間に様々な問題量子ビットの測定を行うのを中止する。

別の測定が行われるべきであるとハイブリッドコンピュータが判断すれば、方法４００は４０８へ戻る。ハイブリッドコンピュータは、所定量の時間が測定間に経過するように４１２および／または４０８において任意選択的に遅延を取り込み得る。ハイブリッドコンピュータは、進化中の様々な時間に問題量子ビットの測定結果を得るために、進化の過程にわたって１または複数回４０８へ戻り得る。

問題量子ビットのさらなる測定がこの進化中に最早行われるべきでないとハイブリッドコンピューが判断すれば、ハイブリッドコンピュータは４１４へ進み続ける。４１４において、量子プロセッサは進化を完了する。

４１６において、４１０において磁束検出器から読み出された情報は問題量子ビットの進化中振る舞いに関する情報を（少なくともほぼ）判断するために処理される。例えば、問題量子ビットの概算凍結時間は、量子ビットの状態の期待値が測定間に変化するのを止めた（および／または、いくつかの実施形態では、閾値量を越えて変化するのを止めた）概算時間を観測することにより判断され得る。別の例として、回避されたレベル交差（level crossing）は測定間の状態期待値の変化に基づき識別され得る。

４１８において、Δチューニングオフセットωは、４１６において判断された情報に少なくとも部分的に基づき問題量子ビットに関して判断される。例えば、４１６において判断された概算凍結時間に基づき、問題量子ビットの進化はそれらの凍結時間をほぼ同期させるために進められ得るまたは遅らせられ得る（例えば、本明細書の他のどこかで説明したように）。代替的にまたは加えて、トンネリング速度Δ_ｉは、例えば問題量子ビットを遅らせることによりレベル交差の回避の発生を低減するように修正され得る。いくつかの実施形態では、プロセッサのグローバルアニーリング速度はレベル交差の回避の発生を低減するために遅らせられ得る（例えば、レベル交差の回避を経験した問題量子ビットは同期凍結時間より先に凍結しない）。

行為４２０と４２２は図２の２１２と２１４それぞれに概して対応する。４２０において、問題量子ビットは、４１８において判断されたΔチューニングオフセットωに従ってチューニングされる。４２２において、ハイブリッドコンピュータは（４２０のΔチューニング操作により修正されたかもしれない）問題の計算を行い、解を判断する。

論理量子ビット戦略
本明細書の他のどこかで指摘したように、量子ビット毎アニーリングスケジュールΔ_ｉを修正するための少なくともいくつかの手法は、効果的に計算されるように問題を修正しし得る。例えば、磁束量子ビットの永久電流を修正することは、量子ビットのアニーリングスケジュールΔ_ｉを変更することになるが、量子ビットの磁束も概して修正し、これにより、問題を変更して解決されるようにする。

いくつかの実施形態では、Δチューニング（例えば、１６０のおよび／または２１２における）は、問題が効果的に解決されるように問題のエンコードを変更することにより行われ得る（問題はプロセッサにより異なるやり方で表され得るが）。磁束量子ビットベースシステムに関し、このような実施形態は永久電流（および／または問題を定義する他のパラメータ）とトンネリング速度Δ_ｉとの直交制御を提供すると言ってもよい。

いくつかの実施形態では、永久電流とトンネリング速度Δ_ｉとの直交制御は、「論理」量子ビットを採用する中間式で問題をエンコードすることにより提供される。論理量子ビットは、単一量子ビットとして実効的に振る舞うように連結された複数の量子ビット（本明細書では、「内部」量子ビットと呼ぶ）を含む。論理量子ビットは問題の単一変数を表す。論理量子ビットを（例えば、量子ビット鎖として）形成するための技術は例えば米国特許第７，９８４，０１２号、第８，２４４，６６２号、第８，１７４，３０５号において説明されている。

論理量子ビット内の各内部量子ビットは、トンネリング速度Δ_ｉおよび永久電流などのそれ自身の関連量子ビットパラメータを有する。論理量子ビット自体は、実効トンネリング速度Δ_ｅｆｆおよび実効永久電流Ｉ_ｅｆｆなどの「実効」量子ビットパラメータを有し得る。論理量子ビットの実効量子ビットパラメータは、内部量子ビットの量子ビットパラメータにより、論理量子ビット内の内部量子ビットの数により、内部量子ビット間の結合Ｊ_ｉの強度（本明細書では、「内部結合強度」と呼ぶ）により、論理量子ビットの内部トポロジー（すなわち、内部量子ビットのトポロジーと内部量子ビット間の結合）により、そして内部量子ビットと論理量子ビット内に存在しない量子ビット間の結合の強度および配置により影響を受ける。したがって、論理量子ビットのこれらのパラメータは所望（または「目標」）実効トンネリング速度Δ_ｅｆｆを得るように選択され得る。

例えば、Ｎ個の超伝導量子ビットとＮ−１個の結合Ｊ_ｉとを有する鎖トポロジーを有する論理量子ビットの実効トンネリング速度Δ_ｅｆｆ（各個々の量子ビットがΔ_ｉのトンネリング速度を有しプロセッサはΔ≪Ｊの摂動領域内で動作する）は、次のようになる。

各内部量子ビットと結合に関しΔ_ｉ＝ΔとＪ_ｉ＝Ｊであれば（すなわち、すべてのΔ_ｉおよびＪ_ｉが同一であれば）、これは次のように簡略化され得る：

これは、論理量子ビット内の量子ビットの数が増加すると論理量子ビットの実効トンネリング速度は指数関数的に低下するということを意味する。

様々なトポロジーを有する論理量子ビットは様々な振る舞いを呈示し得る。例えば、実効トンネリング速度Δ_ｅｆｆはまた（または代替的に）、内部結合器の数を増加することによりおよび／または内部結合Ｊ_ｉの強度を増加することにより抑制され得る。重要なことに、これは、論理量子ビットのΔ_ｅｆｆが、いかなる内部量子ビットのΔ_ｉも必ずしも修正することなく、抑制され得る（すなわち、アニールを進めるためにチューニングされ得る）ようにし、これにより、実効永久電流Ｉ_ｅｆｆ（内部量子ビットの永久電流Ｉ_Ｐだけでなく）の制御に直交するΔ_ｅｆｆの制御を提供する。

したがって、いくつかの実施形態では、特定量子ビットのΔチューニングは、量子ビットが論理量子ビットとして表されるように、プロセッサ上で問題の表現を修正することにより行われる。次に、論理量子ビットの量子ビット毎アニーリングスケジュールΔ_ｅｆｆは、量子ビットの数、結合の強度、および論理量子ビットのトポロジーに比例して進められ得る。

いくつかの実施形態では、チューニングされる量子ビットは論理量子ビットとして既に表され得、論理量子ビットのΔチューニングは、論理量子ビットの量子ビット毎アニーリングスケジュールΔ_ｅｆｆを遅らせるために、量子ビットの数、結合の強度、および／または論理量子ビットのトポロジーを修正することを含み得る。

いくつかの実施形態では、論理量子ビットのトポロジーは外部量子ビット（すなわち論理量子ビットの外側の量子ビット）への接続性に基づき判断される。例えば、単一内部量子ビットだけが１つ以上の外部量子ビットに結合すれば、任意の結合強度Ｊ_ｉが内部結合のために提供され得る（すなわち、結合器は、その結合強度Ｊ_ｉの全範囲（通常は、零からある最大結合強度まで）を使用し得る。しかし、複数の内部量子ビットが外部量子ビットに結合すれば、論理量子ビットが「壊れる」のを防止するように（すなわち、内部量子ビットが様々な値を取るのを防止するように）維持されなければならない問題依存最小内部結合強度Ｊ_ｍｉｎが存在することになる。いくつかの実施形態では、論理量子ビットのトポロジーは、１つの内部量子ビットだけが１つ以上の外部量子ビットに結合するように選択される。このトポロジーは、他のトポロジー（複数の内部量子ビットが１つ以上の外部量子ビットに結合する）より優先的に選択され得る。

問題および／またはプロセッサトポロジーに依存して、論理量子ビットの最小内部結合強度Ｊ_ｍｉｎは、論理量子ビットの特定トポロジーを選択することにより低減され得る。例えば、外部量子ビットに結合する内部量子ビットの数を低減するトポロジーが選択され得る。

補助量子ビット戦略
一手法では、結果は、３２−量子ビット４−正則グラフ（32-qubit 4-regular graph）を形成するように構成されたＣ２グラフを使用して取得され得る。ハイブリッドコンピュータは零局所量子ビットバイアスを有する１ＢＯＰ（１ビット精度：1 bit of precision）問題をハードウェアへ送信し得る。１ＢＯＰ問題は、結合強度Ｊ＝±１のものである。いくつかの結合器はまた、これらを「利用不能に」することにより無効にされ得る。一般的にこのような問題は容易であるが、ハイブリッドコンピュータは例えば、２つの基底状態と４００超の第１の励起状態と有する１７，０００のインスタンスを最初に生成し、次に、成功の最低ハードウェア可能性（通常は、５％未満）を有する１００のインスタンスを取ることにより１００個のハードインスタンスを見出し得る。より大きなグラフに埋め込まれたＣ２の構造を使用することにより、補助量子ビットは３２個の量子ビットのそれぞれに添付され得る。

ハイブリッドコンピュータは繰り返し方法を適用してこの手法を実現し得る。最初に、ハイブリッドコンピュータはハードウェアを使用することにより複数のサンプル（例えば、１，０００個のサンプル）を引き出し得る。次に、ハイブリッドコンピュータは、複数のサンプル内ではめったにフロッピーではなくかつ添付された補助量子ビットを未だ有しない量子ビットに補助的制約を付け得る。補助的制約は現在の平均スピン（または磁化）から離れるように向くことであり得る。ハイブリッドコンピュータはこの処理を反復し得、成功の可能性は繰り返し間に変化し得る。本手法の他の変形形態（例えば、補助的制約の代わりに局所バイアスを量子ビットへ加えること）が使用され得る。

摂動交差を除去する方法は、グローバル最小値の縮退を競合極小値の縮退と比較して増加するように補助量子ビットを加えることに基づき得る（例えば、米国特許出願第２０１５／００３２９９４号を参照）。

量子アニーリング中に量子ビットを進ませること
別の手法は、量子アニーリング中に量子ビットのいくつかを他の量子ビットに対して進めるために局所ＣＣＪＪ（複合−複合ジョセフソン接合）ＤＡＣ（デジタル−アナログ変換器）を使用することによりエネルギースペクトルを修正する。これはＣ２集合全体にわたる永久電流平衡の劣化を引き起こし得るが一次的な主要効果は、量子アニーリング中に量子ビットのいくつかの横磁場を修正することであり得る。

縮退軽減の例示的比較結果
縮退軽減は領域凍結に関係付けられる。領域凍結は通常、その関係は概して１対１ではないが縮退軽減に相関付けられる。

図６〜図１０は、本システム、デバイス、物品および方法による量子プロセッサ内の縮退軽減の例示的実施の比較結果を示すプロットである。図６〜図１０を生成するために使用される方法は以下のものであった：
１．困難なＣ２問題インスタンスをプログラムする。
２．ハードウェアから１０００サンプルを引き出す。
３．所与のサンプルに関し、量子ビット毎に、その隣量子ビットからの正味バイアスを次のように計算する：

４．すべての量子ビットおよびサンプルに関し、次式の蔓延度を計算する：ｂ_ｉ＝０
５．ｂ_ｉ＝０の最高蔓延度を有する５つの量子ビットを判断し選択する。
６．これらの量子ビットを他のものに対して２．５ｍΦ_０だけ進めるように局所ＣＣＪＪ ＤＡＣバイアスを調整する。
７．このバイアスが適用された後、別の１００サンプルを収集する。

図６〜図１０は、上述の方法（行為１〜７）と、図６〜図１０を参照して以下に説明する方法の特定変形形態とを使用して生成された。

図６は、選択された困難な問題インスタンスの基底状態を見出す確率のヒストグラムである。問題は、１０００個のサンプルの代わりに行為２における１０個のサンプルにより上述の方法の変形形態を使用して実行された。問題は局所ＣＣＪＪ ＤＡＣ調整無しで実行された。これはベースラインケース（すなわち、縮退軽減無し）である。中央値は約０．０４である。

図７は縮退軽減の効果を示す。１０個だけのサンプルによってすら、基底状態を見出す機会は、縮退軽減の結果としてベースラインケースに比し著しく増加される。図７の中央値は約０．４９である。

図８は、選択された困難な問題インスタンスの基底状態を見出す確率のヒストグラムである。問題は１０００個のサンプルにより上述の方法を使用して実行された。図８は、縮退軽減においてより多くのサンプルを使用した効果を示す。基底状態を見出す機会は図７の１０サンプルケースに比し増加される。図８の中央値は約０．６６である。

図９は、選択された困難な問題インスタンスの基底状態を見出す確率のヒストグラムである。問題は、ｂ_ｉ＝０の最大蔓延度を有する量子ビットよりむしろ５つのランダム量子ビットを進ませる上記方法の変形形態を使用して実行された。結果は、ベースラインケースと同様であり、「ランダム縮退軽減が、基底状態を見出す機会への好ましい影響をほとんどまたはまったく有し得ない」ということを示す。結果は、上記方法において説明されたものなどの判定基準に従って進めるために量子ビットを選択することの重要性を補強する。図９の中央値は約０．０３である。

図１０は、選択された困難な問題インスタンスの基底状態を見出す確率のヒストグラムである。問題は、上述の方法を使用するが量子ビットを進める代わりに逆ＣＣＪＪ ＤＡＣ調整を行うことにより量子ビットを遅らせることにより実行された。この例の結果は、縮退軽減の無いベースラインケースと比較して基底状態を見出す機会への悪影響を示す。結果は、量子ビットを遅らせることよりむしろ進ませることの重要性を示す。図１０の中央値は約０．００１である。

いくつかの実施形態では、非零バイアス値と共に使用され得るメトリックなどフロッピーネスを判断するために別の好適なメトリックが使用され得る。例えば、バイアス値を合計する代わりに、本方法は、量子ビットの状態が反転されるときに所与の状態のエネルギーが変化するかどうかを所与の量子ビットに関して判断し得る。所与の状態のエネルギーが変化しないということを本方法が判断すれば、量子ビットはフロッピー量子ビットとしてカウントされ得る。

本技術は、アニール軌道をアルゴリズム的に（そして繰り返して）修正することにより性能を高める。修正をアニール軌道へ誘導するために一組の初期サンプルを使用することが理論的に提案されたが、本技術は最初の実用的実施形態であると考えられる。加えて、本システムおよび方法はサンプリング多様性（例えば、基底状態および／または励起状態サンプルの多様性）を改善するために実施され得る。

本技術の恩恵はハードウェアサンプル確率分布をむしろボルツマン分布（サンプリングには望ましい可能性がある）に近いものにし得るということである。

本技術はフロッピーネスメトリックに限定されない。例えば量子ビットの１つ以上の「凍結」領域（量子ビットが多くのサンプルにわたって同じ構成にロックされる領域）を識別し、次に、量子アニーリング中に領域を遅らせるために他のメトリックが使用され得る。

中間アニーリング休止
アニーリングスケジュールの休止を実施することが有益であり得る。

図１１Ａは、アニーリングスケジュール内に休止の無い例示的アニールシナリオを示すチャート１１００ａを示す。水平軸１１１０は時間に対応する。垂直軸１１１２は永久電流ｉ_Ｐに対応する。量子ビットのトンネリング速度Δ_ｉは量子ビットの関連Δチューニングオフセットωに従ってチューニングされ得る。本明細書のほかの場所で検討されるように、Δ_ｉは量子ビットの永久電流を変更することによりチューニングされ得る。線１１１５は、アニールの継続時間にわたる永久電流の経時的変動を示す。示された例では、永久電流は時間と共に線型に変化する。

図１１Ｂは、アニーリングスケジュール内に休止を有する例示的アニールシナリオを示すチャート１１００ｂを示す。水平軸１１２０は時間に対応する。垂直軸１１２２は永久電流ｉ_Ｐに対応する。

線１１２５、１１３０、１１３５は、アニールの継続時間にわたる永久電流の経時的変動を示す。線１１２５は、休止の開始までの永久電流の増加を示す。線１１３０は休止を示す。休止の開始は進化の進捗中のｓ_Ｐで始まる。例えば、休止の開始がアニールの半ばであればｓ_Ｐ＝０．５。ｓ_Ｐにおける休止の開始は時刻ｔ_１に対応する。休止はｔ_Ｐの休止継続時間後の時刻ｔ_２で終了する。線１１３５は休止の終了からアニールの終了までの永久電流の増加を示す。

いくつかの実施形態では、アニーリングスケジュールは単一休止を有する。他の実施形態では、アニーリングスケジュールは２つ以上の休止を有する。

いくつかの実施形態では、ユーザはユーザインターフェースを介し休止の開始ｓ_Ｐと休止の継続時間ｔ_Ｐとを規定し得る。ユーザインターフェースは、グラフィックユーザインターフェース、遠隔インターフェース、およびまたはアプリケーションプログラミングインターフェースであり得る。例えば、アニールの半ばに１００μｓの休止を実施するために、ユーザはｓ_Ｐ＝０．５とｔ_Ｐ＝１００μｓを規定し得る。

試験中、本出願人は、アニーリングスケジュール内に休止を実施することに起因する量子アニーリングの性能の改善を観測した。例えば、１６個の量子ビットを含む量子プロセッサの場合、約３０倍の性能の改善が、１１０μｓの全アニール時間中のアニールの好適な段階で１００μｓの休止を取り込むことにより１０μｓのアニーリングスケジュールにおいて達成され得る。無休止による同じ改善は約１０００μｓのアニール時間を必要とするだろう。

速いおよび／または遅いアニール
アニール時間は調整され得る。ここで説明されたシステムおよび方法のいくつかの実施形態では、ユーザが所望アニール時間を規定し得る。アニール時間はユーザインターフェース（例えばアプリケーションプログラミングインターフェース）（ＡＰＩ）を介し提供され得る。アニール時間は事前調整アニール時間より速くても遅くてもよい。

中間アニーリングランプ
ここで説明されたシステムおよび方法のいくつかの実施形態では、アニーリングスケジュールは中間アニーリングランプを含み得る。標準的アニール（例えば、永久電流の線型増加）は、進化中のある時点で永久電流を急峻に増加することによるアニールの突然加速により遮断され得る。

図１１Ｃは、アニーリングスケジュール内に中間アニーリングランプ１１５０を有する例示的アニールシナリオを示すチャート１１００ｃを示す。水平軸１１４０は時間に対応する。垂直軸１１４２は永久電流ｉ_Ｐに対応する。アニーリングスケジュールは標準的アニール１１４５で始まり、中間アニーリングランプ１１５０が後に続く。

いくつかの実施形態では、中間アニーリングランプを規定するパラメータはユーザインターフェース（例えば、ＡＰＩ）を介し提供され得る。

アニーリングスケジュール操作
ここで説明されたシステムおよび方法のいくつかの実施形態では、アニーリングスケジュールは１つ以上の中間アニーリング休止および／または１つ以上の中間アニーリングランプの好適な組み合わせを含み得る。

図１１Ｄは、アニーリングスケジュール内に中間アニーリング休止および中間アニーリングランプを含むアニーリングスケジュール操作を有する例示的アニールシナリオを示すチャート１１００ｄを示す。水平軸１１６０は時間に対応する。垂直軸１１６２は永久電流ｉ_Ｐに対応する。

アニーリングスケジュールは標準的アニール１１６５で始まり、第１の中間アニーリングランプ１１７０が続く。アニーリングスケジュールは、第１の中間アニーリング休止１１７５と次に第２の中間アニーリングランプ１１８０（今回は反対方向（永久電流の急激な低下））とを進める。ランプ１１８０の後には、第２の中間アニーリング休止１１８５と第３のランプ１１９０が続く。

いくつかの実施形態では、アニーリングスケジュール操作はユーザインターフェース（例えば、ＡＰＩ）を介し提供され得る。アニーリングスケジュール操作を規定するパラメータは例えばスケジュールの各セグメントの開始と継続時間であり得る。第１の中間アニーリングランプ１１７０の開始は進化の進捗の測度により定義され得る。他のランプおよび休止のタイミングは例えば継続時間により規定され得る。

図１１Ａ〜１１Ｄはそれぞれ、便宜上垂直軸上に永久電流ｉ_Ｐを示す。本明細書の他のどこかで説明したように、少なくともいくつかの状況では１つ以上の量子ビットのトンネリング速度を永久電流の変動に対して直交するように変更することが可能である。したがって、ここで説明されたアニーリングスケジュールの中間アニーリング休止、中間アニーリングランプ、および高速アニール操作はトンネリング速度を変更するための任意の好適な技術（または技術の組み合わせ）により実現され得るということが理解される。

一般化アニーリングスケジュール
図１１Ｄは、アニーリングスケジュール内に中間アニーリング休止および中間アニーリングランプを含むアニーリングスケジュール操作を有する例示的アニールシナリオを示すチャート１１００ｄを示す。図１１Ｄは例示的アニーリングスケジュールを示すが、当業者は、所望進化を実現するために他のアニーリングスケジュールが使用され得るということを認識することになる。

アニーリングスケジュールは好適な時間の一価関数を使用して表現され得る。関数は線形であっても非線形であってもよい。関数は単射であっても非単射であってもよい。関数は、それぞれが同じまたは異なる好適な時間の一価関数を有する一連のセグメントとして表現され得る。

区分的線形アニーリングスケジュール
区分的線形アニーリングスケジュールはアニーリングスケジュールの一例である。区分的線形アニーリングスケジュールは、それぞれが時間の線形関数である１つ以上のセグメントを含む。図１１Ｄは区分的線形アニーリングスケジュールの一例である。図１１Ｄの例では、永久電流ｉ_ｐは、それぞれが時間の線形関数であるまたは進化ｓを通じて進捗の関数として線形である区分的線形セグメントで変化する。例えば、第１の線形セグメントはランプ１１６５である。スケジュールは５つの他の線形セグメント１１７０、１１７５、１１８０、１１８５、１１９０をそれぞれ有する。当業者は、任意の好適なシーケンスの線形セグメントがアニーリングスケジュールを生成するために合成され得るということを認識することになる。

プログラム可能パラメータを使用することによるアニーリングスケジュール操作
上述したように、量子プロセッサは量子アニーリングおよび／または断熱量子計算を行うように設計され得る。問題ハミルトニアンに比例した第１項と非局在化ハミルトニアンに比例した第２項との合計に比例する進化ハミルトニアンが次のように構築され得る。
Ｈ_Ｅ∝Ａ（ｔ）Ｈ_Ｐ＋Ｂ（ｔ）Ｈ_Ｄ

いくつかの実施形態では、時変包絡関数が問題ハミルトニアン上に配置され得る。好適な非局在化ハミルトニアンは次式より与えられる：

ここで、Ｎは量子ビットの数を表し、

はｉ番目の量子ビットのパウリｘ行列、Δ_ｉはｉ番目の量子ビット内に誘発される単一量子ビットトンネル***量である。ここで、

項は「非対角線」項の例である。

一般的問題ハミルトニアンは、対角線単一量子ビット項に比例した第１の成分と対角線多量子ビット項に比例した第２の成分とを含み、次の形式であり得る：

ここで、Ｎは量子ビットの数を表し、

はｉ番目の量子ビットのパウリｚ行列であり、ｈ_ｉとＪ_ｉｊは量子ビットの無次元局所場であり、量子ビット間の結合であり、εはＨ_Ｐの特性エネルギー尺度である。

量子プロセッサの動作中、インターフェースは、磁束信号を量子ビットのそれぞれの複合ジョセフソン接合内に結合し、これによりチューニング可能項（Δ_ｉ項）をシステムハミルトニアン内に実現するために使用され得る。この結合はハミルトニアンの非対角線σ^ｘ項を提供し、これらの磁束信号は「非局在化信号」の例である。

同様に、インターフェースは、磁束信号を量子ビットのそれぞれの量子ビットループ内に結合し、これによりｈ_ｉ項をシステムハミルトニアン内に実現するように使用され得る。この結合は、対角線σ^ｚ項をシステムハミルトニアン内に提供する。さらに、インターフェースは、磁束信号を結合器内に結合し、これによりＪ_ｉｊ項をシステムハミルトニアン内に実現するために使用され得る。この結合は、対角線

項をシステムハミルトニアン内に提供する。

量子アニーリングに対する一手法では、システムは、量子ビット、論理量子ビット、鎖および／または量子ビットの領域を進めるまたは遅らせるために、プログラム可能パラメータｈ_ｉ、Ｊ_ｉｊを操作し得る。例えば、システムは、遅延を、プログラム可能パラメータ上に、別個に、または互いに組み合わせて、および横磁場と組み合わせて提供し得る。

アニーリングの終了時に、横磁場が零になると、プログラム可能パラメータｈ_ｉ、Ｊ_ｉｊはそれらの最終値を達成する。ここで説明した手法では、包絡関数Ａ（ｔ）、Ｂ（ｔ）はハミルトニアンおよびその関連パラメータΔ_ｉ、ｈ_ｉ、Ｊ_ｉｊ内に実効的に吸収される。システムはアニーリングスケジュールに関して柔軟であり得る（例えば、ｈ_ｉ、Ｊ_ｉｊが固定され、Δ_ｉは進化され得る）。他の方式が同様な結果を生じ得る。いくつかのケースでは、アニーリングスケジュールの操作に対する一手法は別の手法より優れた結果を生じ得る。

１つの例示的実施形態では、包絡関数Ａ（ｔ）は量子ビット毎に固定され、バイアス値ｈ_ｉは固定され、結合Ｊ_ｉｊは零に設定され得、包絡関数Ｂ（ｔ）はアニーリングを行うためにＪ_ｉｊ毎に変更され得る。Ａ_ｉ、Ｂ_ｉ、Ｂ_ｉｊの量子ビット毎値は、各量子ビットｑ_ｉの進化を進めるまたは遅らせるために使用され得る。

別の例では、Ａ_ｉ、Ｂ_ｉはすべての量子ビットに関して同じであり得、Ｂ_ｉｊは、グラフの中心の結合Ｊ_ｉｊを進め、中心からさらに離れた結合Ｊ_ｉｊを漸進的に遅延するために使用され得る。関連手法は、本出願内の他の場所で説明され、グラフ内の量子ビットの位置に基づくアニーリングスケジュール操作と呼ばれる。より一般的には、Ｂ_ｉｊは、グラフまたはプロセッサトポロジー内の選択された位置から始まる結合Ｊ_ｉｊを漸進的に進ませるまたは遅らせるために使用され得る。

別の例では、Ｂ_ｉ項とＢ_ｉｊ項の両方は同様な効果を実現するために操作され得る。

量子アニーリングの別の例示的実施では、システムは、グラフ内の他の結合に対して一組の結合Ｊ_ｉｊを進ませるまたは遅らせることにより量子ビットのクラスタ、領域および／または鎖を進ませ得るまたは遅らせ得る。

図１１Ｅは、量子ビットの局所バイアスｈが進化中に変更される例示的アニーリングシナリオを示すチャート１１００ｅを示す。

水平軸１１９１は時間に対応する。垂直軸１１９２は量子ビットバイアスｈに対応する。時間の経過に伴う量子ビットバイアスｈの値は線１１９３により表される。

図１１Ｆは、一対の量子ビット間の結合デバイスの結合強度Ｊが進化中に変更される例示的アニーリングシナリオを示すチャートを示す。

水平軸１１９４は時間に対応する。垂直軸１１９５は結合強度Ｊに対応する。時間の経過に伴う結合強度Ｊの値は線１１９６により表される。

論理量子ビットのアニーリングスケジュール操作
ここで説明されたシステムおよび方法のいくつかの実施形態では、複数のハードウェア量子ビットを含む論理量子ビットのアニーリングスケジュールは論理量子ビットの特性に基づき判断される。論理量子ビットは論理量子ビットの様々な特性（構成量子ビットの数、内部および外部結合などを（部分的に）含む）に依存する実効トンネリング速度（Δ_ｅｆｆ）を有するということが本明細書の他のどこかで観測された。他のどこかで説明したように、１つの戦略は、所望Δ_ｅｆｆまたはその近似を得るためにこれらの特性を操作することである。

いくつかの実施形態では、論理量子ビットのΔ_ｅｆｆは、論理量子ビットの特性の１つ以上（特性自体を修正することを含んでも含まなくてもよい）に基づき操作される。例えば、鎖トポロジーを有する論理量子ビットを有する実施形態（本明細書の他のどこかで説明される）では、別の鎖より著しく短い鎖は長い鎖より小さなΔ_ｅｆｆを有する可能性が高いので、論理量子ビットの動力学的特性の潜在的に便利なヒューリスティック（heuristic）は鎖の長さ（すなわち構成量子ビットの数）である。少なくともいくつかの状況では、鎖のΔ_ｅｆｆは鎖の長さに基づき修正され得る（鎖の任意の他の特性を考慮するしないにかかわらず）。

本明細書の他のどこかで説明したように、Δ_ｅｆｆの修正は１つ以上の戦略を介し果たされ得る。例えば、Δ_ｅｆｆは、鎖を延長する（したがって、それをアニール中に遅らせる）ことにより増加され得る、または鎖を短縮する（したがって、それをアニール中に進ませる）ことにより低減され得る。代替的にまたは加えて、鎖のΔ_ｅｆｆは、その構成量子ビットおよび／または結合器の磁束バイアスおよび／または結合強度を修正することにより、ＤＡＣパラメータ（ＣＣＪＪ ＤＡＣなどの）を修正することにより、または任意の他の利用可能戦略により修正され得る。

いくつかの実施形態では、複数の可変長の鎖を含む表現を使用して埋め込まれる問題に関して、鎖のそれぞれのΔ_ｅｆｆ値は本明細書で説明されるようにそれらのアニーリングスケジュールを修正することにより同期され得る。いくつかの実施形態では、特定エネルギーレベルにおいて鎖のΔ_ｅｆｆを同期させることにより調和が発生する。本発明者らは、実験を通じて、この修正戦略がいくつかの状況では印象的結果を生じ得るということを発見した。例えば、解決速度の１００倍増加が、２ｎビット半素数を別個のｎ−ビット素数に因数分解するいくつかのインスタンスにおいて観測された（アニーリングスケジュールを修正することなく同じ問題を解決しようとすることに比較して）。

論理量子ビットのアニーリングスケジュール操作の例
このような実験の例が図１９において方法１９００として示される。１９０５において、因数分解問題（例えば、ａ×ｂ＝３５の解（ａ，ｂ）を見出す）が生成される。１９１０において、当該問題をエンコードする乗算回路のための埋め込みが生成される（例えば米国特許第８，７００，６８９号に記載のように）。任意選択的に、１９１５では、１つ以上のスケーリング係数が選択される。例えば、範囲［０，１］内の複数のスケーリング係数（一組の係数｛０，０．１，０．２，．．．１｝など）が選択され得る。より多いまたは少ないスケーリング係数が選択され得る。

１９２０において、アニーリングスケジュールオフセット戦略が１つ以上のスケーリング係数に基づき生成される。任意の好適なオフセットが選択され得る。様々な長さの鎖には、特定エネルギー尺度においてそれらの動力学的特性を同期させるために様々なオフセットが割り当てられ得る。少なくとも例示的実験では、ＣＣＪＪオフセットが次式に基づき選択された。

長さｋ＞１の鎖毎に、スケーリング係数αが選択されると、次式のＣＣＪＪオフセットが使用された：

他の式が可能であり得るということが理解される。本発明者らは、これらの式は、少なくとも例示的問題における鎖の動力学的特性を同期させるために必要とされるオフセットの近似値を計算するために合理的でありかつかなり効率的であったということを発見した。

１９２５において、量子プロセッサは問題を実行し、サンプル解を生成する。１９２５は同じおよび／または異なるスケーリング係数でもって反復され得る（例えば、各スケーリング係数は複数の対応する実行を有し得る）。任意選択的に、方法１９００は追加スケーリング係数を生成するために１９１５へ戻り得る。代替的に（または加えて）、方法１９００は１９１５において複数のスケーリング係数を生成し得、１９２５から１９１５へ必ずしも戻らない。

任意選択的に、１９３０では、１９２５において生成された結果同士が、例えば性能メトリックを適用し、当該メトリックに関するスケーリング係数をランク付けすることにより比較され得る。例えば、解に至る高成功率および／または短時間を有するスケーリング係数は解に至る比較的低い成功率および／または長い時間を有するスケーリング係数より高く順位付けされ得る。最高順位スケーリング係数のうちの１つ以上が格納され、同様な問題に使用するために後で呼び出され得る。

方法１９００は、本明細書で述べる他のアニールスケジューリング戦略により行われ得、任意の利用可能アニーリングオフセット技術（論理量子ビット特性の操作、プログラム可能パラメータの操作など）を利用し得るということが理解される。

グラフ内の量子ビットの位置に基づくアニーリングスケジュール操作
ここで説明されたシステムおよび方法のいくつかの実施形態では、量子ビットおよび／または一組の量子ビットのアニーリングスケジュールは、１つ以上の他の量子ビットに対する量子ビットおよび／また一組の量子ビットの位置に基づき判断され得る。例えば、量子ビットのグラフの外方端上またはそれに近接して配置された１つ以上の量子ビットは、グラフ内の他の量子ビットと比較して進められ得るまたは遅らせられ得る。グラフは、例えばハードウェア量子ビットの作業用グラフ、ハードウェア量子ビットの特定作業用グラフを疑似する仮想グラフ（例えば、米国暫定特許出願第６２／３７５７８５号に記載のような）、および／または各論理量子ビットが１つ以上のハードウェア量子ビットに対応する論理量子ビットの埋め込みグラフであり得る。

例えば、アニーリングスケジュールはグラフ上の規定された勾配に従って修正され得る。図１８は量子ビット１８１４ａ、１８１４ｂなど（集合的におよび個々に「量子ビット１８１４」）のChimera構造化グループ１８１２を含むグラフ１８１０上に規定された例示的勾配１８００を示す。グラフ１８００の多数のグループ１８１２および量子ビット１８１４のため、それらのラベルのほとんどは説明の明確化のために省略される。ここで説明されるシステムおよび方法はChimera構造化グラフに限定されないことと、グラフ１８１０は例示的であり非限定的であるということとが理解される。

勾配１８００は各量子ビット１８１４と値とを関連付ける（凡例１８２０に対応する陰影強度により視覚的に描写される）。第１の領域１８０２内の量子ビット１８１４はアニールの際進められ（例えば、本明細書の他のどこかで説明したようにΔオフセットを適用することにより）、第３の領域１８０６内の量子ビット１８１４はアニールの際遅らせられ（例えば、第１の領域内で適用されるΔオフセットの反対極性を有するΔオフセットを適用することにより）、第２の領域１８０４内の量子ビット１８１４は進められないまたは遅らせられなく、および／または第１および第３の領域１８０２、１８０６内の量子ビット１８１４と比較して少量だけ進められるまたは遅らせられる。いくつかの実施形態では、勾配１８００は量子ビット１８１４を進める（または遅らせる）だけであるが、様々な量子ビット１８１４は様々な量だけ進められ得る（または遅らされ得る）、および／または、いくつかの量子ビット１８１４は進められなくてもよい（または遅らせられなくてもよい）。

本発明者らは、少なくともいくつかの量子プロセッサ上で実行可能な少なくともいくつかの問題では、外方端近くの量子ビット１８１４はグラフの端から比較的距離をあけて配置された他の量子ビット１８１４より早く凍結する傾向があるということを観測した。いくつかの実施形態では、グラフ１８１０の外方端に近い量子ビット１８１４を遅らせグラフ１８１０の外方端から遠い量子ビット１８１４を進ませるアニーリングスケジュール修正に対応する勾配が定義される。勾配１８００はこのような勾配の非限定的例であるが、この振る舞いを有する他の勾配（例えば、各量子ビット１８１４が外方端からのその距離により定められるアニーリングオフセットを有する勾配（より大きな距離はより早いアニール時間に対応する））が定義され得るということが理解される。

勾配１８００は例示的半径方向勾配である。各量子ビット１８１４は、点１８２２からの量子ビット１８１４の距離に比例して低下するオフセット値に関連付けられる。他の勾配が可能である。例えば、勾配は、各量子ビット１８１４がグラフ１８１０全体にわたって定義された線からの距離に基づく（例えば、量子ビット１８１４とグラフ１８１０の一辺端（端１８２２など）間の距離に基づく）オフセット値に関連付けられる線形勾配であり得る。いくつかの実施形態では、勾配はグラフ１８１０全体に広がる。代替または追加実施形態では、勾配はグラフ１８１０の一部上で定義される。

１つ以上の勾配がグラフ１８１０上で定義され得る。複数の勾配が定義された場合、複数の勾配は互いに素であってもよいおよび／または重畳してもよい。複数の勾配が定義される量子ビット１８１４は、量子ビット１８１４の重なる勾配の関連値の組み合わせにより定義されるアニーリングスケジュールを有し得る。例えば、量子ビット１８１４のアニーリングスケジュールは、重なる勾配関連値の合計、積、または他の関数に基づき得る。

論理量子ビット内のアニーリングスケジュール操作
ここで説明されたシステムおよび方法のいくつかの実施形態では、論理量子ビットのアニーリングスケジュールは、論理量子ビットを構成する量子ビットが同じまたは異なるアニーリングスケジュールオフセットを有するように、操作され得る。例えば、論理量子ビット内のすべての量子ビットは同じアニーリングオフセットを有し得、外部結合を有する量子ビットは、内部結合だけを有する量子ビットとは異なるオフセットを割り当てられ得る（および／または様々な判定基準に基づくオフセットを割り当てられ得る）、および／またはグラフ内の様々な位置を有する量子ビットは様々なオフセットを割り当てられ得る（および／または様々な判定基準に基づきオフセットを割り当てられ得る）。このアニーリングスケジュール操作は、本明細書の他のどこかで説明された他のアニーリングスケジュール操作戦略に加えられ得る（またはその代替であり得る）。論理量子ビットレベルスケジュールは広い（例えば、全プロセッサ的（processor-wide））アニーリングスケジュールと区別するために「サブスケジュール」と呼ばれることがある。

例えば、広いアニーリングスケジュールが指向性であるいくつかの実施形態では、論理量子ビットは広いアニーリングスケジュールを変更する指向性アニーリングサブスケジュールに従い得る。例えば、埋め込みグラフ内の論理量子ビット全体にわたる線形勾配に基づくアニーリングスケジュールが与えられると（例えば、量子ビットが埋め込みグラフ全体にわたって軸に沿って存在する場合に他の量子ビットと比較して早くアニールするように）、対応勾配が論理量子ビット内で判断され得る。論理量子ビットの構成量子ビット（ハードウェア量子ビットであり得る）は、勾配に基づき同じ論理量子ビット内の他の量子ビットと比較して早くアニールし得る。論理量子ビットレベル勾配はより広いアニーリングスケジュールの勾配とは異なる傾斜を有し得る（例えば、論理量子ビット内の量子ビットは、同じ論理量子ビットの一部ではないグラフ内の他のどこかの同様に隣接した量子ビットより時間的に比較的密にアニールし得る）。

選択的アニーリング
ここで説明されたシステムおよび方法のいくつかの実施形態では、量子ビットの一サブセットがアニールされるが、量子ビットの別のサブセットはアニールしない。サブセットの量子ビットは、ハードウェア量子ビット、論理量子ビット、および／または任意の他の量子ビット表現を含み得る。例えば、サブセットの量子ビットがアニーリングのために選択され得、アニーリングスケジュールがそれらの量子ビットに割り当てられ得、残りの量子ビットは、クランプされ得るまたはそうでなければそれらの動力学的特性の変更が阻止され得る（例えば、それらの対応ＣＣＪＪ ＤＡＣバイアスをプログラミングすることにより）。このような阻止は本明細書では残りの量子ビットを「休止させる」と呼ばれる。次に、選択された量子ビットはそれらのアニーリングスケジュールに従ってアニールされ得る。次に、残りの量子ビットは休止解除（すなわち、アニーリングを再開することを許可）され得る。

例えば、サブセットの量子ビットが、進化におけるある時点で逆方向アニールのために選択され得る。残りの量子ビットは休止され得、サブセットは逆方向アニールされ得る（例えば、米国特許出願公開第２０１５／３６３７０８号に記載のように）。次に、残りの量子ビットは休止されたままであるが選択された量子ビットは順方向アニールされ得（以前にはそうなり得た状態とは異なる結果状態を生じ得）、残りの量子ビットは、量子ビットが、逆方向アニールが発生する前に占めていたアニール内の点に戻ると、アニールすることが許可され得る。代替的にまたは加えて、残り量子ビットのいくつかまたはすべては、逆アニールが終了した後そして選択された量子ビットが再び順方向アニールする前に、アニールすることが許可され得る。

アニーリングスケジュールの意図的デチューニング（De-Tuning）
アニーリング中に量子ビットを進める（または遅らす）本開示システムおよび方法の別の実施形態は、制約を識別し、これを例えば回路出力から回路入力に向かって論理回路全体にわたって逆伝搬する。例えば、回路出力に近い量子ビットは進化の早い時期に凍結され得る。これは、サブセットの量子ビットのトンネリング振幅を別のサブセットの量子ビットより早く低減し始めることにより、またはより速い速度でトンネリング振幅を低減することにより実現され得る。例えば、トンネリング振幅の時間依存勾配は論理回路全体にわたって確立され得る。トンネリング振幅の勾配はアニーリングスケジュールに対応し得る。

修正アニーリングスケジュールは、選択されたサブセットの量子ビットのトンネリング振幅および問題ハミルトニアンエネルギー尺度を意図的にデチューニングすることにより生成され得る。一実施形態では、本開示の他のどこかで説明したように、デチューニングは、ＣＣＪＪ ＤＡＣなど量子プロセッサ内のＤＡＣを介し量子ビットパラメータを調整することにより実現される。

アニーリングスケジュール内の雑音を制御可能に模擬する
アナログプロセッサは雑音に対して脆弱である傾向があり、かなりの努力が、このような雑音の量および影響を低減するために既存システムでは概してなされる。例えば、少なくともいくつかのアナログプロセッサが熱雑音を低減するために極低温環境（例えば、１°Ｋ未満）において操作される。しかし、このような環境においてでさえ、雑音が入り得る。例えば、過冷却アナログプロセッサを接続する通信線もまた、はるかに暖かい（例えば、室温）環境内のデバイスに接続し得、これにより、雑音がアナログプロセッサに影響を与える潜在的経路を導入する。

しかし、少なくともいくつかの状況では、さらなる雑音低減は、アナログプロセッサのいくつかの性能メトリックにマイナスの影響を与え得る。例えば、少なくともいくつかのケースでは、本発明者らは、アナログプロセッサを通常未満の温度においですら作動することがサンプル多様性を生じるということおよび／またはいくつかの問題の最適化成功率は同問題が高温で（したがってより多くの雑音でもって）実行される同メトリックと比較して低減されることとを観測した。

雑音の１つの潜在的影響は、雑音がアニーリングスケジュールの小さくかつランダムな（および／または準ランダムな）変動を引き起こし得るということである。例えば、少なくともいくつかの量子プロセッサでは、アニーリング制御線上の雑音が永久電流の小さくかつ短期間の増加および／または低下を引き起こし得、これにより量子ビットのアニーリングスケジュールにおいて若干のジッタをもたらす。

いくつかの実施形態では、雑音は、問題に関連してアナログコンピュータにより実行されるアニーリングスケジュールへ短時間ランプおよび休止を適用することによりデジタルコンピュータにより制御可能に模擬され得る。図２２は、雑音がアニールへ制御可能に加えられた例示的アニーリングシナリオを示すチャート２２００を示す。水平軸２２０２は時間に対応する。垂直軸２２０４はトンネリング速度Δに対応する。本明細書の他のどこかで説明したように、トンネリング速度はいくつかの技術のうちの１つ以上の技術（永久電流ｉ_Ｐを変更するなどの）に従って判断または影響され得る。

線２２１０は例示的入力アニーリングスケジュールに対応する。入力アニーリングスケジュールは、例えば問題における量子ビットの理想的な無雑音アニーリングスケジュールであり得る。別の例として、入力アニーリングスケジュールはある程度の雑音を（意図的にまたは非意図的にいずれかで）既に含み得る。図示の例では、線２２１０は、線２２２０の一部２２２２に一致する破線として示され（したがって部分的に覆い隠される）。

線２２２０は例示的出力アニーリングスケジュールに対応する。出力アニーリングスケジュールは、入力アニーリングスケジュールと制御可能雑音追加アルゴリズムとに基づきデジタルコンピュータにより生成される。例えば、線２２２０に対応する出力アニーリングスケジュールは入力アニーリングスケジュール２２１０にディザリング技術を適用することにより判断され得る。

いくつかの実施形態では、出力アニーリングスケジュールは、中間アニーリングランプおよび休止を加えることにより入力アニーリングスケジュールを修正することによりデジタルコンピュータにより判断される。例えば、線２２２０は、線２２１０に一致する部分２２２２を含み、したがって入力アニーリングスケジュールと出力アニーリングスケジュールとが同じである場合のアニールの期間を示す。線２２２０の部分２２２４では、ランプが加えられ、線２２２０を線２２１０から逸脱させる（この場合、逸脱は、入力アニーリングスケジュールに対する出力アニーリングスケジュールの進みに対応する。線２２２０の部分２２２６では、休止が加えられ、線２２２０に線２２１０からのその逸脱を低減させる。

図２２の示された例では、部分２２２６の休止は、線２２２０を交点２２３０で線２２１０に交わらせるには十分に長い。休止は交点２２３０で終わり、これにより線２２２０を（部分２２２２と同様な）線２２１０に再び一致させ得る、または、休止は継続し、これにより線２２２０を再び線２２１０から逸脱させ得る（例えば、図２２に示すように）。以降のランプは、例えば線２２２０の部分２２２８により示すように線２２２０を線２２１０に再び交わりさせ得る。いくつかの実施形態では、入力アニーリングスケジュールからの逸脱を低減するが入力アニーリングスケジュールと出力アニーリングスケジュールとが交わる前に終了する休止またはランプが追加され得る。

他の修正が可能である。例えば、出力アニーリングスケジュールは逆方向アニーリングが発生する部分を含み得る。別の例として、出力アニーリングスケジュールは非区分的線形修正を含み得る。例えば、出力アニーリングスケジュールは、入力アニーリングスケジュールと低振幅正弦曲線および／またはいくつかの他の連続関数との積に基づき得る。別の例として、速いおよび／または遅いアニールがランプおよび／または休止の代わりに（またはそれに加えて）それぞれ設けられ得る。例えば、出力アニーリングスケジュールは部分２２２６の一部またはすべてに対応する期間中にゆっくりアニールする可能性がある（これは、線２２１０の傾斜未満の正の傾斜を有する部分２２２６としてグラフィック的に示されるだろう）。したがって、線２２１０と線２２２０は、さらなる修正が線２２１０と線２２２０との交わりを早めるために追加されなければ交点２２３０より時間的に後の時点で交わることになる。

いくつかの実施形態では、入力アニーリングスケジュールに対する修正（休止とランプなど）はデジタルコンピュータによりランダムにおよび／または擬ランダムに加えられる。いくつかの実施形態では、休止とランプ（および／または遅いアニールと速いアニール）が交互対として加えられる（例えば、最初に休止、次にランプ、その後休止ランプ対またはランプ休止対のいずれかが続く）。いくつかの実施形態では、修正の継続時間および振幅はランダムにまたは準ランダムに判断される。

いくつかの実施形態では、修正は、１つ以上の制約に従ってデジタルコンピュータにより出力アニーリングスケジュールへ加えられる。例えば、修正の継続時間および振幅の一方または両方は、入力アニーリングスケジュールからの出力アニーリングスケジュールの修正および／または逸脱が閾値を越えないように制約され得る。一例として、アニールの各０．１ミリ秒期間は修正を無作為に加え（および／または擬ランダムに加え）、これにより各修正を０．１ミリ秒に制約し得る。任意選択的に、いくつかの期間はいかなる修正も有しなくてよい。

別の例として、１つ以上の修正の継続時間および／または振幅は、「各修正は出力アニーリングスケジュールを入力アニーリングスケジュールから閾値を越える量だけ逸脱させてはならない」という制約に従って、デジタルコンピュータによりランダムにまたは擬ランダムに選択され得る。例えば、出力アニーリングスケジュールの振幅は入力アニーリングスケジュールの時間的に同じ点における入力アニーリングスケジュールの振幅に比例した量より大きい量だけ入力アニーリングスケジュールから逸脱することが制約され得る（例えば、１％、５％以内など）。代替的にまたは加えて、出力アニーリングスケジュールの振幅は、一定量より大きい量だけ入力アニーリングスケジュールから逸脱することが制約され得る（例えば、最大永久電流の０．１％、０．５％、１％などに対応する量だけ）。

修正擬似雑音は量子ビット毎ベースおよび／または多量子ビットベースで加えられ得る。例えば、初期の一組の修正が判断され、アナログプロセッサ上のすべての量子ビット（および／または問題のすべての量子ビット）のアニーリングスケジュールに一様に適用され得る。別の一組の修正が判断され量子ビット毎に個々に適用され得る。中間の組の修正が判断され、量子ビットのグループに対して適用され得る（例えば、共有アニーリング線上でアニーリング制御信号を併せて受信する量子ビットをグループ化し、中間の組の修正をグループへ一様に適用することにより）。

サンプリングバイアスの軽減
アニーリングスケジュールを操作するための本開示の技術は最適化問題に限定されない。例えば、本開示の技術はまた、サンプリング操作の過程でアナログプロセッサ（および／またはハイブリッドコンピュータ）の性能を改善するために適用され得る。当業者によく知られることになるように、アナログプロセッサは入力問題により定義された分布からサンプルを引き出すために使用され得る。

特定問題は、特定グループの解が他のものより頻繁にサンプリングされるサンプリングバイアスに対し脆弱であるかもしれない。例えば、高度に縮退した基底状態および／または最初に励起された状態を有する問題は強いサンプリングバイアスを示し得、高い縮退を有する「谷」が他のものよりより頻繁にサンプリングされる結果となる（恐らく「高い縮退の谷からのサンプルが他の谷からのサンプルより優勢となる傾向がある」程度までも）。「谷」は、その間をアナログプロセッサ（および／またはハイブリッドコンピュータ）がエネルギーの変更無しにアニール中に遷移し得る問題のハミルトニアンにより定義されるエネルギーランドスケープ（energy landscape）の低エネルギー領域を占める１つ以上の解（またはサンプル）のグループである。すなわち谷は解（またはサンプル）の低エネルギー等エネルギークラスタである。

本開示システムおよび方法のいくつかの実施形態では、サンプリングバイアスは問題のアニーリングスケジュールを修正することにより軽減され、これにより他の谷のサンプルがより大きな頻度でもって取得されることを可能にする。

アナログプロセッサのサンプリングバイアスを軽減するための例示的方法２１００を示すフローチャートが図２１に示される。２１０５において、問題がプロセッサ（例えば、デジタルプロセッサ）により受信される。２１１０において、Ｎ個のサンプルがアナログプロセッサから収集される（例えば、図１に関して上述したように）。

２１１５において、Ｎ個のサンプルは解析され、１つ以上の谷が識別される。谷は、例えば等エネルギー量子ビット反転に基づきサンプルをクラスタにグループ化することによりデジタルプロセッサにより識別され得る。例えば、２つのサンプルは、エネルギーの変化を生じるいかなる反転も無しに（またはエネルギーの閾値を越える変化を生じること無しに）他のサンプルを取得するために１つのサンプルに適用され得る一連の量子ビット反転があれば、同じ谷を占め得る。各量子ビット反転は１つ以上の量子ビットを反転することを含み得る。いくつかの実施形態では、判断された（例えば、所定）回数以下の等エネルギー量子ビット反転により互いに関係付けられたサンプルだけが識別された谷としてグループ化される。このような実施形態は谷メンバーシップのメトリックとして等エネルギーHamming距離を使用すると言われることがある。

いくつかの実施形態では、すべての谷は２１１５でデジタルプロセッサにより識別される。いくつかの実施形態では、サブセットの谷だけが識別される。例えば、一定数の縮退状態より多い縮退状態を有する谷、少なくとも閾値数のサンプルが収集された谷、最大整数ｖの谷を含むサブセット、最小エネルギー未満を有する谷、および／または他の谷が識別され得る。

２１２０において、谷ｖ_ｉがデジタルプロセッサにより１つ以上の谷から選択される。例えば、最高確率の谷（すなわち、最大数のサンプルが引き出された谷）が選択され得る。

２１２５において、量子ビットｑ_ｉが、デジタルプロセッサにより選択された谷から選択される。２１３０において、量子ビットｑ_ｉの縮退メトリックμ_ｉが判断される。縮退メトリックは、量子ビットｑ_ｉの寄与の測度を対応する谷の縮退に与える。例えば、縮退メトリックμ_ｉは、方法１００の行為１３０に関して説明したような正規化フロッピーネスメトリックを含み得る（図１を参照）。例えば、正規化フロッピーネスメトリックは次式に従って判断され得る：
μ_ｉ＝ｎ_ｉ／Ｓ
ここで、ｎ_ｉは、量子ビットｑ_ｉが谷ｖ_ｉのＳ個のサンプル内でフロッピーであった回数である。

行為２１２５、２１３０は複数の量子ビット（例えば、すべての利用可能量子ビット、関心領域内のすべての量子ビットなど）に対してデジタルプロセッサにより行われ得、これにより複数の量子ビットに対応する複数の縮退メトリックを生成する。

２１３５において、アニーリングスケジュールは、その対応する縮退メトリックに基づき量子ビット毎にデジタルプロセッサにより判断される。いくつかの実施形態では、アニーリングスケジュールは、縮退メトリックμ_ｉに基づき量子ビットｑ_ｉ毎に判断されたアニーリングオフセットω_ｉを含む。いくつかの実施形態では、オフセットω_ｉは縮退メトリックμ_ｉに比例する。例えば、各量子ビットｑ_ｉにはオフセットω_ｉ＝μ_ｉＡが割り当てられ得る。ここで、Ａは、一定のアニーリングオフセット係数である（少なくともいくつかの実施形態では、方法２１００の１回の繰り返し中に割り当てられ得る最大オフセットである）。アニーリング係数Ａは、アニール中に量子ビットを進ませることまたは遅らせることのいずれかを表し得、したがって少なくともいくつかの実施形態では正または負であり得る。

本明細書の他のどこかで説明したように、用語「量子ビット」は単一量子ビットまたは量子ビットの領域を指し得る（量子ビットはハードウエアデバイス、論理量子ビットなどであり得る）。量子ビットｑ_ｉが量子ビットの領域に対応する場合、アニーリングオフセットは同領域の各量子ビットへ適用され得る。例えば、領域ｑ_ｉ内の各量子ビットは同じオフセットω_ｉを受信し得る。領域内の量子ビットへアニーリングスケジュールを適用することの代案または追加手法が、本明細書の他のどこかで説明したように使用され得る。

いくつかの実施形態では、閾値Ｔより大きい（および／または、閾値Ｔ以上の）対応縮退メトリックμ_ｉを有する量子ビットｑ_ｉだけに非零アニーリングオフセットω_ｉが割り当てられる。いくつかの実施形態では、Δ_ｉはこのような各量子ビットｑ_ｉに対し同じである。

いくつかの実施形態では、谷ｖ_ｉ内の各量子ビットｑ_ｉはアニーリングスケジュールにおいてアニールの始めまで進められるまたはアニールの終りまで遅らせられる。例えば、判断されたアニーリングスケジュールは、量子ビットｑ_ｉに、少なくともいくつかの他の量子ビットがそれらのアニールを開始する前にアニーリングを終了させるおよび／または少なくともいくつかの他の量子ビットがそれぞれのアニールを終了した後にアニールを開始させる。例えば、量子ビットｑ_ｉは他のすべての量子ビットの前に（後に）進められ（遅らせられ）得る。別の例として、量子ビットｑ_ｉは、方法２１００により既に進められなかったまたは遅らせられなかった他の量子ビットだけの前に（後に）進められ（遅らせられ）得る。いくつかの実施形態では、選択された谷ｖ_ｉ内に無い１つ以上の他の量子ビットは他の量子ビットがそのアニールを開始する前に、選択された谷ｖ_ｉの量子ビットがそのアニールを完了できるようにするために遅らせられる。

任意選択的に、行為２１３５はデジタルプロセッサにより量子ビットｑ_ｉ毎の複数のアニーリングスケジュールを判断することを含み得る。例えば、行為２１３５は、量子ビットｑ_ｉを進める１つ以上のアニーリングスケジュールと、量子ビットｑ_ｉを遅らせる１つ以上のアニーリングスケジュールとを生成し得る。追加的にまたはその代わりに、行為２１３５は、最初に１つ以上のアニーリングスケジュールを判断し、その後一組のスケーリング係数を１つ以上のアニーリングスケジュールのそれぞれへ適用することにより複数のアニーリングスケジュールを生成することを含み得る。例えば、アニーリングスケジュールは、上述したように判断され得、次に、アニーリングスケジュールと各スケーリング係数との積｛α_ｉ，α_２，．．．，α_ｎ｝（ｅ．ｇ．｛０．１，０．２，．．．，１｝）を判断し得る。例えば、行為２１３５は量子ビットｑ_ｉのアニーリングオフセットω_ｉを生成することと、そしてさらに、量子ビットｑ_ｉの複数のスケーリングされたアニーリングオフセット、｛α_ｉω_ｉ，α_２ω_ｉ，．．．，α_ｎω_ｉ｝を生成することとを含み得る。

行為２１３５は、目的関数および／または１つ以上の制約などの１つ以上の選択基準に基づきデジタルプロセッサにより複数の判断されたアニーリングスケジュールのうちの１つを選択することを含み得る。例えば、アニーリングスケジュールは、矛盾を回避すること、フロッピーネスを最小化すること、および／またはいくつかの他の判定基準に基づき選択され得る。

２１４０において、追加のＭ個のサンプルが、行為２１３５の判断されたアニーリングスケジュールを有するアナログプロセッサにより問題を実行することにより収集される。任意選択的に、方法２１００は、行為２１１５に戻ることとＭ個のサンプルに基づき行為２１１５〜２１３５を行うこととにより繰り返し得、これにより、判断されたアニーリングスケジュールを精緻化する。このような実施形態では、行為２１２０は、方法２１００の以前の繰り返し中に選択されなかった谷ｖ_ｉを選択することを含み得る。いくつかの実施形態では、以前の繰り返しで選択された同じ谷ｖ_ｉが使用され得る。繰り返しは終了判定基準を満足すると終了され得る。例えば、方法２１００は、結果が収束するまで、繰り返しの閾値数が終了するまで、すべての谷が繰り返され終了するまで、いかなる適格谷も残らなくなるまで（ここで「適格谷」は行為２１２０において選択され得る谷を指す）、および／またはいくつかの他の判定基準が満たされるまで繰り返され得る。

２１４５において、方法２１００により生成された１つ以上のサンプルは、デジタルプロセッサおよびアナログプロセッサのうちの少なくとも１つにより戻される。いくつかの実施形態では、方法２１００の最後の繰り返しにおいて収集されたＭ個のサンプルが戻される。いくつかの実施形態では、複数の繰り返しにおいて収集されたサンプルが戻される。例えば、方法２１００により収集されたすべてのサンプルが戻され得る。いくつかの実施形態では、行為２１３５の１回の繰り返しにおいて判断された一組のアニーリングスケジュールが最適性メトリック（例えば、最適化アルゴリズムの目的関数）に基づき選択され、これらのアニーリングスケジュールに従って生成されるＭ個のサンプルが戻される。

プローブ量子ビットを使用した量子ゆらぎの検出
改善または最適化されたアニーリングスケジュールを判断するためには、アニーリング中の異なる時点において量子ゆらぎを測定することが有益かもしれない。量子ゆらぎは量子相転移近傍で高くなるまたは最大になる傾向があり、量子ゆらぎが高くなった時点でアニーリングを減速することが有益であり得る。

本開示のシステムおよび方法は、量子ゆらぎがハードウェアを介し直接測定されその結果がアニーリングスケジュールを改善または最適化するために使用される手法を含む。一実施形態では、改善または最適化されたアニーリングスケジュールを判断することは量子ゆらぎの巨視的共鳴トンネリング（ＭＲＴ：Macroscopic Resonant Tunneling）雑音測定に基づく。

一実施形態では、当該の１つ以上の計算問題は、量子プロセッサにおいて利用可能な量子ビットの第１のサブセットにおいてエンコードされる。第１のサブセット内の量子ビット内の量子ビットは計算量子ビットとして知られる。第２サブセットの量子ビット（第１サブセットの量子ビットと共通部分を持たない）は、アニーリング中の量子ゆらぎのＭＲＴ雑音測定を行うように動作可能なプローブ量子ビットを含む。プローブ量子ビットは計算量子ビットへ弱結合され得、プローブ量子ビットにより検出された計算量子ビットからの信号は雑音状であり得る。

プローブ量子ビットのそれぞれにより測定可能なＭＲＴピーク幅は、雑音スペクトラムの積分に依存し得、計算量子ビットから生じる量子ゆらぎに従って変化し得る。上述のように、量子ゆらぎは相転移点近傍または多体定位点近傍で増加し得る。プローブ量子ビットへ結合された計算量子ビットの量子ゆらぎの増加はプローブ量子ビットにより測定可能なＭＲＴピークを拡大し得る。

アニーリングスケジュールはＭＲＴピークの幅に少なくとも部分的に基づき調整され得る。

図１２は、量子アニーリングスケジュールを調節するためのハイブリッドコンピュータの操作の例示的方法１２００を示すフローチャートである。図１２により示される方法１２００は複数の行為を含む。これらの行為のうちの１つ以上は、例えば１つ以上のプロセッサ（例えば、デジタルプロセッサ）、量子プロセッサなどのアナログプロセッサ、またはデジタルプロセッサとアナログプロセッサとの両方を含むハイブリッドコンピュータなどの１つ以上の回路により（または介し）行われ得る。図１２の説明の目的のため、行為は量子プロセッサを含むハイブリッドコンピュータにより行われると想定する。方法１２００は例示的実施形態を説明する。当業者は、代替実施態様がいくつかの行為を省略し得るおよび／または追加行為を含み得るということを認識することになる。

１２０５において、方法１２００は開始する。１２１０において、ハイブリッドコンピュータは、計算問題を量子プロセッサ内の第１サブセットの量子ビットにおいてエンコードする。一実施形態では、量子ビットは超伝導磁束量子ビットである。１２２０において、ハイブリッドコンピュータは第２サブセットの量子ビットをプローブ量子ビットとして割り振る。プローブ量子ビットは第１サブセットの量子ビットに弱結合され得る。１２３０において、ハイブリッドコンピュータはＭＲＴピーク幅を測定する。１２４０において、ハイブリッドコンピュータは、ＭＲＴピーク幅の１つ以上の測定結果に少なくとも部分的に基づきアニーリングスケジュールを調整する。方法１２００は、例えば再び呼び出されるまで、１２４５で終了する。

平衡エネルギー統計を利用したアニーリングスケジュールの選択
アニール器（物理的量子アニール器など）は用意されたモデルと目標モデル間の一連のモデルを介しアニーリングスケジュールに従って進み得る。用意されたモデルは例えば状態の一様な重ね合せまたは古典的状態にわたる一様分布であり得る。目標モデルは、例えばエネルギー関数の最小値に関する分布または低システム温度におけるボルツマン分布であり得る。物理的（またはマルコフ連鎖モンテカルロ（ＭＣＭＣ：Markov Chain Monte Carlo））動力学的特性がアニーリング中の状態を修正し得る。

アニーリングの目的は通常、目標モデルの分布に可能な限り近い最終分布からサンプリングすることである。目標分布がエネルギー関数Ｅ（ｘ）によりまたはエネルギー演算子（古典的または量子的）により記述されるボルツマン分布であれば、目標分布に対する最終分布の近似性を改善または最大化し得るアニーリングスケジュールを選択することが有益かもしれない。

このようにして選択されたアニーリングスケジュールは通常、特定問題に固有である。しかし、単一スケジュールが２つ以上の問題に対し十分に（実際上）良好になり得るように統計的特徴を共有する多くの大規模（large-scale）問題が存在し得る。当該の一群の問題の改善されたまたは最適なスケジュールを判断することが有益かもしれない。代替的に、一組のスケジュールが、ユーザが評価に基づき選択し得る専門的ユーザに呈示され得る。本手法はまた、多重カノニカルＭＣＭＣ手順に適切なモデル（パラレルテンパリングのための好ましい、または最適化された、離散的な一組の中間モデル）を選択するように適応化され得る。

熱的アニール器は古典的ハミルトニアンＨ（ｘ）と一連の逆温度βとによりプログラムされ得る。関数Γ（ｔ）はβの時間依存性を記述するために使用され得る、ここで、Γ（０）＝β_ｍｉｎは初期状態であり、Γ（１）＝１は目標状態である。

量子アニール器はハミルトン演算子

と横磁場（Δ）およびエネルギー尺度（Ｅ）の曲線によりプログラムされ得る。適切な単位の選択により、逆温度β＝１。この場合、関数Γ（ｔ）は時間依存状態（Ｅ，ｌｏｇΔ）を記述するベクトルである。ここで、Γ（０）は用意された状態パラメータ化である、Γ（１）は目標状態である。関数Γ（ｔ）はスケジュールと呼ばれることがある。

古典的ハミルトニアンは、古典的ケース、半古典的ケース、または量子ケースのいずれかに対して次のように定義され得る。
Ｈ（ｘ）＝Γ^ＴΦ（ｘ）

Φ（ｘ）はスケジュールが２つ以上の成分を有する場合のベクトルである。量子ケースでは、古典的ハミルトニアンはTrotter slice trickにより構築され得る。量子（または半古典的）ケースでは、第１の成分Φ_ｉ（ｘ）は、古典的エネルギー統計量であり、エネルギー尺度（Ｅ）と共役であり、演算子式内の対角線成分である変数をモデル化する。第２の成分Φ_２（ｘ）は、ｌｏｇΔと共役であり、対角行列化演算子（diagonalized operator）には存在しないので量子エネルギー関数である。

軌道内の経路に沿った平衡エネルギー分布が評価され得る。分布はガウス分布により近似され、平均値と共分散Σとによりモデル化され得る。スケジュールの品質は、軌道に沿ったエネルギーゆらぎの積分にアニール器が軌道に沿って進む速度が掛けられたものにより判断され得る。１つの手法は、境界条件に従う次の目的関数を最大化することである。

Γ（ｔ）がスカラーであるまたは１つのパラメータの関数であるケース（例えば、呈示された古典的ケース）では、例えば次式を使用する上記式に対する単純明快解が存在し得る。

Γ（ｔ）がベクトルであるまたは２つ以上のパラメータの関数であるケース（例えば、呈示された量子ケース）では、１つの手法はΓを見出すために局所探索方法を行うことである。別の手法は、境界条件を満たす関数の重み付け組み合わせを最適化しようとする。

ガウス近似は、分布誤差が多くの工程または繰り返し全体にわたって累積され得、中心極限定理が誤差の累積に当てはまるので多種多様な分布に好適であり得る。

目標モデルが零横磁場（または大きなエネルギー尺度）を有すれば、ガウス近似は最早適用できないかもしれない。スケジュールの少なくとも一部に関する最適化が可能かもしれない。エネルギー分散が零に十分に近くなると、スケジュールは急冷（quench）することにより（すなわち非常に急速に進むことにより）終了され得、上述の手順はこの段階では必要とされない。

モデル最適化に使用されるエネルギー統計値は、例えばアニールされた重要度サンプリングまたはパラレルテンパリングにより収集され得る。

エネルギー分散が熱アニールのスケジュールを判断するために使用され得る（例えば、Kone and Kofke, 2005を参照）。本開示のシステムおよび方法は量子アニーリングのスケジュールを判断するという難題に対処する。

物理的量子アニール器のエネルギー統計値が推測され得る。一実施形態では、量子ハードウェアはstoquastic（すなわち横磁場、エネルギー尺度および物理的温度の関数）としてモデル化され得る。この場合、ハードウェアの平衡状態特性は量子モンテカルロ手法を使用して測定され得る。

ハードウェア動力学的特性は成功の程度に影響を与え得る。本開示システムおよび方法は、上述のように最適化されたスケジュールを使用して多くの問題クラスの有益な結果を生じる可能性が高い。成功の程度は、例えば２つの異なるスケジュールを生成し、多くの問題のサンプルの品質を予測し、そして出力サンプルの品質と正相関があるかどうかを判断することにより測定され得る。出力サンプルの品質は、例えばＫＬ発散、基底状態周波数または別の好適なメトリックを使用するにより測定され得る。

本開示システムおよび方法の恩恵は次のうちの一部またはすべてを含み得る：
●動的洞察に頼ることなく実施され得る好適なハミルトニアンのアニーリングスケジュールの選択；
●推測された平衡エネルギー統計に基づくアニーリングスケジュールの選択；
●量子シミュレーションからの入力に基づく物理的量子アニール器のアニーリングスケジュールの選択。

図１３は、平衡エネルギー統計に基づきアニーリングスケジュールを調節する例示的方法１３００を示すフローチャートである。１３０５において、方法１３００は開始する。１３１０において、ハイブリッドコンピュータは、問題の古典的ハミルトニアン、ハミルトン演算子、またはハミルトン演算子に対する古典近似に関して、パラレルテンパリングによりエネルギー統計値を収集する。問題は、特定問題または一群の問題を表すように選ばれた問題であり得る。

１３２０において、ハイブリッドコンピュータは、選択された問題または一群の問題の結果の期待品質を判断するために、固定されたΓ式を評価する。１３３０において、ハイブリッドコンピュータは、累積分布関数を反転することにより好ましいまたは最適化された速度（Γ内の固定軌道を所与として）を判断する。１３４０において、ハイブリッドコンピュータは局所探索を行うことにより好ましいまたは最適化された軌道を判断する。上述したように、１３４０における局所探索は、境界条件を満たす関数の重み付け組み合わせを最適化しようとする方法により置換され得る。

１３４５において、ハイブリッドコンピュータは、行為１３３０および１３４０を繰り返すべきかどうかを判断する。繰り返すということを１３４５において判断すると、方法１３００は１３３０に進む。繰り返さないということを１３４５において判断すると方法１３００は例えば再び呼び出されるまで１３５０に進み、方法は終了する。繰り返しは、図１３の破線により示されるように任意選択的である。

目的関数に基づくアニーリングスケジュールの選択
いくつかの実施形態では、アナログプロセッサにより実行可能な問題のアニーリングスケジュールは目的関数に基づきデジタルプロセッサにより選択される。このような選択方法２０００の例が図２０のフローチャートとして示される。２００５において、問題は、アニーリングスケジュールが生成されるデジタルプロセッサにより受信される。

２０１０において、目的関数はデジタルプロセッサにより選択される。目的関数は判断され得る（例えば、予め判断され得る（本開示では一種の選択と考えられる））、ユーザにより選択され得る、問題の特性に応じて選択され得る、本方法における別の行為（例えば、２０１５でおよび／または２０２０で適用される技術）に基づき選択され得る、および／または別のやり方で選択され得る。目的関数は、アニーリングスケジュールの１つ以上の特性を少なくとも部分的に測定し、これらの特性に基づく様々な測度を様々なアニーリングスケジュールに提供し得る（様々なアニーリングスケジュールはあらゆるインスタンスにおいて同じ測度を必ずしも受信するとは限らないが）。

例えば、目的関数は「アニーリングスケジュールが実行されると問題の性能を改善、劣化、またはそうでなければ変更する」程度の測度を提供し得る。例えば、目的関数は、サンプル品質の測度（問題がサンプリングに関係する）、計算成功率（例えば、問題は、計算のアナログ的性質に起因して違反され得る制約に関連付けられる）、計算効率（例えば、時間対解メトリック）、および／または候補アニーリングスケジュールに従って実行される問題の性能に関係するいくつかの他の測度を提供し得る。

２０１５において、１つ以上のアニーリングスケジュールがデジタルプロセッサにより生成される。例えば、一組の候補アニーリングスケジュールがユーザまたは遠隔計算処理システムにより生成され、デジタルプロセッサにより受信され得る、および／または一組の候補アニーリングスケジュールがデジタルプロセッサにより行われる一連の計算に従って生成され得る。いくつかの実施形態では、アニーリングスケジュールは目的関数に基づき最適化アルゴリズムを行うことにより計算システムにより生成される。このような最適化アルゴリズムを使用する方法２０００の例示的実施については以下にさらに詳細に説明される。

２０２０において、アニーリングスケジュールは目的関数に基づきデジタルプロセッサにより選択される。例えば、２０２０では、アニーリングスケジュールは、グループ内のアニーリングスケジュールのうちのどれが最適結果を提供するかを判断することにより一組の候補アニーリングスケジュールから選択され得る（本開示では、「最適」は、「考慮される選択のうちの最適」という意味で使用され、必ずしも、可能な単独で最も理想的なアニーリングスケジュールではない）。例えば、目的関数が時間対解の測度を提供すれば、目的関数を最小化するアニーリングスケジュールが選択され得る。いくつかの実施形態では、目的関数を最大化するアニーリングスケジュールが選択され得る。いくつかの実施形態では、行為２０２０はアニーリングスケジュールを選択し得、次に、このアニーリングスケジュールは別のアニーリングスケジュールを生成するために２０１５においてに使用され、別のアニーリングスケジュールはその後選択される様々なアニーリングスケジュールを生じ得る。

少なくともいくつかの実施形態では、アニーリングスケジュールを生成し選択することは、交互配置されたまたは重畳する行為または操作として、単一の行為または操作を介しデジタルプロセッサにより連続的におよびまたは他のやり方で行われ得る。例えば、方法２０００は、最適化されたアニーリングスケジュールを生成するように繰り返しアニーリングスケジュールを選択的に生成し評価することを含む最適化アルゴリズムを行うことを含み得る。したがって、行為２０１５と２０２０はいくつかの実施形態では必ずしも明確に分離されない。便宜上、行為２０１５と２０２０は、行為２０１５と２０２０が特定実施形態において別々に考慮されてもされなくても併せて行為２０２２と呼ばれることがある。

アニーリングスケジュールは、他の候補アニーリングスケジュールに比較したその測度の最適性のために選択され得るが、各他の候補アニーリングスケジュールより優れた計算結果を必ずしも提供する必要はない（例えば、ここでは目的関数は計算結果の品質に完全には相関付けられていないヒューリスティック測度を提供する）。例えば、計算するのが比較的容易である目的関数であって比較的一貫した改善を計算結果へ提供する目的関数は、いくつかの状況では計算するのが比較的高価である目的関数であってわずかな（および／または一貫しない）別の改善だけを提供する目的関数より好適であり得る。

２０２５において、最適アニーリングスケジュール（２０２０において選択された）が戻される。次に、最適アニーリングスケジュールは、２００５において受信された問題および／または関連問題を計算する過程でアナログプロセッサにより使用され得る。

本発明者らは、（少なくともいくつかの状況においてそして少なくともいくつかの問題に関しそれらの対応する問題の計算に対する改善を生じる傾向があるアニーリングスケジュールを提供する）最適化アルゴリズムと目的関数とのいくつかの組み合わせを実験および理論を通じて識別した。これらの例は、相転移を（例えば、パラレルテンパリングを介し）回避するための最適化とBayesian最適化とを含む。その実施形態は以下にさらに詳細に説明される。

いくつかの実施形態では、２０１０において選択された目的関数は、アニーリング中のフロッピーネスを低減するおよび／または相転移を回避するアニーリングスケジュールの能力を測定する。目的関数は、相転移を回避する能力を直接的に（例えば、何度もアニーリングスケジュールにより問題を実行し、相転移の頻度を判断することにより）および／または間接的に（例えば、アニーリング中の相転移を回避するその能力の代理人（proxy）であるアニーリングスケジュールの特性を測定することにより）測定され得る。

例えば、目的関数は、２０２２においてパラレルテンパリングアルゴリズム（例えば、量子パラレルテンパリングアルゴリズム）により生成される多くのモデル（レプリカとも呼ばれる）および／またはモデルをリンクする鎖を記述し得る。パラレルテンパリングは、デジタルプロセッサにより問題（記述されたアニーリングスケジュールにより修正される）に対して行われ得、これにより、鎖によりリンクされる多くのモデルを生成する。

パラレルテンパリングアルゴリズムは時に、次元がエネルギー尺度および温度である２次元空間内に存在する経路に沿ってモデルを配置するものとして説明される。フロッピーネスを低減するおよび／または相転移を回避する傾向があるアニーリングスケジュールは、少なくともいくつかの状況では、この空間のより高いエネルギー領域内の経路の端方向のより少ないモデルに、隣接して配置されたモデル間の特定効率を取得するように要求する傾向がある。したがって、このようなアニーリングスケジュールは、全体としてより少ないモデルを生成するパラレルテンパリングアルゴリズムを生じ得る。したがって、少なくともいくつかの状況では、パラレルテンパリングアルゴリズムにより生成される多くのモデル（および／またはモデルをリンクする鎖）を記述する目的関数を最小化するアニーリングスケジュールが、アニーリング中のフロッピーネスを低減するおよび／または相転移を回避する傾向がある。

パラレルテンパリングアルゴリズムにおけるモデルの配置に基づく目的関数は、パラレルテンパリングアルゴリズムの限られた回数の繰り返し（または「スイープ」）を行うことにより比較的効率的に計算され得る。パラレルテンパリングアルゴリズムは２００５において受信された問題を直接解決するために使用され得るということが理解されるが、これは多くの繰り返し（しばしば何十万または何百万回の繰り返し）を必要とし得る。しかし、モデルの効率的配置を見出すことは通常、はるかに少ない繰り返し（少なくともいくつかのケースでは何千または何万の繰り返し程度）を必要とする。したがって、問題を解決するために行われ得る回数より少ない回数の繰り返し後に終了する修正（部分的）パラレルテンパリングアルゴリズムが使用され得る。

いくつかの実施形態では、行為２０２２はBayesian最適化を含む。いくつかのこのような実施形態では、２０１０において選択された目的関数は、デジタルプロセッサにより行われると問題（測定されたアニーリングスケジュールにより修正された）の基底状態分布の測度を提供する。このような測度は分布の一様性および／または分布内の外れ値の特性と相関し得る。例えば、目的関数は、基底状態分布のエントロピー測度、一様分布からの基底状態分布の距離、基底状態分布のGini係数、基底状態分布の幅（例えば、最小確率と最大確率との比）、および／または基底状態分布のいくつかの他の測度を提供し得る。少なくともいくつかの実施形態では、Bayesian最適化アルゴリズムは、エントロピーベース目的関数を最大化し、他の上記目的関数を最小化することを目的とする。

任意の好適な取得関数および代理人モデルが使用され得る。いくつかの実施形態では、Bayesian最適化アルゴリズムが、代理人モデルの期待された改善取得関数およびガウス過程を使用することにより行われる。代替（または追加）取得関数は改善の確率と信頼上限とを含む。代替（または追加）代理人モデルは、線形モデル、回帰ツリーおよびランダムフォレスト、およびニューラルネットワークを含む。好適な目的関数、取得関数および代理人モデルが選択されると、Bayesian最適化が最適アニーリングスケジュールを生成し選択するために行われ得る。

補助量子ビットデルタチューニング
量子アニーリング中にフロッピー量子ビットまたは量子ビットのフロッピー領域を進ませるまたは遅らせることで、縮退の影響を軽減し、ハードウェア性能を改善し得る。軽減は局所ＣＣＪＪ ＤＡＣバイアスを使用することにより実現され得る。フロッピー量子ビットを進ませるまたは遅らせることでトンネリング速度Δ_ｑを低減する量子ハードウェアでは、永久電流は非同期化され得、量子ビットバイアスおよび結合項の誤差（それぞれｈ、Ｊ）に繋がる。誤差は量子アニーリング過程中に一度に補正され得るが、フロッピー量子ビットを進ませるまたは遅らせることは、軽減されるデバイスにおけるｈとＪに関する時間依存誤差を生じ得る。その結果、最終ハミルトニアンは軽減処理により歪められ得る。

本開示のシステムおよび方法は、局所ＣＣＪＪ ＤＡＣバイアスの代わりに補助量子ビットを使用する軽減の別の手法を含む。この手法では、量子プロセッサ内の量子ビットは、強度Ｊとチューニング可能に結合され得る関連補助量子ビットを有し得る。一実施形態では、補助量子ビットはプロセッサ量子ビットに付随する専用補助デバイスである。別の実施形態では、補助量子ビットは、計算量子ビットとして使用されるのではなく、補助量子ビットとして使用するために予約されたプロセッサ量子ビットである。

フロッピー量子ビットまたはフロッピー領域は初期ハミルトニアンを介し少数のサンプルを使用して識別され得る。補助量子ビットは、フロッピー量子ビットまたは領域の動力学的特性を修正するように設計された結合強度Ｊによりフロッピー量子ビットまたは領域に結合され得る。いくつかのケースでは、結合強度Ｊは、フロッピー量子ビットまたは領域の動力学的特性を遅くするように設計される。

フロッピー量子ビットと補助量子ビットとを結合することは、フロッピー量子ビットのトンネリング振幅を次のように修正し得る：

ここで、Δ_ｑは初期トンネリング振幅であり、Δ_{ａｎｃｉｌｌａ}は補助トンネリング振幅であり、Ｊは結合強度であり、Δ_{ｆｌｏｐｐｙ}は、補助量子ビットへ結合される際のフロッピー量子ビットの実効トンネリング振幅である。

一実施形態では、補助デバイスはフロッピー量子ビットへの別個アニーリング線上に存在する。別の実施形態では、量子プロセッサ内のＣＣＪＪ ＤＡＣは、Δ_{ａｎｃｉｌｌａ}を低減することにより補助デバイスの動力学的特性をさらに修正するために使用され得る。Δ_{ｆｌｏｐｐｙ}と｜Ｉ_ｐ｜との直交制御は、ｈとＪの時間依存誤差を除去するまたは少なくとも低減することによりこのようにして実現され得る。

図１４は、補助量子ビットを使用して縮退の影響を軽減するための例示的方法１４００を示すフローチャートである。図１４により示される方法１４００は複数の行為を含む。これらの行為のうちの１つ以上は、１つ以上の回路（例えば１つ以上のプロセッサ（例えば、デジタルプロセッサ）、および量子プロセッサなどのアナログプロセッサ、またはデジタルおよびアナログプロセッサの両方を含むハイブリッドコンピュータ）により（または介し）行われ得る。図１４の説明の目的のため、行為は量子プロセッサを含むハイブリッドコンピュータにより行われると想定する。方法１４００は例示的実施形態を説明する。当業者は、代替実施態様がいくつかの行為を省略し得るおよび／または追加行為を含み得るということを認識することになる。

方法１４００は１４０５で開始する。１４１０において、ハイブリッドコンピュータは計算問題を量子ハードウェアへ送信する。１４１５において、ハイブリッドコンピュータは量子ハードウェアから一組のサンプルを収集する。１４２０において、ハイブリッドコンピュータは、量子ビット状態を反転し、それがサンプルのエネルギーを変更するかどうかを判断することにより量子ビット（または量子ビットの領域）がサンプル内でフロッピーであるかどうかを判断する。

１４２５において、ハイブリッドコンピュータは別のサンプルが存在するかどうかを判断する。ハイブリッドコンピュータが別のサンプルが存在するということを１４２５において判断すると、方法１４００は１４２０へ戻る。ハイブリッドコンピュータが別のサンプルが存在しないということを１４２５において判断すると、方法１４００は１４３０へ進む。

１４３０において、ハイブリッドコンピュータは、量子ビットがフロッピーであるサンプルの一部について記述する「正規化フロッピーネスメトリック」μ_ｉを次のように生成する：
μ_ｉ＝ｎ_ｉ／Ｎ
ここで、ｎ_ｉは量子ビットがフロッピーである回数であり、Ｎはメトリックを生成するために使用されるサンプルの数である。

フロッピーネスメトリックは使用され得る例示的メトリックである。他の実施形態では、別の好適なメトリックが使用される。より一般的には、本開示システムおよび方法は、サンプルを収集することと、次にどの量子ビットをそしてどれだけ進める（または遅らせる）べきかを判断するためにサンプルの処理を行うこととを含み得る。処理はフロッピーネスまたはフロッピーネスメトリックを判断することに限定されない。別の好適な処理方法は、どの量子ビットをそしてどれだけ進める（または遅らせる）べきかを判断するために使用され得る。

１４３５において、ハイブリッドコンピュータは、補助量子ビットをフロッピー量子ビットに加え、次に上述したようにこれと強度Ｊとを結合してトンネリング振幅を修正する。一実施形態では、補助量子ビットはフロッピー量子ビット毎に加えられる。別の実施形態では、補助量子ビットはフロッピー量子ビットのサブセット毎に加えられる。一実施形態では、Δ_{ｆｌｏｐｐｙ}≒Δ_ｑ（１−μ_ｉ）。

１４４０において、ハイブリッドコンピュータは別の量子ビットが存在するかどうかを判断する。ハイブリッドコンピュータが別の量子ビットが存在するということを１４４０において判断すると、方法１４００は１４２０に戻る。ハイブリッドコンピュータが別の量子ビットが存在しないということを１４４０において判断すると、方法１４００は１４４５へ進む。

１４４５において、ハイブリッドコンピュータは別の一組のサンプルを収集すべきかどうかを判断する。ハイブリッドコンピュータが別の一組のサンプルを収集するということ１４４５において判断すると、方法１４００は１４１５に戻る。ハイブリッドコンピュータが別の一組のサンプルを収集しないということを１４４５において判断すると、方法１４００は１４５０へ進む。

補助量子ビットを使用してｈ／Ｊミスマッチを補正する
量子アニーリングは、時間依存ハミルトニアンを単純な重ね合せから有用な古典的問題まで進化させることを含み得る。量子アニーリングの欠点は、「アニール器は、状態が最終ハミルトニアンにとって好ましくないがアニール中の先の中間ハミルトニアンにとって依然として好ましければ望ましくない状態に向かってバイアスをかけられ得る」ということである。これは、例えばｈ（量子ビットバイアス）項とＪ（結合）項の両方が使用されれば発生し得る。バイアス項には結合項より比較的高い優先権がアニール中の早い時期に与えられることが可能である。これは、アニール器を好ましくない部分空間（またはエネルギーランドスケープにおける谷）に向かって押し進める時間依存ｈ／Ｊミスマッチを生じ得る。好ましいまたは正しい解を見出すために、アニール器は好ましくない部分空間から別の谷へトンネリングする。

ミスマッチは、Isingハミルトニアン内の結合項が通常その期待値がアニール中の早い時期に大きさが小さい少なくとも２つのパウリ行列の積により重み付けられるので、発生し得る。対照的に、バイアス項は通常、アニール中の早い時期に結合項より高い期待大きさを有する単一のパウリ行列により次のように重み付けられる。

本開示のシステムおよび方法は、上述のｈ／Ｊミスマッチを軽減するための手法を提供する。この手法は各局所バイアスｈ_ｉを補助量子ビットへシフトすることを含む。量子ビットｑ_ｉと入力バイアスｈ_ｉ＝ｘに関し、補助量子ビットｑ’_ｉが加算され得、大きな負バイアス（例えば、ｈ’_ｉ＝−２）が補助量子ビットｑ’_ｉへ提供され得る。バイアスは通常、補助量子ビットｑ’_ｉ上のバイアスが基底状態において妨げられないように十分に大きくなるように選択される。次に、量子ビットｑ_ｉと補助量子ビットｑ’_ｉ間の結合はｘに設定され、量子ビットｑ_ｉ上のバイアスは０に設定され得る。入力バイアス｜ｘ｜≦１であれば、これは受容可能な結合器値の範囲内である。

一実施形態では、｜ｘ｜≪１であれば、量子ビットと補助量子ビットは−１の値を有する結合器により結合され得、ｘのバイアスが、基底状態において結合器を妨げないようにするために補助量子ビット（ｈ’_ｉ＝ｘ）に提供され得る。別の実施形態では、｜ｘ｜≪１であれば、状態は、｜ｘ｜の一般的ケースに関し前段落において説明されたのと同じやり方で処理される。

｜ｘ｜＞１であれば、バイアスｈ_ｉの一部は補助量子ビットｑ’_ｉとの結合へシフトされ得る。一実施形態では、バイアスの一部は単一補助量子ビットの結合へシフトされる。別の実施形態では、バイアスの一部は２つ以上の補助量子ビットへシフトされる。

図１５は、補助量子ビットを使用してｈ／Ｊミスマッチを軽減するための例示的方法１５００を示すフローチャートである。図１５により示される方法１５００は複数の行為を含む。これらの行為のうちの１つ以上は、１つ以上の回路（例えば、１つ以上のプロセッサ（例えば、デジタルプロセッサ）、および量子プロセッサなどのアナログプロセッサ、またはデジタルおよびアナログプロセッサの両方を含むハイブリッドコンピュータ）により（または介し）行われ得る。図１５の説明の目的のため、行為は量子プロセッサを含むハイブリッドコンピュータにより行われると想定する。方法１５００は例示的実施形態を説明する。当業者は、代替実施態様がいくつかの行為を省略し得るおよび／または追加行為を含み得るということを認識することになる。

方法１５００は１５０５で開始する。１５１０において、ハイブリッドコンピュータは量子ビットのバイアスを受信する。１５１５において、ハイブリッドコンピュータは補助量子ビットを加える。１５２０において、ハイブリッドコンピュータはバイアスが１以下かどうかを判断する。ハイブリッドコンピュータがバイアスが１以下であるということを１５２０において判断すると、方法１５００は１５２５に進む。１５２５において、ハイブリッドコンピュータはバイアスが１よりはるかに小さいかどうかを判断する。ハイブリッドコンピュータがバイアスが１よりはるかに小さいということを１５２５において判断すると、方法１５００は１５３０に進む。１５３０において、ハイブリッドコンピュータは量子ビットと補助量子ビットとを値−１の結合器により結合する。１５３５において、ハイブリッドコンピュータは量子ビットバイアスを補助量子ビットへ与え、方法１５００は１５４０に進む。

ハイブリッドコンピュータがバイアスが１よりそれほど小さくないということを１５２５において判断すると、方法１５００は１５４５に進む。１５４５において、ハイブリッドコンピュータは補助量子ビットに大きな負バイアス（例えば−２）を与える。１５５０において、ハイブリッドコンピュータは量子ビットと補助量子ビット間の結合を入力バイアス値に設定する。１５５５において、ハイブリッドコンピュータは量子ビットのバイアスを零に設定し、方法１５００は１５４０に進む。

ハイブリッド計算がバイアスが１より大きいということを１５２０において判断すると、方法１５００は１５６０に進む。１５６０において、ハイブリッドコンピュータは結合上への入力バイアスの一部を補助量子ビットへ移動し、方法１５００は１５４０に進む。

１５４０において、ハイブリッドコンピュータは、バイアス調整がなされ得る別の量子ビットが存在するかどうかを判断する。ハイブリッドコンピュータが「バイアス調整がなされ得る別の量子ビットが存在する」ということを１５４０において判断すると、方法１５００は１５１０に戻る。

ハイブリッドコンピュータが「バイアス調整がなされ得る別の量子ビットが存在しない」ということを１５４０において判断すると、方法１５００は１５６５に戻り進む。１５６５において、方法１５００は終了する。

量子プロセッサを含むハイブリッドコンピューティングシステム
図１６は、アナログコンピュータ１６５１へ結合されたデジタルコンピュータ１６０５を含む例示的ハイブリッドコンピューティングシステム１６００を示す。いくつかの実施形態では、アナログコンピュータ１６５１は量子コンピュータであり、デジタルコンピュータ１６０５は古典的コンピュータである。例示的デジタルコンピュータ１６０５は、本システムおよび方法において説明された古典的デジタル処理タスクを行うために使用され得るデジタルプロセッサを含む。当業者は、本システムおよび方法が専用機械を形成するように正しく構成またはプログラムされるとおよび／またはアナログコンピュータ（例えば量子コンピュータ）を制御するために通信可能に結合されると携帯デバイス、マルチプロセッサシステム、マイクロプロセサベースまたはプログラム可能民生電子機器、パーソナルコンピュータ（ＰＣ）、ネットワークＰＣ、ミニコンピュータ、メインフレームコンピュータなどを含む他のデジタルコンピュータ構成により実施され得るということを理解することになる。

デジタルコンピュータ１６０５は本明細書では単数で参照されることになるが、これはアプリケーションを単一デジタルコンピュータに制限するようには意図するものではない。本システムおよび方法はまた、タスクまたは一組のプロセッサ可読命令が、通信ネットワークを介しリンクされる遠隔処理デバイスにより行われるまたは実行される分散コンピュータ環境において実施され得る。分散コンピューティング環境では、コンピュータまたはプロセッサ可読命令（時に、プログラムモジュールとして知られる）、アプリケーションプログラムおよび／またはデータは、局所と遠隔両方の記憶デバイス（例えば、非一時的コンピュータまたはプロセッサ可読媒体）内に配置され得る。

デジタルコンピュータ１６０５は、少なくとも１つのデジタルプロセッサ（中央プロセッサユニットなど）１６１０、少なくとも１つのシステムメモリ１６２０、およびシステムメモリ１６２０を含む様々なシステム部品をデジタルプロセッサ１６１０へ結合する少なくとも１つのシステムバス１６１７を含み得る。

デジタルプロセッサ（群）１６１０は、例えば１つ以上のコア（例えば、１つ以上の中央処理ユニット（ＣＰＵ：central processing unit）、グラフィック処理ユニット）（ＧＰＵ：graphics processing unit）、デジタルシグナルプロセッサ（ＤＳＰ：digital signal processor）、特定用途向け集積回路（ＡＳＩＣ：application-specific integrated circuit）、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ：field-programmable gate array）を有する任意の論理処理ユニットであり得る。別途述べない限り、図１６に示す様々なブロックの構造および動作は従来設計のものである。この結果、このようなブロックは、当業者により理解されるので本明細書ではさらに詳細に説明する必要はない。

デジタルコンピュータ１６０５はユーザ入出力サブシステム１６１１を含み得る。いくつかの実施形態では、ユーザ入／出力サブシステムは、ディスプレイ１６１２、マウス１６１３、および／またはキーボード１６１４など１つ以上のユーザ入／出力部品を含む。システムバス１６１７は、メモリコントローラとのメモリバス、周辺バス、ローカルバスを含む任意の既知のバス構造またはアーキテクチャを採用し得る。システムメモリ１６２０は、読み出し専用メモリ（ＲＯＭ：read-only memory）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、フラッシュＮＡＮＤなどの不揮発性メモリと、ランダムアクセスメモリ（ＲＡＭ）（図示せず）などの揮発性メモリとを含み得る。これらのすべては非一時的コンピュータまたはプロセッサ可読媒体の例である。ＲＯＭの一部を形成し得る基本入出力システム（ＢＩＯＳ：basic input/output system）１６２１は、起動期間中などにデジタルコンピュータ１６０５内の要素間で情報を転送するのを助ける基本ルーチンを含む。

デジタルコンピュータ１６０５はまた、他の不揮発性メモリ１６１５を含み得る。不揮発性メモリ１６１５は、ハードディスクから読み出しハードディスクへ書き込むためのハードディスクドライブ、着脱可能光ディスクから読み取り着脱可能光ディスクへ書き込むための光ディスクドライブ、および／または磁気ディスクから読み取り磁気ディスクへ書き込むための磁気ディスクドライブを含む様々な形式を採用し得る。これらのすべては非一時的コンピュータまたはプロセッサ可読媒体の例である。光ディスクはＣＤ−ＲＯＭまたはＤＶＤであり得、一方、磁気ディスクは磁気フロッピーディスクまたはディスケットであり得る。不揮発性メモリ１６１５は、システムバス１６１７を介しデジタルプロセッサと通信し得、システムバス１６１７へ結合された適切なインターフェースまたはコントローラ１６１６を含み得る。不揮発性メモリ１６１５は、デジタルコンピュータ１６０５のコンピュータまたはプロセッサ可読命令、データ構造、または他のデータ（プログラムモジュールとも呼ばれる）の長期間記憶装置として働き得る。

デジタルコンピュータ１６０５はハードディスク、光ディスクおよび／または磁気ディスクを採用するものとして説明されたが、当業者は、磁気カセット、フラッシュメモリカード、フラッシュ、ＲＯＭ、スマートカードなど他のタイプの不揮発性コンピュータ可読媒体が採用され得るということを理解することになる。これらのすべては非一時的コンピュータまたはプロセッサ可読媒体の別の例である。当業者は、いくつかのコンピュータアーキテクチャが揮発性メモリと不揮発性メモリとを合成するということを理解することになる。例えば、揮発性メモリ内のデータは不揮発性メモリへキャッシュされ得る。または不揮発性メモリを提供するために集積回路を採用する固体ディスク。いくつかのコンピュータはディスク上に伝統的に格納されるデータをメモリ内に配置する。同様に、伝統的に揮発性であると見なされるいくつかの媒体は、不揮発性形式（例えば、デュアルインラインメモリモジュールの変形形態である不揮発性デュアルインラインメモリモジュール）を有し得る。

様々な組のコンピュータまたはプロセッサ可読命令（プログラムモジュールとも呼ばれる）、アプリケーションプログラム、および／またはデータはシステムメモリ１６２０内に格納され得る。例えば、システムメモリ１６２０は、オペレーティングシステム１６２３と、一組のコンピュータまたはプロセッサ可読サーバ命令（すなわちサーバモジュール）１６２５とを格納し得る。いくつかの実施形態では、サーバモジュール１６２５は、遠隔クライアントと通信するとともにデジタルコンピュータ１６０５およびアナログコンピュータ１６５１上の資源を含む資源の使用をスケジューリングするための命令を含む。例えば、デジタルコンピュータ１６０５がデータをインターネット、企業イントラネット、または他のネットワークを介しソースとだけでなく、サーバコンピュータ上で実行する他のサーバアプリケーションとも交換できるようにするためのウェブサーバアプリケーションおよび／またはウェブクライアントまたはブラウザアプリケーション。

いくつかの実施形態では、システムメモリ１６２０は、計算命令、アナログコンピュータインターフェース命令など他の組のコンピュータまたはプロセッサ可読命令１６２７を格納し得る。

図１６ではシステムメモリ１６２０内に格納されるものとして示されるが、示されるモジュールと他のデータもまた、不揮発性メモリ１６１５内または１つ以上の他の非一時的コンピュータまたはプロセッサ可読媒体内を含む他のどこかに格納され得る。

アナログコンピュータ１６５１は隔離環境（図示せず）に設けられ得る。例えば、アナログコンピュータ１６５１が量子コンピュータである場合、環境は、量子コンピュータの内部素子を熱、磁場などおよび他の外部雑音（図示せず）から遮蔽し、および／またはアナログプロセッサをそれ以下でアナログプロセッサの回路系が超伝導を示すようになる温度（すなわち臨界温度）まで冷却する。対照的に、デジタルコンピュータ１６０５は通常、超伝導が発生しないはるかに高い温度（例えば、室温）で動作する、および／またはデジタルコンピュータ１６０５は臨界温度以下ですら超伝導しない材料を採用し得る。アナログコンピュータ１６５１はアナログプロセッサ１６４０を含む。アナログプロセッサ１６４０の例は、図１３を参照して以下に述べられるものなどの量子プロセッサを含む。

量子プロセッサは、量子ビット、結合器および他のデバイスなどのプログラム可能素子を含む。量子ビットは読み出しシステム１６６０を介し読み出される。これらの結果は、サーバモジュール１６２５または他のモジュール１６２７を含むデジタルコンピュータ１６０５の様々な組のコンピュータまたはプロセッサ可読命令へ送出され、不揮発性メモリ１６１５内に格納され、ネットワークなど上で戻される。量子ビットは量子ビット制御システム１６６５を介し制御される。結合器は結合器制御システム１６７０を介し制御される。いくつかの実施形態では、量子ビット制御システム１６６５と結合器制御システム１６７０は、本明細書で述べるように量子アニーリングをアナログプロセッサ１６４０上で実施するために使用される。

いくつかの実施形態では、デジタルコンピュータ１６０５は少なくとも１つのクライアントコンピュータシステムへの論理接続を使用してネットワーキング環境内で動作し得る。いくつかの実施形態では、デジタルコンピュータ１６０５は少なくとも１つのデータベースシステムへ論理接続を介し結合される。これらの論理接続は、例えばローカルエリアネットワーク（ＬＡＮ）または例えばインターネットを含む広域ネットワーク（ＷＡＮ：wide area network）などのネットワーク介するデジタル通信の任意の手段を使用して形成され得る。ネットワーキング環境は、有線または無線企業規模コンピュータネットワーク、イントラネット、エクストラネット、および／またはインターネットを含み得る。他の実施形態は、遠隔通信ネットワーク、セルラーネットワーク、ページングネットワークおよび他のモバイルネットワークなど他のタイプの通信ネットワークを含み得る。論理接続を介し送信または受信される情報は暗号化されてもよいしされなくてもよい。ＬＡＮネットワーキング環境において使用される場合、デジタルコンピュータ１６０５は、アダプタまたはネットワークインターフェースカード（ＮＩＣ：network interface card）（システムバス１６１７へ通信可能に結合された）を介しＬＡＮへ接続され得る。ＷＡＮネットワーキング環境内で使用される場合、デジタルコンピュータ１６０５はＷＡＮ上で通信を確立するためのインターフェースおよびモデム（図示せず）またはＮＩＣなどのデバイスを含み得る。非ネットワーク通信が加えてまたは代替的に採用され得る。

量子アニーリングの例示的超伝導量子プロセッサ
図１７は、本システムおよびデバイスを実現するために使用され得る量子アニーリング（および／または断熱量子コンピューティング）部品用に設計された例示的超伝導量子プロセッサ１７００の一部分の概要図である。図１７に示す超伝導量子プロセッサ１７００の一部は２つの超伝導量子ビット１７０１、１７０２を含む。量子ビット１７０１、１７０２間の結合器１７１０を介したチューニング可能結合（対角線結合）（すなわち、２局所相互作用を提供する）もまた示される。図１７に示す量子プロセッサ１７００の一部は２つの量子ビット１７０１、１７０２および１つの結合器１７１０だけを含むが、当業者は、量子プロセッサ１７００は任意数の量子ビットとそれら間の情報を結合する任意数の結合器とを含み得るということを認識することになる。

図１７に示す量子プロセッサ１７００の一部は量子アニーリングおよび／または断熱量子コンピューティングを物理的に実現するために実装され得る。量子プロセッサ１７００は、量子プロセッサ１７００の状態を構成し制御するために使用される複数のインターフェース１７２１〜１７２５を含む。インターフェース１７２１〜１７２５のそれぞれは、プログラミングサブシステムおよび／または進化サブシステムの一部として図示のようにそれぞれの誘導結合構造により実現され得る。このようなプログラミングサブシステムおよび／または進化サブシステムは、量子プロセッサ１７００とは別個であってもよいし、局所的に含まれてもよい（すなわち、量子プロセッサ１７００と共にオンチップであってもよい）。

量子プロセッサ１７００の動作中、インターフェース１７２１、１７２４はそれぞれ、磁束信号を量子ビット１７０１、１７０２のそれぞれの複合ジョセフソン接合１７３１、１７３２内に結合し、これによりチューニング可能トンネリング項（Δ_ｉ項）をシステムハミルトニアン内に実現するために使用され得る。この結合はハミルトニアンの非対角線σ^ｘ項を提供し、これらの磁束信号は「非局在化信号」の例である。

いくつかの実施形態では、トンネリング項は量子プロセッサ上の量子ビットの第１の部分を量子ビットの第２の部分に比較して古典的にするように選択される。例えば、量子ビット１７０１はボルツマンマシン内の隠蔽ユニットであり、量子ビット１７０２と比較して小さいトンネリング項を有し得る。

同様に、インターフェース１７２２、１７２３はそれぞれ、磁束信号を量子ビット１７０１、１７０２のそれぞれの量子ビットループ内に適用し、これによりｈｉ項をシステムハミルトニアン内に実現するために使用され得る。この結合は、対角線σ^ｚ項をシステムハミルトニアン内に提供する。さらに、インターフェース１７２５は、磁束信号を結合器１７１０内に結合し、これによりＪ_ｉｊ項をシステムハミルトニアン内に実現するために使用され得る。この結合は、対角線

項をシステムハミルトニアン内に提供する。

図１７では、進化ハミルトニアンへのインターフェース１７２１〜１７２５のそれぞれの寄与がボックス１７２１ａ〜１７２５ａにそれぞれ示される。示されるように、図１７の例では、ボックス１７２１ａ〜１７２５ａは量子アニーリングおよび／または断熱量子コンピューティングの時変ハミルトニアンの要素である。

本明細書と添付特許請求の範囲を通じて、用語「量子プロセッサ」は、物理的量子ビット（例えば、量子ビット１７０１、１７０２）と結合器（例えば、結合器１７１０）との集合を一般的に記述するために使用される。物理的量子ビット１７０１、１７０２と結合器１７１０は量子プロセッサ１７００の「プログラム可能素子」と呼ばれ、それらの対応パラメータ（例えば、量子ビットｈ_ｉ値、結合器Ｊ_ｉｊ値）は量子プロセッサの「プログラム可能パラメータ」と呼ばれる。量子プロセッサの文脈では、用語「プログラミングサブシステム」は、量子プロセッサ１７００のプログラム可能素子と他の関連制御回路系および／または命令へプログラム可能パラメータを適用するために使用されるインターフェース（例えば、「プログラミングインターフェース」１７２２、１７２３、１７２５）を一般的に記述するために使用される。

先に説明したように、プログラミングサブシステムのプログラミングインターフェースは、量子プロセッサとは別個であってもよいし量子プロセッサ上に局所的に含まれてもよい他のサブシステムと通信し得る。後でさらに詳細に説明されるように、プログラミングサブシステムは、プログラム命令に従ってプログラム可能素子をプログラムするために量子プロセッサの機械語のプログラム命令を受信しそれを実行するように構成され得る。同様に、量子プロセッサの文脈では、用語「進化サブシステム」は、量子プロセッサ１７００のプログラム可能要素ならびに他の関連制御回路および／または命令を進化させるために使用されるインターフェース（例えば、「進化インターフェース」１７２１および１７２４）について一般的に記述するために使用される。例えば、進化サブシステムは、アニーリング信号線およびそれらの対応量子ビット（１７０１、１７０２）へのインターフェース（１７２１、１７２４）を含み得る。

量子プロセッサ１７００はまた、読み出しデバイス１７５１、１７５２を含む。読み出しデバイス１７５１は量子ビット１７０１に関連付けられ、読み出しデバイス１７５２は量子ビット１７０２に関連付けられる。図１７に示すようないくつかの実施形態では、読み出しデバイス１７５１、１７５２のそれぞれは対応量子ビットに誘導結合されるＤＣ−ＳＱＵＩＤを含む。量子プロセッサ１７００の文脈では、用語「読み出しサブシステム」は、一般的に、ビット列を生成するため、量子プロセッサにおける量子ビット（例えば、量子ビット１７０１および１７０２）の最終状態を読み出すために使用される読み出し素子１７５１、１７５２について一般的に記述するために使用される。読み出しサブシステムはまた、ルーティング回路（例えば、ラッチ素子、シフトレジスタまたはマルチプレクサ回路）などの他の素子を含む、および／または代替構成（例えば、ＸＹアドレッシング可能アレイ、ＸＹＺアドレッシング可能アレイなど）で配置され得る。量子ビット読み出しはまた、ＰＣＴ特許出願国際公開第２０１２０６４９７４号において説明されているようなものなどの代替回路を使用して行われ得る。

図１７は、２つの物理的量子ビット１７０１、１７０２と、１つの結合器１７１０と、２つの読み出し素子１７５１、１７５２とだけを示しているが、量子プロセッサ（例えばプロセッサ１７００）は、多数（例えば、数百、数千またはそれ以上）の量子ビット、結合器および／または読み出し素子を含む任意数の量子ビット、結合器および／または読み出し素子を採用し得る。異なる（例えば、より大きな）数のコンピュータ部品を有するプロセッサへの本明細書の教示の適用は、当業者であれば容易に明らかであるはずである。

超伝導量子ビットの例は、超伝導磁束量子ビット、超伝導電荷量子ビットなどを含む。超伝導磁束量子ビットでは、ジョセフソンエネルギーが充電エネルギーに優るまたはとそれと等しい。電荷量子ビットでは、これは逆である。使用され得る磁束量子ビットの例としては、１つのジョセフソン接合により遮断される超伝導ループを含むrf-SQUID、３つのジョセフソン接合により遮断される超伝導ループを含む永久電流量子ビットなどが挙げられる。

量子プロセッサ内の量子ビットおよび結合デバイスは、一定数の量子ビットが量子ビットのサブトポロジー（以下、単に「サブトポロジー」）で配置され得るようにアーキテクチャに基づきトポロジー内に配置され得る。サブトポロジーは量子ビットおよび結合デバイスを含む量子プロセッサトポロジーの一部である。複数のサブトポロジーは、ある量子プロセッサトポロジーを生成するために量子プロセッサの領域全体にわたって繰り返されてもよいし、タイル化されてもよい（またはそうでなければ、互いに直接通信可能に結合されてもよい）。

いくつかの実施形態では、トポロジー内の各サブトポロジーは同じトポロジー内の各他のサブトポロジーと同一である。他の実施形態では、トポロジー内の１つ以上のサブトポロジーは、同じトポロジー内の別のサブトポロジーとは異なる構成の量子ビットおよび結合デバイスを含む。

要約書に記載のものを含む示された実施形態の上記説明は、網羅的であるように意図されていない、または実施形態を開示された精確な形式に限定するように意図されていない。例示目的のために本明細書では特定の実施形態および実施例について説明したが、当業者により認識されるように本開示の精神と範囲から逸脱することなく様々な同等の修正がなされ得る。様々な実施形態の本明細書に記載の教示は他のアナログプロセッサへ適用され得、上に概説された例示的量子プロセッサだけに必ずしも適用されるのではない。

上述の様々な実施形態は別の実施形態を提供するために組み合わされ得る。本明細書における特定の教示および定義と矛盾しない限り、限定しないが以下の特許を含むＤウェーブシステム社に共通して移譲された本明細書において参照されたおよび／またはアプリケーションデータシート内に列挙された米国特許出願公開、米国特許出願、米国特許、外国特許、および外国特許出願のすべてはその全体を参照により本明細書に援用する：米国特許第７，９８４，０１２号；米国特許第８，２４４，６６２号；米国特許第８，１７４，３０５号；米国特許第８，６７０，８０７号；米国特許第８，７００，６８９号；ＰＣＴ特許出願公開国際公開第２０１２０６４９７４号；米国特許出願第２０１５／００３２９９４号；２０１５年１０月２７日出願された米国仮特許出願第６２／２４７，０８５号；２０１６年４月１８日出願された米国仮特許出願第６２／３２４，２１０号；２０１６年５月３日出願された米国仮特許出願第６２，３３１，２８８号；２０１６年９月２６日出願された米国仮特許出願第６２／３９９，７６４号；米国仮特許出願第６２／３７５，７８５号；および同封された題名「サンプリングサーバからサンプリングするためのシステム、方法およびデバイス」のファイルである米国仮特許出願第６２／３９９，６８３号（代理人整理番号第２４０１０５．５８１Ｐ１号）。実施形態の態様は、さらに別の実施形態を提供するために、様々な特許、出願および刊行物のシステム、回路および概念を採用するために必要に応じ修正され得る。

これらおよび他の変更は上記詳細説明に照らし上記実施形態に対しなされ得る。一般的に、以下の特許請求の範囲では、使用される用語は特許請求の範囲を本明細書と特許請求の範囲に開示された特定の実施形態に限定するものと解釈すべきではなく、このような特許請求の範囲の権利を付与される等価物の全範囲と共にすべての可能な実施形態を含むように解釈すべきである。したがって、本特許請求の範囲は本開示により制限されない。

Claims (20)

1. 量子プロセッサおよびデジタルプロセッサを含むハイブリッドコンピューティングシステムにおける縮退軽減方法であって、前記量子プロセッサと前記デジタルプロセッサは互いに通信可能に結合され、前記量子プロセッサは複数のデバイスを含み、サンプルを提供するサンプル生成器として操作される、方法において、
   問題を前記量子プロセッサへ送信すること；
   終了判定基準が満足されるまで：
   複数のサンプルを前記量子プロセッサにより引き出すこと；
   前記複数のサンプルを前記デジタルプロセッサへ戻すこと；
   サンプルカウンタを初期化すること；
   前記サンプルカウンタが所定サンプル限度に達するまで：
   デバイスカウンタを初期化すること；
   前記デバイスカウンタが第１の所定デバイス限度に達するまで：
   前記デバイスカウンタによりインデックス付けされたデバイスがフロッピーであるかどうかを判断すること；
   前記デバイスカウンタをインクリメントすること、を繰り返し反復すること；
   前記サンプルカウンタをインクリメントすること；
   前記デバイスカウンタを初期化すること；
   前記デバイスカウンタが第２の所定デバイス限度に達するまで：
   前記デバイスカウンタによりインデックス付けされた前記デバイスの正規化フロッピーネスメトリックを計算すること；
   アニーリングの際に前記デバイスを進めるためにオフセットを加えること；
   前記デバイスカウンタをインクリメントすること、を含む方法。
2. 終了条件が満足されたかどうかを判断することをさらに含む請求項１に記載の方法。
3. 終了条件が満足されたかどうかを判断することは、所定数の繰り返しを完了すること、
   許容計算時間の所定上限に達すること、または連続繰り返し間の前記問題の解のエネルギーの変化が所定閾値未満であるということを判断することのうちの少なくとも１つを含む、請求項２に記載の方法。
4. 量子プロセッサを含むハイブリッドコンピューティングシステムにおける縮退軽減は超伝導量子プロセッサを含むハイブリッドコンピューティングシステムにおいて縮退を軽減することを含む、請求項１に記載の方法。
5. 前記デバイスカウンタによりインデックス付けされたデバイスがフロッピーであるかどうかを判断することは前記デバイスカウンタによりインデックス付けされた超伝導量子ビットがフロッピーであるかどうかを判断することを含む、請求項４に記載の方法。
6. 前記デバイスカウンタによりインデックス付けされた超伝導量子ビットがフロッピーであるかどうかを判断することは、前記問題の解のエネルギーの変化が、前記超伝導量子ビットの状態が反転されるときに所定閾値未満かどうかを判断することを含む、請求項５に記載の方法。
7. 前記デバイスカウンタによりインデックス付けされた超伝導量子ビットがフロッピーであるかどうかを判断することは近隣デバイスからの零正味バイアスの蔓延度を判断することを含む、請求項５に記載の方法。
8. 前記デバイスカウンタによりインデックス付けされた前記デバイスの正規化フロッピーネスメトリックを計算することは、前記デバイスがフロッピーであると判断された回数を合計することと、これを前記所定サンプル限度で除すこととを含む、請求項１に記載の方法。
9. 前記第１の所定デバイス限度は前記第２の所定デバイス限度と同じである、請求項１に記載の方法。
10. 前記量子プロセッサにより複数のサンプルを引き出すことは少なくとも１０００個のサンプルを前記量子プロセッサにより引き出すことを含む、請求項１に記載の方法。
11. 前記デバイスカウンタによりインデックス付けされた前記デバイスがフロッピーであるかどうかを判断することは、前記デバイスカウンタによりインデックス付けされた量子ビットの領域がフロッピーであるどうかを判断することを含み、前記量子ビットの領域は複数の結合量子ビットを含む、請求項１に記載の方法。
12. 複数のデバイスと；読み出しサブシステムとを含む少なくとも１つの量子プロセッサと；
    前記少なくとも１つの量子プロセッサへ通信可能に結合された少なくとも１つのデジタルプロセッサベースデバイスと；
    縮退を軽減するためのプロセッサ実行可能命令を格納する少なくとも１つの非一時的コンピュータ可読記憶媒体とを含む、ハイブリッドコンピューティングシステムにおいて、
    前記少なくとも１つの非一時的コンピュータ可読記憶媒体は、実行されると少なくとも１つのプロセッサベースデバイスに：
    問題を前記量子プロセッサへ送信させ；
    終了判定基準が満足されるまで：
    複数のサンプルを前記量子プロセッサにより引き出すこと；
    前記読み出しシステムを介し前記複数のサンプルを前記デジタルプロセッサベースデバイスへ戻させ；
    サンプルカウンタを初期化すること；
    前記サンプルカウンタが所定サンプル限度に達するまで：
    デバイスカウンタを初期化すること；
    前記デバイスカウンタが第１の所定デバイス限度に達するまで：
    前記デバイスカウンタによりインデックス付けされた前記デバイスがフロッピーであるかどうかを判断すること；
    前記デバイスカウンタをインクリメントすることを繰り返し反復させ；
    前記サンプルカウンタをインクリメントさせ；
    前記デバイスカウンタを初期化させ；
    前記デバイスカウンタが第２の所定デバイス限度に達するまで：
    前記デバイスカウンタによりインデックス付けされた前記デバイスの正規化フロッピーネスメトリックを計算させ；
    アニーリングの際に前記デバイスを進めるためにオフセットを加えさせ；
    デバイスカウンタをインクリメントさせる、ハイブリッドコンピューティングシステム。
13. 前記量子プロセッサは超伝導量子プロセッサであり、前記複数のデバイスは複数の超伝導量子ビットを含み、前記量子プロセッサはさらに複数の結合デバイスを含み、各結合デバイスは前記複数の超伝導量子ビット内のそれぞれ一対の超伝導量子ビット間の制御可能伝達結合を提供する、請求項１２に記載のハイブリッドコンピューティングシステム。
14. 前記少なくとも１つのプロセッサデバイスは、前記デバイスカウンタによりインデックス付けされた超伝導量子ビットがフロッピーであるかどうかを、前記問題の解のエネルギーの変化は前記超伝導量子ビットの状態が反転されるときに所定閾値未満かどうかに少なくとも部分的に基づき判断される、請求項１３に記載のハイブリッドコンピューティングシステム。
15. 前記少なくとも１つのプロセッサデバイスは、前記デバイスカウンタによりインデックス付けされた超伝導量子ビットが近隣デバイスからの零正味バイアスの蔓延度に少なくとも部分的に基づきフロッピーであるかどうかを判断する、請求項１３に記載のハイブリッドコンピューティングシステム。
16. 前記正規化フロッピーネスメトリックは、前記デバイスがフロッピーであると判断された回数を前記所定サンプル限度で除ししたものである、請求項１２に記載のハイブリッドコンピューティングシステム。
17. 前記第１の所定デバイス限度は前記第２の所定デバイス限度と同じである、請求項１２に記載のハイブリッドコンピューティングシステム。
18. 前記複数のサンプルは少なくとも１０００個のサンプルを含む、請求項１２に記載のハイブリッドコンピューティングシステム。
19. 前記終了判定基準は、所定数の繰り返しを完了すること、許容計算時間の所定上限に達すること、または連続繰り返し間の前記問題の解のエネルギーの変化が所定閾値未満であるということを判断することのうちの少なくとも１つを含む、請求項１２に記載のハイブリッドコンピューティングシステム。
20. 前記デバイスは複数の結合量子ビットを含む量子ビットの領域であり、
    前記デバイスカウンタによりインデックス付けされたデバイスがフロッピーであるかどうかを判断するために、前記少なくとも１つのプロセッサは、前記デバイスカウンタによりインデックス付けされた量子ビットの領域がフロッピーであるかどうかを判断する、請求項１２に記載のハイブリッドコンピューティングシステム。

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