JP6852471B2

JP6852471B2 - 突入電流抑制回路および電源回路

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Publication number: JP6852471B2
Application number: JP2017044569A
Authority: JP
Inventors: 昌明長野; 啓岡田; 光平谷野; 博揮丹羽; 正人清水; 通博山本
Original assignee: Omron Corp
Current assignee: Omron Corp
Priority date: 2017-03-09
Filing date: 2017-03-09
Publication date: 2021-03-31
Anticipated expiration: 2037-03-09
Also published as: JP2018148511A

Description

本発明は、突入電流防止回路および当該突入電流防止回路を含む電源回路に関する。

各種の電子装置は電源回路を有している。一般的な電源回路は、コイル（インダクタ）やコンデンサ（キャパシタ）などの素子を有している。電源回路に対して電源を投入すると、このような素子などに起因して、通常動作時に流れる電流よりはるかに大きな電流が瞬間的に流れることが知られている。このような電源投入時に流れる大きな電流は突入電流などと称される。

従来から、このような突入電流を抑制するための回路構成がいくつか提案されている。
特開２００１−１２７６１３号公報（特許文献１）は、直流電源と、負荷回路と、ＭＯＳＦＥＴを直列に接続した回路において、スイッチオン直後はＭＯＳＦＥＴのオン電圧を高くし、スイッチオン設定時間後にＭＯＳＦＥＴのオン電圧を低くする、突入電流防止回路を開示する。

特開平１１−２８９６５７号公報（特許文献２）は、定常的に動作している場合の損失を、抵抗のみを使用した場合に比較して小さくした突入電流抑止装置を開示する。

特開２０１３−２２２６０７号公報（特許文献３）は、入力電源が短時間遮断後に復帰した場合でも、突入電流を抑制できる電源回路を開示する。

特開２００１−１２７６１３号公報特開平１１−２８９６５７号公報特開２０１３−２２２６０７号公報

汎用的な電子装置は、様々な用途および場所で使用されることがあり、様々な使用環境に適応しておくことが重要である。ところで、上述したような突入電流抑制回路を構成する回路素子の物理定数は温度特性を有しており、環境温度に応じて、特性値が大きく変化することもある。

上述の特許文献１〜特許文献３は、いずれも環境温度などについて何ら考慮されていない。本発明は、耐環境性を高めた突入電流抑制回路、および、その突入電流抑制回路を用いた電子装置を提供することを目的とする。

本発明のある局面によれば、電源と負荷回路との間に配置される突入電流抑制回路が提供される。突入電流抑制回路は、電源電位およびグランド電位の一方と電気的に接続される第１のラインと、電源電位およびグランド電位の他方と電気的に接続される第２のラインと、第１のラインに介挿されるリアクトルと、第２のラインに介挿されるトランジスタと、トランジスタに並列接続されるサーミスタと、第１のラインと第２のラインとの間に電気的に接続されるとともに、第１のラインと第２のラインとの間に生じる電圧を分圧してトランジスタのゲートに与える分圧抵抗と、トランジスタの負荷回路側のノードとリアクトルの電源側のノードとを電気的に接続するダイオードとを含む。

好ましくは、ダイオードの順方向電圧は、トランジスタの端子間に印加される電圧が電源電位とグランド電位との間の電圧を超えないように設定される。

好ましくは、突入電流抑制回路は、トランジスタに並列接続されるキャパシタをさらに含む。

本発明の別の局面によれば、源からの電力を負荷へ供給する電源回路が提供される。電源回路は、電源電位およびグランド電位の一方と電気的に接続される第１のラインと、電源電位およびグランド電位の他方と電気的に接続される第２のラインと、第１のラインに介挿されるリアクトルと、第２のラインに介挿されるトランジスタと、トランジスタに並列接続されるサーミスタと、第１のラインと第２のラインとの間に電気的に接続されるとともに、第１のラインと第２のラインとの間に生じる電圧を分圧してトランジスタのゲートに与える分圧抵抗と、第１のラインと第２のラインとの間に電気的に接続されるキャパシタと、トランジスタの負荷回路側のノードとリアクトルの電源側のノードとを電気的に接続するダイオードとを含む。

本発明によれば、耐環境性を高めた突入電流抑制回路、および、その突入電流抑制回路を用いた電子装置を実現できる。

本発明の関連技術に係る突入電流抑制回路を含む電源回路の回路構成を示す模式図である。図１に示す電源回路の電源投入直後の動作例を説明するためのタイムチャートである。図１に示す電源回路の低温環境下においてトランジスタがオフ状態に遷移したときの動作例を説明するためのタイムチャートである。本実施の形態に係る突入電流抑制回路を含む電源回路の回路構成を示す模式図である。図４に示す電源回路の低温環境下においてトランジスタがオフ状態に遷移したときの動作例を説明するためのタイムチャートである。本実施の形態の変形例に係る突入電流抑制回路を含む電源回路の回路構成を示す模式図である。

本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。

＜Ａ．関連技術に係る突入電流抑制回路＞
まず、本発明の関連技術に係る突入電流抑制回路について説明する。図１は、本発明の関連技術に係る突入電流抑制回路を含む電源回路２００の回路構成を示す模式図である。

図１を参照して、電源回路２００は、任意の負荷に電力を供給する回路構成であり、電力供給部１０と、突入電流抑制回路２０＃と、負荷回路３０とを含む。

電力供給部１０は、直流電力を供給する回路であり、所定の電源電位に維持される電源ノード１２（ＤＣ）と、グランド電位に接続されるグランドノード１４とを含む。電力供給部１０は、電源ノード１２とグランドノード１４との間に、所定の直流電圧を印加する。電源ノード１２とグランドノード１４との間に負荷が電気的に接続される。図示していないが、電力供給部１０は、ブリッジ回路などの交流電力を直流電力に変換するための整流回路を含んでいてもよい。

突入電流抑制回路２０＃は、電力供給部１０からの電力供給が開始された直後に、過大な電流が流れないように制限する回路であり、電源ノード１２と電気的に接続される電源ライン２２と、グランドノード１４と電気的に接続されるグランドライン２４とを含む。

電源ライン２２には、リアクトルＬ１が直列に介挿されており、グランドライン２４には、トランジスタＴＲ１が直列に介挿されている。リアクトルＬ１は、高調波成分を抑制するための、一種のラインフィルタとして機能する。このラインフィルタは、コモンチョークモードのフィルタとして機能してもよい。トランジスタＴＲ１は、バイパストランジスタとして機能し、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が用いられる。

電源ライン２２とグランドライン２４との間には、直列接続された２つの抵抗Ｒ１およびＲ２が配置されており、抵抗Ｒ１と抵抗Ｒ２との接続ノードがトランジスタＴＲ１のゲートＧと電気的に接続されている。すなわち、トランジスタＴＲ１のゲートＧには、グランドライン２４と電源ライン２２との間に生じる電圧を抵抗Ｒ１と抵抗Ｒ２との抵抗値の比率で分圧された電圧が与えられることになる。

トランジスタＴＲ１のソースＳ−ドレインＤ間と並列に制限抵抗Ｒｔｈが電気的に接続される。制限抵抗Ｒｔｈは、サーミスタを用いて構成されることが好ましい。サーミスタを用いることで、電流が流れることになる発熱によって温度上昇を生じ、それによって抵抗値を漸減させることができるからである。すなわち、本明細書において、「サーミスタ」は、温度が高くなるほど抵抗値を低減させるような、温度−抵抗値特性を有する素子を包含する。そのため、狭義の「サーミスタ」に限らず、同様の温度−抵抗値特性を有する素子を用いることができる。

負荷回路３０の一例として、例えば、スイッチングにより必要な電圧を供給するような構成を例示する。より具体的には、負荷回路３０は、キャパシタＣ１と、ドライバ回路３２と、負荷３４とを含む。

ドライバ回路３２は、スイッチングレギュレータのような直流電圧をチョッピングして昇圧動作または降圧動作を行うようなものであってもよいし、インバータのような直流電圧から交流電圧を生成するようなものであってもよい。キャパシタＣ１は、電源ライン２２とグランドノード１４との間に電気的に接続され、ドライバ回路３２に供給される直流電力を平滑化する。負荷３４は、電力消費を行う任意の回路またはエレメントを含む。

図２は、図１に示す電源回路２００の電源投入直後の動作例を説明するためのタイムチャートである。図２には、電力供給部１０からの電力供給が開始された直後の動作例を示す。図２（ａ）に示すように、電力供給部１０の電源ノード１２とグランドノード１４との間に印加される電圧Ｖ_ｉｎが時刻ｔ０に所定値まで増加したとする。すると、図２（ｂ）に示すように、電源ノード１２とグランドノード１４との間に電気的に接続されるキャパシタＣ１への充電が開始され、キャパシタＣ１の充電電圧Ｖ_Ｃ１は、所定の時定数で増加する。

電源投入直後（時刻ｔ０）においては、トランジスタＴＲ１のゲートＧに印加される電圧（ソースＳ−ゲートＧ間電圧）は、トランジスタＴＲ１のしきい値より低いので、トランジスタＴＲ１はオフ状態（非導通状態）を維持する。そのため、キャパシタＣ１を充電するための電流は、制限抵抗Ｒｔｈを流れることになる。

制限抵抗Ｒｔｈは、サーミスタであり、電源投入直後（時刻ｔ０）においては、ほぼ周囲温度に応じた相対的に大きな抵抗値を有しており、この相対的に大きな抵抗値によって、電源投入直後（時刻ｔ０）に、電源ノード１２からグランドノード１４へ流れる過大な電流を制限する。

その後、制限抵抗Ｒｔｈに流れる電流に応じた発熱によって抵抗値が徐々に小さくなる。その結果、電力供給部１０の印加電圧の大部分がキャパシタＣ１に印加されることになる。その後、キャパシタＣ１が十分に充電されると、トランジスタＴＲ１のゲートＧに印加される電圧（ソースＳ−ゲートＧ間電圧）がしきい値を超えて、トランジスタＴＲ１は活性化してオン状態（導通状態）に遷移する（時刻ｔ１）。

トランジスタＴＲ１がオン状態に遷移すると、グランドライン２４を流れる電流は、トランジスタＴＲ１および制限抵抗Ｒｔｈを分流して流れることになるが、トランジスタＴＲ１の抵抗値の方が制限抵抗Ｒｔｈの抵抗値より低いので、大部分の電流はトランジスタＴＲ１を流れることになる（図２（ｃ）のドレインＤ−ソースＳ間を流れる電流Ｉ_ＤＳおよび図２（ｄ）の制限抵抗Ｒｔｈを流れる電流Ｉ_Ｒｔｈの時間的変化を参照）。

その結果、図２（ｅ）に示すように、トランジスタＴＲ１のソースＳ−ドレインＤ間には電圧Ｖ_ＤＳは、トランジスタＴＲ１がオン状態において生じる順方向電圧に相当する電圧が生じるようになる。

以上のように、図１に示す突入電流抑制回路２０＃を含む電源回路２００においては、電源投入直後の突入電流を制限抵抗Ｒｔｈの抵抗値によって制限するとともに、その後の定常動作時には、電流損失の少ないトランジスタＴＲ１を用いることで、突入電流の抑制および高効率化を実現する。また、図１に示す突入電流抑制回路２０＃を用いることで、補助電源などを付加する必要がないため、低コスト化を実現できる。

＜Ｂ．新たな課題の発見＞
本願発明者らは、図１に示すような突入電流抑制回路２０＃に対する新たな課題を見出した。図１に示す突入電流抑制回路２０＃においては、サーミスタが有する抵抗値の温度特性を利用できるように、制限抵抗Ｒｔｈとしてサーミスタが用いられている。

低温環境下において、サーミスタは比較的大きな抵抗値を示す。例えば、常温環境下において１０Ω程度のサーミスタは、−４０℃において２００Ω程度を示す場合がある。すなわち、抵抗値は約２０倍の変化を生じる。

一方で、トランジスタＴＲ１としてＩＧＢＴやＭＯＳＦＥＴなどを用いた場合には、順方向電圧の温度特性は小さく、常温環境下および低温環境下のいずれにおいても、ほぼ同様の順方向電圧の特性を示す。

低温環境下の動作を想定すると、トランジスタＴＲ１がオン状態において、制限抵抗Ｒｔｈにはほとんど電流が流れないので、制限抵抗Ｒｔｈの温度は上昇せず、相対的に大きな抵抗値を示した状態になっている。このような状態において、トランジスタＴＲ１がオン状態からオフ状態に遷移すると、それまでトランジスタＴＲ１を流れていた電流が制限抵抗Ｒｔｈを流れるようになる。

トランジスタＴＲ１がオン状態からオフ状態への遷移は、例えば、図示しない保護回路の動作に起因する場合、あるいは、ドライバ回路３２や負荷３４での電力消費量の増大によるキャパシタＣ１に蓄えられていた電荷が急速に放電された場合などが想定される。典型的には、トランジスタＴＲ１のゲートＧに与えられる電圧がしきい値を下回ることで、トランジスタＴＲ１がオフ状態になる。

制限抵抗Ｒｔｈの抵抗値はトランジスタＴＲ１の抵抗値（ドレインＤ−ソースＳ間の抵抗値）より十分に大きい。また、トランジスタＴＲ１から制限抵抗Ｒｔｈへの電流経路の変化に伴う電流値の変化に応じて、ラインフィルタとして機能するリアクトルＬ１は、その電流値の変化を妨げる方向に誘導起電力を生じる。その結果、トランジスタＴＲ１のドレインＤには、電力供給部１０の電源ノード１２から印加される電位より高い電位が生じることになる。

図３は、図１に示す電源回路２００の低温環境下においてトランジスタＴＲ１がオフ状態に遷移したときの動作例を説明するためのタイムチャートである。図３には、トランジスタＴＲ１がオン状態において、図示しない保護回路がトランジスタＴＲ１をオフ状態に遷移した例を示す。

図３（ａ）に示すように、電力供給部１０の電源ノード１２とグランドノード１４との間に印加される電圧Ｖ_ｉｎは所定値に維持されるとともに、図３（ｂ）に示すように、キャパシタＣ１の充電電圧Ｖ_Ｃ１も所定値に維持されているとする。

図３（ｃ）に示すように、何らかの理由によって、時刻ｔ３において、トランジスタＴＲ１がオン状態からオフ状態に遷移したとする。すると、図３（ｄ）に示すように、トランジスタＴＲ１のドレインＤ−ソースＳ間を流れる電流Ｉ_ＤＳは、時刻ｔ３においてゼロとなり、図３（ｅ）に示すように、制限抵抗Ｒｔｈを流れる電流Ｉ_Ｒｔｈは、電流Ｉ_ＤＳを補うように増加する。

このとき、トランジスタＴＲ１の状態変化に伴う電流の時間的変化によって、ラインフィルタとして機能するリアクトルＬ１において誘導起電力が発生し、その発生した誘導起電力がトランジスタＴＲ１のドレインＤに印加させることになる。その結果、図３（ｅ）に示すように、トランジスタＴＲ１のソースＳ−ドレインＤ間には電圧Ｖ_ＤＳは、制限抵抗Ｒｔｈに生じる電圧降下分に加えて、リアクトルＬ１が発生した誘導起電力に相当する電圧が印加されることになる。

このように、トランジスタＴＲ１のソースＳ−ドレインＤ間に印加される電圧Ｖ_ＤＳは、電力供給部１０が印加する電圧Ｖ_ｉｎを超えるまでの大きさになり得る。ソースＳ−ドレインＤ間に印加される電圧がトランジスタＴＲ１の耐圧電圧を超えると、トランジスタＴＲ１は破損してしまう可能性がある。

本願発明者らは、上述したような、ラインフィルタを有するとともに、制限抵抗としてサーミスタを用いた突入電流抑制回路において、低温環境下において生じ得る素子破損の可能性という新たな課題を見出した。そして、本願発明者らは、このような新たな課題に対して、以下のような改良された回路構成を発明するに至った。

＜Ｃ．本実施の形態に係る突入電流抑制回路＞
図４は、本実施の形態に係る突入電流抑制回路２０を含む電源回路１００の回路構成を示す模式図である。図４を参照して、本実施の形態に係る電源回路１００は、電力供給部１０と、突入電流抑制回路２０と、負荷回路３０とを含む。電力供給部１０および負荷回路３０は、図１に示す電源回路２００の電力供給部１０および負荷回路３０と同様であるので、詳細な説明は繰返さない。

突入電流抑制回路２０は、電源である電力供給部１０と負荷回路３０との間に配置される。突入電流抑制回路２０は、電源電位にある電源ノード１２と電気的に接続される電源ライン２２と、グランド電位にあるグランドノード１４と電気的に接続されるグランドライン２４とを含む。電源ライン２２には、ラインフィルタとして機能するリアクトルＬ１が介挿されており、グランドライン２４には、トランジスタＴＲ１が介挿されている。さらに、突入電流抑制回路２０は、トランジスタＴＲ１と並列接続されるサーミスタである制限抵抗Ｒｔｈを含む。さらに、突入電流抑制回路２０は、電源ライン２２とグランドライン２４との間に電気的に接続されるとともに、電源ライン２２とグランドライン２４との間に生じる電圧を分圧してトランジスタＴＲ１のゲートに与える分圧抵抗（抵抗Ｒ１および抵抗Ｒ２）を含む。このような基本的な構成については、図１に示す突入電流抑制回路２０＃と同様である。

さらに、突入電流抑制回路２０は、図１に示す突入電流抑制回路２０＃に対して、トランジスタＴＲ１のドレインＤと電源ノード１２との間に電気的に接続されたダイオードＤ１を含んでいる。すなわち、突入電流抑制回路２０は、トランジスタＴＲ１の負荷回路３０側のノード（図４に示す例では、ドレインＤ）とリアクトルＬ１の電源側（電力供給部１０側）のノードとを電気的に接続するダイオードＤ１を含む。

ダイオードＤ１は、トランジスタＴＲ１のドレインＤから電力供給部１０の電源ノード１２に向けて順方向回路を形成している。電力供給部１０が電源ノード１２とグランドノード１４との間に電圧Ｖ_ｉｎを印加している通常の状態においては、トランジスタＴＲ１のドレインＤに比較して電源ノード１２の電位が高いので、ダイオードＤ１はオフ状態を維持する。

一方、図３に示すような、低温環境下においてトランジスタＴＲ１がオン状態からオフ状態に遷移した直後等では、トランジスタＴＲ１のドレインＤには、電源ノード１２より高い電位が印加されることがある。このような状態において、ダイオードＤ１はオン状態に遷移し、トランジスタＴＲ１のドレインＤと電源ノード１２とを電気的に接続する。

すなわち、ダイオードＤ１は、トランジスタＴＲ１のソースＳとドレインＤとの間に印加される電圧Ｖ_ＤＳを、実質的に、電力供給部１０の電源ノード１２とグランドノード１４との間に印加される電圧Ｖ_ｉｎまでに制限するリミッタ回路あるいはクリップ回路として機能する。言い換えれば、ダイオードＤ１は、トランジスタＴＲ１のドレインＤに対して過大に供給される電流をリアクトルＬ１に還流させる回路とみなすこともできる。

図５は、図４に示す電源回路１００の低温環境下においてトランジスタＴＲ１がオフ状態に遷移したときの動作例を説明するためのタイムチャートである。図５には、図３と同様に、トランジスタＴＲ１がオン状態において、図示しない保護回路がトランジスタＴＲ１をオフ状態に遷移した例を示す。

図５（ａ）に示すように、電力供給部１０の電源ノード１２とグランドノード１４との間に印加される電圧Ｖ_ｉｎは所定値に維持されるとともに、図５（ｂ）に示すように、キャパシタＣ１の充電電圧Ｖ_Ｃ１も所定値に維持されているとする。

図５（ｃ）に示すように、何らかの理由によって、時刻ｔ３において、トランジスタＴＲ１がオン状態からオフ状態に遷移したとする。すると、図５（ｄ）に示すように、トランジスタＴＲ１のドレインＤ−ソースＳ間を流れる電流Ｉ_ＤＳは、時刻ｔ３においてゼロとなり、図５（ｅ）に示すように、制限抵抗Ｒｔｈを流れる電流Ｉ_Ｒｔｈは、電流Ｉ_ＤＳを補うように増加する。

このとき、トランジスタＴＲ１の状態変化に伴う電流の時間的変化によって、ラインフィルタとして機能するリアクトルＬ１において誘導起電力が発生し、その発生した誘導起電力がトランジスタＴＲ１のドレインＤに印加させることになる。その結果、図５（ｅ）に示すように、トランジスタＴＲ１のソースＳ−ドレインＤ間には電圧Ｖ_ＤＳは、制限抵抗Ｒｔｈに生じる電圧降下分に加えて、リアクトルＬ１が発生した誘導起電力に相当する電圧が印加されることになる。

ここで、トランジスタＴＲ１のドレインＤの電位が電源ノード１２の電位に対して高くなり、ダイオードＤ１の順方向電圧を超えると、ダイオードＤ１がオン状態に遷移する。すると、トランジスタＴＲ１のドレインＤの電位は、電源ノード１２の電位とほぼ同じ値に制限される。その結果、トランジスタＴＲ１のソースＳ−ドレインＤの電圧Ｖ_ＤＳについても、電力供給部１０により供給される電圧Ｖ_ｉｎとほぼ同じ大きさに維持される。

このように、ダイオードＤ１の順方向電圧は、トランジスタＴＲの端子間（ソースＳ−ドレインＤ間）に印加される電圧が電源電位（電源ノード１２）とグランド電位（グランドノード１４）との間の電圧を超えないように設定される。このようなダイオードＤ１を配置することで、トランジスタＴＲ１のソースＳとドレインＤとの間に生じる電圧Ｖ_ＤＳが過大になることはなく、トランジスタＴＲ１の破損を確実に防止できる。

＜Ｄ．変形例＞
上述の実施の形態に係る突入電流抑制回路２０および突入電流抑制回路２０を含む電源回路１００に対して、以下のような変形を行ってもよい。

（ｄ１：キャパシタの付加）
図４に示す電源回路１００の突入電流抑制回路２０において、ダイオードＤ１と並列にキャパシタを電気的に接続してもよい。

図６は、本実施の形態の変形例に係る突入電流抑制回路２０Ａを含む電源回路１００Ａの回路構成を示す模式図である。図６を参照して、本実施の形態に係る電源回路１００Ａは、電力供給部１０と、突入電流抑制回路２０Ａと、負荷回路３０とを含む。電力供給部１０および負荷回路３０は、図４に示す電源回路１００の電力供給部１０および負荷回路３０と同様であるので、詳細な説明は繰返さない。

突入電流抑制回路２０Ａは、ダイオードＤ１に並列接続されるキャパシタＣ２をさらに含む。キャパシタＣ２は、電力供給部１０の電源ノード１２とトランジスタＴＲ１のドレインＤとの間を容量結合する。キャパシタＣ２による容量結合によって、ダイオードＤ１の両端に印加される電圧の変化が緩和されるため、ダイオードＤ１のオン状態とオフ状態との間の状態遷移を安定化することができる。これによって、トランジスタＴＲ１のドレインＤに対して過大に供給される電流をリアクトルＬ１に還流させる動作を安定して行うことができる。

（ｄ２：トランジスタの極性）
図４および図６に示す電源回路の構成においては、グランドライン２４にトランジスタＴＲ１および制限抵抗Ｒｔｈが配置される例を示すが、電源ライン２２側に配置してもよい。

また、リアクトルＬ１を電源ライン２２に直列配置する例を示すが、グランドライン２４にリアクトルを配置してもよいし、電源ライン２２およびグランドライン２４の両方にリアクトルを配置してもよい。

本実施の形態に係る電源回路において、リアクトルは、負荷回路３０へ供給される電流に含まれるノイズ成分を低減するためのラインフィルタとして用いられるため、特に、配置される極性について限定されるものではない。

＜Ｅ．利点＞
本実施の形態に係る突入電流抑制回路およびその突入電流抑制回路を含む電源回路を用いることで、周囲環境に影響されることなく、バイパストランジスタに対して過大な電圧が印加させることを防止できる。すなわち、本実施の形態に係る突入電流抑制回路を採用することで、低温環境下などにおいて生じ得る過渡的な過電圧からトランジスタの破損を防止することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０電力供給部、１２電源ノード、１４グランドノード、２０，２０Ａ突入電流抑制回路、２２電源ライン、２４グランドライン、３０負荷回路、３２ドライバ回路、３４負荷、１００，１００Ａ，２００電源回路、Ｃ１，Ｃ２キャパシタ、Ｄドレイン、Ｄ１ダイオード、Ｇゲート、Ｌ１リアクトル、Ｒ１，Ｒ２抵抗、Ｒｔｈ制限抵抗、Ｓソース、ＴＲ１トランジスタ。

Claims

電源と負荷回路との間に配置される突入電流抑制回路であって、
電源電位およびグランド電位の一方と電気的に接続される第１のラインと、
前記電源電位および前記グランド電位の他方と電気的に接続される第２のラインと、
前記第１のラインに介挿されるリアクトルと、
前記第２のラインに介挿されるトランジスタと、
前記トランジスタに並列接続されるサーミスタと、
前記第１のラインと前記第２のラインとの間に電気的に接続されるとともに、前記第１のラインと前記第２のラインとの間に生じる電圧を分圧して前記トランジスタのゲートに与える分圧抵抗と、
前記トランジスタの前記負荷回路側のノードと前記リアクトルの電源側のノードとを電気的に接続するダイオードとを備える、突入電流抑制回路。
前記ダイオードに並列接続されるキャパシタをさらに備える、請求項１に記載の突入電流抑制回路。
電源からの電力を負荷へ供給する電源回路であって、
電源電位およびグランド電位の一方と電気的に接続される第１のラインと、
前記電源電位および前記グランド電位の他方と電気的に接続される第２のラインと、
前記第１のラインに介挿されるリアクトルと、
前記第２のラインに介挿されるトランジスタと、
前記トランジスタに並列接続されるサーミスタと、
前記第１のラインと前記第２のラインとの間に電気的に接続されるとともに、前記第１のラインと前記第２のラインとの間に生じる電圧を分圧して前記トランジスタのゲートに与える分圧抵抗と、
前記第１のラインと前記第２のラインとの間に電気的に接続されるキャパシタと、
前記トランジスタの前記負荷回路側のノードと前記リアクトルの電源側のノードとを電気的に接続するダイオードとを備える、電源回路。