JP6852471B2 - 突入電流抑制回路および電源回路 - Google Patents
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Description
特開2001−127613号公報(特許文献1)は、直流電源と、負荷回路と、MOSFETを直列に接続した回路において、スイッチオン直後はMOSFETのオン電圧を高くし、スイッチオン設定時間後にMOSFETのオン電圧を低くする、突入電流防止回路を開示する。
まず、本発明の関連技術に係る突入電流抑制回路について説明する。図1は、本発明の関連技術に係る突入電流抑制回路を含む電源回路200の回路構成を示す模式図である。
本願発明者らは、図1に示すような突入電流抑制回路20#に対する新たな課題を見出した。図1に示す突入電流抑制回路20#においては、サーミスタが有する抵抗値の温度特性を利用できるように、制限抵抗Rthとしてサーミスタが用いられている。
図4は、本実施の形態に係る突入電流抑制回路20を含む電源回路100の回路構成を示す模式図である。図4を参照して、本実施の形態に係る電源回路100は、電力供給部10と、突入電流抑制回路20と、負荷回路30とを含む。電力供給部10および負荷回路30は、図1に示す電源回路200の電力供給部10および負荷回路30と同様であるので、詳細な説明は繰返さない。
上述の実施の形態に係る突入電流抑制回路20および突入電流抑制回路20を含む電源回路100に対して、以下のような変形を行ってもよい。
図4に示す電源回路100の突入電流抑制回路20において、ダイオードD1と並列にキャパシタを電気的に接続してもよい。
図4および図6に示す電源回路の構成においては、グランドライン24にトランジスタTR1および制限抵抗Rthが配置される例を示すが、電源ライン22側に配置してもよい。
本実施の形態に係る突入電流抑制回路およびその突入電流抑制回路を含む電源回路を用いることで、周囲環境に影響されることなく、バイパストランジスタに対して過大な電圧が印加させることを防止できる。すなわち、本実施の形態に係る突入電流抑制回路を採用することで、低温環境下などにおいて生じ得る過渡的な過電圧からトランジスタの破損を防止することができる。
Claims (3)
- 電源と負荷回路との間に配置される突入電流抑制回路であって、
電源電位およびグランド電位の一方と電気的に接続される第1のラインと、
前記電源電位および前記グランド電位の他方と電気的に接続される第2のラインと、
前記第1のラインに介挿されるリアクトルと、
前記第2のラインに介挿されるトランジスタと、
前記トランジスタに並列接続されるサーミスタと、
前記第1のラインと前記第2のラインとの間に電気的に接続されるとともに、前記第1のラインと前記第2のラインとの間に生じる電圧を分圧して前記トランジスタのゲートに与える分圧抵抗と、
前記トランジスタの前記負荷回路側のノードと前記リアクトルの電源側のノードとを電気的に接続するダイオードとを備える、突入電流抑制回路。 - 前記ダイオードに並列接続されるキャパシタをさらに備える、請求項1に記載の突入電流抑制回路。
- 電源からの電力を負荷へ供給する電源回路であって、
電源電位およびグランド電位の一方と電気的に接続される第1のラインと、
前記電源電位および前記グランド電位の他方と電気的に接続される第2のラインと、
前記第1のラインに介挿されるリアクトルと、
前記第2のラインに介挿されるトランジスタと、
前記トランジスタに並列接続されるサーミスタと、
前記第1のラインと前記第2のラインとの間に電気的に接続されるとともに、前記第1のラインと前記第2のラインとの間に生じる電圧を分圧して前記トランジスタのゲートに与える分圧抵抗と、
前記第1のラインと前記第2のラインとの間に電気的に接続されるキャパシタと、
前記トランジスタの前記負荷回路側のノードと前記リアクトルの電源側のノードとを電気的に接続するダイオードとを備える、電源回路。
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