JP6848746B2 - 半導体装置 - Google Patents

Description

本明細書が開示する技術は、半導体装置に関する。

図２に、非特許文献１に開示される半導体装置１００を示す。この半導体装置１００は、ｎ型の窒化物半導体基板１１０、窒化物半導体基板１１０の表面に積層した窒化物半導体層１２０、窒化物半導体基板１１０の裏面を被覆するドレイン電極１３２、窒化物半導体層１２０の表面の一部を被覆するように設けられているソース電極１３４、及び、窒化物半導体層１２０の表面の一部を被覆するように設けられている絶縁ゲート部１３６を備える。窒化物半導体層１２０は、ｎ型のドリフト領域１２１、ｎ型の電流狭窄領域１２２、ｐ型のｐ型埋設領域１２３、ｎ型のソース領域１２４及びヘテロ接合領域１２７を有する。ヘテロ接合領域１２７は、ｎ型の下側ヘテロ領域１２５及びアンドープの上側ヘテロ領域１２６を有する。上側ヘテロ領域１２６のバンドギャップは下側ヘテロ領域１２５のバンドギャップよりも広い。これにより、下側ヘテロ領域１２５と上側ヘテロ領域１２６のヘテロ接合面のうちの下側ヘテロ領域１２５側に２次元電子ガスが生成される。絶縁ゲート部１３６は、ヘテロ接合領域１２７の表面の全範囲に配置されており、ゲート絶縁膜１３６ａ及びゲート電極１３６ｂを有する。

この半導体装置１００がオンのときは、下側ヘテロ領域１２５に生成される２次元電子ガスを経由してソース領域１２４から電流狭窄領域１２２に電子が流入する。電流狭窄領域１２２に流入した電子は、電流狭窄領域１２２を縦方向に流れてドレイン電極１３２に向かう。これにより、ドレイン電極１３２とソース電極１３４が導通する。

半導体装置１００がオフのときは、ｐ型埋設領域１２３から電流狭窄領域１２２内に空乏層が伸びる。電流狭窄領域１２２は、両側から伸びてくる空乏層が繋がってピンチオフの状態となるように設計されている。電流狭窄領域１２２がピンチオフすることで、絶縁ゲート部１３６のゲート絶縁膜１３６ａに加わる電界が緩和され、ゲート絶縁膜１３６ａの絶縁破壊が抑えられる。

Masakazu KANECHIKA et al. (2007) A Vertical Insulated Gate AlGaN/GaN Heterojunction Field-Effect Transistor, Japanese Journal of Applied Physics, Vol. 46, No. 21, pp.L503-L505

しかしながら、電流狭窄領域の不純物濃度が設計値よりも濃い状態で製造されると、半導体装置がオフしたときに、電流狭窄領域が良好にピンチオフされず、ゲート絶縁膜の絶縁破壊が懸念される。電流狭窄領域の不純物濃度のバラツキに対して高い信頼性を有する半導体装置が必要とされている。

本明細書が開示する半導体装置は、窒化物半導体層、窒化物半導体層の一方の主面上に設けられている絶縁ゲート部、及び、窒化物半導体層の主面上に設けられているｐ型ゲート部を備えることができる。窒化物半導体層は、ｎ型のドリフト領域、ｎ型の電流狭窄領域、ｐ型のｐ型埋設領域、ヘテロ接合領域、及び、ｎ型のソース領域を有する。電流狭窄領域は、ドリフト領域上に設けられている。ｐ型埋設領域は、ドリフト領域上に設けられており、電流狭窄領域を間に置いて配置されている。ヘテロ接合領域は、電流狭窄領域及びｐ型埋設領域上に設けられており、ヘテロ接合を有する。ソース領域は、ｐ型埋設領域上に設けられており、ヘテロ接合領域によって電流狭窄領域から隔てられている。絶縁ゲート部は、ヘテロ接合領域上に設けられており、ｐ型ゲート部よりもソース領域側に配置されている。ｐ型ゲート部は、ヘテロ接合領域に接するｐ型のｐ型ゲート領域を有する。ｐ型ゲート領域は、窒化物半導体層の主面に直交する方向から観測したときに、少なくともｐ型埋設領域と重複する位置に配置されている部分を有する。

上記半導体装置では、ｐ型ゲート部がヘテロ接合領域上に設けられており、半導体装置がオフのときに、そのｐ型ゲート部のｐ型ゲート領域からヘテロ接合領域内に空乏層が伸びる。また、ｐ型ゲート部のｐ型ゲート領域は、窒化物半導体層の主面に直交する方向から観測したときに、少なくともｐ型埋設領域と重複する位置に配置されている部分を有する。このため、ヘテロ接合領域の少なくとも一部は、ｐ型埋設領域とｐ型ゲート領域で挟まれており、半導体装置がオフのときに、この部分が良好に空乏化される。絶縁ゲート部は、ｐ型埋設領域とｐ型ゲート領域で挟まれたヘテロ接合領域の部分よりもソース領域側に配置されていることから、半導体装置がオフのときに、絶縁ゲート部に高電界が加わることが抑えられる。即ち、上記半導体装置では、電流狭窄領域の不純物濃度が設計値よりも濃い状態で製造されても、絶縁ゲート部に高電界が加わることが抑えられ、絶縁ゲート部の絶縁破壊が抑えられる。このように、上記半導体装置は、電流狭窄領域の不純物濃度のバラツキに対して高い信頼性を有することができる。

本明細書が開示する半導体装置では、ｐ型ゲート部のｐ型ゲート領域が、窒化物半導体層の主面に直交する方向から観測したときに、電流狭窄領域に重複する位置からｐ型埋設領域と重複する位置まで延在して設けられていてもよい。このように、ｐ型ゲート部のｐ型ゲート領域が広い範囲に設けられていると、半導体装置がオフしたときに、ｐ型ゲート部のｐ型ゲート領域からヘテロ接合領域及び電流狭窄領域内に向けて空乏層が広範囲に広がることができ、絶縁ゲート部の絶縁破壊がさらに抑えられる。

本明細書が開示する半導体装置は、駆動部をさらに備えていてもよい。駆動部は、オン状態のときに、絶縁ゲート部に第１駆動電圧を印加するとともにｐ型ゲート部に第２駆動電圧を印加するように構成されている。第１駆動電圧が第２駆動電圧よりも大きい。この半導体装置のスイッチング動作は、絶縁ゲート部に印加される第１駆動電圧に基づいて制御される。即ち、この半導体装置は、高い閾値電圧を有しており、ノイズによる誤動作が抑えられる。

半導体装置の要部断面図を模式的に示す。 従来の半導体装置の要部断面図を模式的に示す。

図１に示されるように、半導体装置１は、ｎ型の窒化物半導体基板１０、窒化物半導体基板１０の表面に積層した窒化物半導体層２０、窒化物半導体基板１０の裏面を被覆するドレイン電極３２、窒化物半導体層２０の表面の一部を被覆するように設けられているソース電極３４、窒化物半導体層２０の表面の一部を被覆するように設けられている絶縁ゲート部３６、及び、窒化物半導体層２０の表面の一部を被覆するように設けられているｐ型ゲート部３８を備える。窒化物半導体層２０は、ｎ型のドリフト領域２１、ｎ型の電流狭窄領域２２、ｐ型のｐ型埋設領域２３、ｎ型のソース領域２４及びヘテロ接合領域２７を有する。ヘテロ接合領域２７は、ｎ型の下側ヘテロ領域２５とアンドープの上側ヘテロ領域２６を有する。

窒化物半導体基板１０は、ｎ型不純物としてシリコンを高濃度に含む窒化ガリウム（ＧａＮ）を材料とする。窒化物半導体基板１０の裏面全体にドレイン電極３２が被覆するように設けられており、窒化物半導体基板１０にオーミック接触している。ドレイン電極３２は、チタンとアルミニウムの積層電極である。窒化物半導体基板１０は、窒化物半導体層２０がエピタキシャル成長するための下地基板でもある。

ドリフト領域２１は、ｎ型不純物としてシリコンを含む窒化ガリウム（ＧａＮ）を材料とする。ドリフト領域２１は、有機金属化学気相成長法（Metal Organic Chemical Vapor Deposition：MOCVD）を利用して、窒化物半導体基板１０の表面から結晶成長して形成される。

電流狭窄領域２２は、ｎ型不純物としてシリコンを含む窒化ガリウム（ＧａＮ）を材料とする。電流狭窄領域２２は、ドリフト領域２１の表面上の一部に設けられており、ドリフト領域２１の表面から突出した凸状の形態を有する。

ｐ型埋設領域２３は、ｐ型不純物としてマグネシウムを含む窒化ガリウム（ＧａＮ）を材料とする。ｐ型埋設領域２３は、ドリフト領域２１の表面上の一部に設けられており、電流狭窄領域２２を間に置いて配置されている。ｐ型埋設領域２３は、図示しない断面で窒化物半導体層２０の表面に露出しており、ソース電極３４にオーミック接触している。

ｐ型埋設領域２３は、有機金属化学気相成長法を利用してドリフト領域２１の表面から結晶成長した後に、ドライエッチング技術を利用して電流狭窄領域２２に対応する部分を除去して形成される。電流狭窄領域２２は、有機金属化学気相成長法を利用して、ｐ型埋設領域２３の一部を除去した部分に露出するドリフト領域２１の表面から結晶成長して形成される。

ヘテロ接合領域２７は、電流狭窄領域２２及びｐ型埋設領域２３の表面上に設けられている。下側ヘテロ領域２５は、ｎ型不純物としてシリコンを含む窒化ガリウム（ＧａＮ）を材料とする。上側ヘテロ領域２６は、アンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）を材料とする。下側ヘテロ領域２５は、電流狭窄領域２２を結晶成長するときに同時に形成される。上側ヘテロ領域２６は、有機金属化学気相成長法を利用して、下側ヘテロ接合領域の表面から結晶成長して形成される。

上側ヘテロ領域２６のバンドギャップは、下側ヘテロ領域２５のバンドギャップよりも広い。このため、下側ヘテロ領域２５と上側ヘテロ領域２６のヘテロ接合面のうちの下側ヘテロ領域２５側に２次元電子ガスが生成される。半導体装置１は、上側ヘテロ領域２６の厚み及び／又は上側ヘテロ領域２６のアルミニウム組成が調整されることにより、絶縁ゲート部３６及びｐ型ゲート部３８が接地されているときに、下側ヘテロ領域２５に２次元電子ガスが生成されないように構成されている。これにより、半導体装置１は、ノーマリオフで動作することができる。

ソース領域２４は、ｎ型不純物としてシリコンを高濃度に含む領域である。ソース領域２４は、ｐ型埋設領域２３の表面上に設けられており、窒化物半導体層２０の表面に露出しており、ヘテロ接合領域２７によって電流狭窄領域２２から隔てられている。ソース領域２４は、イオン注入技術を利用して、ヘテロ接合領域２７の一部に向けてシリコンを照射することで形成されている。ソース領域２４は、ソース電極３４にオーミック接触している。ソース電極３４は、チタンとアルミニウムの積層電極である。

絶縁ゲート部３６は、窒化物半導体層２０の表面上の一部に設けられており、酸化シリコンのゲート絶縁膜３６ａ及びポリシリコンのゲート電極３６ｂを有する。詳細には、絶縁ゲート部３６は、ヘテロ接合領域２７の表面の一部を被覆するように設けられており、ｐ型ゲート部３８よりもソース領域２４側に配置されており、一端がソース領域２４に接触している。さらに、絶縁ゲート部３６は、窒化物半導体層２０の表面に直交する方向から観測したときに、ｐ型埋設領域２３の範囲内に収まるように配置されており、ｐ型埋設領域２３のソース領域２４に隣接する部分と重複するように配置されている。絶縁ゲート部３６のゲート電極３６ｂは、駆動部（図示省略）に接続されている。半導体装置１がターンオンするときには、絶縁ゲート部３６のゲート電極３６ｂに第１駆動電圧Ｇ１が印加される。

ｐ型ゲート部３８は、窒化物半導体層２０の表面上の一部に設けられており、ｐ型不純物を含むｐ型ゲート領域３８ａ及びＮｉ−Ａｕのｐ型ゲート電極３８ｂを有する。詳細には、ｐ型ゲート部３８は、ヘテロ接合領域２７の表面の一部を被覆するように設けられており、絶縁ゲート部３６よりも電流狭窄領域２２側に配置されている。さらに、ｐ型ゲート部３８は、窒化物半導体層２０の表面に直交する方向から観測したときに、電流狭窄領域２２の全体と重複するように配置されているとともに、電流狭窄領域２２に重複する位置からｐ型埋設領域２３と重複する位置まで延在して設けられている。ｐ型ゲート部３８のｐ型ゲート電極３８ｂは、駆動部（図示省略）に接続されている。半導体装置１がターンオンするときには、ｐ型ゲート部３８のｐ型ゲート電極３８ｂに第２駆動電圧Ｇ２が印加される。第２駆動電圧Ｇ２は、第１駆動電圧Ｇ１よりも小さい。

次に、半導体装置１の動作を説明する。使用時には、ドレイン電極３２に正電圧が印加され、ソース電極３４が接地される。絶縁ゲート部３６のゲート電極３６ｂに正電圧の第１駆動電圧Ｇ１が印加され、ｐ型ゲート部３８のｐ型ゲート電極３８ｂに正電圧の第２駆動電圧Ｇ２が印加されると、ヘテロ接合領域２７の下側ヘテロ領域２５に２次元電子ガスが生成され、半導体装置１がターンオンする。このとき、２次元電子ガスを経由してソース領域２４から電流狭窄領域２２に電子が流入する。電流狭窄領域２２に流入した電子は、その電流狭窄領域２２を縦方向に流れてドレイン電極３２に向かう。これにより、ドレイン電極３２とソース電極３４が導通する。

絶縁ゲート部３６のゲート電極３６ｂ及びｐ型ゲート部３８のｐ型ゲート電極３８ｂが接地されると、２次元電子ガスが消失し、半導体装置１がターンオフする。このとき、ｐ型埋設領域２３及びｐ型ゲート部３８のｐ型ゲート領域３８ａから空乏層が伸びてくる。ｐ型ゲート部３８のｐ型ゲート領域３８ａは、窒化物半導体層２０の主面に直交する方向から観測したときに、ｐ型埋設領域２３と重複する位置に配置されている部分を有する。このため、ヘテロ接合領域２７の一部は、ｐ型埋設領域２３とｐ型ゲート部３８のｐ型ゲート領域３８ａで挟まれており、半導体装置１がオフのときに、その挟まれた部分が良好に空乏化される。絶縁ゲート部３６は、ｐ型埋設領域２３とｐ型ゲート部３８で挟まれた部分よりもソース領域２４側に配置されていることから、半導体装置１がオフのときに、絶縁ゲート部３６に高電界が加わることが抑えられる。即ち、半導体装置１では、電流狭窄領域２２の不純物濃度が設計値よりも濃い状態で製造されて電流狭窄領域２２が良好にピンチオフされない場合でも、絶縁ゲート部３６に高電界が加わることが抑えられ、絶縁ゲート部３６の絶縁破壊が抑えられる。このように、半導体装置１は、電流狭窄領域２２の不純物濃度のバラツキに対して高い信頼性を有することができる。

さらに、半導体装置１では、ｐ型ゲート部３８のｐ型ゲート領域３８ａが、窒化物半導体層２０の表面に直交する方向から観測したときに、電流狭窄領域２２の全範囲に重複するように配置されている。このため、半導体装置１がオフのときには、ｐ型ゲート部３８のｐ型ゲート領域３８ａから電流狭窄領域２２内に向けて空乏層が広範囲に広がることができ、絶縁ゲート部３６の絶縁破壊がさらに抑えられる。

また、半導体装置１は、絶縁ゲート部３６とｐ型ゲート部３８の２種類のゲート部を有することを特徴とする。例えば、ヘテロ接合領域２７の表面にｐ型ゲート部３８のみが設けられている場合を想定する。この場合、ｐ型ゲート部３８にはそもそもゲート絶縁膜が存在しないことから、絶縁破壊という問題が生じない。しかしながら、ｐ型ゲート部３８では、ｐ型ゲート領域３８ａと上側ヘテロ領域２６のダイオード構造の拡散電位よりも高い電圧（約３．５Ｖ以上）がｐ型ゲート電極３８ｂに印加されると、リーク電流が流れるという問題がある。このため、ｐ型ゲート部３８のみが設けられている場合、閾値電圧をダイオード構造の拡散電位よりも低く設定する必要がある。このような低い閾値電圧は、ノイズによる誤動作が発生し易いという問題がある。また、ヘテロ接合領域２７の表面に絶縁ゲート部３６のみが設けられている場合、閾値電圧を高く設定することが可能となり、ノイズによる誤動作を抑えることができるものの、本願明細書の背景技術で説明したように、ゲート絶縁膜の絶縁破壊が懸念される。このように、絶縁ゲート部３６とｐ型ゲート部３８のいずれか一方のみで構成される場合、ゲート絶縁膜の絶縁破壊の抑制とノイズによる誤作動の抑制を両立させることが難しい。

一方、半導体装置１は、絶縁ゲート部３６とｐ型ゲート部３８の２種類のゲート部を有する。半導体装置１では、絶縁ゲート部３６が設けられているので、閾値電圧を高く設定することが可能となり、ノイズによる誤動作を抑えることができる。また、ｐ型ゲート部３８が設けられているので、絶縁ゲート部３６のゲート絶縁膜３６ａの絶縁破壊が抑えられている。このように、半導体装置１は、ゲート絶縁膜の絶縁破壊の抑制とノイズによる誤作動の抑制を両立させることができる。さらに、半導体装置１では、ｐ型ゲート部３８がヘテロ接合領域２７上の広範囲に設けられているので、２次元電子ガスの密度が濃くなり、ヘテロ接合領域２７のオン抵抗が低下する。このように、半導体装置１は、ゲート絶縁膜の絶縁破壊の抑制とノイズによる誤作動の抑制を両立させるとともに、異なる駆動電圧を印加することが可能なため低いオン抵抗を有することができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：半導体装置、 １０：窒化物半導体基板、 ２０：窒化物半導体層、 ２１：ドリフト領域、 ２２：電流狭窄領域、 ２３：ｐ型領域、 ２４：ソース領域、 ２５：下側ヘテロ領域、 ２６：上側ヘテロ領域、 ２７：ヘテロ接合領域、 ３２：ドレイン電極、 ３４：ソース電極、 ３６：絶縁ゲート部、 ３６ａ：ゲート絶縁膜、 ３６ｂ：ゲート電極、 ３８：ｐ型ゲート部、 ３８ａ：ｐ型ゲート領域、 ３８ｂ：ｐ型ゲート電極

Claims (3)

1. 窒化物半導体層と、
   前記窒化物半導体層の一方の主面上に設けられている絶縁ゲート部と、
   前記窒化物半導体層の前記主面上に設けられているｐ型ゲート部と、を備えており、
   前記窒化物半導体層は、
   ｎ型のドリフト領域と、
   前記ドリフト領域上に設けられているｎ型の電流狭窄領域と、
   前記ドリフト領域上に設けられており、前記電流狭窄領域を間に置いて配置されているｐ型のｐ型埋設領域と、
   前記電流狭窄領域及び前記ｐ型埋設領域上に設けられており、ヘテロ接合を有するヘテロ接合領域と、
   前記ｐ型埋設領域上に設けられており、前記ヘテロ接合領域によって前記電流狭窄領域から隔てられているｎ型のソース領域と、を有しており、
   前記絶縁ゲート部は、前記ヘテロ接合領域上に設けられており、前記ｐ型ゲート部よりも前記ソース領域側に配置されており、
   前記ｐ型ゲート部は、前記ヘテロ接合領域に接するｐ型のｐ型ゲート領域を有しており、
   前記ｐ型ゲート領域は、前記窒化物半導体層の前記主面に直交する方向から観測したときに、少なくとも前記ｐ型埋設領域と重複する位置に配置されている部分を有する、半導体装置。
2. 前記ｐ型ゲート部の前記ｐ型ゲート領域は、前記窒化物半導体層の前記主面に直交する方向から観測したときに、前記電流狭窄領域に重複する位置から前記ｐ型埋設領域と重複する位置まで延在して設けられている、請求項１に記載の半導体装置。
3. オン状態のときに、前記絶縁ゲート部に第１駆動電圧を印加するとともに前記ｐ型ゲート部に第２駆動電圧を印加するように構成されている駆動部をさらに備えており、
   前記第１駆動電圧が前記第２駆動電圧よりも大きい、請求項１又は２に記載の半導体装置。
   

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