JP6848446B2 - スイッチング電源装置 - Google Patents
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Description
図1は第1の実施の形態に係る電流共振型のDC−DCコンバータを備えるスイッチング電源装置の構成例を示す回路図、図2は制御ICの構成例を示す図、図3は電流共振型のスイッチング電源装置の動作シーケンスを示す図である。
Ws_ovp=(1/2)*Co*(Vo_ovp^2−Vo^2) ・・・(2)
となる。ここで、Coは2次側の出力コンデンサCoの容量である。
Nsw_ovp=Ws_ovp/Wp_p ・・・(3)
となる。この(3)式から、スイッチング回数計数回路27が強制ターンオフ信号off_trg_pをスイッチング回数Nsw_ovpまで計数することで、出力電圧がOVP電圧Vo_ovpまで上昇したと予測することができる。
P=Wp_p*fsw ・・・(4)
なので、P=396Wになる。
Vref_h=(Vi/2+ΔVcr_p/2)*R4/(R3+R4)・・・(5)
Vref_l=(Vi/2−ΔVcr_p/2)*R4/(R3+R4)・・・(6)
このピークパワー制限回路26において、PL端子に入力された電圧VPLが閾値電圧Vref_hより高くなる期間では、図7に示したように、比較器COMP2は、Hレベルの信号hi_offを出力する。これにより、ワンショット回路OS3は、所定のオン幅の信号を出力し、論理和回路OR2から強制ターンオフ信号off_trg_pとして出力される。また、PL端子に入力された電圧VPLが閾値電圧Vref_lより低くなる期間では、比較器COMP3は、Hレベルの信号lo_offを出力する。これにより、ワンショット回路OS4は、所定のオン幅の信号を出力し、論理和回路OR2から強制ターンオフ信号off_trg_pとして出力される。したがって、ピークパワー制限回路26は、信号hi_off,lo_offの立ち上がりエッジに同期して立ち上がる所定のオン幅の強制ターンオフ信号off_trg_pを出力する。
図9は第2の実施の形態に係る電流共振型のDC−DCコンバータを備えるスイッチング電源装置の構成例を示す回路図、図10はピークパワー制限回路の構成例を示す回路図、図11はピークパワー制限時におけるピークパワー制限回路の動作シーケンスを示す図である。図9において、図1に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
ピークパワー制限回路26aにおいて、PL端子に入力される電圧VPLは、図11に示したように、0Vを基準に変化する。ここで、電圧VPLが低下して閾値電圧Vref_hより低下すると、比較器COMP2は、Hレベルの信号hi_offを出力する。これにより、ワンショット回路OS3は、信号hi_offの立ち上がりエッジに同期して立ち上がる所定のオン幅の信号を出力し、論理和回路OR2から強制ターンオフ信号off_trg_pとして出力される。逆に、電圧VPLが上昇して閾値電圧Vref_hより高くなると、比較器COMP2は、Lレベルの信号hi_offを出力する。このとき、ワンショット回路OS3は、何もせず、Lレベルの信号を出力する。
11n,11p 出力端子
12 制御IC
21 起動回路
22 発振回路
23 制御回路
24 ハイサイドドライブ回路
25 ローサイドドライブ回路
26,26a ピークパワー制限回路
27 スイッチング回数計数回路
C1 入力コンデンサ
C2,C3,C5,C11,Cos,Ctd コンデンサ
C6 共振コンデンサ
Co 出力コンデンサ
CNT1 計数部
COMP1,COMP2,COMP3 比較器
COMP4 デジタル比較器
D2,D3,D4 ダイオード
INV1,INV2,INV3 インバータ回路
Ios,Itd 定電流源
OR1,OR2 論理和回路
OS1,OS2,OS3,OS4 ワンショット回路
P1 1次巻線
P2 補助巻線
PC1 フォトカプラ
Q1,Q2 スイッチング素子
R1,R2,R3,R4,R6,R7,R8,R9,R10 抵抗
RS−FF1 RSフリップフロップ
S1,S2 2次巻線
SET1 目標スイッチング回数設定部
SR1 シャントレギュレータ
SW1,SW2 スイッチ
T1,T1a トランス
Claims (5)
- 両端に直流の入力電圧が印加される、ハイサイドの第1のスイッチング素子およびローサイドの第2のスイッチング素子の第1の直列回路と、
前記第1のスイッチング素子または前記第2のスイッチング素子と並列に接続された共振リアクトルおよび共振コンデンサの第2の直列回路と、
前記第1のスイッチング素子および前記第2のスイッチング素子を交互にオン・オフ制御する制御部と、
を備え、
前記制御部は、
入力電力を監視して前記入力電力が所定値よりも高くなると強制ターンオフ信号を出力するピークパワー制限回路と、
前記強制ターンオフ信号を受けた回数を計数して前記入力電力が所定値よりも高くなった後に前記第1のスイッチング素子および前記第2のスイッチング素子がスイッチングしたことによって2次側に伝達した第1のエネルギを求め、2次側の出力電圧が正常動作時の出力電圧から過電圧保護の検出電圧に達するまでに必要な第2のエネルギに前記第1のエネルギが達したとき、前記第1のスイッチング素子および前記第2のスイッチング素子のスイッチング動作を停止させるスイッチング停止信号を出力するスイッチング回数計数回路と、
を有するスイッチング電源装置。 - 前記制御部は、前記共振コンデンサの両端の電圧を分圧した電圧を、前記入力電力を表す信号として入力する、請求項1記載のスイッチング電源装置。
- 前記ピークパワー制限回路は、前記入力電力を表す信号と第1の閾値とを比較する第1の比較器と、前記第1の比較器の出力に接続されて前記入力電力を表す信号が前記第1の閾値を超えるタイミングでパルスを出力する第1のワンショット回路と、前記入力電力を表す信号と前記第1の閾値より低い値の第2の閾値とを比較する第2の比較器と、前記第2の比較器の出力に接続されて前記入力電力を表す信号が前記第2の閾値より低下するタイミングでパルスを出力する第2のワンショット回路と、前記第1のワンショット回路および前記第2のワンショット回路の出力を入力して前記強制ターンオフ信号を出力する論理和回路とを有する、請求項2記載のスイッチング電源装置。
- 前記スイッチング回数計数回路は、前記ピークパワー制限回路が出力した前記強制ターンオフ信号を計数する計数部と、前記出力電圧が前記過電圧保護の検出電圧に達するスイッチング回数を設定する目標スイッチング回数設定部と、前記計数部の出力と前記目標スイッチング回数設定部に設定された前記スイッチング回数とを比較し、前記計数部の出力が前記スイッチング回数に達したとき前記スイッチング停止信号を出力するデジタル比較器とを有する、請求項1記載のスイッチング電源装置。
- 前記制御部は、オントリガ信号を生成するタイミングを決めるオントリガ信号生成回路と、オフトリガ信号を生成するタイミングを決めるとともに該オフトリガ信号を生成するタイミングで前記スイッチング回数計数回路の計数値をリセットするリセット信号を出力するオフトリガ信号生成回路とを有し、前記ピークパワー制限回路から前記強制ターンオフ信号を受けたときは、前記強制ターンオフ信号を受けたタイミングで前記オフトリガ信号を出力する発振回路を有する、請求項1記載のスイッチング電源装置。
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